JP2002214643A - 液晶表示素子及び電子装置 - Google Patents

液晶表示素子及び電子装置

Info

Publication number
JP2002214643A
JP2002214643A JP2001009325A JP2001009325A JP2002214643A JP 2002214643 A JP2002214643 A JP 2002214643A JP 2001009325 A JP2001009325 A JP 2001009325A JP 2001009325 A JP2001009325 A JP 2001009325A JP 2002214643 A JP2002214643 A JP 2002214643A
Authority
JP
Japan
Prior art keywords
dummy
capacitance
liquid crystal
pixel
matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001009325A
Other languages
English (en)
Other versions
JP4609970B2 (ja
Inventor
Takeshi Toyoshima
剛 豊島
Kazuhiro Sasaki
和広 佐々木
Katsuhiko Morosawa
克彦 両澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2001009325A priority Critical patent/JP4609970B2/ja
Priority to US10/043,905 priority patent/US6795049B2/en
Priority to TW091100451A priority patent/TW552571B/zh
Priority to KR10-2002-0002487A priority patent/KR100470881B1/ko
Priority to CNB021017395A priority patent/CN1193329C/zh
Publication of JP2002214643A publication Critical patent/JP2002214643A/ja
Priority to HK03100914A priority patent/HK1048875A1/xx
Application granted granted Critical
Publication of JP4609970B2 publication Critical patent/JP4609970B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0232—Special driving of display border areas
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

(57)【要約】 【課題】 液晶表示素子のドライバとして適用されるシ
フトレジスタを安定動作させる。 【解決手段】 液晶表示素子１の表示領域１１は、マト
リクス状に配置されたｍ×ｎ個の画素を有しており、主
走査方向に伸延するｎ本のゲートラインＧＬ１〜ＧＬｎ
と、副走査方向に伸延するｍ本のデータラインＤＬ１〜
ＤＬｍが一方の基板上に形成されている。ゲートライン
ＧＬ１〜ＧＬｎのそれぞれと、そこに直接的にまたは間
接的に接続されたＴＦＴ、画素容量、補償容量などの素
子から構成される回路は分布定数的な電気的特定を有し
ている。液晶表示素子１には、表示領域１１のゲートラ
インＧＬ１〜ＧＬｎと同等に分布定数的な電気的特性を
有するように構成されたゲートラインＧＬｎ＋１、ＧＬ
ｎ＋２が設けられている。ゲートドライバ２は、表示領
域１１のゲートラインＧＬｎを選択した次の水平期間
で、ダミー素子領域１２のゲートラインＧＬｎ＋１を選
択する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示素子、及び電子装置に関する。
【０００２】
【従来の技術】ＴＦＴ液晶表示装置は、アクティブ素子
としてのＴＦＴ（Thin Film Transistor）を画素毎に設
け、このＴＦＴのオン／オフによって画素容量へデータ
を書き込むことによって、所望の画像を表示するもので
ある。このように所望の画像を表示させるために、通
常、ＴＦＴ液晶表示素子は、ゲートドライバとドレイン
ドライバからなる駆動回路によって構成される。
【０００３】ゲートドライバは、ＴＦＴ液晶表示素子の
ゲートラインを１ラインずつ順次選択していくものであ
り、シフトレジスタが広く用いられている。ゲートドラ
イバを構成するシフトレジスタとして、例えば、特開２
０００−３５７７２号公報に記載されているように、Ｔ
ＦＴから各段が構成されたものが知られている。このシ
フトレジスタでは、各段の動作は、その前後の段におけ
る回路動作の影響を受ける。
【０００４】シフトレジスタの各段から液晶表示素子の
ゲートラインに出力された出力信号は、このゲートライ
ン及びこれに接続されたＴＦＴ、画素容量、補償容量が
形成する、分布定数的な特定を有する回路によって減衰
されることとなる。従って、各ゲートライン及びそこに
接続された素子による分布定数的な特性を有する回路
が、シフトレジスタの回路動作にも影響を及ぼすことと
なる。
【０００５】ところが、上記公報において、シフトレジ
スタの段数は、ＴＦＴ液晶表示素子の表示画素のライン
数と同じだけ設けられるものとなっていたため、最後の
段の回路動作は、他の段とは異なり、後ろの段の回路動
作による影響を受けない。従って、最後の段の回路動作
は、それ以前の段の回路動作に対して微妙な差異が生じ
てしまう。さらに、長期間の駆動を行っていると、その
微妙な差異が徐々に前の段にも波及していくことも考え
られ、ゲートドライバを構成するシフトレジスタの動作
が不安定になってしまうという問題があった。
【０００６】
【発明が解決しようとする課題】本発明は、上記従来技
術の問題点を解消するためになされたものであり、ドラ
イバとして適用されるシフトレジスタを安定動作させる
ことを可能とした液晶表示素子、及びこの液晶表示素子
を適用した電子装置を提供することを目的とする。
【０００７】本発明は、また、ドライバとして適用され
るシフトレジスタを安定動作させるために、表示領域外
に形成する素子の面積を小さく抑えた液晶表示素子、及
びこの液晶表示素子を適用した電子装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる液晶表示素子は、対向
する一対の基板間に液晶が封入され、マトリクス状に配
置された複数の画素を有するアクティブマトリクス型の
液晶表示素子であって、前記一対の基板の一方には、内
面に共通電極が形成され、前記一対の基板の他方には、
前記マトリクスの主走査方向に伸延して設けられた複数
の走査ラインと、前記マトリクスの副走査方向に伸延し
て設けられた複数のデータラインと、前記複数の画素に
それぞれ含まれ、対応する行の走査ラインに接続された
複数のアクティブ素子と、前記複数の画素にそれぞれ含
まれて当該画素のアクティブ素子に接続され、前記共通
電極及びその間の液晶と共に画素容量を形成する複数の
画素電極と、前記複数のアクティブ素子にそれぞれ接続
された複数の補償容量と、前記複数の画素が形成された
領域の外側に設けられ、各走査ライン及びこれに直接的
または間接的に接続されたアクティブ素子の寄生容量、
画素容量及び補償容量が形成する回路と同等の回路特性
を有する負荷と、が形成されたことを特徴とする。
【０００９】上記液晶表示素子では、前記複数の画素が
形成された領域の外側に、各走査ライン及びこれに直接
的または間接的に接続されたアクティブ素子、画素容量
及び補償容量が形成する回路と同等の回路特性を有する
負荷が設けられている。このため、各走査ラインの走査
に用いられるドライバの各段が、前後の段による影響を
受けるものであっても、画素領域中の各走査ラインに対
応する段は、前後の段による影響を受けずに、安定して
動作することが可能となる。このため、各走査ラインの
選択が安定して選択されるものとすることができる。
【００１０】また上記液晶表示素子は、補償容量を設け
ず、前記負荷は、各走査ライン及びこれに直接的または
間接的に接続されたアクティブ素子の寄生容量及び画素
容量が形成する回路と同等の回路特性を有するように設
定してもよい。
【００１１】上記液晶表示素子において、前記負荷は、
少なくとも１つのダミー走査ラインと、前記ダミー走査
ライン及び前記複数のデータラインの一方に設けられ、
前記ダミー走査ライン及び前記複数のデータラインの他
方と重なるダミー容量電極と、前記ダミー走査ライン及
び前記複数のデータラインの他方と、前記ダミー容量電
極と前記ダミー走査ライン及び前記複数のデータライン
の他方との間に設けられた絶縁膜と、からなるコンデン
サと、を備え、前記コンデンサは、前記各走査ラインに
おける前記アクティブ素子の寄生容量と前記画素容量と
前記補償容量との合成容量にそれぞれ等しくなるように
構成されたものとすることができる。
【００１２】ここで、画素容量及び補償容量と同一の構
造のものを負荷としてそれぞれ形成するよりも、これら
の合成容量と等しいダミー容量を形成する方が、基板上
に占める負荷の面積を小さくすることができる。つま
り、画素容量及び補償容量からなる容量並びに走査ライ
ン自身の抵抗によって構成される回路と同等の特性を有
する回路を、ほぼダミー走査ラインの幅のみで非常に小
さく形成することもできる。これにより、画素が形成さ
れる領域、すなわち表示領域の割合を大きくすることが
できる。なお、抵抗値と容量値との調整は、ダミー走査
ラインの幅と、ダミー容量電極の長さを調整することに
よって行うことができる。
【００１３】本発明の第１の観点にかかる他の液晶表示
素子は、対向する一対の基板間に液晶が封入され、マト
リクス状に配置された複数の画素を有するアクティブマ
トリクス型の液晶表示素子であって、前記一対の基板の
一方には、内面に共通電極が形成され、前記一対の基板
の他方には、前記マトリクスの主走査方向に伸延して設
けられた複数の走査ラインと、前記マトリクスの副走査
方向に伸延して設けられた複数のデータラインと、前記
複数の画素にそれぞれ含まれ、対応する行の走査ライン
に接続された複数のアクティブ素子と、前記複数の画素
にそれぞれ含まれて当該画素のアクティブ素子に接続さ
れ、前記共通電極及びその間の液晶と共に画素容量を形
成する複数の画素電極と、前記複数のアクティブ素子に
それぞれ接続された複数の補償容量と、前記複数の画素
が形成された領域の外側に設けられ、各走査ライン及び
これに直接的または間接的に接続された画素容量及び補
償容量が形成する回路と同等の回路特性を有する負荷
と、が形成されたものとすることができる。
【００１４】すなわち、負荷が各走査ライン及び画素容
量及び補償容量が形成する回路と同等の回路特性を有す
るので、液晶表示素子がダミー走査ラインを構成すると
き、ダミー走査ラインと負荷との間に前記複数のアクテ
ィブ素子と全く同じ寄生容量を有する調整用アクティブ
素子を設ければ、容易にダミー走査ラインは走査ライン
と等しい動作特性にすることができる。このとき、調整
用アクティブ素子は前記アクティブ素子と同一プロセス
で製造することができるので複数のアクティブ素子の寄
生容量測定すること必要がなく、負荷の設計を簡略化す
ることができる。
【００１５】また、上記液晶表示素子は、補償容量を設
けず、前記負荷は、各走査ライン及びこれに直接的また
は間接的に接続された画素容量が形成する回路と同等の
回路特性を有するように設定してもよい。
【００１６】なお、前記共通電極は、前記負荷に対応す
る位置には形成されていなくてもよい。
【００１７】上記目的を達成するため、本発明の第２の
観点にかかる電子装置は、対向する一対の基板間に液晶
が封入され、マトリクス状に配置された複数の画素を有
するアクティブマトリクス型の液晶表示素子を有する電
子装置であって、内面に共通電極が形成された第１の基
板と、前記マトリクスの主走査方向に伸延して設けられ
た複数の走査ラインと、前記マトリクスの副走査方向に
伸延して設けられた複数のデータラインと、前記複数の
画素にそれぞれ含まれ、対応する行の走査ラインに接続
された複数のアクティブ素子と、前記複数の画素にそれ
ぞれ含まれて当該画素のアクティブ素子に接続され、前
記共通電極及びその間の液晶と共に画素容量を形成する
複数の画素電極と、前記複数のアクティブ素子にそれぞ
れ接続された複数の補償容量と、前記複数の画素が形成
された領域の外側に設けられた少なくとも１つのダミー
走査ラインと、前記ダミー走査ライン及び前記複数のデ
ータラインの一方に設けられ、前記ダミー走査ライン及
び前記複数のデータラインの他方と重なるダミー容量電
極と、前記ダミー走査ライン及び前記複数のデータライ
ンの他方と、前記ダミー容量電極と前記ダミー走査ライ
ン及び前記複数のデータラインの他方との間に設けられ
た絶縁膜と、からなり、前記各走査ラインにおける前記
アクティブ素子の寄生容量と前記画素容量と前記補償容
量との合成容量に等しいコンデンサと、を備える液晶表
示素子と、前記複数の走査ライン及び前記負荷を順次選
択して所定の信号を出力する走査ドライバと、前記走査
ドライバによる走査ラインの選択に従って、対応する画
素容量に書き込むための画像データ信号を出力するデー
タドライバと を備えることを特徴とする。
【００１８】上記電子装置において、前記走査ドライバ
は、前記複数の走査ラインと前記ダミー走査ラインの数
との合計に等しい段を有するシフトレジスタによって構
成されたものとすることができる。
【００１９】したがって、前記複数の走査ラインに走査
する段を正常に動作するための補助的なダミー段をダミ
ー走査ラインに接続し、且つダミー走査ラインの容量を
各走査ラインの容量と等しくすることで、補助的なダミ
ー段に供給する信号を、前記複数の走査ラインに供給す
る信号と同一にしても安定した駆動をすることができる
ので、ダミー段用に新たな電圧値や振幅の信号を設定す
る必要がないので電圧生成回路及び配線設計を簡素化す
ることができる。
【００２０】なお、上記電子装置に含まれる液晶表示素
子は、補償容量を設けず、コンデンサは、各走査ライン
におけるアクティブ素子の寄生容量と画素容量との合成
容量に等しくなるように設定しても同様の効果を得るこ
とができる。
【００２１】ここで、前記シフトレジスタの各段は、前
記アクティブ素子と同一プロセスで形成された電界効果
トランジスタの組み合わせによって構成されたものであ
ってもよい。
【００２２】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。
【００２３】図１は、この実施の形態にかかる液晶表示
装置の構成を、等価回路図を以て示す図である。図示す
るように、この液晶表示装置は、液晶表示素子１と、ゲ
ートドライバ２と、ドレインドライバ３と、コントロー
ラ４とから構成されている。
【００２４】液晶表示素子１は、画素基板とコモン基板
との間に液晶を封入して構成されるものであり、表示領
域１１と、ダミー素子領域１２とを備えている。画素基
板上には、表示領域１１に配されたｎ本のゲートライン
ＧＬ１〜ＧＬｎと、ダミー素子領域１２に配され、ゲー
トラインＧＬ１〜ＧＬｎと同一材料からなり、ゲートラ
インＧＬ１〜ＧＬｎと一括してパターニング形成された
２本のダミーゲートライン（ダミー走査ライン）ＧＬｎ
＋１、ＧＬｎ＋２とが、主走査方向（図では、横方向）
に伸延して互いに平行に形成されている。また、ｍ本の
ドレインラインＤＬ１〜ＤＬｍが、表示領域１１及びダ
ミー素子領域１２をまたがって副走査方向（図では、縦
方向）に伸延して互いに平行に形成されている。
【００２５】画素基板には、表示領域１１においてゲー
トラインＧＬ１〜ＧＬｎとドレインラインＤＬ１〜ＤＬ
ｍの交差位置に対応して形成されたマトリクス状の画素
をそれぞれ構成するＴＦＴ、画素電極等が設けられてい
る（詳細は後述）。また、ダミー素子領域１２におい
て、ダミー素子が設けられている（詳細は後述）。画素
基板では、これらＴＦＴ、画素電極、ダミー素子の上に
配向膜が形成されている。一方、コモン基板上には、コ
モン電極と配向膜とが形成されているが、コモン電極
は、表示領域１１の範囲にのみ形成されている。
【００２６】図２（ａ）は、表示領域１１に形成された
各画素の構造を示す図である。図では、画素基板上に形
成されたもののみを示しているが、実際にはこれにコモ
ン基板のコモン電極が対向している。また、電極や配線
を構成する金属層の間には絶縁層が形成されているが、
図では省略している。図２（ｂ）は、各画素の等価回路
（横方向に隣接する２画素分）を示す図である。
【００２７】表示領域１１において画素基板上の１番下
の層には、金属材料からなるゲートラインＧＬ（ＧＬ１
〜ＧＬｎ）と、ゲートラインＧＬと一体に形成されたＴ
ＦＴ１１１のゲート電極Ｇが形成されている。また、補
償容量１１３を形成するための補償電極ＣＥと、補償電
極ＣＥに定電圧を供給する補償電極ラインＣＬとが一体
に形成される。ゲート電極Ｇの上には、ＳｉＮからなる
ゲート絶縁膜を介して、アモルファスシリコンによって
構成され、ＴＦＴ１１１の半導体層を形成するアモルフ
ァスシリコン半導体層ａ−Ｓｉが形成されている。半導
体層の両側には、不純物層を介してソース電極Ｓ及びド
レイン電極Ｄが設けられ、ソース電極Ｓは、透明のＩＴ
Ｏ（Indium Tin Oxide）からなり、画素容量１１２を形
成するための透明電極ＴＥと接続されている。
【００２８】ドレイン電極Ｄは、ゲートラインＧＬの延
在方向と直交する方向に延在するデータラインＤＬ（Ｄ
Ｌ１〜ＤＬｍ）と一体に形成されている。そして、これ
らＴＦＴ１１１上に再びＳｉＮからなる絶縁保護膜が形
成され、そしてその上に配向膜が設けられることとな
る。透明電極ＴＥは、少なくとも部分的に重なり合うよ
うに対向する位置にある補償電極ＣＥと、この補償電極
ＣＥとの間のゲート絶縁膜と同じ膜とでコンデンサを構
成すると共に補償容量１１３を形成し、対向する位置に
あるコモン基板側のコモン電極の間の液晶をコンデンサ
としたと共に画素容量１１２を形成する。
【００２９】このようにして形成される構造により、各
画素においては、ゲートラインＧＬによる配線抵抗１１
４と、配線抵抗１１４にゲートが接続されたアクティブ
素子としてのＴＦＴ１１１と、ＴＦＴ１１１のドレイン
に並列に接続された画素容量１１２と補償容量１１３と
から回路が構成されることとなる。そして、ゲートライ
ンＧＬ１〜ＧＬｎのそれぞれについて、このような各画
素の回路が主走査方向の画素数分だけ接続された分布定
数的な特性を有する電気回路が負荷として構成されるこ
ととなる。
【００３０】図３（ａ）は、ダミー素子領域１２に形成
された各ダミー素子の構造を示す図である。このダミー
素子には、表示領域１１の画素と異なり、コモン電極は
対向していない。もっとも、この図においても、電極や
配線を構成する金属層の間に形成されている絶縁層は省
略している。図３（ｂ）は、各ダミー素子の等価回路
（横方向に隣接する２つ分）を示す図である。
【００３１】ダミー素子領域１２において画素基板上の
１番下の層には、ゲートライン（ＧＬｎ＋１、ＧＬｎ＋
２）と、ゲートラインＧＬと一体に形成されたＴＦＴ１
２１のゲート電極Ｇとが形成されている。また、ダミー
容量１２３を形成するためのダミー容量電極ＤｉＥ（ｉ
は１〜ｍのいずれか）と、ダミー容量電極ＤｉＥに定電
圧を供給するダミー容量電極ラインＤｉＬとが一体に形
成される。これらは、表示領域１１のゲートラインＧＬ
等と同じ金属材料で、同一プロセスにおいて形成されて
いる。
【００３２】ゲート電極Ｇの上には、アモルファスシリ
コンによって構成され、ＴＦＴ１２１の半導体層を形成
するアモルファスシリコン半導体層ａ−Ｓｉが形成され
ている。これらの上に、透明のＳｉＮからなる絶縁層が
形成され、さらにその上に、ＩＴＯからなり、ダミー容
量電極ＤｉＥと共にダミー容量１２３を形成する透明電
極ＴＥが形成されている。これらも、表示領域１１にお
ける対応するものと、同一の材料で同一プロセスにおい
て形成されている。
【００３３】その上に、再びＳｉＮからなるゲート絶縁
層が形成され、さらにその上に、金属材料からなるデー
タラインＤＬ（ＤＬ１〜ＤＬｍ：表示領域１１のものと
同一）と、データラインＤＬと一体に形成されたＴＦＴ
１２１のドレイン電極Ｄと、ＴＦＴ１２１のソース電極
Ｓとが形成されている。ソース電極Ｓと透明電極ＴＥと
は、コンタクトホールを介して接続されている。そし
て、この上に再びＳｉＮからなる絶縁保護膜が形成され
る。
【００３４】ダミー容量１２３は、ダミー容量電極Ｄｉ
Ｅと、透明電極ＴＥと、ダミー容量電極ＤｉＥと透明電
極ＴＥとの間のゲート絶縁膜と同一の膜と、から構成さ
れ、このようにして形成される構造により、ダミーゲー
トラインＧＬによる配線抵抗１２４と、配線抵抗１２４
にゲートが接続されたアクティブ素子としてのＴＦＴ１
２１と、ＴＦＴ１２１のドレインに接続されたダミー容
量１２３からなるダミー素子が構成されることとなる。
【００３５】ＴＦＴ１２１は、形状、寸法、及びデータ
ラインＤＬやゲートラインＧＬとの相対的配置がＴＦＴ
１１１と全く同じため、ＴＦＴ１２１における、接続さ
れたデータラインＤＬとの間に生じる寄生容量やゲート
−ドレイン間の寄生容量は、ＴＦＴ１１１における、接
続されたデータラインＤＬとの間に生じる寄生容量やゲ
ート−ドレイン間の寄生容量に等しい。ダミー容量１２
３は、表示領域１１における画素容量１１２と補償容量
１１３との合成容量に等しくなるように形成されてい
る。そして、ゲートラインＧＬｎ＋１、ＧＬｎ＋２のそ
れぞれについて、このようなダミー素子が主走査方向の
画素数分だけ接続された分布定数的な特性を有する電気
回路が負荷として構成されるが、これらはＧＬ１〜ＧＬ
ｎのそれぞれの負荷と同じ特性を有するものとなる。
【００３６】ゲートドライバ２は、詳細を後述するシフ
トレジスタによって構成され、コントローラ４からの制
御信号群Ｇｃｎｔに従って、ゲートラインＧＬ１〜ＧＬ
ｎ＋１に順次ハイレベルの選択信号を出力する。ドレイ
ンドライバ３は、コントローラ４からの制御信号群Ｄｃ
ｎｔに従って、同じくコントローラ４から供給される画
像データ信号Ｄａｔａを１ライン分蓄積し、所定のタイ
ミングでドレインラインＤＬ１〜ＤＬｍに出力する。な
お、ゲートドライバ２のａ−Ｓｉ又はｐ−Ｓｉからなる
半導体層を有するＴＦＴ２０１〜２０６は、画素基板上
に、液晶表示素子１の表示領域１１のＴＦＴ１１１及び
ダミー素子領域１２のＴＦＴ１２１と同一プロセスで形
成される。コントローラ４は、ゲートドライバ２に制御
信号群Ｇｃｎｔを供給すると共に、ドレインドライバ３
に制御信号群Ｄｃｎｔと画像データ信号Ｄａｔａとを供
給する。
【００３７】図４は、ゲートドライバ２を構成するシフ
トレジスタの回路構成を示す図である。図示するよう
に、このシフトレジスタは、表示領域１１に配されたｎ
本のゲートラインＧＬ１〜ＧＬｎと、ダミー素子領域１
２に配された２本のゲートラインＧＬｎ＋１、ＧＬｎ＋
２とにそれぞれ対応するｎ＋２個の段２００（１）〜２
００（ｎ＋２）から構成されている。
【００３８】制御信号群Ｇｃｎｔに含まれる信号とし
て、コントローラ４からクロック信号ＣＫ１、ＣＫ２、
スタート信号Ｄｓｔ、終了信号Ｄｅｎｄ、正の電圧レベ
ルを有する電源電圧Ｖｄｄ、及び負の電圧レベルを有す
る基準電圧Ｖｓｓが供給されている。各段２００（１）
〜２００（ｎ＋２）の構成はほぼ同じであるため、１番
目の段２００（１）を例に採って説明すると、当該段内
には、６個のｎチャネル型の電界効果トランジスタであ
るＴＦＴ２０１〜２０６が形成されている。
【００３９】ＴＦＴ２０１のゲートには、スタート信号
Ｄｓｔが供給され、ドレインには、電源電圧Ｖｄｄが常
時供給されている。ＴＦＴ２０１のソースは、ＴＦＴ２
０２のゲートと、ＴＦＴ２０５のゲートとに接続されて
いる。このＴＦＴ２０１のソース、ＴＦＴ２０２のゲー
ト及びＴＦＴ２０５のゲートで囲まれた配線を、ノード
Ａ１と呼ぶ（なお、２段目以降は、それぞれＡ２〜Ａｎ
＋２とする）。ハイレベルのスタート信号Ｄｓｔが供給
されてＴＦＴ２０１がオンすると、ノードＡ１に電荷が
蓄積される。
【００４０】ＴＦＴ２０２のドレインには、クロック信
号ＣＫ１が供給され、ＴＦＴ２０２がオンしている際
に、クロック信号ＣＫ１のレベルがほぼそのまま出力信
号ＯＵＴとして、そのソースから１番目のゲートライン
ＧＬ１に出力される。また、ＴＦＴ２０２のソースは、
ＴＦＴ２０３のドレインに接続されている。
【００４１】ＴＦＴ２０４のゲートとドレインとには、
電源電圧Ｖｄｄが供給され、常にオン状態となってい
る。ＴＦＴ２０４は、電源電圧Ｖｄｄを供給する際の負
荷として機能し、そのソースから電源電圧Ｖｄｄをほぼ
そのままＴＦＴ２０５のドレインに供給する。ＴＦＴ２
０４は、ＴＦＴ以外の抵抗素子などに置き換えることも
可能である。ＴＦＴ２０５のソースには、基準電圧Ｖｓ
ｓが供給されており、ＴＦＴ２０５がオンした際に、Ｔ
ＦＴ２０４のソースとＴＦＴ２０５のドレインとの間に
蓄積された電荷を放出させる。
【００４２】ＴＦＴ２０６のゲートには、次の段である
２番目の段２００（２）の出力信号ＯＵＴ２が供給され
る。ＴＦＴ２０６のドレインはノードＡ１に接続されて
おり、ソースには基準電圧Ｖｓｓが供給されている。出
力信号ＯＵＴ２がハイレベルとなるとＴＦＴ２０６がオ
ンし、ノードＡ１に蓄積されている電荷を放出させる。
【００４３】他の奇数番目の段２００（３），２００
（５），…，２００（ｎ＋１）の構成は、ＴＦＴ２０１
のゲートに前の段の出力信号ＯＵＴ２，ＯＵＴ４，…，
ＯＵＴｎが供給される以外は、１番目の段２００（１）
と同じである。最後の段段以外の偶数番目の段２００
（２），２００（４），…，２００（ｎ）の構成は、Ｔ
ＦＴ２０１のゲートに前の段の出力信号ＯＵＴ１，ＯＵ
Ｔ３，…，ＯＵＴｎが供給され、ＴＦＴ２０２のドレイ
ンにクロック信号ＣＫ２が供給される以外は、１番目の
段２００（１）と同じである。最後の段２００（ｎ＋
２）の構成は、ＴＦＴ２０１のゲートに前の段の出力信
号ＯＵＴｎ＋１が供給され、ＴＦＴ２０６のゲートに制
御信号群Ｇｃｎｔに含まれる終了信号Ｄｅｎｄが供給さ
れる以外は、１番目の段２００（１）と同じである。
【００４４】以下、この実施の形態にかかる液晶表示装
置における動作について説明する。図５は、ゲートドラ
イバ２を構成するシフトレジスタの動作を示すタイミン
グチャートである。このタイミングチャートにおいて、
Ｔの期間が、液晶表示素子１における１水平期間とな
る。また、各水平期間において、ドレインドライバ３
は、コントローラ４からの制御信号群Ｄｃｎｔに従っ
て、当該水平期間の次の水平期間に対応する１ライン分
の画像データ信号Ｄａｔａを取り込んでいる。
【００４５】まず、タイミングＴ０からタイミングＴ１
までの間でスタート信号Ｄｓｔがハイレベルとなり、１
番目の段２００（１）のＴＦＴ２０１がオンし、１番目
の段２００（１）のノードＡ１に電荷が蓄積される。こ
れにより、ＴＦＴ２０２、２０５がオンし、ＴＦＴ２０
３がオフする。次に、タイミングＴ１においてクロック
信号ＣＫ１がハイレベルに変化すると、この信号のレベ
ルがほぼそのまま出力信号ＯＵＴ１として表示領域１１
の１番目のゲートラインＧＬ１に出力される。
【００４６】ゲートラインＧＬ１に出力された出力信号
ＯＵＴ１は、ゲートラインＧＬ１及びこれに直接的また
は間接的に接続された各素子が構成する回路によって減
衰されるが、ゲートラインＧＬ１に接続された全てのＴ
ＦＴ１１１をオン状態とするのに十分なレベルがある。
ゲートラインＧＬ１に接続された各ＴＦＴ１１１がオン
しているタイミングで、ドレインドライバ３は、ゲート
ラインＧＬ１に対応する画素の画像データ信号をドレイ
ンラインＤＬ１〜ＤＬｍにそれぞれ出力する。これによ
り、ゲートラインＧＬ１に対応する画素容量１１２に画
像データ信号が書き込まれるが、補償容量１１３を設け
たことによってＴＦＴ１１１に起因する減衰を小さく抑
えることができる。
【００４７】また、タイミングＴ１からＴ２の間でハイ
レベルの出力信号ＯＵＴ１が２番目の段２００（２）の
ＴＦＴ２０１に供給されると、２番目の段２００（２）
のノードＡ２に電荷が蓄積され、ＴＦＴ２０２、２０５
がオンし、ＴＦＴ２０３がオフする。次に、タイミング
Ｔ２においてクロック信号ＣＫ２がハイレベルに変化す
ると、この信号のレベルがほぼそのま出力信号ＯＵＴ２
として表示領域１１の２番目のゲートラインＧＬ２に出
力される。
【００４８】ゲートラインＧＬ２に出力された出力信号
ＯＵＴ２により、上記と同様にしてゲートラインＧＬ２
に接続された全てのＴＦＴ１１１がオン状態となり、ド
レインドライバ３からドレインラインＤＬ１〜ＤＬｍに
出力された画像データ信号がゲートラインＧＬ２に対応
する画素容量１１２に書き込まれる。出力信号ＯＵＴ２
は、また、１番目の段２００（１）のＴＦＴ２０６に供
給され、ＴＦＴ２０６をオン状態とさせることにより、
１番目の段２００（１）のノードＡ１に蓄積された電荷
を放出させる。このとき、出力信号ＯＵＴ２のゲートラ
インＧＬ２の出力による減衰の影響を、１番目の段２０
０（１）のＴＦＴ２０６も受けることとなる。
【００４９】タイミングＴ３以降も同様の動作を繰り返
し、タイミングＴｎ−１からＴｎの間で前の段の出力信
号がｎ番目の段２００（ｎ）のＴＦＴ２０１に供給され
ると、ｎ番目の段２００（ｎ）のノードＡｎに電荷が蓄
積され、ＴＦＴ２０２、２０５がオンし、ＴＦＴ２０３
がオフする。次に、タイミングＴｎにおいてクロック信
号ＣＫ２がハイレベルに変化すると、この信号のレベル
がほぼそのまま出力信号ＯＵＴｎとして表示領域１１の
ｎ番目のゲートラインＧＬｎに出力される。
【００５０】ゲートラインＧＬｎに出力された出力信号
ＯＵＴｎにより、上記と同様にしてゲートラインＧＬｎ
に接続された全てのＴＦＴ１１１がオン状態となり、ド
レインドライバ３からドレインラインＤＬ１〜ＤＬｍに
出力された画像データ信号がゲートラインＧＬｎに対応
する画素容量１１２に書き込まれる。出力信号ＯＵＴｎ
は、また、ｎ−１番目の段２００（ｎ−１）のＴＦＴ２
０６に供給され、ＴＦＴ２０６をオン状態とさせること
により、ｎ−１番目の段２００（ｎ−１）のノードＡｎ
−１に蓄積された電荷を放出させる。
【００５１】さらに、タイミングＴｎからＴｎ＋１の間
で出力信号ＯＵＴｎがｎ＋１番目の段２００（ｎ＋１）
のＴＦＴ２０１に供給されることにより、ｎ＋１番目の
段２００（ｎ＋１）のノードＡｎ＋１に電荷が蓄積さ
れ、ＴＦＴ２０２、２０５がオンし、ＴＦＴ２０３がオ
フする。次に、タイミングＴｎ＋１においてクロック信
号ＣＫ１がハイレベルに変化すると、この信号のレベル
がほぼそのまま出力信号ＯＵＴｎ＋１としてダミー素子
領域１２のｎ＋１番目（ダミー素子領域１２に限れば１
番目）のゲートラインＧＬｎ＋１に出力される。
【００５２】ゲートラインＧＬｎ＋１に出力された出力
信号ＯＵＴｎ＋１により、ゲートラインＧＬｎ＋１に接
続された全てのＴＦＴ１２１がオン状態となる。これに
より、ゲートラインＧＬｎ＋１及びこれに直接的または
間接的に接続された素子が構成する負荷は、上記したゲ
ートラインＧＬ１〜ＧＬｎのものと同等になる。出力信
号ＯＵＴ２は、ゲートラインＧＬｎ＋１及びこれに接続
された素子からなる負荷によって減衰されながら、ｎ番
目の段２００（ｎ）のＴＦＴ２０６に供給され、ＴＦＴ
２０６をオン状態とさせることにより、ｎ番目の段２０
０（ｎ）のノードＡｎに蓄積された電荷を放出させる。
【００５３】また、タイミングＴｎ＋１からＴｎ＋２の
間では出力信号ＯＵＴｎ＋１がｎ＋２番目の段２００
（ｎ＋２）のＴＦＴ２０１に供給され、ｎ＋２番目の段
２００（ｎ＋２）のノードＡｎ＋２に電荷が蓄積され
る。そして、タイミングＴｎ＋２においてクロック信号
ＣＫ２がハイレベルに変化すると、この信号のレベルが
ほぼそのまま出力信号ＯＵＴｎ＋２としてダミー素子領
域１２のｎ＋２番目（ダミー素子領域１２に限れば２番
目）のゲートラインＧＬｎ＋２に出力される。出力信号
ＯＵＴｎ＋２は、ゲートラインＧＬｎ＋２及びこれに接
続された素子からなる負荷によって減衰されながら、ｎ
＋１番目の段２００（ｎ＋１）のＴＦＴ２０６に供給さ
れ、ｎ＋１番目の段２００（ｎ＋１）のノードＡｎ＋１
に蓄積された電荷を放出させる。
【００５４】さらに、タイミングＴｎ＋３になると、コ
ントローラ４からの制御信号群Ｇｃｎｔとしてハイレベ
ルの終了信号Ｄｅｎｄがｎ＋２番目の段２００（ｎ＋
２）のＴＦＴ２０６に供給され、ＴＦＴ２０６がオンす
る。これにより、ｎ＋２番目の段２００（ｎ＋２）のノ
ードＡｎ＋２に蓄積された電荷が放出される。以下、垂
直期間毎に上記のような動作を繰り返していく。
【００５５】以上説明したように、この実施の形態にか
かる液晶表示装置では、液晶表示素子１において表示領
域１１の外側にダミー素子領域１２を設けている。ダミ
ー素子領域１２には、表示領域１１の各ゲートラインＧ
Ｌ１〜ＧＬｎ及びこれに直接または間接に接続される素
子による負荷と同じ分布定数的な特性を有する負荷が、
ゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれぞれについ
て構成されることとなる。そして、ゲートドライバ２を
構成するシフトレジスタは、ダミー素子領域１２にある
ゲートラインＧＬｎ＋１、ＧＬｎ＋２についても同じよ
うに走査している。
【００５６】このため、ゲートラインＧＬｎ＋１、ＧＬ
ｎ＋２のそれぞれの負荷並びにトランジスタ構成がゲー
トラインＧＬ１〜ＧＬｎのそれぞれの負荷並びにトラン
ジスタ構成と等しいので、ゲートラインＧＬｎ＋１、Ｇ
Ｌｎ＋２にそれぞれ供給される信号、電圧として、ゲー
トラインＧＬ１〜ＧＬｎにそれぞれ供給される所定の振
幅の信号ＣＫ１、ＣＫ２や電圧Ｖｄｄ、Ｖｓｓを利用す
ることができる。また、ダミー段２００（ｎ＋１）、２
００（ｎ＋２）用に新たな電圧値や振幅の信号を設定す
る必要がないので電圧生成回路及び配線設計を簡素化す
ることができる。そして、表示領域１１で最終のゲート
ラインＧＬｎに対応するシフトレジスタのｎ＋１、ｎ＋
２番目のダミー段２００（ｎ＋１）、２００（ｎ＋２）
が安定に動作できるので、ｎ番目の段２００（ｎ）も、
それより前の段と同様の動作特性を有するものとなり、
画像の表示のために必要なシフトレジスタの動作を安定
化させることができる。
【００５７】また、ダミー素子領域１２に形成されてい
る各ダミー素子１２０は、表示領域１１に形成されてい
る各画素の画素容量１１２と補償容量１１３との合成容
量に等しいダミー容量１２３を有している。ダミー容量
１２３は、表示のために必要なものではないので画素開
口率を考慮する必要がなく、同一の基板上にあるため画
素容量１１２よりも電極間の間隔が小さいので、画素容
量１１２よりも必要な面積を小さくすることができる。
このため、ダミー素子領域１２に表示領域１１の各ゲー
トラインＧＬ１〜ＧＬｎの負荷と同等の負荷を形成する
ために必要となる面積を小さくすることができ、表示領
域１１の面積を相対的に大きくすることができる。
【００５８】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について説明する。
【００５９】上記の実施の形態では、ダミー素子領域１
２におけるゲートラインＧＬｎ＋１、ＧＬｎ＋２は、表
示領域１１におけるゲートラインＧＬ１〜ＧＬｎと同じ
幅に構成して配線抵抗１２４が配線抵抗１１４と同じ抵
抗値を有するものとし、画素容量１１２と補償容量１１
３の合成容量に等しいダミー容量１２３を形成すること
で、ダミー素子１２０を構成するものとしていた。しか
しながら、ダミー素子１２０の構成はこれに限られるも
のではない。
【００６０】図６（ａ）は、ダミー素子の他の構造を示
す図である。このダミー素子にもコモン電極は対向して
いない。また、この図においても、電極や配線を構成す
る金属層の間に形成されている絶縁層は省略している。
図６（ｂ）は、各ダミー素子の等価回路（横方向に隣接
する２つ分）を示す図である。すなわち、各ダミー容量
１３３は、図２（ａ）に示す画素を有する液晶表示装置
において、ＴＦＴ１１１のゲートラインＧＬとの寄生容
量、ドレインラインＤＬとの寄生容量からなるＴＦＴ
（アクティブ素子）１１１の寄生容量と、画素容量１１
２の容量と、補償容量１１３の容量と、の合成容量とな
るように設定されている。
【００６１】この場合には、ダミー素子領域１２におい
て画素基板上の１番下の層には、ゲートラインＧＬ１〜
ＧＬｎと同一材料からなり、ゲートラインＧＬ１〜ＧＬ
ｎと一括してパターニング形成され、各ゲートラインＧ
Ｌ１〜ＧＬｎとそれぞれ等しい容量の２本のダミーゲー
トラインＧＬｎ＋１、ＧＬｎ＋２が形成されている。ゲ
ートラインＧＬの上には、ＳｉＮからなる絶縁層が１層
以上形成され、その上にデータラインＤＬ（ＤＬ１〜Ｄ
Ｌｍ：表示領域１１のものと同一）と、各データライン
ＤＬには、各データラインＤＬと一体に形成され、ダミ
ーゲートラインＧＬｎ＋１、ＧＬｎ＋２に向けて突出す
るダミー容量電極ＤｉＥ（ｉは１〜ｍのいずれか）が形
成されている。ダミー容量電極ＤｉＥとダミーゲートラ
インＧＬｎ＋１、ＧＬｎ＋２との重なり部分によってダ
ミー容量１３３が形成される。すなわち、各データライ
ンＤＬｉ（ｉは１〜ｍのいずれか）は、ダミーゲートラ
インＧＬと交差する箇所毎にでダミー容量電極ＤｉＥと
接続されている。
【００６２】このように形成される構造により、ダミー
ゲートラインＧＬｎ＋１、ＧＬｎ＋２のダミー容量電極
ＤｉＥと重ならない部分による配線抵抗１３４と、これ
に接続されたダミー容量１３３とからなるダミー素子が
構成されることとなる。配線抵抗１３４の抵抗値とダミ
ー容量１３３の容量値とは、ダミーゲートラインＧＬｎ
＋１、ＧＬｎ＋２の幅ｗｄ１とダミー容量電極ＤｉＥの
長さｌｎ１を調整することによって、調整される。そし
て、ダミーゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれ
ぞれについて、このようなダミー素子が主走査方向の画
素数分だけ接続された負荷が構成されるが、これらはゲ
ートラインＧＬ１〜ＧＬｎのそれぞれの負荷と同等の分
布定数的な電気特性を有するものとなる。
【００６３】これによっても、ゲートドライバ２を構成
するシフトレジスタのｎ番目の段２００（ｎ）を、それ
より前の段と同様に安定して動作させることが可能とな
る。また、以上のような構成を有するダミー素子は、上
記の実施の形態で示したダミー素子よりも、さらに小さ
く構成することが可能となる。このため、液晶表示素子
１における表示領域１１の面積の割合を、上記の実施の
形態よりもさらに大きくすることが可能となる。
【００６４】上記の実施の形態では、ダミー素子領域１
２には、２本のゲートラインＧＬｎ＋１、ＧＬｎ＋２を
設けるものとしていた。しかしながら、任意の数のゲー
トラインをダミー素子領域１２に付加するものとするこ
とができる。ダミー素子領域１２におけるゲートライン
の数を多くすれば多くするほど、ゲートドライバ２を構
成するシフトレジスタを安定動作させることができ、少
なくすれば少なくするほど、表示領域１１の面積比を大
きくすることができる。ここで、ダミー素子領域１２に
どれくらいの数のゲートラインを形成するかは、回路の
安定動作と表示領域の面積との間のバランスによって選
ぶことができる。
【００６５】また、上記実施の形態で示した図６（ａ）
のダミー容量電極ＤｉＥの代わりに図６（ｃ）に示すよ
うに、ダミーゲートラインＧＬｎ＋１、ＧＬｎ＋２と一
体的に設けられたダミー容量電極ＧｊＥ（ｊは１〜ｍの
いずれか）としてもよい。すなわち、ダミーゲートライ
ンＧＬｎ＋１、ＧＬｎ＋２のそれぞれは、データライン
ＤＬ１、ＤＬ２、ＤＬ３、……、ＤＬｍと交差する箇所
毎に設けられたダミー容量電極Ｇ１Ｅ、Ｇ２Ｅ、Ｇ３
Ｅ、……、ＧｍＥと接続されている。ここでデータライ
ンＤＬの幅の長さをｗｄ２とし、ダミー容量電極ＧｊＥ
の縦方向（ＤＬデータラインの延在方向）の長さをｌｎ
２とすると、ダミー容量電極ＧｊＥにおけるデータライ
ンＤＬとの重なり部分の面積（ｗｄ２×ｌｎ２）は、上
記実施の形態における面積（ｗｄ１×ｌｎ１）に等しい
ように設計されている。
【００６６】なお、ダミー容量電極ＧｊＥは、ダミーゲ
ートラインＧＬに跨って２箇所に設けられているが、上
記のような面積に設定されれば、図６（ａ）のようにど
ちらか一方のみに設けてもよい。同様に、図６（ａ）に
示すダミー容量電極ＤｉＥは、データラインＤＬに跨っ
て横方向（ダミーゲートラインＧＬの延在方向）の２箇
所に設けてもよい。
【００６７】また、上記各実施形態では液晶表示装置に
ついて説明したが、ゲートドライバ２の構成を撮像素子
のゲートドライバに応用することができる。
【００６８】図７は、第３の実施の形態における、フォ
トセンサとしてダブルゲートトランジスタを適用した撮
像素子を有する撮像装置の構成を示すブロック図であ
る。この撮像装置は、例えば指紋センサとして使用され
るもので、図示するように、コントローラ７０、撮像素
子７１、トップゲートドライバ７２、ボトムゲートドラ
イバ７３及びドレインドライバ７４から構成されてい
る。
【００６９】トップゲートドライバ７２は、撮像素子領
域７１ａに設けられたトップゲートラインＴＧＬ１〜Ｔ
ＧＬｎと接続され、ダミー素子領域７１ｂに設けられた
ダミートップゲートラインＴＧＬｎ＋１、ＴＧＬｎ＋２
と接続され、図４に示すシフトレジスタと同一の構成か
らなる。一方、ボトムゲートドライバ７３は、撮像素子
領域７１ａに設けられたボトムゲートラインＢＧＬ１〜
ＢＧＬｎと接続され、ダミー素子領域７１ｂに設けられ
たダミーボトムゲートラインＢＧＬｎ＋１、ＢＧＬｎ＋
２と接続され、図４に示すシフトレジスタと同一の構成
からなる。
【００７０】撮像素子７１は、マトリクス状に配置され
た複数のダブルゲートトランジスタ８１で構成される。
ダブルゲートトランジスタ８１のトップゲート電極９１
はトップゲートラインＴＧＬに、ボトムゲート電極９２
はボトムゲートラインＢＧＬに、ドレイン電極９３はド
レインラインＤＬに、ソース電極９４は接地されたグラ
ウンドラインＧｒＬにそれぞれ接続されている。撮像素
子７１の下方には、ダブルゲートトランジスタ８１の半
導体層を励起する波長域の光は発光するバックライトが
載置されている。
【００７１】このような各トップゲートラインＴＧＬ１
〜ＴＧＬｎの合成容量は、接続されたダブルゲートトラ
ンジスタ８１における、トップゲート電極９１とドレイ
ン電極９３との間の寄生容量Ｃｔｇｄ、トップゲート電
極９１とソース電極９４との間の寄生容量Ｃｔｇｓ、ト
ップゲート電極９１とボトムゲート電極９２との間の寄
生容量Ｃｇｅ、並びにトップゲートラインＴＧＬとボト
ムゲートラインＢＧＬとの間の重なり容量Ｃｇｌの和と
なる。各ダミートップゲートライン（ダミー走査ライ
ン）ＴＧＬｎ＋１、ＧＬｎ＋２は、各トップゲートライ
ンＴＧＬ１〜ＴＧＬｎの上記合成容量と等しくなるよう
に、交差するドレインラインＤＬとの間の重なり面積
を、図６（ａ）又は図６（ｃ）のようにすることで設定
されている。
【００７２】そして、各ボトムゲートラインＢＧＬ１〜
ＢＧＬｎの合成容量は、接続されたダブルゲートトラン
ジスタ８１における、ボトムゲート電極９１とドレイン
電極９３との間の寄生容量Ｃｂｇｄ、ボトムゲート電極
９１とソース電極９４との間の寄生容量Ｃｂｇｓ、ボト
ムゲート電極９１とボトムゲート電極９２との間の寄生
容量Ｃｇｅ、並びにボトムゲートラインＢＧＬとボトム
ゲートラインＢＧＬとの間の重なり容量Ｃｇｌの和とな
る。各ダミーボトムゲートライン（ダミー走査ライン）
ＢＧＬｎ＋１、ＧＬｎ＋２は、各ボトムゲートラインＢ
ＧＬ１〜ＢＧＬｎの上記合成容量と等しくなるように、
交差するドレインラインＤＬとの間の重なり面積を、図
６（ａ）又は図６（ｃ）のようにすることで設定されて
いる。
【００７３】撮像素子７１を構成するダブルゲートトラ
ンジスタ８１は、トップゲート電極９１に印加されてい
る電圧が＋２５（Ｖ）で、ボトムゲート電極９２に印加
されている電圧が０（Ｖ）であると、トップゲート電極
９１と半導体層との間に配置される窒化シリコンからな
るゲート絶縁膜と半導体層とに蓄積されている正孔が吐
出され、リセットされる。ダブルゲートトランジスタ８
１は、ソース、ドレイン電極９３、９４間が０（Ｖ）
で、トップゲート電極９１に印加されている電圧が−１
５（Ｖ）で、ボトムゲート電極９２に印加されている電
圧が０（Ｖ）となり、半導体層への光の入射によって発
生した正孔−電子対のうちの正孔が上記半導体層及び上
記ゲート絶縁膜に蓄積されるフォトセンス状態となる。
この所定期間に蓄積される正孔の量は光量に依存してい
る。
【００７４】フォトセンス状態において、バックライト
がダブルゲートトランジスタ８１に向け光を照射する
が、このままではダブルゲートトランジスタ８１の半導
体層の下方の位置するボトムゲート電極９２が遮光する
ので半導体層には十分なキャリアが生成されない。この
とき、ダブルゲートトランジスタ８１上方の絶縁膜上に
指を載置すると、指の凹部（指紋形状を決める溝にあた
る）の直下にあたるダブルゲートトランジスタ８１の半
導体層には、絶縁膜等で反射された光があまり入射され
ない。
【００７５】このように光の入射量が少なくて十分な量
の正孔が半導体層内に蓄積されずに、トップゲート電極
９１に印加されている電圧が−１５（Ｖ）で、ボトムゲ
ート電極９２に印加されている電圧が＋１０（Ｖ）とな
ると、半導体層内に空乏層が広がり、ｎチャネルがピン
チオフされ、半導体層が高抵抗となる。一方、フォトセ
ンス状態において指の凸部（指の溝と溝の間の山）の直
下にあたるダブルゲートトランジスタ８１の半導体層に
は、絶縁膜等で反射された光が入射され十分な量の正孔
が半導体層内に蓄積された状態で、このような電圧が印
加された場合は、蓄積されている正孔がトップゲート電
極９１に引き寄せられて保持されることにより、半導体
層のボトムゲート電極９２側にｎチャネルが形成され、
半導体層が低抵抗となる。これらの読み出し状態におけ
る半導体層の抵抗値の違いが、ドレインラインＤＬの電
位の変化となって現れる。
【００７６】トップゲートドライバ７２は、撮像素子７
１のトップゲートラインＴＧＬに接続され、コントロー
ラ７０からの制御信号群Ｔｃｎｔに従って、各トップゲ
ートラインＴＧＬに＋２５（Ｖ）または−１５（Ｖ）の
信号を選択的に出力する。トップゲートドライバ７２
は、出力信号のレベルの相違、これに応じた入力信号の
レベルの相違、並びに出力信号及び入力信号の位相の違
いを除き、上記したゲートドライバ５２を構成するシフ
トレジスタと実質的に同一の構成を有している。
【００７７】ボトムゲートドライバ７３は、撮像素子７
１のボトムゲートラインＢＧＬに接続され、コントロー
ラ７０からの制御信号群Ｂｃｎｔに従って、各ボトムゲ
ートラインＢＧＬに＋１０（Ｖ）または０（Ｖ）の信号
を出力する。ボトムゲートドライバ７３は、出力信号の
レベルの相違、これに応じた入力信号のレベルの相違、
並びに出力信号及び入力信号の位相の違いを除き、上記
したゲートドライバ５２を構成するシフトレジスタと実
質的に同一の構成を有している。
【００７８】ドレインドライバ７４は、撮像素子７１の
ドレインラインＤＬに接続され、コントローラ７０から
の制御信号群Ｄｃｎｔに従って、後述する所定の期間に
おいて全てのドレインラインＤＬに定電圧（＋１０
（Ｖ））を出力し、電荷をプリチャージさせる。ドレイ
ンドライバ７４は、プリチャージの後の所定の期間にお
いてダブルゲートトランジスタ８１の半導体層に光の入
射、非入射に応じてチャネルが形成されているか否かに
よって変化する各ドレインラインＤＬの電位を読み出
し、画像データＤＡＴＡとしてコントローラ７０に供給
する。
【００７９】コントローラ７０は、制御信号群Ｔｃｎ
ｔ、Ｂｃｎｔによってそれぞれトップゲートドライバ７
２、ボトムゲートドライバ７３を制御して、両ドライバ
７２、７３からライン毎に所定のタイミングで所定レベ
ルの信号を出力させる。これにより、撮像素子７１の各
ラインを順次リセット状態、フォトセンス状態、読み出
し状態とさせる。コントローラ７０は、また、制御信号
群Ｄｃｎｔによりドレインドライバ７４にドレインライ
ンＤＬの電位変化を読み出させ、画像データＤＡＴＡと
して順次取り込んでいく。
【００８０】上記の各実施の形態では、本発明のアクテ
ィブ素子としてＴＦＴを適用した場合を例として説明し
たが、ＭＩＭ（Metal Insulator Metal）等の他のアク
ティブ素子も適用することができる。また、液晶表示素
子や撮像素子と同一の基板上にゲートドライバ、ドレイ
ンドライバが形成された電子装置だけでなく、別途形成
され、液晶表示素子や撮像素子に取り付けられた電子装
置にも本発明を適用することができる。
【００８１】なお、上記各実施の形態では、ダミー素子
領域１２のゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれ
ぞれの負荷の一部として補償容量が設けられているが、
表示領域１１に配されたｎ本のゲートラインＧＬ１〜Ｇ
Ｌｎにそれぞれ接続された画素に補償電極ＣＥが設けら
れていない構造でのダミー素子領域１２のゲートライン
ＧＬｎ＋１、ＧＬｎ＋２のそれぞれの負荷は、上記各実
施の形態でのダミー素子領域１２のゲートラインＧＬｎ
＋１、ＧＬｎ＋２のそれぞれの負荷から各画素の補償容
量が除かれたものに相当するように設定すればよい。
【００８２】なお、上記各実施の形態では、ダミー素子
領域１２のゲートラインＧＬｎ＋１、ＧＬｎ＋２の２本
を設けたが、ゲートラインＧＬｎ＋１の１本のみとし、
ゲートドライバ２も段２００（１）〜２００（ｎ＋１）
とした構成にしてもよい。
【００８３】
【発明の効果】以上説明したように、本発明によれば、
走査ドライバによる画素の走査を安定して行うことがで
きるようになる。
【００８４】また、画素容量と補償容量の合成容量と等
しい容量を形成したり、走査ラインとデータラインの一
方に容量電極を設けて所定の容量を形成したりすること
により、表示領域外に設ける負荷の面積を小さくするこ
とができ、相対的に表示領域の面積を大きくすることが
できる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる液晶表示装置の構
成を示す図である。
【図２】（ａ）は、図１の表示領域に形成された各画素
の構造を示す図であり、（ｂ）は、その等価回路図であ
る。
【図３】（ａ）は、図１のダミー素子領域に形成された
各ダミー素子の構造を示す図であり、（ｂ）は、その等
価回路図である。
【図４】図１のゲートドライバを構成するシフトレジス
タの回路構成を示す図である。
【図５】図４のシフトレジスタの動作を示すタイミング
チャートである。
【図６】（ａ）は、ダミー素子の他の構造を示す図であ
り、（ｂ）は、その等価回路図であり、（ｃ）は、ダミ
ー素子のさらに他の構造を示す図である。
【図７】本発明の実施の形態にかかる撮像装置の構成を
示すブロック図である。
【符号の説明】
１・・・液晶表示素子、２・・・ゲートドライバ、３・・・ドレ
インドライバ、４・・・コントローラ、１１・・・表示領域、
１２・・・ダミー素子領域、１１０・・・画素、１１１・・・Ｔ
ＦＴ、１１２・・・画素容量、１１３・・・補償容量、１１４
・・・配線抵抗、１２０・・・ダミー素子、１２１・・・ＴＦ
Ｔ、１２３・・・ダミー容量、１２４・・・配線抵抗、１３３
・・・ダミー容量、１３４・・・配線抵抗、２００・・・段、２
０１〜２０６・・・ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA25 JA26 JA34 JA37 JA41 JB22 JB31 JB68 NA07 NA11 2H093 NC22 NC34 NC35 NC62 ND34 ND37 ND58 5C094 AA53 BA03 BA43 CA19 EA04 EA07 FB19

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】対向する一対の基板間に液晶が封入され、
    マトリクス状に配置された複数の画素を有するアクティ
    ブマトリクス型の液晶表示素子であって、 前記一対の基板の一方には、内面に共通電極が形成さ
    れ、 前記一対の基板の他方には、 前記マトリクスの主走査方向に伸延して設けられた複数
    の走査ラインと、 前記マトリクスの副走査方向に伸延して設けられた複数
    のデータラインと、 前記複数の画素にそれぞれ含まれ、対応する行の走査ラ
    インに接続された複数のアクティブ素子と、 前記複数の画素にそれぞれ含まれて当該画素のアクティ
    ブ素子に接続され、前記共通電極及びその間の液晶と共
    に画素容量を形成する複数の画素電極と、 前記複数のアクティブ素子にそれぞれ接続された複数の
    補償容量と、 前記複数の画素が形成された領域の外側に設けられ、各
    走査ライン及びこれに直接的または間接的に接続された
    アクティブ素子の寄生容量、画素容量及び補償容量が形
    成する回路と同等の回路特性を有する負荷と、が形成さ
    れたことを特徴とする液晶表示素子。
  2. 【請求項２】対向する一対の基板間に液晶が封入され、
    マトリクス状に配置された複数の画素を有するアクティ
    ブマトリクス型の液晶表示素子であって、 前記一対の基板の一方には、内面に共通電極が形成さ
    れ、 前記一対の基板の他方には、 前記マトリクスの主走査方向に伸延して設けられた複数
    の走査ラインと、 前記マトリクスの副走査方向に伸延して設けられた複数
    のデータラインと、 前記複数の画素にそれぞれ含まれ、対応する行の走査ラ
    インに接続された複数のアクティブ素子と、 前記複数の画素にそれぞれ含まれて当該画素のアクティ
    ブ素子に接続され、前記共通電極及びその間の液晶と共
    に画素容量を形成する複数の画素電極と、 前記複数の画素が形成された領域の外側に設けられ、各
    走査ライン及びこれに直接的または間接的に接続された
    アクティブ素子の寄生容量及び画素容量が形成する回路
    と同等の回路特性を有する負荷と、が形成されたことを
    特徴とする液晶表示素子。
  3. 【請求項３】対向する一対の基板間に液晶が封入され、
    マトリクス状に配置された複数の画素を有するアクティ
    ブマトリクス型の液晶表示素子であって、 前記一対の基板の一方には、内面に共通電極が形成さ
    れ、 前記一対の基板の他方には、 前記マトリクスの主走査方向に伸延して設けられた複数
    の走査ラインと、 前記マトリクスの副走査方向に伸延して設けられた複数
    のデータラインと、 前記複数の画素にそれぞれ含まれ、対応する行の走査ラ
    インに接続された複数のアクティブ素子と、 前記複数の画素にそれぞれ含まれて当該画素のアクティ
    ブ素子に接続され、前記共通電極及びその間の液晶と共
    に画素容量を形成する複数の画素電極と、 前記複数のアクティブ素子にそれぞれ接続された複数の
    補償容量と、 前記複数の画素が形成された領域の外側に設けられ、各
    走査ライン及びこれに直接的または間接的に接続された
    画素容量及び補償容量が形成する回路と同等の回路特性
    を有する負荷と、が形成されたことを特徴とする液晶表
    示素子。
  4. 【請求項４】対向する一対の基板間に液晶が封入され、
    マトリクス状に配置された複数の画素を有するアクティ
    ブマトリクス型の液晶表示素子であって、 前記一対の基板の一方には、内面に共通電極が形成さ
    れ、 前記一対の基板の他方には、 前記マトリクスの主走査方向に伸延して設けられた複数
    の走査ラインと、 前記マトリクスの副走査方向に伸延して設けられた複数
    のデータラインと、 前記複数の画素にそれぞれ含まれ、対応する行の走査ラ
    インに接続された複数のアクティブ素子と、 前記複数の画素にそれぞれ含まれて当該画素のアクティ
    ブ素子に接続され、前記共通電極及びその間の液晶と共
    に画素容量を形成する複数の画素電極と、 前記複数の画素が形成された領域の外側に設けられ、各
    走査ライン及びこれに直接的または間接的に接続された
    画素容量が形成する回路と同等の回路特性を有する負荷
    と、が形成されたことを特徴とする液晶表示素子。
  5. 【請求項５】前記負荷は、 少なくとも１つのダミー走査ラインと、 前記ダミー走査ライン及び前記複数のデータラインの一
    方に設けられ、前記ダミー走査ライン及び前記複数のデ
    ータラインの他方と重なるダミー容量電極と、前記ダミ
    ー走査ライン及び前記複数のデータラインの他方と、前
    記ダミー容量電極と前記ダミー走査ライン及び前記複数
    のデータラインの他方との間に設けられた絶縁膜と、か
    らなるコンデンサと、 を備え、 前記コンデンサは、前記各走査ラインにおける前記アク
    ティブ素子の寄生容量と前記画素容量と前記補償容量と
    の合成容量にそれぞれ等しくなるように構成されている
    ことを特徴とする請求項１に記載の液晶表示素子。
  6. 【請求項６】前記負荷は、 少なくとも１つのダミー走査ラインと、 前記ダミー走査ライン及び前記複数のデータラインの一
    方に設けられ、前記ダミー走査ライン及び前記複数のデ
    ータラインの他方と重なるダミー容量電極と、前記ダミ
    ー走査ライン及び前記複数のデータラインの他方と、前
    記ダミー容量電極と前記ダミー走査ライン及び前記複数
    のデータラインの他方との間に設けられた絶縁膜と、か
    らなるコンデンサと、 を備え、 前記コンデンサは、前記各走査ラインにおける前記アク
    ティブ素子の寄生容量と前記画素容量との合成容量にそ
    れぞれ等しくなるように構成されていることを特徴とす
    る請求項２に記載の液晶表示素子。
  7. 【請求項７】前記共通電極は、前記負荷に対応する位置
    には形成されていないことを特徴とする請求項１乃至６
    のいずれか１項に記載の液晶表示素子。
  8. 【請求項８】対向する一対の基板間に液晶が封入され、
    マトリクス状に配置された複数の画素を有するアクティ
    ブマトリクス型の液晶表示素子を有する電子装置であっ
    て、 内面に共通電極が形成された第１の基板と、 前記マトリクスの主走査方向に伸延して設けられた複数
    の走査ラインと、 前記マトリクスの副走査方向に伸延して設けられた複数
    のデータラインと、 前記複数の画素にそれぞれ含まれ、対応する行の走査ラ
    インに接続された複数のアクティブ素子と、 前記複数の画素にそれぞれ含まれて当該画素のアクティ
    ブ素子に接続され、前記共通電極及びその間の液晶と共
    に画素容量を形成する複数の画素電極と、 前記複数のアクティブ素子にそれぞれ接続された複数の
    補償容量と、 前記複数の画素が形成された領域の外側に設けられた少
    なくとも１つのダミー走査ラインと、 前記ダミー走査ライン及び前記複数のデータラインの一
    方に設けられ、前記ダミー走査ライン及び前記複数のデ
    ータラインの他方と重なるダミー容量電極と、前記ダミ
    ー走査ライン及び前記複数のデータラインの他方と、前
    記ダミー容量電極と前記ダミー走査ライン及び前記複数
    のデータラインの他方との間に設けられた絶縁膜と、か
    らなり、前記各走査ラインにおける前記アクティブ素子
    の寄生容量と前記画素容量と前記補償容量との合成容量
    に等しいコンデンサと、 を備える液晶表示素子と、 前記複数の走査ライン及び前記負荷を順次選択して所定
    の信号を出力する走査ドライバと、 前記走査ドライバによる走査ラインの選択に従って、対
    応する画素容量に書き込むための画像データ信号を出力
    するデータドライバとを備えることを特徴とする電子装
    置。
  9. 【請求項９】対向する一対の基板間に液晶が封入され、
    マトリクス状に配置された複数の画素を有するアクティ
    ブマトリクス型の液晶表示素子を有する電子装置であっ
    て、 内面に共通電極が形成された第１の基板と、 前記マトリクスの主走査方向に伸延して設けられた複数
    の走査ラインと、 前記マトリクスの副走査方向に伸延して設けられた複数
    のデータラインと、 前記複数の画素にそれぞれ含まれ、対応する行の走査ラ
    インに接続された複数のアクティブ素子と、 前記複数の画素にそれぞれ含まれて当該画素のアクティ
    ブ素子に接続され、前記共通電極及びその間の液晶と共
    に画素容量を形成する複数の画素電極と、 前記複数の画素が形成された領域の外側に設けられた少
    なくとも１つのダミー走査ラインと、 前記ダミー走査ライン及び前記複数のデータラインの一
    方に設けられ、前記ダミー走査ライン及び前記複数のデ
    ータラインの他方と重なるダミー容量電極と、前記ダミ
    ー走査ライン及び前記複数のデータラインの他方と、前
    記ダミー容量電極と前記ダミー走査ライン及び前記複数
    のデータラインの他方との間に設けられた絶縁膜と、か
    らなり、前記各走査ラインにおける前記アクティブ素子
    の寄生容量と前記画素容量との合成容量に等しいコンデ
    ンサと、 を備える液晶表示素子と、 前記複数の走査ライン及び前記負荷を順次選択して所定
    の信号を出力する走査ドライバと、 前記走査ドライバによる走査ラインの選択に従って、対
    応する画素容量に書き込むための画像データ信号を出力
    するデータドライバとを備えることを特徴とする電子装
    置。
  10. 【請求項１０】前記走査ドライバは、前記複数の走査ラ
    インと前記ダミー走査ラインの数との合計に等しい段を
    有するシフトレジスタによって構成されることを特徴と
    する請求項８又は請求項９に記載の電子装置。
  11. 【請求項１１】前記シフトレジスタの各段は、前記アク
    ティブ素子と同一プロセスで形成された電界効果トラン
    ジスタの組み合わせによって構成されることを特徴とす
    る請求項８乃至１０のいずれかに記載の電子装置。
  12. 【請求項１２】前記コンデンサは、前記アクティブ素子
    と同一プロセス内で形成されることを特徴とする請求項
    ８乃至１１のいずれかに記載の電子装置。
JP2001009325A 2001-01-17 2001-01-17 液晶表示装置 Expired - Fee Related JP4609970B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001009325A JP4609970B2 (ja) 2001-01-17 2001-01-17 液晶表示装置
US10/043,905 US6795049B2 (en) 2001-01-17 2002-01-11 Electric circuit
TW091100451A TW552571B (en) 2001-01-17 2002-01-15 Electric circuit
KR10-2002-0002487A KR100470881B1 (ko) 2001-01-17 2002-01-16 전기회로
CNB021017395A CN1193329C (zh) 2001-01-17 2002-01-17 有源矩阵型驱动电路
HK03100914A HK1048875A1 (en) 2001-01-17 2003-02-07 Active matrix type driving circuit.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001009325A JP4609970B2 (ja) 2001-01-17 2001-01-17 液晶表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010181189A Division JP5158148B2 (ja) 2010-08-13 2010-08-13 撮像装置

Publications (2)

Publication Number Publication Date
JP2002214643A true JP2002214643A (ja) 2002-07-31
JP4609970B2 JP4609970B2 (ja) 2011-01-12

Family

ID=18876825

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001009325A Expired - Fee Related JP4609970B2 (ja) 2001-01-17 2001-01-17 液晶表示装置

Country Status (6)

Country Link
US (1) US6795049B2 (ja)
JP (1) JP4609970B2 (ja)
KR (1) KR100470881B1 (ja)
CN (1) CN1193329C (ja)
HK (1) HK1048875A1 (ja)
TW (1) TW552571B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006507532A (ja) * 2002-11-21 2006-03-02 キヤノン株式会社 ピクセル試験のためのシステム、デバイスおよび方法
JP2009122695A (ja) * 2002-04-08 2009-06-04 Samsung Electronics Co Ltd ゲート駆動回路
US8102340B2 (en) 2002-04-08 2012-01-24 Samsung Electronics Co., Ltd. Liquid crystal display device
JP2013083679A (ja) * 2011-10-06 2013-05-09 Japan Display East Co Ltd 表示装置

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003028606A (ja) * 2001-07-11 2003-01-29 Sony Corp 静電容量検出装置およびこれを用いた指紋照合装置
US6949883B2 (en) * 2001-12-06 2005-09-27 Seiko Epson Corporation Electro-optical device and an electronic apparatus
TW588300B (en) * 2002-05-15 2004-05-21 Au Optronics Corp Display device with pre-charging
TWI256732B (en) * 2002-08-30 2006-06-11 Sharp Kk Thin film transistor, liquid crystal display apparatus, manufacturing method of thin film transistor, and manufacturing method of liquid crystal display apparatus
JP3666662B2 (ja) * 2002-12-13 2005-06-29 シャープ株式会社 表示装置
CN1300753C (zh) * 2003-02-10 2007-02-14 三洋电机株式会社 动态矩阵型显示装置
JP4139719B2 (ja) * 2003-03-31 2008-08-27 シャープ株式会社 液晶表示装置
US8390548B2 (en) * 2003-05-15 2013-03-05 Sharp Kabushiki Kaisha Liquid crystal display device and driving method thereof
JP4285158B2 (ja) 2003-08-29 2009-06-24 セイコーエプソン株式会社 電気光学装置及び電子機器
JP3846469B2 (ja) * 2003-10-01 2006-11-15 セイコーエプソン株式会社 投写型表示装置および液晶パネル
US20050184407A1 (en) * 2004-02-20 2005-08-25 Takahiro Korenari Transistor circuit, thin film transistor circuit and display device
US7532187B2 (en) * 2004-09-28 2009-05-12 Sharp Laboratories Of America, Inc. Dual-gate transistor display
JP5152448B2 (ja) * 2004-09-21 2013-02-27 カシオ計算機株式会社 画素駆動回路及び画像表示装置
CN100403396C (zh) * 2004-10-08 2008-07-16 统宝光电股份有限公司 驱动电路与使用其之多面板显示装置及电子元件
US7643003B2 (en) * 2005-06-30 2010-01-05 Lg Display Co., Ltd. Liquid crystal display device having a shift register
KR101232147B1 (ko) 2005-06-30 2013-02-12 엘지디스플레이 주식회사 액정표시장치 및 이의 구동방법
JP4711404B2 (ja) * 2005-08-12 2011-06-29 株式会社 日立ディスプレイズ 表示装置
CN100437831C (zh) * 2006-09-25 2008-11-26 友达光电股份有限公司 降低偏压效应的移位寄存器
JP4215086B2 (ja) * 2006-09-27 2009-01-28 エプソンイメージングデバイス株式会社 液晶表示装置
KR101365912B1 (ko) * 2006-12-28 2014-02-24 엘지디스플레이 주식회사 표시장치
KR101374099B1 (ko) * 2007-03-20 2014-03-13 엘지디스플레이 주식회사 액정표시장치 및 이의 구동방법
TWI353576B (en) * 2007-03-21 2011-12-01 Novatek Microelectronics Corp Lcd device driven by pre-charge procedure
TWI353063B (en) * 2007-07-27 2011-11-21 Au Optronics Corp Photo detector and method for fabricating the same
TWI390279B (zh) * 2007-08-30 2013-03-21 Japan Display West Inc 顯示裝置及電子設備
JP5196963B2 (ja) * 2007-11-09 2013-05-15 株式会社ジャパンディスプレイウェスト 表示装置および表示制御方法ならびに電子機器
KR101432126B1 (ko) * 2008-07-23 2014-08-21 삼성디스플레이 주식회사 유기전계발광 표시장치
TWI380109B (en) * 2009-01-23 2012-12-21 Au Optronics Corp Display device and method of equalizing loading effect of display device
TWI399606B (zh) * 2009-10-05 2013-06-21 Au Optronics Corp 主動元件陣列基板以及顯示面板
WO2011074392A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9059294B2 (en) * 2010-01-07 2015-06-16 Sharp Kabushiki Kaisha Semiconductor device, active matrix substrate, and display device
TW201216138A (en) * 2010-10-13 2012-04-16 Chunghwa Picture Tubes Ltd Method for driving photosensor array panel
KR101863332B1 (ko) 2011-08-08 2018-06-01 삼성디스플레이 주식회사 주사 구동부, 이를 포함하는 표시 장치 및 그 구동 방법
KR101901254B1 (ko) 2012-03-27 2018-09-27 엘지디스플레이 주식회사 쉬프트 레지스터
KR101941449B1 (ko) * 2012-06-01 2019-01-23 엘지디스플레이 주식회사 쉬프트 레지스터
JP6503275B2 (ja) * 2015-10-09 2019-04-17 株式会社ジャパンディスプレイ センサ及びセンサ付き表示装置
KR102613863B1 (ko) 2016-09-22 2023-12-18 삼성디스플레이 주식회사 표시 장치
KR102611958B1 (ko) 2016-09-23 2023-12-12 삼성디스플레이 주식회사 표시 장치
CN107918756A (zh) * 2016-10-11 2018-04-17 群创光电股份有限公司 指纹感测装置以及显示器
KR102559096B1 (ko) 2016-11-29 2023-07-26 삼성디스플레이 주식회사 표시 장치
KR20180096875A (ko) 2017-02-21 2018-08-30 삼성디스플레이 주식회사 표시 장치
KR102470499B1 (ko) * 2017-05-11 2022-11-28 삼성디스플레이 주식회사 표시 장치
US11342362B2 (en) * 2018-03-30 2022-05-24 Sharp Kabushiki Kaisha Display device
CN108877658B (zh) * 2018-07-27 2020-06-02 京东方科技集团股份有限公司 栅极驱动电路及其制作方法、驱动方法
KR102152376B1 (ko) 2018-09-11 2020-09-04 엔트리움 주식회사 방열 입자 및 이를 이용한 열 계면 물질
CN110718180B (zh) * 2019-11-15 2023-07-18 京东方科技集团股份有限公司 一种显示基板及其制造方法
WO2021243637A1 (zh) * 2020-06-04 2021-12-09 京东方科技集团股份有限公司 显示基板、制作方法和显示装置
CN113777847A (zh) * 2021-09-10 2021-12-10 京东方科技集团股份有限公司 阵列基板及显示装置
WO2023122875A1 (zh) * 2021-12-27 2023-07-06 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板
CN117396950A (zh) * 2022-04-21 2024-01-12 京东方科技集团股份有限公司 显示面板及显示装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177743A (en) * 1982-02-15 1993-01-05 Hitachi, Ltd. Semiconductor memory
EP0478687B1 (de) * 1989-06-23 1992-12-23 WEIDENHAMMER PACKUNGEN KG GMBH & CO Behälter für insbesondere rieselfähige produkte
KR960014823B1 (ko) * 1991-03-15 1996-10-21 가부시기가이샤 히다찌세이사구쇼 액정표시장치
US5173791A (en) * 1991-08-23 1992-12-22 Rockwell International Corporation Liquid crystal display pixel with a capacitive compensating transistor for driving transistor
JP3322948B2 (ja) * 1993-09-17 2002-09-09 株式会社東芝 表示装置用アレイ基板及び液晶表示装置
JPH07175454A (ja) * 1993-10-25 1995-07-14 Toshiba Corp 表示制御装置および表示制御方法
JP2962985B2 (ja) * 1993-12-22 1999-10-12 シャープ株式会社 液晶表示装置
JPH0876093A (ja) * 1994-09-08 1996-03-22 Texas Instr Japan Ltd 液晶パネル駆動装置
TW373094B (en) * 1994-11-14 1999-11-01 Hitachi Device Engineering Corp Liquid crystal display device having a uniform liquid crystal layer thickness
US6169530B1 (en) * 1995-04-20 2001-01-02 Canon Kabushiki Kaisha Display apparatus and assembly of its driving circuit
JP3412390B2 (ja) * 1996-03-18 2003-06-03 株式会社ニコン 光電変換装置
JP3256730B2 (ja) * 1996-04-22 2002-02-12 シャープ株式会社 液晶表示装置、およびその駆動方法
JP3727416B2 (ja) * 1996-05-31 2005-12-14 株式会社半導体エネルギー研究所 表示装置
US5982470A (en) * 1996-08-29 1999-11-09 Sharp Kabushiki Kaisha Liquid crystal display device having dummy electrodes with interleave ratio same on all sides
KR100212279B1 (ko) * 1996-09-16 1999-08-02 김광호 전단 게이트 방식의 배선 구조를 가지는 액정 패널 및 그 구동 방법
KR100228282B1 (ko) * 1996-09-17 1999-11-01 윤종용 액정 표시 장치
KR100228283B1 (ko) * 1997-01-15 1999-11-01 윤종용 액정 표시 장치 및 구동 방법
KR100260611B1 (ko) * 1997-04-03 2000-07-01 윤종용 배선을 수리하기 위한 평판 표시 장치용 기판
JP3437489B2 (ja) * 1999-05-14 2003-08-18 シャープ株式会社 信号線駆動回路および画像表示装置
US6515648B1 (en) * 1999-08-31 2003-02-04 Semiconductor Energy Laboratory Co., Ltd. Shift register circuit, driving circuit of display device, and display device using the driving circuit

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009122695A (ja) * 2002-04-08 2009-06-04 Samsung Electronics Co Ltd ゲート駆動回路
US8102340B2 (en) 2002-04-08 2012-01-24 Samsung Electronics Co., Ltd. Liquid crystal display device
JP2006507532A (ja) * 2002-11-21 2006-03-02 キヤノン株式会社 ピクセル試験のためのシステム、デバイスおよび方法
JP2013083679A (ja) * 2011-10-06 2013-05-09 Japan Display East Co Ltd 表示装置
US9632378B2 (en) 2011-10-06 2017-04-25 Japan Display Inc. Display device

Also Published As

Publication number Publication date
KR100470881B1 (ko) 2005-03-08
JP4609970B2 (ja) 2011-01-12
US6795049B2 (en) 2004-09-21
HK1048875A1 (en) 2003-04-17
CN1366284A (zh) 2002-08-28
TW552571B (en) 2003-09-11
US20020093474A1 (en) 2002-07-18
CN1193329C (zh) 2005-03-16
KR20020062171A (ko) 2002-07-25

Similar Documents

Publication Publication Date Title
JP4609970B2 (ja) 液晶表示装置
US6845140B2 (en) Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
JP5442103B2 (ja) 表示装置
JP4310939B2 (ja) シフトレジスタ及び電子装置
USRE46035E1 (en) Liquid crystal display having a reduced number of data driving circuit chips
US6646283B1 (en) Semiconductor device, image display device, and method and apparatus for manufacture thereof
WO2009150864A1 (ja) Ｔｆｔ、シフトレジスタ、走査信号線駆動回路、および、表示装置
JP4506026B2 (ja) シフトレジスタ、表示装置及び撮像素子
CN110658658B (zh) 图像显示装置
US20080062104A1 (en) Display device
KR20050117303A (ko) 표시 장치
JP5158148B2 (ja) 撮像装置
KR100628937B1 (ko) 능동 매트릭스 액정 디스플레이 장치
CN110660368B (zh) 图像显示装置
JP2009098587A (ja) 液晶表示装置
JP2001282169A (ja) シフトレジスタ及び電子装置
KR100472270B1 (ko) 액티브 매트릭스형 표시 장치
US7038642B2 (en) Display device
JP2009015049A (ja) 液晶表示装置
JP3456693B2 (ja) データ信号線駆動回路および画像表示装置
KR20060091824A (ko) 표시 장치용 박막 트랜지스터 기판
JPH0572557A (ja) 液晶マトリクス表示装置
JP4096859B2 (ja) 電子装置
JP3436753B2 (ja) 液晶マトリクス表示装置及びその駆動方法
KR20060018395A (ko) 액정 표시 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080812

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080924

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090519

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090714

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090825

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20091009

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100813

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101008

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131022

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees