JP2002208676A - 半導体装置、半導体装置の製造方法及び半導体装置の設計方法 - Google Patents
半導体装置、半導体装置の製造方法及び半導体装置の設計方法Info
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】
【課題】 ＣＭＰ法による平坦化プロセスを用いた際
に、チップ周縁部の平坦性の更なる向上を達成する。 【解決手段】 半導体基板上に積層された複数の階層の
うちの所定の階層におけるチップ周縁部おいて、当該階
層に形成された配線パターン１と同一材料から成るダミ
ーパターン２ｂがダイシング部の内側に形成された半導
体装置であって、ダミーパターン２ｂの内縁、ダイシン
グ部の外縁、及び任意の２本の平行線から構成される平
面領域において、当該平面領域の全面積に対するダミー
パターン２ｂの面積が５０％以上を占めるように構成し
た。
に、チップ周縁部の平坦性の更なる向上を達成する。 【解決手段】 半導体基板上に積層された複数の階層の
うちの所定の階層におけるチップ周縁部おいて、当該階
層に形成された配線パターン１と同一材料から成るダミ
ーパターン２ｂがダイシング部の内側に形成された半導
体装置であって、ダミーパターン２ｂの内縁、ダイシン
グ部の外縁、及び任意の２本の平行線から構成される平
面領域において、当該平面領域の全面積に対するダミー
パターン２ｂの面積が５０％以上を占めるように構成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、半導
体装置の製造方法及び半導体装置の設計方法に関し、特
に、ＣＭＰ（Chemical Mechanical Polishing：化学機
械研磨）法による平坦化プロセスを用いた半導体装置に
適用して好適である。
体装置の製造方法及び半導体装置の設計方法に関し、特
に、ＣＭＰ（Chemical Mechanical Polishing：化学機
械研磨）法による平坦化プロセスを用いた半導体装置に
適用して好適である。
【０００２】
【従来の技術】近年の半導体デバイスでは、リソグラフ
ィ等の製造プロセス上の制約から、高段差の層間絶縁膜
上に微細な配線パターンを形成することが困難になって
きており、層間絶縁膜の平坦性を向上させる必要が生じ
ている。このため、平坦化プロセスとしてＣＭＰ法を用
いたグローバルな平坦化プロセスが主流になりつつあ
る。ＣＭＰ法による平坦化プロセスを用いる際には、い
わゆるディッシングの発生を抑制するために、平坦化す
る層間絶縁膜の下層の配線層にＣＭＰ用ダミーパターン
を配置する必要がある。
ィ等の製造プロセス上の制約から、高段差の層間絶縁膜
上に微細な配線パターンを形成することが困難になって
きており、層間絶縁膜の平坦性を向上させる必要が生じ
ている。このため、平坦化プロセスとしてＣＭＰ法を用
いたグローバルな平坦化プロセスが主流になりつつあ
る。ＣＭＰ法による平坦化プロセスを用いる際には、い
わゆるディッシングの発生を抑制するために、平坦化す
る層間絶縁膜の下層の配線層にＣＭＰ用ダミーパターン
を配置する必要がある。
【０００３】ディッシングとは、層間絶縁膜の研磨特性
が下層の配線層の密度（配線密度）に応じて変動する現
象であって、下層に配線層が存在しない領域、すなわち
配線密度の低い領域の方が、下層に配線が存在する配線
密度の高い領域よりも層間絶縁膜の研磨量が多くなると
いう現象である。ディッシングが発生すると、研磨の進
行に伴って配線密度の低い領域上の層間絶縁膜の表面が
過剰に研磨されてしまい、下層の配線層まで研磨が及ん
でしまうため、配線層のパターン劣化が発生してしま
う。
が下層の配線層の密度（配線密度）に応じて変動する現
象であって、下層に配線層が存在しない領域、すなわち
配線密度の低い領域の方が、下層に配線が存在する配線
密度の高い領域よりも層間絶縁膜の研磨量が多くなると
いう現象である。ディッシングが発生すると、研磨の進
行に伴って配線密度の低い領域上の層間絶縁膜の表面が
過剰に研磨されてしまい、下層の配線層まで研磨が及ん
でしまうため、配線層のパターン劣化が発生してしま
う。
【０００４】上述したＣＭＰ用ダミーパターンは、研磨
する層間絶縁膜の下層の配線密度を均一化させるために
用いるものであって、デバイス動作に必要な配線パター
ンのみならず、所定の位置にダミーパターンを配置する
ことにより、ディッシングの発生を抑えて平坦性の劣化
を防止することができる。
する層間絶縁膜の下層の配線密度を均一化させるために
用いるものであって、デバイス動作に必要な配線パター
ンのみならず、所定の位置にダミーパターンを配置する
ことにより、ディッシングの発生を抑えて平坦性の劣化
を防止することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、ウエハ
上における各半導体チップの境界であるダイシング部に
は、上述したようなダミーパターンを配置することはで
きないため、ダイシング部近傍で層間絶縁膜の平坦性が
悪化するという問題が生じていた。
上における各半導体チップの境界であるダイシング部に
は、上述したようなダミーパターンを配置することはで
きないため、ダイシング部近傍で層間絶縁膜の平坦性が
悪化するという問題が生じていた。
【０００６】図７及び図８を参照しながら、この問題に
ついて詳細に説明する。図７及び図８は、半導体装置の
ダイシング工程前の状態を示すもので、半導体ウエハ上
に半導体素子を形成した後、上層の配線層１００、配線
層１００を覆う層間絶縁膜１０１を積層した状態を示し
ている。ここで、図７及び図８は、複数層の配線層が形
成された半導体デバイスのｎ層目（ｎは自然数）の配線
層１００を一例として示しており、その他の階層の配線
層については図示を省略している。また、図７は半導体
装置の平面図を、図８は断面図を示しており、図８
（ａ）は図７に示す一点鎖線ＩＩＩ−ＩＩＩ’線に沿っ
た断面を、図８（ｂ）は、図１に示す一点鎖線ＩＶ−Ｉ
Ｖ’線に沿った断面を示している。なお、図７において
は説明のため層間絶縁膜１０１の図示を省略する。
ついて詳細に説明する。図７及び図８は、半導体装置の
ダイシング工程前の状態を示すもので、半導体ウエハ上
に半導体素子を形成した後、上層の配線層１００、配線
層１００を覆う層間絶縁膜１０１を積層した状態を示し
ている。ここで、図７及び図８は、複数層の配線層が形
成された半導体デバイスのｎ層目（ｎは自然数）の配線
層１００を一例として示しており、その他の階層の配線
層については図示を省略している。また、図７は半導体
装置の平面図を、図８は断面図を示しており、図８
（ａ）は図７に示す一点鎖線ＩＩＩ−ＩＩＩ’線に沿っ
た断面を、図８（ｂ）は、図１に示す一点鎖線ＩＶ−Ｉ
Ｖ’線に沿った断面を示している。なお、図７において
は説明のため層間絶縁膜１０１の図示を省略する。
【０００７】図８（ａ）に示すように、ダイシング部に
配線層１００から成るアライメントマークが形成されて
いる領域の近傍では、ｎ層目のダイシング部、チップ配
線部及びＣＭＰダミーパターン部のそれぞれの配線密度
が比較的近いレベルに保たれるため、各部位のそれぞれ
においてＣＭＰ法による層間絶縁膜１０１の研磨量に大
きな差は生じない。
配線層１００から成るアライメントマークが形成されて
いる領域の近傍では、ｎ層目のダイシング部、チップ配
線部及びＣＭＰダミーパターン部のそれぞれの配線密度
が比較的近いレベルに保たれるため、各部位のそれぞれ
においてＣＭＰ法による層間絶縁膜１０１の研磨量に大
きな差は生じない。
【０００８】しかし、図８（ｂ）に示すように、通常、
ダイシング部には配線層１００から成る配線パターンを
形成することができないため、チップ配線部、ＣＭＰダ
ミーパターン部及びチップ額縁部に対するダイシング部
の配線密度が非常に小さくなる。このため、チップ配線
部からダイシング部側に移行するにつれて、層間絶縁膜
１０１の研磨量が増加し、最もダイシング部に近い側の
チップ配線１００ａに研磨が及んで、チップ配線１００
ａのパターンに劣化が生じてしまう。従って、パターン
劣化によりデバイスの信頼性が低下するという問題が生
じていた。
ダイシング部には配線層１００から成る配線パターンを
形成することができないため、チップ配線部、ＣＭＰダ
ミーパターン部及びチップ額縁部に対するダイシング部
の配線密度が非常に小さくなる。このため、チップ配線
部からダイシング部側に移行するにつれて、層間絶縁膜
１０１の研磨量が増加し、最もダイシング部に近い側の
チップ配線１００ａに研磨が及んで、チップ配線１００
ａのパターンに劣化が生じてしまう。従って、パターン
劣化によりデバイスの信頼性が低下するという問題が生
じていた。
【０００９】この発明は上述のような課題を解決するた
めになされたものであり、第１の目的は、ＣＭＰ法によ
る平坦化プロセスを用いた際に、チップ周縁部における
平坦性の更なる向上を達成することのできる半導体装
置、半導体装置の製造方法及び半導体装置の設計方法を
得るものである。また、第２の目的は、チップ周縁部の
遮蔽用パターンから成るチップ額縁部の構成を、平坦化
のためにより効率化させることにある。
めになされたものであり、第１の目的は、ＣＭＰ法によ
る平坦化プロセスを用いた際に、チップ周縁部における
平坦性の更なる向上を達成することのできる半導体装
置、半導体装置の製造方法及び半導体装置の設計方法を
得るものである。また、第２の目的は、チップ周縁部の
遮蔽用パターンから成るチップ額縁部の構成を、平坦化
のためにより効率化させることにある。
【００１０】
【課題を解決するための手段】この発明における半導体
装置は、半導体基板上に積層された複数の階層のうちの
所定の階層におけるチップ周縁部おいて、当該階層に形
成された配線パターンと同一材料から成るダミーパター
ンがダイシング部の内側に形成された半導体装置であっ
て、前記ダミーパターンの内縁、前記ダイシング部の外
縁、及び任意の２本の平行線から構成される平面領域に
おいて、当該平面領域の全面積に対する前記ダミーパタ
ーンの面積が５０％以上を占めるように構成されたもの
である。
装置は、半導体基板上に積層された複数の階層のうちの
所定の階層におけるチップ周縁部おいて、当該階層に形
成された配線パターンと同一材料から成るダミーパター
ンがダイシング部の内側に形成された半導体装置であっ
て、前記ダミーパターンの内縁、前記ダイシング部の外
縁、及び任意の２本の平行線から構成される平面領域に
おいて、当該平面領域の全面積に対する前記ダミーパタ
ーンの面積が５０％以上を占めるように構成されたもの
である。
【００１１】また、前記配線パターンと同一材料から成
り、前記チップ周縁部に沿って延在する遮蔽用パターン
を前記所定の階層に備え、前記ダミーパターンが、前記
遮蔽用パターンと近接して形成されているものである。
り、前記チップ周縁部に沿って延在する遮蔽用パターン
を前記所定の階層に備え、前記ダミーパターンが、前記
遮蔽用パターンと近接して形成されているものである。
【００１２】また、前記ダミーパターンが、前記遮蔽用
パターンと連続して形成されたものである。
パターンと連続して形成されたものである。
【００１３】また、前記遮蔽用パターンの下に層間絶縁
膜を介して下層の遮蔽用パターンが形成されており、前
記遮蔽用パターンと前記下層の遮蔽用パターンとが、前
記層間絶縁膜に形成された接続孔及びこれを充填する導
電膜を介して接続され、前記接続孔が前記遮蔽用パター
ンに沿った溝形状とされたものである。
膜を介して下層の遮蔽用パターンが形成されており、前
記遮蔽用パターンと前記下層の遮蔽用パターンとが、前
記層間絶縁膜に形成された接続孔及びこれを充填する導
電膜を介して接続され、前記接続孔が前記遮蔽用パター
ンに沿った溝形状とされたものである。
【００１４】また、この発明の半導体装置の製造方法
は、半導体基板上に形成された絶縁膜上に配線層を形成
する工程と、前記絶縁膜上の前記配線層を選択的に除去
して、チップ周縁部のダイシング部の内側に所定の配線
パターン及びダミーパターンを形成し、前記ダミーパタ
ーンの内縁、前記ダイシング部の外縁、及び任意の２本
の平行線から構成される平面領域において当該平面領域
の全面積に対して５０％以上を占めるように前記ダミー
パターンの面積を設定する工程と、前記絶縁膜上に前記
配線パターン及び前記ダミーパターンを覆うように層間
絶縁膜を形成する工程と、前記層間絶縁膜を研磨して平
坦化する工程とを有するものである。
は、半導体基板上に形成された絶縁膜上に配線層を形成
する工程と、前記絶縁膜上の前記配線層を選択的に除去
して、チップ周縁部のダイシング部の内側に所定の配線
パターン及びダミーパターンを形成し、前記ダミーパタ
ーンの内縁、前記ダイシング部の外縁、及び任意の２本
の平行線から構成される平面領域において当該平面領域
の全面積に対して５０％以上を占めるように前記ダミー
パターンの面積を設定する工程と、前記絶縁膜上に前記
配線パターン及び前記ダミーパターンを覆うように層間
絶縁膜を形成する工程と、前記層間絶縁膜を研磨して平
坦化する工程とを有するものである。
【００１５】また、前記絶縁膜上の前記配線層を選択的
に除去して、前記配線パターン及び前記ダミーパターン
とともに前記チップ周縁部に沿った形状の遮蔽用パター
ンを形成するものである。
に除去して、前記配線パターン及び前記ダミーパターン
とともに前記チップ周縁部に沿った形状の遮蔽用パター
ンを形成するものである。
【００１６】また、前記配線パターンと前記遮蔽用パタ
ーンを一体のパターンとして形成するものである。
ーンを一体のパターンとして形成するものである。
【００１７】また、この発明の半導体装置の設計方法
は、半導体基板の上の所定の階層に形成する配線層を、
所定の配線パターンとダミーパターンとに分類してチッ
プ周縁部のダイシング部の内側にレイアウトするステッ
プと、前記ダイシング部の外縁、前記ダミーパターンの
内縁、及び任意の２本の平行線から構成される平面領域
において、当該平面領域の全面積に対する前記ダミーパ
ターンの面積の割合を算出するステップと、前記ダミー
パターンの面積の割合と所定のしきい値とを比較するス
テップと、前記ダミーパターンの面積の割合が前記しき
い値よりも小さい場合には、前記ダミーパターンの面積
を拡大するステップとを有するものである。
は、半導体基板の上の所定の階層に形成する配線層を、
所定の配線パターンとダミーパターンとに分類してチッ
プ周縁部のダイシング部の内側にレイアウトするステッ
プと、前記ダイシング部の外縁、前記ダミーパターンの
内縁、及び任意の２本の平行線から構成される平面領域
において、当該平面領域の全面積に対する前記ダミーパ
ターンの面積の割合を算出するステップと、前記ダミー
パターンの面積の割合と所定のしきい値とを比較するス
テップと、前記ダミーパターンの面積の割合が前記しき
い値よりも小さい場合には、前記ダミーパターンの面積
を拡大するステップとを有するものである。
【００１８】また、前記しきい値は、前記平面領域の全
面積に対する前記ダミーパターンの面積の割合が５０％
以上となる値である。
面積に対する前記ダミーパターンの面積の割合が５０％
以上となる値である。
【００１９】
【発明の実施の形態】実施の形態１．図１及び図２は、
この発明の実施の形態１である半導体装置のダイシング
工程前の状態を示すもので、半導体ウエハ上に半導体素
子を形成した後、上層の配線層及び層間絶縁膜を積層し
た状態を示している。ここで、図１及び図２は、複数層
の配線層が形成された半導体デバイスのｎ層目（ｎは自
然数）の配線層を一例として示しており、その他の階層
の配線層については図示を省略している。また、図１は
半導体装置の平面図を、図２は断面図を示しており、図
２（ａ）は図１に示す一点鎖線Ｉ−Ｉ’線に沿った断面
を、図２（ｂ）は、図１に示す一点鎖線ＩＩ−ＩＩ’線
に沿った断面を示している。なお、図１においては説明
のため層間絶縁膜５の図示を省略する。
この発明の実施の形態１である半導体装置のダイシング
工程前の状態を示すもので、半導体ウエハ上に半導体素
子を形成した後、上層の配線層及び層間絶縁膜を積層し
た状態を示している。ここで、図１及び図２は、複数層
の配線層が形成された半導体デバイスのｎ層目（ｎは自
然数）の配線層を一例として示しており、その他の階層
の配線層については図示を省略している。また、図１は
半導体装置の平面図を、図２は断面図を示しており、図
２（ａ）は図１に示す一点鎖線Ｉ−Ｉ’線に沿った断面
を、図２（ｂ）は、図１に示す一点鎖線ＩＩ−ＩＩ’線
に沿った断面を示している。なお、図１においては説明
のため層間絶縁膜５の図示を省略する。
【００２０】半導体ウエハ上に複数個形成される各半導
体チップは、図１及び図２に示すダイシング部を境界と
してダイサーにより分断される。そして、ｎ層目の配線
層から構成されたチップ配線１は、ダイシング部に対し
てチップ内側に位置するチップ配線部に設けられてい
る。チップ配線１は、実際に半導体チップを動作させる
ために必要な配線である。
体チップは、図１及び図２に示すダイシング部を境界と
してダイサーにより分断される。そして、ｎ層目の配線
層から構成されたチップ配線１は、ダイシング部に対し
てチップ内側に位置するチップ配線部に設けられてい
る。チップ配線１は、実際に半導体チップを動作させる
ために必要な配線である。
【００２１】ｎ層目の配線層からは、チップ配線１の他
にダミーパターン２ａ、遮蔽用パターン３、アライメン
トマーク４が構成されている。ダミーパターン２ａ、遮
蔽用パターン３、アライメントマーク４は、ＣＭＰダミ
ーパターン部、チップ額縁部、ダイシング部のそれぞれ
の領域に設けられている。
にダミーパターン２ａ、遮蔽用パターン３、アライメン
トマーク４が構成されている。ダミーパターン２ａ、遮
蔽用パターン３、アライメントマーク４は、ＣＭＰダミ
ーパターン部、チップ額縁部、ダイシング部のそれぞれ
の領域に設けられている。
【００２２】チップ額縁部は、ダイシング部とチップ配
線部の間のダイシング部側に設けられている。また、Ｃ
ＭＰダミーパターン部は、ダイシング部とチップ配線部
の間のチップ配線部側に設けられている。そして、ダイ
シング部はそれぞれの半導体チップを分断するためウエ
ハ上で格子上に形成されているため、チップ額縁部とＣ
ＭＰダミーパターン部は１つの半導体チップを囲むよう
に設けられている。
線部の間のダイシング部側に設けられている。また、Ｃ
ＭＰダミーパターン部は、ダイシング部とチップ配線部
の間のチップ配線部側に設けられている。そして、ダイ
シング部はそれぞれの半導体チップを分断するためウエ
ハ上で格子上に形成されているため、チップ額縁部とＣ
ＭＰダミーパターン部は１つの半導体チップを囲むよう
に設けられている。
【００２３】そして、ｎ層目の配線層から構成されたこ
れらのチップ配線１、ダミーパターン２ａ、遮蔽用パタ
ーン３、アライメントマーク４の上層及び下層には、更
に上層（ｎ＋１層）及び下層（ｎ−１層）の配線層との
電気的絶縁を行うための層間絶縁膜５が形成されてい
る。
れらのチップ配線１、ダミーパターン２ａ、遮蔽用パタ
ーン３、アライメントマーク４の上層及び下層には、更
に上層（ｎ＋１層）及び下層（ｎ−１層）の配線層との
電気的絶縁を行うための層間絶縁膜５が形成されてい
る。
【００２４】チップ額縁部では、図２（ａ）に示すよう
に、遮蔽用パターン３の下層に位置する層間絶縁膜５に
接続孔６が形成されており、遮蔽用パターン３は接続孔
６及びこれを充填する導電膜によって更に下層（ｎ−１
層）の遮蔽用パターン（不図示）と接続されている。同
様に、遮蔽用パターン３の上層に位置する層間絶縁膜５
には接続孔８が形成されており、遮蔽用パターン３は接
続孔８及びこれを充填する導電膜によって更に上層（ｎ
＋１層）の遮蔽用パターンと接続されている。従って、
チップ額縁部では各層の遮蔽用パターンが上層から下層
まで接続孔を介して接続されており、遮蔽用パターンと
接続孔からなる構造によってチップ外周縁を囲むことに
より、チップ内部への水分等の侵入が抑止される。
に、遮蔽用パターン３の下層に位置する層間絶縁膜５に
接続孔６が形成されており、遮蔽用パターン３は接続孔
６及びこれを充填する導電膜によって更に下層（ｎ−１
層）の遮蔽用パターン（不図示）と接続されている。同
様に、遮蔽用パターン３の上層に位置する層間絶縁膜５
には接続孔８が形成されており、遮蔽用パターン３は接
続孔８及びこれを充填する導電膜によって更に上層（ｎ
＋１層）の遮蔽用パターンと接続されている。従って、
チップ額縁部では各層の遮蔽用パターンが上層から下層
まで接続孔を介して接続されており、遮蔽用パターンと
接続孔からなる構造によってチップ外周縁を囲むことに
より、チップ内部への水分等の侵入が抑止される。
【００２５】この実施の形態１では、図１に示すよう
に、アライメントマーク４が形成されていないダイシン
グ部の近傍では、ＣＭＰダミーパターン部にダミーパタ
ーン２ａよりも広い面積のダミーパターン２ｂを配置し
ている。このように、ｎ層目の配線層を形成することの
できないダイシング部の近傍に大面積のダミーパターン
２ｂを配置することにより、ダイシング部における配線
密度の低下をダミーパターン２ｂによって補償すること
ができ、ＣＭＰ法によってｎ層目の配線層上の層間絶縁
膜５を研磨した際に、ディッシングが発生してチップ配
線１が研磨されてしまうことを抑止できる。
に、アライメントマーク４が形成されていないダイシン
グ部の近傍では、ＣＭＰダミーパターン部にダミーパタ
ーン２ａよりも広い面積のダミーパターン２ｂを配置し
ている。このように、ｎ層目の配線層を形成することの
できないダイシング部の近傍に大面積のダミーパターン
２ｂを配置することにより、ダイシング部における配線
密度の低下をダミーパターン２ｂによって補償すること
ができ、ＣＭＰ法によってｎ層目の配線層上の層間絶縁
膜５を研磨した際に、ディッシングが発生してチップ配
線１が研磨されてしまうことを抑止できる。
【００２６】図２を参照しながらこのことを説明する。
図２（ａ）に示すＩ−Ｉ’断面では、ダイシング部にア
ライメントマーク４が存在するため、ダイシング部にお
いてｎ層目の配線密度は極端に低下していない。このた
め、図１の一点鎖線Ｉ−Ｉ’に沿った領域においては、
ｎ層目の配線層上の層間絶縁膜５の研磨を略均一に行う
ことができ、チップ配線１のパターン劣化は最小限に抑
えられる。
図２（ａ）に示すＩ−Ｉ’断面では、ダイシング部にア
ライメントマーク４が存在するため、ダイシング部にお
いてｎ層目の配線密度は極端に低下していない。このた
め、図１の一点鎖線Ｉ−Ｉ’に沿った領域においては、
ｎ層目の配線層上の層間絶縁膜５の研磨を略均一に行う
ことができ、チップ配線１のパターン劣化は最小限に抑
えられる。
【００２７】図２（ｂ）に示すＩＩ−ＩＩ’断面では、
ダイシング部にアライメントマーク４が存在しておら
ず、また、ダイシング部であるためｎ層目の配線層を形
成することができないため、ダイシング部において配線
密度が大幅に低下してしまう。しかし、図２（ｂ）に示
すように、ＣＭＰダミーパターン部に大面積のダミーパ
ターン２ｂを配置しているため、ダイシング部でディッ
シングの発生によって層間絶縁膜５が過剰に研磨された
場合であっても、その影響がチップ配線部まで及ぶこと
を抑止することができる。これにより、チップ配線部に
おいて過剰な研磨が行われることを抑止することがで
き、実際にデバイスを動作させるチップ配線１のパター
ン劣化を最小限に抑えることができる。
ダイシング部にアライメントマーク４が存在しておら
ず、また、ダイシング部であるためｎ層目の配線層を形
成することができないため、ダイシング部において配線
密度が大幅に低下してしまう。しかし、図２（ｂ）に示
すように、ＣＭＰダミーパターン部に大面積のダミーパ
ターン２ｂを配置しているため、ダイシング部でディッ
シングの発生によって層間絶縁膜５が過剰に研磨された
場合であっても、その影響がチップ配線部まで及ぶこと
を抑止することができる。これにより、チップ配線部に
おいて過剰な研磨が行われることを抑止することがで
き、実際にデバイスを動作させるチップ配線１のパター
ン劣化を最小限に抑えることができる。
【００２８】ダミーパターン２ｂの大きさの設定は、具
体的には以下のように行うことが望ましい。図１の平面
図においてＣＭＰダミーパターン部の内縁、ダイシング
部の外縁、及び任意の２本の平行線から構成される任意
の平面領域（例えば、一点鎖線Ｉ−Ｉ’、一点鎖線ＩＩ
−ＩＩ’、ＣＭＰダミーパターン部の内縁、ダイシング
部の外縁で囲まれた矩形領域）を設定し、この領域のｎ
層目の配線層（チップ配線１、ダミーパターン２ａ，２
ｂ、遮蔽用パターン３、アライメントマーク４）の配線
密度を算出する。配線密度の算出は、設定した任意の平
面領域の全面積に対する配線層の面積の割合で算出す
る。すなわち、ｎ層目における配線密度は、 配線密度（％）＝（配線層の面積／設定した任意の平面
領域の全面積）×１００ となる。なお、ＣＭＰダミーパターン部の内縁とはチッ
プ配線部側の内縁、すなわちＣＭＰダミーパターン部と
チップ配線部の境界をいい、ダイシング部の外縁とは図
１においてチップ配線部に対して反対側の外縁、すなわ
ち、隣接する半導体チップ（図１において不図示）とダ
イシング部の境界をいう。
体的には以下のように行うことが望ましい。図１の平面
図においてＣＭＰダミーパターン部の内縁、ダイシング
部の外縁、及び任意の２本の平行線から構成される任意
の平面領域（例えば、一点鎖線Ｉ−Ｉ’、一点鎖線ＩＩ
−ＩＩ’、ＣＭＰダミーパターン部の内縁、ダイシング
部の外縁で囲まれた矩形領域）を設定し、この領域のｎ
層目の配線層（チップ配線１、ダミーパターン２ａ，２
ｂ、遮蔽用パターン３、アライメントマーク４）の配線
密度を算出する。配線密度の算出は、設定した任意の平
面領域の全面積に対する配線層の面積の割合で算出す
る。すなわち、ｎ層目における配線密度は、 配線密度（％）＝（配線層の面積／設定した任意の平面
領域の全面積）×１００ となる。なお、ＣＭＰダミーパターン部の内縁とはチッ
プ配線部側の内縁、すなわちＣＭＰダミーパターン部と
チップ配線部の境界をいい、ダイシング部の外縁とは図
１においてチップ配線部に対して反対側の外縁、すなわ
ち、隣接する半導体チップ（図１において不図示）とダ
イシング部の境界をいう。
【００２９】チップ配線１を含む配線層のパターンレイ
アウトの際には、先ず、パターンのレイアウトを行い、
パターン上で上述の任意の平面領域を設定する。次に、
設定した任意の平面領域の全面積に対するダミーパター
ンの面積の割合（配線密度）を算出する。そして、任意
の平面領域における配線密度が必ず５０％以上となるよ
うに、ダミーパターン２ｂの大きさを設定する。配線密
度が５０％に満たない場合には、ダミーパターン２ｂを
拡大して任意の領域における配線密度が必ず５０％以上
となるようにする。この設計方法により、ディッシング
の発生を確実に抑止することのできるパターンレイアウ
トを行うことができる。
アウトの際には、先ず、パターンのレイアウトを行い、
パターン上で上述の任意の平面領域を設定する。次に、
設定した任意の平面領域の全面積に対するダミーパター
ンの面積の割合（配線密度）を算出する。そして、任意
の平面領域における配線密度が必ず５０％以上となるよ
うに、ダミーパターン２ｂの大きさを設定する。配線密
度が５０％に満たない場合には、ダミーパターン２ｂを
拡大して任意の領域における配線密度が必ず５０％以上
となるようにする。この設計方法により、ディッシング
の発生を確実に抑止することのできるパターンレイアウ
トを行うことができる。
【００３０】次に、図１及び図２に示す半導体装置の製
造方法の概略を説明する。先ず、ｎ−１層目の配線層を
パターニングした後、この配線パターンを覆うように層
間絶縁膜５を形成し表面を平坦化する。
造方法の概略を説明する。先ず、ｎ−１層目の配線層を
パターニングした後、この配線パターンを覆うように層
間絶縁膜５を形成し表面を平坦化する。
【００３１】次に、この層間絶縁膜５上にｎ層目の配線
層を形成する。そして、フォトリソグラフィー及びこれ
に続くドライエッチングによりｎ層目の配線層をパター
ニングして、チップ配線１、ダミーパターン２ａ，２
ｂ、遮蔽用パターン３、アライメントマーク４を形成す
る。このフォトリソグラフィーのパターンレイアウトの
際には、上述のパターンレイアウト方法により、任意の
平面領域における配線密度が５０％以上となるようにダ
ミーパターン２ｂの大きさを設定する。
層を形成する。そして、フォトリソグラフィー及びこれ
に続くドライエッチングによりｎ層目の配線層をパター
ニングして、チップ配線１、ダミーパターン２ａ，２
ｂ、遮蔽用パターン３、アライメントマーク４を形成す
る。このフォトリソグラフィーのパターンレイアウトの
際には、上述のパターンレイアウト方法により、任意の
平面領域における配線密度が５０％以上となるようにダ
ミーパターン２ｂの大きさを設定する。
【００３２】次に、チップ配線１、ダミーパターン２
ａ，２ｂ、遮蔽用パターン３、アライメントマーク４を
覆うように更に層間絶縁膜５を形成する。その後、ＣＭ
Ｐ法によりｎ層目の層間絶縁膜５を研磨して平坦化す
る。ダミーパターン２ｂの大きさを所定範囲確保するこ
とにより、ディッシングによる過剰な研磨がチップ配線
１に及ぶことを抑止でき、チップ配線１のパターン劣化
を抑止することができる。
ａ，２ｂ、遮蔽用パターン３、アライメントマーク４を
覆うように更に層間絶縁膜５を形成する。その後、ＣＭ
Ｐ法によりｎ層目の層間絶縁膜５を研磨して平坦化す
る。ダミーパターン２ｂの大きさを所定範囲確保するこ
とにより、ディッシングによる過剰な研磨がチップ配線
１に及ぶことを抑止でき、チップ配線１のパターン劣化
を抑止することができる。
【００３３】以上説明したように、実施の形態１では、
ｎ層目の配線層を形成することのできないダイシング部
の近傍に大面積のダミーパターン２ｂを配置することに
よって、ディッシングが発生してダイシング部における
層間絶縁膜５の研磨量が過大となった場合であっても、
その影響がチップ配線１まで及ぶことを抑止することが
可能となる。この際、図１の平面図の任意の領域におけ
る配線密度が５０％以上となるようにダミーパターン２
ｂの大きさを設定することにより、チップ配線１のパタ
ーン劣化を最小限に抑えることができる。
ｎ層目の配線層を形成することのできないダイシング部
の近傍に大面積のダミーパターン２ｂを配置することに
よって、ディッシングが発生してダイシング部における
層間絶縁膜５の研磨量が過大となった場合であっても、
その影響がチップ配線１まで及ぶことを抑止することが
可能となる。この際、図１の平面図の任意の領域におけ
る配線密度が５０％以上となるようにダミーパターン２
ｂの大きさを設定することにより、チップ配線１のパタ
ーン劣化を最小限に抑えることができる。
【００３４】実施の形態２．図３は、この発明の実施の
形態２である半導体装置のダイシング工程前の状態を示
す平面図である。実施の形態１では、ｎ層目の配線層か
ら成る遮蔽用パターン３とその下層（ｎ−１層）の遮蔽
用パターンとを接続する接続孔６として矩形の接続孔を
用いたが、実施の形態２では、図３に示すように遮蔽用
パターン３の下層に遮蔽用パターン６に沿った形状の溝
状の接続孔７を形成し、接続孔７及びこれを充填する導
電膜によって遮蔽用パターン３と下層（ｎ−１層）の遮
蔽用パターンとを接続している。なお、図３の一点鎖線
Ｉ−Ｉ’ 及び一点鎖線ＩＩ−ＩＩ’に沿った断面は、
図２（ａ）及び図２（ｂ）と同様となる。
形態２である半導体装置のダイシング工程前の状態を示
す平面図である。実施の形態１では、ｎ層目の配線層か
ら成る遮蔽用パターン３とその下層（ｎ−１層）の遮蔽
用パターンとを接続する接続孔６として矩形の接続孔を
用いたが、実施の形態２では、図３に示すように遮蔽用
パターン３の下層に遮蔽用パターン６に沿った形状の溝
状の接続孔７を形成し、接続孔７及びこれを充填する導
電膜によって遮蔽用パターン３と下層（ｎ−１層）の遮
蔽用パターンとを接続している。なお、図３の一点鎖線
Ｉ−Ｉ’ 及び一点鎖線ＩＩ−ＩＩ’に沿った断面は、
図２（ａ）及び図２（ｂ）と同様となる。
【００３５】このように、実施の形態２では、チップ額
縁部に形成したｎ層目の遮蔽用パターン３と下層（ｎ−
１層）の遮蔽用パターンとを接続する接続孔７を溝状と
することにより、遮蔽用パターン３を下側から確実に支
持することができ、ディッシングによりチップ配線１の
上層の層間絶縁膜５が過剰に研磨されることをより効率
的に抑えることが可能となる。また、ＣＭＰダミーパタ
ーン部に大面積のダミーパターン２ｂを配置しているた
め、実施の形態１と同様の効果を得ることができる。
縁部に形成したｎ層目の遮蔽用パターン３と下層（ｎ−
１層）の遮蔽用パターンとを接続する接続孔７を溝状と
することにより、遮蔽用パターン３を下側から確実に支
持することができ、ディッシングによりチップ配線１の
上層の層間絶縁膜５が過剰に研磨されることをより効率
的に抑えることが可能となる。また、ＣＭＰダミーパタ
ーン部に大面積のダミーパターン２ｂを配置しているた
め、実施の形態１と同様の効果を得ることができる。
【００３６】実施の形態３．図４及び図５は、この発明
の実施の形態３である半導体装置のダイシング工程前の
状態を示すもので、半導体ウエハ上に半導体素子を形成
した後、上層の配線膜及び層間絶縁膜を積層した状態を
示している。ここで、図４及び図５は、複数層の配線層
が形成された半導体デバイスのｎ層目（ｎは自然数）の
配線層を一例として示しており、その他の階層の配線層
については図示を省略している。また、図４は半導体装
置の平面図を、図５は断面図を示しており、図５（ａ）
は図４に示す一点鎖線Ｉ−Ｉ’線に沿った断面を、図５
（ｂ）は、図１に示す一点鎖線ＩＩ−ＩＩ’線に沿った
断面を示している。なお、図４においては説明のため層
間絶縁膜５の図示を省略する。
の実施の形態３である半導体装置のダイシング工程前の
状態を示すもので、半導体ウエハ上に半導体素子を形成
した後、上層の配線膜及び層間絶縁膜を積層した状態を
示している。ここで、図４及び図５は、複数層の配線層
が形成された半導体デバイスのｎ層目（ｎは自然数）の
配線層を一例として示しており、その他の階層の配線層
については図示を省略している。また、図４は半導体装
置の平面図を、図５は断面図を示しており、図５（ａ）
は図４に示す一点鎖線Ｉ−Ｉ’線に沿った断面を、図５
（ｂ）は、図１に示す一点鎖線ＩＩ−ＩＩ’線に沿った
断面を示している。なお、図４においては説明のため層
間絶縁膜５の図示を省略する。
【００３７】この実施の形態３では、実施の形態１と同
様に、ｎ層目の配線層を形成することのできないダイシ
ング部近傍のＣＭＰダミーパターン部に比較的大きな面
積のダミーパターンを形成することにより、ＣＭＰダミ
ーパターン部の配線密度が低下することを抑止してい
る。そして、実施の形態３では、ｎ層目のチップ額縁部
の配線層とＣＭＰダミーパターンの配線層が一体となる
ようにチップ額縁部の配線層をＣＭＰダミーパターン部
まで拡大して、図４に示すような遮蔽用パターン３ａを
形成している。すなわち、遮蔽用パターン３ａとダミー
パターンが連続して形成されている。
様に、ｎ層目の配線層を形成することのできないダイシ
ング部近傍のＣＭＰダミーパターン部に比較的大きな面
積のダミーパターンを形成することにより、ＣＭＰダミ
ーパターン部の配線密度が低下することを抑止してい
る。そして、実施の形態３では、ｎ層目のチップ額縁部
の配線層とＣＭＰダミーパターンの配線層が一体となる
ようにチップ額縁部の配線層をＣＭＰダミーパターン部
まで拡大して、図４に示すような遮蔽用パターン３ａを
形成している。すなわち、遮蔽用パターン３ａとダミー
パターンが連続して形成されている。
【００３８】このように、遮蔽用パターン３ａをＣＭＰ
ダミーパターン部まで拡大することにより、実施の形態
１と同様にＣＭＰダミーパターン部の配線密度を高める
ことが可能となる。実施の形態３においても、遮蔽用パ
ターン３ａの形状は、実施の形態１と同様に図４の平面
図における任意の領域の配線密度が５０％以上となるよ
うに設定する。
ダミーパターン部まで拡大することにより、実施の形態
１と同様にＣＭＰダミーパターン部の配線密度を高める
ことが可能となる。実施の形態３においても、遮蔽用パ
ターン３ａの形状は、実施の形態１と同様に図４の平面
図における任意の領域の配線密度が５０％以上となるよ
うに設定する。
【００３９】実施の形態４．図６は、この発明の実施の
形態４である半導体装置のダイシング工程前の状態を示
す平面図である。実施の形態３では、図４に示すように
ｎ層目の配線層から成る遮蔽用パターン３とその下層
（ｎ−１層）の遮蔽用パターンとを接続する接続孔６と
して矩形の接続孔を用いたが、実施の形態４では、図６
に示すように遮蔽用パターン３の下層に遮蔽用パターン
６に沿った形状の溝状の接続孔７を形成し、接続孔７及
びこれを充填する導電膜によって遮蔽用パターン３と下
層（ｎ−１層）の遮蔽用パターンとを接続している。な
お、図６の一点鎖線Ｉ−Ｉ’ 及び一点鎖線ＩＩ−Ｉ
Ｉ’に沿った断面は、図５（ａ）及び図５（ｂ）と同様
となる。
形態４である半導体装置のダイシング工程前の状態を示
す平面図である。実施の形態３では、図４に示すように
ｎ層目の配線層から成る遮蔽用パターン３とその下層
（ｎ−１層）の遮蔽用パターンとを接続する接続孔６と
して矩形の接続孔を用いたが、実施の形態４では、図６
に示すように遮蔽用パターン３の下層に遮蔽用パターン
６に沿った形状の溝状の接続孔７を形成し、接続孔７及
びこれを充填する導電膜によって遮蔽用パターン３と下
層（ｎ−１層）の遮蔽用パターンとを接続している。な
お、図６の一点鎖線Ｉ−Ｉ’ 及び一点鎖線ＩＩ−Ｉ
Ｉ’に沿った断面は、図５（ａ）及び図５（ｂ）と同様
となる。
【００４０】このように、実施の形態４では実施の形態
２と同様にチップ額縁部に形成したｎ層目の遮蔽用パタ
ーン３と下層（ｎ−１層）の遮蔽用パターンとを接続す
る接続孔７を溝状とすることにより、遮蔽用パターン３
ａを下側から確実に支持することができ、ディッシング
によりチップ配線１の上層の層間絶縁膜５が過剰に研磨
されることをより効率良く抑えることが可能となる。ま
た、ＣＭＰダミーパターン部まで拡大された遮蔽用パタ
ーン３ａを配置しているため、実施の形態３と同様の効
果を得ることができる。
２と同様にチップ額縁部に形成したｎ層目の遮蔽用パタ
ーン３と下層（ｎ−１層）の遮蔽用パターンとを接続す
る接続孔７を溝状とすることにより、遮蔽用パターン３
ａを下側から確実に支持することができ、ディッシング
によりチップ配線１の上層の層間絶縁膜５が過剰に研磨
されることをより効率良く抑えることが可能となる。ま
た、ＣＭＰダミーパターン部まで拡大された遮蔽用パタ
ーン３ａを配置しているため、実施の形態３と同様の効
果を得ることができる。
【００４１】
【発明の効果】本発明によれば、ＣＭＰ法による平坦化
プロセスを用いた際に、チップ周縁部のダミーパターン
を含む任意の平面領域において、当該平面領域の全面積
に対する前記ダミーパターンの面積が５０％以上を占め
るようにしたため、チップ周縁部の平坦性の更なる向上
を達成することが可能となり、チップ周縁部における配
線パターンの形状劣化を抑止することができる。
プロセスを用いた際に、チップ周縁部のダミーパターン
を含む任意の平面領域において、当該平面領域の全面積
に対する前記ダミーパターンの面積が５０％以上を占め
るようにしたため、チップ周縁部の平坦性の更なる向上
を達成することが可能となり、チップ周縁部における配
線パターンの形状劣化を抑止することができる。
【００４２】また、ダミーパターンを遮蔽用パターンと
近接して形成したことにより、遮蔽用パターンとともに
その領域における配線密度を高めることができ、チップ
周縁部の平坦性の更なる向上を達成することができる。
近接して形成したことにより、遮蔽用パターンとともに
その領域における配線密度を高めることができ、チップ
周縁部の平坦性の更なる向上を達成することができる。
【００４３】また、ダミーパターンを遮蔽用パターンを
一体に形成したことにより、配線密度を更に高めて平坦
性の更なる向上を達成するとともに、ダミーパターンの
形成を容易に行うことが可能となる。
一体に形成したことにより、配線密度を更に高めて平坦
性の更なる向上を達成するとともに、ダミーパターンの
形成を容易に行うことが可能となる。
【００４４】また、遮蔽用パターンと下層の遮蔽用パタ
ーンを前記遮蔽用パターンに沿った溝形状の接続孔を介
して接続したため、より効率良く平坦化を達成すること
ができる。
ーンを前記遮蔽用パターンに沿った溝形状の接続孔を介
して接続したため、より効率良く平坦化を達成すること
ができる。
【００４５】また、ダミーパターンの面積の割合を算出
し、この割合が所定のしきい値よりも小さい場合には、
ダミーパターンの面積を拡大してレイアウトするように
したため、チップ周縁部の平坦性の更なる向上を達成す
ることが可能となり、チップ周縁部における配線パター
ンの形状劣化を抑止することができる。
し、この割合が所定のしきい値よりも小さい場合には、
ダミーパターンの面積を拡大してレイアウトするように
したため、チップ周縁部の平坦性の更なる向上を達成す
ることが可能となり、チップ周縁部における配線パター
ンの形状劣化を抑止することができる。
【図１】 この発明の実施の形態１の半導体装置を示す
平面図である。
平面図である。
【図２】 この発明の実施の形態１の半導体装置を示す
概略断面図である。
概略断面図である。
【図３】 この発明の実施の形態２の半導体装置を示す
平面図である。
平面図である。
【図４】 この発明の実施の形態３の半導体装置を示す
平面図である。
平面図である。
【図５】 この発明の実施の形態３の半導体装置を示す
概略断面図である。
概略断面図である。
【図６】 この発明の実施の形態４の半導体装置を示す
平面図である。
平面図である。
【図７】 従来の半導体装置を示す平面図である。
【図８】 従来の半導体装置を示す概略断面図である。
１ チップ配線、 ２ａ，２ｂ ダミーパターン、
３ 遮蔽用パターン、 ４ アライメントマーク、
５ 層間絶縁膜、 ６，７，８，９ 接続孔。
３ 遮蔽用パターン、 ４ アライメントマーク、
５ 層間絶縁膜、 ６，７，８，９ 接続孔。
Claims (9)
- 【請求項１】 半導体基板上に積層された複数の階層の
うちの所定の階層におけるチップ周縁部において、当該
階層に形成された配線パターンと同一材料から成るダミ
ーパターンがダイシング部の内側に形成された半導体装
置であって、前記ダミーパターンの内縁、前記ダイシン
グ部の外縁、及び任意の２本の平行線から構成される平
面領域において、当該平面領域の全面積に対する前記ダ
ミーパターンの面積が５０％以上を占めるように構成さ
れたことを特徴とする半導体装置。 - 【請求項２】 前記配線パターンと同一材料から成り、
前記チップ周縁部に沿って延在する遮蔽用パターンを前
記所定の階層に備え、前記ダミーパターンが、前記遮蔽
用パターンと近接して形成されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記ダミーパターンが、前記遮蔽用パタ
ーンと連続して形成されていることを特徴とする請求項
２記載の半導体装置。 - 【請求項４】 前記遮蔽用パターンの下に層間絶縁膜を
介して下層の遮蔽用パターンが形成されており、前記遮
蔽用パターンと前記下層の遮蔽用パターンとが、前記層
間絶縁膜に形成された接続孔及びこれを充填する導電膜
を介して接続され、前記接続孔が前記遮蔽用パターンに
沿った溝形状とされていることを特徴とする請求項２又
は３記載の半導体装置。 - 【請求項５】 半導体基板上に形成された絶縁膜上に配
線層を形成する工程と、 前記絶縁膜上の前記配線層を選択的に除去して、チップ
周縁部のダイシング部の内側に所定の配線パターン及び
ダミーパターンを形成し、前記ダミーパターンの内縁、
前記ダイシング部の外縁、及び任意の２本の平行線から
構成される平面領域において当該平面領域の全面積に対
して５０％以上を占めるように前記ダミーパターンの面
積を設定する工程と、前記絶縁膜上に前記配線パターン
及び前記ダミーパターンを覆うように層間絶縁膜を形成
する工程と、 前記層間絶縁膜を研磨して平坦化する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 前記絶縁膜上の前記配線層を選択的に除
去して、前記配線パターン及び前記ダミーパターンとと
もに前記チップ周縁部に沿った形状の遮蔽用パターンを
形成することを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項７】 前記配線パターンと前記遮蔽用パターン
を一体のパターンとして形成することを特徴とする請求
項６記載の半導体装置の製造方法。 - 【請求項８】 半導体基板の上の所定の階層に形成する
配線層を、所定の配線パターンとダミーパターンとに分
類してチップ周縁部のダイシング部の内側にレイアウト
するステップと、前記ダイシング部の外縁、前記ダミー
パターンの内縁、及び任意の２本の平行線から構成され
る平面領域において、当該平面領域の全面積に対する前
記ダミーパターンの面積の割合を算出するステップと、
前記ダミーパターンの面積の割合と所定のしきい値とを
比較するステップと、前記ダミーパターンの面積の割合
が前記しきい値よりも小さい場合には、前記ダミーパタ
ーンの面積を拡大するステップとを有することを特徴と
する半導体装置の設計方法。 - 【請求項９】 前記しきい値は、前記平面領域の全面積
に対する前記ダミーパターンの面積の割合が５０％以上
となる値であることを特徴とする請求項８記載の半導体
装置の設計方法。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6841880B2 (en) | 2003-01-29 | 2005-01-11 | Nec Electronics Corporation | Semiconductor device and method of fabricating semiconductor device with high CMP uniformity and resistance to loss that occurs in dicing |
| JP2005051230A (ja) * | 2003-07-28 | 2005-02-24 | Samsung Electronics Co Ltd | 半導体素子及びその半導体素子上の所定位置を探す方法 |
| JP2007081241A (ja) * | 2005-09-15 | 2007-03-29 | Sharp Corp | アライメントマークの形成方法 |
| US7224069B2 (en) * | 2005-07-25 | 2007-05-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structures extending from seal ring into active circuit area of integrated circuit chip |
| US7400028B2 (en) | 2004-06-21 | 2008-07-15 | Renesas Technology Corp. | Semiconductor device |
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| JP3933619B2 (ja) * | 2003-10-10 | 2007-06-20 | 沖電気工業株式会社 | 研磨工程の残存膜厚判定方法および半導体装置の製造方法 |
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| JP2009027028A (ja) * | 2007-07-20 | 2009-02-05 | Toshiba Corp | 半導体装置の製造方法 |
| JP4735643B2 (ja) * | 2007-12-28 | 2011-07-27 | ソニー株式会社 | 固体撮像装置、カメラ及び電子機器 |
| US9287252B2 (en) * | 2011-03-15 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor mismatch reduction |
| JP6054596B2 (ja) * | 2011-05-31 | 2016-12-27 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置および半導体装置設計方法 |
| US9594862B2 (en) * | 2014-06-20 | 2017-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating an integrated circuit with non-printable dummy features |
| KR20180022998A (ko) * | 2015-07-03 | 2018-03-06 | 어플라이드 머티어리얼스, 인코포레이티드 | 반도체 디바이스 |
| JP6798318B2 (ja) * | 2017-01-05 | 2020-12-09 | 富士通株式会社 | 設計支援装置、設計支援方法、および設計支援プログラム |
| KR20180102866A (ko) * | 2017-03-08 | 2018-09-18 | 에스케이하이닉스 주식회사 | 심볼 간섭 제거 회로 |
| CN109755223A (zh) * | 2017-11-06 | 2019-05-14 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
| CN109461717A (zh) * | 2018-10-15 | 2019-03-12 | 上海华虹宏力半导体制造有限公司 | 一种晶圆及其形成方法、等离子体裂片方法 |
| US11282798B2 (en) * | 2020-02-20 | 2022-03-22 | Globalfoundries U.S. Inc. | Chip corner areas with a dummy fill pattern |
| CN118073326A (zh) * | 2024-04-18 | 2024-05-24 | 深圳市辰中科技有限公司 | 一种晶圆的切割道结构及光罩 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2724828B2 (ja) | 1987-07-02 | 1998-03-09 | 国際電信電話株式会社 | 光ファイバ |
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| JP3638778B2 (ja) | 1997-03-31 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP3488606B2 (ja) | 1997-10-22 | 2004-01-19 | 株式会社東芝 | 半導体装置の設計方法 |
| JP2000223492A (ja) | 1999-01-29 | 2000-08-11 | Nec Corp | 多層配線を有する半導体装置の製造方法 |
| JP3333993B2 (ja) * | 1999-04-27 | 2002-10-15 | 前田工繊株式会社 | 動的荷重吸収用補強盛土の構築方法及び動的荷重吸収用補強盛土 |
-
2001
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Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6841880B2 (en) | 2003-01-29 | 2005-01-11 | Nec Electronics Corporation | Semiconductor device and method of fabricating semiconductor device with high CMP uniformity and resistance to loss that occurs in dicing |
| JP2005051230A (ja) * | 2003-07-28 | 2005-02-24 | Samsung Electronics Co Ltd | 半導体素子及びその半導体素子上の所定位置を探す方法 |
| US8604592B2 (en) | 2004-06-21 | 2013-12-10 | Renesas Electronics Corporation | Semiconductor device |
| US9837365B2 (en) | 2004-06-21 | 2017-12-05 | Renesas Electronics Corporation | Semiconductor device |
| US7400028B2 (en) | 2004-06-21 | 2008-07-15 | Renesas Technology Corp. | Semiconductor device |
| US8330253B2 (en) | 2004-06-21 | 2012-12-11 | Renesas Electronics Corporation | Semiconductor device |
| US11056450B2 (en) | 2004-06-21 | 2021-07-06 | Renesas Electronics Corporation | Semiconductor device |
| US8921982B2 (en) | 2004-06-21 | 2014-12-30 | Renesas Electronics Corporation | Semiconductor device |
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| US7224069B2 (en) * | 2005-07-25 | 2007-05-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structures extending from seal ring into active circuit area of integrated circuit chip |
| JP4630778B2 (ja) * | 2005-09-15 | 2011-02-09 | シャープ株式会社 | アライメントマークの形成方法 |
| JP2007081241A (ja) * | 2005-09-15 | 2007-03-29 | Sharp Corp | アライメントマークの形成方法 |
| US8349709B2 (en) | 2009-05-18 | 2013-01-08 | Elpida Memory, Inc. | Method of layout of pattern |
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