JP2000223492A - 多層配線を有する半導体装置の製造方法 - Google Patents
多層配線を有する半導体装置の製造方法Info
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- JP2000223492A JP2000223492A JP11022515A JP2251599A JP2000223492A JP 2000223492 A JP2000223492 A JP 2000223492A JP 11022515 A JP11022515 A JP 11022515A JP 2251599 A JP2251599 A JP 2251599A JP 2000223492 A JP2000223492 A JP 2000223492A
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Abstract
(57)【要約】
【課題】 溝配線の配線密集部分と孤立部分の寸法・膜
厚のズレを無くした配線構造を提供するとともに、金属
材料のＣＭＰにおけるエロージョンの問題も同時に解決
する多層配線を有する半導体装置の製造方法を提供す
る。 【解決手段】 層間膜上に所定の配線間隔でレジストパ
ターンを形成し、該パターンをマスクに配線層となる溝
及び配線層とはならない不連続の溝又はホールを形成し
た後、該配線層となる溝及び配線層とはならない不連続
の溝又はホールに金属を埋め込み、化学機械研磨法によ
り表面の平坦化を実施することで配線孤立部周りのスペ
ース部分に配線密集部と同ピッチにダミーの溝配線を配
置する。
厚のズレを無くした配線構造を提供するとともに、金属
材料のＣＭＰにおけるエロージョンの問題も同時に解決
する多層配線を有する半導体装置の製造方法を提供す
る。 【解決手段】 層間膜上に所定の配線間隔でレジストパ
ターンを形成し、該パターンをマスクに配線層となる溝
及び配線層とはならない不連続の溝又はホールを形成し
た後、該配線層となる溝及び配線層とはならない不連続
の溝又はホールに金属を埋め込み、化学機械研磨法によ
り表面の平坦化を実施することで配線孤立部周りのスペ
ース部分に配線密集部と同ピッチにダミーの溝配線を配
置する。
Description
【０００１】
【発明の属する技術分野】本発明は多層配線を有する半
導体装置の製造方法に関し、詳しくは、溝配線の配線密
集部分と孤立部分の寸法・膜厚のズレを無くした配線構
造を提供する方法に関する。
導体装置の製造方法に関し、詳しくは、溝配線の配線密
集部分と孤立部分の寸法・膜厚のズレを無くした配線構
造を提供する方法に関する。
【０００２】
【従来の技術】従来、多層配線を形成する方法として、
フォトリソグラフィーにより金属膜を直接配線パターン
に形成する方法が採られていた。この時、パターンに疎
な部分と密な部分とが混在する場合、配線の疎密により
エッチング速度が異なることで各部で配線幅が異なると
いう問題があった。
フォトリソグラフィーにより金属膜を直接配線パターン
に形成する方法が採られていた。この時、パターンに疎
な部分と密な部分とが混在する場合、配線の疎密により
エッチング速度が異なることで各部で配線幅が異なると
いう問題があった。
【０００３】これを解消するため、ダミーパターンを設
けてパターンの疎密による配線パターンの形状のバラツ
キをなくすことが以前より提案されている。例えば、特
開平３−１８００４１号公報では、エッチングのローデ
ィング効果による寸法のバラツキを抑える目的で、他の
配線層とは接続しないダミーの配線層をデザインルール
の最小ピッチで配置しておくことで、前記ローディング
が抑制されるとしている。又、特開平６−３３３９２８
号公報でも、配線層の半導体基板に占めるパターン密度
を略３０％以上となるようにダミーの配線層を設けるこ
とで、パターンの疎密に起因する配線層の形状や加工寸
法のバラツキ、更に、パターンの疎密による平坦性の低
下が解消されるとしている。
けてパターンの疎密による配線パターンの形状のバラツ
キをなくすことが以前より提案されている。例えば、特
開平３−１８００４１号公報では、エッチングのローデ
ィング効果による寸法のバラツキを抑える目的で、他の
配線層とは接続しないダミーの配線層をデザインルール
の最小ピッチで配置しておくことで、前記ローディング
が抑制されるとしている。又、特開平６−３３３９２８
号公報でも、配線層の半導体基板に占めるパターン密度
を略３０％以上となるようにダミーの配線層を設けるこ
とで、パターンの疎密に起因する配線層の形状や加工寸
法のバラツキ、更に、パターンの疎密による平坦性の低
下が解消されるとしている。
【０００４】ところがこのようなダミー配線では隣接関
配線容量が大幅に増加してしまうという問題があった。
特に、配線の微細化が進むとダミーの配線層が倒れ、配
線ショートを引き起こすという課題が発生している。
配線容量が大幅に増加してしまうという問題があった。
特に、配線の微細化が進むとダミーの配線層が倒れ、配
線ショートを引き起こすという課題が発生している。
【０００５】又、配線パターン上に形成される膜の平坦
性を高める目的でダミーの配線層を形成することが特開
平１０−２０９３９０号公報、同１０−１８９７７０号
公報に開示されている。
性を高める目的でダミーの配線層を形成することが特開
平１０−２０９３９０号公報、同１０−１８９７７０号
公報に開示されている。
【０００６】一方、溝配線を形成するフォトリソグラフ
ィー工程でも配線ピッチが０．８μｍ以下になるとパタ
ーン、特に配線の設置される密度によって形成される配
線の寸法が異なるという問題があった。図６（ａ）は配
線孤立部がマスク寸法通りにパターンニングできるよう
加工したもの、図６（ｂ）は配線密集部がマスク寸法通
りになるようにしたものである。光の乱反射などの影響
でパターンの疎密により、（ａ）では密集部の配線寸法
が大きくなり、（ｂ）では孤立部の寸法が小さくなる。
加工寸法が０．３５μｍ以下になると現在一般に用いら
れているフォトリソグラフィー技術では密集部と孤立部
を同時に精度良く加工することができない。
ィー工程でも配線ピッチが０．８μｍ以下になるとパタ
ーン、特に配線の設置される密度によって形成される配
線の寸法が異なるという問題があった。図６（ａ）は配
線孤立部がマスク寸法通りにパターンニングできるよう
加工したもの、図６（ｂ）は配線密集部がマスク寸法通
りになるようにしたものである。光の乱反射などの影響
でパターンの疎密により、（ａ）では密集部の配線寸法
が大きくなり、（ｂ）では孤立部の寸法が小さくなる。
加工寸法が０．３５μｍ以下になると現在一般に用いら
れているフォトリソグラフィー技術では密集部と孤立部
を同時に精度良く加工することができない。
【０００７】又、溝配線を形成する場合、図７（ａ）に
示すように絶縁膜に形成された溝に所望によりバリア膜
１４を形成した後、金属材料１５を埋め込み、これを研
磨して表面を平坦化する方法が採られ、現在は、もっぱ
ら、化学機械研磨（ＣＭＰ）法により研磨する方法が採
用されている。ところが、図７（ｂ）に示すようにタン
グステンなどの金属材料のＣＭＰにおいて配線密集部と
孤立部で研磨後の配線高さが違ってしまう（エロージョ
ン）という問題があった。
示すように絶縁膜に形成された溝に所望によりバリア膜
１４を形成した後、金属材料１５を埋め込み、これを研
磨して表面を平坦化する方法が採られ、現在は、もっぱ
ら、化学機械研磨（ＣＭＰ）法により研磨する方法が採
用されている。ところが、図７（ｂ）に示すようにタン
グステンなどの金属材料のＣＭＰにおいて配線密集部と
孤立部で研磨後の配線高さが違ってしまう（エロージョ
ン）という問題があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、溝配
線の配線密集部分と孤立部分の寸法・膜厚のズレを無く
した配線構造を提供するとともに、金属材料のＣＭＰに
おけるエロージョンの問題も同時に解決する多層配線を
有する半導体装置の製造方法を提供するものである。
線の配線密集部分と孤立部分の寸法・膜厚のズレを無く
した配線構造を提供するとともに、金属材料のＣＭＰに
おけるエロージョンの問題も同時に解決する多層配線を
有する半導体装置の製造方法を提供するものである。
【０００９】
【発明を解決するための手段】上記課題を解決する本発
明は、一層目配線又はコンタクトの形成された半導体装
置の基板上に層間膜を形成し、該層間膜に一層目配線又
はコンタクトと連通する配線層と連通しない配線層とを
形成するための溝をフォトリソグラフィー法により形成
し、該溝に金属材料を埋め込み化学機械研磨法で表面を
平坦化して埋め込み配線を形成する多層配線を有する半
導体装置の製造方法において、前記層間膜上に所定の配
線間隔でレジストパターンを形成し、該パターンをマス
クに配線層となる溝及び配線層とはならない不連続の溝
又はホールを形成した後、配線層となる溝及び配線層と
はならない不連続の溝又はホールに金属を埋め込み、化
学機械研磨法により表面の平坦化を実施する工程を有す
る、あるいは半導体素子の形成された基板上に、第１の
層間膜、エッチングストッパー膜及び第２の層間膜を形
成する工程、第２の層間膜に所定の配線間隔でレジスト
パターンを形成し、該パターンをマスクに配線層となる
溝及び配線層とはならない不連続の溝又はホールを形成
する工程、反射防止効果のある材料を前記配線層となる
溝及び配線層とはならない不連続の溝及び又はホールに
埋め込み、表面を平坦化する工程、反射防止効果のある
材料上に前記配線層となる溝に対応するレジストパター
ンを形成し、該パターンをマスクに反射防止効果のある
材料及び第１の層間膜をエッチングしてコンタクトホー
ルを形成する工程、前記レジストパターン及び反射防止
効果のある材料を除去した後、配線層となる溝及び配線
層とはならない不連続の溝又はホールに金属を埋め込
み、化学機械研磨法により表面の平坦化を実施する工程
を有する多層配線を有する半導体装置の製造方法であ
る。
明は、一層目配線又はコンタクトの形成された半導体装
置の基板上に層間膜を形成し、該層間膜に一層目配線又
はコンタクトと連通する配線層と連通しない配線層とを
形成するための溝をフォトリソグラフィー法により形成
し、該溝に金属材料を埋め込み化学機械研磨法で表面を
平坦化して埋め込み配線を形成する多層配線を有する半
導体装置の製造方法において、前記層間膜上に所定の配
線間隔でレジストパターンを形成し、該パターンをマス
クに配線層となる溝及び配線層とはならない不連続の溝
又はホールを形成した後、配線層となる溝及び配線層と
はならない不連続の溝又はホールに金属を埋め込み、化
学機械研磨法により表面の平坦化を実施する工程を有す
る、あるいは半導体素子の形成された基板上に、第１の
層間膜、エッチングストッパー膜及び第２の層間膜を形
成する工程、第２の層間膜に所定の配線間隔でレジスト
パターンを形成し、該パターンをマスクに配線層となる
溝及び配線層とはならない不連続の溝又はホールを形成
する工程、反射防止効果のある材料を前記配線層となる
溝及び配線層とはならない不連続の溝及び又はホールに
埋め込み、表面を平坦化する工程、反射防止効果のある
材料上に前記配線層となる溝に対応するレジストパター
ンを形成し、該パターンをマスクに反射防止効果のある
材料及び第１の層間膜をエッチングしてコンタクトホー
ルを形成する工程、前記レジストパターン及び反射防止
効果のある材料を除去した後、配線層となる溝及び配線
層とはならない不連続の溝又はホールに金属を埋め込
み、化学機械研磨法により表面の平坦化を実施する工程
を有する多層配線を有する半導体装置の製造方法であ
る。
【００１０】
【発明の実施の形態】本発明では、配線孤立部周りのス
ペース部分に配線密集部と同ピッチにダミーの溝配線を
配置する。これにより配線の疎密差が無くなり、マスク
と同一寸法の溝配線を均一に形成することができる。
又、配線金属の研磨の際、配線密度の疎密差により発生
する配線高低差をなくすことができる。
ペース部分に配線密集部と同ピッチにダミーの溝配線を
配置する。これにより配線の疎密差が無くなり、マスク
と同一寸法の溝配線を均一に形成することができる。
又、配線金属の研磨の際、配線密度の疎密差により発生
する配線高低差をなくすことができる。
【００１１】
【実施例】以下、本発明について実施例を参照して具体
的に説明する。
的に説明する。
【００１２】実施例１ 図１，２は、本発明の一実施形態になる多層配線を有す
る半導体装置の製造工程を示す工程断面図である。
る半導体装置の製造工程を示す工程断面図である。
【００１３】まず、Ｐ型シリコン基板１上にトレンチ２
を用いて素子分離領域を形成する。その後、ボロン、砒
素などの不純物のイオン注入による導入と、ポリシリコ
ン３を用いたゲート電極によりＭＯＳトランジスタ４を
形成する。後工程でコンタクトプラグなどとの接続抵抗
を低減する目的で、ＭＯＳトランジスタ４のソース・ド
レイン領域上及びゲート電極上にチタンなどの金属を成
膜し、シリサイド化して、シリサイド層５を形成してお
く。次に、層間絶縁膜としてリン、ボロンを含んだシリ
コン酸化膜（ＢＰＳＧ膜）６を８００ｎｍ〜１μｍの厚
みに成膜する。通常に用いられているフォトリソグラフ
ィー工程とドライエッチング工程によりシリコン酸化膜
６にコンタクトホールを開口した後、タングステンなど
の金属によりコンタクトホールを埋め込み、コンタクト
プラグ７を形成する（図１（ａ））。
を用いて素子分離領域を形成する。その後、ボロン、砒
素などの不純物のイオン注入による導入と、ポリシリコ
ン３を用いたゲート電極によりＭＯＳトランジスタ４を
形成する。後工程でコンタクトプラグなどとの接続抵抗
を低減する目的で、ＭＯＳトランジスタ４のソース・ド
レイン領域上及びゲート電極上にチタンなどの金属を成
膜し、シリサイド化して、シリサイド層５を形成してお
く。次に、層間絶縁膜としてリン、ボロンを含んだシリ
コン酸化膜（ＢＰＳＧ膜）６を８００ｎｍ〜１μｍの厚
みに成膜する。通常に用いられているフォトリソグラフ
ィー工程とドライエッチング工程によりシリコン酸化膜
６にコンタクトホールを開口した後、タングステンなど
の金属によりコンタクトホールを埋め込み、コンタクト
プラグ７を形成する（図１（ａ））。
【００１４】続いて、第１層配線を形成するため、プラ
ズマＣＶＤ法により層間絶縁膜８としてシリコン酸化膜
を４００〜６００ｎｍの厚みに成膜する。次にフォトリ
ソグラフィーによりフォトレジスト９をパターニングす
るが、この時、本来配線が存在しない様な孤立配線部１
０ｂの周囲にダミーパターン１１を配置する（図２
（ｂ））。ダミーパターン１１は、図３に示すように、
矩形パターンとし、その配線間隔は最小ピッチから最小
ピッチの１．５倍までの間隔で、配線長方向は、最小配
線幅の２〜３倍の長さとなるように形成する。例えば、
最小配線ピッチが０．５μｍであるとすると、最小のダ
ミーパターンは０．２５μｍ×０．５μｍ程度となる。
ズマＣＶＤ法により層間絶縁膜８としてシリコン酸化膜
を４００〜６００ｎｍの厚みに成膜する。次にフォトリ
ソグラフィーによりフォトレジスト９をパターニングす
るが、この時、本来配線が存在しない様な孤立配線部１
０ｂの周囲にダミーパターン１１を配置する（図２
（ｂ））。ダミーパターン１１は、図３に示すように、
矩形パターンとし、その配線間隔は最小ピッチから最小
ピッチの１．５倍までの間隔で、配線長方向は、最小配
線幅の２〜３倍の長さとなるように形成する。例えば、
最小配線ピッチが０．５μｍであるとすると、最小のダ
ミーパターンは０．２５μｍ×０．５μｍ程度となる。
【００１５】次に、図１（ｃ）に示すように、Ｃ4Ｆ8，
ＣＨＦ3などのガスを用いた反応性イオンエッチング
（ＲＩＥ）などの手法により、層間絶縁膜８に配線用溝
１２ａ、ｂ及びダミー配線溝１３を形成する。
ＣＨＦ3などのガスを用いた反応性イオンエッチング
（ＲＩＥ）などの手法により、層間絶縁膜８に配線用溝
１２ａ、ｂ及びダミー配線溝１３を形成する。
【００１６】次に、前記溝１２，１３に金属材料を埋め
込むが、この時、層間絶縁膜８との密着性を改善する目
的で、バリア膜１４として窒化チタンをスパッタ法によ
り５０ｎｍ程度成膜する。その後、ＣＶＤ法により全面
に金属材料１５としてタングステンを成膜する（図２
（ｄ））。
込むが、この時、層間絶縁膜８との密着性を改善する目
的で、バリア膜１４として窒化チタンをスパッタ法によ
り５０ｎｍ程度成膜する。その後、ＣＶＤ法により全面
に金属材料１５としてタングステンを成膜する（図２
（ｄ））。
【００１７】最後にＣＭＰ法により不要な部分の金属材
料１５及びバリア膜１４を取り除いて配線１６を形成す
る（図２（ｅ））。
料１５及びバリア膜１４を取り除いて配線１６を形成す
る（図２（ｅ））。
【００１８】本実施例では、溝配線を形成するフォトリ
ソグラフィー工程において、配線密集部と配線孤立部と
の配線幅を同一に精度良く形成することが可能となる。
それは、孤立配線パターン１０ｂ周囲に最小配線ピッチ
とほぼ同一ピッチでダミーパターン１１を配置すること
により、フォトレジスト９の露光時の光の反射などの影
響を配線密集部と同一にできるためである。
ソグラフィー工程において、配線密集部と配線孤立部と
の配線幅を同一に精度良く形成することが可能となる。
それは、孤立配線パターン１０ｂ周囲に最小配線ピッチ
とほぼ同一ピッチでダミーパターン１１を配置すること
により、フォトレジスト９の露光時の光の反射などの影
響を配線密集部と同一にできるためである。
【００１９】又、溝配線形成のためのＣＭＰ工程におい
て、配線密集部と配線孤立部の研磨量の違いによる配線
高さの違いをダミー配線１７を形成することで、抑制す
ることができる。これは、配線密集部と配線孤立部とで
層間絶縁膜８が露出する割合が同程度となるため、研磨
量がチップ内のどのパターンにおいてもほぼ同じ研磨量
とすることができるためである。
て、配線密集部と配線孤立部の研磨量の違いによる配線
高さの違いをダミー配線１７を形成することで、抑制す
ることができる。これは、配線密集部と配線孤立部とで
層間絶縁膜８が露出する割合が同程度となるため、研磨
量がチップ内のどのパターンにおいてもほぼ同じ研磨量
とすることができるためである。
【００２０】なお、上記の例では埋め込む金属材料とし
てタングステンについて例示したが、これに限定される
ものではなく、銅やアルミニウムについても同様に形成
することができる。
てタングステンについて例示したが、これに限定される
ものではなく、銅やアルミニウムについても同様に形成
することができる。
【００２１】実施例２ 本発明の別の実施形態について図４，５を参照して説明
する。図４，５は別の実施形態になる多層配線を有する
半導体装置の製造工程を示す工程断面図である。
する。図４，５は別の実施形態になる多層配線を有する
半導体装置の製造工程を示す工程断面図である。
【００２２】前記実施例１と同様にトレンチ分離２によ
り規定された領域にＭＯＳトランジスタ４を有するシリ
コン基板１上に、シリコン酸化膜（ＢＰＳＧ膜）６を８
００ｎｍ〜１μｍ厚に形成し、次に溝配線形成時のエッ
チングストッパー膜１７としてＳｉＮ又はＳｉＯＮを５
０〜１００ｎｍ厚成膜する。更にその上に層間絶縁膜８
としてプラズマＣＶＤ法によりシリコン酸化膜を３００
〜６００ｎｍ厚成膜する（図４（ａ））。
り規定された領域にＭＯＳトランジスタ４を有するシリ
コン基板１上に、シリコン酸化膜（ＢＰＳＧ膜）６を８
００ｎｍ〜１μｍ厚に形成し、次に溝配線形成時のエッ
チングストッパー膜１７としてＳｉＮ又はＳｉＯＮを５
０〜１００ｎｍ厚成膜する。更にその上に層間絶縁膜８
としてプラズマＣＶＤ法によりシリコン酸化膜を３００
〜６００ｎｍ厚成膜する（図４（ａ））。
【００２３】次に、フォトリソグラフィーにより配線溝
をパターニングするが、実施例１と同様に孤立配線溝１
２ｂの周囲にダミー配線溝１３を配置する。この時形成
するダミー配線溝のパターンは、実施例１と同様のパタ
ーンとする（図４（ｂ））。
をパターニングするが、実施例１と同様に孤立配線溝１
２ｂの周囲にダミー配線溝１３を配置する。この時形成
するダミー配線溝のパターンは、実施例１と同様のパタ
ーンとする（図４（ｂ））。
【００２４】次に有機ＳＯＧなどの反射防止効果のある
塗布系の膜１８を用いて層間絶縁膜８に形成した溝を埋
めた後、フォトレジスト９を塗布形成し、フォトリソグ
ラフィー工程とドライエッチング工程により、ＭＯＳト
ランジスタ４のソース・ドレイン領域に通ずるコンタク
トホール形成のためのパターンをフォトレジスト９に形
成し、更に、開口部に露出する反射防止膜１８を酸素プ
ラズマアッシングなどにより、シリコン酸化膜６をウエ
ットエッチングなどにより除去する（図４（ｃ））。
塗布系の膜１８を用いて層間絶縁膜８に形成した溝を埋
めた後、フォトレジスト９を塗布形成し、フォトリソグ
ラフィー工程とドライエッチング工程により、ＭＯＳト
ランジスタ４のソース・ドレイン領域に通ずるコンタク
トホール形成のためのパターンをフォトレジスト９に形
成し、更に、開口部に露出する反射防止膜１８を酸素プ
ラズマアッシングなどにより、シリコン酸化膜６をウエ
ットエッチングなどにより除去する（図４（ｃ））。
【００２５】フォトレジスト９及び反射防止膜１８を除
去した後（図５（ａ））、実施例１と同様にシリコン酸
化膜との密着性を改善する目的でバリア膜１４としての
窒化チタンをスパッタ法により５０ｎｍ程度成膜し、そ
の後、ＣＶＤ法により金属材料１５としてタングステン
を全面に５００〜８００ｎｍ成膜する（図５（ｂ））。
去した後（図５（ａ））、実施例１と同様にシリコン酸
化膜との密着性を改善する目的でバリア膜１４としての
窒化チタンをスパッタ法により５０ｎｍ程度成膜し、そ
の後、ＣＶＤ法により金属材料１５としてタングステン
を全面に５００〜８００ｎｍ成膜する（図５（ｂ））。
【００２６】最後にＣＭＰ法により不要な部分の金属材
料１５及びバリア膜１４を取り除いて配線１６を形成す
る（図５（ｃ））。
料１５及びバリア膜１４を取り除いて配線１６を形成す
る（図５（ｃ））。
【００２７】
【発明の効果】本発明によれば、配線層となる溝パター
ンと配線層とはならない溝または孔パターンを同ピッチ
で形成することにより、配線密集部と孤立部との寸法ズ
レをなくすことができ、形成された配線層となる溝及び
配線層とはならない溝又は孔に金属材料を埋め込んだ
後、ＣＭＰを実施することで、エロージョンによる配線
高さのズレをも防止することができる。
ンと配線層とはならない溝または孔パターンを同ピッチ
で形成することにより、配線密集部と孤立部との寸法ズ
レをなくすことができ、形成された配線層となる溝及び
配線層とはならない溝又は孔に金属材料を埋め込んだ
後、ＣＭＰを実施することで、エロージョンによる配線
高さのズレをも防止することができる。
【図１】本発明の一実施形態になる製造工程の工程断面
図である。
図である。
【図２】図１に続く製造工程の断面図である。
【図３】図１（ｂ）で形成される配線パターンとダミー
パターンの平面図である。
パターンの平面図である。
【図４】本発明の他の実施形態になる製造工程の工程断
面図である。
面図である。
【図５】図４に続く製造工程の断面図である。
【図６】従来のフォトリソグラフィー工程の課題を説明
する概念図である。
する概念図である。
【図７】従来のＣＭＰ法による課題を説明する概略断面
図である。
図である。
１ シリコン基板 ２ トレンチ分離 ３ ポリシリコン ４ ＭＯＳトランジスタ ５ シリサイド層 ６ シリコン酸化膜 ７ コンタクトプラグ ８ 層間絶縁膜 ９ フォトレジスト １０ 配線パターン １０ａ 密集部 １０ｂ 孤立部 １１ ダミーパターン １２ 配線用溝 １２ａ 密集部 １２ｂ 孤立部 １３ ダミー配線溝 １４ バリア膜 １５ 金属材料 １６ 第１層配線 １７ ダミー配線 １８ エッチングストッパー膜 １９ 反射防止膜 ２０ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 HH19 HH33 JJ01 JJ08 JJ11 JJ19 JJ33 KK01 KK19 MM01 MM12 MM13 NN06 NN07 PP06 PP15 QQ04 QQ09 QQ10 QQ13 QQ19 QQ21 QQ25 QQ37 QQ48 RR04 RR06 RR08 RR15 SS15 VV01 WW01 XX01
Claims (7)
- 【請求項１】 一層目配線又はコンタクトの形成された
半導体装置の基板上に層間膜を形成し、該層間膜に一層
目配線又はコンタクトと連通する配線層と連通しない配
線層とを形成するための溝をフォトリソグラフィー法に
より形成し、該溝に金属材料を埋め込み、化学機械研磨
法で表面を平坦化して埋め込み配線を形成する多層配線
を有する半導体装置の製造方法において、 前記層間膜上に所定の配線間隔でレジストパターンを形
成し、該パターンをマスクに配線層となる溝及び配線層
とはならない不連続の溝又はホールを形成した後、該配
線層となる溝及び配線層とはならない不連続の溝又はホ
ールに金属を埋め込み、化学機械研磨法により表面の平
坦化を実施する工程を有する多層配線を有する半導体装
置の製造方法。 - 【請求項２】 前記層間膜上に所定の配線間隔で形成さ
れたレジストパターンが、フォトリソグラフィーの最小
ピッチに対して１〜２倍の配線間隔であることを特徴と
する請求項１に記載の多層配線を有する半導体装置の製
造方法。 - 【請求項３】 前記配線層とはならない不連続の溝又は
ホールの長手方向は最小配線幅の２〜３の長さとするこ
とを特徴とする請求項１又は２に記載の多層配線を有す
る半導体装置の製造方法。 - 【請求項４】 半導体素子の形成された基板上に、第１
の層間膜、エッチングストッパー膜及び第２の層間膜を
形成する工程、 第２の層間膜に所定の配線間隔でレジストパターンを形
成し、該パターンをマスクに配線層となる溝及び配線層
とはならない不連続の溝又はホールを形成する工程、 反射防止効果のある材料を前記配線層となる溝及び配線
層とはならない不連続の溝及び又はホールに埋め込み、
表面を平坦化する工程、 反射防止効果のある材料上に前記配線層となる溝に対応
するレジストパターンを形成し、該パターンをマスクに
反射防止効果のある材料及び第１の層間膜をエッチング
してコンタクトホールを形成する工程、 前記レジストパターン及び反射防止効果のある材料を除
去した後、配線層となる溝及び配線層とはならない不連
続の溝又はホールに金属を埋め込み、化学機械研磨法に
より表面の平坦化を実施する工程を有する多層配線を有
する半導体装置の製造方法。 - 【請求項５】 前記層間膜上に所定の配線間隔で形成さ
れたレジストパターンが、フォトリソグラフィーの最小
ピッチに対して１〜２倍の配線間隔であることを特徴と
する請求項４に記載の多層配線を有する半導体装置の製
造方法。 - 【請求項６】 前記配線層とはならない不連続の溝又は
ホールの長手方向は最小配線幅の２〜３の長さとするこ
とを特徴とする請求項４又は５に記載の多層配線を有す
る半導体装置の製造方法。 - 【請求項７】 前記反射防止効果のある材料が有機ＳＯ
Ｇである請求項４記載の多層配線を有する半導体装置の
製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11022515A JP2000223492A (ja) | 1999-01-29 | 1999-01-29 | 多層配線を有する半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11022515A JP2000223492A (ja) | 1999-01-29 | 1999-01-29 | 多層配線を有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000223492A true JP2000223492A (ja) | 2000-08-11 |
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ID=12084916
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|---|---|---|---|
| JP11022515A Pending JP2000223492A (ja) | 1999-01-29 | 1999-01-29 | 多層配線を有する半導体装置の製造方法 |
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|---|---|
| JP (1) | JP2000223492A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1999
- 1999-01-29 JP JP11022515A patent/JP2000223492A/ja active Pending
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