JP3933619B2 - 研磨工程の残存膜厚判定方法および半導体装置の製造方法 - Google Patents
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Description
まず、第1発明に係る残存膜厚判定方法の一実施形態について、図1〜4を用いて説明する。
次に、第2の発明に係る半導体装置の製造方法の一実施形態について、図5および図6を用いて説明する。
次に、第2の発明に係る半導体装置の製造方法の他の実施形態について、図7を用いて説明する。
101 測定点パターン
201 シリコン基板
202 保護酸化膜
203 窒化シリコン膜
204 レジストパターン
205 トレンチ
206 丸め酸化処理による酸化膜
207 CVD酸化膜
300 参照領域
Claims (9)
- 半導体基板上に所定の被覆膜を形成する第1ステップと、
ライン幅およびスペース幅の少なくとも一方が相互に異なる複数のライン/スペースパターン・ブロックを有するレジストパターンを、前記被覆膜上に形成する第2ステップと、
前記レジストパターンをマスクとして、前記被覆膜および前記半導体基板の表面をエッチングすることにより、トレンチを形成する第3ステップと、
前記レジストパターンを除去した後で、前記トレンチ内を充填するとともに前記被覆膜の表面を覆う埋込絶縁膜を形成する第4ステップと、
所定条件下で、前記被覆膜の表面が露出するように前記埋込絶縁膜の表面を研磨する第5ステップと、
複数の測定点における、前記第5ステップ後の前記被覆膜の残存膜厚を測定する第6ステップと、
を含む測定プロセスと、
所定の形状および面積を有し、前記測定点が属する前記ライン/スペースパターン・ブロックを含み且つ他の前記ライン/スペースパターン・ブロックをまたぐ参照領域を、前記半導体基板の表面に概念的に規定する第7ステップと、
前記参照領域の面積と、該参照領域内における前記ラインの総面積との比を演算することにより、互いに異なる値の複数のローカル・アクティブパターン密度を得る第8ステップと、
前記残存膜厚と前記ローカル・アクティブパターン密度との関係を前記参照領域ごとに関連づけることにより、前記所定条件下における該ローカル・アクティブパターン密度と該残存膜厚との関係を求める第9ステップと、
実際に作成する半導体装置の任意点における前記被覆膜の予想残存膜厚を、前記第9ステップで求めた関係に基づいて判定する第10ステップと、
を含む演算プロセスと、
を備えることを特徴とする研磨工程の残存膜厚判定方法。 - 前記被覆膜が、前記半導体基板上に形成された保護酸化膜と該保護酸化膜上に形成された窒化シリコン膜とを有する積層膜であることを特徴とする請求項1に記載の研磨工程の残存膜厚判定方法。
- 前記研磨工程が化学機械研磨工程であることを特徴とする請求項1または2に記載の研磨工程の残存膜厚判定方法。
- 前記第8ステップの演算に使用する、前記参照領域内における前記ラインの総面積が、前記第4ステップで形成された前記埋込絶縁膜の凸部の、該参照領域内における総面積であることを特徴とする請求項1〜3のいずれかに記載の研磨工程の残存膜厚判定方法。
- 半導体基板上に所定の被覆膜を形成する第1ステップと、
ライン幅およびスペース幅の少なくとも一方が相互に異なる複数のライン/スペースパターン・ブロックを有するレジストパターンを、前記被覆膜上に形成する第2ステップと、
前記レジストパターンをマスクとして、前記被覆膜および前記半導体基板の表面をエッチングすることにより、トレンチを形成する第3ステップと、
前記レジストパターンを除去した後で、前記トレンチ内を充填するとともに前記被覆膜の表面を覆う埋込絶縁膜を形成する第4ステップと、
所定条件下で、前記被覆膜の表面が露出するように前記埋込絶縁膜の表面を研磨する第5ステップと、
複数の測定点における、前記第5ステップ後の前記被覆膜の残存膜厚を測定する第6ステップと、
を含む測定プロセスと、
所定の形状および面積を有し、前記測定点が属する前記ライン/スペースパターン・ブロックを含み且つ他の前記ライン/スペースパターン・ブロックをまたぐ参照領域を、前記半導体基板の表面に概念的に規定する第7ステップと、
前記参照領域の面積と、該参照領域内における前記ラインの総面積との比を演算することにより、互いに異なる値の複数のローカル・アクティブパターン密度を得る第8ステップと、
前記残存膜厚と前記ローカル・アクティブパターン密度との関係を前記参照領域ごとに関連づけることにより、前記所定条件下における該ローカル・アクティブパターン密度と該残存膜厚との関係を求める第9ステップと、
実際に作成する半導体装置の任意点における前記被覆膜の予想残存膜厚を、前記第9ステップで求めた関係に基づいて判定する第10ステップと、
を含む演算プロセスと、
半導体基板上に被覆膜を形成する第11ステップと、
前記被覆膜上にレジストパターンを形成する第12ステップと、
前記レジストパターンをマスクとして、前記被覆膜および前記半導体基板の表面をエッチングすることにより、トレンチを形成する第13ステップと、
前記レジストパターンを除去した後で、前記トレンチ内を充填するとともに前記被覆膜の表面を覆う埋込絶縁膜を形成する第14ステップと、
前記第10ステップで前記被覆膜の残存膜厚が所定膜厚よりも小さくなると判定された特定領域に研磨抑制膜を形成する第15ステップと、
前記被覆膜の表面が露出するように前記埋込絶縁膜および前記研磨抑制膜を研磨する第16ステップと、
を含む製造プロセスと、
を備えることを特徴とする半導体装置の製造方法。 - 前記研磨抑制膜が、所定間隔で配置された所定寸法の研磨抑制膜パターンであることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記残存膜厚の判定結果が小さい前記特定領域ほど前記研磨抑制膜の面積占有率が高くなるように、該特定領域毎に前記研磨抑制膜パターンの配置間隔または寸法が設定されたことを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記被覆膜が、前記半導体基板上に形成された保護酸化膜と該保護酸化膜上に形成された窒化シリコン膜とを有する積層膜であることを特徴とする請求項5〜7のいずれかに記載の半導体装置の製造方法。
- 前記研磨工程が、化学機械研磨工程であることを特徴とする請求項5〜8のいずれかに記載の半導体装置の製造方法。
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