TWI672778B - 用於微電子裝置的堆疊鑲嵌結構及其製造方法 - Google Patents

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Abstract

本發明提供一種微電子裝置，其包含雙鑲嵌互連結構以及直接在所述雙鑲嵌互連結構上的單鑲嵌線結構。所述雙鑲嵌互連結構以及所述單鑲嵌線結構可各自包含以磚牆圖案排列的多個線段。所述磚牆圖案亦可用於兩個或兩個以上單鑲嵌線結構的情況。描述各種微電子裝置以及相關製造方法。

Description

用於微電子裝置的堆疊鑲嵌結構及其製造方法
本發明概念大體上是關於微電子裝置，且更特定而言是關於用於微電子裝置的配線結構。
諸如積體電路裝置的微電子裝置廣泛用於消費型、商業以及其他應用中。微電子裝置大體上包含諸如半導體基板的基板，所述基板中/上包含大量諸如電晶體的主動裝置以及諸如電阻器及電容器的被動裝置。基板上的配線結構用於選擇性地電連接主動及/或被動裝置以形成電路。
隨著微電子裝置的整合密度繼續增加且微電子裝置的效能繼續增加，主動以及被動裝置以及配線結構可繼續按比例縮小。此按比例縮小可增加配線結構中的互連數目，此情況可產生較多缺陷及/或降低微電子裝置的生產良率。按比例縮小配線結構亦可增加其電阻，此情況可降低效能。按比例縮小配線結構亦可增加其縱橫比，此情況可增加製造製程的難度且藉此減少微電子裝置的良率及/或可靠性。最後，按比例縮小配線結構可產生其較小橫截面，且增加的效能要求可導致配線結構以較高頻率操作，此情況可增加電遷移問題。
常常使用鑲嵌製程製造微電子裝置的配線結構，在所述製程中下伏絕緣層被圖案化有其中將形成導體的開放溝槽及/或介層孔。將顯著過度填充溝槽以及介層孔的厚金屬層（例如，銅）沈積於絕緣層上，且將化學-機械平坦化（Chemical-Mechanical Planarization；CMP）用於移除延伸於絕緣層頂部上方的金屬。埋入於絕緣層內的金屬並未移除且其變成經圖案化導體。單鑲嵌製程大體上形成且藉由金屬填充單一特徵（諸如，溝槽或介層孔）。雙鑲嵌製程大體上形成且藉由金屬一次填充兩個特徵。舉例來說，可使用雙鑲嵌藉由單一金屬沈積填充介層孔以及上覆介層孔的溝槽兩者。
本文中所描述的各種實施例可提供包括鑲嵌結構以及直接在所述鑲嵌結構上的單鑲嵌線結構的微電子裝置。在一些實施例中，所述鑲嵌結構包括雙鑲嵌互連結構或單鑲嵌線結構。在一些實施例中，所述鑲嵌結構以及所述單鑲嵌線結構各自包括以磚牆圖案排列的多個線段。所述磚牆圖案亦可用於兩個或兩個以上單鑲嵌線結構的情況。
更具體而言，根據本文中所描述的各種實施例的微電子裝置可包括微電子基板、所述微電子基板上的雙鑲嵌互連結構以及直接在所述雙鑲嵌互連結構上的單鑲嵌線結構。所述雙鑲嵌互連結構可包括導電介層孔以及直接在所述導電介層孔的與所述微電子基板相反面上的第一導電線。所述單鑲嵌線結構可包括在所述第一導電線的與導電結構相反面上的第二導電線。
在一些實施例中，所述雙鑲嵌互連結構進一步包括延伸於所述導電介層孔的底表面上、所述導電介層孔的側壁上、所述導電介層孔外部的所述第一導電線的底表面上以及所述第一導電線的側壁上的第一障壁層。此外，所述單鑲嵌線結構可進一步包括延伸於所述第一導電線的頂表面與所述第二導電線的底表面之間以及所述第二導電線的側壁上的第二障壁層。在一些實施例中，所述第一障壁層不延伸於所述導電介層孔與所述第一導電線之間。
在其他實施例中，所述雙鑲嵌互連結構進一步包括所述微電子基板上的第一金屬間介電層，其中所述第一導電線以及所述導電介層孔延伸至所述第一金屬間介電層中。此外，所述單鑲嵌結構可進一步包括：在所述第一金屬間介電層的與所述基板相反面上的第二金屬間介電層，其中所述第二導電線延伸至所述第二金屬間介電層中；以及所述第一金屬間介電層與所述第二金屬間介電層之間的罩蓋層。
在其他實施例中，所述雙鑲嵌互連結構進一步包括所述微電子基板上的第一金屬間介電層，其中所述第一導電線、所述導電介層孔以及所述第一障壁層延伸至所述第一金屬間介電層中。此外，所述單鑲嵌線結構進一步包括：在所述第一金屬間介電層的與所述基板相反面上的第二金屬間介電層，其中所述第二導電線延伸至所述第二金屬間介電層中；以及所述第一金屬間介電層與所述第二金屬間介電層之間的罩蓋層，所述罩蓋層與延伸於所述第一導電線的所述頂表面與所述第二導電線的所述底表面之間的所述第二障壁層的一部分共面且電連接所述第一導電線以及所述第二導電線。
在一些實施例中，所述第一導電線的頂表面疊合所述第二導電線的底表面。
此外，在一些實施例中，第一導電線段、第二導電線段以及第一間隙以及第二間隙以磚牆圖案排列以免因電遷移效應而失效。
在一些實施例中，所述第一導電線包括多個第一導電線段，所述第一導電線段間包含至少一個第一間隙。所述第二導電線包括多個第二導電線段，所述第二導電線段間包含至少一個第二間隙。此外，所述至少一個第一間隙自所述至少一個第二間隙側向地偏移(laterally offset from the at least one second gap)。在一些實施例中，所述第一導電線段以及所述第二導電線段中的每一者夠短(sufficiently short)以免因電遷移效應而失效。
此外，在一些實施例中，所述雙鑲嵌互連結構進一步包括延伸於所述導電介層孔的底表面上、所述導電介層孔的側壁上、所述導電介層孔外部的所述第一導電線段的底表面上以及所述第一導電線段的側壁上的第一障壁層。此外，所述單鑲嵌線結構進一步包括延伸於所述第一導電線段的頂表面與所述第二導電線段的底表面之間以及所述第二導電線段的側壁上的第二障壁層。
在一些實施例中，所述單鑲嵌線結構為第一單鑲嵌線結構且所述微電子裝置進一步包括直接在所述第一單鑲嵌線結構的與所述雙鑲嵌互連結構相反面上的第二單鑲嵌線結構，所述第二單鑲嵌線結構包括在所述第二導電線的與所述第一導電線相反面上的第三導電線。
根據本文中所描述的其他實施例的微電子裝置包括微電子基板、所述微電子基板上的第一導電線以及直接在所述第一導電線的與所述微電子基板相反面上的第二導電線。所述第一導電線包括多個第一導電線段，所述第一導電線段間包含至少一個第一間隙。所述第二導電線包括多個第二導電線段，所述第二導電線段間包含至少一個第二間隙。所述至少一個第一間隙自所述至少一個第二間隙側向地偏移。
在一些實施例中，所述第一導電線以及所述第二導電線為鑲嵌導電線。
在一些實施例中，所述第一導電線段以及所述第二導電線段中的每一者夠短以免因電遷移效應而失效。
此外，在一些實施例中，所述第一導電線包括延伸於所述第一導電線段的底表面上以及所述第一導電線段的側壁上的第一障壁層。所述第二導電線包括延伸於所述第二導電線段的底表面上以及所述第二導電線段的側壁上的第二障壁層。
一些實施例進一步包括所述微電子基板上的第一金屬間介電層、在所述第一金屬間介電層的與所述基板相反面上的第二金屬間介電層以及所述第一金屬間介電層與所述第二金屬間介電層之間的罩蓋層。所述第一導電線段延伸至所述第一金屬間介電層中且所述第二導電線段延伸至所述第二金屬間介電層中。
其他實施例進一步包括所述微電子基板上的第一金屬間介電層，其中所述第一導電線段延伸至所述第一金屬間介電層中。在所述第一金屬間介電層的與所述基板相反面上提供第二金屬間介電層，其中所述第二導電線段延伸至所述第二金屬間介電層中。罩蓋層提供於所述第一金屬間介電層與所述第二金屬間介電層之間，所述罩蓋層與延伸於所述第二導電線段的底表面上且電連接所述第一導電線以及所述第二導電線的所述第二障壁層共面。
亦根據本文中所描述的各種實施例提供製造微電子裝置的方法。此等方法包括在微電子基板上的第一介電層中蝕刻彼此連接的介層孔以及第一溝槽；藉由第一障壁層加襯所述介層孔的底表面以及側壁以及所述第一溝槽的底表面以及側壁；在加襯所述介層孔的所述底表面以及側壁以及所述第一溝槽的所述底表面以及側壁的所述第一障壁層上形成單式(unitary)金屬介層孔以及第一線；在所述第一介電層上的第二介電層中蝕刻第二溝槽，所述第二溝槽曝露所述第一線的頂表面的至少一部分；藉由第二障壁層加襯所述第一線的所述頂表面的所述至少一部分以及所述第二溝槽的側壁；以及在加襯所述第一線的所述頂表面的所述至少一部分以及所述第二溝槽的所述側壁的所述第二障壁層上形成第二線。
亦可使用相似製造方法製造上文所描述的各種其他微電子裝置。
在審閱以下圖式以及實施方式之後，熟習此項技術者將顯而易見或變得顯而易見根據本文中所描述的各種實施例的其他方法以及裝置。希望所有此等額外方法以及裝置包含於本說明書內、本發明概念的範疇內且由隨附申請專利範圍保護。此外，希望可單獨地實施或以任何方式及/或組合來組合本文中所揭露的所有實施例。
本文中所描述的各種實施例可提供包含雙鑲嵌互連結構以及直接在雙鑲嵌互連結構上的單鑲嵌線結構的微電子裝置。藉由直接在雙鑲嵌互連結構上堆疊單鑲嵌線結構，可增加線冗餘，藉此儘管按比例縮小配線結構仍實現經改良的良率。此外，可提供可至少部分抵消可由按比例縮小引起的電阻增加的較低電阻。亦可使用較低縱橫比，藉此儘管按比例縮小仍實現裝置的增加的良率以及可靠性。
此外，在一些實施例中，雙鑲嵌互連結構以及單鑲嵌線結構可各自包括以磚牆圖案排列的多個線段。此情況可藉由提供短長度(short length)互連而提供經改良電遷移效能，且亦可減少或消除為了減少由按比例縮小產生的較弱電遷移效能以及較高電遷移需求而對金屬罩蓋、銅合金化及/或微觀結構控制的需要。舉例來說，國際半導體技術藍圖（ITRS）2011版互連第20頁處描述按比例縮小配線方面的電遷移挑戰。
圖1為說明根據本文中所描述的各種實施例的微電子裝置的示意性橫截面圖。現參看圖1，微電子裝置包含可包括塊體、單一元素及/或化合物半導體基板的微電子基板MS，及/或半導體或非半導體基板上的單一元素及/或化合物半導體層。各種其他第一導電、絕緣及/或半導體層11可提供於微電子基板MS上。微電子基板MS及/或第一導電、絕緣及/或半導體層11中及/或上可包含主動及/或被動微電子裝置。
配線結構W直接提供於微電子基板MS上抑或在第一導電、絕緣及/或半導體層11上而提供於微電子基板MS上。配線結構W包含雙鑲嵌互連結構D-D以及直接在雙鑲嵌互連結構D-D上的單鑲嵌線結構S-D。雙鑲嵌互連結構D-D以及單鑲嵌線結構S-D兩者皆嵌入於一或多個絕緣層1中。單鑲嵌S-D以及雙鑲嵌D-D結構兩者皆提供可包括銅的單式金屬結構。如下文將描述，諸如障壁層的額外層可提供於此等結構中。各種其他第二導電、絕緣及/或半導體層12亦可提供於配線結構W上。
圖2a為根據本文中所描述的各種實施例的堆疊鑲嵌結構的俯視圖，圖2b為所述堆疊鑲嵌結構沿著圖2a的線2B的橫截面圖，圖2c為所述堆疊鑲嵌結構沿著圖2a的線2C的橫截面圖，且圖2d為所述堆疊鑲嵌結構沿著圖2a的線2D的橫截面圖。此外，圖3a為其上不堆疊有單鑲嵌結構的習知雙鑲嵌結構的俯視圖，圖3b為所述習知雙鑲嵌結構沿著線3B的橫截面圖，圖3c為所述習知雙鑲嵌結構沿著線3C的橫截面圖，且圖3d為所述習知雙鑲嵌結構沿著線3D的橫截面圖。
如下文將更詳細地描述，可使用用於製造圖2b至圖2d的雙鑲嵌結構D-D的溝槽的相同遮罩或光罩製造圖2a至圖2d的單鑲嵌結構S-D。因此，可不需要額外遮罩或光罩。此外，比較圖2b與圖3b，在堆疊線結構的層的情況下，可減少溝槽金屬電阻。此外，在具有較大橫截面積的情況下，可降低電阻，但電容可上升，從而在線結構中帶來相同位準的電阻-電容（RC）延遲。
再者，比較圖2c以及圖2d與圖3c以及圖3d，在堆疊線結構的情況下，由於電阻降低，因此對於溝槽製程不需要高縱橫比。實情為，如可在圖2c以及圖2d中看出，相比於圖3c以及圖3d可使用相對較低縱橫比，此是因為將多個較低縱橫比層用於建立具有高縱橫比的結構。因此，本文中所描述的各種實施例可改良良率以及可靠性。
關於缺陷，相比於圖3a至圖3d的單層，圖2a至圖2d中的層堆疊可提供缺陷冗餘，此情況可減少缺陷敏感度且可改良良率以及可靠性。最後，藉由堆疊將單鑲嵌結構S-D添加於雙鑲嵌結構D-D的頂部上，此情況可在單鑲嵌結構S-D與雙鑲嵌結構D-D之間提供金屬罩蓋層，如下文將詳細地描述。此情況可改良電遷移效能。因而，可不需要未來設計中可需要的無電極金屬罩蓋製程，該製程可能昂貴且不可靠。因此，圖1至圖2d的堆疊鑲嵌結構可相對於圖3a至圖3d的習知雙鑲嵌結構提供許多潛在優勢。
圖4為根據本文中所描述的其他實施例的微電子裝置的示意性橫截面圖。比較圖1與圖4，雙鑲嵌D-D結構的導電線劃分成其間包含至少一個第一間隙G1的多個導電線段LS1。單鑲嵌結構S-D亦被劃分成多個第二導電線段LS2，第二導電線段LS2間包含至少一個第二間隙G2。如圖4中所繪示，比較D-D與S-D結構，線段數目無需相同，其長度或間隙寬度亦無需相同。然而，如圖4中所繪示，至少一個第一間隙G1自至少一個第二間隙G2側向地偏移。此情況提供堆疊線段的“磚牆”圖案。
亦將理解，在圖1、圖2a至圖2d以及圖4中，雙鑲嵌結構D-D在一些實施例中可為無介層孔的雙鑲嵌結構。在其他實施例中，雙鑲嵌結構D-D亦可由單鑲嵌結構替換。
圖4的組態可提供經改良電遷移（EM）效能。如所已知，電遷移為金屬導體受到流過其的電流的影響而改變形狀且最終導致導體斷裂的過程。圖4的磚牆結構可改良配線結構的抗電遷移性，如將結合圖5a至圖5d詳細地描述。
具體言之，圖5a以圖形方式說明對於各種電流密度的正規化EM壽命對以微米為單位的線長度。圖5a是基於標準布萊琪（blech）EM方程式。如圖5b中所說明，（例如）具有約10µm或10µm以下的長度的短長度雙鑲嵌線可具有長EM壽命。因此，根據本文中所描述的各種實施例，圖1至圖2d的第一以及第二導電線可夠短以免因電遷移效應而失效。相反地，如圖5c中所說明，（例如）約100µm或100µm以上的長長度(long length)線可具有短EM壽命。然而，如圖5d中所說明，使用根據本文中所描述的各種實施例的堆疊鑲嵌結構的短長度線段可提供長線長度，同時提供實現長電遷移壽命的短長度線段。
因此，在圖5d中，第一鑲嵌層以及第二鑲嵌層可分斷成多個短線段，在一些實施例中，每一線段具有可小於約5 µm的長度，且分斷點或間隙可錯開，從而產生磚牆圖案（亦被稱作“磚圖案”）。電流自一個短線段流動至另一層中的另一短線段。已知EM隨著較短線長度得到明顯改良，此情況可允許電路設計的電流密度極限高出200%至500%。此情況為熟知的短長度EM效應。在具有圖4以及圖5d的磚圖案的情況下，長線（堆疊）可分斷成其間無中間介層孔的多個短線鏈結構。此情況可在直流電（DC）下將電流密度設計極限增加約200%至約500%。
若不使用本文中所描述的各種實施例，則設計者可用依序連結的雙鑲嵌（線以及介層孔）互連替換長線以實現短長度EM益處。但此情況可要求大規模重新設計微電子裝置且亦將在給定高電流路徑中增加可提供可靠性以及良率弱點的介層孔的數目。相反地，可在無需大規模修正整個佈局的情況下將圖4以及圖5d的磚圖案應用於一個或兩個所選擇層級以修復在設計檢查器中發現的EM違規。此情況可節省許多設計時間。
此外，若不使用磚圖案，則設計者可需要加寬互連以避免EM違規(violations)。然而，不幸的是，增加線寬亦可帶來大規模多層級佈局修正。最後，有可能藉由改變金屬與間隙之比來調整線的RC參數。舉例來說，在一些實施例中，間隙越小，裝置可靠性越高且磚牆圖案堆疊線的電阻越低。
甚至更具體而言，EM短線效應規定：線長度越短，EM壽命越長。因此，低於臨界長度（Lc）時，線將不會在微電子裝置的預期壽命中由於EM而失效。換言之，低於臨界長度的線將不會由於電遷移效應而失效。臨界長度Lc與電流密度J成反比。因此，假定J與Lc的乘積為約3000 A/cm（其為大體上接受的行業標準）。對於J=10 mA/µm2 ，Lc約為30 µm、對於J=20 mA/µm2 ，Lc約為15 µm且對於J=30 mA/µm2 ，Lc約為10 µm。舉例來說，若電流密度為30 mA/µm2 ，則EM壽命遵循圖5a的曲線圖中的最左邊線。圖5b的短長度線可具有接近於Lc的長度，且可在一些實施例中小於約30 µm長、在一些實施例中小於約15 µm長、在一些實施例中小於約10 µm長，且在其他實施例中小於約5 µm長。相反地，諸如圖5c中所說明的長線可具有約100 µm與1,000 µm之間的長度且可具有短EM壽命。因此，藉由將圖5c的長線分斷成（例如）如圖5d中所繪示的呈磚圖案的10 µm組件，EM壽命可高出10,000倍。出於實用目的，第一以及第二導電線段中的每一者夠短以免因電遷移效應而失效。
圖6為說明根據本文中所描述的各種實施例的包含堆疊鑲嵌結構的微電子裝置的橫截面圖。圖6可被視為圖1的較詳細實施例。現參看圖6，微電子裝置包括可為結合圖1所描述的微電子基板MS中的任一者的微電子基板10。為簡單起見，不說明任何介入層（對應於圖1中的元件11）。雙鑲嵌互連結構20提供於微電子基板10上。雙鑲嵌互連結構20可提供圖1的雙鑲嵌結構D-D的較詳細實施例。雙鑲嵌互連結構20包括導電介層孔22以及直接在導電介層孔22的與微電子基板10相反面上的第一導電線24。在一些實施例中，導電介層孔22可具有介於數十奈米與數微米之間的高度，且橫截面可為圓形、橢圓形、橢球形或多邊形。在一些實施例中，第一導電線24的厚度可介於數十奈米與數微米之間。導電介層孔22以及第一導電線24提供包括（例如）銅的單式金屬結構。單鑲嵌線結構30亦直接提供於雙鑲嵌互連結構20上。單鑲嵌線結構30可提供圖1的單鑲嵌結構S-D的較詳細實施例。單鑲嵌線結構30包括在第一導電線24的與導電介層孔22相反面上的第二導電線34。在一些實施例中，第二導電線34的厚度可介於數十奈米與數微米之間且亦可包括銅。
仍參看圖6，在其他實施例中，雙鑲嵌互連結構20進一步包括延伸於導電介層孔22的底表面22B上、導電介層孔22的側壁22S上、導電介層孔22外部的第一導電線24的底表面24B上以及第一導電線24的側壁24S上的第一障壁層26。單鑲嵌線結構30進一步包括延伸於第一導電線24的頂表面24T與第二導電線34的底表面34B之間且延伸於第二導電線34的側壁34S上的第二障壁層36。將理解，導電介層孔22、第一導電線24以及第二導電線34可取決於其形狀而包含一或多個側壁。舉例來說，圓形、橢圓形或橢球形結構可具有單一側壁，而多邊形結構可具有三個或三個以上側壁。
因此，在圖6的實施例中，導電介層孔22以及第一導電線24可分別由第一障壁層26以及第二障壁層36囊封。障壁層26以及36可包括鉭及/或充當銅向周圍材料的擴散障壁的其他習知材料。在一些實施例中，障壁層26以及36的厚度可介於數埃與數十奈米之間。亦可提供多層障壁層。
亦應注意到，在圖6中，第一障壁層26不延伸於導電介層孔22與第一導電線24之間。換言之，導電介層孔22以及第一導電線24形成包括（例如）銅的單式結構。
仍參看圖6，雙鑲嵌互連結構20可進一步包括微電子基板10上的第一金屬間介電層28，使得第一導電線24以及導電介層孔22延伸至（且在一些實施例中完全延伸通過）第一金屬間介電層28。第一金屬間介電層可包括二氧化矽及/或其他絕緣材料（包含多個子層）。此外，單鑲嵌線結構30可進一步包括在第一金屬間介電層28的與基板10相反面上的第二金屬間介電層38。第二導電線34延伸至第二金屬間介電層38中，且在一些實施例中完全延伸通過第二金屬間介電層38。第二金屬間介電層38可包括二氧化矽及/或其他介電材料（包含多個子層）。罩蓋層32分別提供於第一金屬間介電層28與第二金屬間介電層38之間。罩蓋層32可包括氮化矽及/或不同於第一金屬間介電層28以及第二金屬間介電層38的其他絕緣材料。亦可使用多個子層。
在一些實施例中，罩蓋層32為第一罩蓋層，且第二罩蓋層42可提供於第二金屬間介電層38的與基板10相反面上以及第二導電線34的與基板10相反面上。在一些實施例中，第一金屬間介電層28以及第二金屬間介電層38的厚度可分別介於數十奈米與數微米之間。在一些實施例中，第一罩蓋層32以及第二罩蓋層42的厚度可介於數埃與數十奈米之間。
仍參看圖6，罩蓋層32可與延伸於第一導電線24的頂表面24T與第二導電線34的底表面34B之間且電連接第一導電線24以及第二導電線34的第二障壁層36的一部分共面。
此外，在一些實施例中，第一導電線24的頂表面24T疊合（亦即，具有相同大小以及形狀）第二導電線34的底表面34B。因此，在製造時，相同光罩或遮罩可分別用於在第一金屬間介電層28以及第二金屬間介電層38中製造用於第一導電線24以及第二導電線34的溝槽。
圖7為可對應於圖4的較詳細實施例的本文中所描述的其他實施例的橫截面圖。在圖7中，第一導電線24包括其間包含至少一個第一間隙25的多個第一導電線段24'。在一些實施例中，第一間隙25可由第一金屬間介電層28填充。第二導電線34包括其間包含至少一個第二間隙35的多個第二導電線段34'。在一些實施例中，第二間隙35可由第二金屬間介電層38填充。至少一個第一間隙25自至少一個第二間隙35側向地偏移。在一些實施例中，第一導電線段24’以及第二導電線段34’中的每一者長度相同，且間隙25以及35中的每一者寬度相同。然而，在其他實施例中，第一導電線段24'中的兩者或兩者以上可具有不同長度、第一間隙25中的兩者或兩者以上可具有不同寬度、第二導電線段34'中的兩者或兩者以上可具有不同長度及/或第二間隙35中的兩者或兩者以上可具有不同寬度，只要第一間隙25以及第二間隙35彼此側向地偏移以便提供磚牆結構即可。在一些實施例中，第一導電線段24'以及第二導電線段34'中的每一者夠短以免因電遷移效應而失效。舉例來說，在一些實施例中，第一導電線段24’以及第二導電線段34’中的每一者可小於約10 µm長。
仍參看圖7，在此等實施例中，第一障壁層26亦延伸於第一導電線段24'的側壁上，且第二障壁層36亦延伸於第二導電線段34'的側壁上。
亦將理解，在圖6以及圖7中，雙鑲嵌結構20在一些實施例中可為無介層孔的雙鑲嵌結構。在其他實施例中，雙鑲嵌結構20亦可由單鑲嵌結構替換。
在其他實施例中，可使用直接在彼此上的兩個導電線體現圖7的磚牆結構。兩個導電線可包括兩個堆疊單鑲嵌線，而非堆疊於雙鑲嵌互連上的單鑲嵌線（如圖7中所說明）。
具體言之，參看圖8，本文中所描述的其他實施例可包含微電子基板10上的第一導電線50。第一導電線50包括其間包含至少一個第一間隙25的多個第一導電線段24'。在一些實施例中，第一間隙25可由第一金屬間介電層28填充。第二導電線60直接提供於第一導電線50的與微電子基板10相反面上。第二導電線60包括其間包含至少一個第二間隙35的多個第二導電線段34'。在一些實施例中，第二間隙35可由第二金屬間介電層38填充。至少一個第一間隙25自至少一個第二間隙35側向地偏移。第一導電線段50以及第二導電線段60可如結合圖7所描述地經組態。亦可如結合圖7所描述地提供第一障壁層26以及第二障壁層36。在一些實施例中，第一導電線50以及第二導電線60為單鑲嵌導電線。亦可如結合圖7所描述地提供第一金屬間介電層28以及第二金屬間介電層38以及罩蓋層32。
亦將理解，在圖1、圖4以及圖5至圖8中所描述的所有實施例中，多個單鑲嵌線可堆疊於雙鑲嵌線或最下層單鑲嵌線上以提供三個或三個以上導電線結構。舉例來說，圖9說明第一單鑲嵌線結構30上的第二單鑲嵌線結構70。亦說明第三導電線54、第三金屬間介電層58以及第三障壁層56。
圖10a至圖10f為說明製造根據本文中所描述的各種實施例的微電子裝置的方法的橫截面圖。圖10a至圖10f的方法可用於製造（例如）圖6的微電子裝置。
參看圖10a，在微電子基板10上的第一金屬間介電層28中蝕刻彼此連接的介層孔V以及第一溝槽T1。可以“先溝槽雙鑲嵌製程”或“先介層孔雙鑲嵌製程”在第一溝槽T1之前或第一溝槽T1之後蝕刻介層孔V。將介層孔圖案遮罩或光罩以及溝槽圖案遮罩或光罩用於蝕刻介層孔V以及第一溝槽T1。
接著，參看圖10b，介層孔V的底表面以及側壁以及第一溝槽T1的底表面以及側壁加襯有第一障壁層26。可（例如）藉由鉭的物理氣相沈積形成障壁層。亦可使用多個障壁層26。
接著，參看圖10c，單式金屬介層孔22以及第一導電線24形成於加襯介層孔V的底表面以及側壁以及第一溝槽T1的底表面以及側壁的第一障壁層26上。可藉由在障壁層26上沈積晶種銅層、使用電解電鍍沈積銅層並化學-機械拋光以平坦化第一導電線24來製造單式金屬介層孔22以及第一導電線24。
現參看圖10d，形成並圖案化罩蓋層32且形成並圖案化第二金屬間介電層38。將理解，可毯覆式沈積且接著使用相同光罩或遮罩圖案化罩蓋層32以及第二金屬間介電層38兩者。此外，用於圖案化罩蓋層32以及第二金屬間介電層38的光罩或遮罩可與用於圖案化圖10a中的第一溝槽T1的光罩或遮罩相同。因此，圖10d說明在第一金屬間介電層28上的第二金屬間介電層38中蝕刻第二溝槽T2，其中第二溝槽T2暴露第一導電線24的頂表面的至少一部分。在一些實施例中，曝露第一導電線24的整個頂表面。
參看圖10e，第一導電線24的頂表面的所曝露部分（且在一些實施例中為第一導電線24的整個頂表面）以及第二溝槽T2的側壁加襯有第二障壁層36。
參看圖10f，接著在加襯第一導電線24的頂表面的至少一部分以及第二溝槽T2的側壁的第二障壁層36上形成第二導電線34。可藉由晶種層沈積接著電解電鍍銅並化學-機械拋光以平坦化第二導電線34來形成第二導電線34。可接著如圖6中所說明地添加第二罩蓋層42。亦將理解，可重複圖10d、圖10e以及圖10f的操作以形成如（例如）圖9中所說明的多個堆疊單鑲嵌線。
圖11a至圖11f為說明製造根據本文中所描述的各種其他實施例的微電子裝置的橫截面圖。圖11a至圖11f的操作可形成如（例如）圖7中所說明的微電子裝置。
如圖11a中所說明，在微電子基板10上的第一金屬間介電層28中蝕刻介層孔V以及多個第一溝槽T1'。第一溝槽T1'中的至少一者連接至介層孔V。第一溝槽T1'可皆具有小於臨界長度的長度，如上文所描述。
參看圖11b，接著在介層孔V的底板以及側壁上以及第一溝槽T1'的底板以及側壁上形成第一障壁層26。
參看圖11c，單式金屬介層孔22以及多個第一導電線段24'形成於第一障壁層26上。將理解，在此等實施例中，僅第一導電線段24'中的一者可與金屬介層孔22形成單式結構。
參看圖11d，在第一金屬間介電層28上的第二金屬間介電層38中蝕刻多個第二溝槽T2'。第二溝槽T2'曝露第一導電線段24'的頂表面的至少一部分。將理解，第二溝槽T2'自圖11b的第一溝槽T1'偏移。因此，可使用不同於用於蝕刻多個第一溝槽T1'的光罩或遮罩的光罩或遮罩蝕刻多個第二溝槽T2'。在其他實施例中，可在施加側向偏移的情況下使用相同光罩或遮罩。
參看圖11e，多個第二溝槽T2'的底表面以及側壁加襯有第二障壁層36。
參看圖11f，多個第二導電線段34'形成於加襯第二溝槽T2'的底表面以及側壁的第二障壁層36上。可執行額外處理以獲得圖7的結構。
圖12為包含根據本文中所描述的各種實施例的微電子裝置的系統的示意性方塊圖。
參看圖12，系統1100可包括控制器1110、輸入/輸出裝置1120、記憶體裝置1130、介面1140以及匯流排1150。控制器1110、輸入/輸出裝置1120、記憶體裝置1130以及介面1140可通過匯流排1150彼此通信。匯流排1150可對應於可經由其在系統元件之間移動資料的路徑。
控制器1110可包括微處理器、數位信號處理器、微控制器及/或可控制操作程式的類似裝置。輸入/輸出裝置1120可包括小鍵盤、鍵盤或顯示器。記憶體裝置1130可不僅儲存用於執行控制器1110的程式碼或資料，且亦儲存由控制器1110執行的資料。記憶體裝置1130及/或圖12的其他區塊可包括根據本文中所描述的實施例中的任一者的微電子裝置。
系統1100可應用於可輸送資訊的產品，例如PDA（個人數位助理）、攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器及/或記憶卡。
圖12的系統1100可應用於其他各種產品。圖13為說明包含圖12的系統1100的行動電話1200的透視圖。另外，圖13的系統1100可應用於攜帶型筆記型電腦、MP3播放器、導航系統、固態磁碟（SSD）、汽車及/或家用電器。
上文已參考繪示實例實施例的隨附圖式描述本發明概念的實施例。然而，本發明概念可以許多不同形式體現且不應被理解為限於本文中所闡述的實施例。實情為，提供此等實施例以使得本發明將為透徹且完整的，且將向熟習此項技術者充分傳達本發明概念的範疇。貫穿圖式以及說明書，類似編號指代類似元件。如本文中所使用，陳述“及/或”包含相關聯所列舉項目中的一或多者中的任一者以及所有組合。
呈現先前描述以使一般技術者能夠製作並使用本發明概念，且在專利申請案以及其要求的上下文中提供先前描述。將容易地顯而易見對本文中所描述的實施例以及一般原理以及特徵的各種修改。主要就提供於特定實施中的特定方法以及裝置而言描述實施例。然而，所述方法以及裝置可有效地操作於其他實施中。已關於具有某些元件的裝置描述實施例。然而，裝置可包含比所繪示彼等較少的元件或額外元件，且可在不脫離本發明概念的範疇的情況下作出元件的配置以及類型上的變化。亦在具有某些步驟或操作的特定方法的上下文中描述實施例。然而，所述方法及裝置可有效地操作以用於具有不同及/或額外步驟/操作以及呈不符合實施例的不同次序的步驟/操作的其他方法。因此，本發明概念不意欲限於所繪示的實施例，而是應符合與本文中所描述的原理以及特徵一致的最廣範疇。
應理解，儘管本文中可使用術語第一、第二等以描述各種元件，但此等元件不應限於此等術語。此等術語僅用於將一個元件與另一元件區分開來。舉例來說，在不脫離本發明概念的範疇的情況下，可將第一元件稱為第二元件，且類似地，可將第二元件稱為第一元件。
亦將理解，當稱一元件“耦接至”或“連接至”或“在”另一元件“上”時，其可直接耦接至、連接至所述另一元件或在所述另一元件上，或亦可存在介入元件。相反地，當稱一元件“直接耦接至”或“直接連接至”或“直接在”另一元件“上”時，不存在介入元件。應以類似方式解釋用於描述元件之間的關係的其他詞（亦即，“在…之間”相對於“直接在…之間”、“鄰近”相對於“直接鄰近”等）。
諸如“下方”或“上方”或“上部”或“下部”或“水平”或“垂直”的相對術語可在本文中用於描述如諸圖中所說明的一個元件、層或區域與另一元件、層或區域的關係。將理解，此等術語意欲涵蓋除諸圖中所描繪的定向以外的不同裝置定向。亦將理解，元件、層或區域的諸如“頂部”、“底部”以及“側壁”的術語是相對於下伏基板而描述。因此，元件、層或區域的“底部”為最接近基板的元件、層或區域的表面，元件、層或區域的“頂部”為最遠離基板的元件、層或區域的表面，且“側壁”為連接元件、層或區域的頂部與底部的表面。
本文中所使用的術語僅為了描述特定實施例，其不意欲限制本發明。如本文中所使用，單數形式“一”以及“所述”意欲亦包含複數形式，除非上下文另外清晰指示。將進一步理解，術語“包括”及/或“包含”當用於本說明書中時指定所陳述特徵、元件及/或組件的存在，且不排除一或多個其他特徵、元件、組件以及/或其群組的存在或添加。
上文已參考示意性說明本發明概念的理想化實施例（以及中間結構）的橫截面說明來描述本發明概念的實施例。為了清楚起見，可放大圖式中的層以及區域的厚度。另外，應預期由於（例如）製造技術及/或公差而與說明的形狀的不同。因此，本發明的實施例不應理解為限於本文中所說明的特定區域形狀，而是包含由於（例如）製造造成的形狀偏差。
可以任何方式及/或組合組合所有實施例。
除非另外定義，否則本文中所使用的所有術語（包含技術以及科學術語）具有與由本發明所屬領域的一般技術者通常理解的意義相同的意義。將進一步理解，諸如常用詞典中所定義的彼等術語的術語應被解釋為具有與其在相關技術的上下文中的意義一致的意義，且將不在理想化或過度正式意義上進行解釋，除非本文中明確地如此定義。
本文中已結合上文描述以及圖式揭露許多不同實施例。將理解，嚴格地描述以及說明此等實施例的每一組合以及子組合將為不恰當地重複以及混淆的。因此，包含圖式的本說明書將被理解為構成本文中所描述的實施例的所有組合以及子組合以及製造並使用實施例的方式以及製程的完整書寫描述，且將支援對任何此組合或子組合的權利主張。
如由本發明實體所瞭解，根據本文中所描述的各種實施例的裝置以及形成裝置的方法可體現於諸如積體電路的微電子裝置中，其中根據本文中所描述的各種實施例的多個裝置整合於相同微電子裝置中。因此，可在微電子裝置中在無需正交的兩個不同方向上複製本文中所說明的橫截面圖。因此，體現根據本文中所描述的各種實施例的裝置的微電子裝置的平面圖可包含呈基於微電子裝置的功能性的陣列及/或二維圖案的多個裝置。
取決於微電子裝置的功能性，根據本文中所描述的各種實施例的裝置可散置於(interpersed)其他裝置當中。此外，可在可正交於兩個不同方向的第三方向上複製根據本文中所描述的各種實施例的裝置以提供三維積體電路。
因此，本文中所說明的橫截面圖為在平面圖中沿著兩個不同方向及/或在透視圖中沿著三個不同方向延伸的根據本文中所描述的各種實施例的多個裝置提供支援。舉例來說，當單一介層孔或線說明於裝置/結構的橫截面圖中時，裝置/結構上可包含多個介層孔、線以及其他結構，如將由裝置的平面圖所說明。
在圖式以及說明書中，已揭露本發明概念的典型實施例，且儘管利用特定術語，但其僅以一般以及描述性意義使用且並非出於限制目的，本發明概念的範疇闡述於以下申請專利範圍中。
1‧‧‧絕緣層
5B、5C、5D‧‧‧虛線圓
10‧‧‧微電子基板
11‧‧‧第一導電、絕緣及/或半導體層
12‧‧‧第二導電、絕緣及/或半導體層
20‧‧‧雙鑲嵌互連結構
22‧‧‧導電介層孔
22B、24B、34B‧‧‧底表面
22S、24S、34S‧‧‧側壁
24、50‧‧‧第一導電線
24'‧‧‧第一導電線段
24T‧‧‧頂表面
25‧‧‧第一間隙
26‧‧‧障壁層
28‧‧‧第一金屬間介電層
30‧‧‧單鑲嵌線結構
32‧‧‧罩蓋層
34、60‧‧‧第二導電線
34'‧‧‧第二導電線段
35‧‧‧第二間隙
36‧‧‧障壁層
38‧‧‧第二金屬間介電層
42‧‧‧第二罩蓋層
54‧‧‧第三導電線
56‧‧‧第三障壁層
58‧‧‧第三金屬間介電層
70‧‧‧第二單鑲嵌線結構
1100‧‧‧系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出裝置
1130‧‧‧記憶體裝置
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧行動電話
D-D‧‧‧雙鑲嵌互連結構
G1‧‧‧第一間隙
G2‧‧‧第二間隙
LS1‧‧‧導電線段
LS2‧‧‧第二導電線段
MS‧‧‧微電子基板
S-D‧‧‧單鑲嵌線結構
T1、T1'‧‧‧第一溝槽
T2、T2'‧‧‧第二溝槽
V‧‧‧介層孔
W‧‧‧配線結構
圖1為說明根據本文中所描述的各種實施例的微電子裝置的示意性橫截面圖。 圖2a至圖2d分別為根據本文中所描述的各種實施例的堆疊鑲嵌結構的俯視圖、沿著圖2a的線2B的橫截面圖、沿著圖2a的線2C的橫截面圖以及沿著圖2a的線2D的橫截面圖。 圖3a至圖3d分別為其上不堆疊有單鑲嵌結構的習知雙鑲嵌結構的俯視圖、沿著圖3a的線3B的橫截面圖、沿著圖3a的線3C的橫截面圖以及沿著圖3a的線3D的橫截面圖。 圖4為根據本文中所描述的其他實施例的微電子裝置的示意性橫截面圖。 圖5a以圖形方式說明對於各種電流密度的正規化電遷移壽命對以微米為單位的線長度。 圖5b為對應於圖5a的虛線圓5B的短線長度雙鑲嵌線的示意性橫截面圖。 圖5c為對應於圖5a的虛線圓5C的長線長度雙鑲嵌線的示意性橫截面圖。 圖5d為對應於圖5a的虛線圓5D的包括根據本文中所描述的各種實施例的短長度線段的長線的示意性橫截面圖。 圖6為說明根據本文中所描述的各種實施例的包含堆疊鑲嵌結構的微電子裝置的橫截面圖。 圖7為說明根據本文中所描述的各種實施例的包含堆疊鑲嵌線段結構的微電子裝置的橫截面圖。 圖8為說明根據本文中所描述的其他實施例的包含堆疊鑲嵌線段結構的微電子裝置的橫截面圖。 圖9為根據本文中所描述的各種實施例的在第一單鑲嵌線結構上包含第二單鑲嵌線結構的微電子裝置的橫截面圖。 圖10a至圖10f為說明根據本文中所描述的各種實施例的製造微電子裝置的方法以及如此製造的裝置的橫截面圖。 圖11a至圖11f為說明根據本文中所描述的各種其他實施例的製造微電子裝置的方法以及如此製造的裝置的橫截面圖。 圖12為包含根據本文中所描述的各種實施例的微電子裝置的系統的示意性方塊圖。 圖13為說明可包含圖12的系統的行動電話的透視圖。

Claims (17)

  1. 一種微電子裝置，其包括：微電子基板；雙鑲嵌互連結構，其在所述微電子基板上，所述雙鑲嵌互連結構包括導電介層孔以及直接在所述導電介層孔的與所述微電子基板相反面上的第一導電線；以及單鑲嵌線結構，其直接在所述雙鑲嵌互連結構上，所述單鑲嵌線結構包括在所述第一導電線的與所述導電介層孔相反面上的第二導電線，其中所述第一導電線以及所述第二導電線夠短以免因電遷移效應而失效。
  2. 如申請專利範圍第1項所述的微電子裝置：其中所述雙鑲嵌互連結構進一步包括延伸於所述導電介層孔的底表面上、所述導電介層孔的側壁上、所述導電介層孔外部的所述第一導電線的底表面上以及所述第一導電線的側壁上的第一障壁層，且其中所述單鑲嵌線結構進一步包括延伸於所述第一導電線的頂表面與所述第二導電線的底表面之間以及所述第二導電線的側壁上的第二障壁層。
  3. 如申請專利範圍第2項所述的微電子裝置，其中所述第一障壁層不延伸於所述導電介層孔與所述第一導電線之間。
  4. 如申請專利範圍第1項所述的微電子裝置：其中所述雙鑲嵌互連結構進一步包括所述微電子基板上的第一金屬間介電層，其中所述第一導電線以及所述導電介層孔延伸 至所述第一金屬間介電層中，且其中所述單鑲嵌線結構進一步包括：在所述第一金屬間介電層的與所述微電子基板相反面上的第二金屬間介電層，其中所述第二導電線延伸至所述第二金屬間介電層中；以及所述第一金屬間介電層與所述第二金屬間介電層之間的罩蓋層。
  5. 如申請專利範圍第2項所述的微電子裝置：其中所述雙鑲嵌互連結構進一步包括所述微電子基板上的第一金屬間介電層，其中所述第一導電線、所述導電介層孔以及所述第一障壁層延伸至所述第一金屬間介電層中，且其中所述單鑲嵌線結構進一步包括：在所述第一金屬間介電層的與所述微電子基板相反面上的第二金屬間介電層，其中所述第二導電線延伸至所述第二金屬間介電層中；以及所述第一金屬間介電層與所述第二金屬間介電層之間的罩蓋層，所述罩蓋層與延伸於所述第一導電線的所述頂表面與所述第二導電線的所述底表面之間的所述第二障壁層的一部分共面且電連接所述第一導電線以及所述第二導電線。
  6. 如申請專利範圍第1項所述的微電子裝置，其中所述第一導電線的頂表面疊合所述第二導電線的底表面。
  7. 如申請專利範圍第1項所述的微電子裝置：其中所述第一導電線包括多個第一導電線段，所述第一導電線段間包含至少一個第一間隙， 其中所述第二導電線包括多個第二導電線段，所述第二導電線段間包含至少一個第二間隙，且其中所述至少一個第一間隙自所述至少一個第二間隙側向地偏移。
  8. 如申請專利範圍第7項所述的微電子裝置，其中所述第一導電線段、所述第二導電線段以及所述第一間隙以及所述第二間隙以磚牆圖案排列以免因電遷移效應而失效。
  9. 如申請專利範圍第7項所述的微電子裝置：其中所述雙鑲嵌互連結構進一步包括延伸於所述導電介層孔的底表面上、所述導電介層孔的側壁上、所述導電介層孔外部的所述第一導電線段的底表面上以及所述第一導電線段的側壁上的第一障壁層，且其中所述單鑲嵌線結構進一步包括延伸於所述第一導電線段的頂表面與所述第二導電線段的底表面之間以及所述第二導電線段的側壁上的第二障壁層。
  10. 如申請專利範圍第1項所述的微電子裝置，其中所述單鑲嵌線結構為第一單鑲嵌線結構，所述微電子裝置進一步包括：第二單鑲嵌線結構，其直接在所述第一單鑲嵌線結構的與所述雙鑲嵌互連結構相反面上，所述第二單鑲嵌線結構包括在所述第二導電線的與所述第一導電線相反面上的第三導電線。
  11. 一種微電子裝置，其包括：微電子基板；第一導電線，其在所述微電子基板上，所述第一導電線包括多個第一導電線段，所述第一導電線段間包含至少一個第一間 隙；以及第二導電線，其直接在所述第一導電線的與所述微電子基板相反面上，所述第二導電線包括多個第二導電線段，所述第二導電線段間包含至少一個第二間隙；其中所述至少一個第一間隙自所述至少一個第二間隙側向地偏移，其中所述第一導電線段以及所述第二導電線段中的每一者夠短以免因電遷移效應而失效。
  12. 如申請專利範圍第11項所述的微電子裝置，其中所述第一導電線以及所述第二導電線為鑲嵌導電線。
  13. 如申請專利範圍第11項所述的微電子裝置：其中所述第一導電線包括延伸於所述第一導電線段的底表面上以及所述第一導電線段的側壁上的第一障壁層，且其中所述第二導電線包括延伸於所述第二導電線段的底表面上以及所述第二導電線段的側壁上的第二障壁層。
  14. 如申請專利範圍第11項所述的微電子裝置，其進一步包括：第一金屬間介電層，其在所述微電子基板上，其中所述第一導電線段延伸至所述第一金屬間介電層中；第二金屬間介電層，其在所述第一金屬間介電層的與所述微電子基板相反面上，其中所述第二導電線段延伸至所述第二金屬間介電層中；以及罩蓋層，其在所述第一金屬間介電層與所述第二金屬間介電層之間。
  15. 如申請專利範圍第13項所述的微電子裝置，其進一步包括：第一金屬間介電層，其在所述微電子基板上，其中所述第一導電線段延伸至所述第一金屬間介電層中；第二金屬間介電層，其在所述第一金屬間介電層的與所述微電子基板相反面上，其中所述第二導電線段延伸至所述第二金屬間介電層中；以及罩蓋層，其在所述第一金屬間介電層與所述第二金屬間介電層之間，所述罩蓋層與延伸於所述第二導電線段的底表面上的所述第二障壁層共面且電連接所述第一導電線以及所述第二導電線。
  16. 一種微電子裝置，其包括：鑲嵌結構；以及單鑲嵌線結構，其直接在所述鑲嵌結構上，其中所述鑲嵌結構以及所述單鑲嵌線結構各自包括以磚牆圖案排列的多個線段，其中所述多個線段中的每一者夠短以免因電遷移效應而失效。
  17. 如申請專利範圍第16項所述的微電子裝置，其中所述鑲嵌結構包括雙鑲嵌互連結構或單鑲嵌線結構。
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