JP2002198362A - Ch2f2ガスを用いてコンタクトホールを形成する工程を含む半導体製造方法 - Google Patents

Ch2f2ガスを用いてコンタクトホールを形成する工程を含む半導体製造方法

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成 吉 崔
Tae-Hyuk Ahn
大 ▲かく▼ 安
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Abstract

(57)【要約】 【課題】 酸化膜の上部膜である上部反射防止膜(AR
L)をエッチングする時にCH22ガスを含有するプラ
ズマエッチング工程で一定深さまでエッチングしながら
フォトレジストマスク上部及び側壁に一定厚さのポリマ
ー層を人為的に形成してマスク側壁損失によるコンタク
トホールの上部が損傷されることを防止できる半導体製
造方法を提供する。 【解決手段】 i)CH22ガスを一緒に供給しながら
エッチングガスを用いてコンタクトホールを形成するた
めに、フォトレジストマスク形成時に下部に位置する酸
化膜をエッチングしながらフォトレジストマスクの側壁
及び上部にポリマー層を形成する工程及びii)エッチン
グ工程にCH22ガスの供給を中断して前記エッチング
ガスで前記酸化膜をさらにエッチングする工程を含むこ
とを特徴とする半導体素子にコンタクトホールを形成す
る方法を提供することによってエッチング工程中発生す
る上部腐蝕現象及びストリエーション現象を防止でき
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はCH22ガスを用い
て半導体素子にコンタクトホールを形成する方法に係
り、さらに詳細にはコンタクトエッチング時に2段階で
エッチングを行って、一定深さまでエッチングしながら
フォトレジスト(Photo Resist)上部及び
側壁に一定厚さのポリマー層を人為的に形成し、マスク
側壁損失によるコンタクトホール上部損傷を防止できる
CH22ガスを用いて半導体素子にコンタクトホールを
形成する方法に関する。
【0002】
【従来の技術】既に知られているように、素子が高集積
化されることによって積層形構造の素子形成方法が盛ん
に行われており、各々の積層された素子の絶縁のために
層間絶縁膜が形成されている。
【0003】現在、半導体デバイス(device)に
おけるコンタクトホールの形成工程は、アスペクト比
(aspect ratio)の増加とともに、フォト
レジストの厚さの減少で次第にパターニング(patt
erning)が難くなってきている。
【0004】また、各コンタクトホール間の間隔も狭く
なり、フォトレジスト(PR)面積の減少によるアスペ
クト比が減少しているのでコンタクト上部損傷による開
口部が広がる現象が発生する。酸化物(oxide)の
上部膜である反射防止膜(ARL;Anti−Refl
ective Layer)をエッチングする場合に、
不均一に生成したポリマー層が後続する酸化膜のエッチ
ングに用いられる場合、不均一に形成したポリマー層が
そのまま転写されてストリエーション(striati
on)が発生するという問題点がある(図1及び図
2)。
【0005】さらに、図1のように、ADI(After Dev
elop Inspection)で発生するストリエーション現象はそ
の後のシリコン(Si)のドーピング前の酸化物の洗浄によ
ってさらに加速化され、図2のように、ストレージノー
ド(storage node)分離後にはブリッジ
(bridge)が発生して2−ビットフェイル(2−
bit fail)が生ずるという問題点がある。
【0006】大韓民国特許出願番号第1997−778
94号では、微細コンタクトホールを形成する方法が開
示されている。
【0007】前記特許に記載された方法によれば、コン
タクトホールを形成するために炭素成分を含有するC
O、CCl4などを主反応ガスとして用い、層間絶縁膜
をエッチングする。この時、絶縁スペーサと絶縁膜に注
入された炭素成分は、層間絶縁膜のエッチング工程時に
エッチングガスと反応して、炭素が多く含まれたポリマ
ー(Si−C)を形成する。
【0008】図3〜5は、大韓民国特許出願番号199
7−77894号に開示された従来技術による微細コン
タクトホールを形成する方法を示す断面図である。
【0009】まず、図3に示されるように、半導体基板
11上部にフィールド酸化膜を形成し、フィールド領域
と素子形成領域とに分離する。素子形成領域上部にゲー
ト酸化膜(図示せず)、ポリシリコン膜13及び絶縁膜
15を順に積層した後、ゲート電極パターニングのため
に絶縁膜15、ポリシリコン膜13、ゲート酸化膜をエ
ッチングする。そして、他の導電膜との絶縁のために前
記絶縁膜15、ポリシリコン膜13、ゲート酸化膜の垂
直構造側面に絶縁スペーサ15'を形成する。
【0010】次に、炭素成分を含有するCO、CCl4
を主反応ガスとし、アルゴン、窒素、ヘリウムなどを添
加ガスとして、炭素を前記絶縁スペーサ15'と絶縁膜
15に注入させる。
【0011】さらに、図4に示すように、層間絶縁膜を
形成した後にコンタクトホールを形成するためにエッチ
ングマスクパターン150を形成する。
【0012】次に、図5に示すように、層間絶縁膜はエ
ッチングマスクパターン150を用いてエッチングする
が、そのときエッチング工程はCF4、CHF3、C
26、C 38、C48、CH22、NF3ガスを用いて
エッチングがなされる。
【0013】一方、絶縁スペーサ15'と絶縁膜15に
注入された炭素成分は、層間絶縁膜のエッチング工程時
にエッチングガスと反応し、炭素を多量に含むポリマー
(Si−C)を形成する。このように、炭素を多量に含
むポリマーは前記絶縁スペーサ15'及び絶縁膜15の
エッチング率を相当に減らすことによって、図5の
“A”に示されるようにエッチングされなくてそのまま
残る。続いて、コンタクトホール内に絶縁スペーサ1
5'を形成して、シリコン基板11にコンタクトされる
伝導膜パターンを形成する。
【0014】前記したように、従来技術による半導体素
子の微細コンタクトホール形成方法はエッチング工程を
2回行わなければならなく、また用いられるエッチング
工程のガス成分が相異なるために工程が複雑な問題点が
あって、また上部絶縁層上に深さが深い微細コンタクト
ホールを形成できないという問題点がある。
【0015】
【発明が解決しようとする課題】本発明は前記したよう
な問題点を解決するために案出されたものであり、本発
明の目的は、酸化膜の上部膜である上部反射防止膜(A
RL)をエッチングする時にCH22ガスを含有するエ
ッチング剤を用いてプラズマエッチング工程で一定深さ
までエッチングしながらフォトレジストマスク上部及び
側壁に一定厚さのポリマー層を人為的に形成し、マスク
側壁損失によるコンタクトホールの上部の損傷が防止で
きる半導体製造方法を提供することにある。
【0016】
【課題を解決するための手段】前記したような目的を達
成するために、本発明は、 i)CH22ガスを一緒に供給しながらエッチングガス
を用いてコンタクトホールを形成するために、フォトレ
ジストマスク形成時に下部に位置する酸化膜をエッチン
グしながらフォトレジストマスクの側壁及び上部にポリ
マー層を形成する工程及び ii)エッチング工程にCH22ガスの供給を中断して前
記エッチングガスで前記酸化膜をさらにエッチングする
工程を含むことを特徴とする半導体素子にコンタクトホ
ールを形成する方法を提供する。
【0017】また、本発明は、前記の方法で製造される
ことを特徴とする半導体デバイスを提供する。
【0018】
【発明の実施の形態】以下、本発明を添付した図面を参
照して詳細に説明する。
【0019】図6〜10は、本発明の一実施例による半
導体素子の微細コンタクトホールの形成方法を示す断面
図である。
【0020】まず、図6に示すように、半導体基板11
上に両側面にスペーサ15'を備えるゲート13及び自
己整列コンタクト(self−align conta
ct;SAC)17を公知の方法で形成する。
【0021】そして、図7に示されるように、ポリシリ
コン19、タングステンシリサイド(WSi)21及び
反射防止膜(ARL)23層の順序で形成されたビット
ライン25及びキャパシタに接続したビットラインコン
タクトパッド(bit line contact pa
d)27が含まれる下部絶縁層31を半導体基板11上
に形成する。
【0022】すなわち、ゲート13が形成された半導体
基板11上に多結晶シリコン膜19、タングステンシリ
サイド(WSi)21、反射防止膜(ARL)13、及
びマスク酸化膜29を積層した後に、フォトレジスト
(図示せず)を塗布する。この時、フォトレジスト(図
示せず)はビットラインマスクを利用した露光及び現像
工程でパターニングしてフォトレジストマスク(図示せ
ず)とする。
【0023】そして、公知の方法でエッチング工程を行
って前記下部絶縁層31にビットライン25を形成し、
さらにキャパシタと連結したビットラインコンタクトパ
ッド27を形成する。
【0024】この時、前記多結晶シリコン膜19とタン
グステンシリサイド21の積層構造はポリサイドと称さ
れ、前記タングステンシリサイド21は他の高融点金属
シリサイドで置き換えることができる。
【0025】続いて、図8に示すように、マスク酸化膜
33、反射防止膜35、及びフォトレジスト37を半導
体基板全面にかけて、下部絶縁層31上に順次に積層し
て上部絶縁層39を形成する。
【0026】続いて、図9に示すように、前記フォトレ
ジスト37をエッチングによりパターニングして形成さ
れたフォトレジストマスク37を用い、第1段階で前記
マスク酸化膜33はCH22ガスを用いるプラズマエッ
チング工程で一定深さまでエッチングしながらフォトレ
ジストマスク37側壁及び上部に一定厚みのポリマー層
41を形成する。
【0027】前記マスク酸化膜33と反射防止膜35を
エッチングする時に、公知のプラズマエッチングガスと
CH22ガスを一緒に供給する。
【0028】プラズマエッチングは、一般的な公知のエ
ッチングガスを用いる工程で行う。一般的なプラズマエ
ッチング工程は、炭素を含有するガス、またはフッ素系
ガス中どれを用いても差し支えなく、CHF3ガスを含
むエッチングガスを用いてエッチングすることが望まし
い。
【0029】前記エッチング工程は、40秒ないし80
秒間行い、望ましくは60秒程度行うことが望ましい。
【0030】この時、フォトレジストマスク37上部及
び側壁にはポリマー41が蒸着されると同時に下地膜で
あるマスク酸化膜33は2,000ないし6,000Å
程度エッチングされることが望ましく、さらに望ましく
は4,000ないし5,000Åである。
【0031】前記エッチング工程によってフォトレジス
トマスク37上部及び側壁に蒸着したポリマー41が、
エッチング工程においてフォトレジストマスク37上部
及び側壁損失によってコンタクトホール43上部の損傷
を防止する。
【0032】また、前記ポリマー付着のためのCH22
ガスの供給流量は10ないし100sccm程度である
ことが望ましい。
【0033】図10に示すように、第2段階で、前記エ
ッチング工程後に前記マスク酸化膜をエッチングする工
程を行う。
【0034】第2エッチング工程は、CH22ガスの供
給を中断したまま既存のエッチングガスのみを用いてエ
ッチング工程を行う。
【0035】前記酸化膜がエッチングされる深さは6,
000ないし15,000Åが望ましい。
【0036】この時、図10に示されるように、第1エ
ッチング工程で生成したポリマーが十分にマスクの役割
を担うので、フォトレジスト消費量が減少し、ストリエ
ーションを防止しながら酸化膜33のエッチング工程を
行うことができる。
【0037】第2エッチング工程は、公知のプラズマエ
ッチング剤、好ましくは第1エッチング工程で用いたエ
ッチング剤を用いるが、第2エッチング工程ではCH2
2ガスを供給しないという点で第1エッチング工程と
異なる。
【0038】図10は、前記のような工程に従って製造
された半導体素子の断面を示す図面であって、これをコ
ンタクトの上部腐蝕及びストリエーション観点で評価し
たプロファイルを後述の図17に示す。
【0039】後述の図17を見れば、本発明を適用した
後のコンタクトホール形成後に現れるプロファイルを見
れば、従来技術で現れた(図16)コンタクトの上部腐
蝕及びストリエーション現象が無いことがわかる。
【0040】図11はポリマー蒸着前の状態を示す半導
体素子の断面を示す写真である。一方、図12からわか
るように、本発明では上部膜とポリマー蒸着時に下地膜
である酸化膜が蒸着するとき、酸化膜がポリマーの蒸着
時間に従って直線的にエッチングされるとともにフォト
レジストマスクにポリマーが蒸着する。
【0041】図13からわかるように、本発明では反射
防止膜層をエッチングする時に時間変化によってポリマ
ーの蒸着量をCD(Critical Dimensi
on)で測定しながら下地膜である酸化膜のエッチング
深さを比較したが、エッチング時間によってポリマーの
蒸着量は直線的に増加したが、ホールCDは別に増加し
なかった。なお、図13におけるA、B、Cは図12の
A、B、Cの位置に対応する。
【0042】また、図14からわかるように、エッチン
グ時間を20秒から120秒まで変化させてもフォトレ
ジスト消費量はポリマー付着によって従来と同じであり
ながら、酸化膜のエッチング程度が直線的に増加するの
で、フォトレジスト選択性不足及び不均一なポリマーの
蒸着によるマスクの上部損傷による上部腐蝕(tope
rosion)現象及びストリエーションを防止できる
長所を有している。
【0043】また、図15は化学物質別ポリマーのエッ
チング耐性を分析した結果を示すものであって、CH2
2ガスを含有したプラズマから発生したポリマーがマ
スク上部損傷防止とストリエーション改善に影響を与え
ているかどうかについて化学物質別プラズマ耐性比較を
実施した結果、他の化学物質よりCH22ガスを含有す
るプラズマから発生したポリマーのエッチング耐性が強
いことがわかる。
【0044】前記の分析結果は次のような条件で行っ
た。
【0045】まず純粋(bare)なSiウェーハに各
化学物質別ポリマー蒸着を同一条件でエッチングしてエ
ッチング比率によるプラズマ耐性を比較したが、C58
ガスを含有するプラズマから生じたポリマーは約2,9
00Å/分でエッチングされる反面、CH22ガスを含
有するプラズマから生じたポリマーは約1,250Å/
分でエッチングされることを確認したが、これはCH2
2ガスを含有するプラズマから発生したポリマーのエ
ッチング耐性が強いことが分かる。
【0046】上記に基づいて、実際の製品で上部腐蝕及
びストリエーションの観点で評価した結果、図16(従
来)及び図17(本発明)から分かるように、本発明を
適用したエッチング工程が半導体素子の上部腐蝕及びス
トリエーションが全く発生しない良好な結果があらわれ
ることが分かった。
【0047】
【発明の効果】本発明を適用したエッチング工程では、
半導体素子の上部腐蝕及びストリエーションが発生しな
い良好な結果が得られる。
【図面の簡単な説明】
【図1】 従来技術によってエッチングされた半導体素
子でストリエーションが発生した一形態のプロファイル
を示す写真である。
【図2】 従来技術によってエッチングされた半導体素
子でストリエーションが発生したその他の形態のプロフ
ァイルを示す写真である。
【図3】 従来技術による半導体素子のコンタクトホー
ル形成方法の一段階を示す断面図である。
【図4】 従来技術による半導体素子のコンタクトホー
ル形成方法のその他の段階を示す断面図である。
【図5】 従来技術による半導体素子のコンタクトホー
ル形成方法の別の段階を示す断面図である。
【図6】 本発明による半導体素子のコンタクトホール
形成方法の一段階を示す断面図である。
【図7】 本発明による半導体素子のコンタクトホール
形成方法のその他の段階を示す断面図である。
【図8】 本発明による半導体素子のコンタクトホール
形成方法の別の段階を示す断面図である。
【図9】 本発明の一実施例による第2エッチング工程
前に積層された構造の半導体素子を示す断面図である。
【図10】 本発明の一実施例によって第2エッチング
後の半導体素子を示す断面図である。
【図11】 フォトレジストマスク側壁及び上部にポリ
マー層が形成される前のプロファイルを示す写真であ
る。
【図12】 ADI状態でフォトレジストマスク側壁及
び上部に形成されたポリマー層のプロファイルを示す写
真である。
【図13】 ポリマー蒸着時間によるポリマーの蒸着量
を示すグラフである。
【図14】 ポリマー蒸着時間による酸化膜のエッチン
グ深さを示すグラフである。
【図15】 化学物質別ポリマーのプラズマ耐性を示す
グラフである。
【図16】 従来技術によってエッチングされた半導体
素子でストリエーションが発生したことを示すプロファ
イルの写真である。
【図17】 本発明の一実施例によってエッチングされ
た半導体素子を示すプロファイルの写真である。
【符号の説明】
11:半導体基板 13:ゲート 15:絶縁膜 15':絶縁スペーサ 17:自己整列コンタクト 19:ポリシリコン 21:タングステンシリサイド 23、35:反射防止膜 25:ビットライン 27:ビットラインコンタクトパッド 29、33:マスク酸化膜 31:下部絶縁層 37:フォトレジスト 39:上部絶縁層 41:ポリマー 43:コンタクトホール
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 AA01 BB01 CC01 DD08 DD16 FF14 GG16 HH14 5F004 AA02 CA01 DA00 DA01 DA02 DA03 DA15 DA16 DA17 DB03 EA13 EA28 EB01 EB03 5F033 HH04 HH28 KK01 MM07 QQ02 QQ09 QQ12 QQ15 QQ37 RR04 TT02 VV16 WW02 XX04

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 i)CH22ガスを一緒に供給しながら
    エッチングガスを用いてコンタクトホールを形成するた
    めに、フォトレジストマスク形成時に下部に位置する酸
    化膜をエッチングしながらフォトレジストマスクの側壁
    及び上部にポリマー層を形成する工程;及び ii)エッチング工程にCH22ガスの供給を中断して前
    記エッチングガスで前記酸化膜をさらにエッチングする
    工程を含むことを特徴とする半導体素子にコンタクトホ
    ールを形成する方法。
  2. 【請求項2】 前記i)及びii)工程で前記エッチング
    工程は、プラズマエッチング工程であることを特徴とす
    る請求項1に記載の半導体素子にコンタクトホールを形
    成する方法。
  3. 【請求項3】 前記i)及びii)工程で用いられるエッ
    チングガスは同一であることを特徴とする請求項1に記
    載の半導体素子にコンタクトホールを形成する方法。
  4. 【請求項4】 前記エッチングガスは、CHF3である
    ことを特徴とする請求項3に記載の半導体素子にコンタ
    クトホールを形成する方法。
  5. 【請求項5】 前記ポリマー層形成工程で用いられるC
    22ガスの流量が10ないし100sccmであるこ
    とを特徴とする請求項1に記載の半導体素子にコンタク
    トホールを形成する方法。
  6. 【請求項6】 前記i)工程で下地膜である酸化膜がエ
    ッチングされる厚さが2,000ないし6,000Åで
    あることを特徴とする請求項1に記載の半導体素子にコ
    ンタクトホールを形成する方法。
  7. 【請求項7】 前記i)工程のエッチング工程は、40
    秒ないし80秒間行なわれることを特徴とする請求項1
    に記載の半導体素子にコンタクトホールを形成する方
    法。
  8. 【請求項8】 前記ii)工程で酸化膜がエッチングされ
    る深さは6,000ないし15,000Åであることを
    特徴とする請求項1に記載の半導体素子にコンタクトホ
    ールを形成する方法。
  9. 【請求項9】 請求項1記載の方法で製造されることを
    特徴とする半導体デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8124542B2 (en) 2007-09-07 2012-02-28 Renesas Electronics Corporation Method of fabricating semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI278958B (en) * 2002-06-03 2007-04-11 Hynix Semiconductor Inc Method for fabricating semiconductor device
KR100816719B1 (ko) * 2002-06-29 2008-03-27 주식회사 하이닉스반도체 패턴의 임계치수가 넓어지는 현상을 방지할 수 있는반도체소자 제조방법
US6858521B2 (en) * 2002-12-31 2005-02-22 Samsung Electronics Co., Ltd. Method for fabricating spaced-apart nanostructures
WO2005004196A2 (en) * 2002-08-23 2005-01-13 Sungho Jin Article comprising gated field emission structures with centralized nanowires and method for making the same
US6987027B2 (en) 2002-08-23 2006-01-17 The Regents Of The University Of California Microscale vacuum tube device and method for making same
US7012266B2 (en) 2002-08-23 2006-03-14 Samsung Electronics Co., Ltd. MEMS-based two-dimensional e-beam nano lithography device and method for making the same
CN100517648C (zh) * 2006-12-15 2009-07-22 中芯国际集成电路制造(上海)有限公司 用于蚀刻的***和方法
CN105336664B (zh) * 2014-06-13 2018-06-01 中芯国际集成电路制造(上海)有限公司 刻蚀方法
KR102225696B1 (ko) * 2014-09-01 2021-03-12 에스케이하이닉스 주식회사 연결 배선 구조체 형성 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319220A (ja) * 1989-06-15 1991-01-28 Matsushita Electron Corp 半導体装置の製造方法
KR0176199B1 (ko) * 1996-03-19 1999-04-15 김광호 반도체 소자의 접촉창 형성방법
JPH09308178A (ja) 1996-05-17 1997-11-28 Sony Corp スピンドルモータ
US5719089A (en) * 1996-06-21 1998-02-17 Vanguard International Semiconductor Corporation Method for etching polymer-assisted reduced small contacts for ultra large scale integration semiconductor devices
US5681773A (en) * 1996-10-28 1997-10-28 Vanguard International Semiconductor Corp. Method for forming a DRAM capacitor
US5904154A (en) * 1997-07-24 1999-05-18 Vanguard International Semiconductor Corporation Method for removing fluorinated photoresist layers from semiconductor substrates
KR20000045339A (ko) 1998-12-30 2000-07-15 김영환 반도체소자의 비트라인 형성방법
US6214747B1 (en) * 1999-10-28 2001-04-10 United Microelectronics Corp. Method for forming opening in a semiconductor device
US6492279B1 (en) * 2000-01-27 2002-12-10 Micron Technology, Inc. Plasma etching methods

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8124542B2 (en) 2007-09-07 2012-02-28 Renesas Electronics Corporation Method of fabricating semiconductor device
US8202802B2 (en) 2007-09-07 2012-06-19 Renesas Electronics Corporation Method of fabricating semiconductor device
CN101383273B (zh) * 2007-09-07 2012-11-07 瑞萨电子株式会社 制造半导体器件的方法
US8440575B2 (en) 2007-09-07 2013-05-14 Renesas Electronics Corporation Method of fabricating semiconductor device

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