JP3574004B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、平面型半導体集積回路チップと球状型半導体集積回路チップとの三次元的な組み合わせからなるシステム型の半導体装置に関する。
【0002】
【従来の技術】
現在、ネットワーク機器向けLSI、携帯機器向けLSIは多機能性を有し、かつ高性能と低コストが要望されている。この要望に答えるものとして一つの平面型半導体集積回路チップのXY面上に、LOGC、FLASH・SRAM、DRAM等の複数の異種の機能回路ブロックを集積したシステムLSIが提案されている。このシステムLSIは、複数の機能ブロックを一つの平面型半導体集積回路チップに集積するために、機能ブロック間の配線長を短くでき、動作を高速化し易く、しかも、集積化によってチップの個数を減らすことができるため、低コスト化に有利である。
また、近年、半導体素子の小型化の要請から、従来の平面型半導体集積回路チップの他に、球状型の半導体集積回路(例えば、アメリカ特許公報第5877943号)が提案されている。この球状型半導体集積回路チップは、大きさに対する表面積の割合が大きいので、この表面により多数の受動素子及び能動素子を組み込むことが可能となる。また、シリコンを球状に成形することは比較的容易であるので、製造設備全体のコストダウンを図れるという利点がある。
【0003】
【発明が解決しようとする課題】
しかしながら、配線面積の大きいチップの配線面上に、F/C実装でDRAM、FLASH・SRAM、バイポーラ等の異種機能を有する集積回路ブロックでシステム化するためには以下の問題がある。
1.複数の機能回路ブロックが集積されたシステムLSIを平面型半導体集積回路チップで構成する場合には、
(1)1チップ内に収めるがゆえに、仕様変更等が容易に行えない。
(2)XY平面でシステムを構成するので、チップサイズが大きくなる。
(3)チップ内機能が一部でも悪いとチップ全体が不良になり、歩留りが悪いので、コスト高となる。
(4)メモリとロジックの製造では、プロセスの温度の違い、多層配線総数の違い、容量膜の有無等の相違があり、同一プロセスでは製造しにくい。
2.また、機能回路が集積されたシステムLSIを球状型半導体集積回路チップで構成する場合には以下の問題がある。
(1)複数個の機能回路ブロックを相互接続する組立に問題があり、球体の表面の所定位置に形成された電極パッドと基板との間の結線が困難である。特に、前記公報記載のように、リード線を用いてこれを行うと、球状型半導体集積回路チップ同士の接続は極めて複雑な配線となり、しかも立体的であるので、結線作業が困難となるという問題がある。
そこで、本発明者は、一方の側に偏って電極パッドが形成されて比較的ワイヤボンディングの容易な平面型半導体集積回路チップの上方に球状型半導体集積回路チップを配置して結線を行えば、比較的配線が容易であり、更に平面型半導体集積回路チップに複雑な機能を有する回路(例えば、CPU)を組み込み、球状型半導体集積回路チップにその構造が比較的単一化された回路(例えば、メモリ)を組み込めば、双方の利点を有効に生かして更に高度の半導体装置を提供できると考え、本発明を完成した。
本発明はかかる事情に鑑みてなされたもので、平面型半導体集積回路チップと球状型半導体集積回路チップとの双方を用い、より高度に集成されたチップオンチップ型の半導体装置を提供することを目的とする。
【0004】
【課題を解決するための手段】
前記目的に沿う第1の発明に係る半導体装置は、表面側に、多数の第1の電極パッドが設けられた平面型半導体集積回路チップと、前記平面型半導体集積回路チップの各第1の電極パッドに接続される第1の接続端子を備えると共に、該第1の接続端子のそれぞれに連結される第2の接続端子を備えた導体リードを有する第1の回路基板と、前記第1の回路基板の上位置に配置され、多数の第2の電極パッドを有する球状型半導体集積回路チップと、前記球状型半導体集積回路チップの各第2の電極パッドと、対応する前記第2の接続端子とをそれぞれ連結するワイヤリードとを有している。
第1の発明において、前記平面型半導体集積回路チップの裏面側には、第2の回路基板が設けられ、前記第1の回路基板とボンディングワイヤによって連結されて、更に該第2の回路基板の裏面側にはソルダーバンプを備えた外部接続端子が設けられているのが好ましく、これによって、この半導体装置を他の基板に簡単に取付けて配線することができる。
【0005】
【0006】
【発明の実施の形態】
続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態につき説明し、本発明の理解に供する。
ここに、図1(A)、(B)は本発明の第1の実施の形態に係る半導体装置の断面図及びその部分拡大断面図、図2は同半導体装置の概略構成を示す平面図、図3は球状型半導体集積回路チップの配置図、図4は本発明の第2の実施の形態に係る半導体装置の部分拡大断面図である。
【0007】
図1〜図3に示すように、本発明の一実施の形態に係る半導体装置10は、平面型半導体集積回路チップ11と、この上に載っている第1の回路基板12と、第1の回路基板12の上に隙間を有して配置されている複数の球状型半導体集積回路チップ13と、平面型半導体集積回路チップ11の裏面側に配置されている第2の回路基板14とを備えている。以下、これらについて詳しく説明する。
平面型半導体集積回路チップ11は、シリコンウエハーの上部に通常の手段を用いて能動素子及び受動素子を含む電子回路(具体的にはCPU)が形成された後、所定大きさにサイジングされて製造され、平面型半導体集積回路チップ11の表面側には、この電子回路の接続端子である多数の第1の電極パッド15、16の群が形成されている。第1の電極パッド15は平面型半導体集積回路チップ11の表面側の周縁側に点在し、回路パターン23を構成する各導体リード15aの裏面側の第1の接続端子17が超音波接合等によって接合されている。この実施の形態では各導体リード15aの表面側が第2の接続端子22となっており、該第2の接続端子22はボンディングワイヤ30を介して下部に配置された第2の回路基板14と接続されている。
第1の電極パッド16の群は枠状に形成された第1の電極パッド15の群の内側に形成されて、各導体リード16aの一端側にある第1の接続端子17に超音波接合等によって接合され、各導体リード16aの他端側は第2の接続端子22を形成し、該第2の接続端子22は上部に配置された球状型半導体集積回路チップ13とスプリング性を有するワイヤリード25によって接続されている。
【0008】
平面型半導体集積回路チップ11の第1の電極パッド15、16を除く表面には絶縁性の被膜19が形成され、更にその上に実質的に平面型半導体集積回路チップ11と同一大きさの第1の回路基板12が載置されている。第1の回路基板12には、絶縁シートの一例であるポリイミドテープ20とその上部に回路パターン23が形成されている。この回路パターン23は前述のように、一方側に前記した第1の電極パッド15、16に接続される第1の接続端子17を備え、他方側には第2の接続端子22を備えた多数の導体リード15a、16aを有している。
【0009】
導体リード15a、16aの上は絶縁層の一例であるカバーレジスト24によって覆われている。第2の接続端子22の主要部は球状型半導体集積回路チップ13との連結を行うために、第1の回路基板12の内側に形成され、残りは第1の回路基板12の周縁側に配置されて外部接続端子となっている。
なお、この実施の形態においては、第1の回路基板12は絶縁シートの片面に回路パターンが形成されたものを使用したが、絶縁シートの両面に回路パターンが形成され、表裏面に形成された導体回路を導体スルーホールによって連結してもよい。
【0010】
カバーレジスト24の所定の位置には開口が設けられて、第2の接続端子22の上側は露出している。第1の回路基板12の中央側に配置された第2の接続端子22にはスプリング性を有するワイヤリード25を介して球状型半導体集積回路チップ13の各第2の電極パッド26と連結されている。これによって、図2に示すようにCPU回路となる一つの平面型半導体集積回路チップ11とROM及び/又はRAMとなる複数のメモリ回路とが連結されることになり、一つの半導体装置10を構成する。ここで、予め球状型半導体集積回路チップ13の第2の電極パッド26に所定方向を向けてワイヤリード25を取付けておき、この状態で第1の回路基板12の所定位置にこの球状型半導体集積回路チップ13を載せてそれぞれのワイヤリード25を導体リード16aを介して平面型半導体集積回路チップ11の各第1の電極パッド16に接合する。この接合の方法は導電性接着剤を使用してもよいし、半田を使用してもよい。球状型半導体集積回路チップ13と平面型半導体集積回路チップ11との連結が完了した後は、アンダーフィラー28によって覆われて固定されている。
球状型半導体集積回路チップ13は、例えば、アメリカ特許公報第5877943号に開示されているように、球体の表面に能動素子及び受動素子を含む回路が形成され、図3に示すように、表面の所定位置にはリング状に第2の電極パッド26が形成されている。
【0011】
平面型半導体集積回路チップ11の底部には、第2の回路基板14が配置されている。第2の回路基板14の表面側には多数の導体リードの集合からなる回路パターン29が形成されて、ボンディングワイヤ30によって第1の回路基板12の周縁部にある第2の接続端子22と連結されている。なお、ボンディングワイヤ30の代わりに、平面型半導体集積回路チップ11の上下に貫通するビヤホールを形成し、ビヤホールの上部と裏面側の第1の接続端子17とを連結し、ビヤホールの下部と基板とを直接接続するようにすることも可能であり、これによってより小型の半導体装置となる。
そして、第2の回路基板14の裏面側には前記回路パターン29と導体スルーホール31を介して連結される外部接続端子ランド32(図1(B)参照)が設けられ、この外部接続端子ランド32にはソルダーバンプの一例であるソルダーボール33が設けられている。このソルダーボール33は通常のCSP(チップサイズドパッケージ)と同様に格子状に配置されている。なお、ボンディングワイヤ30、及び球状型半導体集積回路チップ13は封止樹脂34(図1(A)参照)によって樹脂封止されて製品となって、下部から外部接続端子となるソルダーボール33のみが露出している。
【0012】
従って、この半導体装置10のみで内部にCPU及びこれに付属するRAM、ROMを備えたマイコンチップを形成することができる。球状型半導体集積回路チップ13は平面型半導体集積回路チップ11の不足する回路を補うことができるので、これによって、平面型半導体集積回路チップ11のみからなる半導体装置より更に高度な半導体装置を提供できる。
【0013】
続いて、図4には本発明の第2の実施の形態に係る半導体装置35を示すが、平面型半導体集積回路チップ11の上方に所定個数の球状型半導体集積回路チップ13が配置され、平面型半導体集積回路チップ11の表面側に設けた多数の第1の電極パッド16と、平面型半導体集積回路チップ11の上位置に配置された球状型半導体集積回路チップ13の多数の電極パッド26とは直接スプリング性を有するワイヤリード25によって連結されている。なお、平面型半導体集積回路チップ11の上部には絶縁性の被膜19が形成され、その上に更に絶縁シートの一例であるポリイミドテープ36が貼着されている。平面型半導体集積回路チップ11の上部に形成された第1の電極パッド16に符合する部分のポリイミドテープ36には開口が設けられて、ワイヤリード25の下端が挿通できるようになっている。なお、第1の電極パッド15に符合する部分のポリイミドテープ36にも開口が設けられている。
平面型半導体集積回路チップ11の外縁部に形成されている第1の電極パッド15は外部接続端子として、ボンディングワイヤ37を介して下部の回路基板38の導体回路39に接続されている。この導体回路39は最終的には、回路基板38の底部に配置されているソルダーバンプの一例であるソルダーボール40に連結されている。この半導体装置35は第1の実施の形態に係る半導体装置10と基本的構成は略同一で、平面型半導体集積回路チップ11がCPUを形成し、球状型半導体集積回路チップ13がRAMやROM等のメモリを構成し、これによって全体が一つのマイコンチップを構成している。なお、図1(B)及び図4において、42はカバーレジストを示す。
【0014】
前記実施の形態においては、平面型半導体集積回路チップがCPUを構成し、球状型半導体集積回路チップがRAMやROMであった場合の例を示したが、平面型半導体集積回路チップや球状型半導体集積回路チップがその他の処理要素(例えば、アンプ、I/O等)であっても本発明は適用される。
更に、この実施の形態においては、下部の基板のソルダーバンプから入出力信号や電源の供給を行っているが、球状型半導体集積回路チップの上方又は側方に端子を設けてこの部分から信号や電源を授受するようにしてもよい。
特に、球状型半導体集積回路チップを太陽電池や光センサーとし、平面型半導体集積回路チップをこの制御装置とすることによって、簡単な光検知装置を構成できる。
【0015】
【発明の効果】
請求項1、2記載の半導体装置は、以上のように構成されているので、球状型半導体集積回路チップと平面型半導体集積回路チップとを組み合わせてより高度に集成されたCOC(チップオンチップ)型の小型の半導体装置を構成できる。
また、各機能を組み合わせてシステムを構成するので、チップが不良であってもリペア交換が可能あり、これによってコストの低減が行える。
そして、各機能別にバージョンの変更が可能であり、システム機能の変更、設計の自由度が向上する。
そして、システムLSIをXY面でのシステム配置とし、チップ上に別機能を有する球状型半導体集積回路チップを搭載することによって、実装面積が小さい半導体装置を提供できる。
特に、請求項1記載の半導体装置のように、平面型半導体集積回路チップと球状型半導体集積回路チップとの間に第1の回路基板を配置することによって、平面型半導体集積回路チップの電極パッドの構成が球状型半導体集積回路チップの電極パッドの配置によって左右されず、比較的自由な半導体回路の設計ができる。
【0016】
請求項2記載の半導体装置においては第2の回路基板が設けられているので、平面型半導体集積回路チップの搭載が容易となる他、第2の回路基板の底部にソルダーバンプを形成することができ、これによって、半導体装置自体の配線が容易となる。
【図面の簡単な説明】
【図1】(A)、(B)は本発明の第1の実施の形態に係る半導体装置の断面図及びその部分拡大断面図である。
【図2】同半導体装置の概略構成を示す平面図である。
【図3】球状型半導体集積回路チップの配置図である。
【図4】本発明の第2の実施の形態に係る半導体装置の部分拡大断面図である。
【符号の説明】
10:半導体装置、11:平面型半導体集積回路チップ、12:第1の回路基板、13:球状型半導体集積回路チップ、14:第2の回路基板、15、16:第1の電極パッド、15a、16a:導体リード、17:第1の接続端子、19:被膜、20:ポリイミドテープ、22:第2の接続端子、23:回路パターン、24:カバーレジスト、25:ワイヤリード、26:第2の電極パッド、28:アンダーフィラー、29:回路パターン、30:ボンディングワイヤ、31:導体スルーホール、32:外部接続端子ランド、33:ソルダーボール、34:封止樹脂、35:半導体装置、36:ポリイミドテープ、37:ボンディングワイヤ、38:回路基板、39:導体回路、40:ソルダーボール、42:カバーレジスト
Claims (2)
- 表面側に、多数の第1の電極パッドが設けられた平面型半導体集積回路チップと、
前記平面型半導体集積回路チップの各第1の電極パッドに接続される第1の接続端子を備えると共に、該第1の接続端子のそれぞれに連結される第2の接続端子を備えた導体リードを有する第1の回路基板と、
前記第1の回路基板の上位置に配置され、多数の第2の電極パッドを有する球状型半導体集積回路チップと、
前記球状型半導体集積回路チップの各第2の電極パッドと、対応する前記第2の接続端子とをそれぞれ連結するワイヤリードとを有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記平面型半導体集積回路チップの裏面側には、第2の回路基板が設けられ、前記第1の回路基板とボンディングワイヤによって連結されて、更に該第2の回路基板の裏面側にはソルダーバンプを備えた外部接続端子が設けられていることを特徴とする半導体装置。
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