JP2002176351A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
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Abstract
(57)【要約】
【課題】低電位の電源電圧が非常に低電圧である場合
や、高電位の電源電圧と低電位の電源電圧との電圧差が
大きい場合であっても、高速動作が可能で消費電流も少
ないレベルシフタ回路を提供する。 【解決手段】入力端子がハイレベルからロウレベルに変
化した時、出力段のドライバのＰＭＯＳはオンしている
ので、出力段のＮＭＯＳがオンした時点で出力段のドラ
イバのＰＭＯＳおよびＮＭＯＳを介して貫通電流が流れ
る。しかし、プリドライバの出力信号により、出力段の
ドライバのＮＭＯＳがオンするのと同時に第１の補償用
トランジスタがオンされ、出力段のドライバのＰＭＯＳ
が素早くオフされるので、貫通電流による消費電力が削
減されると共に、出力端子は素早くディスチャージさ
れ、ロウレベルにドライブされる。
や、高電位の電源電圧と低電位の電源電圧との電圧差が
大きい場合であっても、高速動作が可能で消費電流も少
ないレベルシフタ回路を提供する。 【解決手段】入力端子がハイレベルからロウレベルに変
化した時、出力段のドライバのＰＭＯＳはオンしている
ので、出力段のＮＭＯＳがオンした時点で出力段のドラ
イバのＰＭＯＳおよびＮＭＯＳを介して貫通電流が流れ
る。しかし、プリドライバの出力信号により、出力段の
ドライバのＮＭＯＳがオンするのと同時に第１の補償用
トランジスタがオンされ、出力段のドライバのＰＭＯＳ
が素早くオフされるので、貫通電流による消費電力が削
減されると共に、出力端子は素早くディスチャージさ
れ、ロウレベルにドライブされる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の出力
端子をドライブする回路への信号の電圧レベルを変換す
るレベルシフタ回路に関するものである。
端子をドライブする回路への信号の電圧レベルを変換す
るレベルシフタ回路に関するものである。
【０００２】
【従来の技術】レベルシフタ回路は、信号の電圧レベル
を変換、例えば低電位の電圧から高電位の電圧ないしは
その逆に変換するもので、例えば半導体装置の出力回路
等で用いられている。
を変換、例えば低電位の電圧から高電位の電圧ないしは
その逆に変換するもので、例えば半導体装置の出力回路
等で用いられている。
【０００３】図４は、従来のレベルシフタ回路の一例の
構成回路図である。同図に示すレベルシフタ回路３４
は、入力端子ＩＮ２に印加される低電位の電圧ＶＣＣＬ
の振幅を持つ信号の電圧レベルを変換し、変換後の高電
位の電圧ＶＣＣＨの振幅を持つ信号を出力端子ＯＵＴ２
から出力するもので、出力段のドライバ１２と、その前
段のプリドライバ１４と、帰還用トランジスタのＰ型Ｍ
ＯＳトランジスタ（ＰＭＯＳ）１６とを備えている。
構成回路図である。同図に示すレベルシフタ回路３４
は、入力端子ＩＮ２に印加される低電位の電圧ＶＣＣＬ
の振幅を持つ信号の電圧レベルを変換し、変換後の高電
位の電圧ＶＣＣＨの振幅を持つ信号を出力端子ＯＵＴ２
から出力するもので、出力段のドライバ１２と、その前
段のプリドライバ１４と、帰還用トランジスタのＰ型Ｍ
ＯＳトランジスタ（ＰＭＯＳ）１６とを備えている。
【０００４】また、出力段のドライバ１２は、ＰＭＯＳ
２０およびＮＭＯＳ２２を備え、プリドライバ１４は、
ＰＭＯＳ２４およびＮＭＯＳ２６，２８を備えている。
出力段のドライバ１２のＰＭＯＳ２０は、高電位の電源
ＶＣＣＨと出力端子ＯＵＴ２との間に接続され、そのゲ
ートは内部ノードＮ２１に接続されている。また、ＮＭ
ＯＳ２２は、出力端子ＯＵＴ２とグランドとの間に接続
され、そのゲートは内部ノードＮ２２に接続されてい
る。
２０およびＮＭＯＳ２２を備え、プリドライバ１４は、
ＰＭＯＳ２４およびＮＭＯＳ２６，２８を備えている。
出力段のドライバ１２のＰＭＯＳ２０は、高電位の電源
ＶＣＣＨと出力端子ＯＵＴ２との間に接続され、そのゲ
ートは内部ノードＮ２１に接続されている。また、ＮＭ
ＯＳ２２は、出力端子ＯＵＴ２とグランドとの間に接続
され、そのゲートは内部ノードＮ２２に接続されてい
る。
【０００５】プリドライバ１４のＰＭＯＳ２４は、低電
位の電源ＶＣＣＬと内部ノードＮ２２との間に接続さ
れ、ＮＭＯＳ２６，２８は、それぞれ内部ノードＮ２
２，Ｎ２１とグランドとの間に接続されている。また、
これらのＰＭＯＳ２４およびＮＭＯＳ２６，２８のゲー
トは全て入力端子ＩＮ２に接続されている。帰還用トラ
ンジスタのＰＭＯＳ１６は高電位の電源ＶＣＣＨと内部
ノードＮ２１との間に接続され、そのゲートは出力端子
ＯＵＴ２に接続されている。
位の電源ＶＣＣＬと内部ノードＮ２２との間に接続さ
れ、ＮＭＯＳ２６，２８は、それぞれ内部ノードＮ２
２，Ｎ２１とグランドとの間に接続されている。また、
これらのＰＭＯＳ２４およびＮＭＯＳ２６，２８のゲー
トは全て入力端子ＩＮ２に接続されている。帰還用トラ
ンジスタのＰＭＯＳ１６は高電位の電源ＶＣＣＨと内部
ノードＮ２１との間に接続され、そのゲートは出力端子
ＯＵＴ２に接続されている。
【０００６】このレベルシフタ回路３４では、入力端子
ＩＮ２がロウレベルからハイレベルまたはその逆に変化
した時、出力端子ＯＵＴ２は、ロウレベルからハイレベ
ルまたはその逆に変化する。
ＩＮ２がロウレベルからハイレベルまたはその逆に変化
した時、出力端子ＯＵＴ２は、ロウレベルからハイレベ
ルまたはその逆に変化する。
【０００７】入力端子ＩＮ２がハイレベル（低電位の電
源電圧ＶＣＣＬ）の時は、プリドライバ１４のＰＭＯＳ
２４はオフ、ＮＭＯＳ２６，２８はオンしており、内部
ノードＮ２１，Ｎ２２はいずれもロウレベルである。し
たがって、出力段のドライバ１２のＰＭＯＳ２０はオ
ン、ＮＭＯＳ２２はオフしており、出力端子ＯＵＴ２は
ハイレベル（高電位の電源電圧ＶＣＣＨ）にドライブさ
れているので、帰還用トランジスタのＰＭＯＳ１６はオ
フしている。
源電圧ＶＣＣＬ）の時は、プリドライバ１４のＰＭＯＳ
２４はオフ、ＮＭＯＳ２６，２８はオンしており、内部
ノードＮ２１，Ｎ２２はいずれもロウレベルである。し
たがって、出力段のドライバ１２のＰＭＯＳ２０はオ
ン、ＮＭＯＳ２２はオフしており、出力端子ＯＵＴ２は
ハイレベル（高電位の電源電圧ＶＣＣＨ）にドライブさ
れているので、帰還用トランジスタのＰＭＯＳ１６はオ
フしている。
【０００８】図２の波形図に示すように、入力端子ＩＮ
２がハイレベルからロウレベルに変化すると、プリドラ
イバ１４のＰＭＯＳ２４はオン、ＮＭＯＳ２６，２８は
オフし、内部ノードＮ２２はチャージアップされる。こ
の時点では、内部ノードＮ２１は、プリドライバ１４の
ＮＭＯＳ２８および帰還用トランジスタのＰＭＯＳ１６
が共にオフしているのでフローティングロウ状態であ
り、出力段のドライバ１２のＰＭＯＳ２０はオンしたま
まの状態である。
２がハイレベルからロウレベルに変化すると、プリドラ
イバ１４のＰＭＯＳ２４はオン、ＮＭＯＳ２６，２８は
オフし、内部ノードＮ２２はチャージアップされる。こ
の時点では、内部ノードＮ２１は、プリドライバ１４の
ＮＭＯＳ２８および帰還用トランジスタのＰＭＯＳ１６
が共にオフしているのでフローティングロウ状態であ
り、出力段のドライバ１２のＰＭＯＳ２０はオンしたま
まの状態である。
【０００９】出力段のドライバ１２のＮＭＯＳ２２は、
内部ノードＮ２２がチャージアップされて、ＮＭＯＳ２
２のしきい値電圧よりも高くなった時点でオンし、出力
端子ＯＵＴ２はディスチャージされる。なお、この時点
では、前述のように、出力段のドライバ１２のＰＭＯＳ
２０はオンしており、高電位の電源ＶＣＣＨから出力段
のドライバ１２のＰＭＯＳ２０およびＮＭＯＳ２２を介
しグランドに対して貫通電流が流れる。
内部ノードＮ２２がチャージアップされて、ＮＭＯＳ２
２のしきい値電圧よりも高くなった時点でオンし、出力
端子ＯＵＴ２はディスチャージされる。なお、この時点
では、前述のように、出力段のドライバ１２のＰＭＯＳ
２０はオンしており、高電位の電源ＶＣＣＨから出力段
のドライバ１２のＰＭＯＳ２０およびＮＭＯＳ２２を介
しグランドに対して貫通電流が流れる。
【００１０】帰還用トランジスタのＰＭＯＳ１６は、出
力端子ＯＵＴ２がディスチャージされて、高電位の電源
電圧ＶＣＣＨよりもＰＭＯＳ１６のしきい値電圧以上低
くなった時点でオンし、内部ノードＮ２１はハイレベル
（高電位の電源電圧ＶＣＣＨ）にチャージアップされ
る。この時点で、出力段のドライバ１２のＰＭＯＳ２０
は完全にオフし、出力端子ＯＵＴ２は、出力段のドライ
バ１２のＮＭＯＳ２２によりロウレベルにドライブされ
る。
力端子ＯＵＴ２がディスチャージされて、高電位の電源
電圧ＶＣＣＨよりもＰＭＯＳ１６のしきい値電圧以上低
くなった時点でオンし、内部ノードＮ２１はハイレベル
（高電位の電源電圧ＶＣＣＨ）にチャージアップされ
る。この時点で、出力段のドライバ１２のＰＭＯＳ２０
は完全にオフし、出力端子ＯＵＴ２は、出力段のドライ
バ１２のＮＭＯＳ２２によりロウレベルにドライブされ
る。
【００１１】続いて、入力端子ＩＮ２がロウレベルから
ハイレベルに変化すると、プリドライバ１４のＰＭＯＳ
２４はオフ、ＮＭＯＳ２６，２８はオンし、内部ノード
Ｎ２１，Ｎ２２は同時にディスチャージされる。なお、
この時点では、帰還用トランジスタのＰＭＯＳ１６はオ
ンしたままの状態であり、高電位の電源ＶＣＣＨから、
帰還用トランジスタのＰＭＯＳ１６およびプリドライバ
１４のＮＭＯＳ２８を介しグランドに対して貫通電流が
流れる。
ハイレベルに変化すると、プリドライバ１４のＰＭＯＳ
２４はオフ、ＮＭＯＳ２６，２８はオンし、内部ノード
Ｎ２１，Ｎ２２は同時にディスチャージされる。なお、
この時点では、帰還用トランジスタのＰＭＯＳ１６はオ
ンしたままの状態であり、高電位の電源ＶＣＣＨから、
帰還用トランジスタのＰＭＯＳ１６およびプリドライバ
１４のＮＭＯＳ２８を介しグランドに対して貫通電流が
流れる。
【００１２】出力段のドライバ１２のＰＭＯＳ２０は、
内部ノードＮ２１がディスチャージされて、高電位の電
源電圧ＶＣＣＨ−ＰＭＯＳ２０のしきい値電圧以上低く
なった時点でオンする。これにより、出力端子ＯＵＴ２
は、ＰＭＯＳ２０によりチャージアップされる。また、
出力段のドライバ１２のＮＭＯＳ２２は、内部ノードＮ
２２がディスチャージされて、ＮＭＯＳ２２のしきい値
電圧よりも低くなった時点でオフする。
内部ノードＮ２１がディスチャージされて、高電位の電
源電圧ＶＣＣＨ−ＰＭＯＳ２０のしきい値電圧以上低く
なった時点でオンする。これにより、出力端子ＯＵＴ２
は、ＰＭＯＳ２０によりチャージアップされる。また、
出力段のドライバ１２のＮＭＯＳ２２は、内部ノードＮ
２２がディスチャージされて、ＮＭＯＳ２２のしきい値
電圧よりも低くなった時点でオフする。
【００１３】帰還用トランジスタのＰＭＯＳ１６は、出
力端子ＯＵＴ２がチャージアップされて、高電位の電源
電圧ＶＣＣＨ−ＰＭＯＳ１６のしきい値電圧よりも高く
なった時点でオフする。これにより、内部ノードＮ２１
は、プリドライバ１４のＮＭＯＳ２８を介してロウレベ
ルにドライブされ、これに応じて、出力端子ＯＵＴ２
は、出力段のドライバ１２のＰＭＯＳ２０によりハイレ
ベル（高電位の電源電圧ＶＣＣＨ）にドライブされる。
力端子ＯＵＴ２がチャージアップされて、高電位の電源
電圧ＶＣＣＨ−ＰＭＯＳ１６のしきい値電圧よりも高く
なった時点でオフする。これにより、内部ノードＮ２１
は、プリドライバ１４のＮＭＯＳ２８を介してロウレベ
ルにドライブされ、これに応じて、出力端子ＯＵＴ２
は、出力段のドライバ１２のＰＭＯＳ２０によりハイレ
ベル（高電位の電源電圧ＶＣＣＨ）にドライブされる。
【００１４】図示例のレベルシフタ回路３４では、ＰＭ
ＯＳ１６で帰還をかける回路構成であるため、入力端子
ＩＮ２がハイレベルからロウレベルに変化した時、出力
端子ＯＵＴ２がディスチャージされて、帰還用トランジ
スタのＰＭＯＳ１６がオンし、さらにＰＭＯＳ１６を介
して供給される電流により、出力段のドライバ１２のＰ
ＭＯＳ２０が完全にオフする電位に内部ノードＮ２１が
チャージアップされるまでは、ＰＭＯＳ２０がオンして
いる。
ＯＳ１６で帰還をかける回路構成であるため、入力端子
ＩＮ２がハイレベルからロウレベルに変化した時、出力
端子ＯＵＴ２がディスチャージされて、帰還用トランジ
スタのＰＭＯＳ１６がオンし、さらにＰＭＯＳ１６を介
して供給される電流により、出力段のドライバ１２のＰ
ＭＯＳ２０が完全にオフする電位に内部ノードＮ２１が
チャージアップされるまでは、ＰＭＯＳ２０がオンして
いる。
【００１５】したがって、貫通電流により消費電流が増
大するという問題の他にも、低電位の電源電圧ＶＣＣＬ
が低い場合や、高電位の電源電圧ＶＣＣＨおよび低電位
の電源電圧ＶＣＣＬの電圧差が大きい場合には、出力段
のドライバ１２のＮＭＯＳ２２によるディスチャージが
ＰＭＯＳ２０によるチャージアップにより妨げられ、動
作速度が極端に低下したり、ＰＮ（ＰＭＯＳおよびＮＭ
ＯＳ）のバランスが崩れ、レイアウト配置上の形状に無
理が発生するという問題があった。
大するという問題の他にも、低電位の電源電圧ＶＣＣＬ
が低い場合や、高電位の電源電圧ＶＣＣＨおよび低電位
の電源電圧ＶＣＣＬの電圧差が大きい場合には、出力段
のドライバ１２のＮＭＯＳ２２によるディスチャージが
ＰＭＯＳ２０によるチャージアップにより妨げられ、動
作速度が極端に低下したり、ＰＮ（ＰＭＯＳおよびＮＭ
ＯＳ）のバランスが崩れ、レイアウト配置上の形状に無
理が発生するという問題があった。
【００１６】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、低電位の電源電圧が
非常に低電圧である場合や、高電位の電源電圧と低電位
の電源電圧との電圧差が大きい場合であっても、高速動
作が可能で消費電流も少ないレベルシフタ回路を提供す
ることにある。
従来技術に基づく問題点を解消し、低電位の電源電圧が
非常に低電圧である場合や、高電位の電源電圧と低電位
の電源電圧との電圧差が大きい場合であっても、高速動
作が可能で消費電流も少ないレベルシフタ回路を提供す
ることにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、信号の電圧レベルを低電位の電圧から高
電位の電圧に変換するレベルシフタ回路であって、高電
位の電源と前記出力端子との間に接続され、第１の内部
ノードの電圧レベルに応じて前記出力端子をチャージア
ップする第１のトランジスタ、および、前記出力端子と
グランドとの間に接続され、第２の内部ノードの電圧レ
ベルに応じて前記出力端子をディスチャージする第２の
トランジスタを備える出力段のドライバと、低電位の電
源と前記第２の内部ノードとの間に接続され、前記入力
端子の電圧レベルに応じて前記第２の内部ノードをチャ
ージアップする第３のトランジスタ、前記第２の内部ノ
ードとグランドとの間に接続され、前記入力端子の電圧
レベルに応じて前記第２の内部ノードをディスチャージ
する第４のトランジスタ、および、前記第１の内部ノー
ドとグランドとの間に接続され、前記入力端子の電圧レ
ベルに応じて前記第１の内部ノードをディスチャージす
る第５のトランジスタを備えるプリドライバと、前記高
電位の電源と前記第１の内部ノードとの間に接続され、
前記出力端子の電圧レベルに応じて、前記第１の内部ノ
ードをチャージアップする帰還用トランジスタと、前記
高電位の電源と前記第１の内部ノードとの間に接続さ
れ、前記第２の内部ノードの電圧レベルに応じて、前記
第１の内部ノードをチャージアップする補償用トランジ
スタとを備えていることを特徴とするレベルシフタ回路
を提供するものである。
に、本発明は、信号の電圧レベルを低電位の電圧から高
電位の電圧に変換するレベルシフタ回路であって、高電
位の電源と前記出力端子との間に接続され、第１の内部
ノードの電圧レベルに応じて前記出力端子をチャージア
ップする第１のトランジスタ、および、前記出力端子と
グランドとの間に接続され、第２の内部ノードの電圧レ
ベルに応じて前記出力端子をディスチャージする第２の
トランジスタを備える出力段のドライバと、低電位の電
源と前記第２の内部ノードとの間に接続され、前記入力
端子の電圧レベルに応じて前記第２の内部ノードをチャ
ージアップする第３のトランジスタ、前記第２の内部ノ
ードとグランドとの間に接続され、前記入力端子の電圧
レベルに応じて前記第２の内部ノードをディスチャージ
する第４のトランジスタ、および、前記第１の内部ノー
ドとグランドとの間に接続され、前記入力端子の電圧レ
ベルに応じて前記第１の内部ノードをディスチャージす
る第５のトランジスタを備えるプリドライバと、前記高
電位の電源と前記第１の内部ノードとの間に接続され、
前記出力端子の電圧レベルに応じて、前記第１の内部ノ
ードをチャージアップする帰還用トランジスタと、前記
高電位の電源と前記第１の内部ノードとの間に接続さ
れ、前記第２の内部ノードの電圧レベルに応じて、前記
第１の内部ノードをチャージアップする補償用トランジ
スタとを備えていることを特徴とするレベルシフタ回路
を提供するものである。
【００１８】ここで、上記記載のレベルシフタ回路であ
って、さらに、前記高電位の電源と前記出力端子との間
に接続され、前記入力端子の電圧レベルに応じて、前記
出力端子をチャージアップする第２の補償用トランジス
タを備えているのが好ましい。
って、さらに、前記高電位の電源と前記出力端子との間
に接続され、前記入力端子の電圧レベルに応じて、前記
出力端子をチャージアップする第２の補償用トランジス
タを備えているのが好ましい。
【００１９】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のレベルシフタ回路を詳細に説
明する。
施例に基づいて、本発明のレベルシフタ回路を詳細に説
明する。
【００２０】図１は、本発明のレベルシフタ回路の第１
の実施例の構成回路図である。同図に示すレベルシフタ
回路１０は、半導体装置の出力端子をドライブする信号
の電圧レベルを低電位の電圧から高電位の電圧に変換す
るもので、出力段のドライバ１２と、その前段のプリド
ライバ１４と、帰還用トランジスタのＰ型ＭＯＳトラン
ジスタ（ＰＭＯＳ）１６と、補償用トランジスタのＮ型
ＭＯＳトランジスタ（ＮＭＯＳ）１８とを備えている。
の実施例の構成回路図である。同図に示すレベルシフタ
回路１０は、半導体装置の出力端子をドライブする信号
の電圧レベルを低電位の電圧から高電位の電圧に変換す
るもので、出力段のドライバ１２と、その前段のプリド
ライバ１４と、帰還用トランジスタのＰ型ＭＯＳトラン
ジスタ（ＰＭＯＳ）１６と、補償用トランジスタのＮ型
ＭＯＳトランジスタ（ＮＭＯＳ）１８とを備えている。
【００２１】図示例のレベルシフタ回路１０において、
まず、出力段のドライバ１２は、プリドライバ１４の出
力信号に応じて、出力端子ＯＵＴ１をドライブするもの
で、ＰＭＯＳ２０およびＮＭＯＳ２２を備えている。Ｐ
ＭＯＳ２０は、高電位の電源ＶＣＣＨと出力端子ＯＵＴ
１との間に接続され、ＮＭＯＳ２２は、出力端子ＯＵＴ
１とグランドとの間に接続されている。また、ＰＭＯＳ
２０およびＮＭＯＳ２２のゲートはそれぞれ内部ノード
Ｎ１１，Ｎ１２に接続されている。
まず、出力段のドライバ１２は、プリドライバ１４の出
力信号に応じて、出力端子ＯＵＴ１をドライブするもの
で、ＰＭＯＳ２０およびＮＭＯＳ２２を備えている。Ｐ
ＭＯＳ２０は、高電位の電源ＶＣＣＨと出力端子ＯＵＴ
１との間に接続され、ＮＭＯＳ２２は、出力端子ＯＵＴ
１とグランドとの間に接続されている。また、ＰＭＯＳ
２０およびＮＭＯＳ２２のゲートはそれぞれ内部ノード
Ｎ１１，Ｎ１２に接続されている。
【００２２】続いて、プリドライバ１４は、入力端子Ｉ
Ｎ１に与えられた信号に応じて、内部ノードＮ１１，Ｎ
１２をドライブするもので、ＰＭＯＳ２４およびＮＭＯ
Ｓ２６，２８を備えている。ＰＭＯＳ２４は、低電位の
電源ＶＣＣＬと内部ノードＮ１２との間に接続され、Ｎ
ＭＯＳ２６，２８は、それぞれ内部ノードＮ１２，Ｎ１
１とグランドとの間にそれぞれ接続されている。また、
ＰＭＯＳ２４およびＮＭＯＳ２６，２８のゲートは共に
入力端子ＩＮ１に接続されている。
Ｎ１に与えられた信号に応じて、内部ノードＮ１１，Ｎ
１２をドライブするもので、ＰＭＯＳ２４およびＮＭＯ
Ｓ２６，２８を備えている。ＰＭＯＳ２４は、低電位の
電源ＶＣＣＬと内部ノードＮ１２との間に接続され、Ｎ
ＭＯＳ２６，２８は、それぞれ内部ノードＮ１２，Ｎ１
１とグランドとの間にそれぞれ接続されている。また、
ＰＭＯＳ２４およびＮＭＯＳ２６，２８のゲートは共に
入力端子ＩＮ１に接続されている。
【００２３】帰還用トランジスタのＰＭＯＳ１６は、出
力端子ＯＵＴ１にドライブされた信号に応じて、内部ノ
ードＮ１１をハイレベル（高電位の電源電圧ＶＣＣＨ）
にドライブするものである。ＰＭＯＳ１６は、高電位の
電源ＶＣＣＨと内部ノードＮ１１との間に接続され、そ
のゲートは出力端子ＯＵＴ１に接続されている。
力端子ＯＵＴ１にドライブされた信号に応じて、内部ノ
ードＮ１１をハイレベル（高電位の電源電圧ＶＣＣＨ）
にドライブするものである。ＰＭＯＳ１６は、高電位の
電源ＶＣＣＨと内部ノードＮ１１との間に接続され、そ
のゲートは出力端子ＯＵＴ１に接続されている。
【００２４】補償用トランジスタのＮＭＯＳ１８は、プ
リドライバ１４の出力信号に応じて、内部ノードＮ１１
をハイレベル（低電位の電源電圧ＶＣＣＬ−ＮＭＯＳ１
８のしきい値電圧）にドライブするものである。ＮＭＯ
Ｓ１８は、高電位の電源ＶＣＣＨと内部ノードＮ１１と
の間に接続され、そのゲートは内部ノードＮ１１に接続
されている。
リドライバ１４の出力信号に応じて、内部ノードＮ１１
をハイレベル（低電位の電源電圧ＶＣＣＬ−ＮＭＯＳ１
８のしきい値電圧）にドライブするものである。ＮＭＯ
Ｓ１８は、高電位の電源ＶＣＣＨと内部ノードＮ１１と
の間に接続され、そのゲートは内部ノードＮ１１に接続
されている。
【００２５】次に、図２に示す波形図を参照しながら、
入力端子ＩＮ１がハイレベルからロウレベルに変化する
場合を例に挙げて、レベルシフタ回路１０の動作を説明
する。なお、図２中、縦軸は電圧（Ｖ）、横軸は時間
（Ｔ）を表す。
入力端子ＩＮ１がハイレベルからロウレベルに変化する
場合を例に挙げて、レベルシフタ回路１０の動作を説明
する。なお、図２中、縦軸は電圧（Ｖ）、横軸は時間
（Ｔ）を表す。
【００２６】入力端子ＩＮ１がハイレベル（低電位の電
源電圧ＶＣＣＬ）の時、プリドライバ１４のＰＭＯＳ２
４はオフ、ＮＭＯＳ２６，２８はオンしており、内部ノ
ードＮ１１，Ｎ１２はいずれもロウレベルである。した
がって、出力段のドライバ１２のＰＭＯＳ２０はオン、
ＮＭＯＳ２２はオフ、補償用トランジスタのＮＭＯＳは
オフしており、出力端子ＯＵＴ１はハイレベル（高電位
の電源電圧ＶＣＣＨ）にドライブされているので、帰還
用トランジスタのＰＭＯＳ１６はオフしている。
源電圧ＶＣＣＬ）の時、プリドライバ１４のＰＭＯＳ２
４はオフ、ＮＭＯＳ２６，２８はオンしており、内部ノ
ードＮ１１，Ｎ１２はいずれもロウレベルである。した
がって、出力段のドライバ１２のＰＭＯＳ２０はオン、
ＮＭＯＳ２２はオフ、補償用トランジスタのＮＭＯＳは
オフしており、出力端子ＯＵＴ１はハイレベル（高電位
の電源電圧ＶＣＣＨ）にドライブされているので、帰還
用トランジスタのＰＭＯＳ１６はオフしている。
【００２７】図２の波形図に示すように、入力端子ＩＮ
１がハイレベルからロウレベルに変化すると、プリドラ
イバ１４のＰＭＯＳ２４はオン、ＮＭＯＳ２６，２８は
オフし、内部ノードＮ１２はチャージアップされる。補
償用トランジスタのＮＭＯＳ１８は、内部ノードＮ１２
がチャージアップされて、ＮＭＯＳ１８のしきい値電圧
よりも高くなった時点でオンし、これにより、内部ノー
ドＮ１１もチャージアップされる。
１がハイレベルからロウレベルに変化すると、プリドラ
イバ１４のＰＭＯＳ２４はオン、ＮＭＯＳ２６，２８は
オフし、内部ノードＮ１２はチャージアップされる。補
償用トランジスタのＮＭＯＳ１８は、内部ノードＮ１２
がチャージアップされて、ＮＭＯＳ１８のしきい値電圧
よりも高くなった時点でオンし、これにより、内部ノー
ドＮ１１もチャージアップされる。
【００２８】また、出力段のドライバ１２のＮＭＯＳ２
２は、内部ノードＮ１２がチャージアップされて、ＮＭ
ＯＳ２２のしきい値電圧よりも高くなった時点でオン
し、出力端子ＯＵＴ１はディスチャージされる。なお、
この時点では、内部ノードＮ１１がチャージアップされ
ると共に、出力段のドライバ１２のＰＭＯＳ２０はオン
からオフへの遷移中であり、高電位の電源ＶＣＣＨから
ＰＭＯＳ２０およびＮＭＯＳ２２を介しグランドに対し
て貫通電流が流れる。
２は、内部ノードＮ１２がチャージアップされて、ＮＭ
ＯＳ２２のしきい値電圧よりも高くなった時点でオン
し、出力端子ＯＵＴ１はディスチャージされる。なお、
この時点では、内部ノードＮ１１がチャージアップされ
ると共に、出力段のドライバ１２のＰＭＯＳ２０はオン
からオフへの遷移中であり、高電位の電源ＶＣＣＨから
ＰＭＯＳ２０およびＮＭＯＳ２２を介しグランドに対し
て貫通電流が流れる。
【００２９】帰還用トランジスタのＰＭＯＳ１６は、出
力端子ＯＵＴ１がディスチャージされて、高電位の電源
電圧ＶＣＣＨよりもＰＭＯＳ１６のしきい値電圧以上低
くなった時点でオンする。そして、内部ノードＮ１１が
チャージアップされ、高電位の電源電圧ＶＣＣＨ−ＰＭ
ＯＳ２０のしきい値電圧よりも高くなった時点で、出力
段のドライバ１２のＰＭＯＳ２０は完全にオフし、出力
端子ＯＵＴ１は、出力段のドライバ１２のＮＭＯＳ２２
によりロウレベルにドライブされる。
力端子ＯＵＴ１がディスチャージされて、高電位の電源
電圧ＶＣＣＨよりもＰＭＯＳ１６のしきい値電圧以上低
くなった時点でオンする。そして、内部ノードＮ１１が
チャージアップされ、高電位の電源電圧ＶＣＣＨ−ＰＭ
ＯＳ２０のしきい値電圧よりも高くなった時点で、出力
段のドライバ１２のＰＭＯＳ２０は完全にオフし、出力
端子ＯＵＴ１は、出力段のドライバ１２のＮＭＯＳ２２
によりロウレベルにドライブされる。
【００３０】なお、補償用トランジスタのＮＭＯＳ１８
は、帰還用トランジスタのＰＭＯＳ１６がオフの期間は
ＮＭＯＳ１８自身により、また、帰還用トランジスタの
ＰＭＯＳ１６がオンした後は、補償用トランジスタのＮ
ＭＯＳ１８および帰還用トランジスタのＰＭＯＳ１６の
両方により内部ノードＮ１１がチャージアップされ、低
電位の電源電圧ＶＣＣＬ−ＮＭＯＳ１８のしきい値電圧
よりも高くなった時点でオフする。
は、帰還用トランジスタのＰＭＯＳ１６がオフの期間は
ＮＭＯＳ１８自身により、また、帰還用トランジスタの
ＰＭＯＳ１６がオンした後は、補償用トランジスタのＮ
ＭＯＳ１８および帰還用トランジスタのＰＭＯＳ１６の
両方により内部ノードＮ１１がチャージアップされ、低
電位の電源電圧ＶＣＣＬ−ＮＭＯＳ１８のしきい値電圧
よりも高くなった時点でオフする。
【００３１】続いて、入力端子ＩＮ１がロウレベルから
ハイレベルに変化すると、プリドライバ１４のＰＭＯＳ
２４はオフ、ＮＭＯＳ２６，２８はオンし、内部ノード
Ｎ１１，Ｎ１２は同時にディスチャージされる。なお、
この時点では、帰還用トランジスタのＰＭＯＳ１６はオ
ンしたままの状態であり、高電位の電源ＶＣＣＨからＰ
ＭＯＳ１６およびＮＭＯＳ２８を介しグランドに対して
貫通電流が流れる。また、補償用トランジスタのＮＭＯ
Ｓ１８は既にオフしている。
ハイレベルに変化すると、プリドライバ１４のＰＭＯＳ
２４はオフ、ＮＭＯＳ２６，２８はオンし、内部ノード
Ｎ１１，Ｎ１２は同時にディスチャージされる。なお、
この時点では、帰還用トランジスタのＰＭＯＳ１６はオ
ンしたままの状態であり、高電位の電源ＶＣＣＨからＰ
ＭＯＳ１６およびＮＭＯＳ２８を介しグランドに対して
貫通電流が流れる。また、補償用トランジスタのＮＭＯ
Ｓ１８は既にオフしている。
【００３２】出力段のドライバ１２のＰＭＯＳ２０は、
内部ノードＮ１１がディスチャージされて、高電位の電
源電圧ＶＣＣＨ−ＰＭＯＳ２０のしきい値電圧以上低く
なった時点でオンする。これにより、出力端子ＯＵＴ１
は、ＰＭＯＳ２０によりチャージアップされる。また、
出力段のドライバ１２のＮＭＯＳ２２は、内部ノードＮ
１２がディスチャージされて、ＮＭＯＳ２２のしきい値
電圧よりも低くなった時点でオフする。
内部ノードＮ１１がディスチャージされて、高電位の電
源電圧ＶＣＣＨ−ＰＭＯＳ２０のしきい値電圧以上低く
なった時点でオンする。これにより、出力端子ＯＵＴ１
は、ＰＭＯＳ２０によりチャージアップされる。また、
出力段のドライバ１２のＮＭＯＳ２２は、内部ノードＮ
１２がディスチャージされて、ＮＭＯＳ２２のしきい値
電圧よりも低くなった時点でオフする。
【００３３】帰還用トランジスタのＰＭＯＳ１６は、出
力端子ＯＵＴ１がチャージアップされて、高電位の電源
電圧ＶＣＣＨ−ＰＭＯＳ１６のしきい値電圧よりも高く
なった時点でオフする。これにより、内部ノードＮ１１
は、プリドライバ１４のＮＭＯＳ２８を介してロウレベ
ルにドライブされる。出力端子ＯＵＴ１は、出力段のド
ライバ１２のＰＭＯＳ２０によりハイレベル（高電位の
電源電圧ＶＣＣＨ）にドライブされる。
力端子ＯＵＴ１がチャージアップされて、高電位の電源
電圧ＶＣＣＨ−ＰＭＯＳ１６のしきい値電圧よりも高く
なった時点でオフする。これにより、内部ノードＮ１１
は、プリドライバ１４のＮＭＯＳ２８を介してロウレベ
ルにドライブされる。出力端子ＯＵＴ１は、出力段のド
ライバ１２のＰＭＯＳ２０によりハイレベル（高電位の
電源電圧ＶＣＣＨ）にドライブされる。
【００３４】以上のように、図示例のレベルシフタ回路
１０では、出力端子ＯＵＴ１がハイレベルからロウレベ
ルに遷移する時、出力段のドライバ１２のＮＭＯＳ２２
がオンするのと同時に、補償用トランジスタのＮＭＯＳ
１８がオンして内部ノードＮ１１がチャージアップさ
れ、この時点で出力段のドライバ１２のＰＭＯＳ２０が
オンからオフに遷移し始めるので、貫通電流が削減され
ると共に、出力端子ＯＵＴ１が高速にディスチャージさ
れる。
１０では、出力端子ＯＵＴ１がハイレベルからロウレベ
ルに遷移する時、出力段のドライバ１２のＮＭＯＳ２２
がオンするのと同時に、補償用トランジスタのＮＭＯＳ
１８がオンして内部ノードＮ１１がチャージアップさ
れ、この時点で出力段のドライバ１２のＰＭＯＳ２０が
オンからオフに遷移し始めるので、貫通電流が削減され
ると共に、出力端子ＯＵＴ１が高速にディスチャージさ
れる。
【００３５】次に、本発明の第２の実施例を説明する。
【００３６】図２は、本発明のレベルシフタ回路の第２
の実施例の構成回路図である。同図に示すレベルシフタ
回路３０は、図１に示すレベルシフタ回路１０と比較し
て、さらに、補償用トランジスタのＮＭＯＳ３２を備え
ている。ＮＭＯＳ３２は、高電位の電源ＶＣＣＨと出力
端子ＯＵＴ１との間に接続され、そのゲートは入力端子
ＩＮ１に接続されている。なお、これ以外のレベルシフ
タ回路３０の構成は、図１に示すレベルシフタ回路１０
と全く同じである。
の実施例の構成回路図である。同図に示すレベルシフタ
回路３０は、図１に示すレベルシフタ回路１０と比較し
て、さらに、補償用トランジスタのＮＭＯＳ３２を備え
ている。ＮＭＯＳ３２は、高電位の電源ＶＣＣＨと出力
端子ＯＵＴ１との間に接続され、そのゲートは入力端子
ＩＮ１に接続されている。なお、これ以外のレベルシフ
タ回路３０の構成は、図１に示すレベルシフタ回路１０
と全く同じである。
【００３７】図示例のレベルシフタ回路３０では、入力
端子ＩＮ１がハイレベルからロウレベルに変化した時の
動作は、補償用トランジスタのＮＭＯＳ３２がオンから
オフになる点を除いて図１に示すレベルシフタ回路１０
の場合と同じである。一方、入力端子ＩＮ１がロウレベ
ルからハイレベルに変化すると、図１に示すレベルシフ
タ回路１０の場合の動作に加えて、さらに補償用トラン
ジスタのＮＭＯＳ３２もオンし、出力端子ＯＵＴ１がチ
ャージアップされる。
端子ＩＮ１がハイレベルからロウレベルに変化した時の
動作は、補償用トランジスタのＮＭＯＳ３２がオンから
オフになる点を除いて図１に示すレベルシフタ回路１０
の場合と同じである。一方、入力端子ＩＮ１がロウレベ
ルからハイレベルに変化すると、図１に示すレベルシフ
タ回路１０の場合の動作に加えて、さらに補償用トラン
ジスタのＮＭＯＳ３２もオンし、出力端子ＯＵＴ１がチ
ャージアップされる。
【００３８】図示例のレベルシフタ回路３０では、入力
端子ＩＮ１がロウレベルからハイレベルに変化するのと
同時に、補償用トランジスタのＮＭＯＳ３２がオンし、
出力端子ＯＵＴ１がチャージアップされ始めるので、帰
還用トランジスタのＰＭＯＳ１６を素早くオフして貫通
電流を削減し、内部ノードＮ１１をロウレベルにドライ
ブして、出力段のドライバ１２のＰＭＯＳ２０を素早く
オンできるため、出力端子ＯＵＴ１が高速にチャージア
ップされる。
端子ＩＮ１がロウレベルからハイレベルに変化するのと
同時に、補償用トランジスタのＮＭＯＳ３２がオンし、
出力端子ＯＵＴ１がチャージアップされ始めるので、帰
還用トランジスタのＰＭＯＳ１６を素早くオフして貫通
電流を削減し、内部ノードＮ１１をロウレベルにドライ
ブして、出力段のドライバ１２のＰＭＯＳ２０を素早く
オンできるため、出力端子ＯＵＴ１が高速にチャージア
ップされる。
【００３９】なお、補償用トランジスタのＮＭＯＳ３２
は、出力段のドライバ１２のＰＭＯＳ２０がオフの期間
はＮＭＯＳ３２自身により、また、出力段のドライバ１
２のＰＭＯＳ２０がオンした後は、補償用トランジスタ
のＮＭＯＳ３２および出力段のドライバ１２のＰＭＯＳ
２０の両方により出力端子ＯＵＴ１がチャージアップさ
れ、低電位の電源電圧ＶＣＣＬ−補償用トランジスタの
ＮＭＯＳ１８のしきい値電圧よりも高くなった時点でオ
フする。
は、出力段のドライバ１２のＰＭＯＳ２０がオフの期間
はＮＭＯＳ３２自身により、また、出力段のドライバ１
２のＰＭＯＳ２０がオンした後は、補償用トランジスタ
のＮＭＯＳ３２および出力段のドライバ１２のＰＭＯＳ
２０の両方により出力端子ＯＵＴ１がチャージアップさ
れ、低電位の電源電圧ＶＣＣＬ−補償用トランジスタの
ＮＭＯＳ１８のしきい値電圧よりも高くなった時点でオ
フする。
【００４０】なお、低電位の電源電圧ＶＣＣＬおよび高
電位の電源電圧ＶＣＣＨは、低電位の電源電圧ＶＣＣＬ
の電圧レベルよりも高電位の電源電圧ＶＣＣＨの電圧レ
ベルのほうが高いこと以外何ら限定されるものではな
い。
電位の電源電圧ＶＣＣＨは、低電位の電源電圧ＶＣＣＬ
の電圧レベルよりも高電位の電源電圧ＶＣＣＨの電圧レ
ベルのほうが高いこと以外何ら限定されるものではな
い。
【００４１】本発明のレベルシフタ回路は、基本的に以
上のようなものである。以上、本発明のレベルシフタ回
路について詳細に説明したが、本発明は上記実施例に限
定されず、本発明の主旨を逸脱しない範囲において、種
々の改良や変更をしてもよいのはもちろんである。
上のようなものである。以上、本発明のレベルシフタ回
路について詳細に説明したが、本発明は上記実施例に限
定されず、本発明の主旨を逸脱しない範囲において、種
々の改良や変更をしてもよいのはもちろんである。
【００４２】
【発明の効果】以上詳細に説明した様に、本発明のレベ
ルシフタ回路は、入力端子がハイレベルからロウレベル
に変化する時、出力段のドライバのＮＭＯＳがオンする
のと同時に第１の補償用トランジスタのＮＭＯＳをオン
し、出力段のドライバのＰＭＯＳを素早くオフして、出
力段のドライバのＮＭＯＳにより出力端子を高速にディ
スチャージしてロウレベルにドライブするようにしたも
のである。また、入力端子がロウレベルからハイレベル
に変化する時同時に、第２の補償用トランジスタのＮＭ
ＯＳをオンし、帰還用トランジスタのＰＭＯＳを素早く
オフして、出力段のドライバのＰＭＯＳを素早くオン
し、出力段のドライバのＰＭＯＳにより出力端子を高速
にチャージアップして高電位の電圧のハイレベルにドラ
イブするようにしたものである。本発明のレベルシフタ
回路によれば、低電位の電源電圧が非常に低い場合や、
低電位の電源電圧と高電位の電源電圧との電圧差が非常
に大きい場合であっても、貫通電流を素早く停止して消
費電流を低減すると共に、高速に動作させることができ
るという効果がある。
ルシフタ回路は、入力端子がハイレベルからロウレベル
に変化する時、出力段のドライバのＮＭＯＳがオンする
のと同時に第１の補償用トランジスタのＮＭＯＳをオン
し、出力段のドライバのＰＭＯＳを素早くオフして、出
力段のドライバのＮＭＯＳにより出力端子を高速にディ
スチャージしてロウレベルにドライブするようにしたも
のである。また、入力端子がロウレベルからハイレベル
に変化する時同時に、第２の補償用トランジスタのＮＭ
ＯＳをオンし、帰還用トランジスタのＰＭＯＳを素早く
オフして、出力段のドライバのＰＭＯＳを素早くオン
し、出力段のドライバのＰＭＯＳにより出力端子を高速
にチャージアップして高電位の電圧のハイレベルにドラ
イブするようにしたものである。本発明のレベルシフタ
回路によれば、低電位の電源電圧が非常に低い場合や、
低電位の電源電圧と高電位の電源電圧との電圧差が非常
に大きい場合であっても、貫通電流を素早く停止して消
費電流を低減すると共に、高速に動作させることができ
るという効果がある。
【図１】 本発明のレベルシフタ回路の第１の実施例の
構成回路図である。
構成回路図である。
【図２】 本発明および従来のレベルシフタ回路の一例
の動作を表す波形図である。
の動作を表す波形図である。
【図３】 本発明のレベルシフタ回路の第２の実施例の
構成回路図である。
構成回路図である。
【図４】 従来のレベルシフタ回路の一例の構成回路図
である。
である。
１０，３０，３４ レベルシフタ回路 １２ 出力段のドライバ １４ プリドライバ １６，２０，２４ Ｐ型ＭＯＳトランジスタ（ＰＭＯ
Ｓ） １８，２２，２６，２８，３２ Ｎ型ＭＯＳトランジス
タ（ＮＭＯＳ）
Ｓ） １８，２２，２６，２８，３２ Ｎ型ＭＯＳトランジス
タ（ＮＭＯＳ）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX02 AX27 AX54 AX64 BX16 CX10 DX22 DX56 DX72 DX83 EX07 EX19 EX21 EY21 EZ07 EZ19 EZ20 FX12 FX17 FX35 GX01 GX04 5J056 AA00 AA32 BB02 BB17 CC19 CC20 CC21 DD13 DD28 EE07 FF08 KK01
Claims (2)
- 【請求項１】信号の電圧レベルを低電位の電圧から高電
位の電圧に変換するレベルシフタ回路であって、 高電位の電源と前記出力端子との間に接続され、第１の
内部ノードの電圧レベルに応じて前記出力端子をチャー
ジアップする第１のトランジスタ、および、前記出力端
子とグランドとの間に接続され、第２の内部ノードの電
圧レベルに応じて前記出力端子をディスチャージする第
２のトランジスタを備える出力段のドライバと、 低電位の電源と前記第２の内部ノードとの間に接続さ
れ、前記入力端子の電圧レベルに応じて前記第２の内部
ノードをチャージアップする第３のトランジスタ、前記
第２の内部ノードとグランドとの間に接続され、前記入
力端子の電圧レベルに応じて前記第２の内部ノードをデ
ィスチャージする第４のトランジスタ、および、前記第
１の内部ノードとグランドとの間に接続され、前記入力
端子の電圧レベルに応じて前記第１の内部ノードをディ
スチャージする第５のトランジスタを備えるプリドライ
バと、 前記高電位の電源と前記第１の内部ノードとの間に接続
され、前記出力端子の電圧レベルに応じて、前記第１の
内部ノードをチャージアップする帰還用トランジスタ
と、 前記高電位の電源と前記第１の内部ノードとの間に接続
され、前記第２の内部ノードの電圧レベルに応じて、前
記第１の内部ノードをチャージアップする補償用トラン
ジスタとを備えていることを特徴とするレベルシフタ回
路。 - 【請求項２】請求項１に記載のレベルシフタ回路であっ
て、 さらに、前記高電位の電源と前記出力端子との間に接続
され、前記入力端子の電圧レベルに応じて、前記出力端
子をチャージアップする第２の補償用トランジスタを備
えていることを特徴とするレベルシフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371430A JP2002176351A (ja) | 2000-12-06 | 2000-12-06 | レベルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371430A JP2002176351A (ja) | 2000-12-06 | 2000-12-06 | レベルシフタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176351A true JP2002176351A (ja) | 2002-06-21 |
Family
ID=18841152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000371430A Pending JP2002176351A (ja) | 2000-12-06 | 2000-12-06 | レベルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002176351A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788356B1 (ko) | 2006-10-26 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기 |
| KR101517685B1 (ko) * | 2013-09-04 | 2015-05-04 | 고려대학교 산학협력단 | 레벨 변환기 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0437217A (ja) * | 1990-05-31 | 1992-02-07 | Sharp Corp | 論理レベル変換回路 |
| JPH05343980A (ja) * | 1992-06-11 | 1993-12-24 | Seiko Epson Corp | 高速レベルシフト回路 |
| JPH0998083A (ja) * | 1995-09-29 | 1997-04-08 | Kawasaki Steel Corp | レベルシフト回路 |
| JPH1084274A (ja) * | 1996-09-09 | 1998-03-31 | Matsushita Electric Ind Co Ltd | 半導体論理回路および回路レイアウト構造 |
| JPH10173511A (ja) * | 1996-11-28 | 1998-06-26 | Lg Semicon Co Ltd | 電圧レベルシフチング回路 |
-
2000
- 2000-12-06 JP JP2000371430A patent/JP2002176351A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0437217A (ja) * | 1990-05-31 | 1992-02-07 | Sharp Corp | 論理レベル変換回路 |
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| JPH0998083A (ja) * | 1995-09-29 | 1997-04-08 | Kawasaki Steel Corp | レベルシフト回路 |
| JPH1084274A (ja) * | 1996-09-09 | 1998-03-31 | Matsushita Electric Ind Co Ltd | 半導体論理回路および回路レイアウト構造 |
| JPH10173511A (ja) * | 1996-11-28 | 1998-06-26 | Lg Semicon Co Ltd | 電圧レベルシフチング回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788356B1 (ko) | 2006-10-26 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기 |
| KR101517685B1 (ko) * | 2013-09-04 | 2015-05-04 | 고려대학교 산학협력단 | 레벨 변환기 |
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Legal Events
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|---|---|---|---|
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