JP2002176351A - レベルシフタ回路 - Google Patents
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Abstract
(57)【要約】
【課題】低電位の電源電圧が非常に低電圧である場合
や、高電位の電源電圧と低電位の電源電圧との電圧差が
大きい場合であっても、高速動作が可能で消費電流も少
ないレベルシフタ回路を提供する。 【解決手段】入力端子がハイレベルからロウレベルに変
化した時、出力段のドライバのPMOSはオンしている
ので、出力段のNMOSがオンした時点で出力段のドラ
イバのPMOSおよびNMOSを介して貫通電流が流れ
る。しかし、プリドライバの出力信号により、出力段の
ドライバのNMOSがオンするのと同時に第1の補償用
トランジスタがオンされ、出力段のドライバのPMOS
が素早くオフされるので、貫通電流による消費電力が削
減されると共に、出力端子は素早くディスチャージさ
れ、ロウレベルにドライブされる。
や、高電位の電源電圧と低電位の電源電圧との電圧差が
大きい場合であっても、高速動作が可能で消費電流も少
ないレベルシフタ回路を提供する。 【解決手段】入力端子がハイレベルからロウレベルに変
化した時、出力段のドライバのPMOSはオンしている
ので、出力段のNMOSがオンした時点で出力段のドラ
イバのPMOSおよびNMOSを介して貫通電流が流れ
る。しかし、プリドライバの出力信号により、出力段の
ドライバのNMOSがオンするのと同時に第1の補償用
トランジスタがオンされ、出力段のドライバのPMOS
が素早くオフされるので、貫通電流による消費電力が削
減されると共に、出力端子は素早くディスチャージさ
れ、ロウレベルにドライブされる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の出力
端子をドライブする回路への信号の電圧レベルを変換す
るレベルシフタ回路に関するものである。
端子をドライブする回路への信号の電圧レベルを変換す
るレベルシフタ回路に関するものである。
【0002】
【従来の技術】レベルシフタ回路は、信号の電圧レベル
を変換、例えば低電位の電圧から高電位の電圧ないしは
その逆に変換するもので、例えば半導体装置の出力回路
等で用いられている。
を変換、例えば低電位の電圧から高電位の電圧ないしは
その逆に変換するもので、例えば半導体装置の出力回路
等で用いられている。
【0003】図4は、従来のレベルシフタ回路の一例の
構成回路図である。同図に示すレベルシフタ回路34
は、入力端子IN2に印加される低電位の電圧VCCL
の振幅を持つ信号の電圧レベルを変換し、変換後の高電
位の電圧VCCHの振幅を持つ信号を出力端子OUT2
から出力するもので、出力段のドライバ12と、その前
段のプリドライバ14と、帰還用トランジスタのP型M
OSトランジスタ(PMOS)16とを備えている。
構成回路図である。同図に示すレベルシフタ回路34
は、入力端子IN2に印加される低電位の電圧VCCL
の振幅を持つ信号の電圧レベルを変換し、変換後の高電
位の電圧VCCHの振幅を持つ信号を出力端子OUT2
から出力するもので、出力段のドライバ12と、その前
段のプリドライバ14と、帰還用トランジスタのP型M
OSトランジスタ(PMOS)16とを備えている。
【0004】また、出力段のドライバ12は、PMOS
20およびNMOS22を備え、プリドライバ14は、
PMOS24およびNMOS26,28を備えている。
出力段のドライバ12のPMOS20は、高電位の電源
VCCHと出力端子OUT2との間に接続され、そのゲ
ートは内部ノードN21に接続されている。また、NM
OS22は、出力端子OUT2とグランドとの間に接続
され、そのゲートは内部ノードN22に接続されてい
る。
20およびNMOS22を備え、プリドライバ14は、
PMOS24およびNMOS26,28を備えている。
出力段のドライバ12のPMOS20は、高電位の電源
VCCHと出力端子OUT2との間に接続され、そのゲ
ートは内部ノードN21に接続されている。また、NM
OS22は、出力端子OUT2とグランドとの間に接続
され、そのゲートは内部ノードN22に接続されてい
る。
【0005】プリドライバ14のPMOS24は、低電
位の電源VCCLと内部ノードN22との間に接続さ
れ、NMOS26,28は、それぞれ内部ノードN2
2,N21とグランドとの間に接続されている。また、
これらのPMOS24およびNMOS26,28のゲー
トは全て入力端子IN2に接続されている。帰還用トラ
ンジスタのPMOS16は高電位の電源VCCHと内部
ノードN21との間に接続され、そのゲートは出力端子
OUT2に接続されている。
位の電源VCCLと内部ノードN22との間に接続さ
れ、NMOS26,28は、それぞれ内部ノードN2
2,N21とグランドとの間に接続されている。また、
これらのPMOS24およびNMOS26,28のゲー
トは全て入力端子IN2に接続されている。帰還用トラ
ンジスタのPMOS16は高電位の電源VCCHと内部
ノードN21との間に接続され、そのゲートは出力端子
OUT2に接続されている。
【0006】このレベルシフタ回路34では、入力端子
IN2がロウレベルからハイレベルまたはその逆に変化
した時、出力端子OUT2は、ロウレベルからハイレベ
ルまたはその逆に変化する。
IN2がロウレベルからハイレベルまたはその逆に変化
した時、出力端子OUT2は、ロウレベルからハイレベ
ルまたはその逆に変化する。
【0007】入力端子IN2がハイレベル(低電位の電
源電圧VCCL)の時は、プリドライバ14のPMOS
24はオフ、NMOS26,28はオンしており、内部
ノードN21,N22はいずれもロウレベルである。し
たがって、出力段のドライバ12のPMOS20はオ
ン、NMOS22はオフしており、出力端子OUT2は
ハイレベル(高電位の電源電圧VCCH)にドライブさ
れているので、帰還用トランジスタのPMOS16はオ
フしている。
源電圧VCCL)の時は、プリドライバ14のPMOS
24はオフ、NMOS26,28はオンしており、内部
ノードN21,N22はいずれもロウレベルである。し
たがって、出力段のドライバ12のPMOS20はオ
ン、NMOS22はオフしており、出力端子OUT2は
ハイレベル(高電位の電源電圧VCCH)にドライブさ
れているので、帰還用トランジスタのPMOS16はオ
フしている。
【0008】図2の波形図に示すように、入力端子IN
2がハイレベルからロウレベルに変化すると、プリドラ
イバ14のPMOS24はオン、NMOS26,28は
オフし、内部ノードN22はチャージアップされる。こ
の時点では、内部ノードN21は、プリドライバ14の
NMOS28および帰還用トランジスタのPMOS16
が共にオフしているのでフローティングロウ状態であ
り、出力段のドライバ12のPMOS20はオンしたま
まの状態である。
2がハイレベルからロウレベルに変化すると、プリドラ
イバ14のPMOS24はオン、NMOS26,28は
オフし、内部ノードN22はチャージアップされる。こ
の時点では、内部ノードN21は、プリドライバ14の
NMOS28および帰還用トランジスタのPMOS16
が共にオフしているのでフローティングロウ状態であ
り、出力段のドライバ12のPMOS20はオンしたま
まの状態である。
【0009】出力段のドライバ12のNMOS22は、
内部ノードN22がチャージアップされて、NMOS2
2のしきい値電圧よりも高くなった時点でオンし、出力
端子OUT2はディスチャージされる。なお、この時点
では、前述のように、出力段のドライバ12のPMOS
20はオンしており、高電位の電源VCCHから出力段
のドライバ12のPMOS20およびNMOS22を介
しグランドに対して貫通電流が流れる。
内部ノードN22がチャージアップされて、NMOS2
2のしきい値電圧よりも高くなった時点でオンし、出力
端子OUT2はディスチャージされる。なお、この時点
では、前述のように、出力段のドライバ12のPMOS
20はオンしており、高電位の電源VCCHから出力段
のドライバ12のPMOS20およびNMOS22を介
しグランドに対して貫通電流が流れる。
【0010】帰還用トランジスタのPMOS16は、出
力端子OUT2がディスチャージされて、高電位の電源
電圧VCCHよりもPMOS16のしきい値電圧以上低
くなった時点でオンし、内部ノードN21はハイレベル
(高電位の電源電圧VCCH)にチャージアップされ
る。この時点で、出力段のドライバ12のPMOS20
は完全にオフし、出力端子OUT2は、出力段のドライ
バ12のNMOS22によりロウレベルにドライブされ
る。
力端子OUT2がディスチャージされて、高電位の電源
電圧VCCHよりもPMOS16のしきい値電圧以上低
くなった時点でオンし、内部ノードN21はハイレベル
(高電位の電源電圧VCCH)にチャージアップされ
る。この時点で、出力段のドライバ12のPMOS20
は完全にオフし、出力端子OUT2は、出力段のドライ
バ12のNMOS22によりロウレベルにドライブされ
る。
【0011】続いて、入力端子IN2がロウレベルから
ハイレベルに変化すると、プリドライバ14のPMOS
24はオフ、NMOS26,28はオンし、内部ノード
N21,N22は同時にディスチャージされる。なお、
この時点では、帰還用トランジスタのPMOS16はオ
ンしたままの状態であり、高電位の電源VCCHから、
帰還用トランジスタのPMOS16およびプリドライバ
14のNMOS28を介しグランドに対して貫通電流が
流れる。
ハイレベルに変化すると、プリドライバ14のPMOS
24はオフ、NMOS26,28はオンし、内部ノード
N21,N22は同時にディスチャージされる。なお、
この時点では、帰還用トランジスタのPMOS16はオ
ンしたままの状態であり、高電位の電源VCCHから、
帰還用トランジスタのPMOS16およびプリドライバ
14のNMOS28を介しグランドに対して貫通電流が
流れる。
【0012】出力段のドライバ12のPMOS20は、
内部ノードN21がディスチャージされて、高電位の電
源電圧VCCH−PMOS20のしきい値電圧以上低く
なった時点でオンする。これにより、出力端子OUT2
は、PMOS20によりチャージアップされる。また、
出力段のドライバ12のNMOS22は、内部ノードN
22がディスチャージされて、NMOS22のしきい値
電圧よりも低くなった時点でオフする。
内部ノードN21がディスチャージされて、高電位の電
源電圧VCCH−PMOS20のしきい値電圧以上低く
なった時点でオンする。これにより、出力端子OUT2
は、PMOS20によりチャージアップされる。また、
出力段のドライバ12のNMOS22は、内部ノードN
22がディスチャージされて、NMOS22のしきい値
電圧よりも低くなった時点でオフする。
【0013】帰還用トランジスタのPMOS16は、出
力端子OUT2がチャージアップされて、高電位の電源
電圧VCCH−PMOS16のしきい値電圧よりも高く
なった時点でオフする。これにより、内部ノードN21
は、プリドライバ14のNMOS28を介してロウレベ
ルにドライブされ、これに応じて、出力端子OUT2
は、出力段のドライバ12のPMOS20によりハイレ
ベル(高電位の電源電圧VCCH)にドライブされる。
力端子OUT2がチャージアップされて、高電位の電源
電圧VCCH−PMOS16のしきい値電圧よりも高く
なった時点でオフする。これにより、内部ノードN21
は、プリドライバ14のNMOS28を介してロウレベ
ルにドライブされ、これに応じて、出力端子OUT2
は、出力段のドライバ12のPMOS20によりハイレ
ベル(高電位の電源電圧VCCH)にドライブされる。
【0014】図示例のレベルシフタ回路34では、PM
OS16で帰還をかける回路構成であるため、入力端子
IN2がハイレベルからロウレベルに変化した時、出力
端子OUT2がディスチャージされて、帰還用トランジ
スタのPMOS16がオンし、さらにPMOS16を介
して供給される電流により、出力段のドライバ12のP
MOS20が完全にオフする電位に内部ノードN21が
チャージアップされるまでは、PMOS20がオンして
いる。
OS16で帰還をかける回路構成であるため、入力端子
IN2がハイレベルからロウレベルに変化した時、出力
端子OUT2がディスチャージされて、帰還用トランジ
スタのPMOS16がオンし、さらにPMOS16を介
して供給される電流により、出力段のドライバ12のP
MOS20が完全にオフする電位に内部ノードN21が
チャージアップされるまでは、PMOS20がオンして
いる。
【0015】したがって、貫通電流により消費電流が増
大するという問題の他にも、低電位の電源電圧VCCL
が低い場合や、高電位の電源電圧VCCHおよび低電位
の電源電圧VCCLの電圧差が大きい場合には、出力段
のドライバ12のNMOS22によるディスチャージが
PMOS20によるチャージアップにより妨げられ、動
作速度が極端に低下したり、PN(PMOSおよびNM
OS)のバランスが崩れ、レイアウト配置上の形状に無
理が発生するという問題があった。
大するという問題の他にも、低電位の電源電圧VCCL
が低い場合や、高電位の電源電圧VCCHおよび低電位
の電源電圧VCCLの電圧差が大きい場合には、出力段
のドライバ12のNMOS22によるディスチャージが
PMOS20によるチャージアップにより妨げられ、動
作速度が極端に低下したり、PN(PMOSおよびNM
OS)のバランスが崩れ、レイアウト配置上の形状に無
理が発生するという問題があった。
【0016】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、低電位の電源電圧が
非常に低電圧である場合や、高電位の電源電圧と低電位
の電源電圧との電圧差が大きい場合であっても、高速動
作が可能で消費電流も少ないレベルシフタ回路を提供す
ることにある。
従来技術に基づく問題点を解消し、低電位の電源電圧が
非常に低電圧である場合や、高電位の電源電圧と低電位
の電源電圧との電圧差が大きい場合であっても、高速動
作が可能で消費電流も少ないレベルシフタ回路を提供す
ることにある。
【0017】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、信号の電圧レベルを低電位の電圧から高
電位の電圧に変換するレベルシフタ回路であって、高電
位の電源と前記出力端子との間に接続され、第1の内部
ノードの電圧レベルに応じて前記出力端子をチャージア
ップする第1のトランジスタ、および、前記出力端子と
グランドとの間に接続され、第2の内部ノードの電圧レ
ベルに応じて前記出力端子をディスチャージする第2の
トランジスタを備える出力段のドライバと、低電位の電
源と前記第2の内部ノードとの間に接続され、前記入力
端子の電圧レベルに応じて前記第2の内部ノードをチャ
ージアップする第3のトランジスタ、前記第2の内部ノ
ードとグランドとの間に接続され、前記入力端子の電圧
レベルに応じて前記第2の内部ノードをディスチャージ
する第4のトランジスタ、および、前記第1の内部ノー
ドとグランドとの間に接続され、前記入力端子の電圧レ
ベルに応じて前記第1の内部ノードをディスチャージす
る第5のトランジスタを備えるプリドライバと、前記高
電位の電源と前記第1の内部ノードとの間に接続され、
前記出力端子の電圧レベルに応じて、前記第1の内部ノ
ードをチャージアップする帰還用トランジスタと、前記
高電位の電源と前記第1の内部ノードとの間に接続さ
れ、前記第2の内部ノードの電圧レベルに応じて、前記
第1の内部ノードをチャージアップする補償用トランジ
スタとを備えていることを特徴とするレベルシフタ回路
を提供するものである。
に、本発明は、信号の電圧レベルを低電位の電圧から高
電位の電圧に変換するレベルシフタ回路であって、高電
位の電源と前記出力端子との間に接続され、第1の内部
ノードの電圧レベルに応じて前記出力端子をチャージア
ップする第1のトランジスタ、および、前記出力端子と
グランドとの間に接続され、第2の内部ノードの電圧レ
ベルに応じて前記出力端子をディスチャージする第2の
トランジスタを備える出力段のドライバと、低電位の電
源と前記第2の内部ノードとの間に接続され、前記入力
端子の電圧レベルに応じて前記第2の内部ノードをチャ
ージアップする第3のトランジスタ、前記第2の内部ノ
ードとグランドとの間に接続され、前記入力端子の電圧
レベルに応じて前記第2の内部ノードをディスチャージ
する第4のトランジスタ、および、前記第1の内部ノー
ドとグランドとの間に接続され、前記入力端子の電圧レ
ベルに応じて前記第1の内部ノードをディスチャージす
る第5のトランジスタを備えるプリドライバと、前記高
電位の電源と前記第1の内部ノードとの間に接続され、
前記出力端子の電圧レベルに応じて、前記第1の内部ノ
ードをチャージアップする帰還用トランジスタと、前記
高電位の電源と前記第1の内部ノードとの間に接続さ
れ、前記第2の内部ノードの電圧レベルに応じて、前記
第1の内部ノードをチャージアップする補償用トランジ
スタとを備えていることを特徴とするレベルシフタ回路
を提供するものである。
【0018】ここで、上記記載のレベルシフタ回路であ
って、さらに、前記高電位の電源と前記出力端子との間
に接続され、前記入力端子の電圧レベルに応じて、前記
出力端子をチャージアップする第2の補償用トランジス
タを備えているのが好ましい。
って、さらに、前記高電位の電源と前記出力端子との間
に接続され、前記入力端子の電圧レベルに応じて、前記
出力端子をチャージアップする第2の補償用トランジス
タを備えているのが好ましい。
【0019】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のレベルシフタ回路を詳細に説
明する。
施例に基づいて、本発明のレベルシフタ回路を詳細に説
明する。
【0020】図1は、本発明のレベルシフタ回路の第1
の実施例の構成回路図である。同図に示すレベルシフタ
回路10は、半導体装置の出力端子をドライブする信号
の電圧レベルを低電位の電圧から高電位の電圧に変換す
るもので、出力段のドライバ12と、その前段のプリド
ライバ14と、帰還用トランジスタのP型MOSトラン
ジスタ(PMOS)16と、補償用トランジスタのN型
MOSトランジスタ(NMOS)18とを備えている。
の実施例の構成回路図である。同図に示すレベルシフタ
回路10は、半導体装置の出力端子をドライブする信号
の電圧レベルを低電位の電圧から高電位の電圧に変換す
るもので、出力段のドライバ12と、その前段のプリド
ライバ14と、帰還用トランジスタのP型MOSトラン
ジスタ(PMOS)16と、補償用トランジスタのN型
MOSトランジスタ(NMOS)18とを備えている。
【0021】図示例のレベルシフタ回路10において、
まず、出力段のドライバ12は、プリドライバ14の出
力信号に応じて、出力端子OUT1をドライブするもの
で、PMOS20およびNMOS22を備えている。P
MOS20は、高電位の電源VCCHと出力端子OUT
1との間に接続され、NMOS22は、出力端子OUT
1とグランドとの間に接続されている。また、PMOS
20およびNMOS22のゲートはそれぞれ内部ノード
N11,N12に接続されている。
まず、出力段のドライバ12は、プリドライバ14の出
力信号に応じて、出力端子OUT1をドライブするもの
で、PMOS20およびNMOS22を備えている。P
MOS20は、高電位の電源VCCHと出力端子OUT
1との間に接続され、NMOS22は、出力端子OUT
1とグランドとの間に接続されている。また、PMOS
20およびNMOS22のゲートはそれぞれ内部ノード
N11,N12に接続されている。
【0022】続いて、プリドライバ14は、入力端子I
N1に与えられた信号に応じて、内部ノードN11,N
12をドライブするもので、PMOS24およびNMO
S26,28を備えている。PMOS24は、低電位の
電源VCCLと内部ノードN12との間に接続され、N
MOS26,28は、それぞれ内部ノードN12,N1
1とグランドとの間にそれぞれ接続されている。また、
PMOS24およびNMOS26,28のゲートは共に
入力端子IN1に接続されている。
N1に与えられた信号に応じて、内部ノードN11,N
12をドライブするもので、PMOS24およびNMO
S26,28を備えている。PMOS24は、低電位の
電源VCCLと内部ノードN12との間に接続され、N
MOS26,28は、それぞれ内部ノードN12,N1
1とグランドとの間にそれぞれ接続されている。また、
PMOS24およびNMOS26,28のゲートは共に
入力端子IN1に接続されている。
【0023】帰還用トランジスタのPMOS16は、出
力端子OUT1にドライブされた信号に応じて、内部ノ
ードN11をハイレベル(高電位の電源電圧VCCH)
にドライブするものである。PMOS16は、高電位の
電源VCCHと内部ノードN11との間に接続され、そ
のゲートは出力端子OUT1に接続されている。
力端子OUT1にドライブされた信号に応じて、内部ノ
ードN11をハイレベル(高電位の電源電圧VCCH)
にドライブするものである。PMOS16は、高電位の
電源VCCHと内部ノードN11との間に接続され、そ
のゲートは出力端子OUT1に接続されている。
【0024】補償用トランジスタのNMOS18は、プ
リドライバ14の出力信号に応じて、内部ノードN11
をハイレベル(低電位の電源電圧VCCL−NMOS1
8のしきい値電圧)にドライブするものである。NMO
S18は、高電位の電源VCCHと内部ノードN11と
の間に接続され、そのゲートは内部ノードN11に接続
されている。
リドライバ14の出力信号に応じて、内部ノードN11
をハイレベル(低電位の電源電圧VCCL−NMOS1
8のしきい値電圧)にドライブするものである。NMO
S18は、高電位の電源VCCHと内部ノードN11と
の間に接続され、そのゲートは内部ノードN11に接続
されている。
【0025】次に、図2に示す波形図を参照しながら、
入力端子IN1がハイレベルからロウレベルに変化する
場合を例に挙げて、レベルシフタ回路10の動作を説明
する。なお、図2中、縦軸は電圧(V)、横軸は時間
(T)を表す。
入力端子IN1がハイレベルからロウレベルに変化する
場合を例に挙げて、レベルシフタ回路10の動作を説明
する。なお、図2中、縦軸は電圧(V)、横軸は時間
(T)を表す。
【0026】入力端子IN1がハイレベル(低電位の電
源電圧VCCL)の時、プリドライバ14のPMOS2
4はオフ、NMOS26,28はオンしており、内部ノ
ードN11,N12はいずれもロウレベルである。した
がって、出力段のドライバ12のPMOS20はオン、
NMOS22はオフ、補償用トランジスタのNMOSは
オフしており、出力端子OUT1はハイレベル(高電位
の電源電圧VCCH)にドライブされているので、帰還
用トランジスタのPMOS16はオフしている。
源電圧VCCL)の時、プリドライバ14のPMOS2
4はオフ、NMOS26,28はオンしており、内部ノ
ードN11,N12はいずれもロウレベルである。した
がって、出力段のドライバ12のPMOS20はオン、
NMOS22はオフ、補償用トランジスタのNMOSは
オフしており、出力端子OUT1はハイレベル(高電位
の電源電圧VCCH)にドライブされているので、帰還
用トランジスタのPMOS16はオフしている。
【0027】図2の波形図に示すように、入力端子IN
1がハイレベルからロウレベルに変化すると、プリドラ
イバ14のPMOS24はオン、NMOS26,28は
オフし、内部ノードN12はチャージアップされる。補
償用トランジスタのNMOS18は、内部ノードN12
がチャージアップされて、NMOS18のしきい値電圧
よりも高くなった時点でオンし、これにより、内部ノー
ドN11もチャージアップされる。
1がハイレベルからロウレベルに変化すると、プリドラ
イバ14のPMOS24はオン、NMOS26,28は
オフし、内部ノードN12はチャージアップされる。補
償用トランジスタのNMOS18は、内部ノードN12
がチャージアップされて、NMOS18のしきい値電圧
よりも高くなった時点でオンし、これにより、内部ノー
ドN11もチャージアップされる。
【0028】また、出力段のドライバ12のNMOS2
2は、内部ノードN12がチャージアップされて、NM
OS22のしきい値電圧よりも高くなった時点でオン
し、出力端子OUT1はディスチャージされる。なお、
この時点では、内部ノードN11がチャージアップされ
ると共に、出力段のドライバ12のPMOS20はオン
からオフへの遷移中であり、高電位の電源VCCHから
PMOS20およびNMOS22を介しグランドに対し
て貫通電流が流れる。
2は、内部ノードN12がチャージアップされて、NM
OS22のしきい値電圧よりも高くなった時点でオン
し、出力端子OUT1はディスチャージされる。なお、
この時点では、内部ノードN11がチャージアップされ
ると共に、出力段のドライバ12のPMOS20はオン
からオフへの遷移中であり、高電位の電源VCCHから
PMOS20およびNMOS22を介しグランドに対し
て貫通電流が流れる。
【0029】帰還用トランジスタのPMOS16は、出
力端子OUT1がディスチャージされて、高電位の電源
電圧VCCHよりもPMOS16のしきい値電圧以上低
くなった時点でオンする。そして、内部ノードN11が
チャージアップされ、高電位の電源電圧VCCH−PM
OS20のしきい値電圧よりも高くなった時点で、出力
段のドライバ12のPMOS20は完全にオフし、出力
端子OUT1は、出力段のドライバ12のNMOS22
によりロウレベルにドライブされる。
力端子OUT1がディスチャージされて、高電位の電源
電圧VCCHよりもPMOS16のしきい値電圧以上低
くなった時点でオンする。そして、内部ノードN11が
チャージアップされ、高電位の電源電圧VCCH−PM
OS20のしきい値電圧よりも高くなった時点で、出力
段のドライバ12のPMOS20は完全にオフし、出力
端子OUT1は、出力段のドライバ12のNMOS22
によりロウレベルにドライブされる。
【0030】なお、補償用トランジスタのNMOS18
は、帰還用トランジスタのPMOS16がオフの期間は
NMOS18自身により、また、帰還用トランジスタの
PMOS16がオンした後は、補償用トランジスタのN
MOS18および帰還用トランジスタのPMOS16の
両方により内部ノードN11がチャージアップされ、低
電位の電源電圧VCCL−NMOS18のしきい値電圧
よりも高くなった時点でオフする。
は、帰還用トランジスタのPMOS16がオフの期間は
NMOS18自身により、また、帰還用トランジスタの
PMOS16がオンした後は、補償用トランジスタのN
MOS18および帰還用トランジスタのPMOS16の
両方により内部ノードN11がチャージアップされ、低
電位の電源電圧VCCL−NMOS18のしきい値電圧
よりも高くなった時点でオフする。
【0031】続いて、入力端子IN1がロウレベルから
ハイレベルに変化すると、プリドライバ14のPMOS
24はオフ、NMOS26,28はオンし、内部ノード
N11,N12は同時にディスチャージされる。なお、
この時点では、帰還用トランジスタのPMOS16はオ
ンしたままの状態であり、高電位の電源VCCHからP
MOS16およびNMOS28を介しグランドに対して
貫通電流が流れる。また、補償用トランジスタのNMO
S18は既にオフしている。
ハイレベルに変化すると、プリドライバ14のPMOS
24はオフ、NMOS26,28はオンし、内部ノード
N11,N12は同時にディスチャージされる。なお、
この時点では、帰還用トランジスタのPMOS16はオ
ンしたままの状態であり、高電位の電源VCCHからP
MOS16およびNMOS28を介しグランドに対して
貫通電流が流れる。また、補償用トランジスタのNMO
S18は既にオフしている。
【0032】出力段のドライバ12のPMOS20は、
内部ノードN11がディスチャージされて、高電位の電
源電圧VCCH−PMOS20のしきい値電圧以上低く
なった時点でオンする。これにより、出力端子OUT1
は、PMOS20によりチャージアップされる。また、
出力段のドライバ12のNMOS22は、内部ノードN
12がディスチャージされて、NMOS22のしきい値
電圧よりも低くなった時点でオフする。
内部ノードN11がディスチャージされて、高電位の電
源電圧VCCH−PMOS20のしきい値電圧以上低く
なった時点でオンする。これにより、出力端子OUT1
は、PMOS20によりチャージアップされる。また、
出力段のドライバ12のNMOS22は、内部ノードN
12がディスチャージされて、NMOS22のしきい値
電圧よりも低くなった時点でオフする。
【0033】帰還用トランジスタのPMOS16は、出
力端子OUT1がチャージアップされて、高電位の電源
電圧VCCH−PMOS16のしきい値電圧よりも高く
なった時点でオフする。これにより、内部ノードN11
は、プリドライバ14のNMOS28を介してロウレベ
ルにドライブされる。出力端子OUT1は、出力段のド
ライバ12のPMOS20によりハイレベル(高電位の
電源電圧VCCH)にドライブされる。
力端子OUT1がチャージアップされて、高電位の電源
電圧VCCH−PMOS16のしきい値電圧よりも高く
なった時点でオフする。これにより、内部ノードN11
は、プリドライバ14のNMOS28を介してロウレベ
ルにドライブされる。出力端子OUT1は、出力段のド
ライバ12のPMOS20によりハイレベル(高電位の
電源電圧VCCH)にドライブされる。
【0034】以上のように、図示例のレベルシフタ回路
10では、出力端子OUT1がハイレベルからロウレベ
ルに遷移する時、出力段のドライバ12のNMOS22
がオンするのと同時に、補償用トランジスタのNMOS
18がオンして内部ノードN11がチャージアップさ
れ、この時点で出力段のドライバ12のPMOS20が
オンからオフに遷移し始めるので、貫通電流が削減され
ると共に、出力端子OUT1が高速にディスチャージさ
れる。
10では、出力端子OUT1がハイレベルからロウレベ
ルに遷移する時、出力段のドライバ12のNMOS22
がオンするのと同時に、補償用トランジスタのNMOS
18がオンして内部ノードN11がチャージアップさ
れ、この時点で出力段のドライバ12のPMOS20が
オンからオフに遷移し始めるので、貫通電流が削減され
ると共に、出力端子OUT1が高速にディスチャージさ
れる。
【0035】次に、本発明の第2の実施例を説明する。
【0036】図2は、本発明のレベルシフタ回路の第2
の実施例の構成回路図である。同図に示すレベルシフタ
回路30は、図1に示すレベルシフタ回路10と比較し
て、さらに、補償用トランジスタのNMOS32を備え
ている。NMOS32は、高電位の電源VCCHと出力
端子OUT1との間に接続され、そのゲートは入力端子
IN1に接続されている。なお、これ以外のレベルシフ
タ回路30の構成は、図1に示すレベルシフタ回路10
と全く同じである。
の実施例の構成回路図である。同図に示すレベルシフタ
回路30は、図1に示すレベルシフタ回路10と比較し
て、さらに、補償用トランジスタのNMOS32を備え
ている。NMOS32は、高電位の電源VCCHと出力
端子OUT1との間に接続され、そのゲートは入力端子
IN1に接続されている。なお、これ以外のレベルシフ
タ回路30の構成は、図1に示すレベルシフタ回路10
と全く同じである。
【0037】図示例のレベルシフタ回路30では、入力
端子IN1がハイレベルからロウレベルに変化した時の
動作は、補償用トランジスタのNMOS32がオンから
オフになる点を除いて図1に示すレベルシフタ回路10
の場合と同じである。一方、入力端子IN1がロウレベ
ルからハイレベルに変化すると、図1に示すレベルシフ
タ回路10の場合の動作に加えて、さらに補償用トラン
ジスタのNMOS32もオンし、出力端子OUT1がチ
ャージアップされる。
端子IN1がハイレベルからロウレベルに変化した時の
動作は、補償用トランジスタのNMOS32がオンから
オフになる点を除いて図1に示すレベルシフタ回路10
の場合と同じである。一方、入力端子IN1がロウレベ
ルからハイレベルに変化すると、図1に示すレベルシフ
タ回路10の場合の動作に加えて、さらに補償用トラン
ジスタのNMOS32もオンし、出力端子OUT1がチ
ャージアップされる。
【0038】図示例のレベルシフタ回路30では、入力
端子IN1がロウレベルからハイレベルに変化するのと
同時に、補償用トランジスタのNMOS32がオンし、
出力端子OUT1がチャージアップされ始めるので、帰
還用トランジスタのPMOS16を素早くオフして貫通
電流を削減し、内部ノードN11をロウレベルにドライ
ブして、出力段のドライバ12のPMOS20を素早く
オンできるため、出力端子OUT1が高速にチャージア
ップされる。
端子IN1がロウレベルからハイレベルに変化するのと
同時に、補償用トランジスタのNMOS32がオンし、
出力端子OUT1がチャージアップされ始めるので、帰
還用トランジスタのPMOS16を素早くオフして貫通
電流を削減し、内部ノードN11をロウレベルにドライ
ブして、出力段のドライバ12のPMOS20を素早く
オンできるため、出力端子OUT1が高速にチャージア
ップされる。
【0039】なお、補償用トランジスタのNMOS32
は、出力段のドライバ12のPMOS20がオフの期間
はNMOS32自身により、また、出力段のドライバ1
2のPMOS20がオンした後は、補償用トランジスタ
のNMOS32および出力段のドライバ12のPMOS
20の両方により出力端子OUT1がチャージアップさ
れ、低電位の電源電圧VCCL−補償用トランジスタの
NMOS18のしきい値電圧よりも高くなった時点でオ
フする。
は、出力段のドライバ12のPMOS20がオフの期間
はNMOS32自身により、また、出力段のドライバ1
2のPMOS20がオンした後は、補償用トランジスタ
のNMOS32および出力段のドライバ12のPMOS
20の両方により出力端子OUT1がチャージアップさ
れ、低電位の電源電圧VCCL−補償用トランジスタの
NMOS18のしきい値電圧よりも高くなった時点でオ
フする。
【0040】なお、低電位の電源電圧VCCLおよび高
電位の電源電圧VCCHは、低電位の電源電圧VCCL
の電圧レベルよりも高電位の電源電圧VCCHの電圧レ
ベルのほうが高いこと以外何ら限定されるものではな
い。
電位の電源電圧VCCHは、低電位の電源電圧VCCL
の電圧レベルよりも高電位の電源電圧VCCHの電圧レ
ベルのほうが高いこと以外何ら限定されるものではな
い。
【0041】本発明のレベルシフタ回路は、基本的に以
上のようなものである。以上、本発明のレベルシフタ回
路について詳細に説明したが、本発明は上記実施例に限
定されず、本発明の主旨を逸脱しない範囲において、種
々の改良や変更をしてもよいのはもちろんである。
上のようなものである。以上、本発明のレベルシフタ回
路について詳細に説明したが、本発明は上記実施例に限
定されず、本発明の主旨を逸脱しない範囲において、種
々の改良や変更をしてもよいのはもちろんである。
【0042】
【発明の効果】以上詳細に説明した様に、本発明のレベ
ルシフタ回路は、入力端子がハイレベルからロウレベル
に変化する時、出力段のドライバのNMOSがオンする
のと同時に第1の補償用トランジスタのNMOSをオン
し、出力段のドライバのPMOSを素早くオフして、出
力段のドライバのNMOSにより出力端子を高速にディ
スチャージしてロウレベルにドライブするようにしたも
のである。また、入力端子がロウレベルからハイレベル
に変化する時同時に、第2の補償用トランジスタのNM
OSをオンし、帰還用トランジスタのPMOSを素早く
オフして、出力段のドライバのPMOSを素早くオン
し、出力段のドライバのPMOSにより出力端子を高速
にチャージアップして高電位の電圧のハイレベルにドラ
イブするようにしたものである。本発明のレベルシフタ
回路によれば、低電位の電源電圧が非常に低い場合や、
低電位の電源電圧と高電位の電源電圧との電圧差が非常
に大きい場合であっても、貫通電流を素早く停止して消
費電流を低減すると共に、高速に動作させることができ
るという効果がある。
ルシフタ回路は、入力端子がハイレベルからロウレベル
に変化する時、出力段のドライバのNMOSがオンする
のと同時に第1の補償用トランジスタのNMOSをオン
し、出力段のドライバのPMOSを素早くオフして、出
力段のドライバのNMOSにより出力端子を高速にディ
スチャージしてロウレベルにドライブするようにしたも
のである。また、入力端子がロウレベルからハイレベル
に変化する時同時に、第2の補償用トランジスタのNM
OSをオンし、帰還用トランジスタのPMOSを素早く
オフして、出力段のドライバのPMOSを素早くオン
し、出力段のドライバのPMOSにより出力端子を高速
にチャージアップして高電位の電圧のハイレベルにドラ
イブするようにしたものである。本発明のレベルシフタ
回路によれば、低電位の電源電圧が非常に低い場合や、
低電位の電源電圧と高電位の電源電圧との電圧差が非常
に大きい場合であっても、貫通電流を素早く停止して消
費電流を低減すると共に、高速に動作させることができ
るという効果がある。
【図1】 本発明のレベルシフタ回路の第1の実施例の
構成回路図である。
構成回路図である。
【図2】 本発明および従来のレベルシフタ回路の一例
の動作を表す波形図である。
の動作を表す波形図である。
【図3】 本発明のレベルシフタ回路の第2の実施例の
構成回路図である。
構成回路図である。
【図4】 従来のレベルシフタ回路の一例の構成回路図
である。
である。
10,30,34 レベルシフタ回路 12 出力段のドライバ 14 プリドライバ 16,20,24 P型MOSトランジスタ(PMO
S) 18,22,26,28,32 N型MOSトランジス
タ(NMOS)
S) 18,22,26,28,32 N型MOSトランジス
タ(NMOS)
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J055 AX02 AX27 AX54 AX64 BX16 CX10 DX22 DX56 DX72 DX83 EX07 EX19 EX21 EY21 EZ07 EZ19 EZ20 FX12 FX17 FX35 GX01 GX04 5J056 AA00 AA32 BB02 BB17 CC19 CC20 CC21 DD13 DD28 EE07 FF08 KK01
Claims (2)
- 【請求項1】信号の電圧レベルを低電位の電圧から高電
位の電圧に変換するレベルシフタ回路であって、 高電位の電源と前記出力端子との間に接続され、第1の
内部ノードの電圧レベルに応じて前記出力端子をチャー
ジアップする第1のトランジスタ、および、前記出力端
子とグランドとの間に接続され、第2の内部ノードの電
圧レベルに応じて前記出力端子をディスチャージする第
2のトランジスタを備える出力段のドライバと、 低電位の電源と前記第2の内部ノードとの間に接続さ
れ、前記入力端子の電圧レベルに応じて前記第2の内部
ノードをチャージアップする第3のトランジスタ、前記
第2の内部ノードとグランドとの間に接続され、前記入
力端子の電圧レベルに応じて前記第2の内部ノードをデ
ィスチャージする第4のトランジスタ、および、前記第
1の内部ノードとグランドとの間に接続され、前記入力
端子の電圧レベルに応じて前記第1の内部ノードをディ
スチャージする第5のトランジスタを備えるプリドライ
バと、 前記高電位の電源と前記第1の内部ノードとの間に接続
され、前記出力端子の電圧レベルに応じて、前記第1の
内部ノードをチャージアップする帰還用トランジスタ
と、 前記高電位の電源と前記第1の内部ノードとの間に接続
され、前記第2の内部ノードの電圧レベルに応じて、前
記第1の内部ノードをチャージアップする補償用トラン
ジスタとを備えていることを特徴とするレベルシフタ回
路。 - 【請求項2】請求項1に記載のレベルシフタ回路であっ
て、 さらに、前記高電位の電源と前記出力端子との間に接続
され、前記入力端子の電圧レベルに応じて、前記出力端
子をチャージアップする第2の補償用トランジスタを備
えていることを特徴とするレベルシフタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000371430A JP2002176351A (ja) | 2000-12-06 | 2000-12-06 | レベルシフタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000371430A JP2002176351A (ja) | 2000-12-06 | 2000-12-06 | レベルシフタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002176351A true JP2002176351A (ja) | 2002-06-21 |
Family
ID=18841152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000371430A Pending JP2002176351A (ja) | 2000-12-06 | 2000-12-06 | レベルシフタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002176351A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100788356B1 (ko) | 2006-10-26 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기 |
KR101517685B1 (ko) * | 2013-09-04 | 2015-05-04 | 고려대학교 산학협력단 | 레벨 변환기 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0437217A (ja) * | 1990-05-31 | 1992-02-07 | Sharp Corp | 論理レベル変換回路 |
JPH05343980A (ja) * | 1992-06-11 | 1993-12-24 | Seiko Epson Corp | 高速レベルシフト回路 |
JPH0998083A (ja) * | 1995-09-29 | 1997-04-08 | Kawasaki Steel Corp | レベルシフト回路 |
JPH1084274A (ja) * | 1996-09-09 | 1998-03-31 | Matsushita Electric Ind Co Ltd | 半導体論理回路および回路レイアウト構造 |
JPH10173511A (ja) * | 1996-11-28 | 1998-06-26 | Lg Semicon Co Ltd | 電圧レベルシフチング回路 |
-
2000
- 2000-12-06 JP JP2000371430A patent/JP2002176351A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0437217A (ja) * | 1990-05-31 | 1992-02-07 | Sharp Corp | 論理レベル変換回路 |
JPH05343980A (ja) * | 1992-06-11 | 1993-12-24 | Seiko Epson Corp | 高速レベルシフト回路 |
JPH0998083A (ja) * | 1995-09-29 | 1997-04-08 | Kawasaki Steel Corp | レベルシフト回路 |
JPH1084274A (ja) * | 1996-09-09 | 1998-03-31 | Matsushita Electric Ind Co Ltd | 半導体論理回路および回路レイアウト構造 |
JPH10173511A (ja) * | 1996-11-28 | 1998-06-26 | Lg Semicon Co Ltd | 電圧レベルシフチング回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100788356B1 (ko) | 2006-10-26 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기 |
KR101517685B1 (ko) * | 2013-09-04 | 2015-05-04 | 고려대학교 산학협력단 | 레벨 변환기 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
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A02 | Decision of refusal |
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