JPH0998083A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH0998083A JPH0998083A JP7252268A JP25226895A JPH0998083A JP H0998083 A JPH0998083 A JP H0998083A JP 7252268 A JP7252268 A JP 7252268A JP 25226895 A JP25226895 A JP 25226895A JP H0998083 A JPH0998083 A JP H0998083A
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Abstract
(57)【要約】
【課題】電源投入時に貫通電流が流れることを防止する
ことができ、電源投入時の状態を安定させることができ
るレベルシフト回路を提供すること。 【解決手段】第１および第２のＰ型ＭＯＳトランジスタ
のソースには第２の電源電圧が供給され、第１および第
２のＮ型ＭＯＳトランジスタのソースは接地され、第１
のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトラ
ンジスタのドレインは短絡されて第２のＰ型ＭＯＳトラ
ンジスタのゲートに入力され、第２のＰ型ＭＯＳトラン
ジスタおよび第２のＮ型ＭＯＳトランジスタのドレイン
は短絡されて第１のＰ型ＭＯＳトランジスタのゲートに
入力され、第１および第２のＮ型ＭＯＳトランジスタの
ゲートには、それぞれ内部回路の出力信号および内部回
路の出力信号の反転信号が入力され、第１および第２の
Ｐ型ＭＯＳトランジスタのゲートのいずれか一方にパワ
ーオン・リセット回路が接続されていることにより、上
記課題を解決する。
ことができ、電源投入時の状態を安定させることができ
るレベルシフト回路を提供すること。 【解決手段】第１および第２のＰ型ＭＯＳトランジスタ
のソースには第２の電源電圧が供給され、第１および第
２のＮ型ＭＯＳトランジスタのソースは接地され、第１
のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトラ
ンジスタのドレインは短絡されて第２のＰ型ＭＯＳトラ
ンジスタのゲートに入力され、第２のＰ型ＭＯＳトラン
ジスタおよび第２のＮ型ＭＯＳトランジスタのドレイン
は短絡されて第１のＰ型ＭＯＳトランジスタのゲートに
入力され、第１および第２のＮ型ＭＯＳトランジスタの
ゲートには、それぞれ内部回路の出力信号および内部回
路の出力信号の反転信号が入力され、第１および第２の
Ｐ型ＭＯＳトランジスタのゲートのいずれか一方にパワ
ーオン・リセット回路が接続されていることにより、上
記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部回路の出力信
号の電圧レベルを第１の電源の電圧レベルから、第１の
電源の電圧レベルよりも高い第２の電源の電圧レベルに
変換するレベルシフト回路に関するものである。
号の電圧レベルを第１の電源の電圧レベルから、第１の
電源の電圧レベルよりも高い第２の電源の電圧レベルに
変換するレベルシフト回路に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの内部回路の高集積化や動
作周波数の高速化にともなって、その消費電力が増大
し、電力消費による発熱量も次第に増大している。とこ
ろで、ＬＳＩが封止されるパッケージには熱抵抗がある
ため、ＬＳＩの電力消費によって発熱量が増大し、その
温度が上昇するとＬＳＩは動作不能になってしまう。こ
のため、ＬＳＩの消費電力を低減するために、その最大
動作周波数が低く抑えられてしまうという問題点があっ
た。
作周波数の高速化にともなって、その消費電力が増大
し、電力消費による発熱量も次第に増大している。とこ
ろで、ＬＳＩが封止されるパッケージには熱抵抗がある
ため、ＬＳＩの電力消費によって発熱量が増大し、その
温度が上昇するとＬＳＩは動作不能になってしまう。こ
のため、ＬＳＩの消費電力を低減するために、その最大
動作周波数が低く抑えられてしまうという問題点があっ
た。
【０００３】この問題点を解決するために、ＬＳＩの電
源電圧を従来より用いられてきた５．０Ｖから３．３Ｖ
あるいは３．０Ｖに低下させて、ＬＳＩの消費電力を低
減している。しかし、現実には５．０Ｖの電源電圧を使
用しているＬＳＩも多いため、このようなＬＳＩとのイ
ンターフェースのために、例えばＬＳＩの内部回路に
３．３Ｖあるいは３．０Ｖの電源電圧を供給し、内部回
路から出力される出力信号の電圧レベルを５．０Ｖに変
換して出力する必要がある。
源電圧を従来より用いられてきた５．０Ｖから３．３Ｖ
あるいは３．０Ｖに低下させて、ＬＳＩの消費電力を低
減している。しかし、現実には５．０Ｖの電源電圧を使
用しているＬＳＩも多いため、このようなＬＳＩとのイ
ンターフェースのために、例えばＬＳＩの内部回路に
３．３Ｖあるいは３．０Ｖの電源電圧を供給し、内部回
路から出力される出力信号の電圧レベルを５．０Ｖに変
換して出力する必要がある。
【０００４】ここで、図３に、３．３Ｖの電源が供給さ
れるインバータと、このインバータの出力信号の電圧レ
ベルを変換する、５．０Ｖの電源が供給されるインバー
タとを例示する。図示例の回路において、インバータ３
４は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）３６およびＮ型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）３８から構成され、同様に、インバータ４０
はＰＭＯＳ４２およびＮＭＯＳ４４から構成されてい
る。
れるインバータと、このインバータの出力信号の電圧レ
ベルを変換する、５．０Ｖの電源が供給されるインバー
タとを例示する。図示例の回路において、インバータ３
４は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）３６およびＮ型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）３８から構成され、同様に、インバータ４０
はＰＭＯＳ４２およびＮＭＯＳ４４から構成されてい
る。
【０００５】図示例において、インバータ３４にハイレ
ベル、即ち、３．３Ｖの入力信号が入力されると、その
出力信号は反転されてローレベル、即ち、０Ｖとなる。
このとき、インバータ４０のＰＭＯＳ４２およびＮＭＯ
Ｓ４４はそれぞれオン状態およびオフ状態となるため、
インバータ４０の出力信号はハイレベル、即ち、このイ
ンバータ４０の電源電圧である５．０Ｖとなる。
ベル、即ち、３．３Ｖの入力信号が入力されると、その
出力信号は反転されてローレベル、即ち、０Ｖとなる。
このとき、インバータ４０のＰＭＯＳ４２およびＮＭＯ
Ｓ４４はそれぞれオン状態およびオフ状態となるため、
インバータ４０の出力信号はハイレベル、即ち、このイ
ンバータ４０の電源電圧である５．０Ｖとなる。
【０００６】一方、インバータ３４にローレベル、即
ち、０Ｖの入力信号が入力されると、その出力信号はハ
イレベル、即ち、このインバータ３４の電源電圧である
３．３Ｖとなる。このとき、インバータ４０のＮＭＯＳ
４４は多少オン抵抗は高くなるがオン状態になるのに対
して、ＰＭＯＳ４２は完全にオフ状態とはならないた
め、電源からグランドに貫通電流が流れてしまい、イン
バータ４０の出力信号はＰＭＯＳ４２およびＮＭＯＳ４
４のオン抵抗に応じたレベルになってしまう。
ち、０Ｖの入力信号が入力されると、その出力信号はハ
イレベル、即ち、このインバータ３４の電源電圧である
３．３Ｖとなる。このとき、インバータ４０のＮＭＯＳ
４４は多少オン抵抗は高くなるがオン状態になるのに対
して、ＰＭＯＳ４２は完全にオフ状態とはならないた
め、電源からグランドに貫通電流が流れてしまい、イン
バータ４０の出力信号はＰＭＯＳ４２およびＮＭＯＳ４
４のオン抵抗に応じたレベルになってしまう。
【０００７】図示例のように、内部回路の出力信号の電
圧レベルを変換しようとする回路に単純に内部回路と異
なる電源電圧を供給するだけでは、貫通電流が流れてし
まうため逆に消費電力が増大してしまうばかりでなく、
内部回路に供給される電源電圧がさらに低下された場合
には、論理さえも確定しなくなってしまうという問題点
がある。このため、内部回路の出力信号の電圧レベルを
変換するレベルシフト回路が必要となる。
圧レベルを変換しようとする回路に単純に内部回路と異
なる電源電圧を供給するだけでは、貫通電流が流れてし
まうため逆に消費電力が増大してしまうばかりでなく、
内部回路に供給される電源電圧がさらに低下された場合
には、論理さえも確定しなくなってしまうという問題点
がある。このため、内部回路の出力信号の電圧レベルを
変換するレベルシフト回路が必要となる。
【０００８】ここで、図４に、従来より一般的に用いら
れているレベルシフト回路の一例の構成回路図を示す。
図示例の回路は、３．３Ｖの電源ＶL が供給される、内
部回路の出力信号をバッファ出力するバッファ回路４８
およびバッファ回路４８の出力信号を反転出力するイン
バータ２６と、５．０Ｖの電源ＶH が供給されるレベル
シフト回路４６およびレベルシフト回路４６の出力信号
をバッファ出力するバッファ回路５０とを有している。
また、レベルシフト回路４６は、ＰＭＯＳ１６，２０
と、ＮＭＯＳ１８，２２とを有している。
れているレベルシフト回路の一例の構成回路図を示す。
図示例の回路は、３．３Ｖの電源ＶL が供給される、内
部回路の出力信号をバッファ出力するバッファ回路４８
およびバッファ回路４８の出力信号を反転出力するイン
バータ２６と、５．０Ｖの電源ＶH が供給されるレベル
シフト回路４６およびレベルシフト回路４６の出力信号
をバッファ出力するバッファ回路５０とを有している。
また、レベルシフト回路４６は、ＰＭＯＳ１６，２０
と、ＮＭＯＳ１８，２２とを有している。
【０００９】この回路にローレベル、即ち、０Ｖの内部
回路の出力信号ＶINが入力されると、レベルシフト回路
４６のＮＭＯＳ１８はゲートにバッファ回路４８の出力
信号であるローレベル、即ち、０Ｖが入力されることに
よってオフ状態となり、逆に、ＮＭＯＳ２２はゲートに
インバータ２６の出力信号であるハイレベル、即ち、イ
ンバータ２６の電源電圧である３．３Ｖが入力されるこ
とによってオン状態となる。
回路の出力信号ＶINが入力されると、レベルシフト回路
４６のＮＭＯＳ１８はゲートにバッファ回路４８の出力
信号であるローレベル、即ち、０Ｖが入力されることに
よってオフ状態となり、逆に、ＮＭＯＳ２２はゲートに
インバータ２６の出力信号であるハイレベル、即ち、イ
ンバータ２６の電源電圧である３．３Ｖが入力されるこ
とによってオン状態となる。
【００１０】ＮＭＯＳ２２がオン状態になると、ＮＭＯ
Ｓ２２のドレインはディスチャージされてローレベル、
即ち、０Ｖとなり、バッファ回路５０から出力される出
力信号ＶOUT は、ローレベルとなり、ＰＭＯＳ１６はオ
ン状態になる。そして、ＰＭＯＳ１６がオン状態になる
と、ＰＭＯＳ２０のゲートはハイレベル、即ち、ＰＭＯ
Ｓ１６の電源電圧である５．０Ｖとなり、ＰＭＯＳ２０
がオフ状態となってレベルシフト回路４６の状態が確定
する。
Ｓ２２のドレインはディスチャージされてローレベル、
即ち、０Ｖとなり、バッファ回路５０から出力される出
力信号ＶOUT は、ローレベルとなり、ＰＭＯＳ１６はオ
ン状態になる。そして、ＰＭＯＳ１６がオン状態になる
と、ＰＭＯＳ２０のゲートはハイレベル、即ち、ＰＭＯ
Ｓ１６の電源電圧である５．０Ｖとなり、ＰＭＯＳ２０
がオフ状態となってレベルシフト回路４６の状態が確定
する。
【００１１】一方、この回路にハイレベル、即ち、３．
３Ｖの内部回路の出力信号ＶINが入力されると、レベル
シフト回路４６のＮＭＯＳ１８はゲートにバッファ回路
４８の出力信号であるハイレベル、即ち、３．３Ｖが入
力されることによってオン状態となり、逆に、ＮＭＯＳ
２２はゲートにインバータ２６の出力信号であるローレ
ベル、即ち、０Ｖが入力されることによってオフ状態と
なる。
３Ｖの内部回路の出力信号ＶINが入力されると、レベル
シフト回路４６のＮＭＯＳ１８はゲートにバッファ回路
４８の出力信号であるハイレベル、即ち、３．３Ｖが入
力されることによってオン状態となり、逆に、ＮＭＯＳ
２２はゲートにインバータ２６の出力信号であるローレ
ベル、即ち、０Ｖが入力されることによってオフ状態と
なる。
【００１２】ＮＭＯＳ１８がオン状態になると、ＮＭＯ
Ｓ１８のドレインはディスチャージされてローレベル、
即ち、０Ｖとなり、このローレベルがゲートに入力され
ているＰＭＯＳ２０はオン状態になる。そして、ＰＭＯ
Ｓ２０がオン状態になると、バッファ回路５０から出力
される出力信号ＶOUT はハイレベルとなり、ＰＭＯＳ１
６のゲートもハイレベル、即ち、ＰＭＯＳ２０の電源電
圧である５．０Ｖになるため、ＰＭＯＳ１６がオフ状態
となってレベルシフト回路４６の状態が確定する。
Ｓ１８のドレインはディスチャージされてローレベル、
即ち、０Ｖとなり、このローレベルがゲートに入力され
ているＰＭＯＳ２０はオン状態になる。そして、ＰＭＯ
Ｓ２０がオン状態になると、バッファ回路５０から出力
される出力信号ＶOUT はハイレベルとなり、ＰＭＯＳ１
６のゲートもハイレベル、即ち、ＰＭＯＳ２０の電源電
圧である５．０Ｖになるため、ＰＭＯＳ１６がオフ状態
となってレベルシフト回路４６の状態が確定する。
【００１３】このように、レベルシフト回路４６におい
ては、内部回路の出力信号の電圧レベルに応じてＮＭＯ
Ｓ１８，２２のいずれか一方がオン状態となって、ＮＭ
ＯＳ１８のドレインまたはＮＭＯＳ２２のドレインのい
ずれか一方がディスチャージされてローレベルとなり、
ＰＭＯＳ１６，２０のいずれか一方がオン状態となっ
て、他方のＰＭＯＳ２０，１６をオフ状態にすることに
より論理が確定するとともに、このレベルシフト回路４
６に入力される内部回路の出力信号の電圧レベルを３．
３Ｖから５．０Ｖに変換している。
ては、内部回路の出力信号の電圧レベルに応じてＮＭＯ
Ｓ１８，２２のいずれか一方がオン状態となって、ＮＭ
ＯＳ１８のドレインまたはＮＭＯＳ２２のドレインのい
ずれか一方がディスチャージされてローレベルとなり、
ＰＭＯＳ１６，２０のいずれか一方がオン状態となっ
て、他方のＰＭＯＳ２０，１６をオフ状態にすることに
より論理が確定するとともに、このレベルシフト回路４
６に入力される内部回路の出力信号の電圧レベルを３．
３Ｖから５．０Ｖに変換している。
【００１４】ところで、パッケージに封止されるＬＳＩ
において、通常、３．３Ｖおよび５．０Ｖの電源は別々
の電源端子から供給される。従来のように、例えば５．
０Ｖの単一電源の場合や、３．３Ｖ単一電源の場合はＬ
ＳＩの全ての回路に同時に電源が供給されるため何ら問
題は起きないが、３．３Ｖおよび５．０Ｖの電源が別々
の電源端子から供給される場合には、電源を投入するタ
イミングがずれる可能性がある。
において、通常、３．３Ｖおよび５．０Ｖの電源は別々
の電源端子から供給される。従来のように、例えば５．
０Ｖの単一電源の場合や、３．３Ｖ単一電源の場合はＬ
ＳＩの全ての回路に同時に電源が供給されるため何ら問
題は起きないが、３．３Ｖおよび５．０Ｖの電源が別々
の電源端子から供給される場合には、電源を投入するタ
イミングがずれる可能性がある。
【００１５】例えば、レベルシフト回路４６において、
３．３Ｖの電源の方が早く投入された場合、即ち、ＶL
＝３．３ＶおよびＶH ＝０Ｖの場合には、貫通電流の流
れる経路は存在しない。しかし、５．０Ｖの電源の方が
早く投入された場合、即ち、ＶL ＝０ＶおよびＶH ＝
５．０Ｖの場合には、ＮＭＯＳ１８，２２のゲート電圧
レベルが０Ｖのままであるため、ＮＭＯＳ１８，２２が
両方ともオフ状態となり、レベルシフト回路４６の論
理、即ち、バッファ回路５０の入力電圧レベルが確定し
ないため、バッファ回路５０に貫通電流が流れてしまう
という問題点があった。
３．３Ｖの電源の方が早く投入された場合、即ち、ＶL
＝３．３ＶおよびＶH ＝０Ｖの場合には、貫通電流の流
れる経路は存在しない。しかし、５．０Ｖの電源の方が
早く投入された場合、即ち、ＶL ＝０ＶおよびＶH ＝
５．０Ｖの場合には、ＮＭＯＳ１８，２２のゲート電圧
レベルが０Ｖのままであるため、ＮＭＯＳ１８，２２が
両方ともオフ状態となり、レベルシフト回路４６の論
理、即ち、バッファ回路５０の入力電圧レベルが確定し
ないため、バッファ回路５０に貫通電流が流れてしまう
という問題点があった。
【００１６】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、内部回路の出力
信号の電圧レベルを第１の電源の電圧レベルから、第１
の電源の電圧レベルよりも高い第２の電源の電圧レベル
に変換するレベルシフト回路において、第１の電源より
も第２の電源の方が早く投入された場合であっても、電
源投入時に貫通電流が流れることを防止することがで
き、電源投入時の状態を安定させることができるレベル
シフト回路を提供することにある。
従来技術に基づく問題点をかえりみて、内部回路の出力
信号の電圧レベルを第１の電源の電圧レベルから、第１
の電源の電圧レベルよりも高い第２の電源の電圧レベル
に変換するレベルシフト回路において、第１の電源より
も第２の電源の方が早く投入された場合であっても、電
源投入時に貫通電流が流れることを防止することがで
き、電源投入時の状態を安定させることができるレベル
シフト回路を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、内部回路の出力信号の電圧レベルを第１
の電源の電圧レベルから前記第１の電源の電圧レベルよ
りも高い第２の電源の電圧レベルに変換するレベルシフ
ト回路であって、第１および第２のＰ型ＭＯＳトランジ
スタと、第１および第２のＮ型ＭＯＳトランジスタと、
前記第１の電源よりも前記第２の電源の方が早く投入さ
れた場合に、前記第１または第２のＰ型ＭＯＳトランジ
スタのゲートをローレベルに初期化するパワーオン・リ
セット回路とを有し、前記第１および第２のＰ型ＭＯＳ
トランジスタのソースには前記第２の電源電圧が供給さ
れ、前記第１および第２のＮ型ＭＯＳトランジスタのソ
ースは接地され、前記第１のＰ型ＭＯＳトランジスタお
よび前記第１のＮ型ＭＯＳトランジスタのドレインは短
絡されて前記第２のＰ型ＭＯＳトランジスタのゲートに
入力され、前記第２のＰ型ＭＯＳトランジスタおよび前
記第２のＮ型ＭＯＳトランジスタのドレインは短絡され
て前記第１のＰ型ＭＯＳトランジスタのゲートに入力さ
れ、前記第１および第２のＮ型ＭＯＳトランジスタのゲ
ートには、それぞれ前記内部回路の出力信号および前記
内部回路の出力信号の反転信号が入力され、前記第１お
よび第２のＰ型ＭＯＳトランジスタのゲートのいずれか
一方に前記パワーオン・リセット回路が接続されている
ことを特徴とするレベルシフト回路を提供するものであ
る。
に、本発明は、内部回路の出力信号の電圧レベルを第１
の電源の電圧レベルから前記第１の電源の電圧レベルよ
りも高い第２の電源の電圧レベルに変換するレベルシフ
ト回路であって、第１および第２のＰ型ＭＯＳトランジ
スタと、第１および第２のＮ型ＭＯＳトランジスタと、
前記第１の電源よりも前記第２の電源の方が早く投入さ
れた場合に、前記第１または第２のＰ型ＭＯＳトランジ
スタのゲートをローレベルに初期化するパワーオン・リ
セット回路とを有し、前記第１および第２のＰ型ＭＯＳ
トランジスタのソースには前記第２の電源電圧が供給さ
れ、前記第１および第２のＮ型ＭＯＳトランジスタのソ
ースは接地され、前記第１のＰ型ＭＯＳトランジスタお
よび前記第１のＮ型ＭＯＳトランジスタのドレインは短
絡されて前記第２のＰ型ＭＯＳトランジスタのゲートに
入力され、前記第２のＰ型ＭＯＳトランジスタおよび前
記第２のＮ型ＭＯＳトランジスタのドレインは短絡され
て前記第１のＰ型ＭＯＳトランジスタのゲートに入力さ
れ、前記第１および第２のＮ型ＭＯＳトランジスタのゲ
ートには、それぞれ前記内部回路の出力信号および前記
内部回路の出力信号の反転信号が入力され、前記第１お
よび第２のＰ型ＭＯＳトランジスタのゲートのいずれか
一方に前記パワーオン・リセット回路が接続されている
ことを特徴とするレベルシフト回路を提供するものであ
る。
【００１８】
【作用】本発明のレベルシフト回路は、レベルシフト回
路を構成する第１または第２のＰ型ＭＯＳトランジスタ
のゲートのいずれか一方に、パワーオン・リセット回路
を接続することによって、電源投入時のレベルシフト回
路の論理を確定させるようにしたものである。このた
め、本発明のレベルシフト回路によれば、第１の電源よ
りも第２の電源の方が早く投入された場合であっても、
レベルシフト回路の論理が確定されるため、電源投入時
に貫通電流が流れるということがなく、電源投入時のレ
ベルシフト回路の動作を安定させることができる。
路を構成する第１または第２のＰ型ＭＯＳトランジスタ
のゲートのいずれか一方に、パワーオン・リセット回路
を接続することによって、電源投入時のレベルシフト回
路の論理を確定させるようにしたものである。このた
め、本発明のレベルシフト回路によれば、第１の電源よ
りも第２の電源の方が早く投入された場合であっても、
レベルシフト回路の論理が確定されるため、電源投入時
に貫通電流が流れるということがなく、電源投入時のレ
ベルシフト回路の動作を安定させることができる。
【００１９】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のレベルシフト回路を詳細に説
明する。
施例に基づいて、本発明のレベルシフト回路を詳細に説
明する。
【００２０】図１は、本発明のレベルシフト回路の一実
施例の構成回路図である。このレベルシフト回路１０
は、第１の電源ＶL が供給されるＰ型ＭＯＳトランジス
タ（以下、ＰＭＯＳという）１２およびＮ型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）１４と、第１の電源
ＶL の電圧よりも高い第２の電源ＶH の電圧が供給され
るＰＭＯＳ１６，２０およびＮＭＯＳ１８，２２と、こ
のレベルシフト回路１０の出力信号ＶOUT に接続される
パワーオン・リセット回路２４とを有している。
施例の構成回路図である。このレベルシフト回路１０
は、第１の電源ＶL が供給されるＰ型ＭＯＳトランジス
タ（以下、ＰＭＯＳという）１２およびＮ型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）１４と、第１の電源
ＶL の電圧よりも高い第２の電源ＶH の電圧が供給され
るＰＭＯＳ１６，２０およびＮＭＯＳ１８，２２と、こ
のレベルシフト回路１０の出力信号ＶOUT に接続される
パワーオン・リセット回路２４とを有している。
【００２１】このレベルシフト回路１０において、ＰＭ
ＯＳ１２およびＮＭＯＳ１４はＣＭＯＳインバータ２６
を構成し、内部回路の出力信号ＶINを反転出力する。Ｐ
ＭＯＳ１２のソースは第１の電源ＶL に接続され、ＮＭ
ＯＳ１４のソースは接地されている。ＰＭＯＳ１２およ
びＮＭＯＳ１４のゲートは短絡されて、第１の電源電圧
で駆動される内部回路の出力信号ＶINが入力され、その
ドレインは短絡されてインバータ２６の出力信号とされ
ている。
ＯＳ１２およびＮＭＯＳ１４はＣＭＯＳインバータ２６
を構成し、内部回路の出力信号ＶINを反転出力する。Ｐ
ＭＯＳ１２のソースは第１の電源ＶL に接続され、ＮＭ
ＯＳ１４のソースは接地されている。ＰＭＯＳ１２およ
びＮＭＯＳ１４のゲートは短絡されて、第１の電源電圧
で駆動される内部回路の出力信号ＶINが入力され、その
ドレインは短絡されてインバータ２６の出力信号とされ
ている。
【００２２】また、ＰＭＯＳ１６，２０のソースは第２
の電源ＶH に接続され、ＮＭＯＳ１８，２２のソースは
接地されている。ＰＭＯＳ１６およびＮＭＯＳ１８のゲ
ートには、それぞれレベルシフト回路１０の出力信号Ｖ
OUT および内部回路の出力信号ＶINが入力され、そのド
レインは短絡されてＰＭＯＳ２０のゲートに入力されて
いる。また、ＮＭＯＳ２２のゲートにはインバータ２６
の出力信号が入力され、ＰＭＯＳ２０およびＮＭＯＳ２
２のドレインは短絡されて、レベルシフト回路１０の出
力信号ＶOUT とされている。
の電源ＶH に接続され、ＮＭＯＳ１８，２２のソースは
接地されている。ＰＭＯＳ１６およびＮＭＯＳ１８のゲ
ートには、それぞれレベルシフト回路１０の出力信号Ｖ
OUT および内部回路の出力信号ＶINが入力され、そのド
レインは短絡されてＰＭＯＳ２０のゲートに入力されて
いる。また、ＮＭＯＳ２２のゲートにはインバータ２６
の出力信号が入力され、ＰＭＯＳ２０およびＮＭＯＳ２
２のドレインは短絡されて、レベルシフト回路１０の出
力信号ＶOUT とされている。
【００２３】ここで、パワーオン・リセット回路２４
は、第１の電源ＶL よりも第２の電源ＶH の方が早く投
入された場合に、ＰＭＯＳ１６，２０のゲートのいずれ
か一方をローレベルに確定させることによって、このレ
ベルシフト回路１０の論理を確定させるものである。な
お、本発明のレベルシフト回路１０に用いられるパワー
オン・リセット回路２４の回路構成は特に限定されるも
のではないが、図２にその一実施例となる構成回路図を
例示する。
は、第１の電源ＶL よりも第２の電源ＶH の方が早く投
入された場合に、ＰＭＯＳ１６，２０のゲートのいずれ
か一方をローレベルに確定させることによって、このレ
ベルシフト回路１０の論理を確定させるものである。な
お、本発明のレベルシフト回路１０に用いられるパワー
オン・リセット回路２４の回路構成は特に限定されるも
のではないが、図２にその一実施例となる構成回路図を
例示する。
【００２４】図示例のレベルシフト回路１０において、
パワーオン・リセット回路２４は、容量素子２８と、Ｎ
ＭＯＳ３０，３２とから構成される。容量素子２８の一
端は第２の電源ＶH に接続され、その他端はＮＭＯＳ３
０のドレインおよびＮＭＯＳ３２のゲートに接続されて
いる。また、ＮＭＯＳ３０のゲートは第１の電源ＶLに
接続され、そのソースは接地されている。ＮＭＯＳ３２
のソースは接地され、そのドレインはレベルシフト回路
１０の出力信号ＶOUT に接続されている。
パワーオン・リセット回路２４は、容量素子２８と、Ｎ
ＭＯＳ３０，３２とから構成される。容量素子２８の一
端は第２の電源ＶH に接続され、その他端はＮＭＯＳ３
０のドレインおよびＮＭＯＳ３２のゲートに接続されて
いる。また、ＮＭＯＳ３０のゲートは第１の電源ＶLに
接続され、そのソースは接地されている。ＮＭＯＳ３２
のソースは接地され、そのドレインはレベルシフト回路
１０の出力信号ＶOUT に接続されている。
【００２５】本発明のレベルシフト回路１０は、基本的
にこのように構成される。次に、本発明のレベルシフト
回路１０の動作について、第１の電源電圧が３．３Ｖ
で、第２の電源電圧が５．０Ｖの場合を例に挙げて説明
する。
にこのように構成される。次に、本発明のレベルシフト
回路１０の動作について、第１の電源電圧が３．３Ｖ
で、第２の電源電圧が５．０Ｖの場合を例に挙げて説明
する。
【００２６】このレベルシフト回路１０において、第１
の電源ＶL よりも第２の電源ＶH の方が早く投入された
場合、即ち、第１の電源電圧が０Ｖおよび第２の電源電
圧が５．０Ｖの場合、パワーオン・リセット回路２４の
ＮＭＯＳ３０は、第１の電源電圧である０Ｖがゲートに
入力されることによってオフ状態となる。このとき、容
量素子２８は、第２の電源電圧である５．０Ｖがその一
端に印加されることによって、その他端も第２の電源電
圧である５．０Ｖまでチャージアップされる。
の電源ＶL よりも第２の電源ＶH の方が早く投入された
場合、即ち、第１の電源電圧が０Ｖおよび第２の電源電
圧が５．０Ｖの場合、パワーオン・リセット回路２４の
ＮＭＯＳ３０は、第１の電源電圧である０Ｖがゲートに
入力されることによってオフ状態となる。このとき、容
量素子２８は、第２の電源電圧である５．０Ｖがその一
端に印加されることによって、その他端も第２の電源電
圧である５．０Ｖまでチャージアップされる。
【００２７】パワーオン・リセット回路２４のＮＭＯＳ
３２は、容量素子２８の他端が５．０Ｖまでチャージア
ップされることによってオン状態となり、レベルシフト
回路１０の出力信号はディスチャージされてローレベル
になる。レベルシフト回路１０の出力信号がローレベル
になると、ＰＭＯＳ１６がオン状態になることによって
そのドレイン、即ち、ＰＭＯＳ２０のゲートが第１の電
源電圧である５．０Ｖとなり、ＰＭＯＳ２０がオフ状態
となってレベルシフト回路１０の状態が確定する。
３２は、容量素子２８の他端が５．０Ｖまでチャージア
ップされることによってオン状態となり、レベルシフト
回路１０の出力信号はディスチャージされてローレベル
になる。レベルシフト回路１０の出力信号がローレベル
になると、ＰＭＯＳ１６がオン状態になることによって
そのドレイン、即ち、ＰＭＯＳ２０のゲートが第１の電
源電圧である５．０Ｖとなり、ＰＭＯＳ２０がオフ状態
となってレベルシフト回路１０の状態が確定する。
【００２８】その後、第１の電源ＶL が投入されると、
即ち、第１の電源電圧が３．３Ｖになると、パワーオン
・リセット回路２４のＮＭＯＳ３０は、第１の電源電圧
である３．３Ｖがゲートに入力されることによってオン
状態となる。ＮＭＯＳ３０がオン状態になると、ＮＭＯ
Ｓ３２はゲートがディスチャージされてローレベルにさ
れることによってオフ状態となり、パワーオン・リセッ
ト回路２４はレベルシフト回路１０の出力信号から電気
的に絶縁される。
即ち、第１の電源電圧が３．３Ｖになると、パワーオン
・リセット回路２４のＮＭＯＳ３０は、第１の電源電圧
である３．３Ｖがゲートに入力されることによってオン
状態となる。ＮＭＯＳ３０がオン状態になると、ＮＭＯ
Ｓ３２はゲートがディスチャージされてローレベルにさ
れることによってオフ状態となり、パワーオン・リセッ
ト回路２４はレベルシフト回路１０の出力信号から電気
的に絶縁される。
【００２９】一方、第２の電源ＶH よりも第１の電源Ｖ
L の方が早く投入された場合、即ち、第１の電源電圧が
３．３Ｖおよび第２の電源電圧が０Ｖの場合、パワーオ
ン・リセット回路２４のＮＭＯＳ３０は、第１の電源電
圧である３．３Ｖがゲートに入力されることによってオ
ン状態となる。このとき、ＮＭＯＳ３２はゲートがディ
スチャージされてローレベルにされることによってオフ
状態となり、パワーオン・リセット回路２４はレベルシ
フト回路１０の出力信号から電気的に絶縁される。
L の方が早く投入された場合、即ち、第１の電源電圧が
３．３Ｖおよび第２の電源電圧が０Ｖの場合、パワーオ
ン・リセット回路２４のＮＭＯＳ３０は、第１の電源電
圧である３．３Ｖがゲートに入力されることによってオ
ン状態となる。このとき、ＮＭＯＳ３２はゲートがディ
スチャージされてローレベルにされることによってオフ
状態となり、パワーオン・リセット回路２４はレベルシ
フト回路１０の出力信号から電気的に絶縁される。
【００３０】また、第１および第２の電源ＶL ，ＶH が
同時に投入された場合の本発明のレベルシフト回路１０
の動作については、従来技術の説明において述べたとお
りである。本発明のレベルシフト回路１０は、基本的に
このように動作する。
同時に投入された場合の本発明のレベルシフト回路１０
の動作については、従来技術の説明において述べたとお
りである。本発明のレベルシフト回路１０は、基本的に
このように動作する。
【００３１】なお、第１の電源電圧として３．３Ｖまた
は３．０Ｖ、第２の電源電圧として５．０Ｖを使用する
場合を例に挙げて説明したが、本発明のレベルシフト回
路１０は第１の電源電圧よりも第２の電源電圧の方が高
い場合に適用可能である。さらに、パワーオン・リセッ
ト回路２４をレベルシフト回路１０の出力信号ＶOUT、
即ち、ＰＭＯＳ１６のゲートに接続しているが、ＰＭＯ
Ｓ２０のゲートに接続しても全く同様な効果が得られる
ことは言うまでもないことである。
は３．０Ｖ、第２の電源電圧として５．０Ｖを使用する
場合を例に挙げて説明したが、本発明のレベルシフト回
路１０は第１の電源電圧よりも第２の電源電圧の方が高
い場合に適用可能である。さらに、パワーオン・リセッ
ト回路２４をレベルシフト回路１０の出力信号ＶOUT、
即ち、ＰＭＯＳ１６のゲートに接続しているが、ＰＭＯ
Ｓ２０のゲートに接続しても全く同様な効果が得られる
ことは言うまでもないことである。
【００３２】
【発明の効果】以上詳細に説明したように、本発明のレ
ベルシフト回路は、ＰＭＯＳ１６のゲートまたはＰＭＯ
Ｓ２０のゲートに、パワーオン・リセット回路２４を接
続したものである。このため、本発明のレベルシフト回
路１０によれば、第１の電源Ｖ L よりも第２の電源ＶH
の方が早く投入された場合であっても、第１の電源ＶL
が投入されるまでの間、パワーオン・リセット回路２４
によってレベルシフト回路１０の論理が確定されるた
め、ＰＭＯＳ１６およびＮＭＯＳ１８の間、または、Ｐ
ＭＯＳ２０およびＮＭＯＳ２２の間に貫通電流が流れる
ことを防止することができ、レベルシフト回路の動作を
安定させることができる。
ベルシフト回路は、ＰＭＯＳ１６のゲートまたはＰＭＯ
Ｓ２０のゲートに、パワーオン・リセット回路２４を接
続したものである。このため、本発明のレベルシフト回
路１０によれば、第１の電源Ｖ L よりも第２の電源ＶH
の方が早く投入された場合であっても、第１の電源ＶL
が投入されるまでの間、パワーオン・リセット回路２４
によってレベルシフト回路１０の論理が確定されるた
め、ＰＭＯＳ１６およびＮＭＯＳ１８の間、または、Ｐ
ＭＯＳ２０およびＮＭＯＳ２２の間に貫通電流が流れる
ことを防止することができ、レベルシフト回路の動作を
安定させることができる。
【図１】本発明のレベルシフト回路の一実施例の構成回
路図である。
路図である。
【図２】本発明のレベルシフト回路に用いられるパワー
オン・リセット回路の一実施例の構成回路図である。
オン・リセット回路の一実施例の構成回路図である。
【図３】従来のレベルシフト回路の一例の構成回路図で
ある。
ある。
【図４】従来のレベルシフト回路の別の例の構成回路図
である。
である。
１０，４６ レベルシフト回路 １２，１６，２０，３６，４２ ＰＭＯＳ（Ｐ型ＭＯＳ
トランジスタ） １４，１８，２２，３０，３２，３８，４４ ＮＭＯＳ
（Ｎ型ＭＯＳトランジスタ） ２４ パワーオン・リセット回路 ２６，３４，４０ インバータ ２８ 容量素子 ４８，５０ バッファ回路
トランジスタ） １４，１８，２２，３０，３２，３８，４４ ＮＭＯＳ
（Ｎ型ＭＯＳトランジスタ） ２４ パワーオン・リセット回路 ２６，３４，４０ インバータ ２８ 容量素子 ４８，５０ バッファ回路
Claims (1)
- 【請求項１】内部回路の出力信号の電圧レベルを第１の
電源の電圧レベルから前記第１の電源の電圧レベルより
も高い第２の電源の電圧レベルに変換するレベルシフト
回路であって、 第１および第２のＰ型ＭＯＳトランジスタと、第１およ
び第２のＮ型ＭＯＳトランジスタと、前記第１の電源よ
りも前記第２の電源の方が早く投入された場合に、前記
第１または第２のＰ型ＭＯＳトランジスタのゲートをロ
ーレベルに初期化するパワーオン・リセット回路とを有
し、 前記第１および第２のＰ型ＭＯＳトランジスタのソース
には前記第２の電源電圧が供給され、前記第１および第
２のＮ型ＭＯＳトランジスタのソースは接地され、前記
第１のＰ型ＭＯＳトランジスタおよび前記第１のＮ型Ｍ
ＯＳトランジスタのドレインは短絡されて前記第２のＰ
型ＭＯＳトランジスタのゲートに入力され、前記第２の
Ｐ型ＭＯＳトランジスタおよび前記第２のＮ型ＭＯＳト
ランジスタのドレインは短絡されて前記第１のＰ型ＭＯ
Ｓトランジスタのゲートに入力され、前記第１および第
２のＮ型ＭＯＳトランジスタのゲートには、それぞれ前
記内部回路の出力信号および前記内部回路の出力信号の
反転信号が入力され、 前記第１および第２のＰ型ＭＯＳトランジスタのゲート
のいずれか一方に前記パワーオン・リセット回路が接続
されていることを特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252268A JP3072254B2 (ja) | 1995-09-29 | 1995-09-29 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252268A JP3072254B2 (ja) | 1995-09-29 | 1995-09-29 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0998083A true JPH0998083A (ja) | 1997-04-08 |
| JP3072254B2 JP3072254B2 (ja) | 2000-07-31 |
Family
ID=17234883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7252268A Expired - Fee Related JP3072254B2 (ja) | 1995-09-29 | 1995-09-29 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3072254B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176351A (ja) * | 2000-12-06 | 2002-06-21 | Kawasaki Microelectronics Kk | レベルシフタ回路 |
| US6418075B2 (en) | 2000-07-21 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up |
| JP2002280893A (ja) * | 2001-03-21 | 2002-09-27 | Ricoh Co Ltd | 半導体装置 |
| KR100400626B1 (ko) * | 2000-06-14 | 2003-10-08 | 산요덴키가부시키가이샤 | 레벨 시프터 및 그를 이용한 액티브 매트릭스형 표시 장치 |
| US6768354B2 (en) | 2000-07-26 | 2004-07-27 | Renesas Technology Corp. | Multi-power semiconductor integrated circuit device |
| JP2005102086A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体装置およびレベル変換回路 |
| JP2005323195A (ja) * | 2004-05-10 | 2005-11-17 | Texas Instr Japan Ltd | レベルシフト回路 |
| US8593205B2 (en) | 2011-05-06 | 2013-11-26 | Fujitsu Semiconductor Limited | Output buffer circuit and input/output buffer circuit |
| JP2014123903A (ja) * | 2012-12-21 | 2014-07-03 | Ricoh Co Ltd | レベルシフト回路、パワーオンリセット回路及び半導体集積回路 |
| CN104184458A (zh) * | 2014-09-16 | 2014-12-03 | 上海坤锐电子科技有限公司 | 一种具有上电清零功能的电平转换器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102293617B1 (ko) * | 2019-09-10 | 2021-08-26 | 경일대학교산학협력단 | 냉난방기의 공기토출부에 장착되는 필터조립체 |
-
1995
- 1995-09-29 JP JP7252268A patent/JP3072254B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400626B1 (ko) * | 2000-06-14 | 2003-10-08 | 산요덴키가부시키가이샤 | 레벨 시프터 및 그를 이용한 액티브 매트릭스형 표시 장치 |
| US6418075B2 (en) | 2000-07-21 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up |
| US6768354B2 (en) | 2000-07-26 | 2004-07-27 | Renesas Technology Corp. | Multi-power semiconductor integrated circuit device |
| JP2002176351A (ja) * | 2000-12-06 | 2002-06-21 | Kawasaki Microelectronics Kk | レベルシフタ回路 |
| JP2002280893A (ja) * | 2001-03-21 | 2002-09-27 | Ricoh Co Ltd | 半導体装置 |
| JP2005102086A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体装置およびレベル変換回路 |
| JP2005323195A (ja) * | 2004-05-10 | 2005-11-17 | Texas Instr Japan Ltd | レベルシフト回路 |
| US8593205B2 (en) | 2011-05-06 | 2013-11-26 | Fujitsu Semiconductor Limited | Output buffer circuit and input/output buffer circuit |
| JP2014123903A (ja) * | 2012-12-21 | 2014-07-03 | Ricoh Co Ltd | レベルシフト回路、パワーオンリセット回路及び半導体集積回路 |
| CN104184458A (zh) * | 2014-09-16 | 2014-12-03 | 上海坤锐电子科技有限公司 | 一种具有上电清零功能的电平转换器 |
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| Publication number | Publication date |
|---|---|
| JP3072254B2 (ja) | 2000-07-31 |
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