JPH0998083A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH0998083A JPH0998083A JP7252268A JP25226895A JPH0998083A JP H0998083 A JPH0998083 A JP H0998083A JP 7252268 A JP7252268 A JP 7252268A JP 25226895 A JP25226895 A JP 25226895A JP H0998083 A JPH0998083 A JP H0998083A
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Abstract
ことができ、電源投入時の状態を安定させることができ
るレベルシフト回路を提供すること。 【解決手段】第1および第2のP型MOSトランジスタ
のソースには第2の電源電圧が供給され、第1および第
2のN型MOSトランジスタのソースは接地され、第1
のP型MOSトランジスタおよび第1のN型MOSトラ
ンジスタのドレインは短絡されて第2のP型MOSトラ
ンジスタのゲートに入力され、第2のP型MOSトラン
ジスタおよび第2のN型MOSトランジスタのドレイン
は短絡されて第1のP型MOSトランジスタのゲートに
入力され、第1および第2のN型MOSトランジスタの
ゲートには、それぞれ内部回路の出力信号および内部回
路の出力信号の反転信号が入力され、第1および第2の
P型MOSトランジスタのゲートのいずれか一方にパワ
ーオン・リセット回路が接続されていることにより、上
記課題を解決する。
Description
号の電圧レベルを第1の電源の電圧レベルから、第1の
電源の電圧レベルよりも高い第2の電源の電圧レベルに
変換するレベルシフト回路に関するものである。
作周波数の高速化にともなって、その消費電力が増大
し、電力消費による発熱量も次第に増大している。とこ
ろで、LSIが封止されるパッケージには熱抵抗がある
ため、LSIの電力消費によって発熱量が増大し、その
温度が上昇するとLSIは動作不能になってしまう。こ
のため、LSIの消費電力を低減するために、その最大
動作周波数が低く抑えられてしまうという問題点があっ
た。
源電圧を従来より用いられてきた5.0Vから3.3V
あるいは3.0Vに低下させて、LSIの消費電力を低
減している。しかし、現実には5.0Vの電源電圧を使
用しているLSIも多いため、このようなLSIとのイ
ンターフェースのために、例えばLSIの内部回路に
3.3Vあるいは3.0Vの電源電圧を供給し、内部回
路から出力される出力信号の電圧レベルを5.0Vに変
換して出力する必要がある。
れるインバータと、このインバータの出力信号の電圧レ
ベルを変換する、5.0Vの電源が供給されるインバー
タとを例示する。図示例の回路において、インバータ3
4は、P型MOSトランジスタ(以下、PMOSとい
う)36およびN型MOSトランジスタ(以下、NMO
Sという)38から構成され、同様に、インバータ40
はPMOS42およびNMOS44から構成されてい
る。
ベル、即ち、3.3Vの入力信号が入力されると、その
出力信号は反転されてローレベル、即ち、0Vとなる。
このとき、インバータ40のPMOS42およびNMO
S44はそれぞれオン状態およびオフ状態となるため、
インバータ40の出力信号はハイレベル、即ち、このイ
ンバータ40の電源電圧である5.0Vとなる。
ち、0Vの入力信号が入力されると、その出力信号はハ
イレベル、即ち、このインバータ34の電源電圧である
3.3Vとなる。このとき、インバータ40のNMOS
44は多少オン抵抗は高くなるがオン状態になるのに対
して、PMOS42は完全にオフ状態とはならないた
め、電源からグランドに貫通電流が流れてしまい、イン
バータ40の出力信号はPMOS42およびNMOS4
4のオン抵抗に応じたレベルになってしまう。
圧レベルを変換しようとする回路に単純に内部回路と異
なる電源電圧を供給するだけでは、貫通電流が流れてし
まうため逆に消費電力が増大してしまうばかりでなく、
内部回路に供給される電源電圧がさらに低下された場合
には、論理さえも確定しなくなってしまうという問題点
がある。このため、内部回路の出力信号の電圧レベルを
変換するレベルシフト回路が必要となる。
れているレベルシフト回路の一例の構成回路図を示す。
図示例の回路は、3.3Vの電源VL が供給される、内
部回路の出力信号をバッファ出力するバッファ回路48
およびバッファ回路48の出力信号を反転出力するイン
バータ26と、5.0Vの電源VH が供給されるレベル
シフト回路46およびレベルシフト回路46の出力信号
をバッファ出力するバッファ回路50とを有している。
また、レベルシフト回路46は、PMOS16,20
と、NMOS18,22とを有している。
回路の出力信号VINが入力されると、レベルシフト回路
46のNMOS18はゲートにバッファ回路48の出力
信号であるローレベル、即ち、0Vが入力されることに
よってオフ状態となり、逆に、NMOS22はゲートに
インバータ26の出力信号であるハイレベル、即ち、イ
ンバータ26の電源電圧である3.3Vが入力されるこ
とによってオン状態となる。
S22のドレインはディスチャージされてローレベル、
即ち、0Vとなり、バッファ回路50から出力される出
力信号VOUT は、ローレベルとなり、PMOS16はオ
ン状態になる。そして、PMOS16がオン状態になる
と、PMOS20のゲートはハイレベル、即ち、PMO
S16の電源電圧である5.0Vとなり、PMOS20
がオフ状態となってレベルシフト回路46の状態が確定
する。
3Vの内部回路の出力信号VINが入力されると、レベル
シフト回路46のNMOS18はゲートにバッファ回路
48の出力信号であるハイレベル、即ち、3.3Vが入
力されることによってオン状態となり、逆に、NMOS
22はゲートにインバータ26の出力信号であるローレ
ベル、即ち、0Vが入力されることによってオフ状態と
なる。
S18のドレインはディスチャージされてローレベル、
即ち、0Vとなり、このローレベルがゲートに入力され
ているPMOS20はオン状態になる。そして、PMO
S20がオン状態になると、バッファ回路50から出力
される出力信号VOUT はハイレベルとなり、PMOS1
6のゲートもハイレベル、即ち、PMOS20の電源電
圧である5.0Vになるため、PMOS16がオフ状態
となってレベルシフト回路46の状態が確定する。
ては、内部回路の出力信号の電圧レベルに応じてNMO
S18,22のいずれか一方がオン状態となって、NM
OS18のドレインまたはNMOS22のドレインのい
ずれか一方がディスチャージされてローレベルとなり、
PMOS16,20のいずれか一方がオン状態となっ
て、他方のPMOS20,16をオフ状態にすることに
より論理が確定するとともに、このレベルシフト回路4
6に入力される内部回路の出力信号の電圧レベルを3.
3Vから5.0Vに変換している。
において、通常、3.3Vおよび5.0Vの電源は別々
の電源端子から供給される。従来のように、例えば5.
0Vの単一電源の場合や、3.3V単一電源の場合はL
SIの全ての回路に同時に電源が供給されるため何ら問
題は起きないが、3.3Vおよび5.0Vの電源が別々
の電源端子から供給される場合には、電源を投入するタ
イミングがずれる可能性がある。
3.3Vの電源の方が早く投入された場合、即ち、VL
=3.3VおよびVH =0Vの場合には、貫通電流の流
れる経路は存在しない。しかし、5.0Vの電源の方が
早く投入された場合、即ち、VL =0VおよびVH =
5.0Vの場合には、NMOS18,22のゲート電圧
レベルが0Vのままであるため、NMOS18,22が
両方ともオフ状態となり、レベルシフト回路46の論
理、即ち、バッファ回路50の入力電圧レベルが確定し
ないため、バッファ回路50に貫通電流が流れてしまう
という問題点があった。
従来技術に基づく問題点をかえりみて、内部回路の出力
信号の電圧レベルを第1の電源の電圧レベルから、第1
の電源の電圧レベルよりも高い第2の電源の電圧レベル
に変換するレベルシフト回路において、第1の電源より
も第2の電源の方が早く投入された場合であっても、電
源投入時に貫通電流が流れることを防止することがで
き、電源投入時の状態を安定させることができるレベル
シフト回路を提供することにある。
に、本発明は、内部回路の出力信号の電圧レベルを第1
の電源の電圧レベルから前記第1の電源の電圧レベルよ
りも高い第2の電源の電圧レベルに変換するレベルシフ
ト回路であって、第1および第2のP型MOSトランジ
スタと、第1および第2のN型MOSトランジスタと、
前記第1の電源よりも前記第2の電源の方が早く投入さ
れた場合に、前記第1または第2のP型MOSトランジ
スタのゲートをローレベルに初期化するパワーオン・リ
セット回路とを有し、前記第1および第2のP型MOS
トランジスタのソースには前記第2の電源電圧が供給さ
れ、前記第1および第2のN型MOSトランジスタのソ
ースは接地され、前記第1のP型MOSトランジスタお
よび前記第1のN型MOSトランジスタのドレインは短
絡されて前記第2のP型MOSトランジスタのゲートに
入力され、前記第2のP型MOSトランジスタおよび前
記第2のN型MOSトランジスタのドレインは短絡され
て前記第1のP型MOSトランジスタのゲートに入力さ
れ、前記第1および第2のN型MOSトランジスタのゲ
ートには、それぞれ前記内部回路の出力信号および前記
内部回路の出力信号の反転信号が入力され、前記第1お
よび第2のP型MOSトランジスタのゲートのいずれか
一方に前記パワーオン・リセット回路が接続されている
ことを特徴とするレベルシフト回路を提供するものであ
る。
路を構成する第1または第2のP型MOSトランジスタ
のゲートのいずれか一方に、パワーオン・リセット回路
を接続することによって、電源投入時のレベルシフト回
路の論理を確定させるようにしたものである。このた
め、本発明のレベルシフト回路によれば、第1の電源よ
りも第2の電源の方が早く投入された場合であっても、
レベルシフト回路の論理が確定されるため、電源投入時
に貫通電流が流れるということがなく、電源投入時のレ
ベルシフト回路の動作を安定させることができる。
施例に基づいて、本発明のレベルシフト回路を詳細に説
明する。
施例の構成回路図である。このレベルシフト回路10
は、第1の電源VL が供給されるP型MOSトランジス
タ(以下、PMOSという)12およびN型MOSトラ
ンジスタ(以下、NMOSという)14と、第1の電源
VL の電圧よりも高い第2の電源VH の電圧が供給され
るPMOS16,20およびNMOS18,22と、こ
のレベルシフト回路10の出力信号VOUT に接続される
パワーオン・リセット回路24とを有している。
OS12およびNMOS14はCMOSインバータ26
を構成し、内部回路の出力信号VINを反転出力する。P
MOS12のソースは第1の電源VL に接続され、NM
OS14のソースは接地されている。PMOS12およ
びNMOS14のゲートは短絡されて、第1の電源電圧
で駆動される内部回路の出力信号VINが入力され、その
ドレインは短絡されてインバータ26の出力信号とされ
ている。
の電源VH に接続され、NMOS18,22のソースは
接地されている。PMOS16およびNMOS18のゲ
ートには、それぞれレベルシフト回路10の出力信号V
OUT および内部回路の出力信号VINが入力され、そのド
レインは短絡されてPMOS20のゲートに入力されて
いる。また、NMOS22のゲートにはインバータ26
の出力信号が入力され、PMOS20およびNMOS2
2のドレインは短絡されて、レベルシフト回路10の出
力信号VOUT とされている。
は、第1の電源VL よりも第2の電源VH の方が早く投
入された場合に、PMOS16,20のゲートのいずれ
か一方をローレベルに確定させることによって、このレ
ベルシフト回路10の論理を確定させるものである。な
お、本発明のレベルシフト回路10に用いられるパワー
オン・リセット回路24の回路構成は特に限定されるも
のではないが、図2にその一実施例となる構成回路図を
例示する。
パワーオン・リセット回路24は、容量素子28と、N
MOS30,32とから構成される。容量素子28の一
端は第2の電源VH に接続され、その他端はNMOS3
0のドレインおよびNMOS32のゲートに接続されて
いる。また、NMOS30のゲートは第1の電源VLに
接続され、そのソースは接地されている。NMOS32
のソースは接地され、そのドレインはレベルシフト回路
10の出力信号VOUT に接続されている。
にこのように構成される。次に、本発明のレベルシフト
回路10の動作について、第1の電源電圧が3.3V
で、第2の電源電圧が5.0Vの場合を例に挙げて説明
する。
の電源VL よりも第2の電源VH の方が早く投入された
場合、即ち、第1の電源電圧が0Vおよび第2の電源電
圧が5.0Vの場合、パワーオン・リセット回路24の
NMOS30は、第1の電源電圧である0Vがゲートに
入力されることによってオフ状態となる。このとき、容
量素子28は、第2の電源電圧である5.0Vがその一
端に印加されることによって、その他端も第2の電源電
圧である5.0Vまでチャージアップされる。
32は、容量素子28の他端が5.0Vまでチャージア
ップされることによってオン状態となり、レベルシフト
回路10の出力信号はディスチャージされてローレベル
になる。レベルシフト回路10の出力信号がローレベル
になると、PMOS16がオン状態になることによって
そのドレイン、即ち、PMOS20のゲートが第1の電
源電圧である5.0Vとなり、PMOS20がオフ状態
となってレベルシフト回路10の状態が確定する。
即ち、第1の電源電圧が3.3Vになると、パワーオン
・リセット回路24のNMOS30は、第1の電源電圧
である3.3Vがゲートに入力されることによってオン
状態となる。NMOS30がオン状態になると、NMO
S32はゲートがディスチャージされてローレベルにさ
れることによってオフ状態となり、パワーオン・リセッ
ト回路24はレベルシフト回路10の出力信号から電気
的に絶縁される。
L の方が早く投入された場合、即ち、第1の電源電圧が
3.3Vおよび第2の電源電圧が0Vの場合、パワーオ
ン・リセット回路24のNMOS30は、第1の電源電
圧である3.3Vがゲートに入力されることによってオ
ン状態となる。このとき、NMOS32はゲートがディ
スチャージされてローレベルにされることによってオフ
状態となり、パワーオン・リセット回路24はレベルシ
フト回路10の出力信号から電気的に絶縁される。
同時に投入された場合の本発明のレベルシフト回路10
の動作については、従来技術の説明において述べたとお
りである。本発明のレベルシフト回路10は、基本的に
このように動作する。
は3.0V、第2の電源電圧として5.0Vを使用する
場合を例に挙げて説明したが、本発明のレベルシフト回
路10は第1の電源電圧よりも第2の電源電圧の方が高
い場合に適用可能である。さらに、パワーオン・リセッ
ト回路24をレベルシフト回路10の出力信号VOUT、
即ち、PMOS16のゲートに接続しているが、PMO
S20のゲートに接続しても全く同様な効果が得られる
ことは言うまでもないことである。
ベルシフト回路は、PMOS16のゲートまたはPMO
S20のゲートに、パワーオン・リセット回路24を接
続したものである。このため、本発明のレベルシフト回
路10によれば、第1の電源V L よりも第2の電源VH
の方が早く投入された場合であっても、第1の電源VL
が投入されるまでの間、パワーオン・リセット回路24
によってレベルシフト回路10の論理が確定されるた
め、PMOS16およびNMOS18の間、または、P
MOS20およびNMOS22の間に貫通電流が流れる
ことを防止することができ、レベルシフト回路の動作を
安定させることができる。
路図である。
オン・リセット回路の一実施例の構成回路図である。
ある。
である。
トランジスタ) 14,18,22,30,32,38,44 NMOS
(N型MOSトランジスタ) 24 パワーオン・リセット回路 26,34,40 インバータ 28 容量素子 48,50 バッファ回路
Claims (1)
- 【請求項1】内部回路の出力信号の電圧レベルを第1の
電源の電圧レベルから前記第1の電源の電圧レベルより
も高い第2の電源の電圧レベルに変換するレベルシフト
回路であって、 第1および第2のP型MOSトランジスタと、第1およ
び第2のN型MOSトランジスタと、前記第1の電源よ
りも前記第2の電源の方が早く投入された場合に、前記
第1または第2のP型MOSトランジスタのゲートをロ
ーレベルに初期化するパワーオン・リセット回路とを有
し、 前記第1および第2のP型MOSトランジスタのソース
には前記第2の電源電圧が供給され、前記第1および第
2のN型MOSトランジスタのソースは接地され、前記
第1のP型MOSトランジスタおよび前記第1のN型M
OSトランジスタのドレインは短絡されて前記第2のP
型MOSトランジスタのゲートに入力され、前記第2の
P型MOSトランジスタおよび前記第2のN型MOSト
ランジスタのドレインは短絡されて前記第1のP型MO
Sトランジスタのゲートに入力され、前記第1および第
2のN型MOSトランジスタのゲートには、それぞれ前
記内部回路の出力信号および前記内部回路の出力信号の
反転信号が入力され、 前記第1および第2のP型MOSトランジスタのゲート
のいずれか一方に前記パワーオン・リセット回路が接続
されていることを特徴とするレベルシフト回路。
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1995
- 1995-09-29 JP JP7252268A patent/JP3072254B2/ja not_active Expired - Fee Related
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