JP2001068991A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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Abstract
(57)【要約】
【課題】回路面積の増加を抑制して一連の動作のスピー
ドを高くするレベルシフタ回路を提供する。 【解決手段】第１の高電位（ＶＤＤ１）系の入力端（Ｉ
Ｎ）と、第１の高電位よりも高い第２の高電位（ＶＤＤ
２）系の出力端（ＯＵＴ）と、第１のＭＯＳＴの一端と
第２のＭＯＳＴのゲートを接続する第１の接続ノード
（Ｎ３）および第２のＭＯＳＴの一端と第１のＭＯＳＴ
のゲートを接続する第２の接続ノード（Ｎ２）とを有
し、第１の高電位の電源ラインと第１の接続ノード間に
第１および第２のＰＭＯＳＴを直列に接続し、第１のＰ
ＭＯＳＴ（３２）を入力信号により制御し、第２のＰＭ
ＯＳＴ（３１）を出力信号により制御し、第１の接続ノ
ード（Ｎ３）に接続する第２の高電位（ＶＤＤ２）系の
第１のインバータ（ＩＮＶ３０）は第１の高電位（ＶＤ
Ｄ１）の入力レベルが反転する特性を有している。
ドを高くするレベルシフタ回路を提供する。 【解決手段】第１の高電位（ＶＤＤ１）系の入力端（Ｉ
Ｎ）と、第１の高電位よりも高い第２の高電位（ＶＤＤ
２）系の出力端（ＯＵＴ）と、第１のＭＯＳＴの一端と
第２のＭＯＳＴのゲートを接続する第１の接続ノード
（Ｎ３）および第２のＭＯＳＴの一端と第１のＭＯＳＴ
のゲートを接続する第２の接続ノード（Ｎ２）とを有
し、第１の高電位の電源ラインと第１の接続ノード間に
第１および第２のＰＭＯＳＴを直列に接続し、第１のＰ
ＭＯＳＴ（３２）を入力信号により制御し、第２のＰＭ
ＯＳＴ（３１）を出力信号により制御し、第１の接続ノ
ード（Ｎ３）に接続する第２の高電位（ＶＤＤ２）系の
第１のインバータ（ＩＮＶ３０）は第１の高電位（ＶＤ
Ｄ１）の入力レベルが反転する特性を有している。
Description
【０００１】
【発明の属する技術分野】本発明はレベルシフト回路に
係わり、特に互いに異なる２つの高電位（ＶＤＤ１とＶ
ＤＤ１よりも高い電位のＶＤＤ２）系に使用されるレベ
ルシフト回路に関する。
係わり、特に互いに異なる２つの高電位（ＶＤＤ１とＶ
ＤＤ１よりも高い電位のＶＤＤ２）系に使用されるレベ
ルシフト回路に関する。
【０００２】
【従来の技術】半導体集積回路は用途に応じて最適な電
源電圧が選択されるから、各回路において信号レベルが
異なるものとなる。したがって互いに異なる電源電圧を
用いている回路間にレベルシフト回路を設けて信号の授
受を行っている。
源電圧が選択されるから、各回路において信号レベルが
異なるものとなる。したがって互いに異なる電源電圧を
用いている回路間にレベルシフト回路を設けて信号の授
受を行っている。
【０００３】図５に従来のレベルシフト回路を示す。同
図において、ＶＳＳレベル（接地レベル）とＶＤＤ１レ
ベルの間を推移する入力信号を入力する入力端ＩＮと、
ＶＳＳレベル（接地レベル）とＶＤＤ２レベルの間を推
移する出力信号を出力する出力端ＯＵＴとの間に、ＶＤ
Ｄ１で動作するＶＤＤ１系のインバータＩＮＶ１及びイ
ンバータＩＮＶ２と、ＶＤＤ２で動作するＶＤＤ２系の
インバータＩＮＶ３及びインバータＩＮＶ４と、ソース
がそれぞれＶＤＤ２の電源ラインに接続されたＰチャネ
ル絶縁ゲート電界効果トランジスタ（以下、ＰＭＯＳ
Ｔ、と称す）２１，２２と、ソースがそれぞれ接地電位
（ＶＳＳレベル）のラインに接続されたＮチャネル絶縁
ゲート電界効果トランジスタ（以下、ＮＭＯＳＴ、と称
す）１１，１２とを有してレベルシフト回路を構成して
いる。
図において、ＶＳＳレベル（接地レベル）とＶＤＤ１レ
ベルの間を推移する入力信号を入力する入力端ＩＮと、
ＶＳＳレベル（接地レベル）とＶＤＤ２レベルの間を推
移する出力信号を出力する出力端ＯＵＴとの間に、ＶＤ
Ｄ１で動作するＶＤＤ１系のインバータＩＮＶ１及びイ
ンバータＩＮＶ２と、ＶＤＤ２で動作するＶＤＤ２系の
インバータＩＮＶ３及びインバータＩＮＶ４と、ソース
がそれぞれＶＤＤ２の電源ラインに接続されたＰチャネ
ル絶縁ゲート電界効果トランジスタ（以下、ＰＭＯＳ
Ｔ、と称す）２１，２２と、ソースがそれぞれ接地電位
（ＶＳＳレベル）のラインに接続されたＮチャネル絶縁
ゲート電界効果トランジスタ（以下、ＮＭＯＳＴ、と称
す）１１，１２とを有してレベルシフト回路を構成して
いる。
【０００４】ここで、インバータＩＮＶ１及びインバー
タＩＮＶ２はＶＤＤ１レベルの入力が反転する回路であ
り、インバータＩＮＶ３及びインバータＩＮＶ４はＶＤ
Ｄ２レベルの入力が反転する回路である。
タＩＮＶ２はＶＤＤ１レベルの入力が反転する回路であ
り、インバータＩＮＶ３及びインバータＩＮＶ４はＶＤ
Ｄ２レベルの入力が反転する回路である。
【０００５】そして、ＰＭＯＳＴ２１のドレインとＮＭ
ＯＳＴ１１のドレインが接続された接続ノードＮ２がＰ
ＭＯＳＴ２２のゲートに接続され、ＰＭＯＳＴ２２のド
レインとＮＭＯＳＴ１２のドレインが接続された接続ノ
ードＮ３がＰＭＯＳＴ２１のゲートに接続され、さらに
この接続ノードＮ３がインバータＩＮＶ３の入力に接続
されている。
ＯＳＴ１１のドレインが接続された接続ノードＮ２がＰ
ＭＯＳＴ２２のゲートに接続され、ＰＭＯＳＴ２２のド
レインとＮＭＯＳＴ１２のドレインが接続された接続ノ
ードＮ３がＰＭＯＳＴ２１のゲートに接続され、さらに
この接続ノードＮ３がインバータＩＮＶ３の入力に接続
されている。
【０００６】また、インバータＩＮＶ１とインバータＩ
ＮＶ２との間の接続ノードＮ１がＮＭＯＳＴ１２のゲー
トに接続され、インバータＩＮＶ２の出力がＮＭＯＳＴ
１１のゲートに接続されている。
ＮＶ２との間の接続ノードＮ１がＮＭＯＳＴ１２のゲー
トに接続され、インバータＩＮＶ２の出力がＮＭＯＳＴ
１１のゲートに接続されている。
【０００７】レベルシフト回路の入力端ＩＮにおける入
力信号ＩＮがＶＳＳレベル（接地レベル）の場合は、Ｎ
ＭＯＳＴ１１がオフ、ＮＭＯＳＴ１２がオンとなり、接
続ノードＮ３がＶＳＳレベル、ＰＭＯＳＴ２１がＯＮ、
接続ノードＮ２がＶＤＤ２レベル、ＰＭＯＳＴ２２がオ
フとなり、レベルシフト回路の出力端ＯＵＴにおける出
力信号ＯＵＴはＶＳＳレベル（接地レベル）になる。
力信号ＩＮがＶＳＳレベル（接地レベル）の場合は、Ｎ
ＭＯＳＴ１１がオフ、ＮＭＯＳＴ１２がオンとなり、接
続ノードＮ３がＶＳＳレベル、ＰＭＯＳＴ２１がＯＮ、
接続ノードＮ２がＶＤＤ２レベル、ＰＭＯＳＴ２２がオ
フとなり、レベルシフト回路の出力端ＯＵＴにおける出
力信号ＯＵＴはＶＳＳレベル（接地レベル）になる。
【０００８】他方、レベルシフト回路の入力端ＩＮにお
ける入力信号ＩＮがＶＤＤ１レベルの場合は、ＮＭＯＳ
Ｔ１１がオン、ＮＭＯＳＴ１２がオフとなり、接続ノー
ドＮ２がＶＳＳレベル、ＰＭＯＳＴ２２がＯＮ、接続ノ
ードＮ３がＶＤＤ２レベル、ＰＭＯＳＴ２１がオフとな
り、レベルシフト回路の出力端ＯＵＴにおける出力信号
ＯＵＴはＶＤＤ２レベルになる。
ける入力信号ＩＮがＶＤＤ１レベルの場合は、ＮＭＯＳ
Ｔ１１がオン、ＮＭＯＳＴ１２がオフとなり、接続ノー
ドＮ２がＶＳＳレベル、ＰＭＯＳＴ２２がＯＮ、接続ノ
ードＮ３がＶＤＤ２レベル、ＰＭＯＳＴ２１がオフとな
り、レベルシフト回路の出力端ＯＵＴにおける出力信号
ＯＵＴはＶＤＤ２レベルになる。
【０００９】この図５に示すような従来のレベルシフト
回路においては、消費電流を小さくする為にＰＭＯＳＴ
２２の駆動能力を小さくして貫通電流を抑えていた。
回路においては、消費電流を小さくする為にＰＭＯＳＴ
２２の駆動能力を小さくして貫通電流を抑えていた。
【００１０】しかし、駆動能力を小さくした結果、下記
のような問題が発生した。
のような問題が発生した。
【００１１】図６は図５の動作波形である。入力信号Ｉ
Ｎが０レベル（ＶＳＳレベル）の状態（Ａの状態）か
ら、ＶＤＤ１レベルに立ち上がった時（Ｂの状態）、Ｎ
ＭＯＳＴ１１はオン状態、ＮＭＯＳＴ１２はオフ状態に
遷移する。その後、ＰＭＯＳＴ２２はオン状態になる
が、駆動能力が小さい為、接続ノードＮ３は徐々にＶＤ
Ｄ２の方向に電圧が上昇する。
Ｎが０レベル（ＶＳＳレベル）の状態（Ａの状態）か
ら、ＶＤＤ１レベルに立ち上がった時（Ｂの状態）、Ｎ
ＭＯＳＴ１１はオン状態、ＮＭＯＳＴ１２はオフ状態に
遷移する。その後、ＰＭＯＳＴ２２はオン状態になる
が、駆動能力が小さい為、接続ノードＮ３は徐々にＶＤ
Ｄ２の方向に電圧が上昇する。
【００１２】そして、インバータＩＮＶ３の出力はスレ
ッショルド電圧を超えたところで、反転して出力信号Ｏ
ＵＴが０レベル（ＶＳＳレベル）からＶＤＤ２に反転す
る（Ｂの後半からＣの状態）。
ッショルド電圧を超えたところで、反転して出力信号Ｏ
ＵＴが０レベル（ＶＳＳレベル）からＶＤＤ２に反転す
る（Ｂの後半からＣの状態）。
【００１３】これらの一連の動作のスピードが遅くなる
という問題が生じていた。尚、入力信号ＩＮの立ち下が
り時はＮＭＯＳＴ１１はオフ状態、ＮＭＯＳＴ１２はオ
ン状態に遷移し（Ｄの状態）、即座に出力信号が立ち下
がるから問題はない。
という問題が生じていた。尚、入力信号ＩＮの立ち下が
り時はＮＭＯＳＴ１１はオフ状態、ＮＭＯＳＴ１２はオ
ン状態に遷移し（Ｄの状態）、即座に出力信号が立ち下
がるから問題はない。
【００１４】このように図５に示す従来技術では、貫通
電流を抑えるためにＰＭＯＳＴ２２の駆動能力を小さく
していたから、信号の立ち上がり時に接続ノードＮ３の
ＶＤＤ２の方向への電圧の上昇が遅くなり、一連の動作
のスピードが遅くなるという問題を有していた。
電流を抑えるためにＰＭＯＳＴ２２の駆動能力を小さく
していたから、信号の立ち上がり時に接続ノードＮ３の
ＶＤＤ２の方向への電圧の上昇が遅くなり、一連の動作
のスピードが遅くなるという問題を有していた。
【００１５】この問題を解決するために図７に示すよう
なレベルシフト回路が特開平５−３４３９８０号公報に
開示してある。
なレベルシフト回路が特開平５−３４３９８０号公報に
開示してある。
【００１６】図７において、ＮＭＯＳＴ１０７，ＮＭＯ
ＳＴ１０８，ＰＭＯＳＴ１０５、ＰＭＯＳＴ１０６，接
続ノードＮ１１１および接続ノード１１０により、図５
のＮＭＯＳＴ１１，ＮＭＯＳＴ１２，ＰＭＯＳＴ２１，
ＰＭＯＳＴ２２，接続ノードＮ２および接続ノードＮ３
による回路と同様の回路を形成している。
ＳＴ１０８，ＰＭＯＳＴ１０５、ＰＭＯＳＴ１０６，接
続ノードＮ１１１および接続ノード１１０により、図５
のＮＭＯＳＴ１１，ＮＭＯＳＴ１２，ＰＭＯＳＴ２１，
ＰＭＯＳＴ２２，接続ノードＮ２および接続ノードＮ３
による回路と同様の回路を形成している。
【００１７】図７の回路ではさらに、立ち上がり時を加
速する為のＰＭＯＳＴ１１２及びＰＭＯＳＴ１１３をＰ
ＭＯＳＴ１０５及びＰＭＯＳＴ１０６にそれぞれ並列付
加し、かつ信号の立ち下がりを捉えて発生する信号変化
検出パルス発生回路１０２を追加された構成になってい
る。
速する為のＰＭＯＳＴ１１２及びＰＭＯＳＴ１１３をＰ
ＭＯＳＴ１０５及びＰＭＯＳＴ１０６にそれぞれ並列付
加し、かつ信号の立ち下がりを捉えて発生する信号変化
検出パルス発生回路１０２を追加された構成になってい
る。
【００１８】この信号変化検出パルス発生回路１０２は
複数のインバータ回路ＩＮＶ及び複数のＮＯＲ回路を有
して構成され、例えば、入力信号ＩＮが立ち上がった
時、接続ノードＮ１１１が立ち下がるが、このＮ１１１
の立ち下がりを検知し、接続ノードＮ１２５から一瞬、
立ち下がりのパルスを発生させ上記した加速用ＰＭＯＳ
Ｔ１１３をオン状態にさせ、ノードＮ１１０を高いＶＤ
Ｄ２レベルまで上昇させる。
複数のインバータ回路ＩＮＶ及び複数のＮＯＲ回路を有
して構成され、例えば、入力信号ＩＮが立ち上がった
時、接続ノードＮ１１１が立ち下がるが、このＮ１１１
の立ち下がりを検知し、接続ノードＮ１２５から一瞬、
立ち下がりのパルスを発生させ上記した加速用ＰＭＯＳ
Ｔ１１３をオン状態にさせ、ノードＮ１１０を高いＶＤ
Ｄ２レベルまで上昇させる。
【００１９】これにより、入力信号の変化に対して出力
信号は高速に変化させる事ができ、消費電流も抑えてい
る。
信号は高速に変化させる事ができ、消費電流も抑えてい
る。
【００２０】しかし、この従来技術では新たな問題点が
発生した。すなわち、加速用トランジスタＰＭＯＳＴ１
１２及びＰＭＯＳＴ１１３だけではなく、これらのＰＭ
ＯＳＴをコントロールする為の信号変化検出パルス発生
回路１０２は多くのインバータ回路ＩＮＶ、ＮＯＲ回路
を用いて構成しなければならない。
発生した。すなわち、加速用トランジスタＰＭＯＳＴ１
１２及びＰＭＯＳＴ１１３だけではなく、これらのＰＭ
ＯＳＴをコントロールする為の信号変化検出パルス発生
回路１０２は多くのインバータ回路ＩＮＶ、ＮＯＲ回路
を用いて構成しなければならない。
【００２１】したがって図７に示す従来技術では、回路
面積が増大するという問題を有する。例えば、液晶ドラ
イバー等にレベルシフタ回路を適用した場合、数十個必
要になり上記の従来技術ではチップ面積にも影響してし
まう。
面積が増大するという問題を有する。例えば、液晶ドラ
イバー等にレベルシフタ回路を適用した場合、数十個必
要になり上記の従来技術ではチップ面積にも影響してし
まう。
【００２２】
【発明が解決しようとする課題】以上説明したように図
５に示す従来の技術では、一連の動作のスピードが遅く
なるという問題を有する。
５に示す従来の技術では、一連の動作のスピードが遅く
なるという問題を有する。
【００２３】また、図７に示す従来の技術では、必要と
する回路面積の増加が大きくなるという問題を有する。
する回路面積の増加が大きくなるという問題を有する。
【００２４】したがって本発明の目的は、回路面積の増
加を抑制して一連の動作のスピードを高くする有効なレ
ベルシフタ回路を提供することである。
加を抑制して一連の動作のスピードを高くする有効なレ
ベルシフタ回路を提供することである。
【００２５】
【課題を解決するための手段】本発明の特徴は、第１の
高電位（ＶＤＤ１）と低電位（ＶＳＳ）間を推移する入
力信号（ＩＮ）を入力する入力端（ＩＮ）と、前記第１
の高電位よりも高い第２の高電位（ＶＤＤ２）と低電位
（ＶＳＳ）間を推移する出力信号（ＯＵＴ）を出力する
出力端（ＯＵＴ）と、第１のＭＯＳＴの一端と第２のＭ
ＯＳＴのゲートを接続する第１の接続ノード（Ｎ３）お
よび前記第２のＭＯＳＴの一端と前記第１のＭＯＳＴの
ゲートを接続する第２の接続ノード（Ｎ２）を有したレ
ベル変換部と、前記第１の接続ノード（Ｎ３）と前記出
力端（ＯＵＴ）との間に設けられた第１のインバータ
（ＩＮＶ３０）とを具備したレベルシフト回路におい
て、前記第１の高電位の電源ライン（ＶＤＤ１）と前記
第１の接続ノード（Ｎ３）間に第１および第２のＰＭＯ
ＳＴ（３２，３１）を直列に接続し、前記第１のＰＭＯ
ＳＴ（３２）を前記入力信号により制御し、前記第２の
ＰＭＯＳＴ（３１）を前記出力信号により制御し、前記
第１のインバータ（ＩＮＶ３０）は前記第２の高電位
（ＶＤＤ２）の電源ラインに一端を接続し且つ前記第１
の高電位（ＶＤＤ１）の入力レベルが反転する特性を有
しているレベルシフト回路にある。ここで、前記第１の
インバータ（ＩＮＶ３０）と前記出力端（ＯＵＴ）との
間に前記第２の高電位（ＶＤＤ２）に一端を接続した第
２のインバータ（ＩＮＶ４）が設けられていることがで
きる。また、前記第２の接続ノード（Ｎ２）と前記入力
端（ＩＮ）との間に、それぞれが一端を前記第１の高電
位（ＶＤＤ１）の電源ラインに接続し且つ前記第１の高
電位（ＶＤＤ１）の入力レベルが反転する第３および第
４のインバータ（ＩＮＶ２，ＩＮＶ１）が直列に接続さ
れており、該第３および第４のインバータ（ＩＮＶ２，
ＩＮＶ１）間の信号により前記第１のＰＭＯＳＴ（３
２）を制御することができる。
高電位（ＶＤＤ１）と低電位（ＶＳＳ）間を推移する入
力信号（ＩＮ）を入力する入力端（ＩＮ）と、前記第１
の高電位よりも高い第２の高電位（ＶＤＤ２）と低電位
（ＶＳＳ）間を推移する出力信号（ＯＵＴ）を出力する
出力端（ＯＵＴ）と、第１のＭＯＳＴの一端と第２のＭ
ＯＳＴのゲートを接続する第１の接続ノード（Ｎ３）お
よび前記第２のＭＯＳＴの一端と前記第１のＭＯＳＴの
ゲートを接続する第２の接続ノード（Ｎ２）を有したレ
ベル変換部と、前記第１の接続ノード（Ｎ３）と前記出
力端（ＯＵＴ）との間に設けられた第１のインバータ
（ＩＮＶ３０）とを具備したレベルシフト回路におい
て、前記第１の高電位の電源ライン（ＶＤＤ１）と前記
第１の接続ノード（Ｎ３）間に第１および第２のＰＭＯ
ＳＴ（３２，３１）を直列に接続し、前記第１のＰＭＯ
ＳＴ（３２）を前記入力信号により制御し、前記第２の
ＰＭＯＳＴ（３１）を前記出力信号により制御し、前記
第１のインバータ（ＩＮＶ３０）は前記第２の高電位
（ＶＤＤ２）の電源ラインに一端を接続し且つ前記第１
の高電位（ＶＤＤ１）の入力レベルが反転する特性を有
しているレベルシフト回路にある。ここで、前記第１の
インバータ（ＩＮＶ３０）と前記出力端（ＯＵＴ）との
間に前記第２の高電位（ＶＤＤ２）に一端を接続した第
２のインバータ（ＩＮＶ４）が設けられていることがで
きる。また、前記第２の接続ノード（Ｎ２）と前記入力
端（ＩＮ）との間に、それぞれが一端を前記第１の高電
位（ＶＤＤ１）の電源ラインに接続し且つ前記第１の高
電位（ＶＤＤ１）の入力レベルが反転する第３および第
４のインバータ（ＩＮＶ２，ＩＮＶ１）が直列に接続さ
れており、該第３および第４のインバータ（ＩＮＶ２，
ＩＮＶ１）間の信号により前記第１のＰＭＯＳＴ（３
２）を制御することができる。
【００２６】本発明の他の特徴は、第１の高電位（ＶＤ
Ｄ１）と低電位（ＶＳＳ）間を推移する入力信号（Ｉ
Ｎ）を入力する入力端（ＩＮ）と、前記第１の高電位
（ＶＤＤ１）よりも高い第２の高電位（ＶＤＤ２）と低
電位（ＶＳＳ）間を推移する出力信号（ＯＵＴ）を出力
する出力端（ＯＵＴ）と、第１のＭＯＳＴの一端と第２
のＭＯＳＴのゲートを接続する第１の接続ノード（Ｎ
３）および前記第２のＭＯＳＴの一端と前記第１のＭＯ
ＳＴのゲートを接続する第２の接続ノード（Ｎ２）を有
したレベル変換部と、前記第１の接続ノード（Ｎ３）と
前記出力端（ＯＵＴ）との間に設けられた第１および第
２のインバータ（ＩＮＶ３０，ＩＮＶ４）とを具備した
レベルシフト回路において、前記第１の高電位の電源ラ
イン（ＶＤＤ１）と前記第１の接続ノード（Ｎ３）間に
ＰＭＯＳＴ（３２）とＮＭＯＳＴ（４１）を直列に接続
し、前記ＰＭＯＳＴ（３２）を前記入力信号により制御
し、前記ＮＭＯＳＴを前記第１および第２のインバータ
（ＩＮＶ３０，ＩＮＶ４）間の信号により制御し、前記
第１のインバータ（ＩＮＶ３０）は前記第２の高電位
（ＶＤＤ２）の電源ラインに一端を接続し且つ前記第１
の高電位（ＶＤＤ１）の入力レベルが反転する特性を有
しているレベルシフト回路にある。ここで、前記第２の
接続ノード（Ｎ２）と前記入力端（ＩＮ）との間に、そ
れぞれが一端を前記第１の高電位（ＶＤＤ１）の電源ラ
インに接続し且つ前記第１の高電位（ＶＤＤ１）の入力
レベルが反転する第３および第４のインバータ（ＩＮＶ
２，ＩＮＶ１）が直列に接続されており、該第３および
第４のインバータ（ＩＮＶ２，ＩＮＶ１）間の信号によ
り前記ＰＭＯＳＴを制御することができる。
Ｄ１）と低電位（ＶＳＳ）間を推移する入力信号（Ｉ
Ｎ）を入力する入力端（ＩＮ）と、前記第１の高電位
（ＶＤＤ１）よりも高い第２の高電位（ＶＤＤ２）と低
電位（ＶＳＳ）間を推移する出力信号（ＯＵＴ）を出力
する出力端（ＯＵＴ）と、第１のＭＯＳＴの一端と第２
のＭＯＳＴのゲートを接続する第１の接続ノード（Ｎ
３）および前記第２のＭＯＳＴの一端と前記第１のＭＯ
ＳＴのゲートを接続する第２の接続ノード（Ｎ２）を有
したレベル変換部と、前記第１の接続ノード（Ｎ３）と
前記出力端（ＯＵＴ）との間に設けられた第１および第
２のインバータ（ＩＮＶ３０，ＩＮＶ４）とを具備した
レベルシフト回路において、前記第１の高電位の電源ラ
イン（ＶＤＤ１）と前記第１の接続ノード（Ｎ３）間に
ＰＭＯＳＴ（３２）とＮＭＯＳＴ（４１）を直列に接続
し、前記ＰＭＯＳＴ（３２）を前記入力信号により制御
し、前記ＮＭＯＳＴを前記第１および第２のインバータ
（ＩＮＶ３０，ＩＮＶ４）間の信号により制御し、前記
第１のインバータ（ＩＮＶ３０）は前記第２の高電位
（ＶＤＤ２）の電源ラインに一端を接続し且つ前記第１
の高電位（ＶＤＤ１）の入力レベルが反転する特性を有
しているレベルシフト回路にある。ここで、前記第２の
接続ノード（Ｎ２）と前記入力端（ＩＮ）との間に、そ
れぞれが一端を前記第１の高電位（ＶＤＤ１）の電源ラ
インに接続し且つ前記第１の高電位（ＶＤＤ１）の入力
レベルが反転する第３および第４のインバータ（ＩＮＶ
２，ＩＮＶ１）が直列に接続されており、該第３および
第４のインバータ（ＩＮＶ２，ＩＮＶ１）間の信号によ
り前記ＰＭＯＳＴを制御することができる。
【００２７】また上記したそれぞれのレベルシフト回路
において、レベル変換部は、前記第２の高電位（ＶＤＤ
２）の電源ラインと前記低電位（ＶＳＳ）の電源ライン
間に設けられたＰＭＯＳＴとＮＭＯＳＴの直列接続体の
一対を有しており、それぞれの直列接続体における両ト
ランジスタ間の接続箇所が前記第１及び第２の接続ノー
ドとなっていることができる。
において、レベル変換部は、前記第２の高電位（ＶＤＤ
２）の電源ラインと前記低電位（ＶＳＳ）の電源ライン
間に設けられたＰＭＯＳＴとＮＭＯＳＴの直列接続体の
一対を有しており、それぞれの直列接続体における両ト
ランジスタ間の接続箇所が前記第１及び第２の接続ノー
ドとなっていることができる。
【００２８】このように本発明では、入力信号ＩＮによ
り制御される第１のＰＭＯＳＴと出力信号ＯＵＴにより
制御される第２のＰＭＯＳＴを直列に接続するととも
に、あるいは入力信号ＩＮにより制御されるＰＭＯＳＴ
と出力信号に関連する信号により制御されるＮＭＯＳＴ
を直列に接続するとともに、第２のＰＭＯＳＴあるいは
ＮＭＯＳＴの一端を接続ノードＮ３に接続し、接続ノー
ドＮ３を入力とするインバータＩＮＶ３０のスレッシュ
レベルを低くすることにより、接続ノードＮ３のチャー
ジアップが高速な動作になり、さらに出力信号ＯＵＴの
変化を検出し、第２のＰＭＯＳＴあるいはＮＭＯＳＴを
自動的に制御するセルフリセットを備えたレベルシフト
回路である。
り制御される第１のＰＭＯＳＴと出力信号ＯＵＴにより
制御される第２のＰＭＯＳＴを直列に接続するととも
に、あるいは入力信号ＩＮにより制御されるＰＭＯＳＴ
と出力信号に関連する信号により制御されるＮＭＯＳＴ
を直列に接続するとともに、第２のＰＭＯＳＴあるいは
ＮＭＯＳＴの一端を接続ノードＮ３に接続し、接続ノー
ドＮ３を入力とするインバータＩＮＶ３０のスレッシュ
レベルを低くすることにより、接続ノードＮ３のチャー
ジアップが高速な動作になり、さらに出力信号ＯＵＴの
変化を検出し、第２のＰＭＯＳＴあるいはＮＭＯＳＴを
自動的に制御するセルフリセットを備えたレベルシフト
回路である。
【００２９】すなわち本発明によるレベルシフト回路
は、プルアップ用トランジスタを備えることにより、入
力レベルが第１の高電位レベルに立ち上がった時、前記
プルアップ用トランジスタが駆動し、急速に第１の高電
位レベルにチャージアップすることにより、出力レベル
を高速にＶＳＳレベルから第１の高電位レベルよりも高
い第２の高電位レベルレベルに立ちあげることを特徴と
する回路である。
は、プルアップ用トランジスタを備えることにより、入
力レベルが第１の高電位レベルに立ち上がった時、前記
プルアップ用トランジスタが駆動し、急速に第１の高電
位レベルにチャージアップすることにより、出力レベル
を高速にＶＳＳレベルから第１の高電位レベルよりも高
い第２の高電位レベルレベルに立ちあげることを特徴と
する回路である。
【００３０】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
する。
【００３１】図１は本発明の第１の実施の形態のレベル
シフト回路を示す回路図である。
シフト回路を示す回路図である。
【００３２】ＶＳＳレベル（接地レベル）と第１の高電
位レベルであるＶＤＤ１レベル、例えば＋２Ｖ（ボル
ト）の間を推移する入力信号を入力する入力端ＩＮと、
ＶＳＳレベル（接地レベル）と第２の高電位レベルであ
るＶＤＤ２レベル、例えば＋５Ｖ（ボルト）の間を推移
する出力信号を出力する出力端ＯＵＴとの間に、ＶＤＤ
１で動作するＶＤＤ１系のインバータＩＮＶ１及びイン
バータＩＮＶ２の直列接続体と、ＶＤＤ２で動作するＶ
ＤＤ２系のインバータＩＮＶ３０及びインバータＩＮＶ
４の直列接続体と、ソースがそれぞれＶＤＤ２電位の電
源ラインに接続されたＰＭＯＳＴ２１，２２と、ソース
がそれぞれ接地電位（ＶＳＳレベル）のラインに接続さ
れたＮＭＯＳＴ１１，１２とを有している。
位レベルであるＶＤＤ１レベル、例えば＋２Ｖ（ボル
ト）の間を推移する入力信号を入力する入力端ＩＮと、
ＶＳＳレベル（接地レベル）と第２の高電位レベルであ
るＶＤＤ２レベル、例えば＋５Ｖ（ボルト）の間を推移
する出力信号を出力する出力端ＯＵＴとの間に、ＶＤＤ
１で動作するＶＤＤ１系のインバータＩＮＶ１及びイン
バータＩＮＶ２の直列接続体と、ＶＤＤ２で動作するＶ
ＤＤ２系のインバータＩＮＶ３０及びインバータＩＮＶ
４の直列接続体と、ソースがそれぞれＶＤＤ２電位の電
源ラインに接続されたＰＭＯＳＴ２１，２２と、ソース
がそれぞれ接地電位（ＶＳＳレベル）のラインに接続さ
れたＮＭＯＳＴ１１，１２とを有している。
【００３３】さらにプルアップ用トランジスタであるＰ
ＭＯＳＴ３２とＰＭＯＳＴ３１の直列接続体がＶＤＤ１
電位の電源ラインとＶＤＤ２系のインバータＩＮＶ３０
の入力との間に設けられている。
ＭＯＳＴ３２とＰＭＯＳＴ３１の直列接続体がＶＤＤ１
電位の電源ラインとＶＤＤ２系のインバータＩＮＶ３０
の入力との間に設けられている。
【００３４】そして、ＰＭＯＳＴ２１のドレインとＮＭ
ＯＳＴ１１のドレインが接続された接続ノード（第２の
接続ノード）Ｎ２がＰＭＯＳＴ２２のゲートに接続さ
れ、ＰＭＯＳＴ２２のドレインとＮＭＯＳＴ１２のドレ
インが接続された接続ノード（第１の接続ノード）Ｎ３
がＰＭＯＳＴ２１のゲートに接続され、さらにこの接続
ノードＮ３がインバータＩＮＶ３０の入力に接続されて
いる。
ＯＳＴ１１のドレインが接続された接続ノード（第２の
接続ノード）Ｎ２がＰＭＯＳＴ２２のゲートに接続さ
れ、ＰＭＯＳＴ２２のドレインとＮＭＯＳＴ１２のドレ
インが接続された接続ノード（第１の接続ノード）Ｎ３
がＰＭＯＳＴ２１のゲートに接続され、さらにこの接続
ノードＮ３がインバータＩＮＶ３０の入力に接続されて
いる。
【００３５】すなわち、プルアップ用トランジスタであ
るＰＭＯＳＴ３２とＰＭＯＳＴ３１の直列接続体はＶＤ
Ｄ１電位の電源ラインと接続ノード（第１の接続ノー
ド）Ｎ３に両端を接続して設けられている。
るＰＭＯＳＴ３２とＰＭＯＳＴ３１の直列接続体はＶＤ
Ｄ１電位の電源ラインと接続ノード（第１の接続ノー
ド）Ｎ３に両端を接続して設けられている。
【００３６】また、インバータＩＮＶ１とインバータＩ
ＮＶ２との間の接続ノードＮ１がＮＭＯＳＴ１２のゲー
トに接続され、インバータＩＮＶ２の出力がＮＭＯＳＴ
１１のゲートに接続されている。さらに、接続ノードＮ
１がＰＭＯＳＴ３２のゲートに接続され、インバータＩ
ＮＶ４の出力、すなわち回路の出力端ＯＵＴがＰＭＯＳ
Ｔ３１のゲートに接続されている。
ＮＶ２との間の接続ノードＮ１がＮＭＯＳＴ１２のゲー
トに接続され、インバータＩＮＶ２の出力がＮＭＯＳＴ
１１のゲートに接続されている。さらに、接続ノードＮ
１がＰＭＯＳＴ３２のゲートに接続され、インバータＩ
ＮＶ４の出力、すなわち回路の出力端ＯＵＴがＰＭＯＳ
Ｔ３１のゲートに接続されている。
【００３７】また、ＰＭＯＳＴ３２のソースがＶＤＤ１
電位の電源ライン、例えば＋２Ｖ電源に接続され、ＰＭ
ＯＳＴ３２のドレインとＰＭＯＳＴ３１のソース、ドレ
インの一方とが接続され、ＰＭＯＳＴ３１のソース、ド
レインの他方が接続ノードＮ３に接続されている。
電位の電源ライン、例えば＋２Ｖ電源に接続され、ＰＭ
ＯＳＴ３２のドレインとＰＭＯＳＴ３１のソース、ドレ
インの一方とが接続され、ＰＭＯＳＴ３１のソース、ド
レインの他方が接続ノードＮ３に接続されている。
【００３８】次ぎに図２を参照して図１のインバータに
ついて説明する。
ついて説明する。
【００３９】図２（Ａ）に示す波形成形用のインバータ
ＩＮＶ１は、ＰＭＯＳＴ５１とＮＭＯＳＴ６１の直列接
続体からなり、第１の高電位電源ＶＤＤ１と低電位電源
ＶＳＳ間に接続されている。同様に、図２（Ｂ）に示す
インバータＩＮＶ２は、ＰＭＯＳＴ５２とＮＭＯＳＴ６
２の直列接続体からなり、第１の高電位電源ＶＤＤ１と
低電位電源ＶＳＳ間に接続されている。ＰＭＯＳＴ５１
とＰＭＯＳＴ５２は同じ特性、ＮＭＯＳＴ６１とＮＭＯ
ＳＴ６２は同じ特性であり、インバータＩＮＶ１もイン
バータＩＮＶ２も入力がＶＤＤ１の際には出力が反転す
るように、スレッショルド電圧（Ｖｔｈ）＜ＶＤＤ１に
なっている。ＶＤＤ１が＋２ＶでＶＳＳが接地（０Ｖ）
の場合に、例えばＶｔｈは＋１Ｖである。
ＩＮＶ１は、ＰＭＯＳＴ５１とＮＭＯＳＴ６１の直列接
続体からなり、第１の高電位電源ＶＤＤ１と低電位電源
ＶＳＳ間に接続されている。同様に、図２（Ｂ）に示す
インバータＩＮＶ２は、ＰＭＯＳＴ５２とＮＭＯＳＴ６
２の直列接続体からなり、第１の高電位電源ＶＤＤ１と
低電位電源ＶＳＳ間に接続されている。ＰＭＯＳＴ５１
とＰＭＯＳＴ５２は同じ特性、ＮＭＯＳＴ６１とＮＭＯ
ＳＴ６２は同じ特性であり、インバータＩＮＶ１もイン
バータＩＮＶ２も入力がＶＤＤ１の際には出力が反転す
るように、スレッショルド電圧（Ｖｔｈ）＜ＶＤＤ１に
なっている。ＶＤＤ１が＋２ＶでＶＳＳが接地（０Ｖ）
の場合に、例えばＶｔｈは＋１Ｖである。
【００４０】図２（Ｄ）に示す最終段のインバータＩＮ
Ｖ４は、ＰＭＯＳＴ５４とＮＭＯＳＴ６４の直列接続体
からなり、第２の高電位電源ＶＤＤ２と低電位電源ＶＳ
Ｓ間に接続されている。入力がＶＤＤ２の際に出力が反
転するように、Ｖｔｈ＜ＶＤＤ２になっている。ＶＤＤ
２が＋５ＶでＶＳＳが接地（０Ｖ）の場合、例えばＶｔ
ｈは＋２．５Ｖである。
Ｖ４は、ＰＭＯＳＴ５４とＮＭＯＳＴ６４の直列接続体
からなり、第２の高電位電源ＶＤＤ２と低電位電源ＶＳ
Ｓ間に接続されている。入力がＶＤＤ２の際に出力が反
転するように、Ｖｔｈ＜ＶＤＤ２になっている。ＶＤＤ
２が＋５ＶでＶＳＳが接地（０Ｖ）の場合、例えばＶｔ
ｈは＋２．５Ｖである。
【００４１】しかしながら図２（Ｃ）に示すインバータ
ＩＮＶ３０は、ＰＭＯＳＴ５３とＮＭＯＳＴ６３の直列
接続体からなり、第２の高電位電源ＶＤＤ２と低電位電
源ＶＳＳ間に接続されているが、入力がＶＤＤ１の際に
出力が反転するように、Ｖｔｈ＜ＶＤＤ１になってい
る。ＶＤＤ２が＋５ＶでＶＳＳが接地（０Ｖ）の場合、
例えばＶｔｈは＋１Ｖである。すなわち第２の高電位の
ＶＤＤ２系のインバータであるが第１の高電位のＶＤＤ
１が入力されることで反転される。
ＩＮＶ３０は、ＰＭＯＳＴ５３とＮＭＯＳＴ６３の直列
接続体からなり、第２の高電位電源ＶＤＤ２と低電位電
源ＶＳＳ間に接続されているが、入力がＶＤＤ１の際に
出力が反転するように、Ｖｔｈ＜ＶＤＤ１になってい
る。ＶＤＤ２が＋５ＶでＶＳＳが接地（０Ｖ）の場合、
例えばＶｔｈは＋１Ｖである。すなわち第２の高電位の
ＶＤＤ２系のインバータであるが第１の高電位のＶＤＤ
１が入力されることで反転される。
【００４２】このようなインバータＩＮＶ３０は、ＮＭ
ＯＳＴ６３の駆動能力をＰＭＯＳＴ５３の駆動能力より
高くするようにそれぞれのトランジスタサイズを設定す
ることで得ることができる。
ＯＳＴ６３の駆動能力をＰＭＯＳＴ５３の駆動能力より
高くするようにそれぞれのトランジスタサイズを設定す
ることで得ることができる。
【００４３】次ぎに図３を参照して、第１の実施の形態
のレベルシフト回路の動作について説明する。
のレベルシフト回路の動作について説明する。
【００４４】入力信号ＩＮがＶＳＳレベル（０レベル）
の場合、インバータＩＮＶ２の出力がＶＳＳレベルの状
態なので、ＮＭＯＳＴ１１はオフ状態である。また、イ
ンバータＩＮＶ１の出力がＶＤＤ１の状態なのでＮＭＯ
ＳＴ１２はオン状態であり、接続ノードＮ３はＶＳＳレ
ベルの状態である。
の場合、インバータＩＮＶ２の出力がＶＳＳレベルの状
態なので、ＮＭＯＳＴ１１はオフ状態である。また、イ
ンバータＩＮＶ１の出力がＶＤＤ１の状態なのでＮＭＯ
ＳＴ１２はオン状態であり、接続ノードＮ３はＶＳＳレ
ベルの状態である。
【００４５】接続ノードＮ３がＶＳＳレベルであるから
ＰＭＯＳＴ２１はオンし、接続ノードＮ２がＶＤＤ２の
状態である。さらに、接続ノードＮ３がＶＳＳレベルな
ので、出力信号ＯＵＴはＶＳＳレベルの状態である。そ
して、出力信号ＯＵＴはＰＭＯＳＴ３１のゲートに接続
しているのでＰＭＯＳＴ３１オン状態である。以上が図
３のＡの状態である。
ＰＭＯＳＴ２１はオンし、接続ノードＮ２がＶＤＤ２の
状態である。さらに、接続ノードＮ３がＶＳＳレベルな
ので、出力信号ＯＵＴはＶＳＳレベルの状態である。そ
して、出力信号ＯＵＴはＰＭＯＳＴ３１のゲートに接続
しているのでＰＭＯＳＴ３１オン状態である。以上が図
３のＡの状態である。
【００４６】この状態から信号ＩＮがＶＤＤ１レベルに
立ち上がった場合、インバータＩＮＶ１の出力はＶＤＤ
１レベルからＶＳＳレベルに急速に立ち下がり、ＮＭＯ
ＳＴ１２がオフ状態になる。インバータＩＮＶ２の出力
は急速にＶＤＤ２レベルに立ち上がり、ＮＭＯＳＴ１１
はオン状態になる。
立ち上がった場合、インバータＩＮＶ１の出力はＶＤＤ
１レベルからＶＳＳレベルに急速に立ち下がり、ＮＭＯ
ＳＴ１２がオフ状態になる。インバータＩＮＶ２の出力
は急速にＶＤＤ２レベルに立ち上がり、ＮＭＯＳＴ１１
はオン状態になる。
【００４７】さらに、インバータＩＮＶ１の出力がＶＳ
Ｓレベルになる事により、ＰＭＯＳＴ３２は急速にオン
状態になる。この時、出力信号ＯＵＴはまだＶＳＳレベ
ルなのでＰＭＯＳＴ３１はオン状態であり、接続ノード
（第１の接続ノード）Ｎ３は急速にＰＭＯＳＴ３１を通
って、ＶＤＤ１レベルに急速に遷移するそれと同時にＰ
ＭＯＳＴ２２はオン状態に変化するが、これらのＰＭＯ
ＳＴ２２は一般的に貫通電流を抑えるため駆動能力を小
さくしてる為、ノードＮ３はＶＤＤ１レベルからＶＤＤ
２レベルにゆっくりチャージアップする。
Ｓレベルになる事により、ＰＭＯＳＴ３２は急速にオン
状態になる。この時、出力信号ＯＵＴはまだＶＳＳレベ
ルなのでＰＭＯＳＴ３１はオン状態であり、接続ノード
（第１の接続ノード）Ｎ３は急速にＰＭＯＳＴ３１を通
って、ＶＤＤ１レベルに急速に遷移するそれと同時にＰ
ＭＯＳＴ２２はオン状態に変化するが、これらのＰＭＯ
ＳＴ２２は一般的に貫通電流を抑えるため駆動能力を小
さくしてる為、ノードＮ３はＶＤＤ１レベルからＶＤＤ
２レベルにゆっくりチャージアップする。
【００４８】しかし、接続ノードＮ３がＰＭＯＳＴ３２
がオン状態になることにより即座にＶＤＤ１レベルに達
すると、スレッショルド電圧をＶＤＤ１より低く設定さ
れたインバータＩＮＶ３０の出力はＶＤＤ２レベルから
ＶＳＳレベルに反転し、出力信号ＯＵＴはＶＳＳレベル
からＶＤＤ２に立ち上がる。
がオン状態になることにより即座にＶＤＤ１レベルに達
すると、スレッショルド電圧をＶＤＤ１より低く設定さ
れたインバータＩＮＶ３０の出力はＶＤＤ２レベルから
ＶＳＳレベルに反転し、出力信号ＯＵＴはＶＳＳレベル
からＶＤＤ２に立ち上がる。
【００４９】その後、ＰＭＯＳＴ３１はオフ状態にな
り、接続ノードＮ３にＶＤＤ１レベルの電圧を供給をカ
ットする。それと同時にＰＭＯＳＴ２２がオン状態にな
っているので接続ノードＮ３はさらにＶＤＤ１レベルか
らＶＤＤ２レベルまでチャージアップし、ＰＭＯＳＴ２
１をオフ状態にする。以上が図３のＢの状態である。
り、接続ノードＮ３にＶＤＤ１レベルの電圧を供給をカ
ットする。それと同時にＰＭＯＳＴ２２がオン状態にな
っているので接続ノードＮ３はさらにＶＤＤ１レベルか
らＶＤＤ２レベルまでチャージアップし、ＰＭＯＳＴ２
１をオフ状態にする。以上が図３のＢの状態である。
【００５０】入力信号ＩＮがＶＤＤ１レベルの場合、Ｎ
ＭＯＳＴ１１、ＰＭＯＳＴ２２，ＰＭＯＳＴ３２がオン
状態、ＮＭＯＳＴ１２，ＰＭＯＳＴ２１，ＰＭＯＳＴ３
１がオフ状態である。よって、接続ノードＮ１、接続ノ
ード（第２の接続ノード）Ｎ２がＶＳＳレベル（０レベ
ル）で、接続ノード（第１の接続ノード）Ｎ３、出力信
号ＯＵＴはＶＤＤ２レベルである。以上が図３のＣの状
態である。
ＭＯＳＴ１１、ＰＭＯＳＴ２２，ＰＭＯＳＴ３２がオン
状態、ＮＭＯＳＴ１２，ＰＭＯＳＴ２１，ＰＭＯＳＴ３
１がオフ状態である。よって、接続ノードＮ１、接続ノ
ード（第２の接続ノード）Ｎ２がＶＳＳレベル（０レベ
ル）で、接続ノード（第１の接続ノード）Ｎ３、出力信
号ＯＵＴはＶＤＤ２レベルである。以上が図３のＣの状
態である。
【００５１】この状態から入力信号ＩＮがＶＤＤ１レベ
ルからＶＳＳレベルに立ち下がった場合、インバータＩ
ＮＶ１の出力はＶＤＤ１レベルに急速に立ち上がり、Ｎ
ＭＯＳＴ１２がオン状態になる。インバータＩＮＶ２の
出力は急速にＶＳＳレベルに立ち下がり、ＮＭＯＳＴ１
１はオフ状態になる。さらに、インバータＩＮＶ１の出
力がＶＤＤ１レベルになるから、ＰＭＯＳＴ３２はオフ
状態になる。
ルからＶＳＳレベルに立ち下がった場合、インバータＩ
ＮＶ１の出力はＶＤＤ１レベルに急速に立ち上がり、Ｎ
ＭＯＳＴ１２がオン状態になる。インバータＩＮＶ２の
出力は急速にＶＳＳレベルに立ち下がり、ＮＭＯＳＴ１
１はオフ状態になる。さらに、インバータＩＮＶ１の出
力がＶＤＤ１レベルになるから、ＰＭＯＳＴ３２はオフ
状態になる。
【００５２】また、接続ノードＮ３はＶＳＳレベルに遷
移した後、出力信号ＯＵＴはＶＤＤ２レベルからＶＳＳ
レベルに変化する。ＰＭＯＳＴ３１のゲートにはＶＳＳ
レベルの電圧が印可されるがＰＭＯＳＴ３２がオフ状態
の為、接続ノードＮ３には影響しない。よって、接続ノ
ードＮ３がＶＳＳレベルなのでＰＭＯＳＴ２１はオン状
態になり、接続ノードＮ２はゆっくりとＶＤＤ２方向に
向かう。それと同時にＰＭＯＳＴ２２はオフ状態に遷移
する。以上が図３のＤの状態である。
移した後、出力信号ＯＵＴはＶＤＤ２レベルからＶＳＳ
レベルに変化する。ＰＭＯＳＴ３１のゲートにはＶＳＳ
レベルの電圧が印可されるがＰＭＯＳＴ３２がオフ状態
の為、接続ノードＮ３には影響しない。よって、接続ノ
ードＮ３がＶＳＳレベルなのでＰＭＯＳＴ２１はオン状
態になり、接続ノードＮ２はゆっくりとＶＤＤ２方向に
向かう。それと同時にＰＭＯＳＴ２２はオフ状態に遷移
する。以上が図３のＤの状態である。
【００５３】図４は本発明の第２の実施の形態のレベル
シフト回路を示す回路図である。図４において図１と同
一もしくは類似の機能の箇所は同じ符号を付してあるか
ら、重複する説明は省略する。
シフト回路を示す回路図である。図４において図１と同
一もしくは類似の機能の箇所は同じ符号を付してあるか
ら、重複する説明は省略する。
【００５４】図１の回路では、レベルシフト回路の出力
信号ＯＵＴに負荷容量によって、出力端ＯＵＴからゲー
トを制御するＰＭＯＳＴ３１のオン／オフ状態のタイミ
ングがずれることが懸念される場合には、図４の回路を
用いることができる。
信号ＯＵＴに負荷容量によって、出力端ＯＵＴからゲー
トを制御するＰＭＯＳＴ３１のオン／オフ状態のタイミ
ングがずれることが懸念される場合には、図４の回路を
用いることができる。
【００５５】すなわち図４では、図１のＰＭＯＳＴ３１
の代わりにＮＭＯＳＴ４１を用い、このＮＭＯＳＴ４１
はゲートがインバータＩＮＶ３０の出力と接続され、ド
レインはＰＭＯＳＴ３２のドレインと接続され、ソース
は接続ノード（第１の接続ノード）Ｎ３と接続してい
る。したがって、このＮＭＯＳＴ４１のオン／オフ状態
のタイミングは出力信号ＯＵＴの負荷によって影響しな
い。他の動作は図１乃至図３で示した第１の実施の形態
と同様である。
の代わりにＮＭＯＳＴ４１を用い、このＮＭＯＳＴ４１
はゲートがインバータＩＮＶ３０の出力と接続され、ド
レインはＰＭＯＳＴ３２のドレインと接続され、ソース
は接続ノード（第１の接続ノード）Ｎ３と接続してい
る。したがって、このＮＭＯＳＴ４１のオン／オフ状態
のタイミングは出力信号ＯＵＴの負荷によって影響しな
い。他の動作は図１乃至図３で示した第１の実施の形態
と同様である。
【００５６】
【発明の効果】本発明の第１の効果は、入力信号がＶＳ
Ｓから第１の高電位電圧（ＶＤＤ１）に立ち上がった
時、出力信号は高速で第１の高電位電圧よりも高い第２
の高電位電圧に変換して出力することである。その理由
はプルアップ用のトランジスタを設けた為である。
Ｓから第１の高電位電圧（ＶＤＤ１）に立ち上がった
時、出力信号は高速で第１の高電位電圧よりも高い第２
の高電位電圧に変換して出力することである。その理由
はプルアップ用のトランジスタを設けた為である。
【００５７】第２の効果は、前記のプールアップ用のト
ランジスタをコントロールする制御回路のパターン面積
が非常に小さいことである。その理由は２個のトランジ
スタのみで実現できるからである。
ランジスタをコントロールする制御回路のパターン面積
が非常に小さいことである。その理由は２個のトランジ
スタのみで実現できるからである。
【００５８】第３の効果は、入力信号がＶＳＳから第１
の高位電圧に立ち上がった時、レベルシフタ回路内のバ
ッファ（ＩＮＶ３０）の貫通電流が低減できることであ
る。その理由は前記のプルアップ用のトランジスタを挿
入する事により入力信号が高速に立ち上がる為である。
の高位電圧に立ち上がった時、レベルシフタ回路内のバ
ッファ（ＩＮＶ３０）の貫通電流が低減できることであ
る。その理由は前記のプルアップ用のトランジスタを挿
入する事により入力信号が高速に立ち上がる為である。
【図１】本発明の第１の実施の形態のレベルシフト回路
を示す回路図である。
を示す回路図である。
【図２】本発明の第１の実施の形態のレベルシフト回路
における各インバータを示す回路図である。
における各インバータを示す回路図である。
【図３】本発明の第１の実施の形態のレベルシフト回路
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
【図４】本発明の第２の実施の形態のレベルシフト回路
を示す回路図である。
を示す回路図である。
【図５】従来技術のレベルシフト回路を示す回路図であ
る。
る。
【図６】図５のレベルシフト回路の動作を示すタイムチ
ャートである。
ャートである。
【図７】他の従来技術のレベルシフト回路を示す回路図
である。
である。
１１，１２，４１，６１，６２，６３，６４ ＮＭＯ
ＳＴ ２１，２２，３１，３２，５１，５２，５３，５４
ＰＭＯＳＴ １０２ 信号変化検出パルス発生回路 １０５，１０６，１１２，１１３ ＰＭＯＳＴ １０７，１０８ ＮＭＯＳＴ ＩＮＶ１，ＩＮＶ２ 第１の高電位系のインバータ回
路 ＩＮＶ３，ＩＮＶ４ 第２の高電位系のインバータ回
路 ＩＮＶ３０ 低いＶｔｈを有する第２の高電位系のイ
ンバータ回路 ＩＮＶ インバータ回路 ＮＯＲ ノア回路 Ｎ１，Ｎ２，Ｎ３ 接続ノード Ｎ１１０，Ｎ１１１，Ｎ１２４，Ｎ１２５ 接続ノー
ド ＶＤＤ１ 第１の高電位（電源） ＶＤＤ２ 第２の高電位（電源） ＶＳＳ 低電位（接地、０Ｖレベル） ＩＮ 入力端、入力信号 ＯＵＴ 出力端、出力信号
ＳＴ ２１，２２，３１，３２，５１，５２，５３，５４
ＰＭＯＳＴ １０２ 信号変化検出パルス発生回路 １０５，１０６，１１２，１１３ ＰＭＯＳＴ １０７，１０８ ＮＭＯＳＴ ＩＮＶ１，ＩＮＶ２ 第１の高電位系のインバータ回
路 ＩＮＶ３，ＩＮＶ４ 第２の高電位系のインバータ回
路 ＩＮＶ３０ 低いＶｔｈを有する第２の高電位系のイ
ンバータ回路 ＩＮＶ インバータ回路 ＮＯＲ ノア回路 Ｎ１，Ｎ２，Ｎ３ 接続ノード Ｎ１１０，Ｎ１１１，Ｎ１２４，Ｎ１２５ 接続ノー
ド ＶＤＤ１ 第１の高電位（電源） ＶＤＤ２ 第２の高電位（電源） ＶＳＳ 低電位（接地、０Ｖレベル） ＩＮ 入力端、入力信号 ＯＵＴ 出力端、出力信号
Claims (6)
- 【請求項１】 第１の高電位と低電位間を推移する入力
信号を入力する入力端と、前記第１の高電位よりも高い
第２の高電位と低電位間を推移する出力信号を出力する
出力端と、第１の絶縁ゲート電界効果トランジスタの一
端と第２の絶縁ゲート電界効果トランジスタのゲートを
接続する第１の接続ノードおよび前記第２の絶縁ゲート
電界効果トランジスタの一端と前記第１の絶縁ゲート電
界効果トランジスタのゲートを接続する第２の接続ノー
ドを有するレベル変換部と、前記第１の接続ノードと前
記出力端との間に設けられた第１のインバータとを具備
したレベルシフト回路において、 前記第１の高電位の電源ラインと前記第１の接続ノード
間に第１および第２のＰチャネル絶縁ゲート電界効果ト
ランジスタを直列に接続し、前記第１のＰチャネル絶縁
ゲート電界効果トランジスタを前記入力信号により制御
し、前記第２のＰチャネル絶縁ゲート電界効果トランジ
スタを前記出力信号により制御し、前記第１のインバー
タは前記第２の高電位の電源ラインに一端を接続し且つ
前記第１の高電位の入力レベルが反転する特性を有して
いることを特徴とするレベルシフト回路。 - 【請求項２】 前記第１のインバータと前記出力端との
間に前記第２の高電位の電源ラインに一端を接続した第
２のインバータが設けられていることを特徴とする請求
項１記載のレベルシフト回路。 - 【請求項３】 前記第２の接続ノードと前記入力端との
間に、それぞれが一端を前記第１の高電位の電源ライン
に接続し且つ前記第１の高電位の入力レベルが反転する
第３および第４のインバータが直列に接続されており、
該第３および第４のインバータ間の信号により前記第１
のＰチャネル絶縁ゲート電界効果トランジスタを制御す
ることを特徴とする請求項１記載のレベルシフト回路。 - 【請求項４】 第１の高電位と低電位間を推移する入力
信号を入力する入力端と、前記第１の高電位よりも高い
第２の高電位と低電位間を推移する出力信号を出力する
出力端と、第１の絶縁ゲート電界効果トランジスタの一
端と第２の絶縁ゲート電界効果トランジスタのゲートを
接続する第１の接続ノードおよび前記第２の絶縁ゲート
電界効果トランジスタの一端と前記第１の絶縁ゲート電
界効果トランジスタのゲートを接続する第２の接続ノー
ドを有したレベル変換部と、前記第１の接続ノードと前
記出力端との間に設けられた第１および第２のインバー
タとを具備したレベルシフト回路において、 前記第１の高電位の電源ラインと前記第１の接続ノード
間にＰチャネル絶縁ゲート電界効果トランジスタとＮチ
ャネル絶縁ゲート電界効果トランジスタを直列に接続
し、前記Ｐチャネル絶縁ゲート電界効果トランジスタを
前記入力信号により制御し、前記Ｎチャネル絶縁ゲート
電界効果トランジスタを前記第１および第２のインバー
タ間の信号により制御し、前記第１のインバータは前記
第２の高電位の電源ラインに一端を接続し且つ前記第１
の高電位の入力レベルが反転する特性を有していること
を特徴とするレベルシフト回路。 - 【請求項５】 前記第２の接続ノードと前記入力端との
間に、それぞれが一端を前記第１の高電位の電源ライン
に接続し且つ前記第１の高電位の入力レベルが反転する
第３および第４のインバータが直列に接続されており、
該第３および第４のインバータ間の信号により前記Ｐチ
ャネル絶縁ゲート電界効果トランジスタを制御すること
を特徴とする請求項４記載のレベルシフト回路。 - 【請求項６】 前記レベル変換部は、前記第２の高電位
の電源ラインと前記低電位の電源ライン間に設けられた
Ｐチャネル絶縁ゲート電界効果トランジスタとＮチャネ
ル絶縁ゲート電界効果トランジスタの直列接続体の一対
を有しており、それぞれの直列接続体における両トラン
ジスタ間の接続箇所が前記第１及び第２の接続ノードと
なっていることを特徴とする請求項１乃至請求項５のい
ずれかに記載のレベルシフト回路。
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