JP4640788B2 - レベル変換回路 - Google Patents
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- 高電圧電源と接地との間に第1のノードを介して直列接続された第1のPMOSトランジスタおよび第1のNMOSトランジスタと、高電圧電源と接地との間に第2のノードを介して直列接続された第2のPMOSトランジスタおよび第2のNMOSトランジスタと、低電圧電源で動作する第1のインバータとを備え、入力端子が前記第1のNMOSトランジスタのゲートと前記第1のインバータの入力に接続され、出力端子が前記第2のノードと前記第1のPMOSトランジスタのゲートに接続され、第2のPMOSトランジスタのゲートが前記第1のノードに接続され、前記第2のNMOSトランジスタのゲートが前記第1のインバータの出力に接続され、前記入力端子がハイレベルからロウレベルに遷移するときに前記第2のNMOSトランジスタが前記第1のインバータのみによる遅延を受けてオン状態になるレベル変換回路において、
前記第1のNMOSトランジスタを、ドレインとソースが共通接続され且つ合計で前記第2のNMOSトランジスタと等価の第5,第6のNMOSトランジスタに置き換え、前記第5のNMOSトランジスタのゲートを前記入力端子に、前記第6のNMOSトランジスタのゲートを前記第1のインバータの出力を反転する第2のインバータの出力に接続することにより、前記入力端子がロウレベルからハイレベルに遷移するときに前記第1および第2のインバータによる遅延を受けて前記第1のノードの電位がロウレベルになるようにしたことを特徴とするレベル変換回路。 - 請求項1に記載のレベル変換回路において、 前記第2のインバータに代えて、前記入力端子に入力が接続された第3のインバータと、該第3のインバータの出力に入力が接続され出力が前記第6のNMOSトランジスタのゲートに接続された第4のインバータを用い、
前記入力端子がロウレベルからハイレベルに遷移するときに前記第1および第2のインバータによる遅延を受けて前記第1のノードの電位がロウレベルになるようにしたことに代えて、
前記入力端子がロウレベルからハイレベルに遷移するときに前記第3および第4のインバータによる遅延を受けて前記第1のノードの電位がロウレベルになるようにしたことを特徴とするレベル変換回路。 - 請求項1又は2に記載のレベル変換回路において、
前記第1のノードと前記第2のNMOSトランジスタのゲートとの間にソースとドレインが接続されゲートが前記低電圧電源に接続された第7のNMOSトランジスタを具備することを特徴とするレベル変換回路。
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