JP4640788B2

JP4640788B2 - レベル変換回路

Info

Publication number: JP4640788B2
Application number: JP2005106144A
Authority: JP
Inventors: 賢一郎小林
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2005-04-01
Filing date: 2005-04-01
Publication date: 2011-03-02
Anticipated expiration: 2025-04-01
Also published as: JP2006287699A

Description

本発明は、低振幅の信号を高振幅の信号に変換して出力するレベル変換回路に関するものである。

図７に従来のレベル変換回路の一例を示す。このレベル変換回路は、特許文献１の図６に記載されているように、振幅が低電圧ＶＬの入力信号Ｓｉを振幅が高電圧ＶＨの信号Ｓｏに変換して出力する従来公知のものであり、２つのＰＭＯＳトランジスタ１２，１４と、２つのＮＭＯＳトランジスタ１６，１８と、低電圧ＶＬの電源で動作するＣＭＯＳインバータ２０とを備えている。

ここで、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１６は、ノードＡを介して高電圧ＶＨの電源と接地との間に直列に接続され、同様にＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１８はノードＢを介して高電圧ＶＨの電源と接地との間に直列に接続されている。ＰＭＯＳトランジスタ１２のゲートはノードＢに接続され、ＰＭＯＳトランジスタ１４のゲートはノードＡに接続され、ノードＢは出力端子ＯＵＴに接続されている。

また、ＮＭＯＳトランジスタ１６のゲートは低電圧ＶＬの振幅の入力信号Ｓｉの入力端子ＩＮに接続され、ＮＭＯＳトランジスタ１８のゲートは、インバータ２０を介して入力端子ＩＮに接続されている。また、ＰＭＯＳトランジスタ１２，１４のソースおよび基板は共に高電圧ＶＨの電源に接続され、ＮＭＯＳトランジスタ１６，１８のソースおよび基板は共に接地に接続されている。

なお、低電圧ＶＬと高電圧ＶＨはＶＬ＜ＶＨの関係がある。また、入力信号Ｓｉのハイレベルは低電圧ＶＬであり、出力信号Ｓｏのハイレベルは高電圧ＶＨである。

このレベル変換回路において、入力信号Ｓｉとしてロウレベル（接地レベル）が入力されている時、ＮＭＯＳトランジスタ１６はオフ状態、インバータ２０の出力はハイレベル（ＶＬ）であり、ＮＭＯＳトランジスタ１８はオン状態である。従って、ノードＢ（出力信号Ｓｏ）はロウレベルであり、ＰＭＯＳトランジスタ１２はオン状態で、ノードＡはハイレベル（ＶＨ）であり、ＰＭＯＳトランジスタ１４はオフ状態である。
特開平９−２０００２０号公報

図７のレベル変換回路では、入力信号Ｓｉがロウレベルからハイレベルに遷移するときは、ＰＭＯＳトランジスタ１４はＮＭＯＳトランジスタ１６を介して駆動され、ＮＭＯＳトランジスタ１８はインバータ２０を介して駆動される。つまり、出力信号Ｓｏがハイレベルに確定するまでのＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１８は、いずれも１段のトランジスタを介して駆動されることになるので、動作は同時的となる。

しかし、入力信号Ｓｉがハイレベルからロウレベルに遷移するときは、ＮＭＯＳトランジスタ１８はインバータ２０のみを介して駆動されるが、ＰＭＯＳトランジスタ１４は、ＮＭＯＳトランジスタ１６がオフすることによりそのゲートがハイインピーダンスとなり、ノードＢがロウレベルに遷移することによりＰＭＯＳトランジスタ１２がオン状態となって始めてノードＡがハイレベルとなり、そのＰＭＯＳトランジスタ１４がオフに駆動されるので、多段のトランジスタを介して駆動されることになり、出力信号Ｓｏがロウレベルに確定するまでの時間が長くかかる。

以上から、入力信号Ｓｉがロウレベルからハイレベルに遷移してから出力信号Ｓｏが同様に遷移するまでの遅延時間よりも、ハイレベルからロウレベルに遷移してから出力信号Ｓｏが同様に遷移するまでの遅延時間の方が長くなってしまう。

このように、従来のレベル変換回路は、ＮＭＯＳトランジスタ１６と１８のそれぞれのゲートを入力端子とする差動回路とみることができるが、遷移方向によって遅延時間に違いが生じて対称性が悪い。

この遅延時間の差は、回路定数の調整によりある程度は縮めることができるが、入力信号Ｓｉの傾き（立上り／立下りの傾斜）が変わる等の条件が変化した場合には、対応することができない。

例えば、入力信号Ｓｉの立上り／立下りが緩やかになると、ＮＭＯＳトランジスタ１６がオン／オフするタイミングよりもインバータ２０の出力の立下り／立上りのタイミングが早くなることがあり得、この場合にはＮＭＯＳトランジスタ１６のオン／オフよりもＮＭＯＳトランジスタ１８の方が早くオフ／オンし、動作の対称性がさらに悪くなる。

本発明の目的は、回路定数を調整する必要がなく、また入力信号の傾きが変動しても入力信号が遷移してから出力信号が遷移するまでの遅延時間が遷移方向に大きな依存を受けないようにしたレベル変換回路を提供することである。

上記課題を解決するために、本発明は、高電圧電源と接地との間に第１のノードを介して直列接続された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、高電圧電源と接地との間に第２のノードを介して直列接続された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、低電圧電源で動作する第１のインバータとを備え、入力端子が前記第１のＮＭＯＳトランジスタのゲートと前記第１のインバータの入力に接続され、出力端子が前記第２のノードと前記第１のＰＭＯＳトランジスタのゲートに接続され、第２のＰＭＯＳトランジスタのゲートが前記第１のノードに接続され、前記第２のＮＭＯＳトランジスタのゲートが前記第１のインバータの出力に接続され、前記入力端子がハイレベルからロウレベルに遷移するときに前記第２のＮＭＯＳトランジスタが前記第１のインバータのみによる遅延を受けてオン状態になるレベル変換回路において、前記第１のＮＭＯＳトランジスタを、ドレインとソースが共通接続され且つ合計で前記第２のＮＭＯＳトランジスタと等価の第５，第６のＮＭＯＳトランジスタに置き換え、前記第５のＮＭＯＳトランジスタのゲートを前記入力端子に、前記第６のＮＭＯＳトランジスタのゲートを前記第１のインバータの出力を反転する第２のインバータの出力に接続することにより、前記入力端子がロウレベルからハイレベルに遷移するときに前記第１および第２のインバータによる遅延を受けて前記第１のノードの電位がロウレベルになるようにしたことを特徴とする。

ここで、前記第２のインバータに代えて、前記入力端子に入力が接続された第３のインバータと、該第３のインバータの出力に入力が接続され出力が前記第６のＮＭＯＳトランジスタのゲートに接続された第４のインバータを用いを用い、前記入力端子がロウレベルからハイレベルに遷移するときに前記第１および第２のインバータによる遅延を受けて前記第１のノードの電位がロウレベルになるようにしたことに代えて、前記入力端子がロウレベルからハイレベルに遷移するときに前記第３および第４のインバータによる遅延を受けて前記第１のノードの電位がロウレベルになるようにしてもよい。

また、前記第１のノードと前記第２のＮＭＯＳトランジスタのゲートとの間にソースとドレインが接続されゲートが前記低電圧電源に接続された第７のＮＭＯＳトランジスタを具備するようにすることが望ましい。

本発明によれば、入力差動回路として働く両側のＮＭＯＳトランジスタがほぼ同じタイミングで動作するので、回路定数の細かい調整を行うことなく、入力信号の遷移から出力信号が遷移するまでの遅延時間を、ロウレベルからハイレベルへの遷移、ハイレベルからロウレベルへの遷移のいずれもほぼ同じにすることができ、良好な遷移方向対称性を確保できる。また、入力信号の立上り／立下りの傾斜が変動しても、同様に良好な遷移方向対称性を確保できる。

本発明では、図７に示したＮＭＯＳトランジスタ１６を並列接続した２個のＮＭＯＳトランジスタに置き換える。この並列接続の２個のＮＭＯＳトランジスタはその全体で従来のＮＭＯＳトランジスタ１６と等価（ＮＭＯＳトランジスタ１８とも等価）となるようにする。つまり、その並列接続のＮＭＯＳトランジスタが全部オン／オフしたときＮＭＯＳトランジスタ１６がオン／オフしたのと等価となるようにする。そして、その複数のＮＭＯＳトランジスタのそれぞれのゲートに、入力信号やその入力信号を遅延させた信号を印加させるようにして、入力差動回路の両側のＮＭＯＳトランジスタの動作特性を同等にすることで、入力信号が遷移してから出力信号が遷移するまでの遅延時間が遷移方向によって大きな差が生じないないようにする。以下、詳しく説明する。

図１は本発明の実施例１のレベル変換回路の構成を示す回路図である。このレベル変換回路は、２つのＰＭＯＳトランジスタ１２，１４と、３つのＮＭＯＳトランジスタ４６，４７，１８と、２つのＣＭＯＳインバータ２０，４０を備えている。図７に示した回路とは、ＮＭＯＳトランジスタ１６がＮＭＯＳトランジスタ４６，４７と置き換わり、インバータ４０が新たに追加されている。

ここで、ＮＭＯＳトランジスタ４６，４７はソースとドレインがそれぞれ共通接続され、その２個のＮＭＯＳトランジスタ４６，４７でＮＭＯＳトランジスタ１６と等価（ＮＭＯＳトランジスタ１８とも等価）である。ＮＭＯＳトランジスタ４６のゲートは入力端子ＩＮに接続され、ＮＭＯＳトランジスタ４７のゲートはインバータ４０の出力に接続されている。そして、そのインバータ４０の入力はインバータ２０の出力に接続されている。

この結果、ＮＭＯＳトランジスタ４６のゲートには、入力端子ＩＮの入力信号Ｓｉがそのまま入力するが、ＮＭＯＳトランジスタ４７のゲートには、入力端子ＩＮの入力信号Ｓｉがインバータ２０，４０を経由して入力することになる。

いま、入力信号Ｓｉがハイレベルからロウレベルに遷移するときは、ＮＭＯＳトランジスタ４６は直ちにオフ状態になるが、ＮＭＯＳトランジスタ４７は２段のインバータ２０と４０による遅延を受けてオフ状態になるので、ノードＡの電位はＮＭＯＳトランジスタ４７のオフ状態になるタイミングにより変化する。また、ＮＭＯＳトランジスタ１８は１段のインバータ２０による遅延を受けてオン状態となり、ノードＢがロウレベル方向に遷移してＰＭＯＳトランジスタ１２がオンするとノードＡがハイレベルになりＰＭＯＳトランジスタ１４がオフして、ノードＢのロウレベルが確定する。このときの入力信号Ｓｉがロウレベルに遷移してからノードＢがロウレベルに遷移するまでの遅延時間は図７の回路と同様である。

一方、入力信号Ｓｉがロウレベルからハイレベルに遷移するときは、ＮＭＯＳトランジスタ４６はオン状態になるが、ＮＭＯＳトランジスタ４７は２段のインバータ２０と４０による遅延を受けてオン状態になるので、ノードＡの電位はＮＭＯＳトランジスタ４７がオン状態になったとき完全なロウレベルになる。つまり、ノードＡの電位がロウレベルになるタイミングはインバータ２０，４０の遅延を受ける。また、ＮＭＯＳトランジスタ１８は１段のインバータ２０による遅延を受けてオフ状態となる。よって、ノードＢの電位がハイレベルに確定するタイミングはインバータ２０，４０の遅延により決まり、図７に示した従来のレベルシフト回路よりも遅れる。

以上から、入力信号Ｓｉがハイレベルからロウレベルに遷移するときは図７の従来回路と同様の遅延で出力信号Ｓｏがハイレベルからロウレベルに遷移するが、入力信号Ｓｉがロウレベルからハイレベルに遷移するときは図７の従来回路よりも大きな遅延で出力信号Ｓｏがロウレベルからハイレベルに遷移し、結果的に入力信号Ｓｉが遷移してから出力信号Ｓｏが遷移するまでの遅延時間は、いずれの方向の遷移についてもほぼ同じ時間になり、差動回路の対称性を維持することができる。

また、このレベル変換回路では、入力信号Ｓｉをインバータ２０，４０の２段で増幅しＮＭＯＳトランジスタ４７のゲートに入力させているので、入力信号Ｓｉの立上り／立下りが緩慢になっていて、ＮＭＯＳトランジスタ４６のオン／オフのタイミングよりもインバータ２０の出力のロウレベル／ハイレベルに変化するタイミングが速くなったような場合でも、ＮＭＯＳトランジスタ４７を速いタイミングでオン／オフさせ、ＮＭＯＳトランジスタ１８とＮＭＯＳトランジスタ４６，４７とを同時的なタイミングで制御でき、差動回路の対称性を維持することができる。

図２は本発明の実施例２のレベル変換回路の構成を示す回路図である。図２のレベル変換回路は、入力信号ＳｉをＮＭＯＳトランジスタ４７のゲートに印加する経路を独立した２段のＣＭＯＳインバータ４０，４１で構成して、インバータ２０はＮＭＯＳトランジスタ１８を駆動するのみとしたものである。

このレベル変換回路の動作は図１のレベル変換回路と全く同じであるが、ＮＭＯＳトランジスタ４７を駆動するインバータ４０，４１を独立させたので、その調整を独立して行うことができ、最適調整がし易くなる。また、これはインバータ２０についても同様となる。

図３は本発明の実施例３のレベル変換回路の構成を示す回路図である。図３のレベル変換回路は、図１のレベル変換回路において、ノードＡとインバータ２０の出力との間にＮＭＯＳトランジスタ２２を接続し、そのゲートを低電圧ＶＬの電源に接続したものである。

このレベル変換回路では、入力信号Ｓｉがハイレベルのときは、ノードＡはロウレベル、インバータ２０の出力もロウレベルであるので、ＮＭＯＳトランジスタ２２はオンしている。

入力信号Ｓｉがハイレベルからロウレベルに遷移するとき、インバータ２０の出力がロウレベルからハイレベルに遷移するが、ＮＭＯＳトランジスタ２２がオンしているので、インバータ２０の出力がハイレベル方向に遷移するとノードＡがＭＯＳトランジスタ２２を介して「ＶＬ−Ｖｔｈ」の電圧レベル（ＶｔｈはＭＯＳトランジスタ２２のしきい値電圧）まで瞬時に充電される。なお、このＭＯＳトランジスタ２２はノードＡが「ＶＬ−Ｖｔｈ」の電圧レベルを超えるとオフする。この結果、トランジスタ１４のオフタイミングが早期化され、入力信号Ｓｉがハイレベルからロウレベルに遷移するときの出力信号Ｓｏのハイレベルからロウレベルへの遷移までの遅延時間を短縮できる。

図７の従来のレベル変換回路では、入力信号Ｓｉがハイレベルからロウレベルに遷移するときの遅延の方が、ロウレベルからハイレベルに遷移するときの遅延よりも長くなっていたが、図３のレベル変換回路ではこれを短くできる。したがって、この図３のレベル変換回路では、図１，２のレベル変換回路と同様に入力信号Ｓｉがロウレベルからハイレベルに遷移するときの図７の従来回路よりも遅延を長くし、入力信号Ｓｉがハイレベルからロウレベルに遷移するときの図７の従来回路よりも遅延を短くできるので、遅延時間の対称性を更に良好にできる。

遅延特性比較

図４は図７に示した従来のレベル変換回路の遅延特性のシミュレーション結果、図５は図１のレベル変換回路の遅延特性のシミュレーション結果、図６は図３のレベル変換回路の遅延特性のシミュレーション結果を示すもので、それぞれの横軸のＴｒは入力信号Ｓｉの立上り時間、Ｔｆは立下り時間を示し、縦軸のＴｐｌｈはロウレベルからハイレベルへの遷移の遅延時間、Ｔｐｈｌはハイレベルからロウレベルへの遷移の遅延時間、Ｔｐｌｈ−Ｔｐｈｌはその差分を示す。

この図４〜図６から明らかなように、遷移の遅延時間ＴｐｌｈとＴｐｈｌは入力信号のＴｒ、Ｔｆが大きいほど大きくなって依存性を示しているが、その差分は、従来の特性である図４よりも実施例１の特性である図５の方が少なくなって対称性が改善され、さらに実施例３の特性である図６ではほとんど差分が無くなって対称性がより改善されていることが判る。

本発明の実施例１のレベル変換回路の構成を示す回路図である。本発明の実施例２のレベル変換回路の構成を示す回路図である。本発明の実施例３のレベル変換回路の構成を示す回路図である。従来のレベル変換回路の遅延特性図である。実施例１のレベル変換回路の遅延特性図である。実施例３のレベル変換回路の遅延特性図である。従来のレベル変換回路の構成を示す回路図である。

Claims

高電圧電源と接地との間に第１のノードを介して直列接続された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、高電圧電源と接地との間に第２のノードを介して直列接続された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、低電圧電源で動作する第１のインバータとを備え、入力端子が前記第１のＮＭＯＳトランジスタのゲートと前記第１のインバータの入力に接続され、出力端子が前記第２のノードと前記第１のＰＭＯＳトランジスタのゲートに接続され、第２のＰＭＯＳトランジスタのゲートが前記第１のノードに接続され、前記第２のＮＭＯＳトランジスタのゲートが前記第１のインバータの出力に接続され、前記入力端子がハイレベルからロウレベルに遷移するときに前記第２のＮＭＯＳトランジスタが前記第１のインバータのみによる遅延を受けてオン状態になるレベル変換回路において、
前記第１のＮＭＯＳトランジスタを、ドレインとソースが共通接続され且つ合計で前記第２のＮＭＯＳトランジスタと等価の第５，第６のＮＭＯＳトランジスタに置き換え、前記第５のＮＭＯＳトランジスタのゲートを前記入力端子に、前記第６のＮＭＯＳトランジスタのゲートを前記第１のインバータの出力を反転する第２のインバータの出力に接続することにより、前記入力端子がロウレベルからハイレベルに遷移するときに前記第１および第２のインバータによる遅延を受けて前記第１のノードの電位がロウレベルになるようにしたことを特徴とするレベル変換回路。
請求項１に記載のレベル変換回路において、前記第２のインバータに代えて、前記入力端子に入力が接続された第３のインバータと、該第３のインバータの出力に入力が接続され出力が前記第６のＮＭＯＳトランジスタのゲートに接続された第４のインバータを用い、
前記入力端子がロウレベルからハイレベルに遷移するときに前記第１および第２のインバータによる遅延を受けて前記第１のノードの電位がロウレベルになるようにしたことに代えて、
前記入力端子がロウレベルからハイレベルに遷移するときに前記第３および第４のインバータによる遅延を受けて前記第１のノードの電位がロウレベルになるようにしたことを特徴とするレベル変換回路。
請求項１又は２に記載のレベル変換回路において、
前記第１のノードと前記第２のＮＭＯＳトランジスタのゲートとの間にソースとドレインが接続されゲートが前記低電圧電源に接続された第７のＮＭＯＳトランジスタを具備することを特徴とするレベル変換回路。