JP2002164791A - Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法 - Google Patents
Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法Info
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- 238000004364 calculation method Methods 0.000 claims description 54
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- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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Abstract
(57)【要約】
【課題】 本発明の課題は、ＣＲＣ符号演算回路の使用
個数を抑えて、可変長データとして入力される４nバイ
トパラレルデータからＣＲＣ符号を演算するＣＲＣ符号
演算回路、及びＣＲＣ符号演算方法を提供することであ
る。 【解決手段】 可変長データとして入力され、最終段に
余り部分を有するパラレルデータからＣＲＣ符号を演算
するＣＲＣ符号演算回路１は、パラレルデータの最終段
から、ＣＲＣ符号をパラレルで演算する４バイトパラレ
ルＣＲＣ符号演算部３ａと、演算されたＣＲＣ符号か
ら、所定のバイト数分のＣＲＣ符号を選択するＳＥＬ３
ｅと、パラレルデータの最終段をシリアルデータに変換
する４バイトシリアル変換回路５と、ＳＥＬ３ｅにより
選択されたＣＲＣ符号と、４バイトシリアル変換回路５
により変換されたシリアルデータと、からＣＲＣ符号を
演算する１バイトパラレルＣＲＣ符号演算部４ａと、を
備えて構成される。
個数を抑えて、可変長データとして入力される４nバイ
トパラレルデータからＣＲＣ符号を演算するＣＲＣ符号
演算回路、及びＣＲＣ符号演算方法を提供することであ
る。 【解決手段】 可変長データとして入力され、最終段に
余り部分を有するパラレルデータからＣＲＣ符号を演算
するＣＲＣ符号演算回路１は、パラレルデータの最終段
から、ＣＲＣ符号をパラレルで演算する４バイトパラレ
ルＣＲＣ符号演算部３ａと、演算されたＣＲＣ符号か
ら、所定のバイト数分のＣＲＣ符号を選択するＳＥＬ３
ｅと、パラレルデータの最終段をシリアルデータに変換
する４バイトシリアル変換回路５と、ＳＥＬ３ｅにより
選択されたＣＲＣ符号と、４バイトシリアル変換回路５
により変換されたシリアルデータと、からＣＲＣ符号を
演算する１バイトパラレルＣＲＣ符号演算部４ａと、を
備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、可変長データとし
て入力され、最終段に余り部分を有するパラレルデータ
からＣＲＣ符号を演算するＣＲＣ符号演算回路、及びＣ
ＲＣ符号演算方法に関する。
て入力され、最終段に余り部分を有するパラレルデータ
からＣＲＣ符号を演算するＣＲＣ符号演算回路、及びＣ
ＲＣ符号演算方法に関する。
【０００２】
【従来の技術】従来より、デジタル通信において高性能
の誤り検出能力を有するＣＲＣ（Cyclic Redundancy Ch
eck：巡回冗長検査）が用いられている。ここで、ＣＲ
Ｃとは、データ受信側のＣＲＣ符号演算回路において演
算されたＣＲＣ符号と、データ送信側で演算されたＣＲ
Ｃ符号を比較することにより、データの誤りを検出する
エラー検査方法である。
の誤り検出能力を有するＣＲＣ（Cyclic Redundancy Ch
eck：巡回冗長検査）が用いられている。ここで、ＣＲ
Ｃとは、データ受信側のＣＲＣ符号演算回路において演
算されたＣＲＣ符号と、データ送信側で演算されたＣＲ
Ｃ符号を比較することにより、データの誤りを検出する
エラー検査方法である。
【０００３】近年、例えば、ＰＯＳ（PPP Over SONET/S
DH）の様に、低速の可変長データ（ＰＰＰフレーム）を
高速データフレーム（SONET/SDHフレーム）上に載せて
エンド−エンド間の通信を行う高速可変長データ通信が
広く利用されている。入力されるｎバイトパラレルデー
タからＣＲＣ符号を演算するＣＲＣ符号演算回路は、こ
の様な高速可変長データ通信におけるデータの誤り検出
手段として導入されつつある。
DH）の様に、低速の可変長データ（ＰＰＰフレーム）を
高速データフレーム（SONET/SDHフレーム）上に載せて
エンド−エンド間の通信を行う高速可変長データ通信が
広く利用されている。入力されるｎバイトパラレルデー
タからＣＲＣ符号を演算するＣＲＣ符号演算回路は、こ
の様な高速可変長データ通信におけるデータの誤り検出
手段として導入されつつある。
【０００４】以下、図３を参照して、従来のＣＲＣ符号
演算回路について説明する。図３は、従来のＣＲＣ符号
演算回路２１の回路構成図である。図３に示す様に、Ｃ
ＲＣ符号演算回路２１は、１６バイトパラレルＣＲＣ符
号演算回路２２と、１〜１５バイトパラレルＣＲＣ符号
演算回路２３〜３７と、ＳＥＬ３８より概略構成されて
いる。
演算回路について説明する。図３は、従来のＣＲＣ符号
演算回路２１の回路構成図である。図３に示す様に、Ｃ
ＲＣ符号演算回路２１は、１６バイトパラレルＣＲＣ符
号演算回路２２と、１〜１５バイトパラレルＣＲＣ符号
演算回路２３〜３７と、ＳＥＬ３８より概略構成されて
いる。
【０００５】外部回路から入力された１６バイトパラレ
ルデータの内、最終段以外のパラレルデータは、１６バ
イトパラレルＣＲＣ符号演算回路２２で演算され、ＣＲ
Ｃ符号が演算途中結果として出力される。一方、最終段
のパラレルデータは、そのバイト数に対応する１〜１５
の何れかのバイトパラレルＣＲＣ符号演算回路で、上記
ＣＲＣ符号により演算され、ＳＥＬ３８へ入力される。
そして、ＳＥＬ３８は、入力された複数のＣＲＣ符号か
ら所望のＣＲＣ符号を選択し、最終的な演算結果として
出力する。
ルデータの内、最終段以外のパラレルデータは、１６バ
イトパラレルＣＲＣ符号演算回路２２で演算され、ＣＲ
Ｃ符号が演算途中結果として出力される。一方、最終段
のパラレルデータは、そのバイト数に対応する１〜１５
の何れかのバイトパラレルＣＲＣ符号演算回路で、上記
ＣＲＣ符号により演算され、ＳＥＬ３８へ入力される。
そして、ＳＥＬ３８は、入力された複数のＣＲＣ符号か
ら所望のＣＲＣ符号を選択し、最終的な演算結果として
出力する。
【０００６】
【発明が解決しようとする課題】上記従来のＣＲＣ符号
演算回路２１は、１６バイト未満のデータ処理の改善策
として有用であったが、以下の様な問題点があった。例
えば、可変長データが１６バイトパラレルデータの場
合、最終段のバイト数によっては実際に使用されない符
号演算回路を含めて、計１６個のバイトパラレルＣＲＣ
符号演算回路が必要になる。このため、入力される４n
バイトパラレルデータのバイト数の増加に伴って、バイ
トパラレルＣＲＣ符号演算回路が４n−１個分必要にな
り、回路規模が増大すると共に、製造コストも上がる。
演算回路２１は、１６バイト未満のデータ処理の改善策
として有用であったが、以下の様な問題点があった。例
えば、可変長データが１６バイトパラレルデータの場
合、最終段のバイト数によっては実際に使用されない符
号演算回路を含めて、計１６個のバイトパラレルＣＲＣ
符号演算回路が必要になる。このため、入力される４n
バイトパラレルデータのバイト数の増加に伴って、バイ
トパラレルＣＲＣ符号演算回路が４n−１個分必要にな
り、回路規模が増大すると共に、製造コストも上がる。
【０００７】本発明の課題は、ＣＲＣ符号演算回路の使
用個数を抑えて、可変長データとして入力される４nバ
イトパラレルデータからＣＲＣ符号を演算するＣＲＣ符
号演算回路、及びＣＲＣ符号演算方法を提供することで
ある。
用個数を抑えて、可変長データとして入力される４nバ
イトパラレルデータからＣＲＣ符号を演算するＣＲＣ符
号演算回路、及びＣＲＣ符号演算方法を提供することで
ある。
【０００８】
【課題を解決するための手段】以上の課題を解決するた
め、請求項１記載の発明は、可変長データとして入力さ
れ、最終段に余り部分を有するパラレルデータからＣＲ
Ｃ符号を演算するＣＲＣ符号演算回路（例えば、図１の
ＣＲＣ符号演算回路１）において、前記パラレルデータ
の最終段から、ＣＲＣ符号をパラレルで演算するパラレ
ル演算手段（例えば、図１の４バイトパラレルＣＲＣ符
号演算部３ａ）と、このパラレル演算手段により演算さ
れたＣＲＣ符号から、所定のバイト数分のＣＲＣ符号を
選択するＣＲＣ符号選択手段（例えば、図１のＳＥＬ３
ｅ）と、前記パラレルデータの最終段をシリアルデータ
に変換する変換手段（例えば、図１の４バイトシリアル
変換回路５）と、前記ＣＲＣ符号選択手段により選択さ
れたＣＲＣ符号と、前記変換手段により変換されたシリ
アルデータと、からＣＲＣ符号を演算する演算手段（例
えば、図１の１バイトパラレルＣＲＣ符号演算部４ａ）
と、を備えることを特徴としている。
め、請求項１記載の発明は、可変長データとして入力さ
れ、最終段に余り部分を有するパラレルデータからＣＲ
Ｃ符号を演算するＣＲＣ符号演算回路（例えば、図１の
ＣＲＣ符号演算回路１）において、前記パラレルデータ
の最終段から、ＣＲＣ符号をパラレルで演算するパラレ
ル演算手段（例えば、図１の４バイトパラレルＣＲＣ符
号演算部３ａ）と、このパラレル演算手段により演算さ
れたＣＲＣ符号から、所定のバイト数分のＣＲＣ符号を
選択するＣＲＣ符号選択手段（例えば、図１のＳＥＬ３
ｅ）と、前記パラレルデータの最終段をシリアルデータ
に変換する変換手段（例えば、図１の４バイトシリアル
変換回路５）と、前記ＣＲＣ符号選択手段により選択さ
れたＣＲＣ符号と、前記変換手段により変換されたシリ
アルデータと、からＣＲＣ符号を演算する演算手段（例
えば、図１の１バイトパラレルＣＲＣ符号演算部４ａ）
と、を備えることを特徴としている。
【０００９】また、請求項２記載の発明は、請求項１記
載のＣＲＣ符号演算回路において、前記パラレル演算手
段は、４nバイトパラレルデータ（例えば、図２の１６
バイトパラレルデータＰ）の最終段（例えば、図２の
）から、ＣＲＣ符号をパラレルで演算し、前記ＣＲＣ
符号選択手段は、前記パラレル演算手段により演算され
たＣＲＣ符号から、４n-mの何れかのバイト（例えば、
１，４バイト）数分のＣＲＣ符号を選択し、前記変換手
段は、前記４nバイトパラレルデータの最終段を４
n-m（ｍ＝１〜ｎ、ｍ，ｎは自然数）バイト（例えば、
１，４バイト）シリアルデータのそれぞれ３組に変換す
ることを特徴としている。
載のＣＲＣ符号演算回路において、前記パラレル演算手
段は、４nバイトパラレルデータ（例えば、図２の１６
バイトパラレルデータＰ）の最終段（例えば、図２の
）から、ＣＲＣ符号をパラレルで演算し、前記ＣＲＣ
符号選択手段は、前記パラレル演算手段により演算され
たＣＲＣ符号から、４n-mの何れかのバイト（例えば、
１，４バイト）数分のＣＲＣ符号を選択し、前記変換手
段は、前記４nバイトパラレルデータの最終段を４
n-m（ｍ＝１〜ｎ、ｍ，ｎは自然数）バイト（例えば、
１，４バイト）シリアルデータのそれぞれ３組に変換す
ることを特徴としている。
【００１０】また、請求項３記載の発明は、請求項２記
載のＣＲＣ符号演算回路において、前記パラレルデータ
の最終段から、余り部分を検出する余り部分検出手段
（例えば、図１の制御部７）を更に備え、前記変換手段
は、前記余り部分検出手段により検出された余り部分を
４n-m（ｍ＝１〜ｎ、ｍ，ｎは自然数）バイト（例え
ば、１，４バイト）シリアルデータのそれぞれ３組に変
換することを特徴としている。
載のＣＲＣ符号演算回路において、前記パラレルデータ
の最終段から、余り部分を検出する余り部分検出手段
（例えば、図１の制御部７）を更に備え、前記変換手段
は、前記余り部分検出手段により検出された余り部分を
４n-m（ｍ＝１〜ｎ、ｍ，ｎは自然数）バイト（例え
ば、１，４バイト）シリアルデータのそれぞれ３組に変
換することを特徴としている。
【００１１】従って、ＣＲＣ符号演算回路に対して、１
６バイトパラレルデータの様にデータ幅の広いパラレル
データが入力される場合であっても、バイトパラレル演
算回路の使用数を抑えた簡易な回路構成でデータのＣＲ
Ｃ符号を演算できる。その結果、回路規模の増大や製造
コストの増加を抑えることができる。
６バイトパラレルデータの様にデータ幅の広いパラレル
データが入力される場合であっても、バイトパラレル演
算回路の使用数を抑えた簡易な回路構成でデータのＣＲ
Ｃ符号を演算できる。その結果、回路規模の増大や製造
コストの増加を抑えることができる。
【００１２】
【発明の実施の形態】以下、図を参照して本発明に係る
ＣＲＣ符号演算回路１について説明する。なお、本実施
の形態では、説明を容易にするため、最終段に１５バイ
ト分の余り部分３３〜４７（図２の参照）を有する１
６バイトパラレルデータからのＣＲＣ符号演算について
説明する。
ＣＲＣ符号演算回路１について説明する。なお、本実施
の形態では、説明を容易にするため、最終段に１５バイ
ト分の余り部分３３〜４７（図２の参照）を有する１
６バイトパラレルデータからのＣＲＣ符号演算について
説明する。
【００１３】まず、構成を説明する。図１（ａ）に示す
様に、ＣＲＣ符号演算回路１は、１６バイトパラレルＣ
ＲＣ符号演算回路２、４バイトパラレルＣＲＣ符号演算
回路３、１バイトパラレルＣＲＣ符号演算回路４、４バ
イトシリアル変換回路５、１バイトシリアル変換回路
６、制御部７、及び８個のＤＦＦ８〜１５より概略構成
されている。
様に、ＣＲＣ符号演算回路１は、１６バイトパラレルＣ
ＲＣ符号演算回路２、４バイトパラレルＣＲＣ符号演算
回路３、１バイトパラレルＣＲＣ符号演算回路４、４バ
イトシリアル変換回路５、１バイトシリアル変換回路
６、制御部７、及び８個のＤＦＦ８〜１５より概略構成
されている。
【００１４】１６バイトパラレルＣＲＣ演算回路２は、
制御部７から入力される制御タイミング信号に基づい
て、図示しない外部回路から入力される可変長の１６バ
イトパラレルデータが１６バイト以上の場合、初期値を
基に最終段以外のデータ（図２の，参照）を１６バ
イトずつＣＲＣ符号演算し、演算途中結果Ａを４バイト
パラレルＣＲＣ符号演算回路３へ出力する。また、入力
される可変長データが１６バイト未満の場合（最初から
最終段のデータの場合）ＣＲＣ符号演算せず初期値を４
バイトパラレルＣＲＣ符号演算回路３へ出力する回路で
ある。
制御部７から入力される制御タイミング信号に基づい
て、図示しない外部回路から入力される可変長の１６バ
イトパラレルデータが１６バイト以上の場合、初期値を
基に最終段以外のデータ（図２の，参照）を１６バ
イトずつＣＲＣ符号演算し、演算途中結果Ａを４バイト
パラレルＣＲＣ符号演算回路３へ出力する。また、入力
される可変長データが１６バイト未満の場合（最初から
最終段のデータの場合）ＣＲＣ符号演算せず初期値を４
バイトパラレルＣＲＣ符号演算回路３へ出力する回路で
ある。
【００１５】４バイトパラレルＣＲＣ演算回路３は、４
バイトパラレルＣＲＣ符号演算部３ａ、ＤＦＦ３ｂ，３
ｃ，３ｄ、ＳＥＬ３ｅの各部より構成され、制御部７及
びＤＦＦ８，９，１０から入力される制御タイミング信
号に基づいて、１６バイトパラレルＣＲＣ符号演算回路
２から入力される演算途中結果Ａを初期値として、４バ
イトシリアル変換回路５から入力される４バイトシリア
ルデータを、４バイトパラレルＣＲＣ符号演算部３ａで
ＣＲＣ符号演算する。
バイトパラレルＣＲＣ符号演算部３ａ、ＤＦＦ３ｂ，３
ｃ，３ｄ、ＳＥＬ３ｅの各部より構成され、制御部７及
びＤＦＦ８，９，１０から入力される制御タイミング信
号に基づいて、１６バイトパラレルＣＲＣ符号演算回路
２から入力される演算途中結果Ａを初期値として、４バ
イトシリアル変換回路５から入力される４バイトシリア
ルデータを、４バイトパラレルＣＲＣ符号演算部３ａで
ＣＲＣ符号演算する。
【００１６】演算されたＣＲＣ符号の内、ＤＦＦ３ｂ，
３ｃ，３ｄでシフトされた最終段のパラレルデータに対
応するＣＲＣ符号は、初期値“Ａ１”としてＳＥＬ３ｅ
に入力される。同様に、ＤＦＦ３ｂ，３ｃでシフトされ
た最終段の３３〜３６（図２の参照）に対応するＣＲ
Ｃ符号は、初期値“Ａ２”としてＳＥＬ３ｅに入力され
る。更に、ＤＦＦ３ｂでシフトされた最終段の３３〜４
０に対応するＣＲＣ符号は“Ａ３”としてＳＥＬ３ｅに
入力される。そして、最終段の３３〜４４に対応するＣ
ＲＣ符号は“Ａ４”としてＳＥＬ３ｅに入力される。入
力されたＣＲＣ符号は、ＳＥＬ３ｅにより、後述するＳ
ＴＡＴＥ[ｘ]信号に基づいて、Ａ１〜Ａ４の何れかが選
択された後（対応関係は図１（ｂ）参照）、演算途中結
果Ｂとして１バイトパラレルＣＲＣ符号演算回路４へ出
力される。
３ｃ，３ｄでシフトされた最終段のパラレルデータに対
応するＣＲＣ符号は、初期値“Ａ１”としてＳＥＬ３ｅ
に入力される。同様に、ＤＦＦ３ｂ，３ｃでシフトされ
た最終段の３３〜３６（図２の参照）に対応するＣＲ
Ｃ符号は、初期値“Ａ２”としてＳＥＬ３ｅに入力され
る。更に、ＤＦＦ３ｂでシフトされた最終段の３３〜４
０に対応するＣＲＣ符号は“Ａ３”としてＳＥＬ３ｅに
入力される。そして、最終段の３３〜４４に対応するＣ
ＲＣ符号は“Ａ４”としてＳＥＬ３ｅに入力される。入
力されたＣＲＣ符号は、ＳＥＬ３ｅにより、後述するＳ
ＴＡＴＥ[ｘ]信号に基づいて、Ａ１〜Ａ４の何れかが選
択された後（対応関係は図１（ｂ）参照）、演算途中結
果Ｂとして１バイトパラレルＣＲＣ符号演算回路４へ出
力される。
【００１７】１バイトパラレルＣＲＣ符号演算回路４
は、１バイトパラレルＣＲＣ符号演算部４ａ、ＤＦＦ４
ｂ，４ｃ，４ｄ、ＳＥＬ４ｅの各部より構成され、制御
部７からＤＦＦ１１，１２，１３，１４を介して入力さ
れる制御タイミング信号に基づいて、４バイトパラレル
ＣＲＣ符号演算回路２から入力される演算途中結果Ｂを
初期値として、１バイトシリアル変換回路６から入力さ
れる１バイトシリアルデータを、１バイトパラレルＣＲ
Ｃ符号演算部４ａでＣＲＣ符号演算する。
は、１バイトパラレルＣＲＣ符号演算部４ａ、ＤＦＦ４
ｂ，４ｃ，４ｄ、ＳＥＬ４ｅの各部より構成され、制御
部７からＤＦＦ１１，１２，１３，１４を介して入力さ
れる制御タイミング信号に基づいて、４バイトパラレル
ＣＲＣ符号演算回路２から入力される演算途中結果Ｂを
初期値として、１バイトシリアル変換回路６から入力さ
れる１バイトシリアルデータを、１バイトパラレルＣＲ
Ｃ符号演算部４ａでＣＲＣ符号演算する。
【００１８】演算されたＣＲＣ符号の内、ＤＦＦ４ｂ，
４ｃ，４ｄでシフトされた最終段のパラレルデータに対
応するＣＲＣ符号は、初期値“Ｂ１”としてＳＥＬ４ｅ
に入力される。同様に、ＤＦＦ４ｂ，４ｃでシフトされ
た最終段の４５（図２の参照）に対応するＣＲＣ符号
は、初期値“Ｂ２”としてＳＥＬ４ｅに入力される。更
に、ＤＦＦ４ｂでシフトされた最終段の４５〜４６に対
応するＣＲＣ符号は“Ｂ３”としてＳＥＬ４ｅに入力さ
れる。そして、最終段の４５〜４７に対応するＣＲＣ符
号は“Ｂ４”としてＳＥＬ４ｅに入力される。入力され
たＣＲＣ符号は、ＳＥＬ４ｅにより、後述するＳＴＡＴ
Ｅ[ｘ]信号に基づいて、Ｂ１〜Ｂ４の何れかが選択され
た後（対応関係は図１（ｂ）参照）、最終的な演算結果
としてＣＲＣ符号が出力される。
４ｃ，４ｄでシフトされた最終段のパラレルデータに対
応するＣＲＣ符号は、初期値“Ｂ１”としてＳＥＬ４ｅ
に入力される。同様に、ＤＦＦ４ｂ，４ｃでシフトされ
た最終段の４５（図２の参照）に対応するＣＲＣ符号
は、初期値“Ｂ２”としてＳＥＬ４ｅに入力される。更
に、ＤＦＦ４ｂでシフトされた最終段の４５〜４６に対
応するＣＲＣ符号は“Ｂ３”としてＳＥＬ４ｅに入力さ
れる。そして、最終段の４５〜４７に対応するＣＲＣ符
号は“Ｂ４”としてＳＥＬ４ｅに入力される。入力され
たＣＲＣ符号は、ＳＥＬ４ｅにより、後述するＳＴＡＴ
Ｅ[ｘ]信号に基づいて、Ｂ１〜Ｂ４の何れかが選択され
た後（対応関係は図１（ｂ）参照）、最終的な演算結果
としてＣＲＣ符号が出力される。
【００１９】４バイトシリアル変換回路５は、制御部７
及びＤＦＦ８，９，１０から入力される制御タイミング
に基づいて、図示しない外部回路から入力される最終段
のデータ（まだ演算していないデータ）を、最終段３３
〜３６：ａ，最終段３７〜４０：ｂ，最終段４１〜４
４：ｃの４バイトシリアルデータ（ａ，ｂ，ｃ）に変換
後、４バイトパラレルＣＲＣ符号演算部３ａへａ→ｂ→
ｃの順に出力する回路である。また、ＳＴＡＴＥ［ｘ］
の値により最終段３３〜３５（ｘ＝１〜４の時），最終
段３７〜３９（ｘ＝５〜８の時），最終段４１〜４３
（ｘ＝９〜１２の時），最終段４５〜４７（ｘ＝１３〜
１６の時）の３バイトデータを１バイトシリアル変換回
路６へ出力する回路である。
及びＤＦＦ８，９，１０から入力される制御タイミング
に基づいて、図示しない外部回路から入力される最終段
のデータ（まだ演算していないデータ）を、最終段３３
〜３６：ａ，最終段３７〜４０：ｂ，最終段４１〜４
４：ｃの４バイトシリアルデータ（ａ，ｂ，ｃ）に変換
後、４バイトパラレルＣＲＣ符号演算部３ａへａ→ｂ→
ｃの順に出力する回路である。また、ＳＴＡＴＥ［ｘ］
の値により最終段３３〜３５（ｘ＝１〜４の時），最終
段３７〜３９（ｘ＝５〜８の時），最終段４１〜４３
（ｘ＝９〜１２の時），最終段４５〜４７（ｘ＝１３〜
１６の時）の３バイトデータを１バイトシリアル変換回
路６へ出力する回路である。
【００２０】同様に、１バイトシリアル変換回路６は、
ＤＦＦ１１，１２，１３，１４から入力される制御タイ
ミングに基づいて４バイトシリアル変換回路５から入力
される最終段の残りデータ（まだ演算していないデー
タ）を、最終段４５，４６，４７の１バイトシリアルデ
ータに変換後、１バイトパラレルＣＲＣ符号演算部４ａ
へ最終段４５→４６→４７の順に出力する回路である。
ＤＦＦ１１，１２，１３，１４から入力される制御タイ
ミングに基づいて４バイトシリアル変換回路５から入力
される最終段の残りデータ（まだ演算していないデー
タ）を、最終段４５，４６，４７の１バイトシリアルデ
ータに変換後、１バイトパラレルＣＲＣ符号演算部４ａ
へ最終段４５→４６→４７の順に出力する回路である。
【００２１】制御部７は、入力される１６バイトパラレ
ルデータの最終段にあるデータ（余り部分）、及びその
バイト数ｘを検出すると共に、各種制御タイミング信号
（後述の各種制御信号）を出力し、ＣＲＣ符号演算回路
１に入力される１６バイトパラレルデータから、ＣＲＣ
符号を演算させる制御を行う制御部である。また、ＤＦ
Ｆ９〜１５は、制御部７から入力されるＳＴＲＯＢＥ信
号を順次シフトさせて次段のＤＦＦ、及び各回路へ出力
するシフト回路である。
ルデータの最終段にあるデータ（余り部分）、及びその
バイト数ｘを検出すると共に、各種制御タイミング信号
（後述の各種制御信号）を出力し、ＣＲＣ符号演算回路
１に入力される１６バイトパラレルデータから、ＣＲＣ
符号を演算させる制御を行う制御部である。また、ＤＦ
Ｆ９〜１５は、制御部７から入力されるＳＴＲＯＢＥ信
号を順次シフトさせて次段のＤＦＦ、及び各回路へ出力
するシフト回路である。
【００２２】ここで、ＣＲＣ符号を演算する１６バイト
パラレルデータ、及び制御部７から出力される各種制御
信号（図１のCRCEN,STROBE,STATE[ｘ]）について説明す
る。１６バイトパラレルデータは、データフレームが可
変長の通信データであり、１６バイトパラレルＣＲＣ符
号演算回路２と、４バイトシリアル変換回路５に入力さ
れる。
パラレルデータ、及び制御部７から出力される各種制御
信号（図１のCRCEN,STROBE,STATE[ｘ]）について説明す
る。１６バイトパラレルデータは、データフレームが可
変長の通信データであり、１６バイトパラレルＣＲＣ符
号演算回路２と、４バイトシリアル変換回路５に入力さ
れる。
【００２３】ＣＲＣＥＮ（CRC ENABLE）信号は、ＣＲＣ
符号を演算する範囲を指示する信号であり、１６バイト
パラレルＣＲＣ符号演算回路２のみに入力される。ＳＴ
ＲＯＢＥ信号は、１６バイトパラレルデータの最終段に
あるデータを示す信号であり、１６バイトパラレルＣＲ
Ｃ符号演算回路２、４バイトパラレルＣＲＣ符号演算回
路３、４バイトシリアル変換回路５、及びＤＦＦ８，１
５にそれぞれ入力される。ＳＴＡＴＥ[ｘ]信号は、上記
ＳＴＲＯＢＥ信号により示された最終段データに含まれ
るバイト数ｘを示す信号であり、１６バイトパラレルＣ
ＲＣ符号演算回路２、４バイトシリアル変換回路５、及
びＤＦＦ１５にそれぞれ入力される。
符号を演算する範囲を指示する信号であり、１６バイト
パラレルＣＲＣ符号演算回路２のみに入力される。ＳＴ
ＲＯＢＥ信号は、１６バイトパラレルデータの最終段に
あるデータを示す信号であり、１６バイトパラレルＣＲ
Ｃ符号演算回路２、４バイトパラレルＣＲＣ符号演算回
路３、４バイトシリアル変換回路５、及びＤＦＦ８，１
５にそれぞれ入力される。ＳＴＡＴＥ[ｘ]信号は、上記
ＳＴＲＯＢＥ信号により示された最終段データに含まれ
るバイト数ｘを示す信号であり、１６バイトパラレルＣ
ＲＣ符号演算回路２、４バイトシリアル変換回路５、及
びＤＦＦ１５にそれぞれ入力される。
【００２４】次に、図２を参照して、１６バイトパラレ
ルデータからＣＲＣ符号を演算する動作について説明す
る。
ルデータからＣＲＣ符号を演算する動作について説明す
る。
【００２５】図２に示す様に、４７バイトのフレーム長
（１〜４７）を有する１６バイトパラレルデータＰは、
１〜１６，１７〜３２，３３〜４７の３段のパラ
レルデータにより構成される。最終段のパラレルデー
タは、１５バイトの余り部分３３〜４７と１バイトの無
効データ（図中の斜線部分）とから成る。
（１〜４７）を有する１６バイトパラレルデータＰは、
１〜１６，１７〜３２，３３〜４７の３段のパラ
レルデータにより構成される。最終段のパラレルデー
タは、１５バイトの余り部分３３〜４７と１バイトの無
効データ（図中の斜線部分）とから成る。
【００２６】上記１６バイトパラレルデータＰのデータ
，は、１６バイトパラレルＣＲＣ符号演算回路２に
入力される。そして、１６バイトパラレルＣＲＣ符号演
算回路２は、入力された１６バイトパラレルデータ，
を演算し、その演算結果を演算途中結果Ａとして４バ
イトパラレルＣＲＣ符号演算回路３へ出力する。
，は、１６バイトパラレルＣＲＣ符号演算回路２に
入力される。そして、１６バイトパラレルＣＲＣ符号演
算回路２は、入力された１６バイトパラレルデータ，
を演算し、その演算結果を演算途中結果Ａとして４バ
イトパラレルＣＲＣ符号演算回路３へ出力する。
【００２７】１６バイトパラレルデータＰのデータの
内、上位１２バイトのデータ（３３〜４４）は、４バイ
トシリアル変換回路５により３組の４バイトシリアルデ
ータ（３３〜３６，３７〜４０，４１〜４４）に変換さ
れた後、４バイトパラレルＣＲＣ符号演算回路３へ入力
される。入力された３組の４バイトシリアルデータは、
１６バイトパラレルＣＲＣ符号演算回路２から出力され
た演算途中結果Ａを初期値として、４バイトパラレルＣ
ＲＣ符号演算回路３で順次ＣＲＣ符号演算され、演算途
中結果Ｂとして１バイトパラレルＣＲＣ符号演算回路４
へ出力される。
内、上位１２バイトのデータ（３３〜４４）は、４バイ
トシリアル変換回路５により３組の４バイトシリアルデ
ータ（３３〜３６，３７〜４０，４１〜４４）に変換さ
れた後、４バイトパラレルＣＲＣ符号演算回路３へ入力
される。入力された３組の４バイトシリアルデータは、
１６バイトパラレルＣＲＣ符号演算回路２から出力され
た演算途中結果Ａを初期値として、４バイトパラレルＣ
ＲＣ符号演算回路３で順次ＣＲＣ符号演算され、演算途
中結果Ｂとして１バイトパラレルＣＲＣ符号演算回路４
へ出力される。
【００２８】一方、１６バイトパラレルデータＰのデー
タの内、下位３バイトのデータ（４５〜４７）は、１
バイトシリアル変換回路６により３個の１バイトシリア
ルデータ（４５，４６，４７）に変換された後、１バイ
トパラレルＣＲＣ符号演算回路４へ入力される。入力さ
れた３個の１バイトシリアルデータは、４バイトパラレ
ルＣＲＣ符号演算回路３から出力された演算途中結果Ｂ
を初期値として、１バイトパラレルＣＲＣ符号演算回路
４で順次ＣＲＣ符号演算され、最終的な演算結果として
出力される。
タの内、下位３バイトのデータ（４５〜４７）は、１
バイトシリアル変換回路６により３個の１バイトシリア
ルデータ（４５，４６，４７）に変換された後、１バイ
トパラレルＣＲＣ符号演算回路４へ入力される。入力さ
れた３個の１バイトシリアルデータは、４バイトパラレ
ルＣＲＣ符号演算回路３から出力された演算途中結果Ｂ
を初期値として、１バイトパラレルＣＲＣ符号演算回路
４で順次ＣＲＣ符号演算され、最終的な演算結果として
出力される。
【００２９】以上、入力される１６バイトパラレルデー
タの余り部分が１５バイトの場合を例示して説明した
が、最終段の余り部分のバイト数は任意である。すなわ
ち、図１（ｂ）に示す様に、最終段の余り部分のバイト
数が１〜３或いは１６の場合、ＳＥＬ３ｅは“Ａ１”を
選択し、４〜７の場合には“Ａ２”を選択し、８〜１１
の場合には“Ａ３”を選択し、１２〜１５の場合には
“Ａ４”を選択する。また、ＳＥＬ４ｅは、最終段の余
り部分のバイト数を４で割った際の余りが０の場合には
“Ｂ１”、１の場合には“Ｂ２”、２の場合には“Ｂ
３”、３の場合には“Ｂ４”をそれぞれ選択する。
タの余り部分が１５バイトの場合を例示して説明した
が、最終段の余り部分のバイト数は任意である。すなわ
ち、図１（ｂ）に示す様に、最終段の余り部分のバイト
数が１〜３或いは１６の場合、ＳＥＬ３ｅは“Ａ１”を
選択し、４〜７の場合には“Ａ２”を選択し、８〜１１
の場合には“Ａ３”を選択し、１２〜１５の場合には
“Ａ４”を選択する。また、ＳＥＬ４ｅは、最終段の余
り部分のバイト数を４で割った際の余りが０の場合には
“Ｂ１”、１の場合には“Ｂ２”、２の場合には“Ｂ
３”、３の場合には“Ｂ４”をそれぞれ選択する。
【００３０】以上の様に、本実施の形態におけるＣＲＣ
符号演算回路１は、４nバイトパラレルデータをＣＲＣ
符号演算する際に、４nバイトパラレルＣＲＣ符号演算
回路以外に、４n-mバイト（ｍ＝１〜ｎ）のｎ個のパラ
レルＣＲＣ符号演算回路を備えることにより、可変長デ
ータとして入力されるバイトパラレルデータＰの最終段
にある余り部分のデータをＣＲＣ符号演算回路で演算さ
れたＣＲＣ符号により順次演算処理する機能を有する。
符号演算回路１は、４nバイトパラレルデータをＣＲＣ
符号演算する際に、４nバイトパラレルＣＲＣ符号演算
回路以外に、４n-mバイト（ｍ＝１〜ｎ）のｎ個のパラ
レルＣＲＣ符号演算回路を備えることにより、可変長デ
ータとして入力されるバイトパラレルデータＰの最終段
にある余り部分のデータをＣＲＣ符号演算回路で演算さ
れたＣＲＣ符号により順次演算処理する機能を有する。
【００３１】従って、例えば１６バイトパラレルデータ
の様にデータ幅の広いパラレルデータが入力される場合
であっても、簡易な回路構成でデータのＣＲＣ符号を演
算できる。その結果、回路規模の増大や製造コストの増
加を抑えることができる。また、４nバイトパラレルデ
ータの入力に対して、最大でもｎ＋１個のバイトパラレ
ルＣＲＣ符号演算回路を備えれば足り、４バイト以上の
パラレルデータが入力される場合であっても、容易にＣ
ＲＣ符号の演算が可能となる。
の様にデータ幅の広いパラレルデータが入力される場合
であっても、簡易な回路構成でデータのＣＲＣ符号を演
算できる。その結果、回路規模の増大や製造コストの増
加を抑えることができる。また、４nバイトパラレルデ
ータの入力に対して、最大でもｎ＋１個のバイトパラレ
ルＣＲＣ符号演算回路を備えれば足り、４バイト以上の
パラレルデータが入力される場合であっても、容易にＣ
ＲＣ符号の演算が可能となる。
【００３２】なお、本実施の形態における記述内容は、
本発明に係るＣＲＣ符号演算回路の好適な一例であり、
これに限定されるものではない。例えば、上記実施の形
態では、入力される可変長データを１６バイトパラレル
データとして説明したが、バイトパラレルＣＲＣ符号演
算回路をｎ＋１個、バイトシリアル変換回路をｎ個備え
ることにより、例えば、６４バイト等、４nバイトパラ
レルデータに適用可能である。その他、ＣＲＣ符号演算
回路１の細部構成、及び詳細動作に関しても、本発明の
趣旨を逸脱することのない範囲で適宜変更可能である。
本発明に係るＣＲＣ符号演算回路の好適な一例であり、
これに限定されるものではない。例えば、上記実施の形
態では、入力される可変長データを１６バイトパラレル
データとして説明したが、バイトパラレルＣＲＣ符号演
算回路をｎ＋１個、バイトシリアル変換回路をｎ個備え
ることにより、例えば、６４バイト等、４nバイトパラ
レルデータに適用可能である。その他、ＣＲＣ符号演算
回路１の細部構成、及び詳細動作に関しても、本発明の
趣旨を逸脱することのない範囲で適宜変更可能である。
【００３３】
【発明の効果】本発明によれば、ＣＲＣ符号演算回路に
対して、１６バイトパラレルデータの様にデータ幅の広
いパラレルデータが入力される場合であっても、バイト
パラレル演算回路の使用数を抑えた簡易な回路構成でデ
ータのＣＲＣ符号を演算できる。その結果、回路規模の
増大や製造コストの増加を抑えることができる。
対して、１６バイトパラレルデータの様にデータ幅の広
いパラレルデータが入力される場合であっても、バイト
パラレル演算回路の使用数を抑えた簡易な回路構成でデ
ータのＣＲＣ符号を演算できる。その結果、回路規模の
増大や製造コストの増加を抑えることができる。
【図１】本発明を適用したＣＲＣ符号演算回路１を示す
図であり、（ａ）は回路構成図であり、（ｂ）は余り部
分のバイト数と、ＳＥＬ３ｅ，ＳＥＬ４ｅのセレクト番
号の対応関係を示す図である。
図であり、（ａ）は回路構成図であり、（ｂ）は余り部
分のバイト数と、ＳＥＬ３ｅ，ＳＥＬ４ｅのセレクト番
号の対応関係を示す図である。
【図２】図１のＣＲＣ符号演算回路１により、１６バイ
トパラレルデータからＣＲＣ符号を演算する手順を説明
する図である。
トパラレルデータからＣＲＣ符号を演算する手順を説明
する図である。
【図３】従来のＣＲＣ符号演算回路２１の回路構成図で
ある。
ある。
１ ＣＲＣ符号演算回路 ２ １６バイトパラレルＣＲＣ符号演算回路 ３ ４バイトパラレルＣＲＣ符号演算回路 ３ａ ４バイトパラレルＣＲＣ符号演算部 ３ｂ，３ｃ，３ｄ ＤＦＦ ３ｅ ＳＥＬ ４ １バイトパラレルＣＲＣ符号演算回路 ４ａ １バイトパラレルＣＲＣ符号演算部 ４ｂ，４ｃ，４ｄ ＤＦＦ ４ｅ ＳＥＬ ５ ４バイトシリアル変換回路 ６ １バイトシリアル変換回路 ７ 制御部
Claims (5)
- 【請求項１】可変長データとして入力され、最終段に余
り部分を有するパラレルデータからＣＲＣ符号を演算す
るＣＲＣ符号演算回路において、 前記パラレルデータの最終段から、ＣＲＣ符号をパラレ
ルで演算するパラレル演算手段と、 このパラレル演算手段により演算されたＣＲＣ符号か
ら、所定のバイト数分のＣＲＣ符号を選択するＣＲＣ符
号選択手段と、 前記パラレルデータの最終段をシリアルデータに変換す
る変換手段と、 前記ＣＲＣ符号選択手段により選択されたＣＲＣ符号
と、前記変換手段により変換されたシリアルデータと、
からＣＲＣ符号を演算する演算手段と、 を備えることを特徴とするＣＲＣ符号演算回路。 - 【請求項２】前記パラレル演算手段は、４nバイトパラ
レルデータの最終段から、ＣＲＣ符号をパラレルで演算
し、 前記ＣＲＣ符号選択手段は、前記パラレル演算手段によ
り演算されたＣＲＣ符号から、４n-m（ｍ＝１〜ｎ、
ｍ，ｎは自然数）の何れかのバイト数分のＣＲＣ符号を
選択し、 前記変換手段は、前記４nバイトパラレルデータの最終
段を４バイトシリアルデータに変換することを特徴とす
る請求項１記載のＣＲＣ符号演算回路。 - 【請求項３】前記パラレルデータの最終段から、余り部
分を検出する余り部分検出手段を更に備え、 前記変換手段は、前記余り部分検出手段により検出され
た余り部分を４n-m（ｍ＝１〜ｎ、ｍ，ｎは自然数）バ
イトシリアルデータに変換することを特徴とする請求項
２記載のＣＲＣ符号演算回路。 - 【請求項４】可変長データとして入力され、最終段に余
り部分を有するパラレルデータからＣＲＣ符号を演算す
るＣＲＣ符号演算方法において、 前記パラレルデータの最終段から、ＣＲＣ符号をパラレ
ルで演算するパラレル演算工程と、 このパラレル演算工程で演算されたＣＲＣ符号から、所
定のバイト数分のＣＲＣ符号を選択するＣＲＣ符号選択
工程と、 前記パラレルデータの最終段をシリアルデータに変換す
る変換工程と、 前記ＣＲＣ符号選択工程で選択されたＣＲＣ符号と、前
記変換工程で変換されたシリアルデータと、からＣＲＣ
符号を演算する演算工程と、 を含むことを特徴とするＣＲＣ符号演算方法。 - 【請求項５】前記パラレル演算工程は、４nバイトパラ
レルデータの最終段から、ＣＲＣ符号をパラレルで演算
し、 前記ＣＲＣ符号選択工程は、前記パラレル演算工程で演
算されたＣＲＣ符号から、４n-m（ｍ＝１〜ｎ、ｍ，ｎ
は自然数）の何れかのバイト数分のＣＲＣ符号を選択
し、 前記変換工程は、前記４nバイトパラレルデータの最終
段を４n-m（ｍ＝１〜ｎ、ｍ，ｎは自然数）バイトシリ
アルデータに変換することを特徴とする請求項４記載の
ＣＲＣ符号演算方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000359827A JP2002164791A (ja) | 2000-11-27 | 2000-11-27 | Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法 |
| US09/987,717 US6910172B2 (en) | 2000-11-27 | 2001-11-15 | CRC encoding circuit, CRC encoding method, data sending device and data receiving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000359827A JP2002164791A (ja) | 2000-11-27 | 2000-11-27 | Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002164791A true JP2002164791A (ja) | 2002-06-07 |
Family
ID=18831535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000359827A Pending JP2002164791A (ja) | 2000-11-27 | 2000-11-27 | Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6910172B2 (ja) |
| JP (1) | JP2002164791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007166031A (ja) * | 2005-12-09 | 2007-06-28 | National Institute Of Advanced Industrial & Technology | Ｃｒｃ値の算出装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7360142B1 (en) | 2004-03-03 | 2008-04-15 | Marvell Semiconductor Israel Ltd. | Methods, architectures, circuits, software and systems for CRC determination |
| US7434150B1 (en) | 2004-03-03 | 2008-10-07 | Marvell Israel (M.I.S.L.) Ltd. | Methods, circuits, architectures, software and systems for determining a data transmission error and/or checking or confirming such error determinations |
| US7266760B1 (en) * | 2004-09-30 | 2007-09-04 | Altera Corporation | Method and apparatus for calculating cyclic redundancy checks for variable length packets |
| US7590920B2 (en) * | 2005-08-05 | 2009-09-15 | Hitachi Global Storage Technologies Netherlands, B.V. | Reduced complexity error correction encoding techniques |
| US7941727B2 (en) * | 2006-10-31 | 2011-05-10 | Hewlett-Packard Development Company, L.P. | Checksum generator for variable-length data |
| US20090024900A1 (en) * | 2007-07-18 | 2009-01-22 | Cisco Technology, Inc. | Cyclic redundancy checking in lane-based communications |
| JP4798164B2 (ja) * | 2008-04-02 | 2011-10-19 | ソニー株式会社 | 送信装置および方法、受信装置および方法、並びにプログラム |
| JP4935787B2 (ja) * | 2008-09-12 | 2012-05-23 | 日本電気株式会社 | 巡回符号演算処理回路 |
| US9397785B1 (en) | 2010-04-12 | 2016-07-19 | Marvell International Ltd. | Error detection in a signal field of a WLAN frame header |
| JP6057435B2 (ja) | 2011-02-04 | 2017-01-11 | マーベル ワールド トレード リミテッド | 無線ｌａｎの制御モードｐｈｙ |
| US8656260B1 (en) * | 2011-07-29 | 2014-02-18 | Xilinx, Inc. | Methods and circuits for processing a data block by frames |
| JP6168503B2 (ja) | 2012-04-03 | 2017-07-26 | マーベル ワールド トレード リミテッド | 方法および装置 |
| WO2014183059A1 (en) | 2013-05-10 | 2014-11-13 | Marvell World Trade Ltd. | Physical layer frame format for wlan |
| KR20230141931A (ko) | 2013-09-10 | 2023-10-10 | 마벨 아시아 피티이 엘티디. | 옥외 wlan용 확장 보호 구간 |
| US10194006B2 (en) | 2013-10-25 | 2019-01-29 | Marvell World Trade Ltd. | Physical layer frame format for WLAN |
| KR102384850B1 (ko) | 2013-10-25 | 2022-04-08 | 마벨 아시아 피티이 엘티디. | 와이파이를 위한 레인지 확장 모드 |
| US10218822B2 (en) | 2013-10-25 | 2019-02-26 | Marvell World Trade Ltd. | Physical layer frame format for WLAN |
| US11855818B1 (en) | 2014-04-30 | 2023-12-26 | Marvell Asia Pte Ltd | Adaptive orthogonal frequency division multiplexing (OFDM) numerology in a wireless communication network |
| US10097203B2 (en) * | 2015-11-12 | 2018-10-09 | Nvidia Corporation | Lane-striped computation of packet CRC to maintain burst error properties |
| US9465769B1 (en) | 2015-12-29 | 2016-10-11 | Altera Corporation | Methods and apparatus for high-speed serial interface link assist |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3678469A (en) * | 1970-12-01 | 1972-07-18 | Ibm | Universal cyclic division circuit |
| JPH07274049A (ja) * | 1994-03-30 | 1995-10-20 | Sony Corp | 機能情報用メモリを備えた電子機器 |
| US6128766A (en) * | 1996-11-12 | 2000-10-03 | Pmc-Sierra Ltd. | High speed cyclic redundancy check algorithm |
| US6701479B2 (en) * | 2001-05-15 | 2004-03-02 | Network Elements, Inc. | Fast cyclic redundancy check (CRC) generation |
-
2000
- 2000-11-27 JP JP2000359827A patent/JP2002164791A/ja active Pending
-
2001
- 2001-11-15 US US09/987,717 patent/US6910172B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007166031A (ja) * | 2005-12-09 | 2007-06-28 | National Institute Of Advanced Industrial & Technology | Ｃｒｃ値の算出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6910172B2 (en) | 2005-06-21 |
| US20020066059A1 (en) | 2002-05-30 |
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