JPS6394720A - 誤り訂正符号の復号化回路 - Google Patents
誤り訂正符号の復号化回路Info
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- JPS6394720A JPS6394720A JP61240685A JP24068586A JPS6394720A JP S6394720 A JPS6394720 A JP S6394720A JP 61240685 A JP61240685 A JP 61240685A JP 24068586 A JP24068586 A JP 24068586A JP S6394720 A JPS6394720 A JP S6394720A
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- JP
- Japan
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- circuit
- chain search
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- error correction
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- 208000011580 syndromic disease Diseases 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102100035971 Molybdopterin molybdenumtransferase Human genes 0.000 description 1
- 101710119577 Molybdopterin molybdenumtransferase Proteins 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、誤り訂正符号の復号化回路に関するもので
ある。
ある。
[従来の技術]
さて、一般には、計算機による種々の処理を実行するに
当り、符号語中の多数のバイトの誤りを訂正するシステ
ムが必要であり、種々のものが提案されている。
当り、符号語中の多数のバイトの誤りを訂正するシステ
ムが必要であり、種々のものが提案されている。
そして、かかる誤り訂正システムにおいて複数のバイト
エラーの復号化方法は一般に次のようにして行なわれる
。まずエラーシンドロームを計算し、ついでこのエラー
シンドロームより誤り位置多項式の係数を決定してから
、チエンサーチ(Chien 5earch)により
誤り位置多項式から誤り位置を特定し、各誤り位置に対
してバイトエラー値を決定するのである。
エラーの復号化方法は一般に次のようにして行なわれる
。まずエラーシンドロームを計算し、ついでこのエラー
シンドロームより誤り位置多項式の係数を決定してから
、チエンサーチ(Chien 5earch)により
誤り位置多項式から誤り位置を特定し、各誤り位置に対
してバイトエラー値を決定するのである。
ところで、第4図は従来の特開昭59−123945号
公報に示すものと類似のチエンサーチ回路を示すブロッ
ク図で、この回路はBCH符号(B o s e−C:
haudhuri−Hocquenghem−Code
s)などで用いられる回路である。この第4図において
、1はnビットのレジスタ、2は加算回路、3〜7はそ
れぞれガロア域GF(271)(nは自然数)−Lの符
号語についての定数乗算回路、8は誤り位置多項式の和
がゼロであることを知らせる出力端子である。
公報に示すものと類似のチエンサーチ回路を示すブロッ
ク図で、この回路はBCH符号(B o s e−C:
haudhuri−Hocquenghem−Code
s)などで用いられる回路である。この第4図において
、1はnビットのレジスタ、2は加算回路、3〜7はそ
れぞれガロア域GF(271)(nは自然数)−Lの符
号語についての定数乗算回路、8は誤り位置多項式の和
がゼロであることを知らせる出力端子である。
また、第3図は従来のBCH符号の復号化回路の一例を
示す回路図である。この第3図において9は受信符号語
を遅延するための多段シフトレジスタ、lOは加算回路
、11はシンドローム計算回路、12は誤り位置多項式
導出回路、13はチエンサーチ回路、14は同期回路、
15はシーケンス制御回路、16は受信符号語の入力端
子、17は訂正した情報の出力端子である。
示す回路図である。この第3図において9は受信符号語
を遅延するための多段シフトレジスタ、lOは加算回路
、11はシンドローム計算回路、12は誤り位置多項式
導出回路、13はチエンサーチ回路、14は同期回路、
15はシーケンス制御回路、16は受信符号語の入力端
子、17は訂正した情報の出力端子である。
第4図に示すチエンサーチ回路を用いた第3図の2元B
CH符号の復号化回路の動作を説明する。
CH符号の復号化回路の動作を説明する。
まず入力端子16より受信符号語が入力されて、同期回
路14へ入力されると、この同期回路14が受信符号語
の先頭を検出する。そしてこの検出結果に基づきシーケ
ンス制御回路15が動作する。
路14へ入力されると、この同期回路14が受信符号語
の先頭を検出する。そしてこの検出結果に基づきシーケ
ンス制御回路15が動作する。
一方、受信符号語は同期回路14と同時にシンドローム
計算回路11.多段シフトレジスタ9にも入力される。
計算回路11.多段シフトレジスタ9にも入力される。
その後このシンドローム計算回路11で計算されたシン
ドロームは誤り位置多項式導出回路12に入力され誤り
位置多項式が導出される。
ドロームは誤り位置多項式導出回路12に入力され誤り
位置多項式が導出される。
この誤り位置多項式導出回路12からの誤り位置多項式
はチエンサーチ回路13に入力され、チエンサーチを実
行する。ここで、第4図に示すチエンサーチ回路13で
は、誤り多項式をσ(X)=σ0+σ□8+σ2x2+
・・・・+C1t−0xt〜1とすれば、はじめにこの
誤り位置多項式の各項の計数をnビットのレジスタ1に
それぞれセットしてから、各レジスタ1にクロックを入
力してゆくことが行なわれる。その後クロックがいくつ
か入力されると、出力端子8の出力がゼロになるが、こ
の時のクロック入力数をiとすると、α2がσ(x)の
根となるようになっている。かかる処理をチエンサーチ
という。これと同時に多段シフトレジスタ9の出力側に
受信符号語が先頭から順次出力される。この出力はチエ
ンサーチ回路13でのチエンサーチの実行と同期してお
り、このチエンサーチにより誤り位置多項式σ(x)の
根であることが検出された時、多段シフトレジスタ9の
出力を加算回路10により訂正するのである。
はチエンサーチ回路13に入力され、チエンサーチを実
行する。ここで、第4図に示すチエンサーチ回路13で
は、誤り多項式をσ(X)=σ0+σ□8+σ2x2+
・・・・+C1t−0xt〜1とすれば、はじめにこの
誤り位置多項式の各項の計数をnビットのレジスタ1に
それぞれセットしてから、各レジスタ1にクロックを入
力してゆくことが行なわれる。その後クロックがいくつ
か入力されると、出力端子8の出力がゼロになるが、こ
の時のクロック入力数をiとすると、α2がσ(x)の
根となるようになっている。かかる処理をチエンサーチ
という。これと同時に多段シフトレジスタ9の出力側に
受信符号語が先頭から順次出力される。この出力はチエ
ンサーチ回路13でのチエンサーチの実行と同期してお
り、このチエンサーチにより誤り位置多項式σ(x)の
根であることが検出された時、多段シフトレジスタ9の
出力を加算回路10により訂正するのである。
[発明が解決しようとする問題点コ
従来の誤り訂正符号の復号化回路は以上のように構成さ
れているので、距離の長い符号語では誤り位置多項式導
出回路の構成が複雑となるため、多段シフトレジスタの
段数が大きなものとなるという問題点があった。
れているので、距離の長い符号語では誤り位置多項式導
出回路の構成が複雑となるため、多段シフトレジスタの
段数が大きなものとなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、従来必要としていた多段シフトレジスタを用
いなくても復号化を可能にした誤り訂正符号の復号化回
路を得ることを目的とする。
たもので、従来必要としていた多段シフトレジスタを用
いなくても復号化を可能にした誤り訂正符号の復号化回
路を得ることを目的とする。
[問題点を解決するための手段]
この発明に係る誤り訂正符号の復号化回路は、多段シフ
トレジスタの代わりに、受信符号語を記憶する遅延用メ
モリを設けて語り位置を計算できるようにするとともに
、チエンサーチ回路部と同期して動作するアドレス発生
回路を設けて遅延用メモリ内の誤り位置アドレスを算出
することができるようにしたものである。
トレジスタの代わりに、受信符号語を記憶する遅延用メ
モリを設けて語り位置を計算できるようにするとともに
、チエンサーチ回路部と同期して動作するアドレス発生
回路を設けて遅延用メモリ内の誤り位置アドレスを算出
することができるようにしたものである。
[作 用]
この発明における誤り訂正符号の復号化回路では、遅延
用メモリによって受信符号語が記憶されるとともに、ア
ドレス発生回路がチエンサーチ回路部と同期して動作す
ることにより遅延用メモリ内の誤り位置アドレスを算出
する。
用メモリによって受信符号語が記憶されるとともに、ア
ドレス発生回路がチエンサーチ回路部と同期して動作す
ることにより遅延用メモリ内の誤り位置アドレスを算出
する。
[発明の実施例]
以下、この発明の一実施例を図について説明する。さて
、ガロア域G F (27+)における符号語のエラー
を訂正するリードソロモン符号には、生成多項式の根に
対応する複数のチェックポイントがあるが、本実施例の
場合も、第3,4図に示したものと同様、このリードソ
ロモン符号において誤り位置多項式の根を求めるチエン
サーチ回路をもった誤り訂正符号の復号化回路について
のものである。
、ガロア域G F (27+)における符号語のエラー
を訂正するリードソロモン符号には、生成多項式の根に
対応する複数のチェックポイントがあるが、本実施例の
場合も、第3,4図に示したものと同様、このリードソ
ロモン符号において誤り位置多項式の根を求めるチエン
サーチ回路をもった誤り訂正符号の復号化回路について
のものである。
第1図において、23は誤り位置多項式や誤り数値多項
式を導出するといったような有限体の演算が可能な有限
体演算回路、24は符号語の復号化を行なうために受信
符号語を記憶する遅延用メモリ、25はシンドローム計
算回路であり、26はチエンサーチ回路である。このチ
エンサーチ回路26は第2図に示すごと〈従来のチエン
サーチ回路13と同じ機能を発揮するチエンサーチ回路
部18のほか、このチエンサーチ回路部18と同期して
動作するアドレス発生回路19をそなえている。そして
このアドレス発生回路19は減算計数動作として構成さ
れている。なお、この第2図において、20はクロック
入力端子、21はアドレス発生回路19の出力端子、2
2は出力端子21の出力が誤り位置多項式の根を検出し
たことを示す出力端子である。
式を導出するといったような有限体の演算が可能な有限
体演算回路、24は符号語の復号化を行なうために受信
符号語を記憶する遅延用メモリ、25はシンドローム計
算回路であり、26はチエンサーチ回路である。このチ
エンサーチ回路26は第2図に示すごと〈従来のチエン
サーチ回路13と同じ機能を発揮するチエンサーチ回路
部18のほか、このチエンサーチ回路部18と同期して
動作するアドレス発生回路19をそなえている。そして
このアドレス発生回路19は減算計数動作として構成さ
れている。なお、この第2図において、20はクロック
入力端子、21はアドレス発生回路19の出力端子、2
2は出力端子21の出力が誤り位置多項式の根を検出し
たことを示す出力端子である。
また、有限体演算回路23.遅延用メモリ24およびチ
エンサーチ回路26は第1図に示すごとくそれぞれデー
タバス27とコントロールバス28とで接続さている。
エンサーチ回路26は第1図に示すごとくそれぞれデー
タバス27とコントロールバス28とで接続さている。
さらにメモリ24の片側のポートは、外部データバス2
9と接続されており、受信符号語の入力とその訂正後の
出力を行なうようになっている。
9と接続されており、受信符号語の入力とその訂正後の
出力を行なうようになっている。
次にこの回路の動作について説明する。受信符号後は外
部データバス29より遅延用メモリ24に入力される。
部データバス29より遅延用メモリ24に入力される。
その後このメモリ24に入力された受信符号語はシンド
ローム計算回路25でシンドロームを計算される。また
有限体演算回路23ではそのシンドロームから誤り位置
多項式と誤り数値多項式とが導出される。そしてチエン
サーチ回路26は、誤り位置多項式を有限体演算回路2
3から入力し、そのチエンサーチ回路部]8でチエンサ
ーチを始め、誤り位置多項式の根に対応したアドレスを
有限体演算回路23に戻す。このアドレス出力は、チエ
ンサーチ回路26においてチエンサーチ回路部18と同
期し減算計数動作するアドレス発生回路19から出力さ
れる。これにより有限体演算回路23はチエンサーチの
結果から誤り数値を算出し、先にチエンサーチ回路26
から受けとった遅延用メモリ24内の誤り位置アドレス
で示される内容を訂正する。この際のデータやコントロ
ール信号の授受はデータバス27およびコントロールバ
ス28を通じ行なわれている。その後はメモリ24を通
じ外部データバス29へ訂正後の出力を出す。
ローム計算回路25でシンドロームを計算される。また
有限体演算回路23ではそのシンドロームから誤り位置
多項式と誤り数値多項式とが導出される。そしてチエン
サーチ回路26は、誤り位置多項式を有限体演算回路2
3から入力し、そのチエンサーチ回路部]8でチエンサ
ーチを始め、誤り位置多項式の根に対応したアドレスを
有限体演算回路23に戻す。このアドレス出力は、チエ
ンサーチ回路26においてチエンサーチ回路部18と同
期し減算計数動作するアドレス発生回路19から出力さ
れる。これにより有限体演算回路23はチエンサーチの
結果から誤り数値を算出し、先にチエンサーチ回路26
から受けとった遅延用メモリ24内の誤り位置アドレス
で示される内容を訂正する。この際のデータやコントロ
ール信号の授受はデータバス27およびコントロールバ
ス28を通じ行なわれている。その後はメモリ24を通
じ外部データバス29へ訂正後の出力を出す。
このように、チエンサーチ回路部18と同期して動作す
るアドレス発生回路19によってメモリ24内の誤り位
置アドレスが算出され、有限体演算回路23や受信符号
語を記憶している遅延用メモリ24を介し、誤り訂正符
号を復号化して出力することができるので、従来のよう
に多段のシフトレジスタが不要となる。
るアドレス発生回路19によってメモリ24内の誤り位
置アドレスが算出され、有限体演算回路23や受信符号
語を記憶している遅延用メモリ24を介し、誤り訂正符
号を復号化して出力することができるので、従来のよう
に多段のシフトレジスタが不要となる。
なお、上記実施例は、誤り数値の計算を必要とする非2
元符号語の復号化の場合であるが、誤り数値の計算を必
要としない2元符号語の復号化にも適用可能で、この場
合はチエンサーチ回路26のアドレス出力により、遅延
用メモリ24の内容を反転するだけでよい。
元符号語の復号化の場合であるが、誤り数値の計算を必
要としない2元符号語の復号化にも適用可能で、この場
合はチエンサーチ回路26のアドレス出力により、遅延
用メモリ24の内容を反転するだけでよい。
[発明の効果コ
以上のようにこの発明によれば、チエンサーチ回路部と
アドレス発生回路とを同期して動作させることにより、
多段のシフトレジスタの代わりに、汎用メモリを用いて
復号化回路を構成できるので、従来困難とされていた距
離の長い符号語の復号化回路が符号長分のメモリを用意
するだけで、比較的簡単に構成できる効果がある。
アドレス発生回路とを同期して動作させることにより、
多段のシフトレジスタの代わりに、汎用メモリを用いて
復号化回路を構成できるので、従来困難とされていた距
離の長い符号語の復号化回路が符号長分のメモリを用意
するだけで、比較的簡単に構成できる効果がある。
第1,2図はこの本発明の一実施例による誤り訂正符号
の復号化回路を示すもので、第1図はその全体構成を示
すブロック図、第2図はそのチエンサーチ回路を示すブ
ロック図であり、第3.4図は従来の誤り訂正符号の復
号化回路を示すもので、第3図はその全体構成を示すブ
ロック図、第4図はそのチエンサーチ回路を示すブロッ
ク図である。 図において、18−チエンサーチ回路部、19−アドレ
ス発生回路、20−クロック入力端子、21−アドレス
発生回路出力端子、22−、チェノサーチ回路部出力端
子、23−有限体演算回路、24−遅延用メモリ、25
−シンドローム計算回路、26・−・チエンサーチ回路
、27−データバス、28−コントロールバス、29−
外部データバス。 なお、図中、同一符号は同一、又は相当部分を示す。
の復号化回路を示すもので、第1図はその全体構成を示
すブロック図、第2図はそのチエンサーチ回路を示すブ
ロック図であり、第3.4図は従来の誤り訂正符号の復
号化回路を示すもので、第3図はその全体構成を示すブ
ロック図、第4図はそのチエンサーチ回路を示すブロッ
ク図である。 図において、18−チエンサーチ回路部、19−アドレ
ス発生回路、20−クロック入力端子、21−アドレス
発生回路出力端子、22−、チェノサーチ回路部出力端
子、23−有限体演算回路、24−遅延用メモリ、25
−シンドローム計算回路、26・−・チエンサーチ回路
、27−データバス、28−コントロールバス、29−
外部データバス。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- (1)ガロア域GF(2^n)上の符号語についての誤
り位置多項式の根を求めるチエンサーチ回路部をそなえ
た誤り訂正符号の復号化回路において、同チエンサーチ
回路部と同期して動作するアドレス発生回路が設けられ
るとともに、受信符号語を記憶する遅延用メモリが設け
られたことを特徴とする、誤り訂正符号の復号化回路。 - (2)上記アドレス発生回路が減算形の計数回路として
構成されたことを特徴とする特許請求の範囲第1項記載
の誤り訂正符号の復号化回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61240685A JPS6394720A (ja) | 1986-10-08 | 1986-10-08 | 誤り訂正符号の復号化回路 |
US07/063,178 US4841300A (en) | 1986-06-18 | 1987-06-17 | Error correction encoder/decoder |
CA000540041A CA1291819C (en) | 1986-06-18 | 1987-06-18 | Decoder |
DE3750526T DE3750526T2 (de) | 1986-06-18 | 1987-06-19 | Dekodierer. |
EP87108796A EP0249982B1 (en) | 1986-06-18 | 1987-06-19 | Decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61240685A JPS6394720A (ja) | 1986-10-08 | 1986-10-08 | 誤り訂正符号の復号化回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6394720A true JPS6394720A (ja) | 1988-04-25 |
Family
ID=17063181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61240685A Pending JPS6394720A (ja) | 1986-06-18 | 1986-10-08 | 誤り訂正符号の復号化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6394720A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01315834A (ja) * | 1988-06-16 | 1989-12-20 | Mitsubishi Electric Corp | 誤り訂正符号の復号化回路 |
-
1986
- 1986-10-08 JP JP61240685A patent/JPS6394720A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01315834A (ja) * | 1988-06-16 | 1989-12-20 | Mitsubishi Electric Corp | 誤り訂正符号の復号化回路 |
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