JPH1098392A - Crc符号発生回路、符号誤り検出回路、及びcrc回路 - Google Patents
Crc符号発生回路、符号誤り検出回路、及びcrc回路Info
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- JPH1098392A JPH1098392A JP8253339A JP25333996A JPH1098392A JP H1098392 A JPH1098392 A JP H1098392A JP 8253339 A JP8253339 A JP 8253339A JP 25333996 A JP25333996 A JP 25333996A JP H1098392 A JPH1098392 A JP H1098392A
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- 230000005540 biological transmission Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 description 13
- 230000006870 function Effects 0.000 description 10
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
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Abstract
(57)【要約】
【課題】 CRC符号語に対するCRC符号を高速に生
成できるCRC符号発生回路、CRC符号語の符号誤り
の検出が高速に行える符号誤り検出回路を得る。 【解決手段】 符号化時、CRC符号語の複数ビットの
データと“0”情報がビット毎に除算回路1に取り込ま
れ、除算されてその除算結果の剰余データがパラレルデ
ータ出力端7(1)〜7(32)から出力される。剰余データ
は加算器8にてCRC特有値と加算される。その加算出
力が送信するためのCRC符号語のCRC符号となる。
符号誤り検出時、CRC符号語の複数ビットのデータと
CRC符号がビット毎に除算回路1に取り込まれ、除算
されてその除算結果の剰余データがパラレルデータ出力
端7(1)〜7(32)から出力される。剰余データは加算器
8にてCRC特有値と加算され、加算器8からの出力が
論理和回路9にて論理和演算される。その演算出力がC
RCフラグとなる。
成できるCRC符号発生回路、CRC符号語の符号誤り
の検出が高速に行える符号誤り検出回路を得る。 【解決手段】 符号化時、CRC符号語の複数ビットの
データと“0”情報がビット毎に除算回路1に取り込ま
れ、除算されてその除算結果の剰余データがパラレルデ
ータ出力端7(1)〜7(32)から出力される。剰余データ
は加算器8にてCRC特有値と加算される。その加算出
力が送信するためのCRC符号語のCRC符号となる。
符号誤り検出時、CRC符号語の複数ビットのデータと
CRC符号がビット毎に除算回路1に取り込まれ、除算
されてその除算結果の剰余データがパラレルデータ出力
端7(1)〜7(32)から出力される。剰余データは加算器
8にてCRC特有値と加算され、加算器8からの出力が
論理和回路9にて論理和演算される。その演算出力がC
RCフラグとなる。
Description
【0001】
【発明の属する技術分野】この発明は、通信あるいは蓄
積メディア等の分野において利用される、例えば、CD
−ROM MODE1あるいはCD−ROM MODE
2に用いられるCRC符号発生回路、符号誤り検出回
路、及びCRC回路に係り、特に、CRC(Cyclic Red
undancy Check)符号あるいはEDC(Error Detection
Code)符号(以下、これらを総称して誤り検出符号
(CRC符号)と称す。)を生成するCRC符号発生回
路、上記CRC符号を用いて誤りを検出する符号誤り検
出回路、これらCRC符号発生回路及び符号誤り検出回
路を兼ね備えたCRC回路に関するものである。
積メディア等の分野において利用される、例えば、CD
−ROM MODE1あるいはCD−ROM MODE
2に用いられるCRC符号発生回路、符号誤り検出回
路、及びCRC回路に係り、特に、CRC(Cyclic Red
undancy Check)符号あるいはEDC(Error Detection
Code)符号(以下、これらを総称して誤り検出符号
(CRC符号)と称す。)を生成するCRC符号発生回
路、上記CRC符号を用いて誤りを検出する符号誤り検
出回路、これらCRC符号発生回路及び符号誤り検出回
路を兼ね備えたCRC回路に関するものである。
【0002】
【従来の技術】例えば、CD−ROM MODE1にお
ける、CRC符号語は、同期用の固定パターンと、これ
に続くデータと、これら固定パターンとデータに付与さ
れた誤り検出符号(CRC符号)とにより構成されてい
る。このように構成されたCRC符号語を1ブロックと
して符号誤りの検出を行う符号誤り検出回路として、例
えば、特公平4−81896号公報に示されている。
ける、CRC符号語は、同期用の固定パターンと、これ
に続くデータと、これら固定パターンとデータに付与さ
れた誤り検出符号(CRC符号)とにより構成されてい
る。このように構成されたCRC符号語を1ブロックと
して符号誤りの検出を行う符号誤り検出回路として、例
えば、特公平4−81896号公報に示されている。
【0003】この公報に示された符号誤り検出回路は、
CRC符号語のデータ及びCRC符号が入力される、シ
フトレジスタにて構成される除算回路と、この除算回路
の結果の出力を得て、除算回路の結果におけるすべての
ビットが“0”であると誤りなしとし、1ビットでも
“1”を示すと誤りとして誤りの有無を示す信号を出力
するノア回路と、上記除算回路を構成するレジスタの初
期状態をCRC符号の固定パターンを順次入力したとき
得られる状態と同一の状態に設定する初期設定手段とを
備えたものである。
CRC符号語のデータ及びCRC符号が入力される、シ
フトレジスタにて構成される除算回路と、この除算回路
の結果の出力を得て、除算回路の結果におけるすべての
ビットが“0”であると誤りなしとし、1ビットでも
“1”を示すと誤りとして誤りの有無を示す信号を出力
するノア回路と、上記除算回路を構成するレジスタの初
期状態をCRC符号の固定パターンを順次入力したとき
得られる状態と同一の状態に設定する初期設定手段とを
備えたものである。
【0004】
【発明が解決しようとする課題】この発明は、上記した
状況に鑑みてなされたものであり、CRC符号語のデー
タに基づき、このCRC符号語に対するCRC符号を高
速に生成できるCRC符号発生回路を得ることを目的と
するものである。この発明の第2の目的は、CRC符号
語がクロック信号に同期して入力されるものの、間欠的
にデータが入力される、つまり、クロック信号の各クロ
ック毎に次のデータが入力されない間欠データであった
としても、正確にかつ高速に、CRC符号語に対するC
RC符号を生成できるCRC符号発生回路を得ることで
ある。この発明の第3の目的は、CRC符号をシリアル
出力できるCRC符号発生回路を得ることである。
状況に鑑みてなされたものであり、CRC符号語のデー
タに基づき、このCRC符号語に対するCRC符号を高
速に生成できるCRC符号発生回路を得ることを目的と
するものである。この発明の第2の目的は、CRC符号
語がクロック信号に同期して入力されるものの、間欠的
にデータが入力される、つまり、クロック信号の各クロ
ック毎に次のデータが入力されない間欠データであった
としても、正確にかつ高速に、CRC符号語に対するC
RC符号を生成できるCRC符号発生回路を得ることで
ある。この発明の第3の目的は、CRC符号をシリアル
出力できるCRC符号発生回路を得ることである。
【0005】この発明の第4の目的は、CRC符号語の
符号誤りの検出が高速に行える符号誤り検出回路を得る
ことである。この発明の第5の目的は、CRC符号語が
間欠データであったとしても、正確にかつ高速に、CR
C符号語に対する符号誤りの検出が行える符号誤り検出
回路を得ることである。この発明の第6の目的は、CR
C符号語に誤りがあった場合、このCRC符号語におけ
る復号されたCRC符号を出力できる符号誤り検出回路
を得ることである。
符号誤りの検出が高速に行える符号誤り検出回路を得る
ことである。この発明の第5の目的は、CRC符号語が
間欠データであったとしても、正確にかつ高速に、CR
C符号語に対する符号誤りの検出が行える符号誤り検出
回路を得ることである。この発明の第6の目的は、CR
C符号語に誤りがあった場合、このCRC符号語におけ
る復号されたCRC符号を出力できる符号誤り検出回路
を得ることである。
【0006】この発明の第7の目的は、CRC符号語の
データに基づき、このCRC符号語に対するCRC符号
を高速に生成でき、しかも、CRC符号語の符号誤りの
検出が高速に行えるCRC回路を得ることである。この
発明の第8の目的は、CRC符号語が間欠データであっ
たとしても、正確にかつ高速に、CRC符号語に対する
CRC符号を生成でき、しかも、正確にかつ高速に、C
RC符号語に対する符号誤りの検出が行えるCRC回路
を得ることである。この発明の第9の目的は、CRC符
号をシリアル出力できるCRC回路を得ることである。
この発明の第10の目的は、CRC符号語に誤りがあっ
た場合、このCRC符号語における復号されたCRC符
号を出力できるCRC回路を得ることである。
データに基づき、このCRC符号語に対するCRC符号
を高速に生成でき、しかも、CRC符号語の符号誤りの
検出が高速に行えるCRC回路を得ることである。この
発明の第8の目的は、CRC符号語が間欠データであっ
たとしても、正確にかつ高速に、CRC符号語に対する
CRC符号を生成でき、しかも、正確にかつ高速に、C
RC符号語に対する符号誤りの検出が行えるCRC回路
を得ることである。この発明の第9の目的は、CRC符
号をシリアル出力できるCRC回路を得ることである。
この発明の第10の目的は、CRC符号語に誤りがあっ
た場合、このCRC符号語における復号されたCRC符
号を出力できるCRC回路を得ることである。
【0007】
【課題を解決するための手段】第1の発明に係るCRC
符号発生回路は、複数ビットの固定パターンと複数ビッ
トのデータとr(2以上の整数)ビットのCRC符号と
を有するCRC符号語の複数ビットのデータとrビット
の“0”情報がデータ入力端から入力され、入力される
データ及び“0”情報を、CRC符号語の生成多項式g
(X)に基づき除算し、その除算結果による剰余のデータ
をrビットの剰余データとして出力する除算回路と、こ
の除算回路からの剰余データ、及びCRC符号語の固定
パターンと固定パターンを除いたCRC符号語のビット
数とから求められるrビットの固有の値(以下、CRC
特有値と称す)を加算し、その加算結果を除算回路に入
力されるデータに対するCRC符号語の符号化されたC
RC符号として出力する加算器とを設けたものである。
符号発生回路は、複数ビットの固定パターンと複数ビッ
トのデータとr(2以上の整数)ビットのCRC符号と
を有するCRC符号語の複数ビットのデータとrビット
の“0”情報がデータ入力端から入力され、入力される
データ及び“0”情報を、CRC符号語の生成多項式g
(X)に基づき除算し、その除算結果による剰余のデータ
をrビットの剰余データとして出力する除算回路と、こ
の除算回路からの剰余データ、及びCRC符号語の固定
パターンと固定パターンを除いたCRC符号語のビット
数とから求められるrビットの固有の値(以下、CRC
特有値と称す)を加算し、その加算結果を除算回路に入
力されるデータに対するCRC符号語の符号化されたC
RC符号として出力する加算器とを設けたものである。
【0008】この発明の第2の発明に係る符号誤り検出
回路は、CRC符号語の複数ビットのデータとrビット
のCRC符号がデータ入力端から入力され、入力される
CRC符号語を、CRC符号語の生成多項式g(X)に基
づき除算し、その除算結果による剰余のデータをrビッ
トの剰余データとして、r個のパラレルデータ出力端か
ら出力する除算回路と、この除算回路からの剰余データ
とCRC特有値とに基づき、除算回路に入力されるデー
タに対するCRC符号語の正誤を示すCRCフラグを出
力するフラグ出力手段とを設けたものである。
回路は、CRC符号語の複数ビットのデータとrビット
のCRC符号がデータ入力端から入力され、入力される
CRC符号語を、CRC符号語の生成多項式g(X)に基
づき除算し、その除算結果による剰余のデータをrビッ
トの剰余データとして、r個のパラレルデータ出力端か
ら出力する除算回路と、この除算回路からの剰余データ
とCRC特有値とに基づき、除算回路に入力されるデー
タに対するCRC符号語の正誤を示すCRCフラグを出
力するフラグ出力手段とを設けたものである。
【0009】この発明の第3の発明に係るCRC回路
は、符号化時に、CRC符号語の複数ビットのデータと
rビットの“0”情報がデータ入力端から入力され、入
力されるデータ及び“0”情報を、CRC符号語の生成
多項式g(X)に基づき除算し、その除算結果による剰余
のデータをrビットの剰余データとして、r個のパラレ
ルデータ出力端から出力し、符号誤り検出時に、CRC
符号語の複数ビットのデータとrビットのCRC符号が
データ入力端から入力され、入力されるCRC符号語
を、CRC符号語の生成多項式g(X)に基づき除算し、
その除算結果による剰余のデータをrビットの剰余デー
タとしてr個のパラレルデータ出力端から出力する除算
回路と、この除算回路のr個のパラレルデータ出力端か
らの剰余データとCRC特有値とを加算し、符号化時
に、その加算結果を除算回路のデータ入力端に入力され
るデータに対するCRC符号語の符号化されたCRC符
号として出力する加算器と、符号誤り検出時に、加算器
からの加算結果の論理和を演算し、その演算結果をCR
Cフラグとして出力する論理和回路とを設けたものであ
る。
は、符号化時に、CRC符号語の複数ビットのデータと
rビットの“0”情報がデータ入力端から入力され、入
力されるデータ及び“0”情報を、CRC符号語の生成
多項式g(X)に基づき除算し、その除算結果による剰余
のデータをrビットの剰余データとして、r個のパラレ
ルデータ出力端から出力し、符号誤り検出時に、CRC
符号語の複数ビットのデータとrビットのCRC符号が
データ入力端から入力され、入力されるCRC符号語
を、CRC符号語の生成多項式g(X)に基づき除算し、
その除算結果による剰余のデータをrビットの剰余デー
タとしてr個のパラレルデータ出力端から出力する除算
回路と、この除算回路のr個のパラレルデータ出力端か
らの剰余データとCRC特有値とを加算し、符号化時
に、その加算結果を除算回路のデータ入力端に入力され
るデータに対するCRC符号語の符号化されたCRC符
号として出力する加算器と、符号誤り検出時に、加算器
からの加算結果の論理和を演算し、その演算結果をCR
Cフラグとして出力する論理和回路とを設けたものであ
る。
【0010】この発明の第4の発明に係るCRC回路
は、符号化時に、CRC符号語の複数ビットのデータと
rビットの“0”情報がデータ入力端から入力され、入
力されるデータ及び“0”情報を、CRC符号語の生成
多項式g(X)に基づき除算し、その除算結果による剰余
のデータをrビットの剰余データとして、シリアルデー
タ出力端から1ビットづつシリアルに出力し、符号誤り
検出時に、CRC符号語の複数ビットのデータとrビッ
トのCRC符号がデータ入力端から入力され、入力され
るCRC符号語を、CRC符号語の生成多項式g(X)に
基づき除算し、その除算結果による剰余のデータをrビ
ットの剰余データとしてr個のパラレルデータ出力端か
ら出力する除算回路と、この除算回路のシリアルデータ
出力端からの剰余データとCRC特有値とを、1ビット
単位にて加算し、符号化時に、その加算結果を除算回路
のデータ入力端から入力されるデータに対するCRC符
号語の符号化されたCRC符号として1ビットづづシリ
アルに出力する加算器と、符号誤り検出時に、除算回路
のパラレルデータ出力端からの剰余データとCRC特有
値とを比較し、その比較結果をCRCフラグとして出力
する比較器とを設けたものである。
は、符号化時に、CRC符号語の複数ビットのデータと
rビットの“0”情報がデータ入力端から入力され、入
力されるデータ及び“0”情報を、CRC符号語の生成
多項式g(X)に基づき除算し、その除算結果による剰余
のデータをrビットの剰余データとして、シリアルデー
タ出力端から1ビットづつシリアルに出力し、符号誤り
検出時に、CRC符号語の複数ビットのデータとrビッ
トのCRC符号がデータ入力端から入力され、入力され
るCRC符号語を、CRC符号語の生成多項式g(X)に
基づき除算し、その除算結果による剰余のデータをrビ
ットの剰余データとしてr個のパラレルデータ出力端か
ら出力する除算回路と、この除算回路のシリアルデータ
出力端からの剰余データとCRC特有値とを、1ビット
単位にて加算し、符号化時に、その加算結果を除算回路
のデータ入力端から入力されるデータに対するCRC符
号語の符号化されたCRC符号として1ビットづづシリ
アルに出力する加算器と、符号誤り検出時に、除算回路
のパラレルデータ出力端からの剰余データとCRC特有
値とを比較し、その比較結果をCRCフラグとして出力
する比較器とを設けたものである。
【0011】この発明の第5の発明に係るCRC回路
は、データ入力端、このデータ入力端に入力される、少
なくとも固定パターンを除いたCRC符号語を、CRC
符号語の生成多項式g(X)に基づき除算し、その除算結
果による剰余のデータを複数ビットの剰余データとして
1ビットづづシリアルに出力するためのシリアルデータ
出力端、及び複数ビットの剰余データをパラレルに出力
するための複数のパラレルデータ出力端を有するととも
に、複数のパラレルデータ出力端に対応した複数段の記
憶手段を有する除算回路と、この除算回路のシリアルデ
ータ出力端からの剰余データとCRC特有値とを1ビッ
ト単位にて加算し、符号化時に、その加算結果を除算回
路のデータ入力端から入力されるデータに対するCRC
符号語の符号化されたCRC符号として1ビットづづシ
リアルに出力する加算器と、除算回路のパラレルデータ
出力端からの剰余データとCRC特有値とに基づき、符
号誤り検出時に、除算回路のデータ入力端から入力され
るCRC符号語の正誤を示すCRCフラグを出力するフ
ラグ出力手段とを備え、除算回路の複数の記憶手段は、
CRC符号語の生成多項式g(X)に従い、第1及び第2
のグループに分類され、第1のグループに分類される各
記憶手段は、第1の入力ノード、第2の入力ノード、及
び対応するパラレルデータ出力端に接続される出力ノー
ドとを有するとともに、第1及び第2の入力ノードに入
力されるデータの排他的論理和を演算する論理回路、こ
の論理回路からの出力を受ける入力ノードA0、入力ノ
ードB0、出力ノードC0及び選択入力ノードを有し、
選択入力ノードに入力されるデータ入力制御信号に基づ
いて入力ノードA0又は入力ノードB0に入力されるデ
ータのいずれか一方を出力ノードC0に出力するセレク
タ、並びにこのセレクタの出力ノードC0からの出力
を、入力されるクロック信号に同期して取り込み、取り
込んだ内容を記憶するとともに、出力ノード及びセレク
タの入力ノードB0に出力する記憶回路を有する記憶部
とを備え、第2のグループに分類される各記憶手段は、
第1の入力ノード、及び対応するパラレルデータ出力端
に接続される出力ノードとを有するとともに、第1の入
力ノードに入力されるデータを受ける入力ノードA0、
入力ノードB0、出力ノードC0及び選択入力ノードを
有し、選択入力ノードに入力されるデータ入力制御信号
に基づいて入力ノードA0又は入力ノードB0に入力さ
れるデータのいずれか一方を出力ノードC0に出力する
セレクタ、並びにこのセレクタの出力ノードC0からの
出力を、入力されるクロック信号に同期して取り込み、
取り込んだ内容を記憶するとともに、出力ノード及びセ
レクタの入力ノードB0に出力する記憶部とを備え、初
段の記憶手段における第1の入力ノードが上記データ入
力端に接続され、2段目以降の記憶手段における第1の
入力ノードが前段の記憶手段における出力ノードに接続
され、最終段の記憶手段における出力ノードがシリアル
データ出力端に接続され、最終段の記憶手段における出
力ノードと第1のグループに分類される各記憶手段にお
ける第2の入力ノードとの間に設けられ、除算を行う時
に、最終段の記憶手段における出力ノードと第1のグル
ープに分類される各記憶手段における第2の入力ノード
とを導通状態とし、剰余データをシリアルデータ出力端
から出力する時、第1のグループに分類される各記憶手
段における第2の入力ノードに、“0”情報を与える第
1の切替手段を備えている。
は、データ入力端、このデータ入力端に入力される、少
なくとも固定パターンを除いたCRC符号語を、CRC
符号語の生成多項式g(X)に基づき除算し、その除算結
果による剰余のデータを複数ビットの剰余データとして
1ビットづづシリアルに出力するためのシリアルデータ
出力端、及び複数ビットの剰余データをパラレルに出力
するための複数のパラレルデータ出力端を有するととも
に、複数のパラレルデータ出力端に対応した複数段の記
憶手段を有する除算回路と、この除算回路のシリアルデ
ータ出力端からの剰余データとCRC特有値とを1ビッ
ト単位にて加算し、符号化時に、その加算結果を除算回
路のデータ入力端から入力されるデータに対するCRC
符号語の符号化されたCRC符号として1ビットづづシ
リアルに出力する加算器と、除算回路のパラレルデータ
出力端からの剰余データとCRC特有値とに基づき、符
号誤り検出時に、除算回路のデータ入力端から入力され
るCRC符号語の正誤を示すCRCフラグを出力するフ
ラグ出力手段とを備え、除算回路の複数の記憶手段は、
CRC符号語の生成多項式g(X)に従い、第1及び第2
のグループに分類され、第1のグループに分類される各
記憶手段は、第1の入力ノード、第2の入力ノード、及
び対応するパラレルデータ出力端に接続される出力ノー
ドとを有するとともに、第1及び第2の入力ノードに入
力されるデータの排他的論理和を演算する論理回路、こ
の論理回路からの出力を受ける入力ノードA0、入力ノ
ードB0、出力ノードC0及び選択入力ノードを有し、
選択入力ノードに入力されるデータ入力制御信号に基づ
いて入力ノードA0又は入力ノードB0に入力されるデ
ータのいずれか一方を出力ノードC0に出力するセレク
タ、並びにこのセレクタの出力ノードC0からの出力
を、入力されるクロック信号に同期して取り込み、取り
込んだ内容を記憶するとともに、出力ノード及びセレク
タの入力ノードB0に出力する記憶回路を有する記憶部
とを備え、第2のグループに分類される各記憶手段は、
第1の入力ノード、及び対応するパラレルデータ出力端
に接続される出力ノードとを有するとともに、第1の入
力ノードに入力されるデータを受ける入力ノードA0、
入力ノードB0、出力ノードC0及び選択入力ノードを
有し、選択入力ノードに入力されるデータ入力制御信号
に基づいて入力ノードA0又は入力ノードB0に入力さ
れるデータのいずれか一方を出力ノードC0に出力する
セレクタ、並びにこのセレクタの出力ノードC0からの
出力を、入力されるクロック信号に同期して取り込み、
取り込んだ内容を記憶するとともに、出力ノード及びセ
レクタの入力ノードB0に出力する記憶部とを備え、初
段の記憶手段における第1の入力ノードが上記データ入
力端に接続され、2段目以降の記憶手段における第1の
入力ノードが前段の記憶手段における出力ノードに接続
され、最終段の記憶手段における出力ノードがシリアル
データ出力端に接続され、最終段の記憶手段における出
力ノードと第1のグループに分類される各記憶手段にお
ける第2の入力ノードとの間に設けられ、除算を行う時
に、最終段の記憶手段における出力ノードと第1のグル
ープに分類される各記憶手段における第2の入力ノード
とを導通状態とし、剰余データをシリアルデータ出力端
から出力する時、第1のグループに分類される各記憶手
段における第2の入力ノードに、“0”情報を与える第
1の切替手段を備えている。
【0012】
実施の形態1.以下に、この発明の実施の形態1を図1
ないし図6を用いて説明する。まず、この発明の実施の
形態1であるCRC符号発生回路及び符号誤り検出回路
を兼ね備えたCRC回路を説明する前に、図4及び図5
を用いて、CD−ROM MODE1における、この実
施の形態1にて用いられるCRC符号語を説明する。な
お、この実施の形態1のCRC回路における除算回路の
出力は32ビットとして出力されるものを例として説明
する。
ないし図6を用いて説明する。まず、この発明の実施の
形態1であるCRC符号発生回路及び符号誤り検出回路
を兼ね備えたCRC回路を説明する前に、図4及び図5
を用いて、CD−ROM MODE1における、この実
施の形態1にて用いられるCRC符号語を説明する。な
お、この実施の形態1のCRC回路における除算回路の
出力は32ビットとして出力されるものを例として説明
する。
【0013】図4において、10は固定値データ長pか
らなる同期用の固定パターンで、例えば、図5に詳細を
示すように、1バイト8ビットからなる同期信号10
a、10b……10lが12バイトからなり、一般に、
規格によって定められるある固定値によって構成された
データである。この固定パターン10は、第1バイトの
同期信号10aから第12バイトの同期信号10lの順
に、各バイトにおいて第0ビット(LSB:Least Sign
ificant bit)、第1ビットから第7ビット(MSB:M
ost Significant bit)の順に伝達される。
らなる同期用の固定パターンで、例えば、図5に詳細を
示すように、1バイト8ビットからなる同期信号10
a、10b……10lが12バイトからなり、一般に、
規格によって定められるある固定値によって構成された
データである。この固定パターン10は、第1バイトの
同期信号10aから第12バイトの同期信号10lの順
に、各バイトにおいて第0ビット(LSB:Least Sign
ificant bit)、第1ビットから第7ビット(MSB:M
ost Significant bit)の順に伝達される。
【0014】20は情報データ長qからなるデータで、
例えば、図5に詳細を示すように、1バイト8ビットか
らなる4バイトのヘッダ21a、21b、……21dか
らなるヘッダ部分21と、1バイト8ビットからなる2
048バイトのデータ部分22とからなる。このデータ
20は、上記同期信号10の伝達後、ヘッダ部分21の
第1バイトのヘッダ21aから第4バイトのヘッダ21
dの順に、各バイトにおいて第0ビットから第7ビット
の順に伝達され、その後、データ部分22が第1バイト
から第2048バイトの順に、各バイトにおいて第0ビ
ットから第7ビットの順に伝達される。
例えば、図5に詳細を示すように、1バイト8ビットか
らなる4バイトのヘッダ21a、21b、……21dか
らなるヘッダ部分21と、1バイト8ビットからなる2
048バイトのデータ部分22とからなる。このデータ
20は、上記同期信号10の伝達後、ヘッダ部分21の
第1バイトのヘッダ21aから第4バイトのヘッダ21
dの順に、各バイトにおいて第0ビットから第7ビット
の順に伝達され、その後、データ部分22が第1バイト
から第2048バイトの順に、各バイトにおいて第0ビ
ットから第7ビットの順に伝達される。
【0015】30はCRC符号長rからなるCRC符号
で、例えば、図5に詳細を示すように、1バイト8ビッ
トからなる4バイトのCRC符号30a……30dから
なる。このCRC符号30は、上記固定パターン10及
びデータ20とにより、除算結果が0になるCRC符号
語を構成するためのものである。CRC符号30は、上
記データ20の伝達後、第1バイトのCRC検出信号3
0aから第4バイトのCRC検出信号30dの順に、各
バイトにおいて第0ビットから第7ビットの順に伝達さ
れる。なお、上記固定パターン10、上記データ20、
及び上記CRC符号30によって構成されるCRC符号
語は、CD−ROM MODE1における符号語長n
(=p+q+r)からなるCRC符号語を示している。
で、例えば、図5に詳細を示すように、1バイト8ビッ
トからなる4バイトのCRC符号30a……30dから
なる。このCRC符号30は、上記固定パターン10及
びデータ20とにより、除算結果が0になるCRC符号
語を構成するためのものである。CRC符号30は、上
記データ20の伝達後、第1バイトのCRC検出信号3
0aから第4バイトのCRC検出信号30dの順に、各
バイトにおいて第0ビットから第7ビットの順に伝達さ
れる。なお、上記固定パターン10、上記データ20、
及び上記CRC符号30によって構成されるCRC符号
語は、CD−ROM MODE1における符号語長n
(=p+q+r)からなるCRC符号語を示している。
【0016】そして、このように構成されたCRC符号
語にあっては、次のような条件式が成り立っているもの
である。すなわち、規格に定められているCRC符号語
の生成多項式g(x)は、CRC符号語の送信符号語多
項式T(x)を除算した除算結果が0になるように定め
られ、次の数1によって現される。
語にあっては、次のような条件式が成り立っているもの
である。すなわち、規格に定められているCRC符号語
の生成多項式g(x)は、CRC符号語の送信符号語多
項式T(x)を除算した除算結果が0になるように定め
られ、次の数1によって現される。
【0017】
【数1】
【0018】一方、CRC符号語の送信符号語多項式T
(x)は次の数2によって現される。
(x)は次の数2によって現される。
【0019】
【数2】
【0020】但し、F(x)は固定パターン多項式、I
1(x)はデータ多項式、C1(x)はCRC符号多項式、n
は符号語長、pは固定値データ長、qは情報データ長、
rはCRC符号長である。
1(x)はデータ多項式、C1(x)はCRC符号多項式、n
は符号語長、pは固定値データ長、qは情報データ長、
rはCRC符号長である。
【0021】ここで、上記送信符号語多項式T(x)は
次の数3で現せるので、上記した数2は次の数4に現す
ことができる。
次の数3で現せるので、上記した数2は次の数4に現す
ことができる。
【0022】
【数3】
【0023】
【数4】
【0024】なお、上記数3は、送信符号語多項式T
(x)を生成多項式g(x)にて除算した結果が0であ
ることを示している。上記数4を変形すると数5から数
6のようになり、結果として数7に示す関係式が得られ
る。
(x)を生成多項式g(x)にて除算した結果が0であ
ることを示している。上記数4を変形すると数5から数
6のようになり、結果として数7に示す関係式が得られ
る。
【0025】
【数5】
【0026】
【数6】
【0027】
【数7】
【0028】この数7から明らかなように、数7の左辺
[C1(X) mod g(X)]は送信するためのCRC符号語
のCRC符号を示している。数7の右辺第1項[F(X)
・X(q+r) mod g(X)]は固定パターン10と固定パタ
ーン10を除いたCRC符号語の符号長(ビット数)
(q+r)とから求められる固有の値(以下、CRC特
有値と称す)を示している。数7の右辺第2項[I
1(X)・Xr mod g(X)]は情報データ多項式I1(X)を
Xrにて乗じ、この乗じた値をCRC生成多項式g(x)
による除算の剰余、つまり、剰余データを示している。
言い換えれば、数7の右辺第2項は、CRC符号語のデ
ータと、CRC符号の符号長(ビット数)rと同じビッ
ト数の“0”情報とに対するCRC生成多項式g(x)に
よる除算の剰余(剰余データ)を示している。
[C1(X) mod g(X)]は送信するためのCRC符号語
のCRC符号を示している。数7の右辺第1項[F(X)
・X(q+r) mod g(X)]は固定パターン10と固定パタ
ーン10を除いたCRC符号語の符号長(ビット数)
(q+r)とから求められる固有の値(以下、CRC特
有値と称す)を示している。数7の右辺第2項[I
1(X)・Xr mod g(X)]は情報データ多項式I1(X)を
Xrにて乗じ、この乗じた値をCRC生成多項式g(x)
による除算の剰余、つまり、剰余データを示している。
言い換えれば、数7の右辺第2項は、CRC符号語のデ
ータと、CRC符号の符号長(ビット数)rと同じビッ
ト数の“0”情報とに対するCRC生成多項式g(x)に
よる除算の剰余(剰余データ)を示している。
【0029】したがって、送信するためのCRC符号語
のCRC符号は、CRC符号語のデータをXrにて乗
じ、この乗じた値をCRC生成多項式g(x)によって除
算した結果(剰余データ)にCRC特有値を加算するこ
とによって得られる。そして、このCRC特有値は、C
RC符号語において、固定パターン10及び各符号長
p、q、rは規格化された値にされるため、データ20
のデータ内容にかかわらず、ある所定の値、この実施の
形態1にあってはCRC符号の符号長rと同じ32ビッ
トの所定の値になる。
のCRC符号は、CRC符号語のデータをXrにて乗
じ、この乗じた値をCRC生成多項式g(x)によって除
算した結果(剰余データ)にCRC特有値を加算するこ
とによって得られる。そして、このCRC特有値は、C
RC符号語において、固定パターン10及び各符号長
p、q、rは規格化された値にされるため、データ20
のデータ内容にかかわらず、ある所定の値、この実施の
形態1にあってはCRC符号の符号長rと同じ32ビッ
トの所定の値になる。
【0030】一方、CRC符号語の受信符号語多項式R
(x)は次の数8によって現される。
(x)は次の数8によって現される。
【0031】
【数8】
【0032】但し、F(x)は固定パターン多項式、I
2(x)はデータ多項式、C2(x)はCRC符号多項式、n
は符号語長、pは固定値データ長、qは情報データ長、
rはCRC符号長である。
2(x)はデータ多項式、C2(x)はCRC符号多項式、n
は符号語長、pは固定値データ長、qは情報データ長、
rはCRC符号長である。
【0033】上記受信符号語多項式R(x)をCRC符
号語の生成多項式g(x)によって除算すると、CRC
符号語の復号されたCRC符号が得られる。この復号さ
れたCRC符号の復号CRC符号多項式をDC(X)とす
ると、次の数9が得られる。なお、規格に定められてい
るCRC符号語の生成多項式g(x)は、CRC符号語
の受信符号語多項式R(x)を除算した除算結果が0に
なるように定められているため、受信したCRC符号語
に誤りがなければ、復号CRC符号多項式DC(X)は0
になる。
号語の生成多項式g(x)によって除算すると、CRC
符号語の復号されたCRC符号が得られる。この復号さ
れたCRC符号の復号CRC符号多項式をDC(X)とす
ると、次の数9が得られる。なお、規格に定められてい
るCRC符号語の生成多項式g(x)は、CRC符号語
の受信符号語多項式R(x)を除算した除算結果が0に
なるように定められているため、受信したCRC符号語
に誤りがなければ、復号CRC符号多項式DC(X)は0
になる。
【0034】
【数9】
【0035】この数9に数8を代入すると数10が得ら
れ、数10を変形すると結果として数11、数12に示
す関係式が得られる。
れ、数10を変形すると結果として数11、数12に示
す関係式が得られる。
【0036】
【数10】
【0037】
【数11】
【0038】
【数12】
【0039】この数11から明らかなように、数11の
右辺第1項[F(X)・X(q+r) modg(X)]は固定パター
ン10と固定パターン10を除いたCRC符号語の符号
長(ビット数)(q+r)とから求められる固有の値
(以下、CRC特有値と称す)を示している。数11の
右辺第2項[{I2(X)・Xr+C2(X)} mod g(X)]
は固定パターン10を除いたCRC符号語に対するCR
C生成多項式g(x)による除算の剰余、つまり、剰余デ
ータを示している。
右辺第1項[F(X)・X(q+r) modg(X)]は固定パター
ン10と固定パターン10を除いたCRC符号語の符号
長(ビット数)(q+r)とから求められる固有の値
(以下、CRC特有値と称す)を示している。数11の
右辺第2項[{I2(X)・Xr+C2(X)} mod g(X)]
は固定パターン10を除いたCRC符号語に対するCR
C生成多項式g(x)による除算の剰余、つまり、剰余デ
ータを示している。
【0040】したがって、受信したCRC符号語の復号
されたCRC符号の復号CRC符号多項式DC(X)は、
固定パターン10を除いたCRC符号語を除算した結果
(剰余データ)にCRC特有値を加算することによって
得られる。また、受信したCRC符号語に誤りがなけれ
ば、復号CRC符号多項式DC(X)は0であり、固定パ
ターン10を除いたCRC符号語を除算した結果(剰余
データ)とCRC特有値との加算結果は0になる。言い
換えれば、固定パターン10を除いたCRC符号語を除
算した結果(剰余データ)とCRC特有値とは同じ値が
現れることになる。
されたCRC符号の復号CRC符号多項式DC(X)は、
固定パターン10を除いたCRC符号語を除算した結果
(剰余データ)にCRC特有値を加算することによって
得られる。また、受信したCRC符号語に誤りがなけれ
ば、復号CRC符号多項式DC(X)は0であり、固定パ
ターン10を除いたCRC符号語を除算した結果(剰余
データ)とCRC特有値との加算結果は0になる。言い
換えれば、固定パターン10を除いたCRC符号語を除
算した結果(剰余データ)とCRC特有値とは同じ値が
現れることになる。
【0041】また、上記数12から明らかなように、数
12の右辺第1項[F(X)・X(q+ r) mod g(X)]はC
RC特有値を示している。数12の右辺第2項[{I
2(X)・Xr mod g(X)]は情報データ多項式I2(X)を
Xrにて乗じ、この乗じた値をCRC生成多項式g(x)
による除算の剰余、つまり、剰余データを示している。
数12の右辺第3項[C2(X) mod g(X)]は、受信
したCRC符号語のCRC符号そのものを示している。
12の右辺第1項[F(X)・X(q+ r) mod g(X)]はC
RC特有値を示している。数12の右辺第2項[{I
2(X)・Xr mod g(X)]は情報データ多項式I2(X)を
Xrにて乗じ、この乗じた値をCRC生成多項式g(x)
による除算の剰余、つまり、剰余データを示している。
数12の右辺第3項[C2(X) mod g(X)]は、受信
したCRC符号語のCRC符号そのものを示している。
【0042】したがって、受信したCRC符号語の復号
されたCRC符号の復号CRC符号多項式DC(X)は、
受信したCRC符号語のデータをXrにて乗じ、この乗
じた値をCRC生成多項式g(x)によって除算した結果
(剰余データ)にCRC特有値と受信したCRC符号語
のCRC符号とを加算することによって得られる。ま
た、受信したCRC符号語に誤りがなければ、復号CR
C符号多項式DC(X)は0であり、受信したCRC符号
語のデータをXrにて乗じ、この乗じた値をCRC生成
多項式g(x)によって除算した結果(剰余データ)とC
RC特有値と受信したCRC符号語のCRC符号との加
算結果は0になる。
されたCRC符号の復号CRC符号多項式DC(X)は、
受信したCRC符号語のデータをXrにて乗じ、この乗
じた値をCRC生成多項式g(x)によって除算した結果
(剰余データ)にCRC特有値と受信したCRC符号語
のCRC符号とを加算することによって得られる。ま
た、受信したCRC符号語に誤りがなければ、復号CR
C符号多項式DC(X)は0であり、受信したCRC符号
語のデータをXrにて乗じ、この乗じた値をCRC生成
多項式g(x)によって除算した結果(剰余データ)とC
RC特有値と受信したCRC符号語のCRC符号との加
算結果は0になる。
【0043】次に、このように構成されたCRC符号語
を生成するCRC符号発生回路、及びCRC符号語の符
号誤りを検出する符号誤り検出回路を兼ね備えたCRC
回路を図1及び図2に基づいて説明する。図1におい
て、1は符号化時に、図3及び図4に示した複数(p)
ビットの固定パターンと複数(q)ビットのデータと複
数(r、2以上の整数)ビットのCRC符号とを有する
CRC符号語の複数ビットのデータとrビットの“0”
情報(以下、この実施の形態1において、符号化入力デ
ータと称す)が1ビット幅にて符号データ入力端3から
入力され、入力されるデータ及び“0”情報を、CRC
符号語の生成多項式g(X)(数1参照)に基づき除算
し、その除算結果による剰余のデータをrビットの剰余
データとして、r個のパラレルデータ出力端7(1)〜7
(32)から出力し、符号誤り検出時に、CRC符号語の複
数ビットのデータとrビットのCRC符号(以下、この
実施の形態1において、誤り検出時入力データと称す)
が上記符号データ入力端3から入力され、入力されるC
RC符号語を、CRC符号語の生成多項式g(X)に基づ
き除算し、その除算結果による剰余のデータをrビット
の剰余データとして上記r個のパラレルデータ出力端7
(1)〜7(32)から出力する除算回路である。
を生成するCRC符号発生回路、及びCRC符号語の符
号誤りを検出する符号誤り検出回路を兼ね備えたCRC
回路を図1及び図2に基づいて説明する。図1におい
て、1は符号化時に、図3及び図4に示した複数(p)
ビットの固定パターンと複数(q)ビットのデータと複
数(r、2以上の整数)ビットのCRC符号とを有する
CRC符号語の複数ビットのデータとrビットの“0”
情報(以下、この実施の形態1において、符号化入力デ
ータと称す)が1ビット幅にて符号データ入力端3から
入力され、入力されるデータ及び“0”情報を、CRC
符号語の生成多項式g(X)(数1参照)に基づき除算
し、その除算結果による剰余のデータをrビットの剰余
データとして、r個のパラレルデータ出力端7(1)〜7
(32)から出力し、符号誤り検出時に、CRC符号語の複
数ビットのデータとrビットのCRC符号(以下、この
実施の形態1において、誤り検出時入力データと称す)
が上記符号データ入力端3から入力され、入力されるC
RC符号語を、CRC符号語の生成多項式g(X)に基づ
き除算し、その除算結果による剰余のデータをrビット
の剰余データとして上記r個のパラレルデータ出力端7
(1)〜7(32)から出力する除算回路である。
【0044】この除算回路1は、CRC符号語の生成多
項式g(X)に基づき除算するため、シフトレジスタを構
成するための複数段(この実施の形態では32段)の記
憶手段2(1)〜2(32)を備えている。上記各記憶手段2
(1)〜2(32)は、上記パラレルデータ出力端7(1)〜7(3
2)に対応して設けられる。また、この除算回路1は、上
記符号データ入力端3及びパラレルデータ出力端7(1)
〜7(32)の他、上記記憶手段2(1)〜2(32)のすべての
記憶内容を初期状態、例えば“0”に設定するためのリ
セット信号restが入力されるリセット信号入力端4
と、上記記憶手段2(1)〜2(32)をシフトレジスタとし
て機能させるか、自己の記憶内容を維持させる(データ
保持)かを示すデータ入力制御信号(イネーブル信号)
enblが入力されるデータ入力制御端5と、上記記憶
手段2(1)〜2(32)に記憶内容を取り込むタイミングを
決定するクロック信号clkが入力されるクロック信号
入力端6とをさらに有している。
項式g(X)に基づき除算するため、シフトレジスタを構
成するための複数段(この実施の形態では32段)の記
憶手段2(1)〜2(32)を備えている。上記各記憶手段2
(1)〜2(32)は、上記パラレルデータ出力端7(1)〜7(3
2)に対応して設けられる。また、この除算回路1は、上
記符号データ入力端3及びパラレルデータ出力端7(1)
〜7(32)の他、上記記憶手段2(1)〜2(32)のすべての
記憶内容を初期状態、例えば“0”に設定するためのリ
セット信号restが入力されるリセット信号入力端4
と、上記記憶手段2(1)〜2(32)をシフトレジスタとし
て機能させるか、自己の記憶内容を維持させる(データ
保持)かを示すデータ入力制御信号(イネーブル信号)
enblが入力されるデータ入力制御端5と、上記記憶
手段2(1)〜2(32)に記憶内容を取り込むタイミングを
決定するクロック信号clkが入力されるクロック信号
入力端6とをさらに有している。
【0045】なお、この実施の形態1においては、符号
化入力データ及び誤り検出時入力データは、図6の
(b)に示すように、クロック信号clkに同期して符
号データ入力端3に1ビット毎に、図6の(a)に示す
ように0番目、1番目、2番目……と与えられる。この
図6においては、0番目、1番目、4番目及び5番目の
ビットがクロック信号clkの1クロック期間で与えら
れ、2番目及び3番目のビットがクロック信号clkの
2クロック期間で与えられているものを示している。2
番目及び3番目のビットが与えられている期間における
クロック信号clkの2クロック目に次のビットのデー
タが与えられない、つまり欠落したことを意味している
ため、本願では、このようなデータを間欠データと称し
ている。
化入力データ及び誤り検出時入力データは、図6の
(b)に示すように、クロック信号clkに同期して符
号データ入力端3に1ビット毎に、図6の(a)に示す
ように0番目、1番目、2番目……と与えられる。この
図6においては、0番目、1番目、4番目及び5番目の
ビットがクロック信号clkの1クロック期間で与えら
れ、2番目及び3番目のビットがクロック信号clkの
2クロック期間で与えられているものを示している。2
番目及び3番目のビットが与えられている期間における
クロック信号clkの2クロック目に次のビットのデー
タが与えられない、つまり欠落したことを意味している
ため、本願では、このようなデータを間欠データと称し
ている。
【0046】また、符号データ入力端3に入力される、
符号化入力データもしくは誤り検出時入力データが、上
記に示したように間欠データである場合、図6の(c)
に示すように、クロック信号clkに同期し、データが
欠落したことを意味している期間、例えば、図6におい
て、2番目及び3番目のビットが与えられている期間に
おけるクロック信号clkの2クロック目の期間、欠落
を意味する、この実施の形態1においては“H”レベル
となるデータ入力制御信号enblがデータ入力制御端
5に与えられる。
符号化入力データもしくは誤り検出時入力データが、上
記に示したように間欠データである場合、図6の(c)
に示すように、クロック信号clkに同期し、データが
欠落したことを意味している期間、例えば、図6におい
て、2番目及び3番目のビットが与えられている期間に
おけるクロック信号clkの2クロック目の期間、欠落
を意味する、この実施の形態1においては“H”レベル
となるデータ入力制御信号enblがデータ入力制御端
5に与えられる。
【0047】上記除算回路1を構成する複数段の記憶手
段2(1)〜2(32)は、上記数1で示したCRC符号語の
生成多項式g(x)に従い、第1及び第2のグループに
分類される。この実施の形態1にあっては、第1のグル
ープに属するのは、初段、2、4、5、16、17、及
び32段目の7個の記憶手段であり、第2のグループに
属するのはそれ以外の段の25個の記憶手段である。
段2(1)〜2(32)は、上記数1で示したCRC符号語の
生成多項式g(x)に従い、第1及び第2のグループに
分類される。この実施の形態1にあっては、第1のグル
ープに属するのは、初段、2、4、5、16、17、及
び32段目の7個の記憶手段であり、第2のグループに
属するのはそれ以外の段の25個の記憶手段である。
【0048】上記第1のグループに分類される上記各記
憶手段は、第1及び第2の入力ノード2a及び2bと、
上記リセット信号入力端4に接続されるリセット信号入
力ノード2cと、上記データ入力制御端5に接続される
データ入力制御ノード2dと、上記クロック信号入力端
6に接続されるクロック信号入力ノード2eと、それぞ
れが対応したパラレルデータ出力端7(1)〜7(32)に接
続される出力ノード2fと、上記第1及び第2の入力ノ
ード2a及び2bに入力されるデータの排他的論理和
(イクスクルーシブOR)を演算するイクスクルーシブ
OR回路からなる論理手段2gと、記憶部2hとを備え
ている。
憶手段は、第1及び第2の入力ノード2a及び2bと、
上記リセット信号入力端4に接続されるリセット信号入
力ノード2cと、上記データ入力制御端5に接続される
データ入力制御ノード2dと、上記クロック信号入力端
6に接続されるクロック信号入力ノード2eと、それぞ
れが対応したパラレルデータ出力端7(1)〜7(32)に接
続される出力ノード2fと、上記第1及び第2の入力ノ
ード2a及び2bに入力されるデータの排他的論理和
(イクスクルーシブOR)を演算するイクスクルーシブ
OR回路からなる論理手段2gと、記憶部2hとを備え
ている。
【0049】この記憶部2hは、リセット信号入力ノー
ド2dに入力されるリセット信号restによりリセッ
トされ(この実施の形態1ではリセット信号restが
“L”レベルで記憶内容を“0”(“L”レベル)され
る)、リセット信号restが“H”レベルで活性状態
にされる。活性状態において、データ入力制御ノード2
dに入力されるデータ入力制御信号enblがシフトレ
ジスタとして機能させることを意味する(この実施の形
態1では“L”レベルである)と、シフトレジスタを構
成するようにされ、クロック信号clkに同期して(こ
の実施の形態1ではクロック信号clkの立ち上がりに
応答して)、論理手段2gからの演算出力を取り込み一
時的に記憶するとともにその記憶内容を出力ノード2f
に出力する。また、データ制御入力信号enblがデー
タを保持させることを意味する(この実施の形態1では
“H”レベルである)と、データを保持するようにさ
れ、クロック信号clkに同期して(この実施の形態1
ではクロック信号clkの立ち上がりに応答して)、自
己の出力を取り込み一時的に記憶するとともにその記憶
内容を出力ノード2fに出力する。
ド2dに入力されるリセット信号restによりリセッ
トされ(この実施の形態1ではリセット信号restが
“L”レベルで記憶内容を“0”(“L”レベル)され
る)、リセット信号restが“H”レベルで活性状態
にされる。活性状態において、データ入力制御ノード2
dに入力されるデータ入力制御信号enblがシフトレ
ジスタとして機能させることを意味する(この実施の形
態1では“L”レベルである)と、シフトレジスタを構
成するようにされ、クロック信号clkに同期して(こ
の実施の形態1ではクロック信号clkの立ち上がりに
応答して)、論理手段2gからの演算出力を取り込み一
時的に記憶するとともにその記憶内容を出力ノード2f
に出力する。また、データ制御入力信号enblがデー
タを保持させることを意味する(この実施の形態1では
“H”レベルである)と、データを保持するようにさ
れ、クロック信号clkに同期して(この実施の形態1
ではクロック信号clkの立ち上がりに応答して)、自
己の出力を取り込み一時的に記憶するとともにその記憶
内容を出力ノード2fに出力する。
【0050】また、上記第2のグループに分類される上
記各記憶手段は、第1の入力ノード2aと、上記リセッ
ト信号入力端4に接続されるリセット信号入力ノード2
cと、上記データ入力制御端5に接続されるデータ入力
制御ノード2dと、上記クロック信号入力端6に接続さ
れるクロック信号入力ノード2eと、それぞれが対応し
たパラレルデータ出力端7(1)〜7(32)に接続される出
力ノード2fと、記憶部2hとを備えている。
記各記憶手段は、第1の入力ノード2aと、上記リセッ
ト信号入力端4に接続されるリセット信号入力ノード2
cと、上記データ入力制御端5に接続されるデータ入力
制御ノード2dと、上記クロック信号入力端6に接続さ
れるクロック信号入力ノード2eと、それぞれが対応し
たパラレルデータ出力端7(1)〜7(32)に接続される出
力ノード2fと、記憶部2hとを備えている。
【0051】この記憶部2hは、リセット信号入力ノー
ド2dに入力されるリセット信号restによりリセッ
トされ(この実施の形態1ではリセット信号restが
“L”レベルで記憶内容を“0”(“L”レベル)され
る)、リセット信号restが“H”レベルで活性状態
にされる。活性状態において、データ入力制御ノード2
dに入力されるデータ入力制御信号enblがシフトレ
ジスタとして機能させることを意味する(この実施の形
態1では“L”レベルである)と、シフトレジスタを構
成するようにされ、クロック信号clkに同期して(こ
の実施の形態1ではクロック信号clkの立ち上がりに
応答して)、論理手段2gからの演算出力を取り込み一
時的に記憶するとともにその記憶内容を出力ノード2f
に出力する。また、データ制御入力信号enblがデー
タを保持させることを意味する(この実施の形態1では
“H”レベルである)と、データを保持するようにさ
れ、クロック信号clkに同期して(この実施の形態1
ではクロック信号clkの立ち上がりに応答して)、自
己の出力を取り込み一時的に記憶するとともにその記憶
内容を出力ノード2fに出力する。
ド2dに入力されるリセット信号restによりリセッ
トされ(この実施の形態1ではリセット信号restが
“L”レベルで記憶内容を“0”(“L”レベル)され
る)、リセット信号restが“H”レベルで活性状態
にされる。活性状態において、データ入力制御ノード2
dに入力されるデータ入力制御信号enblがシフトレ
ジスタとして機能させることを意味する(この実施の形
態1では“L”レベルである)と、シフトレジスタを構
成するようにされ、クロック信号clkに同期して(こ
の実施の形態1ではクロック信号clkの立ち上がりに
応答して)、論理手段2gからの演算出力を取り込み一
時的に記憶するとともにその記憶内容を出力ノード2f
に出力する。また、データ制御入力信号enblがデー
タを保持させることを意味する(この実施の形態1では
“H”レベルである)と、データを保持するようにさ
れ、クロック信号clkに同期して(この実施の形態1
ではクロック信号clkの立ち上がりに応答して)、自
己の出力を取り込み一時的に記憶するとともにその記憶
内容を出力ノード2fに出力する。
【0052】そして、初段の記憶手段2(1)の第1の入
力ノード2aが符号データ入力端3に接続され、2段目
以降の記憶手段2(2)〜2(32)の第1の入力ノード2a
が前段の記憶手段2(1)〜2(31)の出力ノード2fに接
続され、第1のグループに属する記憶手段、この実施の
形態1においては、初段、2、4、5、16、17、及
び32段目の7個の記憶手段2(1)、2(2)、2(4)、2
(5)、2(16)、2(17)、2(32)の第2の入力ノード2b
が最終段の記憶手段2(32)の出力ノード2fに接続され
る。
力ノード2aが符号データ入力端3に接続され、2段目
以降の記憶手段2(2)〜2(32)の第1の入力ノード2a
が前段の記憶手段2(1)〜2(31)の出力ノード2fに接
続され、第1のグループに属する記憶手段、この実施の
形態1においては、初段、2、4、5、16、17、及
び32段目の7個の記憶手段2(1)、2(2)、2(4)、2
(5)、2(16)、2(17)、2(32)の第2の入力ノード2b
が最終段の記憶手段2(32)の出力ノード2fに接続され
る。
【0053】そして、上記各記憶手段2(1)〜2(32)の
記憶部2hは、図2に示すように、セレクタ2h(1)と
記憶回路となるフリップフロップ回路2h(2)とを備え
ている。上記第1のグループに属する記憶手段における
セレクタ2h(1)は、上記論理回路2gからの出力を受
ける第1の入力ノードA0と、第2の入力ノードB0
と、出力ノードC0と、データ入力制御ノード2dに接
続される選択入力ノードS0とを有する。そして、この
実施の形態1においては選択入力ノードS0に入力され
るデータ入力制御信号enblが“L”レベルであると
第1の入力ノードA0に入力されるデータを、“H”レ
ベルであると第2の入力ノードB0に入力されるデータ
を出力ノードC0に出力する。
記憶部2hは、図2に示すように、セレクタ2h(1)と
記憶回路となるフリップフロップ回路2h(2)とを備え
ている。上記第1のグループに属する記憶手段における
セレクタ2h(1)は、上記論理回路2gからの出力を受
ける第1の入力ノードA0と、第2の入力ノードB0
と、出力ノードC0と、データ入力制御ノード2dに接
続される選択入力ノードS0とを有する。そして、この
実施の形態1においては選択入力ノードS0に入力され
るデータ入力制御信号enblが“L”レベルであると
第1の入力ノードA0に入力されるデータを、“H”レ
ベルであると第2の入力ノードB0に入力されるデータ
を出力ノードC0に出力する。
【0054】また、上記第2のグループに属する記憶手
段におけるセレクタ2h(1)は、上記第1の入力ノード
2aに入力されるデータを受ける第1の入力ノードA0
と、第2の入力ノードB0と、出力ノードC0と、デー
タ入力制御ノード2dに接続される選択入力ノードS0
とを有する。そして、この実施の形態1においては選択
入力ノードS0に入力されるデータ入力制御信号enb
lが“L”レベルであると第1の入力ノードA0に入力
されたデータを、“H”レベルであると第2の入力ノー
ドB0に入力されたデータを出力ノードC0に出力す
る。
段におけるセレクタ2h(1)は、上記第1の入力ノード
2aに入力されるデータを受ける第1の入力ノードA0
と、第2の入力ノードB0と、出力ノードC0と、デー
タ入力制御ノード2dに接続される選択入力ノードS0
とを有する。そして、この実施の形態1においては選択
入力ノードS0に入力されるデータ入力制御信号enb
lが“L”レベルであると第1の入力ノードA0に入力
されたデータを、“H”レベルであると第2の入力ノー
ドB0に入力されたデータを出力ノードC0に出力す
る。
【0055】上記フリップフロップ回路2h(2)は、上
記セレクタ2h(1)の出力ノードC0に接続される入力
ノードD0と、上記出力ノード2fに接続されるととも
に上記セレクタ2h(1)の第2の入力ノードB0に接続
される出力ノードQ0と、上記リセット信号入力ノード
2cに接続されるリセット信号入力ノードRと、上記ク
ロック信号入力ノード2eに接続されるクロック信号入
力ノードTとを有する。そして、この実施の形態1にお
いては、リセット信号restが“L”レベルで記憶内
容を“0”にされ、リセット信号restが“H”レベ
ルで活性状態にされる。活性状態において、クロック信
号clkの立ち上がりに応答して上記セレクタ2h(1)
からの選択出力を入力ノードD0から取り込み一時的に
記憶するとともにその記憶内容を出力ノードQを介して
出力ノード2fに出力する。
記セレクタ2h(1)の出力ノードC0に接続される入力
ノードD0と、上記出力ノード2fに接続されるととも
に上記セレクタ2h(1)の第2の入力ノードB0に接続
される出力ノードQ0と、上記リセット信号入力ノード
2cに接続されるリセット信号入力ノードRと、上記ク
ロック信号入力ノード2eに接続されるクロック信号入
力ノードTとを有する。そして、この実施の形態1にお
いては、リセット信号restが“L”レベルで記憶内
容を“0”にされ、リセット信号restが“H”レベ
ルで活性状態にされる。活性状態において、クロック信
号clkの立ち上がりに応答して上記セレクタ2h(1)
からの選択出力を入力ノードD0から取り込み一時的に
記憶するとともにその記憶内容を出力ノードQを介して
出力ノード2fに出力する。
【0056】図1に戻って、8は上記除算回路1のr個
のパラレルデータ出力端7(1)〜7(32)からの剰余デー
タと、上記したCRC特有値とを加算し、符号化時に、
その加算結果を上記除算回路1の符号データ入力端3に
入力されるデータに対するCRC符号語における符号化
されたCRC符号(以下、符号化CRC符号と称す)と
して出力し、符号誤り検出時に、加算結果を上記除算回
路1の符号データ入力端3から入力されるデータに対す
るCRC符号語における復号されたCRC符号(以下、
復号CRC符号と称す)として出力する加算器である。
のパラレルデータ出力端7(1)〜7(32)からの剰余デー
タと、上記したCRC特有値とを加算し、符号化時に、
その加算結果を上記除算回路1の符号データ入力端3に
入力されるデータに対するCRC符号語における符号化
されたCRC符号(以下、符号化CRC符号と称す)と
して出力し、符号誤り検出時に、加算結果を上記除算回
路1の符号データ入力端3から入力されるデータに対す
るCRC符号語における復号されたCRC符号(以下、
復号CRC符号と称す)として出力する加算器である。
【0057】この加算器8は、上記除算回路1のパラレ
ルデータ出力端7(1)〜7(32)から出力される剰余デー
タ(この実施の形態1では32ビットの剰余データ)を
受ける第1の入力端Aと、上記したCRC特有値(この
実施の形態1では32ビットのデータ)を受ける第2の
入力端Bと、加算結果及び加算結果である復号CRC符
号(この実施の形態1では32ビットのデータ)を出力
する出力端Cとを有する。
ルデータ出力端7(1)〜7(32)から出力される剰余デー
タ(この実施の形態1では32ビットの剰余データ)を
受ける第1の入力端Aと、上記したCRC特有値(この
実施の形態1では32ビットのデータ)を受ける第2の
入力端Bと、加算結果及び加算結果である復号CRC符
号(この実施の形態1では32ビットのデータ)を出力
する出力端Cとを有する。
【0058】符号化時に、上記除算回路1の符号データ
入力端3に複数ビットのデータとrビットの“0”情報
からなる符号化入力データが入力されるため、上記除算
回路1のパラレルデータ出力端7(1)〜7(32)からの剰
余データは、数7の右辺第2項[I1(X)・Xr mod g
(X)]になっている。したがって、この除算回路1のパ
ラレルデータ出力端7(1)〜7(32)からの剰余データ
と、数7の右辺第1項[F(X)・X(q+r) mod g(X)]
を示すCRC特有値とが入力される加算器8の出力端C
からの出力は、数7の左辺[C1(X) mod g(X)]を示
し、送信するためのCRC符号語のCRC符号(符号化
CRC符号)が出力されていることになる。
入力端3に複数ビットのデータとrビットの“0”情報
からなる符号化入力データが入力されるため、上記除算
回路1のパラレルデータ出力端7(1)〜7(32)からの剰
余データは、数7の右辺第2項[I1(X)・Xr mod g
(X)]になっている。したがって、この除算回路1のパ
ラレルデータ出力端7(1)〜7(32)からの剰余データ
と、数7の右辺第1項[F(X)・X(q+r) mod g(X)]
を示すCRC特有値とが入力される加算器8の出力端C
からの出力は、数7の左辺[C1(X) mod g(X)]を示
し、送信するためのCRC符号語のCRC符号(符号化
CRC符号)が出力されていることになる。
【0059】符号誤り検出時に、上記除算回路1の符号
データ入力端3に複数ビットのデータとrビットのCR
C符号からなる誤り検出時入力データが入力されるた
め、上記除算回路1のパラレルデータ出力端7(1)〜7
(32)からの剰余データは、数11の右辺第2項[{I
2(X)・Xr+C2(X)} mod g(X)]になっている。し
たがって、この除算回路1のパラレルデータ出力端7
(1)〜7(32)からの剰余データと、数11の右辺第1項
[F(X)・X(q+r) mod g(X)]を示すCRC特有値と
が入力される加算器8の出力端Cからの出力は、数11
の左辺DC(X)を示し、受信したCRC符号語の復号さ
れたCRC符号(復号CRC符号)が出力されているこ
とになる。
データ入力端3に複数ビットのデータとrビットのCR
C符号からなる誤り検出時入力データが入力されるた
め、上記除算回路1のパラレルデータ出力端7(1)〜7
(32)からの剰余データは、数11の右辺第2項[{I
2(X)・Xr+C2(X)} mod g(X)]になっている。し
たがって、この除算回路1のパラレルデータ出力端7
(1)〜7(32)からの剰余データと、数11の右辺第1項
[F(X)・X(q+r) mod g(X)]を示すCRC特有値と
が入力される加算器8の出力端Cからの出力は、数11
の左辺DC(X)を示し、受信したCRC符号語の復号さ
れたCRC符号(復号CRC符号)が出力されているこ
とになる。
【0060】9は上記加算器8の出力端Cからの加算結
果を受け、受けた加算結果の論理和を演算し、その演算
結果をCRCフラグとして出力する論理和回路で、上記
加算器8とにより、上記除算回路1からの剰余データと
上記したCRC特有値とに基づき、上記除算回路1に入
力されるデータに対するCRC符号語の正誤を示すCR
Cフラグを出力するフラグ出力手段を構成する。この論
理和回路9からの出力は、受信したCRC符号語に誤り
がなければ、復号CRC符号多項式DC(X)は0、つま
り、上記加算器8からの加算結果が0を示しているた
め、CRC符号語には誤りがないことを意味する、この
実施の形態1では“H”レベルを出力する。誤りがあれ
ば、上記加算器8からの加算結果における少なくとも1
つのビットが1を示しているため、CRC符号語には誤
りがあることを意味する、この実施の形態1では“L”
レベルを示すCRCフラグ(比較結果信号)を出力す
る。
果を受け、受けた加算結果の論理和を演算し、その演算
結果をCRCフラグとして出力する論理和回路で、上記
加算器8とにより、上記除算回路1からの剰余データと
上記したCRC特有値とに基づき、上記除算回路1に入
力されるデータに対するCRC符号語の正誤を示すCR
Cフラグを出力するフラグ出力手段を構成する。この論
理和回路9からの出力は、受信したCRC符号語に誤り
がなければ、復号CRC符号多項式DC(X)は0、つま
り、上記加算器8からの加算結果が0を示しているた
め、CRC符号語には誤りがないことを意味する、この
実施の形態1では“H”レベルを出力する。誤りがあれ
ば、上記加算器8からの加算結果における少なくとも1
つのビットが1を示しているため、CRC符号語には誤
りがあることを意味する、この実施の形態1では“L”
レベルを示すCRCフラグ(比較結果信号)を出力す
る。
【0061】なお、上記した除算回路1及び加算器8に
よってCRC符号発生回路Iを構成し、上記した除算回
路1、加算器8及び論理和回路9によって符号誤り検出
回路IIを構成している。
よってCRC符号発生回路Iを構成し、上記した除算回
路1、加算器8及び論理和回路9によって符号誤り検出
回路IIを構成している。
【0062】そして、このように構成されたCRC回路
は、図3に示す符号化/復号システムに組み込まれる。
図3において、50は上記図1に示したCRC回路、5
1は符号化時に、CRC符号語の複数ビットのデータを
記憶し、その記憶内容を上記CRC回路50に伝達する
とともに、複数ビットの固定パターンと上記CRC回路
50にて生成された複数ビットのCRC符号とに合成さ
れてCRC符号語として内部バス57及び外部バス58
を介して他のシステムに送信され、符号誤り検出時に、
外部バス58及び内部バス57を介して入力される符号
化/復号用データ一時記憶手段の複数ビットのデータを
記憶し、その記憶内容を上記CRC回路50に伝達する
符号化/復号用データ一時記憶手段である。
は、図3に示す符号化/復号システムに組み込まれる。
図3において、50は上記図1に示したCRC回路、5
1は符号化時に、CRC符号語の複数ビットのデータを
記憶し、その記憶内容を上記CRC回路50に伝達する
とともに、複数ビットの固定パターンと上記CRC回路
50にて生成された複数ビットのCRC符号とに合成さ
れてCRC符号語として内部バス57及び外部バス58
を介して他のシステムに送信され、符号誤り検出時に、
外部バス58及び内部バス57を介して入力される符号
化/復号用データ一時記憶手段の複数ビットのデータを
記憶し、その記憶内容を上記CRC回路50に伝達する
符号化/復号用データ一時記憶手段である。
【0063】52は符号誤り検出時に、外部バス58及
び内部バス57を介して入力されるCRC符号語の複数
ビットのCRC符号を記憶し、その記憶内容を上記CR
C回路50に伝達する符号化CRC符号一時記憶手段
で、上記符号化/復号用データ一時記憶手段51とでC
RC符号語の記憶手段53を構成し、DRAM、SRA
MやFIFO等によって形成される。54は上記したC
RC特有値を記憶しており、CRC特有値を上記CRC
回路50に伝達するCRC特有値記憶手段で、複数ビッ
ト(この実施の形態1では32ビット)のCRC特有値
をパラレルに出力できるとともに、CRC特有値をセッ
トアブルに記憶できるROM等によって形成される。
び内部バス57を介して入力されるCRC符号語の複数
ビットのCRC符号を記憶し、その記憶内容を上記CR
C回路50に伝達する符号化CRC符号一時記憶手段
で、上記符号化/復号用データ一時記憶手段51とでC
RC符号語の記憶手段53を構成し、DRAM、SRA
MやFIFO等によって形成される。54は上記したC
RC特有値を記憶しており、CRC特有値を上記CRC
回路50に伝達するCRC特有値記憶手段で、複数ビッ
ト(この実施の形態1では32ビット)のCRC特有値
をパラレルに出力できるとともに、CRC特有値をセッ
トアブルに記憶できるROM等によって形成される。
【0064】55は符号化時に複数ビット(この実施の
形態1では32ビット)の“0”情報を上記CRC回路
50に伝達する“0”発生手段で、上記CRC回路50
に入力されるクロック信号に同期して複数ビット分の
“L”レベル(この実施の形態1では接地電位)を出力
する。符号化/復号システム56はこれらCRC回路5
0、符号化/復号用データ一時記憶手段51、符号化C
RC符号一時記憶手段52、CRC特有値記憶手段5
3、CRC特有値記憶手段54、及び“0”発生手段5
5を備えている。
形態1では32ビット)の“0”情報を上記CRC回路
50に伝達する“0”発生手段で、上記CRC回路50
に入力されるクロック信号に同期して複数ビット分の
“L”レベル(この実施の形態1では接地電位)を出力
する。符号化/復号システム56はこれらCRC回路5
0、符号化/復号用データ一時記憶手段51、符号化C
RC符号一時記憶手段52、CRC特有値記憶手段5
3、CRC特有値記憶手段54、及び“0”発生手段5
5を備えている。
【0065】次に、上記のように構成されたCRC回路
の動作について符号化時、及び符号誤り検出時に分けて
説明する。 [符号化時]まず、符号化CRC符号を生成する前に、
除算回路1のリセット信号入力端4に“L”レベルのリ
セット信号restを与え、除算回路1におけるすべて
の記憶手段2(1)〜2(32)の記憶部2hのフリップフロ
ップ回路2h(2)の記憶内容をリセット、つまり、
“0”に初期化する。
の動作について符号化時、及び符号誤り検出時に分けて
説明する。 [符号化時]まず、符号化CRC符号を生成する前に、
除算回路1のリセット信号入力端4に“L”レベルのリ
セット信号restを与え、除算回路1におけるすべて
の記憶手段2(1)〜2(32)の記憶部2hのフリップフロ
ップ回路2h(2)の記憶内容をリセット、つまり、
“0”に初期化する。
【0066】除算回路1におけるすべての記憶手段2
(1)〜2(32)は、初期化された後、それぞれのリセット
信号が“H”レベルにされてセット状態にされる。この
状態において、図6の(a)に示すように、符号化/復
号用データ一時記憶手段51に一時記憶されたCRC符
号語の複数のデータと“0”発生手段55からの“0”
情報が、図6の(b)に示すクロック信号clkに同期
して除算回路1の符号データ入力端3に与えられる。
(1)〜2(32)は、初期化された後、それぞれのリセット
信号が“H”レベルにされてセット状態にされる。この
状態において、図6の(a)に示すように、符号化/復
号用データ一時記憶手段51に一時記憶されたCRC符
号語の複数のデータと“0”発生手段55からの“0”
情報が、図6の(b)に示すクロック信号clkに同期
して除算回路1の符号データ入力端3に与えられる。
【0067】この時の除算回路1の符号データ入力端3
へのCRC符号語のデータの入力は、図5に示すヘッダ
部分21の第1バイトのヘッダ21aから第4バイトの
ヘッダ21dの順に、各バイトにおいて第0ビットから
第7ビットの順に入力され、その後、データ部分22が
第1バイトから第2048バイトの順に、各バイトにお
いて第0ビットから第7ビットの順に入力される。その
後、“0”発生手段55からの“0”情報が32ビット
連続して入力される。
へのCRC符号語のデータの入力は、図5に示すヘッダ
部分21の第1バイトのヘッダ21aから第4バイトの
ヘッダ21dの順に、各バイトにおいて第0ビットから
第7ビットの順に入力され、その後、データ部分22が
第1バイトから第2048バイトの順に、各バイトにお
いて第0ビットから第7ビットの順に入力される。その
後、“0”発生手段55からの“0”情報が32ビット
連続して入力される。
【0068】このようにして入力される、CRC符号語
の複数のデータ及び“0”情報は、入力制御端5に入力
されるデータ入力制御信号enbl及びクロック信号入
力端6に入力されるクロック信号clkに基づいて、ビ
ット毎に除算回路1に取り込まれ、除算されてその除算
結果の剰余データが除算回路1の記憶手段2(1)〜2(3
2)に記憶される
の複数のデータ及び“0”情報は、入力制御端5に入力
されるデータ入力制御信号enbl及びクロック信号入
力端6に入力されるクロック信号clkに基づいて、ビ
ット毎に除算回路1に取り込まれ、除算されてその除算
結果の剰余データが除算回路1の記憶手段2(1)〜2(3
2)に記憶される
【0069】この点について、さらに詳述する。データ
入力制御端5に入力されるデータ入力制御信号enbl
は、符号データ入力端3に入力されるCRC符号語にデ
ータの欠落がないと“L”レベルになっており、例え
ば、図6の(a)に示す0番目、1番目、4番目及び5
番目のビットのデータが入力される期間と2番目及び3
番目のビットのデータが入力される最初のクロック期間
に“L”レベルになっており、各記憶手段2(1)〜2(3
2)における記憶部2hのセレクタ2h(1)に対して、論
理回路2gからの出力を選択させるように働く。
入力制御端5に入力されるデータ入力制御信号enbl
は、符号データ入力端3に入力されるCRC符号語にデ
ータの欠落がないと“L”レベルになっており、例え
ば、図6の(a)に示す0番目、1番目、4番目及び5
番目のビットのデータが入力される期間と2番目及び3
番目のビットのデータが入力される最初のクロック期間
に“L”レベルになっており、各記憶手段2(1)〜2(3
2)における記憶部2hのセレクタ2h(1)に対して、論
理回路2gからの出力を選択させるように働く。
【0070】従って、この期間、除算回路1における各
記憶手段2(1)〜2(32)はシフトレジスタとして機能す
るようにされ、各記憶手段2(1)〜2(32)における記憶
部2hのフリップフロップ回路2h(2)は、クロック信
号入力端6に入力されるクロック信号clkの立ち上が
りに同期してセレクタ2h(1)を介して入力される論理
回路2gからの出力又は第1の入力ノード2aからの情
報を取り込み、記憶内容を取り込んだ内容に変更して一
時記憶するとともに対応したパラレルデータ出力端7
(1)〜7(32)に出力する。
記憶手段2(1)〜2(32)はシフトレジスタとして機能す
るようにされ、各記憶手段2(1)〜2(32)における記憶
部2hのフリップフロップ回路2h(2)は、クロック信
号入力端6に入力されるクロック信号clkの立ち上が
りに同期してセレクタ2h(1)を介して入力される論理
回路2gからの出力又は第1の入力ノード2aからの情
報を取り込み、記憶内容を取り込んだ内容に変更して一
時記憶するとともに対応したパラレルデータ出力端7
(1)〜7(32)に出力する。
【0071】なお、初段の記憶手段2(1)における論理
回路2gは、符号データ入力端3に入力されるCRC符
号語のデータ及び“0”情報と最終段の記憶手段(32)に
おける記憶部2hからの出力との排他的論理和を演算し
て対応の記憶部2hに出力している。2段目以降の第1
のグループにおける記憶手段2(2)〜2(32)における論
理回路2gは、前段の記憶手段2(1)〜2(31)の記憶部
2hからの出力と最終段の記憶手段(32)における記憶部
2hからの出力との排他的論理和を演算して対応の記憶
部2hに出力している。また、2段目以降の第2のグル
ープにおける記憶部2hは前段の記憶手段2(1)〜2(3
1)の記憶部2hからの出力を直接受けている。
回路2gは、符号データ入力端3に入力されるCRC符
号語のデータ及び“0”情報と最終段の記憶手段(32)に
おける記憶部2hからの出力との排他的論理和を演算し
て対応の記憶部2hに出力している。2段目以降の第1
のグループにおける記憶手段2(2)〜2(32)における論
理回路2gは、前段の記憶手段2(1)〜2(31)の記憶部
2hからの出力と最終段の記憶手段(32)における記憶部
2hからの出力との排他的論理和を演算して対応の記憶
部2hに出力している。また、2段目以降の第2のグル
ープにおける記憶部2hは前段の記憶手段2(1)〜2(3
1)の記憶部2hからの出力を直接受けている。
【0072】一方、符号データ入力端3に入力されるC
RC符号語のデータに欠落があると、データ入力制御端
5に入力されるデータ入力制御信号enblは、“H”
レベルになる。例えば、図6の(a)に示す2番目及び
3番目のビットのデータが入力される2回目以降のクロ
ック期間に“H”レベルになる。“H”レベルであるデ
ータ入力制御信号enblは、各記憶手段2(1)〜2(3
2)における記憶部2hのセレクタ2h(1)に対して、自
己の記憶部2hのフリップフロップ回路2h(2)からの
出力を選択させるように働く。
RC符号語のデータに欠落があると、データ入力制御端
5に入力されるデータ入力制御信号enblは、“H”
レベルになる。例えば、図6の(a)に示す2番目及び
3番目のビットのデータが入力される2回目以降のクロ
ック期間に“H”レベルになる。“H”レベルであるデ
ータ入力制御信号enblは、各記憶手段2(1)〜2(3
2)における記憶部2hのセレクタ2h(1)に対して、自
己の記憶部2hのフリップフロップ回路2h(2)からの
出力を選択させるように働く。
【0073】従って、この期間、除算回路1における各
記憶手段2(1)〜2(32)は自己の記憶内容を保持するよ
うに機能させられ、各記憶手段2(1)〜2(32)における
記憶部2hのフリップフロップ回路2h(2)は、クロッ
ク信号入力端6に入力されるクロック信号clkの立ち
上がりに同期してセレクタ2h(1)を介して入力される
自己の記憶部2hのフリップフロップ回路2h(2)から
の出力を取り込むため、記憶内容は維持される。
記憶手段2(1)〜2(32)は自己の記憶内容を保持するよ
うに機能させられ、各記憶手段2(1)〜2(32)における
記憶部2hのフリップフロップ回路2h(2)は、クロッ
ク信号入力端6に入力されるクロック信号clkの立ち
上がりに同期してセレクタ2h(1)を介して入力される
自己の記憶部2hのフリップフロップ回路2h(2)から
の出力を取り込むため、記憶内容は維持される。
【0074】このようにして、CRC符号語のデータ及
び“0”情報は、除算回路1によって除算され、その除
算結果の剰余データが除算回路1のパラレルデータ出力
端7(1)〜7(32)から出力される。
び“0”情報は、除算回路1によって除算され、その除
算結果の剰余データが除算回路1のパラレルデータ出力
端7(1)〜7(32)から出力される。
【0075】この除算回路1のパラレルデータ出力端7
(1)〜7(32)から出力される剰余データは、加算器8の
第1の入力端Aに入力され、第2の入力端Bに入力され
る上記したCRC特有値と加算される。加算器8からの
出力は、上記した数7に基づいた値となり、送信するた
めのCRC符号語のCRC符号(符号化CRC符号)と
なる。この符号化CRC符号は、対応のCRC符号語に
おける複数ビットの固定パターンと符号化/復号用デー
タ一時記憶手段51に記憶されているデータとに合成さ
れてCRC符号語として内部バス57及び外部バス58
を介して他のシステムに送信される。
(1)〜7(32)から出力される剰余データは、加算器8の
第1の入力端Aに入力され、第2の入力端Bに入力され
る上記したCRC特有値と加算される。加算器8からの
出力は、上記した数7に基づいた値となり、送信するた
めのCRC符号語のCRC符号(符号化CRC符号)と
なる。この符号化CRC符号は、対応のCRC符号語に
おける複数ビットの固定パターンと符号化/復号用デー
タ一時記憶手段51に記憶されているデータとに合成さ
れてCRC符号語として内部バス57及び外部バス58
を介して他のシステムに送信される。
【0076】[符号誤り検出時]まず、送られてくるC
RC符号語の誤りを検出する前に、除算回路1のリセッ
ト信号入力端4に“L”レベルのリセット信号rest
を与え、除算回路1におけるすべての記憶手段2(1)〜
2(32)の記憶部2hのフリップフロップ回路2h(2)の
記憶内容をリセット、つまり、“0”に初期化する。除
算回路1におけるすべての記憶手段2(1)〜2(32)は、
初期化された後、それぞれのリセット信号が“H”レベ
ルにされてセット状態にされる。一方、外部バス58及
び内部バス57を介して送られてきたCRC符号語は、
そのデータを符号化/復号用データ一時記憶手段51に
一時記憶され、CRC符号を符号化CRC符号一時記憶
手段52に一時記憶される。
RC符号語の誤りを検出する前に、除算回路1のリセッ
ト信号入力端4に“L”レベルのリセット信号rest
を与え、除算回路1におけるすべての記憶手段2(1)〜
2(32)の記憶部2hのフリップフロップ回路2h(2)の
記憶内容をリセット、つまり、“0”に初期化する。除
算回路1におけるすべての記憶手段2(1)〜2(32)は、
初期化された後、それぞれのリセット信号が“H”レベ
ルにされてセット状態にされる。一方、外部バス58及
び内部バス57を介して送られてきたCRC符号語は、
そのデータを符号化/復号用データ一時記憶手段51に
一時記憶され、CRC符号を符号化CRC符号一時記憶
手段52に一時記憶される。
【0077】記憶手段2(1)〜2(32)のセット状態にお
いて、図6の(a)に示すように、固定パターン10を
除いたCRC符号語、つまり、符号化/復号用データ一
時記憶手段51に一時記憶されたCRC符号語の複数ビ
ットのデータと符号化CRC符号一時記憶手段52に一
時記憶されたCRC符号語のCRC符号とが、図6の
(b)に示すクロック信号clkに同期して除算回路1
の符号データ入力端3に与えられる。
いて、図6の(a)に示すように、固定パターン10を
除いたCRC符号語、つまり、符号化/復号用データ一
時記憶手段51に一時記憶されたCRC符号語の複数ビ
ットのデータと符号化CRC符号一時記憶手段52に一
時記憶されたCRC符号語のCRC符号とが、図6の
(b)に示すクロック信号clkに同期して除算回路1
の符号データ入力端3に与えられる。
【0078】この時の除算回路1の符号データ入力端3
への固定パターン10を除いたCRC符号語の入力は、
図5に示すヘッダ部分21の第1バイトのヘッダ21a
から第4バイトのヘッダ21dの順に、各バイトにおい
て第0ビットから第7ビットの順に入力され、その後、
データ部分22が第1バイトから第2048バイトの順
に、各バイトにおいて第0ビットから第7ビットの順に
入力され、さらに、第1バイトのCRC検出信号30a
から第4バイトのCRC検出信号30dの順に、各バイ
トにおいて第0ビットから第7ビットの順に入力され
る。
への固定パターン10を除いたCRC符号語の入力は、
図5に示すヘッダ部分21の第1バイトのヘッダ21a
から第4バイトのヘッダ21dの順に、各バイトにおい
て第0ビットから第7ビットの順に入力され、その後、
データ部分22が第1バイトから第2048バイトの順
に、各バイトにおいて第0ビットから第7ビットの順に
入力され、さらに、第1バイトのCRC検出信号30a
から第4バイトのCRC検出信号30dの順に、各バイ
トにおいて第0ビットから第7ビットの順に入力され
る。
【0079】このようにして入力される、固定パターン
10を除いたCRC符号語は、上記した符号化時と同様
にして、データ入力制御端5に入力されるデータ入力制
御信号enbl及びクロック信号入力端6に入力される
クロック信号clkに基づいて、ビット毎に除算回路1
に取り込まれ、除算されてその除算結果の剰余データが
除算回路1のパラレルデータ出力端7(1)〜7(32)から
出力される。
10を除いたCRC符号語は、上記した符号化時と同様
にして、データ入力制御端5に入力されるデータ入力制
御信号enbl及びクロック信号入力端6に入力される
クロック信号clkに基づいて、ビット毎に除算回路1
に取り込まれ、除算されてその除算結果の剰余データが
除算回路1のパラレルデータ出力端7(1)〜7(32)から
出力される。
【0080】この除算回路1のパラレルデータ出力端7
(1)〜7(32)から出力される剰余データは、加算器8の
第1の入力端Aに入力され、第2の入力端Bに入力され
る上記したCRC特有値と加算される。加算器8からの
出力は、上記した数11に基づいた値となる。この加算
結果からの出力は、論理和回路9に入力され、論理和回
路9にて論理和演算される。
(1)〜7(32)から出力される剰余データは、加算器8の
第1の入力端Aに入力され、第2の入力端Bに入力され
る上記したCRC特有値と加算される。加算器8からの
出力は、上記した数11に基づいた値となる。この加算
結果からの出力は、論理和回路9に入力され、論理和回
路9にて論理和演算される。
【0081】受信したCRC符号語に誤りがなければ、
上記加算器8からの加算結果が0を示しているため、C
RC符号語には誤りがないことを意味するCRCフラグ
を論理和回路9が出力する。この時、加算結果である復
号CRC符号多項式DC(X)は0、つまり、復号CRC
符号は0を示している。その結果、符号化/復号システ
ム56では、受信したCRC符号語に誤りが無いことを
認識できたため、以降の処理が行われる。
上記加算器8からの加算結果が0を示しているため、C
RC符号語には誤りがないことを意味するCRCフラグ
を論理和回路9が出力する。この時、加算結果である復
号CRC符号多項式DC(X)は0、つまり、復号CRC
符号は0を示している。その結果、符号化/復号システ
ム56では、受信したCRC符号語に誤りが無いことを
認識できたため、以降の処理が行われる。
【0082】また、受信したCRC符号語に誤りがあれ
ば、加算器8からの加算結果における少なくとも1つの
ビットが1を示しているため、CRC符号語には誤りが
あることを意味するCRCフラグを論理和回路9が出力
する。この時、加算結果である復号CRC符号多項式D
C(X)は0以外の値、つまり、復号CRC符号は0以外
の値を示している。その結果、符号化/復号システム5
6では、受信したCRC符号語に誤りがあることを認識
し、以降の処理を中断する。この時、加算器8から出力
される復号CRC符号を用いて、CRC符号語のCRC
符号を訂正等すればよい。
ば、加算器8からの加算結果における少なくとも1つの
ビットが1を示しているため、CRC符号語には誤りが
あることを意味するCRCフラグを論理和回路9が出力
する。この時、加算結果である復号CRC符号多項式D
C(X)は0以外の値、つまり、復号CRC符号は0以外
の値を示している。その結果、符号化/復号システム5
6では、受信したCRC符号語に誤りがあることを認識
し、以降の処理を中断する。この時、加算器8から出力
される復号CRC符号を用いて、CRC符号語のCRC
符号を訂正等すればよい。
【0083】このように構成されたCRC回路にあって
は、符号化時に、CRC符号語の全ビット数より少ない
ビット数となる、CRC符号語のデータと複数ビットの
“0”情報との除算結果に基づく剰余データを、固定パ
ターン10の内容とデータ20及びCRC符号30の符
号長とに影響を受けるものの、データ20及びCRC符
号30の内容に影響を受けないCRC特有値と加算する
ことによって、CRC符号語を得ているため、固定パタ
ーン10を除算回路1に入力せずにCRC符号が得ら
れ、高速にCRC符号の生成ができるという効果(以
下、第1の効果と称す)を有する。
は、符号化時に、CRC符号語の全ビット数より少ない
ビット数となる、CRC符号語のデータと複数ビットの
“0”情報との除算結果に基づく剰余データを、固定パ
ターン10の内容とデータ20及びCRC符号30の符
号長とに影響を受けるものの、データ20及びCRC符
号30の内容に影響を受けないCRC特有値と加算する
ことによって、CRC符号語を得ているため、固定パタ
ーン10を除算回路1に入力せずにCRC符号が得ら
れ、高速にCRC符号の生成ができるという効果(以
下、第1の効果と称す)を有する。
【0084】また、符号誤り検出時に、固定パターン1
0を除いたCRC符号語の除算結果に基づく剰余データ
を、CRC特有値と加算し、その加算結果の論理和を演
算することによって、CRCフラグ(誤り検出信号)を
得ているため、固定パターン10を除算回路1に入力せ
ずにCRCフラグが得られ、高速にCRC符号語の誤り
検出が行えるという効果(以下、第2の効果と称す)を
有する。
0を除いたCRC符号語の除算結果に基づく剰余データ
を、CRC特有値と加算し、その加算結果の論理和を演
算することによって、CRCフラグ(誤り検出信号)を
得ているため、固定パターン10を除算回路1に入力せ
ずにCRCフラグが得られ、高速にCRC符号語の誤り
検出が行えるという効果(以下、第2の効果と称す)を
有する。
【0085】さらに、除算回路1を、データ入力制御信
号に基づいて、除算回路1を構成する各記憶手段2(1)
〜2(32)がシフトレジスタとして機能するか、自己の記
憶内容を保持するかを選択的に行っているものとしてい
るため、除算回路1に、たとえ、不定期に入力、例え
ば、図6の(a)に示すような間欠データとして入力さ
れたとしても、除算回路1による除算が正確に行えると
いう効果(以下、第3の効果と称す)を有する。
号に基づいて、除算回路1を構成する各記憶手段2(1)
〜2(32)がシフトレジスタとして機能するか、自己の記
憶内容を保持するかを選択的に行っているものとしてい
るため、除算回路1に、たとえ、不定期に入力、例え
ば、図6の(a)に示すような間欠データとして入力さ
れたとしても、除算回路1による除算が正確に行えると
いう効果(以下、第3の効果と称す)を有する。
【0086】なお、上記したCRC回路においては、C
RC符号語を、図4及び図5に示すCD−ROM MO
DE1におけるCRC符号語としたものとして説明した
が、図7に示すように、CD−ROM MODE2にお
けるCRC符号語に対しても同様に適用できるものであ
る。すなわち、CD−ROM MODE2におけるCR
C符号語は、図7に示すように、12バイト同期信号か
らなる固定パターン10がCRC符号語の対象となら
ず、8バイトのサブヘッダ部分23と、2048バイト
のデータ部分とからなるデータ20と、4バイトのCR
C符号30とを対象としているものである。
RC符号語を、図4及び図5に示すCD−ROM MO
DE1におけるCRC符号語としたものとして説明した
が、図7に示すように、CD−ROM MODE2にお
けるCRC符号語に対しても同様に適用できるものであ
る。すなわち、CD−ROM MODE2におけるCR
C符号語は、図7に示すように、12バイト同期信号か
らなる固定パターン10がCRC符号語の対象となら
ず、8バイトのサブヘッダ部分23と、2048バイト
のデータ部分とからなるデータ20と、4バイトのCR
C符号30とを対象としているものである。
【0087】この場合、符号化時には、このCRC符号
語を、8バイトのサブヘッダ部分23、2048バイト
のデータ部分22、4バイトの“0”情報の順に、上記
と同様にして順次除算回路1に入力し、除算し、その除
算結果による剰余データとCRC特有値とを加算器8に
て加算し、符号化CRC符号を得る。また、符号誤り検
出時には、上記CRC符号語を、8バイトのサブヘッダ
部分23、2048バイトのデータ部分22、4バイト
のCRC符号300の順に、上記と同様にして順次除算
回路1に入力し、除算し、その除算結果による剰余デー
タとCRC特有値とを加算器8によって加算し、この加
算結果を論理和回路9にて論理和演算してCRCフラグ
として出力すればよい。
語を、8バイトのサブヘッダ部分23、2048バイト
のデータ部分22、4バイトの“0”情報の順に、上記
と同様にして順次除算回路1に入力し、除算し、その除
算結果による剰余データとCRC特有値とを加算器8に
て加算し、符号化CRC符号を得る。また、符号誤り検
出時には、上記CRC符号語を、8バイトのサブヘッダ
部分23、2048バイトのデータ部分22、4バイト
のCRC符号300の順に、上記と同様にして順次除算
回路1に入力し、除算し、その除算結果による剰余デー
タとCRC特有値とを加算器8によって加算し、この加
算結果を論理和回路9にて論理和演算してCRCフラグ
として出力すればよい。
【0088】また、上記したCRC回路においては、除
算回路1に、符号データ入力端3からシリアルに1ビッ
ト幅で入力するものとして説明したが、複数ビット幅で
入力するものとしてもよい。要は、除算回路1にて、上
記したCRC符号語の生成多項式g(X)に基づいた除算
による剰余データが得られるものであれば、除算回路1
へのCRC符号語の入力形態、除算回路1の構成に特に
こだわらないものである。
算回路1に、符号データ入力端3からシリアルに1ビッ
ト幅で入力するものとして説明したが、複数ビット幅で
入力するものとしてもよい。要は、除算回路1にて、上
記したCRC符号語の生成多項式g(X)に基づいた除算
による剰余データが得られるものであれば、除算回路1
へのCRC符号語の入力形態、除算回路1の構成に特に
こだわらないものである。
【0089】実施の形態2.図8及び図9は、この発明
の実施の形態2を示すものであり、上記した実施の形態
1に対して以下の点が相違するだけであり、その他の点
については同様である。すなわち、実施の形態1に示す
ものが、除算回路1を構成する各記憶手段2(1)〜2(3
2)の記憶部2hを、データ入力制御信号(イネーブル信
号)enblに基づいてシフトレジスタとして機能させ
るか、自己の記憶内容を維持させる(データ保持)かを
選択的にできるようにセレクタ2h(1)とフリップフロ
ップ回路2h(2)からなる記憶回路とによって構成して
いるのに対して、この実施の形態2に示すものは、各記
憶手段2(1)〜2(32)の記憶部2hを、図9に示すよう
に、セレクタ2h(1)を削除し、フリップフロップ回路
2h(2)からなる記憶回路のみによって構成し、フリッ
プフロップ回路2h(2)の入力ノードDが直接論理回路
2g又は第1の入力ノード2aからの出力を受けるよう
にした点で相違する。その他の点については同様の構成
をしているものである。なお、図8及び図9において、
図1に示す符号と同一符号は、同一又は相当部分を示し
ている。
の実施の形態2を示すものであり、上記した実施の形態
1に対して以下の点が相違するだけであり、その他の点
については同様である。すなわち、実施の形態1に示す
ものが、除算回路1を構成する各記憶手段2(1)〜2(3
2)の記憶部2hを、データ入力制御信号(イネーブル信
号)enblに基づいてシフトレジスタとして機能させ
るか、自己の記憶内容を維持させる(データ保持)かを
選択的にできるようにセレクタ2h(1)とフリップフロ
ップ回路2h(2)からなる記憶回路とによって構成して
いるのに対して、この実施の形態2に示すものは、各記
憶手段2(1)〜2(32)の記憶部2hを、図9に示すよう
に、セレクタ2h(1)を削除し、フリップフロップ回路
2h(2)からなる記憶回路のみによって構成し、フリッ
プフロップ回路2h(2)の入力ノードDが直接論理回路
2g又は第1の入力ノード2aからの出力を受けるよう
にした点で相違する。その他の点については同様の構成
をしているものである。なお、図8及び図9において、
図1に示す符号と同一符号は、同一又は相当部分を示し
ている。
【0090】このように構成されたものにあっても、除
算回路1に入力される符号化入力データ及び誤り検出時
入力データが、クロック信号入力端6に入力されるクロ
ック信号clkの立ち上がり時に必ず次のビットのデー
タが入力されるように、符号データ入力端3に入力され
れば、除算回路1において、実施の形態1と同様に除算
して、その除算結果による剰余データを出力することに
なる。
算回路1に入力される符号化入力データ及び誤り検出時
入力データが、クロック信号入力端6に入力されるクロ
ック信号clkの立ち上がり時に必ず次のビットのデー
タが入力されるように、符号データ入力端3に入力され
れば、除算回路1において、実施の形態1と同様に除算
して、その除算結果による剰余データを出力することに
なる。
【0091】なお、除算回路1に入力される符号化入力
データ及び誤り検出時入力データが、符号データ入力端
3に欠落データがない状態で入力されるものであれば、
実施の形態1と同様のクロック信号clkでよく、ま
た、欠落データを有する間欠データの状態で符号データ
入力端3に入力されるものであれば、CRC符号語とし
て次のビットに変化するタイミングをとらえて、そのタ
イミングにて立ち上がるクロック信号をクロック信号入
力端6に入力するようにすればよい。従って、このよう
に構成されたものにあっても、上記した実施の形態1に
て示した第1及び第2の効果を有するものである。
データ及び誤り検出時入力データが、符号データ入力端
3に欠落データがない状態で入力されるものであれば、
実施の形態1と同様のクロック信号clkでよく、ま
た、欠落データを有する間欠データの状態で符号データ
入力端3に入力されるものであれば、CRC符号語とし
て次のビットに変化するタイミングをとらえて、そのタ
イミングにて立ち上がるクロック信号をクロック信号入
力端6に入力するようにすればよい。従って、このよう
に構成されたものにあっても、上記した実施の形態1に
て示した第1及び第2の効果を有するものである。
【0092】実施の形態3.図10は、この発明の実施
の形態3を示すものであり、上記した実施の形態1に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態1に示すものに
対して、第1に、除算回路1が、パラレルデータ出力端
7(1)〜7(32)の他に、剰余データを1ビットづつシリ
アルに出力するシリアルデータ出力端7(0)を有してい
る点である。このシリアルデータ出力端7(0)は最終段
の記憶手段2(32)における出力ノード2fに接続され
る。
の形態3を示すものであり、上記した実施の形態1に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態1に示すものに
対して、第1に、除算回路1が、パラレルデータ出力端
7(1)〜7(32)の他に、剰余データを1ビットづつシリ
アルに出力するシリアルデータ出力端7(0)を有してい
る点である。このシリアルデータ出力端7(0)は最終段
の記憶手段2(32)における出力ノード2fに接続され
る。
【0093】第2に、除算回路1がシリアルデータ出力
端7(0)を有することによって、最終段の記憶手段2(3
2)における出力ノード2fと第1のグループに分類され
る各記憶手段、この実施の形態3においては、初段、
2、4、5、16、17、及び32段目の7個の記憶手
段2(1)、2(2)、2(4)、2(5)、2(16)、2(17)、2(3
2)の第2の入力ノード2bとの間に設けられ、除算を行
う時に、最終段の記憶手段2(32)における出力ノード2
fと第1のグループに分類される各記憶手段における第
2の入力ノード2bとを導通状態(以下、オン状態と称
す)とし、剰余データをシリアルデータ出力端7(0)か
ら出力する時、第1のグループに分類される各記憶手段
における第2の入力ノード2bに、“0”情報を与える
(以下、オフ状態と称す)第1の切替手段60を備えて
いる点である。
端7(0)を有することによって、最終段の記憶手段2(3
2)における出力ノード2fと第1のグループに分類され
る各記憶手段、この実施の形態3においては、初段、
2、4、5、16、17、及び32段目の7個の記憶手
段2(1)、2(2)、2(4)、2(5)、2(16)、2(17)、2(3
2)の第2の入力ノード2bとの間に設けられ、除算を行
う時に、最終段の記憶手段2(32)における出力ノード2
fと第1のグループに分類される各記憶手段における第
2の入力ノード2bとを導通状態(以下、オン状態と称
す)とし、剰余データをシリアルデータ出力端7(0)か
ら出力する時、第1のグループに分類される各記憶手段
における第2の入力ノード2bに、“0”情報を与える
(以下、オフ状態と称す)第1の切替手段60を備えて
いる点である。
【0094】第3に、、除算回路1が除算結果をシリア
ルデータ出力端7(0)から1ビットづつシリアルに出力
できるため、符号化CRC符号及び復号CRC符号を出
力する加算器8aを除算回路1のシリアルデータ出力端
7(0)からの剰余データと、1ビットづつシリアルに入
力されるCRC特有値とを、1ビット単位にて加算し、
1ビットづつシリアルに出力するものとした点である。
加算器8aは、この実施の形態3では、排他的論理和回
路を用いている。
ルデータ出力端7(0)から1ビットづつシリアルに出力
できるため、符号化CRC符号及び復号CRC符号を出
力する加算器8aを除算回路1のシリアルデータ出力端
7(0)からの剰余データと、1ビットづつシリアルに入
力されるCRC特有値とを、1ビット単位にて加算し、
1ビットづつシリアルに出力するものとした点である。
加算器8aは、この実施の形態3では、排他的論理和回
路を用いている。
【0095】第4に、加算器8aにCRC特有値を1ビ
ット単位にて入力させるため、CRC特有値記憶手段5
4を、CRC特有値をパラレルに出力できるとともに、
シリアルに出力できるようにした点である。第5に、フ
ラグ出力手段を、符号誤り検出時に、上記除算回路1の
パラレルデータ出力端7(1)〜7(32)からの剰余データ
とCRC特有値記憶手段54からパラレルに出力される
CRC特有値とを比較し、その比較結果をCRCフラグ
として出力する比較器9aとした点である。その他の点
については同様の構成をしているものである。なお、図
10において、図1に示す符号と同一符号は、同一又は
相当部分を示している。
ット単位にて入力させるため、CRC特有値記憶手段5
4を、CRC特有値をパラレルに出力できるとともに、
シリアルに出力できるようにした点である。第5に、フ
ラグ出力手段を、符号誤り検出時に、上記除算回路1の
パラレルデータ出力端7(1)〜7(32)からの剰余データ
とCRC特有値記憶手段54からパラレルに出力される
CRC特有値とを比較し、その比較結果をCRCフラグ
として出力する比較器9aとした点である。その他の点
については同様の構成をしているものである。なお、図
10において、図1に示す符号と同一符号は、同一又は
相当部分を示している。
【0096】次に、このように構成されたCRC回路の
動作について符号化時、及び符号誤り検出時に分けて説
明する。 [符号化時]まず、符号化CRC符号を生成する前に、
除算回路1のリセット信号入力端4に“L”レベルのリ
セット信号restを与え、除算回路1におけるすべて
の記憶手段2(1)〜2(32)の記憶部2hのフリップフロ
ップ回路2h(2)の記憶内容をリセット、つまり、
“0”に初期化する。また、第1の切替手段60はオン
状態にされる。
動作について符号化時、及び符号誤り検出時に分けて説
明する。 [符号化時]まず、符号化CRC符号を生成する前に、
除算回路1のリセット信号入力端4に“L”レベルのリ
セット信号restを与え、除算回路1におけるすべて
の記憶手段2(1)〜2(32)の記憶部2hのフリップフロ
ップ回路2h(2)の記憶内容をリセット、つまり、
“0”に初期化する。また、第1の切替手段60はオン
状態にされる。
【0097】除算回路1におけるすべての記憶手段2
(1)〜2(32)は、初期化された後、それぞれのリセット
信号が“H”レベルにされてセット状態にされる。この
状態において、図6の(a)に示すように、符号化/復
号用データ一時記憶手段51に一時記憶されたCRC符
号語の複数のデータと“0”発生手段55からの“0”
情報が、図6の(b)に示すクロック信号clkに同期
して除算回路1の符号データ入力端3に与えられる。こ
の時の除算回路1の符号データ入力端3へのCRC符号
語のデータの入力は、上記した実施の形態1と同様に行
われる。
(1)〜2(32)は、初期化された後、それぞれのリセット
信号が“H”レベルにされてセット状態にされる。この
状態において、図6の(a)に示すように、符号化/復
号用データ一時記憶手段51に一時記憶されたCRC符
号語の複数のデータと“0”発生手段55からの“0”
情報が、図6の(b)に示すクロック信号clkに同期
して除算回路1の符号データ入力端3に与えられる。こ
の時の除算回路1の符号データ入力端3へのCRC符号
語のデータの入力は、上記した実施の形態1と同様に行
われる。
【0098】このようにして入力される、CRC符号語
のデータ及び“0”情報は、データ入力制御端5に入力
されるデータ入力制御信号enbl及びクロック信号入
力端6に入力されるクロック信号clkに基づいて、ビ
ット毎に除算回路1に取り込まれ、上記した実施の形態
1と同様に除算されてその除算結果の剰余データが除算
回路1の記憶手段2(1)〜2(32)に記憶される。
のデータ及び“0”情報は、データ入力制御端5に入力
されるデータ入力制御信号enbl及びクロック信号入
力端6に入力されるクロック信号clkに基づいて、ビ
ット毎に除算回路1に取り込まれ、上記した実施の形態
1と同様に除算されてその除算結果の剰余データが除算
回路1の記憶手段2(1)〜2(32)に記憶される。
【0099】CRC符号語のデータ及び“0”情報がす
べて入力され、除算回路1によって除算が終了すると、
第1の切替手段60はオフ状態とされる。その結果、第
1のグループに分類される各記憶手段、つまり、初段、
2、4、5、16、17、及び32段目の7個の記憶手
段2(1)、2(2)、2(4)、2(5)、2(16)、2(17)、2(3
2)の第2の入力ノード2bには“0”情報が与えられ
る。従って、第1のグループに分類される各記憶手段の
論理回路2gは、第1の入力ノード2aに入力された情
報をそのまま記憶部2hに伝達することになる。よっ
て、除算回路1は記憶手段2(1)〜2(32)に記憶された
記憶内容を、クロック信号入力端6に入力されるクロッ
ク信号clkに同期して1ビットづつ順次次段へ伝達す
るシフトレジスタとして機能し、シリアルデータ出力端
7(0)から剰余データが1ビットづつシリアルに出力さ
れることになる。
べて入力され、除算回路1によって除算が終了すると、
第1の切替手段60はオフ状態とされる。その結果、第
1のグループに分類される各記憶手段、つまり、初段、
2、4、5、16、17、及び32段目の7個の記憶手
段2(1)、2(2)、2(4)、2(5)、2(16)、2(17)、2(3
2)の第2の入力ノード2bには“0”情報が与えられ
る。従って、第1のグループに分類される各記憶手段の
論理回路2gは、第1の入力ノード2aに入力された情
報をそのまま記憶部2hに伝達することになる。よっ
て、除算回路1は記憶手段2(1)〜2(32)に記憶された
記憶内容を、クロック信号入力端6に入力されるクロッ
ク信号clkに同期して1ビットづつ順次次段へ伝達す
るシフトレジスタとして機能し、シリアルデータ出力端
7(0)から剰余データが1ビットづつシリアルに出力さ
れることになる。
【0100】このようにして、CRC符号語のデータ及
び“0”情報は、除算回路1によって除算され、その除
算結果の剰余データが除算回路1のシリアルデータ出力
端7(0)から出力される。この除算回路1のシリアルデ
ータ出力端7(0)から出力される剰余データは、加算器
8aの一方の入力端に入力され、他方の入力端に入力さ
れる上記したCRC特有値と1ビットづづ加算される。
加算器8aからの出力は、上記した数7に基づいた値と
なり、送信するためのCRC符号語のCRC符号(符号
化CRC符号)となる。この符号化CRC符号は、対応
のCRC符号語における複数ビットの固定パターンと符
号化/復号用データ一時記憶手段51に記憶されている
データとに合成されてCRC符号語として内部バス57
及び外部バス58を介して他のシステムに送信される。
び“0”情報は、除算回路1によって除算され、その除
算結果の剰余データが除算回路1のシリアルデータ出力
端7(0)から出力される。この除算回路1のシリアルデ
ータ出力端7(0)から出力される剰余データは、加算器
8aの一方の入力端に入力され、他方の入力端に入力さ
れる上記したCRC特有値と1ビットづづ加算される。
加算器8aからの出力は、上記した数7に基づいた値と
なり、送信するためのCRC符号語のCRC符号(符号
化CRC符号)となる。この符号化CRC符号は、対応
のCRC符号語における複数ビットの固定パターンと符
号化/復号用データ一時記憶手段51に記憶されている
データとに合成されてCRC符号語として内部バス57
及び外部バス58を介して他のシステムに送信される。
【0101】[符号誤り検出時]まず、送られてくるC
RC符号語の誤りを検出する前に、除算回路1のリセッ
ト信号入力端4に“L”レベルのリセット信号rest
を与え、除算回路1におけるすべての記憶手段2(1)〜
2(32)の記憶部2hのフリップフロップ回路2h(2)の
記憶内容をリセット、つまり、“0”に初期化する。ま
た、第1の切替手段60はオン状態にされる。除算回路
1におけるすべての記憶手段2(1)〜2(32)は、初期化
された後、それぞれのリセット信号が“H”レベルにさ
れてセット状態にされる。一方、外部バス58及び内部
バス57を介して送られてきたCRC符号語は、そのデ
ータを符号化/復号用データ一時記憶手段51に一時記
憶され、CRC符号を符号化CRC符号一時記憶手段5
2に一時記憶される。
RC符号語の誤りを検出する前に、除算回路1のリセッ
ト信号入力端4に“L”レベルのリセット信号rest
を与え、除算回路1におけるすべての記憶手段2(1)〜
2(32)の記憶部2hのフリップフロップ回路2h(2)の
記憶内容をリセット、つまり、“0”に初期化する。ま
た、第1の切替手段60はオン状態にされる。除算回路
1におけるすべての記憶手段2(1)〜2(32)は、初期化
された後、それぞれのリセット信号が“H”レベルにさ
れてセット状態にされる。一方、外部バス58及び内部
バス57を介して送られてきたCRC符号語は、そのデ
ータを符号化/復号用データ一時記憶手段51に一時記
憶され、CRC符号を符号化CRC符号一時記憶手段5
2に一時記憶される。
【0102】記憶手段2(1)〜2(32)のセット状態にお
いて、図6の(a)に示すように、固定パターン10を
除いたCRC符号語、つまり、符号化/復号用データ一
時記憶手段51に一時記憶されたCRC符号語の複数ビ
ットのデータと符号化CRC符号一時記憶手段52に一
時記憶されたCRC符号語のCRC符号とが、図6の
(b)に示すクロック信号clkに同期して除算回路1
の符号データ入力端3に与えられる。この時の除算回路
1の符号データ入力端3へのCRC符号語のデータの入
力は、上記した実施の形態1と同様に行われる。
いて、図6の(a)に示すように、固定パターン10を
除いたCRC符号語、つまり、符号化/復号用データ一
時記憶手段51に一時記憶されたCRC符号語の複数ビ
ットのデータと符号化CRC符号一時記憶手段52に一
時記憶されたCRC符号語のCRC符号とが、図6の
(b)に示すクロック信号clkに同期して除算回路1
の符号データ入力端3に与えられる。この時の除算回路
1の符号データ入力端3へのCRC符号語のデータの入
力は、上記した実施の形態1と同様に行われる。
【0103】このようにして入力される固定パターン1
0を除いたCRC符号語は、上記した符号化時と同様に
して、データ入力制御端5に入力されるデータ入力制御
信号enbl及びクロック信号入力端6に入力されるク
ロック信号clkに基づいて、ビット毎に除算回路1に
取り込まれ、除算されてその除算結果の剰余データが除
算回路1の記憶手段2(1)〜2(32)に記憶される。
0を除いたCRC符号語は、上記した符号化時と同様に
して、データ入力制御端5に入力されるデータ入力制御
信号enbl及びクロック信号入力端6に入力されるク
ロック信号clkに基づいて、ビット毎に除算回路1に
取り込まれ、除算されてその除算結果の剰余データが除
算回路1の記憶手段2(1)〜2(32)に記憶される。
【0104】上記除算回路1の記憶手段2(1)〜2(32)
に記憶された剰余データは、パラレルデータ出力端7
(1)〜7(32)から出力される。この出力された剰余デー
タは比較器9aの第1の入力端A1に入力される。比較
器9aでは、この第1の入力端A1に入力される剰余デ
ータと第2の入力端B1に入力されるCRC特有値とを
ビット毎に比較し、すべてのビットにおいて剰余データ
とCRC特有値とが同じであれば、CRC符号語には誤
りがないことを意味する、この実施の形態3では“H”
レベルを、1つのビットでも剰余データとCRC特有値
とが異なったものであれば、CRC符号語には誤りがあ
ることを意味する、この実施の形態3では“L”レベル
を示す比較結果信号(CRCフラグ)を出力する。すな
わち、CRC符号語には誤りがない場合、上記した数1
1において、復号CRC符号多項式DC(X)は0を示す
ため、剰余データ(数11において右辺第2項にて示さ
れる)とCRC特有値(数11において右辺第1項にて
示される)とは同じ値になり、比較器9aからは一致信
号が出力される。
に記憶された剰余データは、パラレルデータ出力端7
(1)〜7(32)から出力される。この出力された剰余デー
タは比較器9aの第1の入力端A1に入力される。比較
器9aでは、この第1の入力端A1に入力される剰余デ
ータと第2の入力端B1に入力されるCRC特有値とを
ビット毎に比較し、すべてのビットにおいて剰余データ
とCRC特有値とが同じであれば、CRC符号語には誤
りがないことを意味する、この実施の形態3では“H”
レベルを、1つのビットでも剰余データとCRC特有値
とが異なったものであれば、CRC符号語には誤りがあ
ることを意味する、この実施の形態3では“L”レベル
を示す比較結果信号(CRCフラグ)を出力する。すな
わち、CRC符号語には誤りがない場合、上記した数1
1において、復号CRC符号多項式DC(X)は0を示す
ため、剰余データ(数11において右辺第2項にて示さ
れる)とCRC特有値(数11において右辺第1項にて
示される)とは同じ値になり、比較器9aからは一致信
号が出力される。
【0105】比較器9aからCRC符号語には誤りがな
いことを意味するCRCフラグが出力されると、符号化
/復号システム56では、受信したCRC符号語に誤り
が無いことを認識できたため、以降の処理が行われる。
また、比較器8aからCRC符号語には誤りがあること
を意味するCRCフラグが出力されると、符号化/復号
システム56では、受信したCRC符号語に誤りがある
ことを認識し、以降の処理を中断する。さらに、第1の
切替手段60をオフ状態にして、上記した符号化時と同
様に、除算回路1をシリアルレジスタとして機能させて
剰余データをシリアルデータ出力端7(0)からシリアル
に出力させるとともに、CRC特有値記憶手段54から
CRC特有値をシリアルに加算器8aに与える。その結
果、比較器8aからは、0でない復号CRC符号が出力
されるため、この出力される復号CRC符号を用いて、
CRC符号語のCRC符号を訂正等すればよい。
いことを意味するCRCフラグが出力されると、符号化
/復号システム56では、受信したCRC符号語に誤り
が無いことを認識できたため、以降の処理が行われる。
また、比較器8aからCRC符号語には誤りがあること
を意味するCRCフラグが出力されると、符号化/復号
システム56では、受信したCRC符号語に誤りがある
ことを認識し、以降の処理を中断する。さらに、第1の
切替手段60をオフ状態にして、上記した符号化時と同
様に、除算回路1をシリアルレジスタとして機能させて
剰余データをシリアルデータ出力端7(0)からシリアル
に出力させるとともに、CRC特有値記憶手段54から
CRC特有値をシリアルに加算器8aに与える。その結
果、比較器8aからは、0でない復号CRC符号が出力
されるため、この出力される復号CRC符号を用いて、
CRC符号語のCRC符号を訂正等すればよい。
【0106】従って、このように構成されたものにあっ
ても、上記した実施の形態1にて示した第1ないし第3
の効果を有するものである。さらに、符号誤り検出時
に、除算回路1のパラレルデータ出力端7(1)〜7(32)
からのデータとCRC特有値とを比較器8aにて比較し
てCRCフラグを出力させているため、さらに、高速に
CRC符号語の誤り検出が行えるという効果(以下、第
4の効果と称す)を有する。しかも、符号誤り検出時
に、CRCフラグがCRC符号語に誤りがあることを意
味した場合に、誤りに対する復号CRC符号が加算器9
aから得られるという効果(以下、第5の効果と称す)
を有する。
ても、上記した実施の形態1にて示した第1ないし第3
の効果を有するものである。さらに、符号誤り検出時
に、除算回路1のパラレルデータ出力端7(1)〜7(32)
からのデータとCRC特有値とを比較器8aにて比較し
てCRCフラグを出力させているため、さらに、高速に
CRC符号語の誤り検出が行えるという効果(以下、第
4の効果と称す)を有する。しかも、符号誤り検出時
に、CRCフラグがCRC符号語に誤りがあることを意
味した場合に、誤りに対する復号CRC符号が加算器9
aから得られるという効果(以下、第5の効果と称す)
を有する。
【0107】実施の形態4.図11は、この発明の実施
の形態4を示すものであり、上記した実施の形態3に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態3に示すもの
が、除算回路1を構成する各記憶手段2(1)〜2(32)の
記憶部2hを、データ入力制御信号(イネーブル信号)
enblに基づいてシフトレジスタとして機能させる
か、自己の記憶内容を維持させる(データ保持)かを選
択的にできるようにセレクタ2h(1)とフリップフロッ
プ回路2h(2)からなる記憶回路とによって構成してい
るのに対して、この実施の形態4に示すものは、上記し
た実施の形態2と同様に、各記憶手段2(1)〜2(32)の
記憶部2hを、図9に示すように、セレクタ2h(1)を
削除し、フリップフロップ回路2h(2)からなる記憶回
路のみによって構成し、フリップフロップ回路2h(2)
の入力ノードDが直接論理回路2g又は第1の入力ノー
ド2aからの出力を受けるようにした点で相違する。そ
の他の点については同様の構成をしているものである。
なお、図11において、図1および図10に示す符号と
同一符号は、同一又は相当部分を示している。
の形態4を示すものであり、上記した実施の形態3に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態3に示すもの
が、除算回路1を構成する各記憶手段2(1)〜2(32)の
記憶部2hを、データ入力制御信号(イネーブル信号)
enblに基づいてシフトレジスタとして機能させる
か、自己の記憶内容を維持させる(データ保持)かを選
択的にできるようにセレクタ2h(1)とフリップフロッ
プ回路2h(2)からなる記憶回路とによって構成してい
るのに対して、この実施の形態4に示すものは、上記し
た実施の形態2と同様に、各記憶手段2(1)〜2(32)の
記憶部2hを、図9に示すように、セレクタ2h(1)を
削除し、フリップフロップ回路2h(2)からなる記憶回
路のみによって構成し、フリップフロップ回路2h(2)
の入力ノードDが直接論理回路2g又は第1の入力ノー
ド2aからの出力を受けるようにした点で相違する。そ
の他の点については同様の構成をしているものである。
なお、図11において、図1および図10に示す符号と
同一符号は、同一又は相当部分を示している。
【0108】このように構成されたものにあっても、除
算回路1に入力される符号化入力データ及び誤り検出時
入力データが、上記した実施の形態2と同様に符号デー
タ入力端3に入力されれば、除算回路1において、上記
した実施の形態3と同様に除算して、その除算結果によ
る剰余データを出力することになる。従って、このよう
に構成されたものにあっても、上記した実施の形態1に
て示した第1及び第2の効果を有するとともに、上記し
た実施の形態3に示した第4及び第5の効果を有するも
のである。
算回路1に入力される符号化入力データ及び誤り検出時
入力データが、上記した実施の形態2と同様に符号デー
タ入力端3に入力されれば、除算回路1において、上記
した実施の形態3と同様に除算して、その除算結果によ
る剰余データを出力することになる。従って、このよう
に構成されたものにあっても、上記した実施の形態1に
て示した第1及び第2の効果を有するとともに、上記し
た実施の形態3に示した第4及び第5の効果を有するも
のである。
【図1】 この発明の実施の形態1を示す回路構成
図。
図。
【図2】 この発明の実施の形態1及び3における記
憶手段2(1)〜2(32)における記憶部2hを示すブロッ
ク図。
憶手段2(1)〜2(32)における記憶部2hを示すブロッ
ク図。
【図3】 この発明の各実施の形態に示すCRC回路
が適用される符号化/復号システムを示すブロック図。
が適用される符号化/復号システムを示すブロック図。
【図4】 この発明に用いられるCD−ROM MO
DE1におけるCRC符号語を示すデータフォーマット
図。
DE1におけるCRC符号語を示すデータフォーマット
図。
【図5】 図3に示したCRC符号語の構成を示す構
成図。
成図。
【図6】 この発明の実施の形態1及び3において、
CRC符号語とクロック信号clkとデータ入力制御信
号enblとの関係を説明するための簡略波形図。
CRC符号語とクロック信号clkとデータ入力制御信
号enblとの関係を説明するための簡略波形図。
【図7】 この発明に用いられるCD−ROM MO
DE2におけるCRC符号語を示すデータフォーマット
図。
DE2におけるCRC符号語を示すデータフォーマット
図。
【図8】 この発明の実施の形態2を示す回路構成
図。
図。
【図9】 この発明の実施の形態2及び4における記
憶手段2(1)〜2(32)における記憶部2hを示すブロッ
ク図。
憶手段2(1)〜2(32)における記憶部2hを示すブロッ
ク図。
【図10】 この発明の実施の形態3を示す回路構成
図。
図。
【図11】 この発明の実施の形態4を示す回路構成
図。
図。
1 除算回路、2(1)〜2(32) 記憶手段、2g 論理
回路、2h 記憶部、3 符号データ入力端、4 リセ
ット信号入力端、5 データ入力制御端、6クロック信
号入力端、7(0) シリアルデータ出力端、7(1)〜7(3
2) パラレルデータ出力端、8 加算器、8a 加算
器、9 論理和回路、9a 比較器、60 第1の切替
手段。
回路、2h 記憶部、3 符号データ入力端、4 リセ
ット信号入力端、5 データ入力制御端、6クロック信
号入力端、7(0) シリアルデータ出力端、7(1)〜7(3
2) パラレルデータ出力端、8 加算器、8a 加算
器、9 論理和回路、9a 比較器、60 第1の切替
手段。
Claims (13)
- 【請求項1】 複数ビットの固定パターンと複数ビット
のデータとr(2以上の整数)ビットのCRC符号とを
有するCRC符号語の複数ビットのデータとrビットの
“0”情報がデータ入力端から入力され、入力されるデ
ータ及び“0”情報をCRC符号語の生成多項式g(X)
に基づき除算し、その除算結果による剰余のデータをr
ビットの剰余データとして出力する除算回路、 この除算回路からの剰余データと、CRC符号語の固定
パターンと固定パターンを除いたCRC符号語のビット
数とから求められるrビットの固有の値(以下、CRC
特有値と称す)とを加算し、その加算結果を上記除算回
路に入力されるデータに対するCRC符号語の符号化さ
れたCRC符号として出力する加算器を備えたCRC符
号発生回路。 - 【請求項2】 上記除算回路は、剰余データを1ビット
づつシリアルに出力するシリアルデータ出力端を有し、 上記加算器は、上記除算回路のシリアルデータ出力端か
らの剰余データと、1ビットづつシリアルに入力される
上記CRC特有値とを、1ビット単位にて加算し、1ビ
ットづつシリアルに出力するものであることを特徴とす
る請求項1記載のCRC符号発生回路。 - 【請求項3】 複数ビットの固定パターンと複数ビット
のデータとr(2以上の整数)ビットのCRC符号とを
有するCRC符号語の複数ビットのデータとrビットの
CRC符号がデータ入力端から入力され、入力されるC
RC符号語をCRC符号語の生成多項式g(X)に基づき
除算し、その除算結果による剰余のデータをrビットの
剰余データとしてr個のパラレルデータ出力端から出力
する除算回路、 この除算回路からの剰余データとCRC特有値とに基づ
き、上記除算回路に入力されるデータに対するCRC符
号語の正誤を示すCRCフラグを出力するフラグ出力手
段を備えた符号誤り検出回路。 - 【請求項4】 上記フラグ出力手段は、 上記CRC特有値と上記除算回路からの剰余データとを
加算する加算器と、 この加算器からの加算結果の論理和を演算し、その演算
結果をCRCフラグとして出力する論理和回路とを有し
ていることを特徴とする請求項3記載の符号誤り検出回
路。 - 【請求項5】 上記加算器からの加算結果を、上記除算
回路のデータ入力端から入力されるデータに対するCR
C符号語における復号されたCRC符号として出力する
ことを特徴とする請求項4記載の符号誤り検出回路。 - 【請求項6】 上記除算回路は、剰余データを1ビット
づつシリアルに出力するシリアルデータ出力端を有し、 上記フラグ出力手段は、上記CRC特有値と上記除算回
路からの剰余データとを比較し、その比較結果をCRC
フラグとして出力する比較器を有し、 上記除算回路のシリアルデータ出力端からの剰余データ
と、1ビットづつシリアルに入力される上記CRC特有
値とを、1ビット単位にて加算し、その加算結果を、上
記除算回路のデータ入力端から入力されるデータに対す
るCRC符号語における復号されたCRC符号として1
ビットづつシリアルに出力する加算器をさらに備えてい
ることを特徴とする請求項3記載の符号誤り検出回路。 - 【請求項7】 符号化時に、複数ビットの固定パターン
と複数ビットのデータとr(2以上の整数)ビットのC
RC符号とを有するCRC符号語の複数ビットのデータ
とrビットの“0”情報がデータ入力端から入力され、
入力されるデータ及び“0”情報をCRC符号語の生成
多項式g(X)に基づき除算し、その除算結果による剰余
のデータをrビットの剰余データとしてr個のパラレル
データ出力端から出力し、 符号誤り検出時に、CRC符号語の複数ビットのデータ
とrビットのCRC符号が上記データ入力端から入力さ
れ、入力されるCRC符号語をCRC符号語の生成多項
式g(X)に基づき除算し、その除算結果による剰余のデ
ータをrビットの剰余データとして上記r個のパラレル
データ出力端から出力する除算回路、 この除算回路のr個のパラレルデータ出力端からの剰余
データとCRC特有値とを加算し、符号化時に、その加
算結果を上記除算回路のデータ入力端に入力されるデー
タに対するCRC符号語の符号化されたCRC符号とし
て出力する加算器、 符号誤り検出時に、上記加算器からの加算結果の論理和
を演算し、その演算結果をCRCフラグとして出力する
論理和回路を備えたCRC回路。 - 【請求項8】 符号誤り検出時に、上記加算器からの加
算結果を、上記除算回路のデータ入力端から入力される
データに対するCRC符号語における復号されたCRC
符号として出力することを特徴とする請求項7記載のC
RC回路。 - 【請求項9】 符号化時に、複数ビットの固定パターン
と複数ビットのデータとr(2以上の整数)ビットのC
RC符号とを有するCRC符号語の複数ビットのデータ
とrビットの“0”情報がデータ入力端から入力され、
入力されるデータ及び“0”情報をCRC符号語の生成
多項式g(X)に基づき除算し、その除算結果による剰余
のデータをrビットの剰余データとして、シリアルデー
タ出力端から1ビットづつシリアルに出力し、 符号誤り検出時に、CRC符号語の複数ビットのデータ
とrビットのCRC符号が上記データ入力端から入力さ
れ、入力されるCRC符号語をCRC符号語の生成多項
式g(X)に基づき除算し、その除算結果による剰余のデ
ータをrビットの剰余データとしてr個のパラレルデー
タ出力端から出力する除算回路、 この除算回路のシリアルデータ出力端からの剰余データ
とCRC特有値とを1ビット単位にて加算し、符号化時
に、その加算結果を上記除算回路のデータ入力端から入
力されるデータに対するCRC符号語の符号化されたC
RC符号として1ビットづづシリアルに出力する加算
器、 符号誤り検出時に、上記除算回路のパラレルデータ出力
端からの剰余データと上記CRC特有値とを比較し、そ
の比較結果をCRCフラグとして出力する比較器を備え
たCRC回路。 - 【請求項10】 上記除算回路は、符号誤り検出時に、
少なくとも、上記比較器から出力されるCRCフラグが
上記除算回路のデータ入力端から入力されるデータに対
するCRC符号語に誤りありを意味すると、上記シリア
ルデータ出力端からrビットの剰余データを1ビットづ
つシリアルに出力し、 符号誤り検出時に、上記加算器からの加算結果を上記除
算回路のデータ入力端から入力されるデータに対するC
RC符号語における復号されたCRC符号として1ビッ
トづつシリアルに出力することを特徴とする請求項9記
載のCRC回路。 - 【請求項11】 上記除算回路は上記r個のパラレルデ
ータ出力端に対応したr段の記憶手段を有し、 上記r段の記憶手段は、CRC符号語の生成多項式g
(X)に従い、第1及び第2のグループに分類され、 上記第1のグループに分類される上記各記憶手段は、 第1の入力ノードと、第2の入力ノードと、対応する上
記パラレルデータ出力端に接続される出力ノードとを有
するとともに、 上記第1及び第2の入力ノードに入力されるデータの排
他的論理和を演算する論理回路と、 この論理回路からの出力を受ける入力ノードA0、入力
ノードB0、出力ノードC0及び選択入力ノードを有
し、上記選択入力ノードに入力されるデータ入力制御信
号に基づいて上記入力ノードA0又は入力ノードB0に
入力されるデータのいずれか一方を上記出力ノードC0
に出力するセレクタ、並びにこのセレクタの出力ノード
C0からの出力を、入力されるクロック信号に同期して
取り込み、取り込んだ内容を記憶するとともに、上記出
力ノード及び上記セレクタの入力ノードB0に出力する
記憶回路を有する記憶部とを備え、 上記第2のグループに分類される上記各記憶手段は、 第1の入力ノードと、対応する上記パラレルデータ出力
端に接続される出力ノードとを有するとともに、 上記第1の入力ノードに入力されるデータを受ける入力
ノードA0、入力ノードB0、出力ノードC0及び選択
入力ノードを有し、上記選択入力ノードに入力されるデ
ータ入力制御信号に基づいて上記入力ノードA0又は入
力ノードB0に入力されるデータのいずれか一方を上記
出力ノードC0に出力するセレクタ、並びにこのセレク
タの出力ノードC0からの出力を、入力されるクロック
信号に同期して取り込み、取り込んだ内容を記憶すると
ともに、上記出力ノード及び上記セレクタの入力ノード
B0に出力する記憶部とを備え、 初段の記憶手段における第1の入力ノードが上記データ
入力端に接続され、2段目以降の記憶手段における第1
の入力ノードが前段の記憶手段における出力ノードに接
続され、上記第1のグループに分類される各記憶手段に
おける第2の入力ノードが最終段の記憶手段における出
力ノードに接続されることを特徴とする請求項7ないし
請求項10のいずれかに記載のCRC回路。 - 【請求項12】 上記除算回路は上記r個のパラレルデ
ータ出力端に対応したr段の記憶手段を有し、 上記r段の記憶手段は、CRC符号語の生成多項式g
(X)に従い、第1及び第2のグループに分類され、 上記第1のグループに分類される上記各記憶手段は、 第1の入力ノードと、第2の入力ノードと、対応する上
記パラレルデータ出力端に接続される出力ノードとを有
するとともに、 上記第1及び第2の入力ノードに入力されるデータの排
他的論理和を演算する論理回路と、 この論理回路からの出力を受ける入力ノードA0、入力
ノードB0、出力ノードC0及び選択入力ノードを有
し、上記選択入力ノードに入力されるデータ入力制御信
号に基づいて上記入力ノードA0又は入力ノードB0に
入力されるデータのいずれか一方を上記出力ノードC0
に出力するセレクタ、並びにこのセレクタの出力ノード
C0からの出力を、入力されるクロック信号に同期して
取り込み、取り込んだ内容を記憶するとともに、上記出
力ノード及び上記セレクタの入力ノードB0に出力する
記憶回路を有する記憶部とを備え、 上記第2のグループに分類される上記各記憶手段は、 第1の入力ノードと、対応する上記パラレルデータ出力
端に接続される出力ノードとを有するとともに、 上記第1の入力ノードに入力されるデータを受ける入力
ノードA0、入力ノードB0、出力ノードC0及び選択
入力ノードを有し、上記選択入力ノードに入力されるデ
ータ入力制御信号に基づいて上記入力ノードA0又は入
力ノードB0に入力されるデータのいずれか一方を上記
出力ノードC0に出力するセレクタ、並びにこのセレク
タの出力ノードC0からの出力を、入力されるクロック
信号に同期して取り込み、取り込んだ内容を記憶すると
ともに、上記出力ノード及び上記セレクタの入力ノード
B0に出力する記憶部とを備え、 初段の記憶手段における第1の入力ノードが上記データ
入力端に接続され、2段目以降の記憶手段における第1
の入力ノードが前段の記憶手段における出力ノードに接
続され、最終段の記憶手段における出力ノードが上記シ
リアルデータ出力端に接続され、 最終段の記憶手段における出力ノードと上記第1のグル
ープに分類される各記憶手段における第2の入力ノード
との間に設けられ、除算を行う時に、最終段の記憶手段
における出力ノードと上記第1のグループに分類される
各記憶手段における第2の入力ノードとを導通状態と
し、剰余データを上記シリアルデータ出力端から出力す
る時、上記第1のグループに分類される各記憶手段にお
ける第2の入力ノードに、“0”情報を与える第1の切
替手段を備えていることを特徴とする請求項9または請
求項10記載のCRC回路。 - 【請求項13】 データ入力端と、このデータ入力端に
入力される、少なくとも固定パターンを除いたCRC符
号語をCRC符号語の生成多項式g(X)に基づき除算
し、その除算結果による剰余のデータを複数ビットの剰
余データとして1ビットづづシリアルに出力するための
シリアルデータ出力端と、上記複数ビットの剰余データ
をパラレルに出力するための複数のパラレルデータ出力
端とを有するとともに、上記複数のパラレルデータ出力
端に対応した複数段の記憶手段を有する除算回路、 この除算回路のシリアルデータ出力端からの剰余データ
とCRC特有値とを1ビット単位にて加算し、符号化時
に、その加算結果を上記除算回路のデータ入力端から入
力されるデータに対するCRC符号語の符号化されたC
RC符号として1ビットづづシリアルに出力する加算
器、 上記除算回路のパラレルデータ出力端からの剰余データ
と上記CRC特有値とに基づき、符号誤り検出時に、上
記除算回路のデータ入力端から入力されるCRC符号語
の正誤を示すCRCフラグを出力するフラグ出力手段を
備え、 上記除算回路の複数の記憶手段は、CRC符号語の生成
多項式g(X)に従い、第1及び第2のグループに分類さ
れ、 上記第1のグループに分類される上記各記憶手段は、 第1の入力ノードと、第2の入力ノードと、対応する上
記パラレルデータ出力端に接続される出力ノードとを有
するとともに、 上記第1及び第2の入力ノードに入力されるデータの排
他的論理和を演算する論理回路と、 この論理回路からの出力を受ける入力ノードA0、入力
ノードB0、出力ノードC0及び選択入力ノードを有
し、上記選択入力ノードに入力されるデータ入力制御信
号に基づいて上記入力ノードA0又は入力ノードB0に
入力されるデータのいずれか一方を上記出力ノードC0
に出力するセレクタ、並びにこのセレクタの出力ノード
C0からの出力を、入力されるクロック信号に同期して
取り込み、取り込んだ内容を記憶するとともに、上記出
力ノード及び上記セレクタの入力ノードB0に出力する
記憶回路を有する記憶部とを備え、 上記第2のグループに分類される上記各記憶手段は、 第1の入力ノードと、対応する上記パラレルデータ出力
端に接続される出力ノードとを有するとともに、 上記第1の入力ノードに入力されるデータを受ける入力
ノードA0、入力ノードB0、出力ノードC0及び選択
入力ノードを有し、上記選択入力ノードに入力されるデ
ータ入力制御信号に基づいて上記入力ノードA0又は入
力ノードB0に入力されるデータのいずれか一方を上記
出力ノードC0に出力するセレクタ、並びにこのセレク
タの出力ノードC0からの出力を、入力されるクロック
信号に同期して取り込み、取り込んだ内容を記憶すると
ともに、上記出力ノード及び上記セレクタの入力ノード
B0に出力する記憶部とを備え、 初段の記憶手段における第1の入力ノードが上記データ
入力端に接続され、2段目以降の記憶手段における第1
の入力ノードが前段の記憶手段における出力ノードに接
続され、最終段の記憶手段における出力ノードが上記シ
リアルデータ出力端に接続され、 最終段の記憶手段における出力ノードと上記第1のグル
ープに分類される各記憶手段における第2の入力ノード
との間に設けられ、除算を行う時に、最終段の記憶手段
における出力ノードと上記第1のグループに分類される
各記憶手段における第2の入力ノードとを導通状態と
し、剰余データを上記シリアルデータ出力端から出力す
る時、上記第1のグループに分類される各記憶手段にお
ける第2の入力ノードに、“0”情報を与える第1の切
替手段を備えているCRC回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8253339A JPH1098392A (ja) | 1996-09-25 | 1996-09-25 | Crc符号発生回路、符号誤り検出回路、及びcrc回路 |
US08/822,209 US5898712A (en) | 1996-09-25 | 1997-03-21 | CRC code generation circuit, code error detection circuit, and CRC circuit having functions of both the CRC code generation circuit and the code error detection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8253339A JPH1098392A (ja) | 1996-09-25 | 1996-09-25 | Crc符号発生回路、符号誤り検出回路、及びcrc回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1098392A true JPH1098392A (ja) | 1998-04-14 |
Family
ID=17249953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8253339A Pending JPH1098392A (ja) | 1996-09-25 | 1996-09-25 | Crc符号発生回路、符号誤り検出回路、及びcrc回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5898712A (ja) |
JP (1) | JPH1098392A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6754870B2 (en) | 2000-04-14 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | CRC operation unit and CRC operation method |
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US8363541B2 (en) * | 2006-12-22 | 2013-01-29 | Pratt & Whitney Canada Corp. | Serial digital communication protocol |
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KR20210128240A (ko) * | 2020-04-16 | 2021-10-26 | 에스케이하이닉스 주식회사 | 컨트롤러 및 이의 동작 방법 |
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-
1996
- 1996-09-25 JP JP8253339A patent/JPH1098392A/ja active Pending
-
1997
- 1997-03-21 US US08/822,209 patent/US5898712A/en not_active Expired - Fee Related
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US6754870B2 (en) | 2000-04-14 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | CRC operation unit and CRC operation method |
Also Published As
Publication number | Publication date |
---|---|
US5898712A (en) | 1999-04-27 |
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Date | Code | Title | Description |
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