JPH0787090A - 巡回符号検出方法及び装置 - Google Patents
巡回符号検出方法及び装置Info
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Abstract
(57)【要約】
【目的】 本発明は、高速な回路を必要とすることな
く、簡易な回路で連続したビット列からｎビットの巡回
符号または短縮化巡回符号の区切りの位置を探しだすこ
とができるＡＴＭセル同期方式を提供することを目的と
する。 【構成】 本発明のＡＴＭセル同期方式は、順次入力さ
れる連続したビット列を生成多項式で除算して、その除
算結果に基づいて同期をとる際に、予めこの生成多項式
による剰余を減算した後に除算することを特徴とする。
く、簡易な回路で連続したビット列からｎビットの巡回
符号または短縮化巡回符号の区切りの位置を探しだすこ
とができるＡＴＭセル同期方式を提供することを目的と
する。 【構成】 本発明のＡＴＭセル同期方式は、順次入力さ
れる連続したビット列を生成多項式で除算して、その除
算結果に基づいて同期をとる際に、予めこの生成多項式
による剰余を減算した後に除算することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は巡回符号検出方法及び装
置に関し、更には所定の巡回符号によって符号化された
ＡＴＭ通信方式におけるセル同期に便利な同期手段に関
する。
置に関し、更には所定の巡回符号によって符号化された
ＡＴＭ通信方式におけるセル同期に便利な同期手段に関
する。
【０００２】
【従来技術】広帯域ＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ
Ｓｅｒｖｉｃｅｓ ＤｉｇｉｔａｌＮｅｔｗｏｒｋ；サ
ービス総合ディジタル網）の交換方式として注目される
ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ
Ｍｏｄｅ；非同期転送モード）は、音声、画像情報を
含むデータをセルと呼ばれる一定長のブロックに分割
し、宛先を示すヘッダを付けて高速て転送する方式であ
る。このＡＴＭにおいて、データの転送に使用されるセ
ルは、ヘッダ５バイト、情報フィールド４８バイトの計
５３バイトで構成されるものがある。さらに、この例で
はセルのヘッダ５バイト、すなわち４０ビットの内、３
２ビットを情報点、８ビットをＨＥＣ（Ｈｅａｄｅｒ
Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ；ヘッダ誤り制御）と呼ば
れる検査点とする短縮化巡回符号となっている。具体的
に示すと、短縮化巡回符号の生成多項式はＸ8 ＋Ｘ2 ＋
Ｘ＋１であり、ヘッダはこの短縮化巡回符号に、Ｘ6 ＋
Ｘ4 ＋Ｘ2 ＋１（０１０１０１０１のパターン）を加算
したものである。
Ｓｅｒｖｉｃｅｓ ＤｉｇｉｔａｌＮｅｔｗｏｒｋ；サ
ービス総合ディジタル網）の交換方式として注目される
ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ
Ｍｏｄｅ；非同期転送モード）は、音声、画像情報を
含むデータをセルと呼ばれる一定長のブロックに分割
し、宛先を示すヘッダを付けて高速て転送する方式であ
る。このＡＴＭにおいて、データの転送に使用されるセ
ルは、ヘッダ５バイト、情報フィールド４８バイトの計
５３バイトで構成されるものがある。さらに、この例で
はセルのヘッダ５バイト、すなわち４０ビットの内、３
２ビットを情報点、８ビットをＨＥＣ（Ｈｅａｄｅｒ
Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ；ヘッダ誤り制御）と呼ば
れる検査点とする短縮化巡回符号となっている。具体的
に示すと、短縮化巡回符号の生成多項式はＸ8 ＋Ｘ2 ＋
Ｘ＋１であり、ヘッダはこの短縮化巡回符号に、Ｘ6 ＋
Ｘ4 ＋Ｘ2 ＋１（０１０１０１０１のパターン）を加算
したものである。
【０００３】また、ＡＴＭでは伝送路中を連続的に転送
されるセルを、受信側で正しく取り出すためにはセルの
区切りを見付け出す必要があるが、この処理はセル同期
と呼ばれ、セルの先頭部分に付加されるヘッダを利用し
て行われるのが一般である。具体的には、短縮化巡回符
号は生成多項式で割り切ることができることから、前述
したように受信側でヘッダの４０ビットを生成多項式で
除算をすれば、送信側でヘッダに加算したＸ6 ＋Ｘ4 ＋
Ｘ2 ＋１が剰余となるので、この性質を利用する。すな
わち、全く同期が取れていない状態（ハンティング状
態）にあるときには受信されたデータから順次４０ビッ
トを取り出し、除算を行い、その剰余がＸ6＋Ｘ4 ＋Ｘ2
＋１であるときに、当該入力された４０ビットがセル
ヘッダであると見なし、前同期状態（準同期状態）に入
るようにする。また、異なる場合は１ビットだけ、次の
ビットにずれた位置の４０ビットに対し同様の検査を行
うごとく、この検査を前同期状態となるまで順次行って
いく。さらに、前同期状態では、次のセルのヘッダと思
われる位置のＨＥＣを規定回数だけ検査し、正しければ
完全な同期状態とする。
されるセルを、受信側で正しく取り出すためにはセルの
区切りを見付け出す必要があるが、この処理はセル同期
と呼ばれ、セルの先頭部分に付加されるヘッダを利用し
て行われるのが一般である。具体的には、短縮化巡回符
号は生成多項式で割り切ることができることから、前述
したように受信側でヘッダの４０ビットを生成多項式で
除算をすれば、送信側でヘッダに加算したＸ6 ＋Ｘ4 ＋
Ｘ2 ＋１が剰余となるので、この性質を利用する。すな
わち、全く同期が取れていない状態（ハンティング状
態）にあるときには受信されたデータから順次４０ビッ
トを取り出し、除算を行い、その剰余がＸ6＋Ｘ4 ＋Ｘ2
＋１であるときに、当該入力された４０ビットがセル
ヘッダであると見なし、前同期状態（準同期状態）に入
るようにする。また、異なる場合は１ビットだけ、次の
ビットにずれた位置の４０ビットに対し同様の検査を行
うごとく、この検査を前同期状態となるまで順次行って
いく。さらに、前同期状態では、次のセルのヘッダと思
われる位置のＨＥＣを規定回数だけ検査し、正しければ
完全な同期状態とする。
【０００４】次に、上述したセル同期検出について説明
する。まず、除算器１として用いられる図２に示す８ビ
ット帰還型シフトレジスタについて説明する。この８ビ
ット帰還型シフトレジスタで構成される除算器１に受信
されたデータの４０ビットがちょうど入力された時点で
の各シフトレジスタ３の出力が剰余となる。尚、ここで
行う計算は全て二元符号の計算である。従って加算器５
は、排他的論理和回路を意味し、加算と減算は、同じ排
他的論理和となる。
する。まず、除算器１として用いられる図２に示す８ビ
ット帰還型シフトレジスタについて説明する。この８ビ
ット帰還型シフトレジスタで構成される除算器１に受信
されたデータの４０ビットがちょうど入力された時点で
の各シフトレジスタ３の出力が剰余となる。尚、ここで
行う計算は全て二元符号の計算である。従って加算器５
は、排他的論理和回路を意味し、加算と減算は、同じ排
他的論理和となる。
【０００５】まず、データを１ビットずつ受信する場
合、この受信された最初の４０ビットを除算器に入力す
れば４０ビット分の剰余が求められる。しかしながら、
図３に示すように、さらに次の１ビットを入力すると４
１ビット分の剰余となってしまい、求めたい次の４０ビ
ットの剰余ではなくなる。すなわち、常に最新の剰余を
求めるためには、先行するビットの影響を受けることの
ない方法でなければならない。常に４０ビット分の剰余
を求める方法としては、以下に示す２つの方式が考えら
れる。
合、この受信された最初の４０ビットを除算器に入力す
れば４０ビット分の剰余が求められる。しかしながら、
図３に示すように、さらに次の１ビットを入力すると４
１ビット分の剰余となってしまい、求めたい次の４０ビ
ットの剰余ではなくなる。すなわち、常に最新の剰余を
求めるためには、先行するビットの影響を受けることの
ない方法でなければならない。常に４０ビット分の剰余
を求める方法としては、以下に示す２つの方式が考えら
れる。
【０００６】第１の方式としては、図４に示すように、
３２ビットシフトレジスタと除算器を直列接続した４０
ビットシフトレジスタを構成し、この４０ビットシフト
レジスタに、データが１ビット入力されるごとに、４０
ビット分のデータを並列に取り込み、その中で除算処理
を行い、出力を検査することが考えられる。しかしなが
ら、このＡＴＭセル同期方式では、伝送路中の伝送速度
の３２倍の速度でシフトレジスタを動作させる必要があ
り、特に高速な伝送を行う広帯域ＩＳＤＮでは、このよ
うな高速動作は非常に困難である。また、高速な回路で
は、４０ビットのデータを同じタイミングで並列転送す
るのは非常に困難で、個々に調整が必要になることが多
い。
３２ビットシフトレジスタと除算器を直列接続した４０
ビットシフトレジスタを構成し、この４０ビットシフト
レジスタに、データが１ビット入力されるごとに、４０
ビット分のデータを並列に取り込み、その中で除算処理
を行い、出力を検査することが考えられる。しかしなが
ら、このＡＴＭセル同期方式では、伝送路中の伝送速度
の３２倍の速度でシフトレジスタを動作させる必要があ
り、特に高速な伝送を行う広帯域ＩＳＤＮでは、このよ
うな高速動作は非常に困難である。また、高速な回路で
は、４０ビットのデータを同じタイミングで並列転送す
るのは非常に困難で、個々に調整が必要になることが多
い。
【０００７】次に、第２の方式として、図５に示すよう
に、４０ビット伝送されるごとにクリアされる４０個の
除算器を並列に接続し、この４０個の除算器に直列にデ
ータを伝送し、さらに、それぞれクリアするタイミング
を１ビットずつずらし、入力されたデータが４０ビット
に達した除算器の出力を検査することが考えられる。し
かしながら、このＡＴＭセル同期方式では、４０個の除
算器を必要とし、回路規模が大きくなる点が問題とな
る。このように巡回符号又は短縮化巡回符号を用いたデ
ータ伝送はＡＴＭに限らず、種々の分野で利用される
が、その場合も同様に巡回符号の検出、或はそれを利用
したデータビット列の区間の検出が必要である場合にも
同じ問題が存していた。
に、４０ビット伝送されるごとにクリアされる４０個の
除算器を並列に接続し、この４０個の除算器に直列にデ
ータを伝送し、さらに、それぞれクリアするタイミング
を１ビットずつずらし、入力されたデータが４０ビット
に達した除算器の出力を検査することが考えられる。し
かしながら、このＡＴＭセル同期方式では、４０個の除
算器を必要とし、回路規模が大きくなる点が問題とな
る。このように巡回符号又は短縮化巡回符号を用いたデ
ータ伝送はＡＴＭに限らず、種々の分野で利用される
が、その場合も同様に巡回符号の検出、或はそれを利用
したデータビット列の区間の検出が必要である場合にも
同じ問題が存していた。
【０００８】
【発明の目的】本発明は上述したような従来の巡回符号
検出或はそれを利用したＡＴＭセル同期方式の問題を解
決するためになされたものであって、高速な回路を必要
とすることなく、簡易な回路で連続したビット列からｎ
ビットの巡回符号または短縮化巡回符号の区切りの位置
を探しだすことが可能な方法及び装置、更には巡回符号
を利用したＡＴＭセル同期方式を提供することを目的と
する。
検出或はそれを利用したＡＴＭセル同期方式の問題を解
決するためになされたものであって、高速な回路を必要
とすることなく、簡易な回路で連続したビット列からｎ
ビットの巡回符号または短縮化巡回符号の区切りの位置
を探しだすことが可能な方法及び装置、更には巡回符号
を利用したＡＴＭセル同期方式を提供することを目的と
する。
【０００９】
【発明の概要】上述の目的を達成するため本願第１の発
明では、順次入力される連続したビット列を生成多項式
で除算し、その結果に基づいて当該ビット列に含まれる
ｎビットの巡回符号又は短縮化巡回符号を検出する方法
において、上記除算を行う前に予め前記生成多項式によ
る剰余を減算したことを特徴とする。
明では、順次入力される連続したビット列を生成多項式
で除算し、その結果に基づいて当該ビット列に含まれる
ｎビットの巡回符号又は短縮化巡回符号を検出する方法
において、上記除算を行う前に予め前記生成多項式によ
る剰余を減算したことを特徴とする。
【００１０】本願第２の発明では、１ビットづつ入力さ
れるビット列の中から所定のｍ次の生成多項式Ｇ（Ｘ）
に基づくｎビットの巡回符号又は短縮化巡回符号を検出
する方法において、１ビット入力する毎に、第ｎ＋１ビ
ットＸn の係数が零でないとき、該Ｘn を前記所定の生
成多項式Ｇ（Ｘ）で除した余り（Ｘn ／Ｇ（Ｘ）の剰
余）を、最新のｎビット、即ち巡回符号ビット列の候補
ｎビットをＧ（Ｘ）で除した剰余から減算し、その結果
が零又は当該巡回符号に付加された特定ビットパターン
であることをもってそのときの巡回符号ビット列の候補
ｎビットが巡回符号又は短縮巡回符号列であると判定し
たことを特徴とする。
れるビット列の中から所定のｍ次の生成多項式Ｇ（Ｘ）
に基づくｎビットの巡回符号又は短縮化巡回符号を検出
する方法において、１ビット入力する毎に、第ｎ＋１ビ
ットＸn の係数が零でないとき、該Ｘn を前記所定の生
成多項式Ｇ（Ｘ）で除した余り（Ｘn ／Ｇ（Ｘ）の剰
余）を、最新のｎビット、即ち巡回符号ビット列の候補
ｎビットをＧ（Ｘ）で除した剰余から減算し、その結果
が零又は当該巡回符号に付加された特定ビットパターン
であることをもってそのときの巡回符号ビット列の候補
ｎビットが巡回符号又は短縮巡回符号列であると判定し
たことを特徴とする。
【００１１】本願第３の発明では、ｎビットを単位と
し、所望データをｍ次の生成多項式Ｇ（Ｘ）なる所定の
巡回符号又は短縮巡回符号にて符号化したデータビット
列の前記単位データ列の区切りを検出する装置におい
て、入力するビットデータを入力するｎビット以上の段
数のシフトレジスタと、前記ｍ次多項式Ｇ（Ｘ）に対応
するｍビット除算器とを具え、前記シフトレジスタの第
ｎビット段の出力を前記除算器の所要段間に配置した排
他的論理和回路に入力すると共に、データが１ビット入
力する毎に前記除算器の各セル内容が零又は特定のビッ
トパターンであることを判定する手段を具えたことを特
徴とする。
し、所望データをｍ次の生成多項式Ｇ（Ｘ）なる所定の
巡回符号又は短縮巡回符号にて符号化したデータビット
列の前記単位データ列の区切りを検出する装置におい
て、入力するビットデータを入力するｎビット以上の段
数のシフトレジスタと、前記ｍ次多項式Ｇ（Ｘ）に対応
するｍビット除算器とを具え、前記シフトレジスタの第
ｎビット段の出力を前記除算器の所要段間に配置した排
他的論理和回路に入力すると共に、データが１ビット入
力する毎に前記除算器の各セル内容が零又は特定のビッ
トパターンであることを判定する手段を具えたことを特
徴とする。
【００１２】
【実施例】以下、本発明をＡＴＭセル同期方式に利用す
る場合を例に図面に示した実施例に基づいて詳細に説明
する。この例では生成多項式Ｇ（Ｘ）が８ビットの（Ｘ
8＋Ｘ2 ＋Ｘ＋１）であり、セルがヘッダ５バイト情報
フィールド４８バイトの計５３バイトで構成され、更に
ヘッダは３２ビットの情報点と８ビットのＨＥＣとから
構成される場合を想定したものである。
る場合を例に図面に示した実施例に基づいて詳細に説明
する。この例では生成多項式Ｇ（Ｘ）が８ビットの（Ｘ
8＋Ｘ2 ＋Ｘ＋１）であり、セルがヘッダ５バイト情報
フィールド４８バイトの計５３バイトで構成され、更に
ヘッダは３２ビットの情報点と８ビットのＨＥＣとから
構成される場合を想定したものである。
【００１３】図１は、本発明のＡＴＭセル同期方式を実
施する為の巡回符号検出装置の一実施例の要部を示す構
成図である。この装置は、前記除算器１の第１段目と第
２段目の間、第５段目と第６段目の間、及び第６段目と
第７段目の間に排他的論理和回路１２、１２、１２を挿
入すると共に、前記４０ビットシフトレジスタ１０の最
終段の出力を前記新たに付加した排他論理和回路１２、
１２、１２に入力すると共に、前記除算器１の各レジス
タ内のビット値が全て零又は特定のパターンであること
を検出するデコーダ（ＤＥＣ）１１を具えるように構成
したものである。即ち、この構成によれば、前記除算器
１によって４０ビットのデータ列を生成多項式Ｇ（Ｘ）
＝（Ｘ8 ＋Ｘ2 ＋Ｘ＋１）で除算し、更にその結果から
ｘ40／Ｇ（Ｘ）の剰余（Ｘ6 ＋Ｘ5 ＋Ｘ）を減算するこ
とになる。
施する為の巡回符号検出装置の一実施例の要部を示す構
成図である。この装置は、前記除算器１の第１段目と第
２段目の間、第５段目と第６段目の間、及び第６段目と
第７段目の間に排他的論理和回路１２、１２、１２を挿
入すると共に、前記４０ビットシフトレジスタ１０の最
終段の出力を前記新たに付加した排他論理和回路１２、
１２、１２に入力すると共に、前記除算器１の各レジス
タ内のビット値が全て零又は特定のパターンであること
を検出するデコーダ（ＤＥＣ）１１を具えるように構成
したものである。即ち、この構成によれば、前記除算器
１によって４０ビットのデータ列を生成多項式Ｇ（Ｘ）
＝（Ｘ8 ＋Ｘ2 ＋Ｘ＋１）で除算し、更にその結果から
ｘ40／Ｇ（Ｘ）の剰余（Ｘ6 ＋Ｘ5 ＋Ｘ）を減算するこ
とになる。
【００１４】したがって、この回路にデータを１ビット
づつ入力すれば、４０段シフトレジスタに配列したデー
タが求めたいデータ列である場合、即ち上記巡回符号に
よって一つの区切りとなる場合は、前記除算器による演
算結果と、４０段シフトレジスタからの出力による前記
除算器１における減算値とが一値し、結果的に当該除算
器１の各段のビット値が零となる。故に、該除算器１の
各セル内容をデコーダＤＥＣ１１により監視しておき、
その内容が全て零であることを検出すれば、その時のビ
ット列が求めんとするセルのヘッダである。すなわち、
換言すれば、Ｘ39以下の多項式ビット（４０ビット分）
の剰余とＸ39以下の多項式にＸ40が加わった多項式の剰
余を比較すると、Ｘ40（４１ビット目）が加わった場合
の剰余は、Ｘ40を生成多項式（Ｘ8 ＋Ｘ2 ＋Ｘ＋１）で
除算したときの剰余（Ｘ6 ＋Ｘ5 ＋Ｘ）だけ加算された
値となる。したがって除算器１から予め（Ｘ6 ＋Ｘ5 ＋
Ｘ）だけ減算しておくことによりＸ40の影響を除くこと
ができる。また、１ビットシフトするごとに、この減算
処理を行えば、Ｘ40以上の高次のビットの影響を全て取
り除くことができ、除算器１の出力は常に４０ビット分
の剰余となる。この実施例は上記の例に限らず、一般化
して考えることができる。
づつ入力すれば、４０段シフトレジスタに配列したデー
タが求めたいデータ列である場合、即ち上記巡回符号に
よって一つの区切りとなる場合は、前記除算器による演
算結果と、４０段シフトレジスタからの出力による前記
除算器１における減算値とが一値し、結果的に当該除算
器１の各段のビット値が零となる。故に、該除算器１の
各セル内容をデコーダＤＥＣ１１により監視しておき、
その内容が全て零であることを検出すれば、その時のビ
ット列が求めんとするセルのヘッダである。すなわち、
換言すれば、Ｘ39以下の多項式ビット（４０ビット分）
の剰余とＸ39以下の多項式にＸ40が加わった多項式の剰
余を比較すると、Ｘ40（４１ビット目）が加わった場合
の剰余は、Ｘ40を生成多項式（Ｘ8 ＋Ｘ2 ＋Ｘ＋１）で
除算したときの剰余（Ｘ6 ＋Ｘ5 ＋Ｘ）だけ加算された
値となる。したがって除算器１から予め（Ｘ6 ＋Ｘ5 ＋
Ｘ）だけ減算しておくことによりＸ40の影響を除くこと
ができる。また、１ビットシフトするごとに、この減算
処理を行えば、Ｘ40以上の高次のビットの影響を全て取
り除くことができ、除算器１の出力は常に４０ビット分
の剰余となる。この実施例は上記の例に限らず、一般化
して考えることができる。
【００１５】即ち、一般的に１ビットずつ入力されるビ
ット列の中からｍ次の生成多項式Ｇ（Ｘ）に基づくｎビ
ットの巡回符号または短縮化巡回符号を探し出すことを
考えると、ｎビットの巡回符号又は短縮化巡回符号から
Ｘn ／Ｇ（Ｘ）の剰余を減算する処理を１ビット毎に行
うことにより、常に符号長ｎビットに対する剰余が求め
られるため、この値を検査することにより求めたい巡回
符号または短縮化巡回符号の区切りの位置がわかる。し
たがって、本実施例のＡＴＭセル同期方式は、ＡＴＭに
限らず連続したビット列の中から特定の長さの巡回符号
または短縮化巡回符号、もしくはそれらに特定のパター
ンを加算した符号を探し出す方法として広く利用でき
る。
ット列の中からｍ次の生成多項式Ｇ（Ｘ）に基づくｎビ
ットの巡回符号または短縮化巡回符号を探し出すことを
考えると、ｎビットの巡回符号又は短縮化巡回符号から
Ｘn ／Ｇ（Ｘ）の剰余を減算する処理を１ビット毎に行
うことにより、常に符号長ｎビットに対する剰余が求め
られるため、この値を検査することにより求めたい巡回
符号または短縮化巡回符号の区切りの位置がわかる。し
たがって、本実施例のＡＴＭセル同期方式は、ＡＴＭに
限らず連続したビット列の中から特定の長さの巡回符号
または短縮化巡回符号、もしくはそれらに特定のパター
ンを加算した符号を探し出す方法として広く利用でき
る。
【００１６】上述したように、本実施例は、連続したビ
ット列からｎビットの巡回符号または短縮化巡回符号の
区切りの位置を探しだす方法として、Ｘn を生成多項式
で除算したときの剰余を除算器から減算することによ
り、高速な回路を不要とし、簡易な回路での実現を可能
としたものである。
ット列からｎビットの巡回符号または短縮化巡回符号の
区切りの位置を探しだす方法として、Ｘn を生成多項式
で除算したときの剰余を除算器から減算することによ
り、高速な回路を不要とし、簡易な回路での実現を可能
としたものである。
【００１７】
【発明の効果】本発明は以上説明したように構成し且つ
動作するので、簡易な回路で連続したビット列からｎビ
ットの巡回符号または短縮化巡回符号の区切りの位置を
探しだす上で著しい効果を奏する。
動作するので、簡易な回路で連続したビット列からｎビ
ットの巡回符号または短縮化巡回符号の区切りの位置を
探しだす上で著しい効果を奏する。
【図１】本発明のＡＴＭセル同期方式を実現する一実施
例を示す構成図。
例を示す構成図。
【図２】除算器を構成する８ビット帰還型シフトレジス
タの構成を示した構成図。
タの構成を示した構成図。
【図３】従来の問題点を説明するための構成図。
【図４】図３で示された問題点を解決する第１の方式を
説明するための構成図。
説明するための構成図。
【図５】図３で示された問題点を解決する第２の方式を
説明するための構成図。
説明するための構成図。
１ 除算器 ５ 加算器 １０ シフトレジスタ １１ デコーダ
Claims (3)
- 【請求項１】 順次入力される連続したビット列を生成
多項式で除算し、その結果に基づいて当該ビット列に含
まれるｎビットの巡回符号又は短縮化巡回符号を検出す
る方法において、上記除算を行う前に予め前記生成多項
式による剰余を減算したことを特徴とする巡回符号検出
方法。 - 【請求項２】 １ビットづつ入力されるビット列の中か
ら所定のｍ次の生成多項式Ｇ（Ｘ）に基づくｎビットの
巡回符号又は短縮化巡回符号を検出する方法において、 １ビット入力する毎に、第ｎ＋１ビットＸn の係数が零
でないとき、該Ｘn を前記所定の生成多項式Ｇ（Ｘ）で
除した余り（Ｘn ／Ｇ（Ｘ）の剰余）を、最新のｎビッ
ト、即ち［巡回符号ビット列の候補ｎビットをＧ
（Ｘ）］で除した剰余から減算し、その結果が零又は当
該巡回符号に付加された特定ビットパターンであること
をもってそのときの巡回符号ビット列の候補ｎビットが
巡回符号又は短縮巡回符号列であると判定したことを特
徴とする巡回符号検出方法。 - 【請求項３】 ｎビットを単位とし、所望データをｍ次
の生成多項式Ｇ（Ｘ）なる所定の巡回符号又は短縮巡回
符号にて符号化したデータビット列の前記単位データ列
の区切りを検出する装置において、入力するビットデー
タを入力するｎビット以上の段数のシフトレジスタと、
前記ｍ次多項式Ｇ（Ｘ）に対応するｍビット除算器とを
具え、前記シフトレジスタの第ｎビット段の出力を前記
除算器の所要段間に配置した排他的論理和回路に入力す
ると共に、データが１ビット入力する毎に前記除算器の
各レジスタ内容が零又は特定のビットパターンであるこ
とを判定する手段を具えたことを特徴とする巡回符号検
出装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186622A JPH0787090A (ja) | 1993-06-30 | 1993-06-30 | 巡回符号検出方法及び装置 |
| SG9609232A SG82556A1 (en) | 1993-06-30 | 1994-06-22 | Method and device for detecting a cyclic code |
| EP94918549A EP0740438A4 (en) | 1993-06-30 | 1994-06-22 | METHOD AND DEVICE FOR DETECTING CYCLIC CODES |
| TW083105674A TW257908B (ja) | 1993-06-30 | 1994-06-22 | |
| PCT/JP1994/000998 WO1995001683A1 (fr) | 1993-06-30 | 1994-06-22 | Procede et appareil de detection d'un code cyclique |
| KR1019950703747A KR960701537A (ko) | 1993-06-30 | 1994-06-22 | 순회부호 검출방법 및 장치(method and device for detecting a cyclic code) |
| US08/513,905 US5764876A (en) | 1993-06-30 | 1994-06-22 | Method and device for detecting a cyclic code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186622A JPH0787090A (ja) | 1993-06-30 | 1993-06-30 | 巡回符号検出方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0787090A true JPH0787090A (ja) | 1995-03-31 |
Family
ID=16191807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5186622A Pending JPH0787090A (ja) | 1993-06-30 | 1993-06-30 | 巡回符号検出方法及び装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5764876A (ja) |
| EP (1) | EP0740438A4 (ja) |
| JP (1) | JPH0787090A (ja) |
| KR (1) | KR960701537A (ja) |
| SG (1) | SG82556A1 (ja) |
| TW (1) | TW257908B (ja) |
| WO (1) | WO1995001683A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9419785D0 (en) * | 1994-09-30 | 1994-11-16 | Plessey Telecomm | Cyclic redundancy code checking |
| US5935249A (en) * | 1997-02-26 | 1999-08-10 | Sun Microsystems, Inc. | Mechanism for embedding network based control systems in a local network interface device |
| US7126950B2 (en) * | 2000-02-14 | 2006-10-24 | Nec Corporation | Method and system for transmission and reception of asynchronously multiplexed signals |
| US6928608B2 (en) * | 2001-08-14 | 2005-08-09 | Optix Networks Ltd. | Apparatus and method for accelerating cyclic redundancy check calculations |
| JP2003078421A (ja) * | 2001-09-04 | 2003-03-14 | Canon Inc | 符号系列の先頭位置検出方法とその装置、それを用いた復号方法とその装置 |
| US7484160B2 (en) * | 2005-03-04 | 2009-01-27 | Tellabs Operations, Inc. | Systems and methods for delineating a cell in a communications network |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2533091A1 (fr) * | 1982-09-13 | 1984-03-16 | Cii Honeywell Bull | Systeme de detection et de correction d'erreurs de transmission d'un message binaire utilisant un code cyclique detecteur et correcteur d'erreurs de type reed-solomon entrelace |
| US4677623A (en) * | 1983-11-11 | 1987-06-30 | Hitachi, Ltd. | Decoding method and apparatus for cyclic codes |
| EP0313707B1 (en) * | 1987-10-30 | 1993-03-31 | International Business Machines Corporation | Data integrity securing means |
| JPH03272224A (ja) * | 1990-03-20 | 1991-12-03 | Canon Inc | 情報信号処理方法 |
-
1993
- 1993-06-30 JP JP5186622A patent/JPH0787090A/ja active Pending
-
1994
- 1994-06-22 SG SG9609232A patent/SG82556A1/en unknown
- 1994-06-22 WO PCT/JP1994/000998 patent/WO1995001683A1/ja not_active Application Discontinuation
- 1994-06-22 TW TW083105674A patent/TW257908B/zh active
- 1994-06-22 US US08/513,905 patent/US5764876A/en not_active Expired - Fee Related
- 1994-06-22 KR KR1019950703747A patent/KR960701537A/ko not_active Application Discontinuation
- 1994-06-22 EP EP94918549A patent/EP0740438A4/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5764876A (en) | 1998-06-09 |
| WO1995001683A1 (fr) | 1995-01-12 |
| TW257908B (ja) | 1995-09-21 |
| EP0740438A4 (en) | 1998-04-22 |
| SG82556A1 (en) | 2001-08-21 |
| KR960701537A (ko) | 1996-02-24 |
| EP0740438A1 (en) | 1996-10-30 |
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