JPH0787090A - 巡回符号検出方法及び装置 - Google Patents
巡回符号検出方法及び装置Info
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 本発明は、高速な回路を必要とすることな
く、簡易な回路で連続したビット列からnビットの巡回
符号または短縮化巡回符号の区切りの位置を探しだすこ
とができるATMセル同期方式を提供することを目的と
する。 【構成】 本発明のATMセル同期方式は、順次入力さ
れる連続したビット列を生成多項式で除算して、その除
算結果に基づいて同期をとる際に、予めこの生成多項式
による剰余を減算した後に除算することを特徴とする。
く、簡易な回路で連続したビット列からnビットの巡回
符号または短縮化巡回符号の区切りの位置を探しだすこ
とができるATMセル同期方式を提供することを目的と
する。 【構成】 本発明のATMセル同期方式は、順次入力さ
れる連続したビット列を生成多項式で除算して、その除
算結果に基づいて同期をとる際に、予めこの生成多項式
による剰余を減算した後に除算することを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は巡回符号検出方法及び装
置に関し、更には所定の巡回符号によって符号化された
ATM通信方式におけるセル同期に便利な同期手段に関
する。
置に関し、更には所定の巡回符号によって符号化された
ATM通信方式におけるセル同期に便利な同期手段に関
する。
【0002】
【従来技術】広帯域ISDN(Integrated
Services DigitalNetwork;サ
ービス総合ディジタル網)の交換方式として注目される
ATM(Asynchronous Transfer
Mode;非同期転送モード)は、音声、画像情報を
含むデータをセルと呼ばれる一定長のブロックに分割
し、宛先を示すヘッダを付けて高速て転送する方式であ
る。このATMにおいて、データの転送に使用されるセ
ルは、ヘッダ5バイト、情報フィールド48バイトの計
53バイトで構成されるものがある。さらに、この例で
はセルのヘッダ5バイト、すなわち40ビットの内、3
2ビットを情報点、8ビットをHEC(Header
Error Control;ヘッダ誤り制御)と呼ば
れる検査点とする短縮化巡回符号となっている。具体的
に示すと、短縮化巡回符号の生成多項式はX8 +X2 +
X+1であり、ヘッダはこの短縮化巡回符号に、X6 +
X4 +X2 +1(01010101のパターン)を加算
したものである。
Services DigitalNetwork;サ
ービス総合ディジタル網)の交換方式として注目される
ATM(Asynchronous Transfer
Mode;非同期転送モード)は、音声、画像情報を
含むデータをセルと呼ばれる一定長のブロックに分割
し、宛先を示すヘッダを付けて高速て転送する方式であ
る。このATMにおいて、データの転送に使用されるセ
ルは、ヘッダ5バイト、情報フィールド48バイトの計
53バイトで構成されるものがある。さらに、この例で
はセルのヘッダ5バイト、すなわち40ビットの内、3
2ビットを情報点、8ビットをHEC(Header
Error Control;ヘッダ誤り制御)と呼ば
れる検査点とする短縮化巡回符号となっている。具体的
に示すと、短縮化巡回符号の生成多項式はX8 +X2 +
X+1であり、ヘッダはこの短縮化巡回符号に、X6 +
X4 +X2 +1(01010101のパターン)を加算
したものである。
【0003】また、ATMでは伝送路中を連続的に転送
されるセルを、受信側で正しく取り出すためにはセルの
区切りを見付け出す必要があるが、この処理はセル同期
と呼ばれ、セルの先頭部分に付加されるヘッダを利用し
て行われるのが一般である。具体的には、短縮化巡回符
号は生成多項式で割り切ることができることから、前述
したように受信側でヘッダの40ビットを生成多項式で
除算をすれば、送信側でヘッダに加算したX6 +X4 +
X2 +1が剰余となるので、この性質を利用する。すな
わち、全く同期が取れていない状態(ハンティング状
態)にあるときには受信されたデータから順次40ビッ
トを取り出し、除算を行い、その剰余がX6+X4 +X2
+1であるときに、当該入力された40ビットがセル
ヘッダであると見なし、前同期状態(準同期状態)に入
るようにする。また、異なる場合は1ビットだけ、次の
ビットにずれた位置の40ビットに対し同様の検査を行
うごとく、この検査を前同期状態となるまで順次行って
いく。さらに、前同期状態では、次のセルのヘッダと思
われる位置のHECを規定回数だけ検査し、正しければ
完全な同期状態とする。
されるセルを、受信側で正しく取り出すためにはセルの
区切りを見付け出す必要があるが、この処理はセル同期
と呼ばれ、セルの先頭部分に付加されるヘッダを利用し
て行われるのが一般である。具体的には、短縮化巡回符
号は生成多項式で割り切ることができることから、前述
したように受信側でヘッダの40ビットを生成多項式で
除算をすれば、送信側でヘッダに加算したX6 +X4 +
X2 +1が剰余となるので、この性質を利用する。すな
わち、全く同期が取れていない状態(ハンティング状
態)にあるときには受信されたデータから順次40ビッ
トを取り出し、除算を行い、その剰余がX6+X4 +X2
+1であるときに、当該入力された40ビットがセル
ヘッダであると見なし、前同期状態(準同期状態)に入
るようにする。また、異なる場合は1ビットだけ、次の
ビットにずれた位置の40ビットに対し同様の検査を行
うごとく、この検査を前同期状態となるまで順次行って
いく。さらに、前同期状態では、次のセルのヘッダと思
われる位置のHECを規定回数だけ検査し、正しければ
完全な同期状態とする。
【0004】次に、上述したセル同期検出について説明
する。まず、除算器1として用いられる図2に示す8ビ
ット帰還型シフトレジスタについて説明する。この8ビ
ット帰還型シフトレジスタで構成される除算器1に受信
されたデータの40ビットがちょうど入力された時点で
の各シフトレジスタ3の出力が剰余となる。尚、ここで
行う計算は全て二元符号の計算である。従って加算器5
は、排他的論理和回路を意味し、加算と減算は、同じ排
他的論理和となる。
する。まず、除算器1として用いられる図2に示す8ビ
ット帰還型シフトレジスタについて説明する。この8ビ
ット帰還型シフトレジスタで構成される除算器1に受信
されたデータの40ビットがちょうど入力された時点で
の各シフトレジスタ3の出力が剰余となる。尚、ここで
行う計算は全て二元符号の計算である。従って加算器5
は、排他的論理和回路を意味し、加算と減算は、同じ排
他的論理和となる。
【0005】まず、データを1ビットずつ受信する場
合、この受信された最初の40ビットを除算器に入力す
れば40ビット分の剰余が求められる。しかしながら、
図3に示すように、さらに次の1ビットを入力すると4
1ビット分の剰余となってしまい、求めたい次の40ビ
ットの剰余ではなくなる。すなわち、常に最新の剰余を
求めるためには、先行するビットの影響を受けることの
ない方法でなければならない。常に40ビット分の剰余
を求める方法としては、以下に示す2つの方式が考えら
れる。
合、この受信された最初の40ビットを除算器に入力す
れば40ビット分の剰余が求められる。しかしながら、
図3に示すように、さらに次の1ビットを入力すると4
1ビット分の剰余となってしまい、求めたい次の40ビ
ットの剰余ではなくなる。すなわち、常に最新の剰余を
求めるためには、先行するビットの影響を受けることの
ない方法でなければならない。常に40ビット分の剰余
を求める方法としては、以下に示す2つの方式が考えら
れる。
【0006】第1の方式としては、図4に示すように、
32ビットシフトレジスタと除算器を直列接続した40
ビットシフトレジスタを構成し、この40ビットシフト
レジスタに、データが1ビット入力されるごとに、40
ビット分のデータを並列に取り込み、その中で除算処理
を行い、出力を検査することが考えられる。しかしなが
ら、このATMセル同期方式では、伝送路中の伝送速度
の32倍の速度でシフトレジスタを動作させる必要があ
り、特に高速な伝送を行う広帯域ISDNでは、このよ
うな高速動作は非常に困難である。また、高速な回路で
は、40ビットのデータを同じタイミングで並列転送す
るのは非常に困難で、個々に調整が必要になることが多
い。
32ビットシフトレジスタと除算器を直列接続した40
ビットシフトレジスタを構成し、この40ビットシフト
レジスタに、データが1ビット入力されるごとに、40
ビット分のデータを並列に取り込み、その中で除算処理
を行い、出力を検査することが考えられる。しかしなが
ら、このATMセル同期方式では、伝送路中の伝送速度
の32倍の速度でシフトレジスタを動作させる必要があ
り、特に高速な伝送を行う広帯域ISDNでは、このよ
うな高速動作は非常に困難である。また、高速な回路で
は、40ビットのデータを同じタイミングで並列転送す
るのは非常に困難で、個々に調整が必要になることが多
い。
【0007】次に、第2の方式として、図5に示すよう
に、40ビット伝送されるごとにクリアされる40個の
除算器を並列に接続し、この40個の除算器に直列にデ
ータを伝送し、さらに、それぞれクリアするタイミング
を1ビットずつずらし、入力されたデータが40ビット
に達した除算器の出力を検査することが考えられる。し
かしながら、このATMセル同期方式では、40個の除
算器を必要とし、回路規模が大きくなる点が問題とな
る。このように巡回符号又は短縮化巡回符号を用いたデ
ータ伝送はATMに限らず、種々の分野で利用される
が、その場合も同様に巡回符号の検出、或はそれを利用
したデータビット列の区間の検出が必要である場合にも
同じ問題が存していた。
に、40ビット伝送されるごとにクリアされる40個の
除算器を並列に接続し、この40個の除算器に直列にデ
ータを伝送し、さらに、それぞれクリアするタイミング
を1ビットずつずらし、入力されたデータが40ビット
に達した除算器の出力を検査することが考えられる。し
かしながら、このATMセル同期方式では、40個の除
算器を必要とし、回路規模が大きくなる点が問題とな
る。このように巡回符号又は短縮化巡回符号を用いたデ
ータ伝送はATMに限らず、種々の分野で利用される
が、その場合も同様に巡回符号の検出、或はそれを利用
したデータビット列の区間の検出が必要である場合にも
同じ問題が存していた。
【0008】
【発明の目的】本発明は上述したような従来の巡回符号
検出或はそれを利用したATMセル同期方式の問題を解
決するためになされたものであって、高速な回路を必要
とすることなく、簡易な回路で連続したビット列からn
ビットの巡回符号または短縮化巡回符号の区切りの位置
を探しだすことが可能な方法及び装置、更には巡回符号
を利用したATMセル同期方式を提供することを目的と
する。
検出或はそれを利用したATMセル同期方式の問題を解
決するためになされたものであって、高速な回路を必要
とすることなく、簡易な回路で連続したビット列からn
ビットの巡回符号または短縮化巡回符号の区切りの位置
を探しだすことが可能な方法及び装置、更には巡回符号
を利用したATMセル同期方式を提供することを目的と
する。
【0009】
【発明の概要】上述の目的を達成するため本願第1の発
明では、順次入力される連続したビット列を生成多項式
で除算し、その結果に基づいて当該ビット列に含まれる
nビットの巡回符号又は短縮化巡回符号を検出する方法
において、上記除算を行う前に予め前記生成多項式によ
る剰余を減算したことを特徴とする。
明では、順次入力される連続したビット列を生成多項式
で除算し、その結果に基づいて当該ビット列に含まれる
nビットの巡回符号又は短縮化巡回符号を検出する方法
において、上記除算を行う前に予め前記生成多項式によ
る剰余を減算したことを特徴とする。
【0010】本願第2の発明では、1ビットづつ入力さ
れるビット列の中から所定のm次の生成多項式G(X)
に基づくnビットの巡回符号又は短縮化巡回符号を検出
する方法において、1ビット入力する毎に、第n+1ビ
ットXn の係数が零でないとき、該Xn を前記所定の生
成多項式G(X)で除した余り(Xn /G(X)の剰
余)を、最新のnビット、即ち巡回符号ビット列の候補
nビットをG(X)で除した剰余から減算し、その結果
が零又は当該巡回符号に付加された特定ビットパターン
であることをもってそのときの巡回符号ビット列の候補
nビットが巡回符号又は短縮巡回符号列であると判定し
たことを特徴とする。
れるビット列の中から所定のm次の生成多項式G(X)
に基づくnビットの巡回符号又は短縮化巡回符号を検出
する方法において、1ビット入力する毎に、第n+1ビ
ットXn の係数が零でないとき、該Xn を前記所定の生
成多項式G(X)で除した余り(Xn /G(X)の剰
余)を、最新のnビット、即ち巡回符号ビット列の候補
nビットをG(X)で除した剰余から減算し、その結果
が零又は当該巡回符号に付加された特定ビットパターン
であることをもってそのときの巡回符号ビット列の候補
nビットが巡回符号又は短縮巡回符号列であると判定し
たことを特徴とする。
【0011】本願第3の発明では、nビットを単位と
し、所望データをm次の生成多項式G(X)なる所定の
巡回符号又は短縮巡回符号にて符号化したデータビット
列の前記単位データ列の区切りを検出する装置におい
て、入力するビットデータを入力するnビット以上の段
数のシフトレジスタと、前記m次多項式G(X)に対応
するmビット除算器とを具え、前記シフトレジスタの第
nビット段の出力を前記除算器の所要段間に配置した排
他的論理和回路に入力すると共に、データが1ビット入
力する毎に前記除算器の各セル内容が零又は特定のビッ
トパターンであることを判定する手段を具えたことを特
徴とする。
し、所望データをm次の生成多項式G(X)なる所定の
巡回符号又は短縮巡回符号にて符号化したデータビット
列の前記単位データ列の区切りを検出する装置におい
て、入力するビットデータを入力するnビット以上の段
数のシフトレジスタと、前記m次多項式G(X)に対応
するmビット除算器とを具え、前記シフトレジスタの第
nビット段の出力を前記除算器の所要段間に配置した排
他的論理和回路に入力すると共に、データが1ビット入
力する毎に前記除算器の各セル内容が零又は特定のビッ
トパターンであることを判定する手段を具えたことを特
徴とする。
【0012】
【実施例】以下、本発明をATMセル同期方式に利用す
る場合を例に図面に示した実施例に基づいて詳細に説明
する。この例では生成多項式G(X)が8ビットの(X
8+X2 +X+1)であり、セルがヘッダ5バイト情報
フィールド48バイトの計53バイトで構成され、更に
ヘッダは32ビットの情報点と8ビットのHECとから
構成される場合を想定したものである。
る場合を例に図面に示した実施例に基づいて詳細に説明
する。この例では生成多項式G(X)が8ビットの(X
8+X2 +X+1)であり、セルがヘッダ5バイト情報
フィールド48バイトの計53バイトで構成され、更に
ヘッダは32ビットの情報点と8ビットのHECとから
構成される場合を想定したものである。
【0013】図1は、本発明のATMセル同期方式を実
施する為の巡回符号検出装置の一実施例の要部を示す構
成図である。この装置は、前記除算器1の第1段目と第
2段目の間、第5段目と第6段目の間、及び第6段目と
第7段目の間に排他的論理和回路12、12、12を挿
入すると共に、前記40ビットシフトレジスタ10の最
終段の出力を前記新たに付加した排他論理和回路12、
12、12に入力すると共に、前記除算器1の各レジス
タ内のビット値が全て零又は特定のパターンであること
を検出するデコーダ(DEC)11を具えるように構成
したものである。即ち、この構成によれば、前記除算器
1によって40ビットのデータ列を生成多項式G(X)
=(X8 +X2 +X+1)で除算し、更にその結果から
x40/G(X)の剰余(X6 +X5 +X)を減算するこ
とになる。
施する為の巡回符号検出装置の一実施例の要部を示す構
成図である。この装置は、前記除算器1の第1段目と第
2段目の間、第5段目と第6段目の間、及び第6段目と
第7段目の間に排他的論理和回路12、12、12を挿
入すると共に、前記40ビットシフトレジスタ10の最
終段の出力を前記新たに付加した排他論理和回路12、
12、12に入力すると共に、前記除算器1の各レジス
タ内のビット値が全て零又は特定のパターンであること
を検出するデコーダ(DEC)11を具えるように構成
したものである。即ち、この構成によれば、前記除算器
1によって40ビットのデータ列を生成多項式G(X)
=(X8 +X2 +X+1)で除算し、更にその結果から
x40/G(X)の剰余(X6 +X5 +X)を減算するこ
とになる。
【0014】したがって、この回路にデータを1ビット
づつ入力すれば、40段シフトレジスタに配列したデー
タが求めたいデータ列である場合、即ち上記巡回符号に
よって一つの区切りとなる場合は、前記除算器による演
算結果と、40段シフトレジスタからの出力による前記
除算器1における減算値とが一値し、結果的に当該除算
器1の各段のビット値が零となる。故に、該除算器1の
各セル内容をデコーダDEC11により監視しておき、
その内容が全て零であることを検出すれば、その時のビ
ット列が求めんとするセルのヘッダである。すなわち、
換言すれば、X39以下の多項式ビット(40ビット分)
の剰余とX39以下の多項式にX40が加わった多項式の剰
余を比較すると、X40(41ビット目)が加わった場合
の剰余は、X40を生成多項式(X8 +X2 +X+1)で
除算したときの剰余(X6 +X5 +X)だけ加算された
値となる。したがって除算器1から予め(X6 +X5 +
X)だけ減算しておくことによりX40の影響を除くこと
ができる。また、1ビットシフトするごとに、この減算
処理を行えば、X40以上の高次のビットの影響を全て取
り除くことができ、除算器1の出力は常に40ビット分
の剰余となる。この実施例は上記の例に限らず、一般化
して考えることができる。
づつ入力すれば、40段シフトレジスタに配列したデー
タが求めたいデータ列である場合、即ち上記巡回符号に
よって一つの区切りとなる場合は、前記除算器による演
算結果と、40段シフトレジスタからの出力による前記
除算器1における減算値とが一値し、結果的に当該除算
器1の各段のビット値が零となる。故に、該除算器1の
各セル内容をデコーダDEC11により監視しておき、
その内容が全て零であることを検出すれば、その時のビ
ット列が求めんとするセルのヘッダである。すなわち、
換言すれば、X39以下の多項式ビット(40ビット分)
の剰余とX39以下の多項式にX40が加わった多項式の剰
余を比較すると、X40(41ビット目)が加わった場合
の剰余は、X40を生成多項式(X8 +X2 +X+1)で
除算したときの剰余(X6 +X5 +X)だけ加算された
値となる。したがって除算器1から予め(X6 +X5 +
X)だけ減算しておくことによりX40の影響を除くこと
ができる。また、1ビットシフトするごとに、この減算
処理を行えば、X40以上の高次のビットの影響を全て取
り除くことができ、除算器1の出力は常に40ビット分
の剰余となる。この実施例は上記の例に限らず、一般化
して考えることができる。
【0015】即ち、一般的に1ビットずつ入力されるビ
ット列の中からm次の生成多項式G(X)に基づくnビ
ットの巡回符号または短縮化巡回符号を探し出すことを
考えると、nビットの巡回符号又は短縮化巡回符号から
Xn /G(X)の剰余を減算する処理を1ビット毎に行
うことにより、常に符号長nビットに対する剰余が求め
られるため、この値を検査することにより求めたい巡回
符号または短縮化巡回符号の区切りの位置がわかる。し
たがって、本実施例のATMセル同期方式は、ATMに
限らず連続したビット列の中から特定の長さの巡回符号
または短縮化巡回符号、もしくはそれらに特定のパター
ンを加算した符号を探し出す方法として広く利用でき
る。
ット列の中からm次の生成多項式G(X)に基づくnビ
ットの巡回符号または短縮化巡回符号を探し出すことを
考えると、nビットの巡回符号又は短縮化巡回符号から
Xn /G(X)の剰余を減算する処理を1ビット毎に行
うことにより、常に符号長nビットに対する剰余が求め
られるため、この値を検査することにより求めたい巡回
符号または短縮化巡回符号の区切りの位置がわかる。し
たがって、本実施例のATMセル同期方式は、ATMに
限らず連続したビット列の中から特定の長さの巡回符号
または短縮化巡回符号、もしくはそれらに特定のパター
ンを加算した符号を探し出す方法として広く利用でき
る。
【0016】上述したように、本実施例は、連続したビ
ット列からnビットの巡回符号または短縮化巡回符号の
区切りの位置を探しだす方法として、Xn を生成多項式
で除算したときの剰余を除算器から減算することによ
り、高速な回路を不要とし、簡易な回路での実現を可能
としたものである。
ット列からnビットの巡回符号または短縮化巡回符号の
区切りの位置を探しだす方法として、Xn を生成多項式
で除算したときの剰余を除算器から減算することによ
り、高速な回路を不要とし、簡易な回路での実現を可能
としたものである。
【0017】
【発明の効果】本発明は以上説明したように構成し且つ
動作するので、簡易な回路で連続したビット列からnビ
ットの巡回符号または短縮化巡回符号の区切りの位置を
探しだす上で著しい効果を奏する。
動作するので、簡易な回路で連続したビット列からnビ
ットの巡回符号または短縮化巡回符号の区切りの位置を
探しだす上で著しい効果を奏する。
【図1】本発明のATMセル同期方式を実現する一実施
例を示す構成図。
例を示す構成図。
【図2】除算器を構成する8ビット帰還型シフトレジス
タの構成を示した構成図。
タの構成を示した構成図。
【図3】従来の問題点を説明するための構成図。
【図4】図3で示された問題点を解決する第1の方式を
説明するための構成図。
説明するための構成図。
【図5】図3で示された問題点を解決する第2の方式を
説明するための構成図。
説明するための構成図。
1 除算器 5 加算器 10 シフトレジスタ 11 デコーダ
Claims (3)
- 【請求項1】 順次入力される連続したビット列を生成
多項式で除算し、その結果に基づいて当該ビット列に含
まれるnビットの巡回符号又は短縮化巡回符号を検出す
る方法において、上記除算を行う前に予め前記生成多項
式による剰余を減算したことを特徴とする巡回符号検出
方法。 - 【請求項2】 1ビットづつ入力されるビット列の中か
ら所定のm次の生成多項式G(X)に基づくnビットの
巡回符号又は短縮化巡回符号を検出する方法において、 1ビット入力する毎に、第n+1ビットXn の係数が零
でないとき、該Xn を前記所定の生成多項式G(X)で
除した余り(Xn /G(X)の剰余)を、最新のnビッ
ト、即ち[巡回符号ビット列の候補nビットをG
(X)]で除した剰余から減算し、その結果が零又は当
該巡回符号に付加された特定ビットパターンであること
をもってそのときの巡回符号ビット列の候補nビットが
巡回符号又は短縮巡回符号列であると判定したことを特
徴とする巡回符号検出方法。 - 【請求項3】 nビットを単位とし、所望データをm次
の生成多項式G(X)なる所定の巡回符号又は短縮巡回
符号にて符号化したデータビット列の前記単位データ列
の区切りを検出する装置において、入力するビットデー
タを入力するnビット以上の段数のシフトレジスタと、
前記m次多項式G(X)に対応するmビット除算器とを
具え、前記シフトレジスタの第nビット段の出力を前記
除算器の所要段間に配置した排他的論理和回路に入力す
ると共に、データが1ビット入力する毎に前記除算器の
各レジスタ内容が零又は特定のビットパターンであるこ
とを判定する手段を具えたことを特徴とする巡回符号検
出装置。
Priority Applications (7)
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---|---|---|---|
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KR1019950703747A KR960701537A (ko) | 1993-06-30 | 1994-06-22 | 순회부호 검출방법 및 장치(method and device for detecting a cyclic code) |
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JP5186622A JPH0787090A (ja) | 1993-06-30 | 1993-06-30 | 巡回符号検出方法及び装置 |
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1994
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- 1994-06-22 TW TW083105674A patent/TW257908B/zh active
- 1994-06-22 US US08/513,905 patent/US5764876A/en not_active Expired - Fee Related
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- 1994-06-22 EP EP94918549A patent/EP0740438A4/en not_active Withdrawn
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