JPH09307439A

JPH09307439A - 周波数シンセサイザ

Info

Publication number: JPH09307439A
Application number: JP8114530A
Authority: JP
Inventors: Noriaki Saito; 典昭齊藤; Hiroyuki Yabuki; 博幸矢吹; Morikazu Sagawa; 守一佐川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-05-09
Filing date: 1996-05-09
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】高周波多チャンネル無線機等に用いる周波数
シンセサイザに関するもので、基準発振器の周波数が固
定であるため、比較周波数を高く設定できないという課
題を解決し、ループ利得を上げてチャンネル間周波数切
り換え時間の高速化を可能とする周波数シンセサイザを
実現することを目的とする。【解決手段】基準発振器１と、基準側分周器２と、比
較側分周器４と、位相比較器５と、チャージポンプ６
と、積分器７と、高周波出力端子８から構成される位相
同期ループ９において、基準側分周器２に複数パルス付
加／除去形分数分周器１０を接続することで、高速な周
波数引き込みを行う周波数シンセサイザが実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は高周波多チャンネル無線
機等に用いられ、高速周波数引き込みを特徴とする位相
同期（ＰＬＬ；フェーズ・ロックド・ループ）形の周波
数シンセサイザに関するものである。

【０００２】

【従来の技術】周波数シンセサイザは多チャンネル無線
機の重要な構成要素であり、各種無線機器・装置に広く
利用されている。近年の無線通信はアナログからデジタ
ルへ移行しつつあるが、その通信方式としては時分割多
元接続（ＴＤＭＡ；タイム・ディビジョン・マルティプ
ル・アクセス）方式が採用されており、周波数シンセサ
イザにおいてはチャンネル間引き込み特性の高速化が重
要な課題となる。

【０００３】以下、従来の周波数シンセサイザについて
説明する。図６は従来の周波数シンセサイザの構成を示
すものである。図６において、１は高精度の基準発振器
（通常温度補償水晶発振器が用いられる）、２は基準発
振器１の出力を分周する基準側分周器、３は制御電圧に
応じて発振周波数が変化する電圧制御発振器、４は電圧
制御発振器３の出力を分周する比較側分周器、５は基準
側分周器２と比較側分周器４の出力の位相誤差を検出す
る位相比較器、６は位相比較器５の出力を後述する積分
器の駆動信号に変換するチャージポンプ、７はチャージ
ポンプ６の出力の高域成分を除去して直流平滑化し、電
圧制御発振器３に制御電圧として帰還する積分器（ルー
プフィルタ）、８は当該周波数シンセサイザの高周波出
力端子である。以上のように構成された周波数シンセサ
イザについて、以下その動作について説明する。

【０００４】まず、基準側分周器２は基準発振器１の出
力を分周して基準周波数ｆｒとし、比較側分周器４は電
圧制御発振器３の出力を分周して比較周波数ｆｖとす
る。位相比較器５はｆｒとｆｖ出力の誤差を検出し目標
周波数の近傍に引き込むように周波数補正の動作を行
い、チャージポンプ６を介してループフィルタ７の充放
電を行う（周波数引き込みモード）。さらに位相比較器
５は、目標周波数に引き込む様に位相補正の動作を行
い、チャージポンプ６を介してループフィルタ７の充放
電を行う（位相引き込みモード）。

【０００５】上記一連の動作は、ループ利得が高い、つ
まり電圧制御発振器３の感度が高い、分周数が小さい
（比較周波数が高い）、あるいはループフィルタ７の時
定数が小さい程高速であり、チャンネル切替は比較側分
周器４の分周比を切り替えることで行う。

【０００６】

【発明が解決しようとする課題】しかしながら通常基準
発振器はベースバンド系でも共通に使用されるため、そ
の周波数を自由に変更することはできず、ある特定の値
に固定されることになる。このため、例えば電圧制御発
振器３の周波数を２２３．２５ＭＨｚと固定とすると
き、基準発振器１の周波数を１２．８ＭＨｚとすれば位
相比較周波数を２５０ＫＨｚに設定できるところ、基準
発振器１の周波数が１９．２ＭＨｚで固定されているた
め、位相比較周波数を５０ＫＨｚに設定する必要が生
じ、その結果、ループ利得が低くなりチャンネル間引き
込み速度が劣化するという課題を有していた。

【０００７】本発明は前記従来技術の課題を解決するも
ので、チャンネル間引き込み特性の高速化を実現した周
波数シンセサイザを提供することを目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するため
に本発明は、多チャンネル周波数シンセサイザにおいて
複数パルス付加／除去形分数分周器を基準側または比較
側分周器に接続した構成を有している。

【０００９】この構成により、チャンネル間引き込み特
性の高速化を実現できる。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、基準信号を発振する基準発振器と、前記基準発振器
の出力を分数分周する複数パルス付加／除去形分数分周
器と、前記複数パルス付加／除去形分数分周器の出力を
整数分周する基準側分周器と、制御電圧に応じて発振周
波数が変化する電圧制御発振器と、前記電圧制御発振器
の出力を外部へ出力する高周波出力端子と、前記電圧制
御発振器の出力を整数分周する比較側分周器と、前記基
準側分周器と比較側分周器の出力の位相誤差を検出する
位相比較器と、前記位相比較器の出力を変換し積分器の
駆動信号とするチャージポンプと、前記チャージポンプ
出力の高域成分を除去して前記電圧制御発振器に帰還す
る積分器とを具備し、前記基準側分周器と複数パルス付
加／除去形分数分周器の分周比を固定とし、前記比較側
分周器の分周数を可変することにより、前記電圧制御発
振器の出力周波数を可変するものである。

【００１１】本発明の請求項２に記載の発明は、基準信
号を発振する基準発振器と、前記基準発振器の出力を整
数分周する基準側分周器と、制御電圧に応じて発振周波
数が変化する電圧制御発振器と、前記電圧制御発振器の
出力を外部へ出力する高周波出力端子と、前記電圧制御
発振器の出力を整数分周する比較側分周器と、前記比較
側分周器の出力を分数分周する複数パルス付加／除去形
分数分周器と、前記基準側分周器と複数パルス付加／除
去形分数分周器の出力の位相誤差を検出する位相比較器
と、前記位相比較器の出力を変換し積分器の駆動信号と
するチャージポンプと、前記チャージポンプ出力の高域
成分を除去して前記電圧制御発振器に帰還する積分器と
を具備し、前記複数パルス付加／除去形分数分周器の分
周比を固定とし、前記比較側分周器の分周数を可変する
ことにより、前記電圧制御発振器の出力周波数を可変す
るものである。

【００１２】本発明の請求項３に記載の発明は、比較側
分周器として、ＦｒａｃｔｉｏｎａｌＮ形分数分周器を
用いたことを特徴とするものである。

【００１３】本発明の請求項４に記載の発明は、基準側
分周器として、ダイレクトディジタルシンセサイザを用
いたことを特徴とするものである。

【００１４】本発明の請求項５に記載の発明は、請求項
１記載の複数パルス付加／除去形分数分周器と、請求項
１記載の基準側分周器との設けている位置を入れ替えた
ものである。

【００１５】本発明の請求項６に記載の発明は、請求項
２記載の複数パルス付加／除去形分数分周器と、請求項
２記載の比較側分周器との設けている位置を入れ替えた
ものである。

【００１６】本発明は上記各構成によって、基準発振器
の周波数を分数分周を利用して任意の周波数に変換する
ことで位相比較周波数を高めてループ利得を上げること
ができ、チャンネル間周波数切り替え時間の短縮を実現
することができる。

【００１７】以下、本発明の実施の形態について図１か
ら図５を用いて説明する。（実施の形態１）以下、本発明の実施の形態１につい
て、図面を参照しながら説明する。

【００１８】図１は本発明の実施の形態１における周波
数シンセサイザの構成のブロック結線図である。

【００１９】図１において、１は高精度の基準発振器
（通常温度補償水晶発振器が用いられる）、２は入力信
号を分周する基準側分周器、３は制御電圧に応じて発振
周波数が変化する電圧制御発振器、４は電圧制御発振器
３の出力を分周する比較側分周器、５は基準側分周器２
と比較側分周器４の出力の位相誤差を検出する位相比較
器、６は位相比較器５の出力を後述する積分器の駆動信
号に変換するチャージポンプ、７はチャージポンプ６の
出力の高域成分を除去して直流平滑化し、電圧制御発振
器３に制御電圧として帰還する積分器（ループフィル
タ）、８は当該周波数シンセサイザの高周波出力端子で
ある。以上の１〜８の番号を付している構成要素は図６
の構成と基本的に同一なものである。図６の構成と異な
る点は、基準発振器１と基準側分周器２との間に、基準
発振器１の出力を分数分周する複数パルス付加／除去形
分数分周器１０を新たに設けた点である。

【００２０】複数パルス付加／除去形分数分周器１０の
具体的な構成、例えば５段構成の例が”分周器切替方式
低消費電力・高速周波数シンセサイザの検討”（電子情
報通信学会１９９５年総合大会予稿集ＳＣ−２−８）に
掲載されており、入力周波数をｃｌｋｉｎ、出力周波数
をｃｌｋｏｕｔ、Ｍ１〜Ｍ５を２以上の整数、Ｎ１を２
≦Ｎ１≦Ｍ４／２の整数、Ｎ２を２≦Ｎ２≦Ｍ５／２ま
での整数としたとき、

【００２１】

【数１】

【００２２】の関係式を簡易な構成で実現できるもので
ある。以上のように構成された周波数シンセサイザの動
作を説明する。

【００２３】まず、基準発振器１の出力１９．２ＭＨｚ
が複数パルス付加／除去形分数分周器１０に入力され
る。複数パルス付加／除去形分数分周器１０が

【００２４】

【数２】

【００２５】で表せる分数の分周比を持つように設定す
れば、その出力周波数は４ＭＨｚとなる。

【００２６】次に基準側分周器２が複数パルス付加／除
去形分数分周器１０の出力４ＭＨｚの１６分周を行うこ
とで、１９．２ＭＨｚを直接整数分周した場合には得る
ことができない基準周波数２５０ＫＨｚを得ることがで
きる。以下の動作は従来例と同様のため省略する。

【００２７】以上のように本実施例によれば、周波数シ
ンセサイザにおいて、基準側分周器と複数パルス付加／
除去形分数分周器１０を新たに接続することにより、基
準発振器１の周波数が固定されていることにより生じる
位相比較周波数に関する制限を取り除き、高速な周波数
引き込みを行う周波数シンセサイザが実現できる。な
お、図１において複数パルス付加／除去形分数分周器１
０は基準側分周器２の前段に接続されているが後段、す
なわち基準側分周器２と位相比較器５との間の接続して
もよいことはいうまでもない。

【００２８】（実施の形態２）以下、本発明の実施の形
態２について、図面を参照しながら説明する。

【００２９】図２は本発明の実施の形態２における周波
数シンセサイザの構成のブロック結線図である。図２に
おいて、１は高精度の基準発振器（通常温度補償水晶発
振器が用いられる）、２は基準発振器１の出力を分周す
る基準側分周器、３は制御電圧に応じて発振周波数が変
化する電圧制御発振器、４は電圧制御発振器３の出力を
分周する比較側分周器、５は基準側分周器２と比較側分
周器４側の出力の位相誤差を検出する位相比較器、６は
位相比較器５の出力を後述する積分器の駆動信号に変換
するチャージポンプ、７はチャージポンプ６の出力の高
域成分を除去して直流平滑化し、電圧制御発振器３に制
御電圧として帰還する積分器（ループフィルタ）、８は
当該周波数シンセサイザの高周波出力端子である。以上
の１〜８の番号を付している構成要素は図６の構成と基
本的に同一なものである。図６の構成と異なる点は、比
較側分周器４と位相比較器５との間に、比較側分周器４
の出力を分数分周する複数パルス付加／除去形分数分周
器１１を新たに設けた点である。

【００３０】以上のように構成された周波数シンセサイ
ザの動作を図２を用いて説明する。まず、基準側分周器
２は基準発振器１の出力１９．２ＭＨｚを６４分周して
基準周波数ｆｒ＝３００ＫＨｚとし、比較側分周器４は
電圧制御発振器３の出力２２３．２５ＭＨｚを４７分周
して４．７５ＭＨｚとする。複数パルス付加／除去形分
数分周器１１が

【００３１】

【数３】

【００３２】で表せる分数の分周比を持つように設定す
れば、その出力周波数は３００ＫＨｚとなって基準周波
数ｆｒ＝３００ＫＨｚと等しくなり、従来実現できない
基準周波数ｆｒ＝３００ＫＨｚを実現できる。以下の動
作は従来のものと同様のため省略する。

【００３３】以上のように本実施例によれば、周波数シ
ンセサイザにおいて、比較側分周器４と複数パルス付加
／除去形分数分周器１１を接続することにより、基準発
振器１の周波数が固定されていることにより生じる位相
比較周波数に関する制限を取り除き、高速な周波数引き
込みを行う周波数シンセサイザが実現できる。なお、図
２において複数パルス付加／除去形分数分周器１１は比
較側分周器４の後段に接続されているが、前段である電
圧制御発振器３と比較側分周器４との間に接続してもよ
いことはいうまでもない。

【００３４】（実施の形態３）以下、本発明の実施の形
態３について、図面を参照しながら説明する。

【００３５】図３は本発明の実施の形態３における周波
数シンセサイザの構成のブロック結線図である。

【００３６】図３において、１は高精度の基準発振器
（通常温度補償水晶発振器が用いられる）、１０は基準
発振器１の出力を分数分周する複数パルス付加／除去形
分数分周器、２は複数パルス付加／除去形分数分周器１
０の出力を分周する基準側分周器、３は制御電圧に応じ
て発振周波数が変化する電圧制御発振器、５は基準側分
周器２と電圧制御発振器３側の出力の位相誤差を検出す
る位相比較器、６は位相比較器５の出力を後述する積分
器の駆動信号に変換するチャージポンプ、７はチャージ
ポンプ６の出力の高域成分を除去して直流平滑化し、電
圧制御発振器３に制御電圧として帰還する積分器（ルー
プフィルタ）、８は当該周波数シンセサイザの高周波出
力端子である。

【００３７】以上の１、２、３、５、６、７、８の番号
を付している構成要素は図１の構成と基本的に同一なも
のである。

【００３８】図１の構成と異なる点は、図１の比較側分
周器４の代わりに、あるいは比較側分周器４として、電
圧制御発振器３の出力を分数分周するＦｒａｃｔｉｏｎ
ａｌＮ形分数分周器１２を設けた点である。

【００３９】このＦｒａｃｔｉｏｎａｌＮ形分数分周器
１２は、例えば”ＡＳＨＯＲＴＳＵＲＶＥＹＯＦ
ＦＲＥＱＵＥＮＣＹＳＹＮＴＨＥＳＩＺＥＲＴＥＣ
ＨＮＩＱＵＥＳ”、Ｖ．Ｒｅｉｎｈａｒｄｔ，ｅｔｃ：
４０ｔｈＡｎｎｕａｌＦｒｅｑｕｎｅｃｙＣｏｎｔ
ｒｏｌＳｙｍｐｏｓｉｕｍ −１９８６で紹介され
ているものであり、入力周波数をｃｌｋｉｎ、出力周波
数をｃｌｋｏｕｔ、使用するアキュムレータのビット数
をＫビット、整数分周器の分周数をＮ、周波数指定ワー
ドをＦとしたとき

【００４０】

【数４】

【００４１】の関係式を実現し、位相同期ループ（ＰＬ
Ｌ）の比較周波数をチャネルステップの２^N倍に設定で
きるものである。

【００４２】以上のように構成された周波数シンセサイ
ザの動作を図３を用いて説明する。チャネルステップが
２５ＫＨｚのシステムを考える。Ｆｒａｃｔｉｏｎａｌ
Ｎ形分数分周器１２により、ＰＬＬの比較周波数はアキ
ュムレータのビット数を５ビットとして、２５ＫＨｚ×
２⁵ ＝８００ＫＨｚに設定できる。基準発振器１の周波
数が１２．６ＭＨｚであるとすると、整数分周形の基準
側分周器２だけでは８００ＫＨｚを出力することができ
ないが、複数パルス付加／除去形分数分周器１０が

【００４３】

【数５】

【００４４】で表せる分周比を持つように設定すること
で、基準側分周器２の出力を１．６ＭＨｚとすることが
でき、基準側分周器２が更に２分周を行うことで比較周
波数８００ＫＨｚが実現できる。以下の動作は従来例と
同様であるため省略する。

【００４５】また、チャンネル指定は、Ｆｒａｃｔｉｏ
ｎａｌＮ形分数分周器１２の分周比Ｎ，Ｆを変化させる
ことで行い、複数パルス付加／除去形分数分周器１０の
分周比は固定である。

【００４６】以上のように本実施例によれば、Ｆｒａｃ
ｔｉｏｎａｌＮ形分数分周器１２を用いて比較周波数を
高める形式の周波数シンセサイザにおいて、基準側分周
器１と複数パルス付加／除去形分数分周器１０を接続す
ることにより、基準発振器１の周波数が固定されている
ことにより生じる位相比較周波数に関する制限を取り除
き、高速な周波数引き込みを行う周波数シンセサイザが
実現できる。なお、図３において複数パルス付加／除去
形分数分周器１０は基準側分周器２の前段に接続されて
いるが後段、すなわち基準側分周器２と位相比較器５と
の間の接続してもよいことはいうまでもない。

【００４７】（実施の形態４）以下、本発明の実施の形
態４について、図面を参照しながら説明する。

【００４８】図４は本発明の実施の形態４における周波
数シンセサイザの構成のブロック結線図である。図４に
おいて、図３の構成と異なる点は、基準発振器１と基準
側分周器２との間に設けていた複数パルス付加／除去形
分数分周器１０を、ＦｒａｃｔｉｏｎａｌＮ形分数分周
器１２の後段、すなわちＦｒａｃｔｉｏｎａｌＮ形分数
分周器１２と位相比較器５との間に設けた点である。

【００４９】以上のように構成された周波数シンセサイ
ザの動作を説明する。まず、チャネルステップが２５Ｋ
Ｈｚのシステムを考える。ＦｒａｃｔｉｏｎａｌＮ形分
数分周器１２により、ＰＬＬの比較周波数はアキュムレ
ータのビット数を８ビットとして、２５ＫＨｚ×２⁸ ＝
６．４ＭＨｚに設定できる。しかし、基準発振器１の周
波数が１２．６ＭＨｚであるとすると、整数分周形の基
準側分周器２だけでは６．４ＭＨｚを出力することがで
きない。そこで複数パルス付加／除去形分数分周器１０
が

【００５０】

【数６】

【００５１】で表せる分周比を持つように設定すること
で、６．４ＭＨｚから１．５７５ＭＨｚへの変換を行
う。１．５７５ＭＨｚは基準側分周器２で基準発振器１
の出力１２．６ＭＨｚの８分周を行うことで容易に得る
ことができる。以下の動作は従来例と同様のため省略す
る。また、チャンネル指定は、ｆｒａｃｔｉｏｎａｌＮ
形分数分周器１２の分周比Ｎ，Ｆを変化させることで行
い、複数パルス付加／除去形分数分周器１０の分周比は
固定である。

【００５２】以上のように本実施例によれば、Ｆｒａｃ
ｔｉｏｎａｌＮ形分数分周器１２を用いて比較周波数を
高める形式の周波数シンセサイザにおいて、Ｆｒａｃｔ
ｉｏｎａｌＮ形分数分周器１２と複数パルス付加／除去
形分数分周器１０を接続することにより、基準発振器１
の周波数が固定されていることにより生じる位相比較周
波数に関する制限を取り除き、高速な周波数引き込みを
行う周波数シンセサイザが実現できる。

【００５３】なお、図４において複数パルス付加／除去
形分数分周器１０はＦｒａｃｔｉｏｎａｌＮ形分数分周
器１２の後段に接続されているが前段、すなわち電圧制
御発振器３とＦｒａｃｔｉｏｎａｌＮ形分数分周器１２
との間に接続してもよいことはいうまでもない。

【００５４】（実施の形態５）以下、本発明の実施の形
態５について、図面を参照しながら説明する。

【００５５】図５は本発明の実施の形態５における周波
数シンセサイザの構成のブロック結線図である。

【００５６】図５において、図１の構成と異なる点は、
基準側分周器２の代わりに、あるいは基準側分周器２と
して、新たにダイレクトディジタルシンセサイザ１３を
設けた点である。このダイレクトディジタルシンセサイ
ザ１３は、例えば”ＡＳＨＯＲＴＳＵＲＶＥＹＯ
ＦＦＲＥＱＵＥＮＣＹＳＹＮＴＨＥＳＩＺＥＲＴＥ
ＣＨＮＩＱＵＥＳ”、Ｖ．Ｒｅｉｎｈａｒｄｔ，ｅｔ
ｃ：４０ｔｈＡｎｎｕａｌＦｒｅｑｕｎｅｃｙＣ
ｏｎｔｒｏｌＳｙｍｐｏｓｉｕｍ −１９８６で紹
介されているものであり、入力周波数をｃｌｋｉｎ、出
力周波数をｃｌｋｏｕｔ、使用するアキュムレータのビ
ット数がＫビット、周波数指定ワードＦとしたとき

【００５７】

【数７】

【００５８】の関係式を実現するもので、周波数指定ワ
ードＦを１ずつ変化させることで、出力周波数ｃｌｋｏ
ｕｔを入力周波数ｃｌｋｉｎ／２^Kのステップで可変で
きる。

【００５９】以上のように構成された周波数シンセサイ
ザの動作を説明する。例えば比較側分周器４の分周比を
１０００に設定し、ダイレクトディジタルシンセサイザ
１３の出力を△ｆだけ変化させると、位相同期ループに
より電圧制御発振器３の出力は１０００×△ｆだけ変化
する。すなわち、電圧制御発振器３の出力を２５ＫＨｚ
ステップで変化させるにはＤＤＳの出力を２５Ｈｚステ
ップで変化させる必要がある。

【００６０】ここで基準発振器１の出力が１２．８ＭＨ
ｚであったとするとダイレクトディジタルシンセサイザ
１３だけでは、２５Ｈｚステップを実現することができ
ないが、パルス付加／除去形分数分周器１０が

【００６１】

【数８】

【００６２】で表せる分周数を持つように設定すること
で、基準発振器１の出力周波数１２．８ＭＨｚを３．２
７６８ＭＨｚに変換できるため、ダイレクトディジタル
シンセサイザ１３のアキュムレータ長を１７ビットとし
て、ダイレクトディジタルシンセサイザ５００の周波数
ステップを３．２７６９ＭＨｚ／２¹⁷＝２５Ｈｚ、すな
わち電圧制御発振器３の出力を２５ＫＨｚステップに設
定できる。このときの位相同期ループの比較周波数は周
波数ステップ２５ＫＨｚより高い約１ＭＨｚとなる。

【００６３】なお、チャンネル切替はダイレクトディジ
タルシンセサイザ１３の周波数指定ワードＦにより行
い、複数パルス付加／除去形分数分周器１０の分周比は
固定である。

【００６４】以上のように本実施例によれば、ダイレク
トディジタルシンセサイザ１３を用いて比較周波数を高
める形式の周波数シンセサイザにおいて、ダイレクトデ
ィジタルシンセサイザ１３と複数パルス付加／除去形分
数分周器１０を接続することにより、基準発振器１の周
波数が固定されていることにより生じる位相比較周波数
に関する制限を取り除き、高速な周波数引き込みを行う
周波数シンセサイザが実現できる。

【００６５】なお、図５において複数パルス付加／除去
形分数分周器１０とダイレクトディジタルシンセサイザ
１３の位置は互いに入れ替えても良い。

【００６６】

【発明の効果】以上のように本発明によれば、周波数シ
ンセサイザにおいて、基準側分周器あるいは比較側分周
器に複数パルス付加／除去形分数分周器を接続すること
でチャネル間周波数切り替え時間の高速化を可能とする
優れた周波数シンセサイザを実現できるものである。

【図面の簡単な説明】

【図１】本発明の実施の形態１における周波数シンセサ
イザのブロック結線図

【図２】本発明の実施の形態２における周波数シンセサ
イザのブロック結線図

【図３】本発明の実施の形態３における周波数シンセサ
イザのブロック結線図

【図４】本発明の実施の形態４における周波数シンセサ
イザのブロック結線図

【図５】本発明の実施の形態５における周波数シンセサ
イザのブロック結線図

【図６】従来の周波数シンセサイザのブロック結線図

【符号の説明】

１基準発振器２基準側分周器３電圧制御発振器４比較側分周器５位相比較器６チャージポンプ７積分器８高周波出力端子９位相同期ループ（ＰＬＬ）１０複数パルス付加／除去形分数分周器１２ＦｒａｃｔｉｏｎａｌＮ形分数分周器１３ダイレクトディジタルシンセサイザ

Claims

【特許請求の範囲】

【請求項１】基準信号を発振する基準発振器と、前記
基準発振器の出力を分数分周する複数パルス付加／除去
形分数分周器と、前記複数パルス付加／除去形分数分周
器の出力を整数分周する基準側分周器と、制御電圧に応
じて発振周波数が変化する電圧制御発振器と、前記電圧
制御発振器の出力を外部へ出力する高周波出力端子と、
前記電圧制御発振器の出力を整数分周する比較側分周器
と、前記基準側分周器と比較側分周器の出力の位相誤差
を検出する位相比較器と、前記位相比較器の出力を変換
し積分器の駆動信号とするチャージポンプと、前記チャ
ージポンプ出力の高域成分を除去して前記電圧制御発振
器に帰還する積分器とを具備し、前記基準側分周器と複
数パルス付加／除去形分数分周器の分周比を固定とし、
前記比較側分周器の分周数を可変することにより、前記
電圧制御発振器の出力周波数を可変する周波数シンセサ
イザ。
【請求項２】基準信号を発振する基準発振器と、前記
基準発振器の出力を整数分周する基準側分周器と、制御
電圧に応じて発振周波数が変化する電圧制御発振器と、
前記電圧制御発振器の出力を外部へ出力する高周波出力
端子と、前記電圧制御発振器の出力を整数分周する比較
側分周器と、前記比較側分周器の出力を分数分周する複
数パルス付加／除去形分数分周器と、前記基準側分周器
と複数パルス付加／除去形分数分周器の出力の位相誤差
を検出する位相比較器と、前記位相比較器の出力を変換
し積分器の駆動信号とするチャージポンプと、前記チャ
ージポンプ出力の高域成分を除去して前記電圧制御発振
器に帰還する積分器とを具備し、前記複数パルス付加／
除去形分数分周器の分周比を固定とし、前記比較側分周
器の分周数を可変することにより、前記電圧制御発振器
の出力周波数を可変する周波数シンセサイザ。
【請求項３】比較側分周器として、Ｆｒａｃｔｉｏｎ
ａｌＮ形分数分周器を用いたことを特徴とする請求項１
又は２記載の周波数シンセサイザ。
【請求項４】基準側分周器として、ダイレクトディジ
タルシンセサイザを用いたことを特徴とする請求項１記
載の周波数シンセサイザ。
【請求項５】請求項１記載の複数パルス付加／除去形
分数分周器と、請求項１記載の基準側分周器との設けて
いる位置を入れ替えた周波数シンセサイザ。
【請求項６】請求項２記載の複数パルス付加／除去形
分数分周器と、請求項２記載の比較側分周器との設けて
いる位置を入れ替えた周波数シンセサイザ。