JP3519326B2 - カレントミラー回路 - Google Patents
カレントミラー回路Info
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Description
路に関し、特に、BiCMOS構造を用いて形成される
カレントミラー回路に関するものである。
レントミラー回路の出力電流の精度を向上させるため
に、カレントミラー回路をカスケード接続する構成が、
従来より広く使用されている。
104では、1段目のカレントミラー回路において、P
chのMOSトランジスタP101およびP102のゲ
ートが互いに接続されると共に、MOSトランジスタP
101のドレインに接続されている。両MOSトランジ
スタP101・P102のソースには、電源電圧Vcc
が印加されていると共に、それぞれのドレインは、次段
のカレントミラー回路を構成するMOSトランジスタP
103・P104のうち、対応する方のソースにそれぞ
れ接続されている。
・P104のゲートは、互いに接続されており、さら
に、電流入力端子T105となるMOSトランジスタP
103のドレインに接続されている。これにより、電流
入力端子T105を介して、所定の電流Iinが電流源
105から供給されると、カレントミラー回路部104
は、電流出力端子T106となるMOSトランジスタP
104のドレインから、当該電流Iinと同量の電流I
outを出力することができる。
がカスケード接続されているので、両MOSトランジス
タP101・P102のドレイン電位は、いずれも、M
OSトランジスタP103・P104のゲート電位にス
レッショルド電圧Vthを加えた値となり、互いに等し
くなる。この結果、アーリ効果による電流変動が抑えら
れ、出力電流Ioutの精度を向上できる。
部104では、各カレントミラー回路が飽和領域で動作
するために、各MOSトランジスタP101〜P104
のゲート−ドレイン間電圧を、スレッショルド電圧Vt
h以上に保つ必要がある。したがって、電源電圧をVc
c、接地レベルをGNDとすると、カレントミラー回路
部104の入力電圧範囲および出力電圧範囲は、GND
から(Vcc−2Vth)までに制限されてしまう。こ
のように、カスケード接続により動作電圧範囲が狭くな
るので、電源の低電圧化を妨げる要因となっている。
保ちながら、動作電圧範囲を拡大するために、特開平6
−104762号公報などには、例えば、図9に示すよ
うに、バイアス電圧電源106を設けたカレントミラー
回路部104aが開示されている。当該カレントミラー
回路部104aでは、互いにゲートが接続されたPch
のMOSトランジスタP111・P112と、互いにゲ
ートが接続されたPchのMOSトランジスタP113
・P114とが設けられており、MOSトランジスタP
113のドレインが、MOSトランジスタP111・P
112のゲートに接続されている。一方、両MOSトラ
ンジスタP113・P114のゲートは、バイアス電圧
電源106に接続されており、各MOSトランジスタP
111〜P114が飽和領域で動作するような電圧に保
たれている。
04と同様に、両MOSトランジスタP111・P11
2のソースには、電源電圧Vccが印加されており、M
OSトランジスタP111のドレインは、MOSトラン
ジスタP113のソースに接続されていると共に、MO
SトランジスタP112のドレインは、MOSトランジ
スタP114のソースに接続されている。
1のゲートとMOSトランジスタP113のドレインと
が接続されているので、カレントミラー回路部104a
の入力電圧範囲は、GNDから(Vcc−Vth)まで
となり、図8に示すカレントミラー回路部104より
も、スレッショルド電圧Vthだけ拡大される。また、
バイアス電圧電源106によって、両MOSトランジス
タP113・P114のゲート電圧は、各MOSトラン
ジスタP111〜P114が飽和領域で動作するように
調整されているので、両MOSトランジスタP113・
P114のソース電圧、すなわち、両MOSトランジス
タP111・P112のドレイン電圧が互いに等しくな
る。この結果、当該両MOSトランジスタP111・P
112のソース−ドレイン間電圧Vdsが互いに等しく
なるので、単一のカレントミラー回路の場合と比較し
て、出力電流Ioutの精度を向上できる。
来の構成のカレントミラー回路部104aでは、製造上
の特性変動によって、MOSトランジスタP111・P
112のゲート長に差(オフセット)が発生した場合、
当該オフセットによって出力電流Ioutの精度が低下
するという問題を生ずる。
aを製造する際、ウェハ製造上のバラツキによって、両
MOSトランジスタP111・P112の特性に差が生
じることが多い。特に、例えば、ゲート長の差などによ
って、スレッショルド電圧Vthに差が発生すると、両
MOSトランジスタP111・P112のうち、スレッ
ショルド電圧Vthの大きい方が電流が小さくなり、入
力電流Iinと出力電流Ioutとに差が生じてしま
う。
P112のゲート長を大きく設定すれば、オフセットに
よる影響を低減することができる。ところが、この場合
は、両MOSトランジスタP111・P112のゲート
寄生容量が大きくなってしまう。この結果、入力電流I
inが投入されてから出力電流Ioutを供給し始める
までの時間が長くなるという新たな問題を招来する。
は、MOSトランジスタP111〜P114もオフ状態
に保たれている。ここで、入力電流Iinが流れ始める
と、入力電流Iinによって、両MOSトランジスタP
111・P112のゲート寄生容量に蓄積された電荷が
引き抜かれる。これにより、ゲート電圧が低下して、ゲ
ート−ソース間電圧Vgsがスレッショルド電圧Vth
を上回った時点(Vgs>Vthの時点)で、両MOS
トランジスタP111・P112が導通し、出力電流I
outがオンとなる。ここで、オフセットの影響を低減
するために、ゲート長が大きく設定されているため、ゲ
ート寄生容量も大きくなっている。したがって、入力電
流Iinがオンになってから、出力電流Ioutが流れ
始めるまでの時間が長くなってしまう。一例として、両
MOSトランジスタP111・P112のゲート寄生容
量を5〔pF〕とすると、図10に示すように、5〔μ
A〕の入力電流Iinを流す場合、出力電流Iout
は、約1〔μs〕程度遅れて供給される。
トミラー回路では、両MOSトランジスタのソースへ、
同一の抵抗値の抵抗を介して、電源電圧Vccを印加す
ることで、両MOSトランジスタのオフセットの影響を
抑えることができる。ところが、図9に示す従来のカレ
ントミラー回路部104aにおいて、MOSトランジス
タP111・P112のソースに抵抗を接続した場合、
入力電流Iinによって当該抵抗での電圧降下が変化す
るため、各MOSトランジスタP111〜P114のソ
ース電圧も入力電流Iinに応じて変動する。この結
果、バイアス電圧電源106は、各MOSトランジスタ
P111〜P114を飽和領域で動作させるために、入
力電流Iinに応じて、MOSトランジスタP113・
P114のゲート電圧を増減する必要がある。
力電流Iinが小さい場合、MOSトランジスタP11
1のゲート電圧が上昇するので、MOSトランジスタP
113・P114のゲート電圧も上昇して、非飽和領域
に入ってしまう。また、入力電流Iinがさらに減少し
て、MOSトランジスタP113のドレイン電圧が上昇
すると、MOSトランジスタP113のソース電圧、す
なわち、MOSトランジスタP111のドレイン電圧が
上昇するので、アーリ効果によって両MOSトランジス
タP111・P112の電流バランスが崩れてしまう。
この状態では、両MOSトランジスタP111・P11
2は、ドレイン−ソース間電圧Vdsのわずかな変動に
よって、それぞれを流れる電流が増減するため、出力電
流Ioutの精度が著しく低下してしまう。この結果、
図9の構成で上述の抵抗を挿入する場合には、バイアス
電圧電源106が入力電流Iinに応じてゲート電圧を
制御する必要があり、回路構成が複雑になってしまう。
ものであり、その目的は、広い入力電圧範囲を保ちなが
ら、出力電流の精度が高く、入力電流がオフからオンへ
変化する際の出力電流の立ち上がりが速いカレントミラ
ー回路を提供することにある。
ラー回路は、上記課題を解決するために、第1及び第2
MOSトランジスタからなる第1カレントミラー回路
と、上記第1カレントミラー回路にカスケードに接続さ
れ、第3及び第4MOSトランジスタからなる第2カレ
ントミラー回路と、上記の第1及び第2MOSトランジ
スタのゲート寄生容量に蓄積された電荷を放出すると共
に、上記の第3MOSトランジスタにおいてドレイン電
位をゲート電位よりも所定量だけ高くする入力ダイナミ
ックレンジ拡大手段とを備えている。
バラツキ(製造時に生じる特性のバラツキ)に起因して
カレントミラー回路の出力電流は変動するが、この変動
を抑制するために、第1及び第2MOSトランジスタの
ゲート長が大きく設定され、これにより、オフセットに
よる影響を低減することができる。しかし、ゲート長を
大きくすると、ゲート寄生容量が大きくなり、入力電流
が印加されてから出力電流が出力されるまでの時間が長
くなってしまう。
MOSトランジスタのゲート寄生容量に蓄積された電荷
が入力ダイナミックレンジ拡大手段によって放出され
る。これにより、たとえゲート長を大きくしても、入力
電流がオンになった際、第1及び第2MOSトランジス
タのゲートから、蓄積された電荷を放出する必要がない
ので、カレントミラー回路の立ち上がり時間を確実に短
縮できる。それゆえ、上記製造時に生じる特性のバラツ
キがあっても、出力電流の精度が高く、立ち上がり時間
の短いカレントミラー回路を確実に実現できる。
レンジ拡大手段によって、第1MOSトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
されるので、該所定量の電位分だけ入力ダイナミックレ
ンジを確実に拡大することが可能となる。
上記課題を解決するために、第1及び第2MOSトラン
ジスタからなる第1カレントミラー回路と、上記第1カ
レントミラー回路にカスケードに接続され、第3及び第
4MOSトランジスタからなる第2カレントミラー回路
と、上記の第3及び第4MOSトランジスタのゲート寄
生容量に蓄積された電荷を放出すると共に、上記の第3
MOSトランジスタにおいてドレイン電位をゲート電位
よりも所定量だけ高くする第1入力ダイナミックレンジ
拡大手段と、上記の第1及び第2MOSトランジスタの
ゲート寄生容量に蓄積された電荷を放出すると共に、上
記の第1MOSトランジスタにおいてドレイン電位をゲ
ート電位よりも所定量だけ高くする第2入力ダイナミッ
クレンジ拡大手段とを備えている。
ランジスタのゲート寄生容量に蓄積された電荷が第2入
力ダイナミックレンジ拡大手段を介して常に放出される
と共に、第3及び第4MOSトランジスタのゲート寄生
容量に蓄積された電荷が第1入力ダイナミックレンジ拡
大手段を介して常に放出される。これにより、たとえゲ
ート長を大きくしても、カレントミラー回路において、
入力電流がオフからオンになった際、第1及び第2MO
Sトランジスタのゲートと、第3及び第4MOSトラン
ジスタのゲートとから、それぞれ蓄積された電荷を放出
する必要がないので、カレントミラー回路の立ち上がり
時間を確実に短縮できる。それゆえ、上述のような製造
時に生じる特性のバラツキがあっても、出力電流の精度
が高く、立ち上がり時間の短いカレントミラー回路を確
実に実現できる。
ックレンジ拡大手段によって、第3MOSトランジスタ
において、ドレイン電位がゲート電位よりも所定量だけ
高くなるので、この所定量の電位分だけ入力ダイナミッ
クレンジが拡大される。同様に、第2入力ダイナミック
レンジ拡大手段によって、第1MOSトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
なるので、この所定量の電位分だけ入力ダイナミックレ
ンジが拡大される。このように、第1MOSトランジス
タのドレイン電圧は、所定量の電位分だけ、ゲート電圧
よりも相対的に高くなる。この結果、上記カレントミラ
ー回路は、この所定量の電位分だけ広い入力電圧範囲
(入力ダイナミックレンジ)を確保できる。
それぞれ、抵抗を介して電源電圧が供給されていること
が好ましい。
第1および第2MOSトランジスタのスレッショルド電
圧が一致せず、両者を流れる電流が互いに異なる場合、
より多くの電流を流すMOSトランジスタに接続された
抵抗での電圧降下の方が大きくなり、当該MOSトラン
ジスタを流れる電流を減少させる。この結果、オフセッ
トに起因する入力電流と出力電流との相違を削減でき、
出力電流の精度をさらに向上できる。
2MOSトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第1バ
イポーラトランジスタは、第3MOSトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第1バイ
ポーラトランジスタは、第1ないし第4MOSトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できる。
拡大する出力ダイナミックレンジ拡大手段が備えられて
いることが好ましい。この場合、カレントミラー回路内
の抵抗値等の相違に起因する出力電流の誤差を確実に削
減できる。
は、上記課題を解決するために、所定の電位に保たれる
第1電源ラインにソースが接続された第1MOSトラン
ジスタと、上記第1MOSトランジスタのゲートおよび
ドレインにゲートが接続され、ソースが上記第1電源ラ
インに接続された第2MOSトランジスタと、上記第1
MOSトランジスタのドレインにソースが接続された第
3MOSトランジスタと、上記第3MOSトランジスタ
のゲートにゲートが接続され、上記第2MOSトランジ
スタのドレインにソースが接続されている第4MOSト
ランジスタと、上記第3および第4MOSトランジスタ
とは逆の極性を有していると共に、上記第3MOSトラ
ンジスタのドレインにベースが接続され、エミッタが上
記第3および第4MOSトランジスタのゲートに接続さ
れた第1バイポーラトランジスタと、上記第1バイポー
ラトランジスタのエミッタに接続された第1バイアス電
流源とを備えている。
がPchのMOSトランジスタの場合は、上記第1バイ
ポーラトランジスタおよび後述の第2バイポーラトラン
ジスタは、NPNトランジスタであり、第1ないし第4
MOSトランジスタがNchのMOSトランジスタの場
合は、上記第1および第2バイポーラトランジスタは、
PNPトランジスタとして実現される。
タのドレイン電位は、上記第1バイポーラトランジスタ
のベース−エミッタ間電圧によって、第3および第4M
OSトランジスタのゲート電位よりも相対的に高くな
る。これにより、第1バイポーラトランジスタを設け
ず、第3MOSトランジスタのドレインとゲートとを直
接接続する従来技術と比較すると、第1バイポーラトラ
ンジスタのベース−エミッタ間電圧分だけ、入力電圧が
高い場合であっても、第1ないし第4MOSトランジス
タは、正常に動作し続けることができる。この結果、カ
レントミラー回路の入力電圧範囲(入力ダイナミックレ
ンジ)を当該ベース−エミッタ間電圧だけ拡大できる。
ンに電流が入力されていない場合であっても、第1バイ
ポーラトランジスタのベース電流によって、第1および
第3MOSトランジスタには、所定の電流が流れてい
る。したがって、入力電流がオフであっても、第1およ
び第2MOSトランジスタのゲートから常に電荷が放出
される。この結果、製造工程でのバラツキに起因する出
力電流の変動を抑制するために、第1および第2MOS
トランジスタのゲート長を大きく設定した場合であって
も、入力電流がオンになった際、第1および第2MOS
トランジスタのゲートから電荷を放出する必要がなくな
り、カレントミラー回路の立ち上がり時間を短縮でき
る。それゆえ、製造工程にバラツキが発生する場合であ
っても、出力電流の精度が高く、立ち上がり時間の短い
カレントミラー回路を実現できる。
1MOSトランジスタおよび第1電源ラインの間と、上
記第2MOSトランジスタおよび第1電源ラインの間と
に、それぞれ抵抗が設けられていることが好ましい。
り、第1および第2MOSトランジスタのスレッショル
ド電圧が一致せず、両者を流れる電流が互いに異なる場
合、より多くの電流を流すMOSトランジスタに接続さ
れた抵抗での電圧降下の方が大きくなり、当該MOSト
ランジスタを流れる電流を減少させる。この結果、オフ
セットに起因する入力電流と出力電流との相違を削減で
き、出力電流の精度をさらに向上できる。
2MOSトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第1バ
イポーラトランジスタは、第3MOSトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第1バイ
ポーラトランジスタは、第1ないし第4MOSトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できる。
回路は、所定の電位に保たれる第1電源ラインにソース
が接続された第1MOSトランジスタと、当該第1MO
Sトランジスタのゲートにゲートが接続され、ソースが
上記第1電源ラインに接続された第2MOSトランジス
タと、上記第1MOSトランジスタのドレインにソース
が接続された第3MOSトランジスタと、当該第3MO
Sトランジスタのゲートにゲートが接続され、上記第2
MOSトランジスタのドレインにソースが接続されてい
る第4MOSトランジスタと、上記第3および第4MO
Sトランジスタとは逆の極性を有していると共に、上記
第3MOSトランジスタのドレインにベースが接続さ
れ、エミッタが上記第3および第4MOSトランジスタ
のゲートに接続され、コレクタが上記第1電源ラインに
接続された第1バイポーラトランジスタと、上記第1お
よび第2MOSトランジスタとは逆の極性を有している
と共に、上記第1MOSのドレインにベースが接続さ
れ、エミッタが上記第1及び第2MOSトランジスタの
ゲートに接続され、コレクタが上記第1電源ラインに接
続された第2バイポーラトランジスタと、上記第1バイ
ポーラトランジスタのエミッタに接続された第1バイア
ス電流源と、上記第2バイポーラトランジスタのエミッ
タに接続された第2バイアス電流源とを備えている。
ランジスタのゲート寄生容量に蓄積された電荷が第2バ
イアス電流源を介して常に放出されると共に、第3及び
第4MOSトランジスタのゲート寄生容量に蓄積された
電荷が第2バイアス電流源を介して常に放出される。こ
れにより、たとえゲート長を大きくしても、カレントミ
ラー回路において、入力電流がオフからオンになった
際、第1及び第2MOSトランジスタのゲートと、第3
及び第4MOSトランジスタのゲートとから、それぞれ
蓄積された電荷を放出する必要がないので、カレントミ
ラー回路の立ち上がり時間を確実に短縮できる。それゆ
え、上記製造時に生じる特性のバラツキがあっても、出
力電流の精度が高く、立ち上がり時間の短いカレントミ
ラー回路を確実に実現できる。
ランジスタによって、第3MOSトランジスタにおい
て、ゲート電位がドレイン電位よりも、第1バイポーラ
トランジスタのベース−エミッタ間電圧分だけ大きくな
るので、該電圧分だけ入力ダイナミックレンジが拡大さ
れる。同様に、第1MOSトランジスタにおいて、ゲー
ト電位がドレイン電位よりも、第2バイポーラトランジ
スタのベース−エミッタ間電圧分だけ大きくなるので、
該電圧分だけ入力ダイナミックレンジが拡大される。こ
のように、第1MOSトランジスタのドレイン電圧は、
第2バイポーラトランジスタのベース−エミッタ間電圧
分だけ、ゲート電圧よりも相対的に高くなる。
イン電位は、上記第2バイポーラトランジスタのベース
−エミッタ間電圧によって、第1および第2MOSトラ
ンジスタのゲート電位よりも相対的に高くなる。これに
より、上記第1カレントミラー回路に比べて、第2バイ
ポーラトランジスタのベース−エミッタ間電圧分だけ、
入力電圧が高い場合であっても、正常に動作し続けるこ
とができる。この結果、当該ベース−エミッタ間電圧だ
け、カレントミラー回路の入力電圧範囲をさらに拡大で
きる。
3および第4MOSトランジスタのゲートと上記第1バ
イアス電流源との接続点と、上記第1バイポーラトラン
ジスタのエミッタとの間には、第1ダイオードが設けら
れていることが好ましい。なお、第1ダイオードは、例
えば、ベースとコレクタとを接続したバイポーラトラン
ジスタなどによって実現できる。
ジスタのエミッタ電位は、第1ダイオードの順方向電圧
分だけ低くなる。したがって、第3MOSトランジスタ
のドレイン電圧は、第3MOSトランジスタのゲート電
圧に比べて、第1バイポーラトランジスタのベース−エ
ミッタ間電圧に、当該第1ダイオードの順方向電圧を加
えた分だけ高くなる。この結果、上記カレントミラー回
路に比べて、第1ダイオードの順方向電圧分だけ、カレ
ントミラー回路の入力電圧範囲をさらに拡大できる。
ゲートと上記第2バイアス電流源との接続点と、上記第
2バイポーラトランジスタのエミッタとの間には、第2
ダイオードが設けられていることが好ましい。この場
合、第1及び第2ダイオードのそれぞれの順方向電圧分
だけ入力ダイナミックレンジが更に拡大される。
路は、上記第4MOSトランジスタのドレインにコレク
タが接続されたバイポーラ型の第1出力トランジスタ
と、当該第1出力トランジスタとは逆の極性を有するバ
イポーラ型のトランジスタであり、第1出力トランジス
タのコレクタにベースが接続され、エミッタが所定の電
流でバイアスされた第2出力トランジスタと、上記第1
出力トランジスタと同じ極性を有するバイポーラ型のト
ランジスタであり、上記第2出力トランジスタのエミッ
タにベースが接続され、エミッタが上記第1出力トラン
ジスタのベースに接続された第3出力トランジスタとを
備えていることが好ましい。なお、上記第1および第3
出力トランジスタがNPNトランジスタの場合、第2出
力トランジスタは、PNPトランジスタであり、第1お
よび第3出力トランジスタがPNPトランジスタの場
合、第2出力トランジスタは、NPNトランジスタであ
る。また、上記第2出力トランジスタは、例えば、所定
のバイアス電流源などによってバイアスされる。
タのコレクタと、第3出力トランジスタのベースとの間
に、バイアスされた第2出力トランジスタが設けられて
いる。したがって、第1出力トランジスタのベース電位
は、第3出力トランジスタのベースを第1出力トランジ
スタのコレクタに直接接続した場合よりも、第2出力ト
ランジスタのベース−エミッタ間電圧分だけ上昇する。
この結果、当該ベース−エミッタ間電圧だけ、第1出力
トランジスタの動作電圧範囲を拡大でき、カレントミラ
ー回路の出力電圧範囲(出力ダイナミックレンジ)を拡
大できる。
ないし図7に基づいて説明すると以下の通りである。
スアンプ1は、例えば、フロッピー・ディスク・ドライ
ブ用のリード/ライトコントローラー中のフィルタなど
として好適に使用されるアンプであって、例えば、図2
に示すように、アンプ部2の電圧入力端子T1・T2と
電流出力端子T3・T4との間の相互コンダクタンスg
mは、gm制御部3によって、制御用電流源5からカレ
ントミラー回路部4を介して伝えられる電流Iout
(=Ie)に基づきコントロールされている。
回路部(カレントミラー回路)4は、後述するように、
入力される電流Iinに応じて、出力電流Ioutを高
精度かつ高速に制御できるだけでなく、入力電圧範囲
(ダイナミックレンジ)が拡大されている。これによ
り、相互コンダクタンスアンプ1は、より広いダイナミ
ックレンジの制御用電流源5を用いて、相互コンダクタ
ンスgmをより高精度かつ高速に制御できる。この結
果、当該相互コンダクタンスアンプ1をフィルタとして
用いた場合、フィルタの周波数特性f0を高速かつ高精
度に制御できる。
ラー回路部4は、BiCMOS構造の回路であって、図
1に示すように、カスケード接続されたカレントミラー
回路として、互いにゲートが接続されたPchのMOS
トランジスタP1・P2(第1及び第2MOSトランジ
スタ)と、ゲートが共通接続されたPchのMOSトラ
ンジスタP3・P4(第3及び第4MOSトランジス
タ)とを備えている。上記MOSトランジスタP1のド
レインは、自らのゲートに接続されていると共に、次段
のカレントミラー回路を構成するMOSトランジスタP
3のソースに接続されている。また、MOSトランジス
タP2のドレインは、MOSトランジスタP4のソース
に接続されている。さらに、制御電流入力端子T5とな
るMOSトランジスタP3のドレインには、制御用電流
源5が接続されており、制御電流出力端子T6となるM
OSトランジスタP4のドレインには、図2に示すgm
制御部3が接続される。
路部4では、上記MOSトランジスタP3のドレイン
と、両MOSトランジスタP3・P4のゲートとの間
に、定電流源F1(第1バイアス電流源)でバイアスさ
れるNPNトランジスタN5(第1バイポーラトランジ
スタ)が設けられている。当該NPNトランジスタN5
のベースは、上記MOSトランジスタP3のドレインに
接続されており、コレクタには、電源電圧Vccが印加
されている。また、エミッタは、上記両MOSトランジ
スタP3・P4のゲートと定電流源F1とに接続されて
いる。
抵抗R1・R2を備えており、上記両MOSトランジス
タP1・P2のソースは、それぞれ抵抗R1・R2を介
して、電源電圧Vccが印加される電源ラインS21
(第1電源ライン)に接続されている。
回路がカスケード接続されているので、1段目のカレン
トミラー回路を構成する2つのMOSトランジスタP1
・P2のドレイン電圧は、2段目のカレントミラー回路
のMOSトランジスタP3・P4のゲート電圧にスレッ
ショルド電圧Vthを加えた値となり、互いに等しくな
る。この結果、アーリ効果による電流変動が抑えられる
ので、入力電流Iinと出力電流Ioutとの差を小さ
く、すなわち、出力電流Ioutの精度を向上できる。
回路部4では、両MOSトランジスタP3・P4のゲー
トと、MOSトランジスタP3のドレインとの間に、定
電流源F1でバイアスされたNPNトランジスタN5が
設けられている。
レイン電圧は、NPNトランジスタN5のベース−エミ
ッタ間電圧VBEによって、両MOSトランジスタP3・
P4のゲート電圧よりも相対的に高くなる。したがっ
て、制御電流入力端子T5の電圧Vinが上昇した場合
であっても、両MOSトランジスタP3・P4をOFF
することなく正常に動作させ続けることができる。この
結果、図8に示す従来のカレントミラー回路部104に
比べて、NPNトランジスタN5のベース−エミッタ間
電圧VBE分だけ、カレントミラー回路部4の入力電圧範
囲(ダイナミックレンジ)を拡大できる。
られているので、制御用電流源5がオフのとき(入力電
流Iinが0のとき)も、MOSトランジスタP1およ
びP3には、NPNトランジスタN5のベース電流が流
れている。このベース電流は、定電流源F1の電流をI
1とすると、I1/hFEとなる。なお、hFEは、NPN
トランジスタN5のh定数である。
あっても、1段目のカレントミラー回路を構成する両M
OSトランジスタP1・P2のゲートからは、電荷が放
出され続ける。この結果、図8(図9)に示す従来技術
のように、両MOSトランジスタP101・P102
(P111・P112)のゲート寄生容量に蓄積された
電荷を放出するまで、出力電流Ioutを出力できない
構成とは異なり、両MOSトランジスタP1・P2のゲ
ート寄生容量に蓄積された電荷を放出する時間が不要に
なる。したがって、入力電流Iinが流れ始めてから、
出力電流Ioutが流れ始めるまでの時間(立ち上がり
時間)を短縮できる。
源5がオフの場合であっても、2段目のカレントミラー
回路を構成する両MOSトランジスタP3・P4のゲー
トからは、電荷が定電流源F1へ放出され続ける。この
結果、両MOSトランジスタP3・P4のゲート寄生容
量に蓄積された電荷を放出する時間が不要になるので、
入力電流Iinが流れ始めてから、出力電流Ioutが
流れ始めるまでの時間を更に短縮できる。
回路部104aの構成では、両MOSトランジスタP1
11・P112のゲート寄生容量を5〔pF〕、入力電
流Iinを5〔μA〕とした場合、図10に示すよう
に、出力電流Ioutは、入力電流Iinに比べて、約
1μs以上遅れて変化する。これに対して、本実施形態
のカレントミラー回路部4の遅延時間は、同様の条件、
すなわち、両MOSトランジスタP1・P2のゲート寄
生容量が5〔pF〕、入力電流Iinが5〔μA〕の場
合で、図3に示すように、約200〔ns〕に短縮され
ている。
MOSトランジスタP3のソース電圧に拘わらず、ゲー
ト−ドレイン間電圧を所定の値(NPNトランジスタN
5のベース−エミッタ間電圧VBE)に保っている。した
がって、MOSトランジスタP1〜P4のオフセットに
起因する出力電流Ioutの誤差を削減するために、M
OSトランジスタP1・P2のソースに抵抗R1・R2
を接続した場合であっても、NPNトランジスタN5
は、入力電流Iinの変化に拘わらず、両MOSトラン
ジスタP3・P4を飽和領域で動作させ続けることがで
きる。この結果、抵抗R1・R2を挿入する際には、バ
イアス電圧電源106が入力電流Iinに応じてゲート
電圧を制御しなければならない従来技術(図9に示すカ
レントミラー回路部104a)よりも、回路構成を簡略
化できる。
入せず、両MOSトランジスタP111・P112のゲ
ート長の増加のみによって、出力電流Ioutの精度を
向上させる場合と比較すると、本実施形態に係るカレン
トミラー回路部4では、抵抗R1・R2の挿入によっ
て、出力電流Ioutの精度を大幅に向上できる。例え
ば、従来のカレントミラー回路部104aでは、図10
に示すように、出力電流Ioutの誤差が10%程度で
あるのに対して、本実施形態に係るカレントミラー回路
部4では、図3に示すように、1%以下に低減されてい
る。
4を、図2に示す相互コンダクタンスアンプ1に使用し
た場合について、図4に示す回路図に基づき、さらに詳
細に説明すると以下の通りである。
ー回路部4の定電流源F1が、NPNトランジスタN1
1〜N14からなるカレントミラー回路によって実現さ
れている。これら各NPNトランジスタN11〜N14
は、互いにベースが接続されており、NPNトランジス
タN11のベースは、コレクタに接続されていると共
に、定電流源F11に接続されている。各NPNトラン
ジスタN11〜N14のエミッタは、それぞれ抵抗R1
1〜R14を介して接地されている。さらに、NPNト
ランジスタN14のコレクタは、電流の供給対象となる
NPNトランジスタN5のエミッタおよびMOSトラン
ジスタP3・P4のゲートに接続されており、定電流源
F11から供給される電流I11と同じ量の電流(I1
1)を供給できる。なお、他のNPNトランジスタN1
2およびN13のコレクタについては後述する。
圧信号である入力電圧V1および−V1が印加される差
動入力部21と、交流電流信号である電流I0および−
I0を出力する差動出力部22とが設けられている。当
該差動入力部21は、エミッタが抵抗R21を介して互
いに接続されたNPNトランジスタN21・N22を備
えている。NPNトランジスタN21のベースは、電圧
入力端子T1に接続されており、一方の入力電圧V1が
印加される。同様に、NPNトランジスタN22のベー
スには、電圧入力端子T2を介して、他方の入力電圧−
V1が印加される。また、両NPNトランジスタN21
・N22のエミッタには、上述した上記NPNトランジ
スタN12・N13のコレクタが接続されており、定電
流源F11から供給される電流I11と同じ量の電流が
供給される。
2のコレクタには、それぞれダイオードD21・D22
が接続されており、NPNトランジスタN21とダイオ
ードD21との接続点は、後述する差動出力部22のN
PNトランジスタN35に接続されている。同様に、N
PNトランジスタN22とダイオードD22との接続点
は、差動出力部22のNPNトランジスタN34(後
述)に接続される。また、両ダイオードD21・D22
のアノードは、互いに接続された後、ダイオードD23
および抵抗R22を介して、電源電圧Vccに保たれた
電源ラインS21に接続される。なお、両ダイオードD
21・D22は、コレクタとベースとが接続されたNP
Nトランジスタとして実現されている。
が接続され、カレントミラー回路を構成するPchのM
OSトランジスタP31、P32およびP33と、互い
にエミッタが接続され、差動対を構成するNPNトラン
ジスタN34およびN35とが設けられている。
ドレインは、ゲートに接続されていると共に、後述する
gm制御部3のNPNトランジスタN43から、gm制
御用電流Ieが供給されている。また、MOSトランジ
スタP32のドレインは、上記NPNトランジスタN3
5のコレクタに接続されると共に、電流出力端子T4に
接続されている。同様に、MOSトランジスタP33の
ドレインは、上記NPNトランジスタN34のコレクタ
に接続されると共に、電流出力端子T3に接続されてい
る。なお、MOSトランジスタP31〜P33のソース
は、それぞれ抵抗R31〜R33を介して、上記電源ラ
インS21に接続されている。さらに、上記NPNトラ
ンジスタN34・N35の共通のエミッタは、後述する
gm制御部3から、gm制御用電流Ieの2倍の電流が
供給されている。
3がNPNトランジスタN41〜N43からなるカレン
トミラー回路として実現されている。すなわち、NPN
トランジスタN41、N42a、N42bおよびN43
は、ベースが互いに接続されている。また、NPNトラ
ンジスタN41およびN43のエミッタは、抵抗R41
あるいは抵抗R43をそれぞれ介して、接地レベルに保
たれる電源ラインS22に接続されており、NPNトラ
ンジスタN42aおよびN42bのエミッタは、互いに
接続された後、抵抗R42を介して接地されている。
クタには、カレントミラー回路部4のMOSトランジス
タP4から、出力電流Ioutがgm制御用電流Ieと
して供給されている。また、NPNトランジスタN41
のコレクタは、NPNトランジスタN44を介して、自
らのベースに接続されている。
コレクタには、NPNトランジスタN44のベースが接
続されており、NPNトランジスタN44のエミッタ
は、NPNトランジスタN41のベースに接続されてい
る。なお、NPNトランジスタN44のコレクタには、
電源電圧Vccが印加される。
N42bのコレクタは、差動出力部22の差動対である
NPNトランジスタN34・N35のエミッタに接続さ
れており、NPNトランジスタN43のコレクタは、差
動出力部22のバイアス用電流源となるMOSトランジ
スタP31のドレインに接続されている。これにより、
gm制御部3は、差動出力部22の差動対(NPNトラ
ンジスタN34・N35)へgm制御用電流Ieの2倍
の電流を供給し、バイアス用電流源(MOSトランジス
タP31)へgm制御用電流Ieと同量の電流を供給で
きる。
て、NPNトランジスタN12およびN13から供給さ
れる電流は、同量(I11)なので、抵抗R21を流れ
る電流をΔIとすると、ダイオードD21およびNPN
トランジスタN21を流れる電流は、I11+ΔIとな
り、ダイオードD22およびNPNトランジスタN22
を流れる電流は、I11−ΔIとなる。したがって、ダ
イオードD21での電圧降下(ベース−エミッタ間電
圧)V21は、以下の式(1)に示すように、 V21=(k・T/q)×ln〔(I11+ΔI)/Is〕 …(1) となり、ダイオードD22での電圧降下V22は、以下
の式(2)のように、 V22=(k・T/q)×ln〔(I11−ΔI)/Is〕 …(2) となる。なお、上記式(1)および式(2)において、
k、T、qは、それぞれ、ボルツマン定数、絶対温度、
電荷であり、Isは、逆方向飽和電流である。
るNPNトランジスタN34、N35のベース電位差Δ
VBEは、両電圧降下V21・V22の差となり、以下の
式(3)に示すように、 ΔVBE=(k・T/q)×ln[(I11+ΔI) / (I11−ΔI)] …(3) となる。
は、同量の電流Ieを供給しており、電流出力端子T3
へ−I0の電流が流れ、電流出力端子T4へI0の電流
が流れる。また、両NPNトランジスタN34・N35
を流れる電流の合計は、2Ieである。したがって、N
PNトランジスタN34を流れる電流は、Ie+I0、
NPNトランジスタN35を流れる電流は、Ie−I0
となるので、両NPNトランジスタN34・N35のベ
ース電位差ΔVBEは、以下の式(4)に示すように、 ΔVBE=(k・T/q)×ln〔(Ie+I0) / (Ie−I0)〕…(4) となる。
ら、以下に示すように、 (I11+ΔI)/(I11−ΔI)=(Ie+I0) /(Ie−I0)…(5) が成立する。したがって、式(5)を変形すると、以下
に示すように、 I0=(Ie/I11)×ΔI …(6) となる。
1の抵抗値をReとすると、抵抗R21を流れる電流Δ
Iは、以下の式(7)に示すように、 ΔI=〔V1−(−V1)〕/Re =2V1/Re …(7) となる。
相互コンダクタンスgmは、以下の式(8)に示すよう
に、 gm=I0/V1 =(Ie/I11)×(2/Re) …(8) となる。上式(8)から明らかなように、相互コンダク
タンスgmは、電流IeおよびI11によって、容易に
所望の値に制御できる。
ら入力され、NPNトランジスタN11〜N14および
抵抗R11〜R14からなるカレントミラー回路を介し
て供給される。一方、電流Ieは、制御用電流源5によ
り供給され、本実施形態に係るカレントミラー回路部4
およびgm制御部3を介して供給される。したがって、
上記定電流源F11の出力電流I11を一定にしておけ
ば、制御用電流源5が出力する電流量を制御することに
よって、相互コンダクタンスアンプ1の相互コンダクタ
ンスgmを制御できる。
トミラー回路部4は、図8に示す従来のカレントミラー
回路部104に比べて、NPNトランジスタN5のベー
ス−エミッタ間電圧VBE分だけ、広い入力電圧範囲(ダ
イナミックレンジ)を確保できる。また、図9に示す従
来のカレントミラー回路部104aに比べて、制御用電
流源5がオフのときも、MOSトランジスタP1・P3
へ、NPNトランジスタN5のベース電流(I11/h
FE)が流れているため、オフからオンへ変化する際の立
ち上がりを速くできる。さらに、複雑な回路を用いず
に、抵抗R1・R2を挿入できるため、MOSトランジ
スタP1・P2のオフセットに起因する出力電流Iou
t(gm制御用電流Ie)の誤差を抑制できる。
値(Ie)を広い電圧範囲で変化させた場合であって
も、カレントミラー回路部4は、gm制御用電流Ieを
高精度かつ高速に制御できる。この結果、相互コンダク
タンスアンプ1は、制御用電流源5のダイナミックレン
ジを広く確保しているにも拘わらず、相互コンダクタン
スgmを高精度かつ高速に制御できる。
部4では、従来のカレントミラー回路部104に比べ
て、NPNトランジスタN5のベース−エミッタ間電圧
VBEだけ、入力電圧範囲を確保しているが、より広い入
力電圧範囲を確保したい場合には、図1に示すカレント
ミラー回路部4に代えて、例えば、図5に示すカレント
ミラー回路部4aを使用することができる。
トランジスタP1のゲートとドレインとを直接接続する
代わりに、該ゲートとドレインとの間にも、NPNトラ
ンジスタN5と同様のNPNトランジスタ(第2バイポ
ーラトランジスタ)N6が設けられている点で、図1に
示すカレントミラー回路部4と異なっている。
ースは、MOSトランジスタP1のドレインに接続され
ており、エミッタは、MOSトランジスタP1のゲート
と、所定の電流を供給する定電流源(第2バイアス電流
源)F2とに接続されている。また、NPNトランジス
タN6のコレクタには、電源電圧Vccが印加される。
なお、カレントミラー回路部4a、および、後述する他
の変形例(4b・4c)は、図1に示すカレントミラー
回路部4と略同様の構成なので、同じ機能を有する部材
には、同じ参照符号を付して説明を省略する。
MOSトランジスタP1・P2の特性のバラツキ(製造
時に生じる特性のバラツキ)及び/又はMOSトランジ
スタP3・P4の特性のバラツキ(製造時に生じる特性
のバラツキ)に起因してカレントミラー回路部4の出力
電流は変動するが、この変動を抑制するために、MOS
トランジスタP1・P2のゲート長及び/又はMOSト
ランジスタP3・P4のゲート長が大きく設定され、こ
れにより、オフセットに起因する影響を低減することが
できる。しかしながら、ゲート長を大きくすると、それ
に伴ってゲート寄生容量が大きくなるので、カレントミ
ラー回路部4において、入力電流が印加されてから出力
電流が出力されるまでの時間が長くなってしまう。
ー回路部4aによれば、MOSトランジスタP1・P2
のゲート寄生容量に蓄積された電荷が定電流源F2を介
して常に放出されると共に、MOSトランジスタP3・
P4のゲート寄生容量に蓄積された電荷が定電流源F1
を介して常に放出される。これにより、たとえゲート長
を大きくしても、カレントミラー回路部4aにおいて、
入力電流がオフからオンになった際、MOSトランジス
タP1・P2のゲートと、MOSトランジスタP3・P
4のゲートとから、それぞれ蓄積された電荷を放出する
必要がないので、カレントミラー回路部4aの立ち上が
り時間を確実に短縮できる。それゆえ、上記製造時に生
じる特性のバラツキがあっても、出力電流の精度が高
く、立ち上がり時間の短いカレントミラー回路部4aを
確実に実現できる。
タN5(第1入力ダイナミックレンジ拡大手段)によっ
て、MOSトランジスタP3において、ドレイン電位が
ゲート電位よりも、NPNトランジスタN5のベース−
エミッタ間電圧VBE分だけ高くなるので、該電圧VBE分
だけ入力ダイナミックレンジが拡大される。同様に、M
OSトランジスタP1において、ドレイン電位がゲート
電位よりも、NPNトランジスタN6(第2入力ダイナ
ミックレンジ拡大手段)のベース−エミッタ間電圧VBE
分だけ高くなるので、該電圧VBE分だけ入力ダイナミッ
クレンジが拡大される。このように、MOSトランジス
タP1のドレイン電圧は、NPNトランジスタN6のベ
ース−エミッタ間電圧VBE分だけ、ゲート電圧よりも相
対的に高くなる。この結果、上記カレントミラー回路部
4aは、図1に示すカレントミラー回路部4よりも、N
PNトランジスタN6のベース−エミッタ間電圧VBEだ
け広い入力電圧範囲(入力ダイナミックレンジ)を確保
できる。
合、図1に示すカレントミラー回路部4に代えて、図6
に示すカレントミラー回路部4bを用いてもよい。当該
カレントミラー回路部4bでは、図1に示す構成に加え
て、NPNトランジスタN5のエミッタと定電流源F1
との間に、ダイオードN7が設けられている。なお、当
該ダイオードN7は、コレクタとベースとが接続された
NPNトランジスタによって実現されており、コレクタ
およびベースが上記NPNトランジスタN5のエミッタ
に接続されると共に、エミッタは、定電流源F1、並び
に、MOSトランジスタP3・P4のゲートに接続され
ている。
P3のドレイン電圧は、図1の場合よりも、ダイオード
N7の順方向電圧(ベース−エミッタ間電圧VBE)だけ
上昇する。この結果、カレントミラー回路部4bの入力
電圧範囲は、図1に示すカレントミラー回路部4の入力
電圧範囲よりも、ダイオードN7のベース−エミッタ間
電圧VBEだけ更に拡大される。
えて、NPNトランジスタN5のエミッタと定電流源F
1との間に、ダイオードN7が設けられている例が示さ
れているが、本発明はこれに限定されるものではなく、
図5に示す構成に加えて、NPNトランジスタN5のエ
ミッタと定電流源F1との間に図6と同様な接続で第1
ダイオードが設けられ、かつ、NPNトランジスタN6
のエミッタと定電流源F2との間に図6と同様な接続で
第2ダイオードが設けられている構成でも、同様な入力
電圧範囲の拡大化が図れる。即ち、この場合、第1及び
第2ダイオードのベース−エミッタ間電圧VBEだけ拡大
されるので、更に、広い入力電圧範囲(入力ダイナミッ
クレンジ)を確保できる。
囲を拡大したい場合には、図1に示すカレントミラー回
路部4に代えて、図7に示すカレントミラー回路部4c
を使用できる。当該カレントミラー回路部4cには、カ
レントミラー回路部4の構成に加えて、コレクタがMO
SトランジスタP4のドレインに接続されたNPNトラ
ンジスタN8(第1出力トランジスタ)と、ベースが上
記NPNトランジスタN8およびMOSトランジスタP
4の接続点に接続され、エミッタがバイアス用の定電流
源F3に接続され、コレクタが接地されたPNPトラン
ジスタP9(第2出力トランジスタ)と、ベースがPN
PトランジスタP9および定電流源F3の接続点に接続
され、エミッタが上記NPNトランジスタN8のベース
に接続され、コレクタが電源ラインS21に接続された
NPNトランジスタN10(第3出力トランジスタ)と
が設けられている。
互コンダクタンスアンプ1cに使用する場合には、図4
に示すNPNトランジスタN41およびN44に代え
て、上記NPNトランジスタN8およびN10が使用さ
れ、さらにPNPトランジスタP9が設けられる。
コレクタと、NPNトランジスタN10のベースとの間
に、PNPトランジスタP9が設けられている。したが
って、NPNトランジスタN8のベース電位は、NPN
トランジスタN8のコレクタとNPNトランジスタN1
0のベースとを直接接続した構成(図4に示す構成)と
比較して、PNPトランジスタP9のベース−エミッタ
間電圧VBEだけ上昇する。このため、NPNトランジス
タN8のベース電位と、接地レベル(GND)との差異
が大きくなり、カレントミラー回路部4cの出力電圧範
囲(出力ダイナミックレンジ)を拡大できる。
使用すると、NPNトランジスタN8のベース電位と接
地レベルとの差異を拡大できる。したがって、抵抗R4
1〜R43の電圧範囲を広くとることができる。この結
果、抵抗R41〜R43の抵抗値を大きく設定でき、抵
抗値の相違に起因する出力電流Iout(gm制御用電
流Ie)の誤差を削減できる。
を拡大する(出力ダイナミックレンジを拡大する)場合
として、図7に示すカレントミラー回路部4c(カレン
トミラー回路部4に出力電圧範囲のための構成(NPN
トランジスタN8、PNPトランジスタP9、NPNト
ランジスタN10、及び定電流源F3)を加えたもの)
を例示したが、本発明はこれに限定されるものではな
く、図5及び図6のカレントミラー回路部4a及び4b
に出力電圧範囲のための上記構成を加えたものでもよ
い。
タP1〜P4がPchの場合を例にして説明したが、当
然ながら、NchのMOSトランジスタを使用した場合
でも同様の効果が得られる。この場合は、例えば、NP
NトランジスタN5をPNPトランジスタに変更するな
ど、バイポーラトランジスタの極性を反転すると共に、
電源ラインS21を接地レベルに保ち、電源ラインS2
2に電源電圧Vccが印加される。これにより、広い入
力電圧範囲を保ちながら、出力電流の精度が高く、オフ
からオンへ変化する際の立ち上がりが速いカレントミラ
ー回路を提供できる。
路部4(4a〜4c)が相互コンダクタンスアンプ1
(1a〜1c)のgm制御用電流Ieを伝送する場合を
例にして説明したが、これに限るものではない。本実施
形態に係るカレントミラー回路部4(4a〜4c)を使
用すれば、広い入力電圧範囲を保ちながら、高い精度で
高速に電流を伝送することができるため、広い範囲に適
用できる。ただし、相互コンダクタンスアンプ1(1a
〜1c)では、相互コンダクタンスgmを高速かつ高精
度に制御するために、gm制御用電流Ieを高速かつ高
精度に制御する必要がある。したがって、相互コンダク
タンスアンプ1(1a〜1c)にカレントミラー回路部
4(4a〜4c)を使用した場合、特に効果的である。
上のように、第1及び第2MOSトランジスタからなる
第1カレントミラー回路と、上記第1カレントミラー回
路にカスケードに接続され、第3及び第4MOSトラン
ジスタからなる第2カレントミラー回路と、上記の第1
及び第2MOSトランジスタのゲート寄生容量に蓄積さ
れた電荷を放出すると共に、上記の第3MOSトランジ
スタにおいてドレイン電位をゲート電位よりも所定量だ
け高くする入力ダイナミックレンジ拡大手段とを備えて
いる。
ランジスタのゲート寄生容量に蓄積された電荷が入力ダ
イナミックレンジ拡大手段によって放出される。これに
より、たとえゲート長を大きくしても、入力電流がオン
になった際、第1及び第2MOSトランジスタのゲート
から、蓄積された電荷を放出する必要がないので、カレ
ントミラー回路の立ち上がり時間を確実に短縮できる。
それゆえ、上記製造時に生じる特性のバラツキがあって
も、出力電流の精度が高く、立ち上がり時間の短いカレ
ントミラー回路を確実に実現できる。
レンジ拡大手段によって、第1MOSトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
されるので、該所定量の電位分だけ入力ダイナミックレ
ンジを確実に拡大することが可能となるという効果を併
せて奏する。
以上のように、第1及び第2MOSトランジスタからな
る第1カレントミラー回路と、上記第1カレントミラー
回路にカスケードに接続され、第3及び第4MOSトラ
ンジスタからなる第2カレントミラー回路と、上記の第
3及び第4MOSトランジスタのゲート寄生容量に蓄積
された電荷を放出すると共に、上記の第3MOSトラン
ジスタにおいてドレイン電位をゲート電位よりも所定量
だけ高くする第1入力ダイナミックレンジ拡大手段と、
上記の第1及び第2MOSトランジスタのゲート寄生容
量に蓄積された電荷を放出すると共に、上記の第1MO
Sトランジスタにおいてドレイン電位をゲート電位より
も所定量だけ高くする第2入力ダイナミックレンジ拡大
手段とを備えている。
ランジスタのゲート寄生容量に蓄積された電荷が第2入
力ダイナミックレンジ拡大手段を介して常に放出される
と共に、第3及び第4MOSトランジスタのゲート寄生
容量に蓄積された電荷が第1入力ダイナミックレンジ拡
大手段を介して常に放出される。これにより、たとえゲ
ート長を大きくしても、カレントミラー回路において、
入力電流がオフからオンになった際、第1及び第2MO
Sトランジスタのゲートと、第3及び第4MOSトラン
ジスタのゲートとから、それぞれ蓄積された電荷を放出
する必要がないので、カレントミラー回路の立ち上がり
時間を確実に短縮できる。それゆえ、上述のような製造
時に生じる特性のバラツキがあっても、出力電流の精度
が高く、立ち上がり時間の短いカレントミラー回路を確
実に実現できる。
ックレンジ拡大手段によって、第3MOSトランジスタ
において、ドレイン電位がゲート電位よりも所定量だけ
高くなるので、この所定量の電位分だけ入力ダイナミッ
クレンジが拡大される。同様に、第2入力ダイナミック
レンジ拡大手段によって、第1MOSトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
なるので、この所定量の電位分だけ入力ダイナミックレ
ンジが拡大される。このように、第1MOSトランジス
タのドレイン電圧は、所定量の電位分だけ、ゲート電圧
よりも相対的に高くなる。この結果、上記カレントミラ
ー回路は、この所定量の電位分だけ広い入力電圧範囲
(入力ダイナミックレンジ)を確保できるという効果を
併せて奏する。
それぞれ、抵抗を介して電源電圧が供給されていること
が好ましい。
第1および第2MOSトランジスタのスレッショルド電
圧が一致せず、両者を流れる電流が互いに異なる場合、
より多くの電流を流すMOSトランジスタに接続された
抵抗での電圧降下の方が大きくなり、当該MOSトラン
ジスタを流れる電流を減少させる。この結果、オフセッ
トに起因する入力電流と出力電流との相違を削減でき、
出力電流の精度をさらに向上できる。
2MOSトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第1バ
イポーラトランジスタは、第3MOSトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第1バイ
ポーラトランジスタは、第1ないし第4MOSトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できるとい
う効果を併せて奏する。
拡大する出力ダイナミックレンジ拡大手段が備えられて
いることが好ましい。この場合、カレントミラー回路内
の抵抗値等の相違に起因する出力電流の誤差を確実に削
減できるという効果を併せて奏する。
は、以上のように、所定の電位に保たれる第1電源ライ
ンにソースが接続された第1MOSトランジスタと、上
記第1MOSトランジスタのゲートおよびドレインにゲ
ートが接続され、ソースが上記第1電源ラインに接続さ
れた第2MOSトランジスタと、上記第1MOSトラン
ジスタのドレインにソースが接続された第3MOSトラ
ンジスタと、上記第3MOSトランジスタのゲートにゲ
ートが接続され、上記第2MOSトランジスタのドレイ
ンにソースが接続されている第4MOSトランジスタ
と、上記第3および第4MOSトランジスタとは逆の極
性を有していると共に、上記第3MOSトランジスタの
ドレインにベースが接続され、エミッタが上記第3およ
び第4MOSトランジスタのゲートに接続された第1バ
イポーラトランジスタと、上記第1バイポーラトランジ
スタのエミッタに接続された第1バイアス電流源とを備
えている。
がPchのMOSトランジスタの場合は、上記第1バイ
ポーラトランジスタおよび後述の第2バイポーラトラン
ジスタは、NPNトランジスタであり、第1ないし第4
MOSトランジスタがNchのMOSトランジスタの場
合は、上記第1および第2バイポーラトランジスタは、
PNPトランジスタとして実現される。
タのドレイン電位は、上記第1バイポーラトランジスタ
のベース−エミッタ間電圧によって、第3および第4M
OSトランジスタのゲート電位よりも相対的に高くな
る。これにより、第1バイポーラトランジスタを設け
ず、第3MOSトランジスタのドレインとゲートとを直
接接続する従来技術と比較すると、第1バイポーラトラ
ンジスタのベース−エミッタ間電圧分だけ、入力電圧が
高い場合であっても、第1ないし第4MOSトランジス
タは、正常に動作し続けることができる。この結果、カ
レントミラー回路の入力電圧範囲(入力ダイナミックレ
ンジ)を当該ベース−エミッタ間電圧だけ拡大できる。
ンに電流が入力されていない場合であっても、第1バイ
ポーラトランジスタのベース電流によって、第1および
第3MOSトランジスタには、所定の電流が流れてい
る。したがって、入力電流がオフであっても、第1およ
び第2MOSトランジスタのゲートから常に電荷が放出
される。この結果、製造工程でのバラツキに起因する出
力電流の変動を抑制するために、第1および第2MOS
トランジスタのゲート長を大きく設定した場合であって
も、入力電流がオンになった際、第1および第2MOS
トランジスタのゲートから電荷を放出する必要がなくな
り、カレントミラー回路の立ち上がり時間を短縮でき
る。それゆえ、製造工程にバラツキが発生する場合であ
っても、出力電流の精度が高く、立ち上がり時間の短い
カレントミラー回路を実現できるという効果を併せて奏
する。
1MOSトランジスタおよび第1電源ラインの間と、上
記第2MOSトランジスタおよび第1電源ラインの間と
に、それぞれ抵抗が設けられていることが好ましい。
り、第1および第2MOSトランジスタのスレッショル
ド電圧が一致せず、両者を流れる電流が互いに異なる場
合、より多くの電流を流すMOSトランジスタに接続さ
れた抵抗での電圧降下の方が大きくなり、当該MOSト
ランジスタを流れる電流を減少させる。この結果、オフ
セットに起因する入力電流と出力電流との相違を削減で
き、出力電流の精度をさらに向上できる。
2MOSトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第1バ
イポーラトランジスタは、第3MOSトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第1バイ
ポーラトランジスタは、第1ないし第4MOSトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できるとい
う効果を併せて奏する。
回路は、以上のように、所定の電位に保たれる第1電源
ラインにソースが接続された第1MOSトランジスタ
と、当該第1MOSトランジスタのゲートにゲートが接
続され、ソースが上記第1電源ラインに接続された第2
MOSトランジスタと、上記第1MOSトランジスタの
ドレインにソースが接続された第3MOSトランジスタ
と、当該第3MOSトランジスタのゲートにゲートが接
続され、上記第2MOSトランジスタのドレインにソー
スが接続されている第4MOSトランジスタと、上記第
3および第4MOSトランジスタとは逆の極性を有して
いると共に、上記第3MOSトランジスタのドレインに
ベースが接続され、エミッタが上記第3および第4MO
Sトランジスタのゲートに接続され、コレクタが上記第
1電源ラインに接続された第1バイポーラトランジスタ
と、上記第1および第2MOSトランジスタとは逆の極
性を有していると共に、上記第1MOSのドレインにベ
ースが接続され、エミッタが上記第1及び第2MOSト
ランジスタのゲートに接続され、コレクタが上記第1電
源ラインに接続された第2バイポーラトランジスタと、
上記第1バイポーラトランジスタのエミッタに接続され
た第1バイアス電流源と、上記第2バイポーラトランジ
スタのエミッタに接続された第2バイアス電流源とを備
えている。
ランジスタのゲート寄生容量に蓄積された電荷が第2バ
イアス電流源を介して常に放出されると共に、第3及び
第4MOSトランジスタのゲート寄生容量に蓄積された
電荷が第2バイアス電流源を介して常に放出される。こ
れにより、たとえゲート長を大きくしても、カレントミ
ラー回路において、入力電流がオフからオンになった
際、第1及び第2MOSトランジスタのゲートと、第3
及び第4MOSトランジスタのゲートとから、それぞれ
蓄積された電荷を放出する必要がないので、カレントミ
ラー回路の立ち上がり時間を確実に短縮できる。それゆ
え、上記製造時に生じる特性のバラツキがあっても、出
力電流の精度が高く、立ち上がり時間の短いカレントミ
ラー回路を確実に実現できる。
ランジスタによって、第3MOSトランジスタにおい
て、ゲート電位がドレイン電位よりも、第1バイポーラ
トランジスタのベース−エミッタ間電圧分だけ大きくな
るので、該電圧分だけ入力ダイナミックレンジが拡大さ
れる。同様に、第1MOSトランジスタにおいて、ゲー
ト電位がドレイン電位よりも、第2バイポーラトランジ
スタのベース−エミッタ間電圧分だけ大きくなるので、
該電圧分だけ入力ダイナミックレンジが拡大される。こ
のように、第1MOSトランジスタのドレイン電圧は、
第2バイポーラトランジスタのベース−エミッタ間電圧
分だけ、ゲート電圧よりも相対的に高くなる。
イン電位は、上記第2バイポーラトランジスタのベース
−エミッタ間電圧によって、第1および第2MOSトラ
ンジスタのゲート電位よりも相対的に高くなる。これに
より、上記第1カレントミラー回路に比べて、第2バイ
ポーラトランジスタのベース−エミッタ間電圧分だけ、
入力電圧が高い場合であっても、正常に動作し続けるこ
とができる。この結果、当該ベース−エミッタ間電圧だ
け、カレントミラー回路の入力電圧範囲をさらに拡大で
きるという効果を併せて奏する。
3および第4MOSトランジスタのゲートと上記第1バ
イアス電流源との接続点と、上記第1バイポーラトラン
ジスタのエミッタとの間には、ダイオードが設けられて
いることが好ましい。なお、ダイオードは、例えば、ベ
ースとコレクタとを接続したバイポーラトランジスタな
どによって実現できる。
エミッタ電位は、ダイオードの順方向電圧分だけ低くな
る。したがって、第3MOSトランジスタのドレイン電
圧は、第3MOSトランジスタのゲート電圧に比べて、
第1バイポーラトランジスタのベース−エミッタ間電圧
に、当該ダイオードの順方向電圧を加えた分だけ高くな
る。この結果、上記カレントミラー回路に比べて、ダイ
オードの順方向電圧分だけ、カレントミラー回路の入力
電圧範囲をさらに拡大できるという効果を併せて奏す
る。
ゲートと上記第2バイアス電流源との接続点と、上記第
2バイポーラトランジスタのエミッタとの間には、第2
ダイオードが設けられていることが好ましい。この場
合、第1及び第2ダイオードのそれぞれの順方向電圧分
だけ入力ダイナミックレンジを更に拡大することができ
るという効果を併せて奏する。
路は、上記第4MOSトランジスタのドレインにコレク
タが接続されたバイポーラ型の第1出力トランジスタ
と、当該第1出力トランジスタとは逆の極性を有するバ
イポーラ型のトランジスタであり、第1出力トランジス
タのコレクタにベースが接続され、エミッタが所定の電
流でバイアスされた第2出力トランジスタと、上記第1
出力トランジスタと同じ極性を有するバイポーラ型のト
ランジスタであり、上記第2出力トランジスタのエミッ
タにベースが接続され、エミッタが上記第1出力トラン
ジスタのベースに接続された第3出力トランジスタとを
備えていることが好ましい。なお、上記第1および第3
出力トランジスタがNPNトランジスタの場合、第2出
力トランジスタは、PNPトランジスタであり、第1お
よび第3出力トランジスタがPNPトランジスタの場
合、第2出力トランジスタは、NPNトランジスタであ
る。また、上記第2出力トランジスタは、例えば、所定
のバイアス電流源などによってバイアスされる。
タと、第3出力トランジスタのベースとの間に、バイア
スされた第2出力トランジスタが設けられている。した
がって、第1出力トランジスタのベース電位は、第3出
力トランジスタのベースを第1出力トランジスタのコレ
クタに直接接続した場合よりも、第2出力トランジスタ
のベース−エミッタ間電圧分だけ上昇する。この結果、
当該ベース−エミッタ間電圧だけ、第1出力トランジス
タの動作電圧範囲を拡大でき、カレントミラー回路の出
力電圧範囲(出力ダイナミックレンジ)を拡大できると
いう効果を併せて奏する。
トミラー回路部の要部構成を示す回路図である。
クタンスアンプの要部構成を示すブロック図である。
あり、入力電流および出力電流の立ち上がり特性を示す
グラフである。
回路図である。
図である。
回路図である。
示す回路図である。
部の要部構成を示す回路図である。
源が設けられたカレントミラー回路部を示す回路図であ
る。
であり、入力電流および出力電流の立ち上がり特性を示
すグラフである。
トミラー回路) F1 定電流源(第1バイアス電流源) F2 定電流源(第2バイアス電流源) P1 MOSトランジスタ(第1MOSトランジス
タ) P2 MOSトランジスタ(第2MOSトランジス
タ) P3 MOSトランジスタ(第3MOSトランジス
タ) P4 MOSトランジスタ(第4MOSトランジス
タ) N5 NPNトランジスタ(第1バイポーラトランジ
スタ) N6 NPNトランジスタ(第2バイポーラトランジ
スタ) N7 ダイオード N8 NPNトランジスタ(第1出力トランジスタ) P9 PNPトランジスタ(第2出力トランジスタ) N10 NPNトランジスタ(第3出力トランジスタ) S21 電源ライン(第1電源ライン)
Claims (7)
- 【請求項1】所定の電位に保たれる第1電源ラインにソ
ースが接続された第1MOSトランジスタと、 上記第1MOSトランジスタのゲートおよびドレインに
ゲートが接続され、ソースが上記第1電源ラインに接続
された第2MOSトランジスタと、 上記第1MOSトランジスタのドレインにソースが接続
された第3MOSトランジスタと、 上記第3MOSトランジスタのゲートにゲートが接続さ
れ、上記第2MOSトランジスタのドレインにソースが
接続されている第4MOSトランジスタと、 上記第3および第4MOSトランジスタとは逆の極性を
有していると共に、上記第3MOSトランジスタのドレ
インにベースが接続され、エミッタが上記第3および第
4MOSトランジスタのゲートに接続された第1バイポ
ーラトランジスタと、 上記第1バイポーラトランジスタのエミッタに接続され
た第1バイアス電流源とを含むカレントミラー回路。 - 【請求項2】上記第1MOSトランジスタおよび第1電
源ラインの間と、上記第2MOSトランジスタおよび第
1電源ラインの間とに、それぞれ抵抗が設けられている
ことを特徴とする請求項1に記載のカレントミラー回
路。 - 【請求項3】所定の電位に保たれる第1電源ラインにソ
ースが接続された第1MOSトランジスタと、 当該第1MOSトランジスタのゲートにゲートが接続さ
れ、ソースが上記第1電源ラインに接続された第2MO
Sトランジスタと、 上記第1MOSトランジスタのドレインにソースが接続
された第3MOSトランジスタと、 当該第3MOSトランジスタのゲートにゲートが接続さ
れ、上記第2MOSトランジスタのドレインにソースが
接続されている第4MOSトランジスタと、 上記第3および第4MOSトランジスタとは逆の極性を
有していると共に、上記第3MOSトランジスタのドレ
インにベースが接続され、エミッタが上記第3および第
4MOSトランジスタのゲートに接続され、コレクタが
上記第1電源ラインに接続された第1バイポーラトラン
ジスタと、 上記第1および第2MOSトランジスタとは逆の極性を
有していると共に、上記第1MOSのドレインにベース
が接続され、エミッタが上記第1および第2MOSトラ
ンジスタのゲートに接続され、コレクタが上記第1電源
ラインに接続された第2バイポーラトランジスタと、 上記第1バイポーラトランジスタのエミッタに接続され
た第1バイアス電流源と、 上記第2バイポーラトランジスタのエミッタに接続され
た第2バイアス電流源とを含むカレントミラー回路。 - 【請求項4】上記第3および第4MOSトランジスタの
ゲートと上記第1バイアス電流源との接続点と、上記第
1バイポーラトランジスタのエミッタとの間には、ダイ
オードが設けられていることを特徴とする請求項1又は
2に記載のカレントミラー回路。 - 【請求項5】上記第3および第4MOSトランジスタの
ゲートと上記第1バイアス電流源との接続点と、上記第
1バイポーラトランジスタのエミッタとの間には、第1
ダイオードが設けられていることを特徴とする請求項3
に記載のカレントミラー回路。 - 【請求項6】上記第1および第2MOSトランジスタの
ゲートと上記第2バイアス電流源との接続点と、上記第
2バイポーラトランジスタのエミッタとの間には、第2
ダイオードが設けられ ていることを特徴とする請求項5
に記載のカレントミラー回路。 - 【請求項7】上記第4MOSトランジスタのドレインに
コレクタが接続されたバイポーラ型の第1出力トランジ
スタと、 当該第1出力トランジスタとは逆の極性を有するバイポ
ーラ型のトランジスタであり、第1出力トランジスタの
コレクタにベースが接続され、エミッタが所定の電流で
バイアスされた第2出力トランジスタと、 上記第1出力トランジスタと同じ極性を有するバイポー
ラ型のトランジスタであり、上記第2出力トランジスタ
のエミッタにベースが接続され、エミッタが上記第1出
力トランジスタのベースに接続された第3出力トランジ
スタとを備えていることを特徴とする請求項1、2、
3、4、又は6に記載のカレントミラー回路。
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