JP3519326B2 - カレントミラー回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カレントミラー回
路に関し、特に、ＢｉＣＭＯＳ構造を用いて形成される
カレントミラー回路に関するものである。

【０００２】

【従来の技術】ＭＯＳトランジスタにより構成されるカ
レントミラー回路の出力電流の精度を向上させるため
に、カレントミラー回路をカスケード接続する構成が、
従来より広く使用されている。

【０００３】例えば、図８に示すカレントミラー回路部
１０４では、１段目のカレントミラー回路において、Ｐ
ｃｈのＭＯＳトランジスタＰ１０１およびＰ１０２のゲ
ートが互いに接続されると共に、ＭＯＳトランジスタＰ
１０１のドレインに接続されている。両ＭＯＳトランジ
スタＰ１０１・Ｐ１０２のソースには、電源電圧Ｖｃｃ
が印加されていると共に、それぞれのドレインは、次段
のカレントミラー回路を構成するＭＯＳトランジスタＰ
１０３・Ｐ１０４のうち、対応する方のソースにそれぞ
れ接続されている。

【０００４】また、当該両ＭＯＳトランジスタＰ１０３
・Ｐ１０４のゲートは、互いに接続されており、さら
に、電流入力端子Ｔ１０５となるＭＯＳトランジスタＰ
１０３のドレインに接続されている。これにより、電流
入力端子Ｔ１０５を介して、所定の電流Ｉｉｎが電流源
１０５から供給されると、カレントミラー回路部１０４
は、電流出力端子Ｔ１０６となるＭＯＳトランジスタＰ
１０４のドレインから、当該電流Ｉｉｎと同量の電流Ｉ
ｏｕｔを出力することができる。

【０００５】上記構成では、２つのカレントミラー回路
がカスケード接続されているので、両ＭＯＳトランジス
タＰ１０１・Ｐ１０２のドレイン電位は、いずれも、Ｍ
ＯＳトランジスタＰ１０３・Ｐ１０４のゲート電位にス
レッショルド電圧Ｖｔｈを加えた値となり、互いに等し
くなる。この結果、アーリ効果による電流変動が抑えら
れ、出力電流Ｉｏｕｔの精度を向上できる。

【０００６】ところが、上記構成のカレントミラー回路
部１０４では、各カレントミラー回路が飽和領域で動作
するために、各ＭＯＳトランジスタＰ１０１〜Ｐ１０４
のゲート−ドレイン間電圧を、スレッショルド電圧Ｖｔ
ｈ以上に保つ必要がある。したがって、電源電圧をＶｃ
ｃ、接地レベルをＧＮＤとすると、カレントミラー回路
部１０４の入力電圧範囲および出力電圧範囲は、ＧＮＤ
から（Ｖｃｃ−２Ｖｔｈ）までに制限されてしまう。こ
のように、カスケード接続により動作電圧範囲が狭くな
るので、電源の低電圧化を妨げる要因となっている。

【０００７】ここで、カレントミラー回路の出力精度を
保ちながら、動作電圧範囲を拡大するために、特開平６
−１０４７６２号公報などには、例えば、図９に示すよ
うに、バイアス電圧電源１０６を設けたカレントミラー
回路部１０４ａが開示されている。当該カレントミラー
回路部１０４ａでは、互いにゲートが接続されたＰｃｈ
のＭＯＳトランジスタＰ１１１・Ｐ１１２と、互いにゲ
ートが接続されたＰｃｈのＭＯＳトランジスタＰ１１３
・Ｐ１１４とが設けられており、ＭＯＳトランジスタＰ
１１３のドレインが、ＭＯＳトランジスタＰ１１１・Ｐ
１１２のゲートに接続されている。一方、両ＭＯＳトラ
ンジスタＰ１１３・Ｐ１１４のゲートは、バイアス電圧
電源１０６に接続されており、各ＭＯＳトランジスタＰ
１１１〜Ｐ１１４が飽和領域で動作するような電圧に保
たれている。

【０００８】なお、図８に示すカレントミラー回路部１
０４と同様に、両ＭＯＳトランジスタＰ１１１・Ｐ１１
２のソースには、電源電圧Ｖｃｃが印加されており、Ｍ
ＯＳトランジスタＰ１１１のドレインは、ＭＯＳトラン
ジスタＰ１１３のソースに接続されていると共に、ＭＯ
ＳトランジスタＰ１１２のドレインは、ＭＯＳトランジ
スタＰ１１４のソースに接続されている。

【０００９】上記構成では、ＭＯＳトランジスタＰ１１
１のゲートとＭＯＳトランジスタＰ１１３のドレインと
が接続されているので、カレントミラー回路部１０４ａ
の入力電圧範囲は、ＧＮＤから（Ｖｃｃ−Ｖｔｈ）まで
となり、図８に示すカレントミラー回路部１０４より
も、スレッショルド電圧Ｖｔｈだけ拡大される。また、
バイアス電圧電源１０６によって、両ＭＯＳトランジス
タＰ１１３・Ｐ１１４のゲート電圧は、各ＭＯＳトラン
ジスタＰ１１１〜Ｐ１１４が飽和領域で動作するように
調整されているので、両ＭＯＳトランジスタＰ１１３・
Ｐ１１４のソース電圧、すなわち、両ＭＯＳトランジス
タＰ１１１・Ｐ１１２のドレイン電圧が互いに等しくな
る。この結果、当該両ＭＯＳトランジスタＰ１１１・Ｐ
１１２のソース−ドレイン間電圧Ｖｄｓが互いに等しく
なるので、単一のカレントミラー回路の場合と比較し
て、出力電流Ｉｏｕｔの精度を向上できる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の構成のカレントミラー回路部１０４ａでは、製造上
の特性変動によって、ＭＯＳトランジスタＰ１１１・Ｐ
１１２のゲート長に差（オフセット）が発生した場合、
当該オフセットによって出力電流Ｉｏｕｔの精度が低下
するという問題を生ずる。

【００１１】具体的には、カレントミラー回路部１０４
ａを製造する際、ウェハ製造上のバラツキによって、両
ＭＯＳトランジスタＰ１１１・Ｐ１１２の特性に差が生
じることが多い。特に、例えば、ゲート長の差などによ
って、スレッショルド電圧Ｖｔｈに差が発生すると、両
ＭＯＳトランジスタＰ１１１・Ｐ１１２のうち、スレッ
ショルド電圧Ｖｔｈの大きい方が電流が小さくなり、入
力電流Ｉｉｎと出力電流Ｉｏｕｔとに差が生じてしま
う。

【００１２】ここで、両ＭＯＳトランジスタＰ１１１・
Ｐ１１２のゲート長を大きく設定すれば、オフセットに
よる影響を低減することができる。ところが、この場合
は、両ＭＯＳトランジスタＰ１１１・Ｐ１１２のゲート
寄生容量が大きくなってしまう。この結果、入力電流Ｉ
ｉｎが投入されてから出力電流Ｉｏｕｔを供給し始める
までの時間が長くなるという新たな問題を招来する。

【００１３】具体的には、入力電流Ｉｉｎがオフのとき
は、ＭＯＳトランジスタＰ１１１〜Ｐ１１４もオフ状態
に保たれている。ここで、入力電流Ｉｉｎが流れ始める
と、入力電流Ｉｉｎによって、両ＭＯＳトランジスタＰ
１１１・Ｐ１１２のゲート寄生容量に蓄積された電荷が
引き抜かれる。これにより、ゲート電圧が低下して、ゲ
ート−ソース間電圧Ｖｇｓがスレッショルド電圧Ｖｔｈ
を上回った時点（Ｖｇｓ＞Ｖｔｈの時点）で、両ＭＯＳ
トランジスタＰ１１１・Ｐ１１２が導通し、出力電流Ｉ
ｏｕｔがオンとなる。ここで、オフセットの影響を低減
するために、ゲート長が大きく設定されているため、ゲ
ート寄生容量も大きくなっている。したがって、入力電
流Ｉｉｎがオンになってから、出力電流Ｉｏｕｔが流れ
始めるまでの時間が長くなってしまう。一例として、両
ＭＯＳトランジスタＰ１１１・Ｐ１１２のゲート寄生容
量を５〔ｐＦ〕とすると、図１０に示すように、５〔μ
Ａ〕の入力電流Ｉｉｎを流す場合、出力電流Ｉｏｕｔ
は、約１〔μｓ〕程度遅れて供給される。

【００１４】なお、カスケード接続しない単一のカレン
トミラー回路では、両ＭＯＳトランジスタのソースへ、
同一の抵抗値の抵抗を介して、電源電圧Ｖｃｃを印加す
ることで、両ＭＯＳトランジスタのオフセットの影響を
抑えることができる。ところが、図９に示す従来のカレ
ントミラー回路部１０４ａにおいて、ＭＯＳトランジス
タＰ１１１・Ｐ１１２のソースに抵抗を接続した場合、
入力電流Ｉｉｎによって当該抵抗での電圧降下が変化す
るため、各ＭＯＳトランジスタＰ１１１〜Ｐ１１４のソ
ース電圧も入力電流Ｉｉｎに応じて変動する。この結
果、バイアス電圧電源１０６は、各ＭＯＳトランジスタ
Ｐ１１１〜Ｐ１１４を飽和領域で動作させるために、入
力電流Ｉｉｎに応じて、ＭＯＳトランジスタＰ１１３・
Ｐ１１４のゲート電圧を増減する必要がある。

【００１５】なお、当該ゲート電圧を固定とすると、入
力電流Ｉｉｎが小さい場合、ＭＯＳトランジスタＰ１１
１のゲート電圧が上昇するので、ＭＯＳトランジスタＰ
１１３・Ｐ１１４のゲート電圧も上昇して、非飽和領域
に入ってしまう。また、入力電流Ｉｉｎがさらに減少し
て、ＭＯＳトランジスタＰ１１３のドレイン電圧が上昇
すると、ＭＯＳトランジスタＰ１１３のソース電圧、す
なわち、ＭＯＳトランジスタＰ１１１のドレイン電圧が
上昇するので、アーリ効果によって両ＭＯＳトランジス
タＰ１１１・Ｐ１１２の電流バランスが崩れてしまう。
この状態では、両ＭＯＳトランジスタＰ１１１・Ｐ１１
２は、ドレイン−ソース間電圧Ｖｄｓのわずかな変動に
よって、それぞれを流れる電流が増減するため、出力電
流Ｉｏｕｔの精度が著しく低下してしまう。この結果、
図９の構成で上述の抵抗を挿入する場合には、バイアス
電圧電源１０６が入力電流Ｉｉｎに応じてゲート電圧を
制御する必要があり、回路構成が複雑になってしまう。

【００１６】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、広い入力電圧範囲を保ちなが
ら、出力電流の精度が高く、入力電流がオフからオンへ
変化する際の出力電流の立ち上がりが速いカレントミラ
ー回路を提供することにある。

【００１７】

【課題を解決するための手段】本発明に係るカレントミ
ラー回路は、上記課題を解決するために、第１及び第２
ＭＯＳトランジスタからなる第１カレントミラー回路
と、上記第１カレントミラー回路にカスケードに接続さ
れ、第３及び第４ＭＯＳトランジスタからなる第２カレ
ントミラー回路と、上記の第１及び第２ＭＯＳトランジ
スタのゲート寄生容量に蓄積された電荷を放出すると共
に、上記の第３ＭＯＳトランジスタにおいてドレイン電
位をゲート電位よりも所定量だけ高くする入力ダイナミ
ックレンジ拡大手段とを備えている。

【００１８】第１及び第２ＭＯＳトランジスタの特性の
バラツキ（製造時に生じる特性のバラツキ）に起因して
カレントミラー回路の出力電流は変動するが、この変動
を抑制するために、第１及び第２ＭＯＳトランジスタの
ゲート長が大きく設定され、これにより、オフセットに
よる影響を低減することができる。しかし、ゲート長を
大きくすると、ゲート寄生容量が大きくなり、入力電流
が印加されてから出力電流が出力されるまでの時間が長
くなってしまう。

【００１９】そこで、上記発明によれば、第１及び第２
ＭＯＳトランジスタのゲート寄生容量に蓄積された電荷
が入力ダイナミックレンジ拡大手段によって放出され
る。これにより、たとえゲート長を大きくしても、入力
電流がオンになった際、第１及び第２ＭＯＳトランジス
タのゲートから、蓄積された電荷を放出する必要がない
ので、カレントミラー回路の立ち上がり時間を確実に短
縮できる。それゆえ、上記製造時に生じる特性のバラツ
キがあっても、出力電流の精度が高く、立ち上がり時間
の短いカレントミラー回路を確実に実現できる。

【００２０】又、上記構成によれば、入力ダイナミック
レンジ拡大手段によって、第１ＭＯＳトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
されるので、該所定量の電位分だけ入力ダイナミックレ
ンジを確実に拡大することが可能となる。

【００２１】本発明に係る他のカレントミラー回路は、
上記課題を解決するために、第１及び第２ＭＯＳトラン
ジスタからなる第１カレントミラー回路と、上記第１カ
レントミラー回路にカスケードに接続され、第３及び第
４ＭＯＳトランジスタからなる第２カレントミラー回路
と、上記の第３及び第４ＭＯＳトランジスタのゲート寄
生容量に蓄積された電荷を放出すると共に、上記の第３
ＭＯＳトランジスタにおいてドレイン電位をゲート電位
よりも所定量だけ高くする第１入力ダイナミックレンジ
拡大手段と、上記の第１及び第２ＭＯＳトランジスタの
ゲート寄生容量に蓄積された電荷を放出すると共に、上
記の第１ＭＯＳトランジスタにおいてドレイン電位をゲ
ート電位よりも所定量だけ高くする第２入力ダイナミッ
クレンジ拡大手段とを備えている。

【００２２】上記発明によれば、第１及び第２ＭＯＳト
ランジスタのゲート寄生容量に蓄積された電荷が第２入
力ダイナミックレンジ拡大手段を介して常に放出される
と共に、第３及び第４ＭＯＳトランジスタのゲート寄生
容量に蓄積された電荷が第１入力ダイナミックレンジ拡
大手段を介して常に放出される。これにより、たとえゲ
ート長を大きくしても、カレントミラー回路において、
入力電流がオフからオンになった際、第１及び第２ＭＯ
Ｓトランジスタのゲートと、第３及び第４ＭＯＳトラン
ジスタのゲートとから、それぞれ蓄積された電荷を放出
する必要がないので、カレントミラー回路の立ち上がり
時間を確実に短縮できる。それゆえ、上述のような製造
時に生じる特性のバラツキがあっても、出力電流の精度
が高く、立ち上がり時間の短いカレントミラー回路を確
実に実現できる。

【００２３】又、上記発明によれば、第１入力ダイナミ
ックレンジ拡大手段によって、第３ＭＯＳトランジスタ
において、ドレイン電位がゲート電位よりも所定量だけ
高くなるので、この所定量の電位分だけ入力ダイナミッ
クレンジが拡大される。同様に、第２入力ダイナミック
レンジ拡大手段によって、第１ＭＯＳトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
なるので、この所定量の電位分だけ入力ダイナミックレ
ンジが拡大される。このように、第１ＭＯＳトランジス
タのドレイン電圧は、所定量の電位分だけ、ゲート電圧
よりも相対的に高くなる。この結果、上記カレントミラ
ー回路は、この所定量の電位分だけ広い入力電圧範囲
（入力ダイナミックレンジ）を確保できる。

【００２４】上記第１及び第２ＭＯＳトランジスタは、
それぞれ、抵抗を介して電源電圧が供給されていること
が好ましい。

【００２５】この場合、製造工程でのバラツキにより、
第１および第２ＭＯＳトランジスタのスレッショルド電
圧が一致せず、両者を流れる電流が互いに異なる場合、
より多くの電流を流すＭＯＳトランジスタに接続された
抵抗での電圧降下の方が大きくなり、当該ＭＯＳトラン
ジスタを流れる電流を減少させる。この結果、オフセッ
トに起因する入力電流と出力電流との相違を削減でき、
出力電流の精度をさらに向上できる。

【００２６】なお、上記両抵抗によって、第１および第
２ＭＯＳトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第１バ
イポーラトランジスタは、第３ＭＯＳトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第１バイ
ポーラトランジスタは、第１ないし第４ＭＯＳトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できる。

【００２７】上記発明において、更に、出力電圧範囲を
拡大する出力ダイナミックレンジ拡大手段が備えられて
いることが好ましい。この場合、カレントミラー回路内
の抵抗値等の相違に起因する出力電流の誤差を確実に削
減できる。

【００２８】本発明に係る更に他のカレントミラー回路
は、上記課題を解決するために、所定の電位に保たれる
第１電源ラインにソースが接続された第１ＭＯＳトラン
ジスタと、上記第１ＭＯＳトランジスタのゲートおよび
ドレインにゲートが接続され、ソースが上記第１電源ラ
インに接続された第２ＭＯＳトランジスタと、上記第１
ＭＯＳトランジスタのドレインにソースが接続された第
３ＭＯＳトランジスタと、上記第３ＭＯＳトランジスタ
のゲートにゲートが接続され、上記第２ＭＯＳトランジ
スタのドレインにソースが接続されている第４ＭＯＳト
ランジスタと、上記第３および第４ＭＯＳトランジスタ
とは逆の極性を有していると共に、上記第３ＭＯＳトラ
ンジスタのドレインにベースが接続され、エミッタが上
記第３および第４ＭＯＳトランジスタのゲートに接続さ
れた第１バイポーラトランジスタと、上記第１バイポー
ラトランジスタのエミッタに接続された第１バイアス電
流源とを備えている。

【００２９】なお、第１ないし第４ＭＯＳトランジスタ
がＰｃｈのＭＯＳトランジスタの場合は、上記第１バイ
ポーラトランジスタおよび後述の第２バイポーラトラン
ジスタは、ＮＰＮトランジスタであり、第１ないし第４
ＭＯＳトランジスタがＮｃｈのＭＯＳトランジスタの場
合は、上記第１および第２バイポーラトランジスタは、
ＰＮＰトランジスタとして実現される。

【００３０】上記発明によれば、第３ＭＯＳトランジス
タのドレイン電位は、上記第１バイポーラトランジスタ
のベース−エミッタ間電圧によって、第３および第４Ｍ
ＯＳトランジスタのゲート電位よりも相対的に高くな
る。これにより、第１バイポーラトランジスタを設け
ず、第３ＭＯＳトランジスタのドレインとゲートとを直
接接続する従来技術と比較すると、第１バイポーラトラ
ンジスタのベース−エミッタ間電圧分だけ、入力電圧が
高い場合であっても、第１ないし第４ＭＯＳトランジス
タは、正常に動作し続けることができる。この結果、カ
レントミラー回路の入力電圧範囲（入力ダイナミックレ
ンジ）を当該ベース−エミッタ間電圧だけ拡大できる。

【００３１】さらに、第３ＭＯＳトランジスタのドレイ
ンに電流が入力されていない場合であっても、第１バイ
ポーラトランジスタのベース電流によって、第１および
第３ＭＯＳトランジスタには、所定の電流が流れてい
る。したがって、入力電流がオフであっても、第１およ
び第２ＭＯＳトランジスタのゲートから常に電荷が放出
される。この結果、製造工程でのバラツキに起因する出
力電流の変動を抑制するために、第１および第２ＭＯＳ
トランジスタのゲート長を大きく設定した場合であって
も、入力電流がオンになった際、第１および第２ＭＯＳ
トランジスタのゲートから電荷を放出する必要がなくな
り、カレントミラー回路の立ち上がり時間を短縮でき
る。それゆえ、製造工程にバラツキが発生する場合であ
っても、出力電流の精度が高く、立ち上がり時間の短い
カレントミラー回路を実現できる。

【００３２】また、上記カレントミラー回路は、上記第
１ＭＯＳトランジスタおよび第１電源ラインの間と、上
記第２ＭＯＳトランジスタおよび第１電源ラインの間と
に、それぞれ抵抗が設けられていることが好ましい。

【００３３】上記構成では、製造工程でのバラツキによ
り、第１および第２ＭＯＳトランジスタのスレッショル
ド電圧が一致せず、両者を流れる電流が互いに異なる場
合、より多くの電流を流すＭＯＳトランジスタに接続さ
れた抵抗での電圧降下の方が大きくなり、当該ＭＯＳト
ランジスタを流れる電流を減少させる。この結果、オフ
セットに起因する入力電流と出力電流との相違を削減で
き、出力電流の精度をさらに向上できる。

【００３４】なお、上記両抵抗によって、第１および第
２ＭＯＳトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第１バ
イポーラトランジスタは、第３ＭＯＳトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第１バイ
ポーラトランジスタは、第１ないし第４ＭＯＳトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できる。

【００３５】さらに、本発明に係る他のカレントミラー
回路は、所定の電位に保たれる第１電源ラインにソース
が接続された第１ＭＯＳトランジスタと、当該第１ＭＯ
Ｓトランジスタのゲートにゲートが接続され、ソースが
上記第１電源ラインに接続された第２ＭＯＳトランジス
タと、上記第１ＭＯＳトランジスタのドレインにソース
が接続された第３ＭＯＳトランジスタと、当該第３ＭＯ
Ｓトランジスタのゲートにゲートが接続され、上記第２
ＭＯＳトランジスタのドレインにソースが接続されてい
る第４ＭＯＳトランジスタと、上記第３および第４ＭＯ
Ｓトランジスタとは逆の極性を有していると共に、上記
第３ＭＯＳトランジスタのドレインにベースが接続さ
れ、エミッタが上記第３および第４ＭＯＳトランジスタ
のゲートに接続され、コレクタが上記第１電源ラインに
接続された第１バイポーラトランジスタと、上記第１お
よび第２ＭＯＳトランジスタとは逆の極性を有している
と共に、上記第１ＭＯＳのドレインにベースが接続さ
れ、エミッタが上記第１及び第２ＭＯＳトランジスタの
ゲートに接続され、コレクタが上記第１電源ラインに接
続された第２バイポーラトランジスタと、上記第１バイ
ポーラトランジスタのエミッタに接続された第１バイア
ス電流源と、上記第２バイポーラトランジスタのエミッ
タに接続された第２バイアス電流源とを備えている。

【００３６】上記構成によれば、第１及び第２ＭＯＳト
ランジスタのゲート寄生容量に蓄積された電荷が第２バ
イアス電流源を介して常に放出されると共に、第３及び
第４ＭＯＳトランジスタのゲート寄生容量に蓄積された
電荷が第２バイアス電流源を介して常に放出される。こ
れにより、たとえゲート長を大きくしても、カレントミ
ラー回路において、入力電流がオフからオンになった
際、第１及び第２ＭＯＳトランジスタのゲートと、第３
及び第４ＭＯＳトランジスタのゲートとから、それぞれ
蓄積された電荷を放出する必要がないので、カレントミ
ラー回路の立ち上がり時間を確実に短縮できる。それゆ
え、上記製造時に生じる特性のバラツキがあっても、出
力電流の精度が高く、立ち上がり時間の短いカレントミ
ラー回路を確実に実現できる。

【００３７】又、上記構成によれば、第１バイポーラト
ランジスタによって、第３ＭＯＳトランジスタにおい
て、ゲート電位がドレイン電位よりも、第１バイポーラ
トランジスタのベース−エミッタ間電圧分だけ大きくな
るので、該電圧分だけ入力ダイナミックレンジが拡大さ
れる。同様に、第１ＭＯＳトランジスタにおいて、ゲー
ト電位がドレイン電位よりも、第２バイポーラトランジ
スタのベース−エミッタ間電圧分だけ大きくなるので、
該電圧分だけ入力ダイナミックレンジが拡大される。こ
のように、第１ＭＯＳトランジスタのドレイン電圧は、
第２バイポーラトランジスタのベース−エミッタ間電圧
分だけ、ゲート電圧よりも相対的に高くなる。

【００３８】この結果、第１ＭＯＳトランジスタのドレ
イン電位は、上記第２バイポーラトランジスタのベース
−エミッタ間電圧によって、第１および第２ＭＯＳトラ
ンジスタのゲート電位よりも相対的に高くなる。これに
より、上記第１カレントミラー回路に比べて、第２バイ
ポーラトランジスタのベース−エミッタ間電圧分だけ、
入力電圧が高い場合であっても、正常に動作し続けるこ
とができる。この結果、当該ベース−エミッタ間電圧だ
け、カレントミラー回路の入力電圧範囲をさらに拡大で
きる。

【００３９】上記カレントミラー回路において、上記第
３および第４ＭＯＳトランジスタのゲートと上記第１バ
イアス電流源との接続点と、上記第１バイポーラトラン
ジスタのエミッタとの間には、第１ダイオードが設けら
れていることが好ましい。なお、第１ダイオードは、例
えば、ベースとコレクタとを接続したバイポーラトラン
ジスタなどによって実現できる。

【００４０】上記構成によれば、第１バイポーラトラン
ジスタのエミッタ電位は、第１ダイオードの順方向電圧
分だけ低くなる。したがって、第３ＭＯＳトランジスタ
のドレイン電圧は、第３ＭＯＳトランジスタのゲート電
圧に比べて、第１バイポーラトランジスタのベース−エ
ミッタ間電圧に、当該第１ダイオードの順方向電圧を加
えた分だけ高くなる。この結果、上記カレントミラー回
路に比べて、第１ダイオードの順方向電圧分だけ、カレ
ントミラー回路の入力電圧範囲をさらに拡大できる。

【００４１】上記第１および第２ＭＯＳトランジスタの
ゲートと上記第２バイアス電流源との接続点と、上記第
２バイポーラトランジスタのエミッタとの間には、第２
ダイオードが設けられていることが好ましい。この場
合、第１及び第２ダイオードのそれぞれの順方向電圧分
だけ入力ダイナミックレンジが更に拡大される。

【００４２】一方、本発明に係る他のカレントミラー回
路は、上記第４ＭＯＳトランジスタのドレインにコレク
タが接続されたバイポーラ型の第１出力トランジスタ
と、当該第１出力トランジスタとは逆の極性を有するバ
イポーラ型のトランジスタであり、第１出力トランジス
タのコレクタにベースが接続され、エミッタが所定の電
流でバイアスされた第２出力トランジスタと、上記第１
出力トランジスタと同じ極性を有するバイポーラ型のト
ランジスタであり、上記第２出力トランジスタのエミッ
タにベースが接続され、エミッタが上記第１出力トラン
ジスタのベースに接続された第３出力トランジスタとを
備えていることが好ましい。なお、上記第１および第３
出力トランジスタがＮＰＮトランジスタの場合、第２出
力トランジスタは、ＰＮＰトランジスタであり、第１お
よび第３出力トランジスタがＰＮＰトランジスタの場
合、第２出力トランジスタは、ＮＰＮトランジスタであ
る。また、上記第２出力トランジスタは、例えば、所定
のバイアス電流源などによってバイアスされる。

【００４３】上記構成においては、第１出力トランジス
タのコレクタと、第３出力トランジスタのベースとの間
に、バイアスされた第２出力トランジスタが設けられて
いる。したがって、第１出力トランジスタのベース電位
は、第３出力トランジスタのベースを第１出力トランジ
スタのコレクタに直接接続した場合よりも、第２出力ト
ランジスタのベース−エミッタ間電圧分だけ上昇する。
この結果、当該ベース−エミッタ間電圧だけ、第１出力
トランジスタの動作電圧範囲を拡大でき、カレントミラ
ー回路の出力電圧範囲（出力ダイナミックレンジ）を拡
大できる。

【００４４】

【発明の実施の形態】本発明の一実施形態について図１
ないし図７に基づいて説明すると以下の通りである。

【００４５】即ち、本実施形態に係る相互コンダクタン
スアンプ１は、例えば、フロッピー・ディスク・ドライ
ブ用のリード／ライトコントローラー中のフィルタなど
として好適に使用されるアンプであって、例えば、図２
に示すように、アンプ部２の電圧入力端子Ｔ１・Ｔ２と
電流出力端子Ｔ３・Ｔ４との間の相互コンダクタンスｇ
ｍは、ｇｍ制御部３によって、制御用電流源５からカレ
ントミラー回路部４を介して伝えられる電流Ｉｏｕｔ
（＝Ｉｅ）に基づきコントロールされている。

【００４６】ここで、本実施形態に係るカレントミラー
回路部（カレントミラー回路）４は、後述するように、
入力される電流Ｉｉｎに応じて、出力電流Ｉｏｕｔを高
精度かつ高速に制御できるだけでなく、入力電圧範囲
（ダイナミックレンジ）が拡大されている。これによ
り、相互コンダクタンスアンプ１は、より広いダイナミ
ックレンジの制御用電流源５を用いて、相互コンダクタ
ンスｇｍをより高精度かつ高速に制御できる。この結
果、当該相互コンダクタンスアンプ１をフィルタとして
用いた場合、フィルタの周波数特性ｆ０を高速かつ高精
度に制御できる。

【００４７】具体的には、本実施形態に係るカレントミ
ラー回路部４は、ＢｉＣＭＯＳ構造の回路であって、図
１に示すように、カスケード接続されたカレントミラー
回路として、互いにゲートが接続されたＰｃｈのＭＯＳ
トランジスタＰ１・Ｐ２（第１及び第２ＭＯＳトランジ
スタ）と、ゲートが共通接続されたＰｃｈのＭＯＳトラ
ンジスタＰ３・Ｐ４（第３及び第４ＭＯＳトランジス
タ）とを備えている。上記ＭＯＳトランジスタＰ１のド
レインは、自らのゲートに接続されていると共に、次段
のカレントミラー回路を構成するＭＯＳトランジスタＰ
３のソースに接続されている。また、ＭＯＳトランジス
タＰ２のドレインは、ＭＯＳトランジスタＰ４のソース
に接続されている。さらに、制御電流入力端子Ｔ５とな
るＭＯＳトランジスタＰ３のドレインには、制御用電流
源５が接続されており、制御電流出力端子Ｔ６となるＭ
ＯＳトランジスタＰ４のドレインには、図２に示すｇｍ
制御部３が接続される。

【００４８】また、本実施形態に係るカレントミラー回
路部４では、上記ＭＯＳトランジスタＰ３のドレイン
と、両ＭＯＳトランジスタＰ３・Ｐ４のゲートとの間
に、定電流源Ｆ１（第１バイアス電流源）でバイアスさ
れるＮＰＮトランジスタＮ５（第１バイポーラトランジ
スタ）が設けられている。当該ＮＰＮトランジスタＮ５
のベースは、上記ＭＯＳトランジスタＰ３のドレインに
接続されており、コレクタには、電源電圧Ｖｃｃが印加
されている。また、エミッタは、上記両ＭＯＳトランジ
スタＰ３・Ｐ４のゲートと定電流源Ｆ１とに接続されて
いる。

【００４９】加えて、上記カレントミラー回路部４は、
抵抗Ｒ１・Ｒ２を備えており、上記両ＭＯＳトランジス
タＰ１・Ｐ２のソースは、それぞれ抵抗Ｒ１・Ｒ２を介
して、電源電圧Ｖｃｃが印加される電源ラインＳ２１
（第１電源ライン）に接続されている。

【００５０】上記構成によれば、２つのカレントミラー
回路がカスケード接続されているので、１段目のカレン
トミラー回路を構成する２つのＭＯＳトランジスタＰ１
・Ｐ２のドレイン電圧は、２段目のカレントミラー回路
のＭＯＳトランジスタＰ３・Ｐ４のゲート電圧にスレッ
ショルド電圧Ｖｔｈを加えた値となり、互いに等しくな
る。この結果、アーリ効果による電流変動が抑えられる
ので、入力電流Ｉｉｎと出力電流Ｉｏｕｔとの差を小さ
く、すなわち、出力電流Ｉｏｕｔの精度を向上できる。

【００５１】さらに、本実施形態に係るカレントミラー
回路部４では、両ＭＯＳトランジスタＰ３・Ｐ４のゲー
トと、ＭＯＳトランジスタＰ３のドレインとの間に、定
電流源Ｆ１でバイアスされたＮＰＮトランジスタＮ５が
設けられている。

【００５２】これにより、ＭＯＳトランジスタＰ３のド
レイン電圧は、ＮＰＮトランジスタＮ５のベース−エミ
ッタ間電圧Ｖ_BEによって、両ＭＯＳトランジスタＰ３・
Ｐ４のゲート電圧よりも相対的に高くなる。したがっ
て、制御電流入力端子Ｔ５の電圧Ｖｉｎが上昇した場合
であっても、両ＭＯＳトランジスタＰ３・Ｐ４をＯＦＦ
することなく正常に動作させ続けることができる。この
結果、図８に示す従来のカレントミラー回路部１０４に
比べて、ＮＰＮトランジスタＮ５のベース−エミッタ間
電圧Ｖ_BE分だけ、カレントミラー回路部４の入力電圧範
囲（ダイナミックレンジ）を拡大できる。

【００５３】また、上記ＮＰＮトランジスタＮ５が設け
られているので、制御用電流源５がオフのとき（入力電
流Ｉｉｎが０のとき）も、ＭＯＳトランジスタＰ１およ
びＰ３には、ＮＰＮトランジスタＮ５のベース電流が流
れている。このベース電流は、定電流源Ｆ１の電流をＩ
１とすると、Ｉ１／ｈ_FEとなる。なお、ｈ_FEは、ＮＰＮ
トランジスタＮ５のｈ定数である。

【００５４】この結果、制御用電流源５がオフの場合で
あっても、１段目のカレントミラー回路を構成する両Ｍ
ＯＳトランジスタＰ１・Ｐ２のゲートからは、電荷が放
出され続ける。この結果、図８（図９）に示す従来技術
のように、両ＭＯＳトランジスタＰ１０１・Ｐ１０２
（Ｐ１１１・Ｐ１１２）のゲート寄生容量に蓄積された
電荷を放出するまで、出力電流Ｉｏｕｔを出力できない
構成とは異なり、両ＭＯＳトランジスタＰ１・Ｐ２のゲ
ート寄生容量に蓄積された電荷を放出する時間が不要に
なる。したがって、入力電流Ｉｉｎが流れ始めてから、
出力電流Ｉｏｕｔが流れ始めるまでの時間（立ち上がり
時間）を短縮できる。

【００５５】しかも、図１の構成によれば、制御用電流
源５がオフの場合であっても、２段目のカレントミラー
回路を構成する両ＭＯＳトランジスタＰ３・Ｐ４のゲー
トからは、電荷が定電流源Ｆ１へ放出され続ける。この
結果、両ＭＯＳトランジスタＰ３・Ｐ４のゲート寄生容
量に蓄積された電荷を放出する時間が不要になるので、
入力電流Ｉｉｎが流れ始めてから、出力電流Ｉｏｕｔが
流れ始めるまでの時間を更に短縮できる。

【００５６】例えば、図９に示す従来のカレントミラー
回路部１０４ａの構成では、両ＭＯＳトランジスタＰ１
１１・Ｐ１１２のゲート寄生容量を５〔ｐＦ〕、入力電
流Ｉｉｎを５〔μＡ〕とした場合、図１０に示すよう
に、出力電流Ｉｏｕｔは、入力電流Ｉｉｎに比べて、約
１μｓ以上遅れて変化する。これに対して、本実施形態
のカレントミラー回路部４の遅延時間は、同様の条件、
すなわち、両ＭＯＳトランジスタＰ１・Ｐ２のゲート寄
生容量が５〔ｐＦ〕、入力電流Ｉｉｎが５〔μＡ〕の場
合で、図３に示すように、約２００〔ｎｓ〕に短縮され
ている。

【００５７】さらに、上記ＮＰＮトランジスタＮ５は、
ＭＯＳトランジスタＰ３のソース電圧に拘わらず、ゲー
ト−ドレイン間電圧を所定の値（ＮＰＮトランジスタＮ
５のベース−エミッタ間電圧Ｖ_BE）に保っている。した
がって、ＭＯＳトランジスタＰ１〜Ｐ４のオフセットに
起因する出力電流Ｉｏｕｔの誤差を削減するために、Ｍ
ＯＳトランジスタＰ１・Ｐ２のソースに抵抗Ｒ１・Ｒ２
を接続した場合であっても、ＮＰＮトランジスタＮ５
は、入力電流Ｉｉｎの変化に拘わらず、両ＭＯＳトラン
ジスタＰ３・Ｐ４を飽和領域で動作させ続けることがで
きる。この結果、抵抗Ｒ１・Ｒ２を挿入する際には、バ
イアス電圧電源１０６が入力電流Ｉｉｎに応じてゲート
電圧を制御しなければならない従来技術（図９に示すカ
レントミラー回路部１０４ａ）よりも、回路構成を簡略
化できる。

【００５８】一方、図９の構成で、抵抗Ｒ１・Ｒ２を挿
入せず、両ＭＯＳトランジスタＰ１１１・Ｐ１１２のゲ
ート長の増加のみによって、出力電流Ｉｏｕｔの精度を
向上させる場合と比較すると、本実施形態に係るカレン
トミラー回路部４では、抵抗Ｒ１・Ｒ２の挿入によっ
て、出力電流Ｉｏｕｔの精度を大幅に向上できる。例え
ば、従来のカレントミラー回路部１０４ａでは、図１０
に示すように、出力電流Ｉｏｕｔの誤差が１０％程度で
あるのに対して、本実施形態に係るカレントミラー回路
部４では、図３に示すように、１％以下に低減されてい
る。

【００５９】ここで、図１に示すカレントミラー回路部
４を、図２に示す相互コンダクタンスアンプ１に使用し
た場合について、図４に示す回路図に基づき、さらに詳
細に説明すると以下の通りである。

【００６０】図４においては、図１に示すカレントミラ
ー回路部４の定電流源Ｆ１が、ＮＰＮトランジスタＮ１
１〜Ｎ１４からなるカレントミラー回路によって実現さ
れている。これら各ＮＰＮトランジスタＮ１１〜Ｎ１４
は、互いにベースが接続されており、ＮＰＮトランジス
タＮ１１のベースは、コレクタに接続されていると共
に、定電流源Ｆ１１に接続されている。各ＮＰＮトラン
ジスタＮ１１〜Ｎ１４のエミッタは、それぞれ抵抗Ｒ１
１〜Ｒ１４を介して接地されている。さらに、ＮＰＮト
ランジスタＮ１４のコレクタは、電流の供給対象となる
ＮＰＮトランジスタＮ５のエミッタおよびＭＯＳトラン
ジスタＰ３・Ｐ４のゲートに接続されており、定電流源
Ｆ１１から供給される電流Ｉ１１と同じ量の電流（Ｉ１
１）を供給できる。なお、他のＮＰＮトランジスタＮ１
２およびＮ１３のコレクタについては後述する。

【００６１】一方、図２に示すアンプ部２には、交流電
圧信号である入力電圧Ｖ１および−Ｖ１が印加される差
動入力部２１と、交流電流信号である電流Ｉ０および−
Ｉ０を出力する差動出力部２２とが設けられている。当
該差動入力部２１は、エミッタが抵抗Ｒ２１を介して互
いに接続されたＮＰＮトランジスタＮ２１・Ｎ２２を備
えている。ＮＰＮトランジスタＮ２１のベースは、電圧
入力端子Ｔ１に接続されており、一方の入力電圧Ｖ１が
印加される。同様に、ＮＰＮトランジスタＮ２２のベー
スには、電圧入力端子Ｔ２を介して、他方の入力電圧−
Ｖ１が印加される。また、両ＮＰＮトランジスタＮ２１
・Ｎ２２のエミッタには、上述した上記ＮＰＮトランジ
スタＮ１２・Ｎ１３のコレクタが接続されており、定電
流源Ｆ１１から供給される電流Ｉ１１と同じ量の電流が
供給される。

【００６２】一方、両ＮＰＮトランジスタＮ２１・Ｎ２
２のコレクタには、それぞれダイオードＤ２１・Ｄ２２
が接続されており、ＮＰＮトランジスタＮ２１とダイオ
ードＤ２１との接続点は、後述する差動出力部２２のＮ
ＰＮトランジスタＮ３５に接続されている。同様に、Ｎ
ＰＮトランジスタＮ２２とダイオードＤ２２との接続点
は、差動出力部２２のＮＰＮトランジスタＮ３４（後
述）に接続される。また、両ダイオードＤ２１・Ｄ２２
のアノードは、互いに接続された後、ダイオードＤ２３
および抵抗Ｒ２２を介して、電源電圧Ｖｃｃに保たれた
電源ラインＳ２１に接続される。なお、両ダイオードＤ
２１・Ｄ２２は、コレクタとベースとが接続されたＮＰ
Ｎトランジスタとして実現されている。

【００６３】一方、差動出力部２２には、互いにゲート
が接続され、カレントミラー回路を構成するＰｃｈのＭ
ＯＳトランジスタＰ３１、Ｐ３２およびＰ３３と、互い
にエミッタが接続され、差動対を構成するＮＰＮトラン
ジスタＮ３４およびＮ３５とが設けられている。

【００６４】具体的には、ＭＯＳトランジスタＰ３１の
ドレインは、ゲートに接続されていると共に、後述する
ｇｍ制御部３のＮＰＮトランジスタＮ４３から、ｇｍ制
御用電流Ｉｅが供給されている。また、ＭＯＳトランジ
スタＰ３２のドレインは、上記ＮＰＮトランジスタＮ３
５のコレクタに接続されると共に、電流出力端子Ｔ４に
接続されている。同様に、ＭＯＳトランジスタＰ３３の
ドレインは、上記ＮＰＮトランジスタＮ３４のコレクタ
に接続されると共に、電流出力端子Ｔ３に接続されてい
る。なお、ＭＯＳトランジスタＰ３１〜Ｐ３３のソース
は、それぞれ抵抗Ｒ３１〜Ｒ３３を介して、上記電源ラ
インＳ２１に接続されている。さらに、上記ＮＰＮトラ
ンジスタＮ３４・Ｎ３５の共通のエミッタは、後述する
ｇｍ制御部３から、ｇｍ制御用電流Ｉｅの２倍の電流が
供給されている。

【００６５】ここで、図４では、図２に示すｇｍ制御部
３がＮＰＮトランジスタＮ４１〜Ｎ４３からなるカレン
トミラー回路として実現されている。すなわち、ＮＰＮ
トランジスタＮ４１、Ｎ４２ａ、Ｎ４２ｂおよびＮ４３
は、ベースが互いに接続されている。また、ＮＰＮトラ
ンジスタＮ４１およびＮ４３のエミッタは、抵抗Ｒ４１
あるいは抵抗Ｒ４３をそれぞれ介して、接地レベルに保
たれる電源ラインＳ２２に接続されており、ＮＰＮトラ
ンジスタＮ４２ａおよびＮ４２ｂのエミッタは、互いに
接続された後、抵抗Ｒ４２を介して接地されている。

【００６６】さらに、ＮＰＮトランジスタＮ４１のコレ
クタには、カレントミラー回路部４のＭＯＳトランジス
タＰ４から、出力電流Ｉｏｕｔがｇｍ制御用電流Ｉｅと
して供給されている。また、ＮＰＮトランジスタＮ４１
のコレクタは、ＮＰＮトランジスタＮ４４を介して、自
らのベースに接続されている。

【００６７】具体的には、ＮＰＮトランジスタＮ４１の
コレクタには、ＮＰＮトランジスタＮ４４のベースが接
続されており、ＮＰＮトランジスタＮ４４のエミッタ
は、ＮＰＮトランジスタＮ４１のベースに接続されてい
る。なお、ＮＰＮトランジスタＮ４４のコレクタには、
電源電圧Ｖｃｃが印加される。

【００６８】一方、ＮＰＮトランジスタＮ４２ａおよび
Ｎ４２ｂのコレクタは、差動出力部２２の差動対である
ＮＰＮトランジスタＮ３４・Ｎ３５のエミッタに接続さ
れており、ＮＰＮトランジスタＮ４３のコレクタは、差
動出力部２２のバイアス用電流源となるＭＯＳトランジ
スタＰ３１のドレインに接続されている。これにより、
ｇｍ制御部３は、差動出力部２２の差動対（ＮＰＮトラ
ンジスタＮ３４・Ｎ３５）へｇｍ制御用電流Ｉｅの２倍
の電流を供給し、バイアス用電流源（ＭＯＳトランジス
タＰ３１）へｇｍ制御用電流Ｉｅと同量の電流を供給で
きる。

【００６９】上記構成によれば、差動入力部２１におい
て、ＮＰＮトランジスタＮ１２およびＮ１３から供給さ
れる電流は、同量（Ｉ１１）なので、抵抗Ｒ２１を流れ
る電流をΔＩとすると、ダイオードＤ２１およびＮＰＮ
トランジスタＮ２１を流れる電流は、Ｉ１１＋ΔＩとな
り、ダイオードＤ２２およびＮＰＮトランジスタＮ２２
を流れる電流は、Ｉ１１−ΔＩとなる。したがって、ダ
イオードＤ２１での電圧降下（ベース−エミッタ間電
圧）Ｖ２１は、以下の式（１）に示すように、 Ｖ２１＝（ｋ・Ｔ／ｑ）×ｌｎ〔（Ｉ１１＋ΔＩ）／Ｉｓ〕 …（１） となり、ダイオードＤ２２での電圧降下Ｖ２２は、以下
の式（２）のように、 Ｖ２２＝（ｋ・Ｔ／ｑ）×ｌｎ〔（Ｉ１１−ΔＩ）／Ｉｓ〕 …（２） となる。なお、上記式（１）および式（２）において、
ｋ、Ｔ、ｑは、それぞれ、ボルツマン定数、絶対温度、
電荷であり、Ｉｓは、逆方向飽和電流である。

【００７０】したがって、差動出力部２２の差動対であ
るＮＰＮトランジスタＮ３４、Ｎ３５のベース電位差Δ
Ｖ_BEは、両電圧降下Ｖ２１・Ｖ２２の差となり、以下の
式（３）に示すように、 ΔＶ_BE＝（ｋ・Ｔ／ｑ）×ln[(Ｉ１１＋ΔＩ) ／ (Ｉ１１−ΔＩ)] …（３） となる。

【００７１】一方、ＭＯＳトランジスタＰ３３・Ｐ３２
は、同量の電流Ｉｅを供給しており、電流出力端子Ｔ３
へ−Ｉ０の電流が流れ、電流出力端子Ｔ４へＩ０の電流
が流れる。また、両ＮＰＮトランジスタＮ３４・Ｎ３５
を流れる電流の合計は、２Ｉｅである。したがって、Ｎ
ＰＮトランジスタＮ３４を流れる電流は、Ｉｅ＋Ｉ０、
ＮＰＮトランジスタＮ３５を流れる電流は、Ｉｅ−Ｉ０
となるので、両ＮＰＮトランジスタＮ３４・Ｎ３５のベ
ース電位差ΔＶ_BEは、以下の式（４）に示すように、 ΔＶ_BE＝（ｋ・Ｔ／ｑ）×ｌｎ〔（Ｉｅ＋Ｉ０) ／ (Ｉｅ−Ｉ０）〕…（４） となる。

【００７２】ここで、上記式（３）および式（４）か
ら、以下に示すように、 (Ｉ１１＋ΔＩ）/(Ｉ１１−ΔＩ）＝（Ｉｅ＋Ｉ０) /(Ｉｅ−Ｉ０）…（５） が成立する。したがって、式（５）を変形すると、以下
に示すように、 Ｉ０＝（Ｉｅ／Ｉ１１）×ΔＩ …（６） となる。

【００７３】一方、差動入力部２１において、抵抗Ｒ２
１の抵抗値をＲｅとすると、抵抗Ｒ２１を流れる電流Δ
Ｉは、以下の式（７）に示すように、 ΔＩ＝〔Ｖ１−（−Ｖ１）〕／Ｒｅ ＝２Ｖ１／Ｒｅ …（７） となる。

【００７４】この結果、相互コンダクタンスアンプ１の
相互コンダクタンスｇｍは、以下の式（８）に示すよう
に、 ｇｍ＝Ｉ０／Ｖ１ ＝（Ｉｅ／Ｉ１１）×（２／Ｒｅ） …（８） となる。上式（８）から明らかなように、相互コンダク
タンスｇｍは、電流ＩｅおよびＩ１１によって、容易に
所望の値に制御できる。

【００７５】ここで、電流Ｉ１１は、定電流源Ｆ１１か
ら入力され、ＮＰＮトランジスタＮ１１〜Ｎ１４および
抵抗Ｒ１１〜Ｒ１４からなるカレントミラー回路を介し
て供給される。一方、電流Ｉｅは、制御用電流源５によ
り供給され、本実施形態に係るカレントミラー回路部４
およびｇｍ制御部３を介して供給される。したがって、
上記定電流源Ｆ１１の出力電流Ｉ１１を一定にしておけ
ば、制御用電流源５が出力する電流量を制御することに
よって、相互コンダクタンスアンプ１の相互コンダクタ
ンスｇｍを制御できる。

【００７６】上述したように、本実施形態に係るカレン
トミラー回路部４は、図８に示す従来のカレントミラー
回路部１０４に比べて、ＮＰＮトランジスタＮ５のベー
ス−エミッタ間電圧Ｖ_BE分だけ、広い入力電圧範囲（ダ
イナミックレンジ）を確保できる。また、図９に示す従
来のカレントミラー回路部１０４ａに比べて、制御用電
流源５がオフのときも、ＭＯＳトランジスタＰ１・Ｐ３
へ、ＮＰＮトランジスタＮ５のベース電流（Ｉ１１／ｈ
_FE）が流れているため、オフからオンへ変化する際の立
ち上がりを速くできる。さらに、複雑な回路を用いず
に、抵抗Ｒ１・Ｒ２を挿入できるため、ＭＯＳトランジ
スタＰ１・Ｐ２のオフセットに起因する出力電流Ｉｏｕ
ｔ（ｇｍ制御用電流Ｉｅ）の誤差を抑制できる。

【００７７】この結果、制御用電流源５が供給する電流
値（Ｉｅ）を広い電圧範囲で変化させた場合であって
も、カレントミラー回路部４は、ｇｍ制御用電流Ｉｅを
高精度かつ高速に制御できる。この結果、相互コンダク
タンスアンプ１は、制御用電流源５のダイナミックレン
ジを広く確保しているにも拘わらず、相互コンダクタン
スｇｍを高精度かつ高速に制御できる。

【００７８】ところで、図１に示すカレントミラー回路
部４では、従来のカレントミラー回路部１０４に比べ
て、ＮＰＮトランジスタＮ５のベース−エミッタ間電圧
Ｖ_BEだけ、入力電圧範囲を確保しているが、より広い入
力電圧範囲を確保したい場合には、図１に示すカレント
ミラー回路部４に代えて、例えば、図５に示すカレント
ミラー回路部４ａを使用することができる。

【００７９】当該カレントミラー回路部４ａは、ＭＯＳ
トランジスタＰ１のゲートとドレインとを直接接続する
代わりに、該ゲートとドレインとの間にも、ＮＰＮトラ
ンジスタＮ５と同様のＮＰＮトランジスタ（第２バイポ
ーラトランジスタ）Ｎ６が設けられている点で、図１に
示すカレントミラー回路部４と異なっている。

【００８０】具体的には、ＮＰＮトランジスタＮ６のベ
ースは、ＭＯＳトランジスタＰ１のドレインに接続され
ており、エミッタは、ＭＯＳトランジスタＰ１のゲート
と、所定の電流を供給する定電流源（第２バイアス電流
源）Ｆ２とに接続されている。また、ＮＰＮトランジス
タＮ６のコレクタには、電源電圧Ｖｃｃが印加される。
なお、カレントミラー回路部４ａ、および、後述する他
の変形例（４ｂ・４ｃ）は、図１に示すカレントミラー
回路部４と略同様の構成なので、同じ機能を有する部材
には、同じ参照符号を付して説明を省略する。

【００８１】図１のカレントミラー回路部４において、
ＭＯＳトランジスタＰ１・Ｐ２の特性のバラツキ（製造
時に生じる特性のバラツキ）及び／又はＭＯＳトランジ
スタＰ３・Ｐ４の特性のバラツキ（製造時に生じる特性
のバラツキ）に起因してカレントミラー回路部４の出力
電流は変動するが、この変動を抑制するために、ＭＯＳ
トランジスタＰ１・Ｐ２のゲート長及び／又はＭＯＳト
ランジスタＰ３・Ｐ４のゲート長が大きく設定され、こ
れにより、オフセットに起因する影響を低減することが
できる。しかしながら、ゲート長を大きくすると、それ
に伴ってゲート寄生容量が大きくなるので、カレントミ
ラー回路部４において、入力電流が印加されてから出力
電流が出力されるまでの時間が長くなってしまう。

【００８２】そこで、図５の構成を有するカレントミラ
ー回路部４ａによれば、ＭＯＳトランジスタＰ１・Ｐ２
のゲート寄生容量に蓄積された電荷が定電流源Ｆ２を介
して常に放出されると共に、ＭＯＳトランジスタＰ３・
Ｐ４のゲート寄生容量に蓄積された電荷が定電流源Ｆ１
を介して常に放出される。これにより、たとえゲート長
を大きくしても、カレントミラー回路部４ａにおいて、
入力電流がオフからオンになった際、ＭＯＳトランジス
タＰ１・Ｐ２のゲートと、ＭＯＳトランジスタＰ３・Ｐ
４のゲートとから、それぞれ蓄積された電荷を放出する
必要がないので、カレントミラー回路部４ａの立ち上が
り時間を確実に短縮できる。それゆえ、上記製造時に生
じる特性のバラツキがあっても、出力電流の精度が高
く、立ち上がり時間の短いカレントミラー回路部４ａを
確実に実現できる。

【００８３】又、上記構成によれば、ＮＰＮトランジス
タＮ５（第１入力ダイナミックレンジ拡大手段）によっ
て、ＭＯＳトランジスタＰ３において、ドレイン電位が
ゲート電位よりも、ＮＰＮトランジスタＮ５のベース−
エミッタ間電圧Ｖ_BE分だけ高くなるので、該電圧Ｖ_BE分
だけ入力ダイナミックレンジが拡大される。同様に、Ｍ
ＯＳトランジスタＰ１において、ドレイン電位がゲート
電位よりも、ＮＰＮトランジスタＮ６（第２入力ダイナ
ミックレンジ拡大手段）のベース−エミッタ間電圧Ｖ_BE
分だけ高くなるので、該電圧Ｖ_BE分だけ入力ダイナミッ
クレンジが拡大される。このように、ＭＯＳトランジス
タＰ１のドレイン電圧は、ＮＰＮトランジスタＮ６のベ
ース−エミッタ間電圧Ｖ_BE分だけ、ゲート電圧よりも相
対的に高くなる。この結果、上記カレントミラー回路部
４ａは、図１に示すカレントミラー回路部４よりも、Ｎ
ＰＮトランジスタＮ６のベース−エミッタ間電圧Ｖ_BEだ
け広い入力電圧範囲（入力ダイナミックレンジ）を確保
できる。

【００８４】また、広い入力電圧範囲を必要とする場
合、図１に示すカレントミラー回路部４に代えて、図６
に示すカレントミラー回路部４ｂを用いてもよい。当該
カレントミラー回路部４ｂでは、図１に示す構成に加え
て、ＮＰＮトランジスタＮ５のエミッタと定電流源Ｆ１
との間に、ダイオードＮ７が設けられている。なお、当
該ダイオードＮ７は、コレクタとベースとが接続された
ＮＰＮトランジスタによって実現されており、コレクタ
およびベースが上記ＮＰＮトランジスタＮ５のエミッタ
に接続されると共に、エミッタは、定電流源Ｆ１、並び
に、ＭＯＳトランジスタＰ３・Ｐ４のゲートに接続され
ている。

【００８５】上記構成によれば、両ＭＯＳトランジスタ
Ｐ３のドレイン電圧は、図１の場合よりも、ダイオード
Ｎ７の順方向電圧（ベース−エミッタ間電圧Ｖ_BE）だけ
上昇する。この結果、カレントミラー回路部４ｂの入力
電圧範囲は、図１に示すカレントミラー回路部４の入力
電圧範囲よりも、ダイオードＮ７のベース−エミッタ間
電圧Ｖ_BEだけ更に拡大される。

【００８６】なお、上記説明では、図１に示す構成に加
えて、ＮＰＮトランジスタＮ５のエミッタと定電流源Ｆ
１との間に、ダイオードＮ７が設けられている例が示さ
れているが、本発明はこれに限定されるものではなく、
図５に示す構成に加えて、ＮＰＮトランジスタＮ５のエ
ミッタと定電流源Ｆ１との間に図６と同様な接続で第１
ダイオードが設けられ、かつ、ＮＰＮトランジスタＮ６
のエミッタと定電流源Ｆ２との間に図６と同様な接続で
第２ダイオードが設けられている構成でも、同様な入力
電圧範囲の拡大化が図れる。即ち、この場合、第１及び
第２ダイオードのベース−エミッタ間電圧Ｖ_BEだけ拡大
されるので、更に、広い入力電圧範囲（入力ダイナミッ
クレンジ）を確保できる。

【００８７】一方、カレントミラー回路部の出力電圧範
囲を拡大したい場合には、図１に示すカレントミラー回
路部４に代えて、図７に示すカレントミラー回路部４ｃ
を使用できる。当該カレントミラー回路部４ｃには、カ
レントミラー回路部４の構成に加えて、コレクタがＭＯ
ＳトランジスタＰ４のドレインに接続されたＮＰＮトラ
ンジスタＮ８（第１出力トランジスタ）と、ベースが上
記ＮＰＮトランジスタＮ８およびＭＯＳトランジスタＰ
４の接続点に接続され、エミッタがバイアス用の定電流
源Ｆ３に接続され、コレクタが接地されたＰＮＰトラン
ジスタＰ９（第２出力トランジスタ）と、ベースがＰＮ
ＰトランジスタＰ９および定電流源Ｆ３の接続点に接続
され、エミッタが上記ＮＰＮトランジスタＮ８のベース
に接続され、コレクタが電源ラインＳ２１に接続された
ＮＰＮトランジスタＮ１０（第３出力トランジスタ）と
が設けられている。

【００８８】なお、当該カレントミラー回路部４ｃを相
互コンダクタンスアンプ１ｃに使用する場合には、図４
に示すＮＰＮトランジスタＮ４１およびＮ４４に代え
て、上記ＮＰＮトランジスタＮ８およびＮ１０が使用さ
れ、さらにＰＮＰトランジスタＰ９が設けられる。

【００８９】上記構成では、ＮＰＮトランジスタＮ８の
コレクタと、ＮＰＮトランジスタＮ１０のベースとの間
に、ＰＮＰトランジスタＰ９が設けられている。したが
って、ＮＰＮトランジスタＮ８のベース電位は、ＮＰＮ
トランジスタＮ８のコレクタとＮＰＮトランジスタＮ１
０のベースとを直接接続した構成（図４に示す構成）と
比較して、ＰＮＰトランジスタＰ９のベース−エミッタ
間電圧Ｖ_BEだけ上昇する。このため、ＮＰＮトランジス
タＮ８のベース電位と、接地レベル（ＧＮＤ）との差異
が大きくなり、カレントミラー回路部４ｃの出力電圧範
囲（出力ダイナミックレンジ）を拡大できる。

【００９０】図４の構成にカレントミラー回路部４ｃを
使用すると、ＮＰＮトランジスタＮ８のベース電位と接
地レベルとの差異を拡大できる。したがって、抵抗Ｒ４
１〜Ｒ４３の電圧範囲を広くとることができる。この結
果、抵抗Ｒ４１〜Ｒ４３の抵抗値を大きく設定でき、抵
抗値の相違に起因する出力電流Ｉｏｕｔ（ｇｍ制御用電
流Ｉｅ）の誤差を削減できる。

【００９１】なお、カレントミラー回路の出力電圧範囲
を拡大する（出力ダイナミックレンジを拡大する）場合
として、図７に示すカレントミラー回路部４ｃ（カレン
トミラー回路部４に出力電圧範囲のための構成（ＮＰＮ
トランジスタＮ８、ＰＮＰトランジスタＰ９、ＮＰＮト
ランジスタＮ１０、及び定電流源Ｆ３）を加えたもの）
を例示したが、本発明はこれに限定されるものではな
く、図５及び図６のカレントミラー回路部４ａ及び４ｂ
に出力電圧範囲のための上記構成を加えたものでもよ
い。

【００９２】また、本実施形態では、ＭＯＳトランジス
タＰ１〜Ｐ４がＰｃｈの場合を例にして説明したが、当
然ながら、ＮｃｈのＭＯＳトランジスタを使用した場合
でも同様の効果が得られる。この場合は、例えば、ＮＰ
ＮトランジスタＮ５をＰＮＰトランジスタに変更するな
ど、バイポーラトランジスタの極性を反転すると共に、
電源ラインＳ２１を接地レベルに保ち、電源ラインＳ２
２に電源電圧Ｖｃｃが印加される。これにより、広い入
力電圧範囲を保ちながら、出力電流の精度が高く、オフ
からオンへ変化する際の立ち上がりが速いカレントミラ
ー回路を提供できる。

【００９３】また、上述の説明では、カレントミラー回
路部４（４ａ〜４ｃ）が相互コンダクタンスアンプ１
（１ａ〜１ｃ）のｇｍ制御用電流Ｉｅを伝送する場合を
例にして説明したが、これに限るものではない。本実施
形態に係るカレントミラー回路部４（４ａ〜４ｃ）を使
用すれば、広い入力電圧範囲を保ちながら、高い精度で
高速に電流を伝送することができるため、広い範囲に適
用できる。ただし、相互コンダクタンスアンプ１（１ａ
〜１ｃ）では、相互コンダクタンスｇｍを高速かつ高精
度に制御するために、ｇｍ制御用電流Ｉｅを高速かつ高
精度に制御する必要がある。したがって、相互コンダク
タンスアンプ１（１ａ〜１ｃ）にカレントミラー回路部
４（４ａ〜４ｃ）を使用した場合、特に効果的である。

【００９４】

【発明の効果】本発明に係るカレントミラー回路は、以
上のように、第１及び第２ＭＯＳトランジスタからなる
第１カレントミラー回路と、上記第１カレントミラー回
路にカスケードに接続され、第３及び第４ＭＯＳトラン
ジスタからなる第２カレントミラー回路と、上記の第１
及び第２ＭＯＳトランジスタのゲート寄生容量に蓄積さ
れた電荷を放出すると共に、上記の第３ＭＯＳトランジ
スタにおいてドレイン電位をゲート電位よりも所定量だ
け高くする入力ダイナミックレンジ拡大手段とを備えて
いる。

【００９５】上記発明によれば、第１及び第２ＭＯＳト
ランジスタのゲート寄生容量に蓄積された電荷が入力ダ
イナミックレンジ拡大手段によって放出される。これに
より、たとえゲート長を大きくしても、入力電流がオン
になった際、第１及び第２ＭＯＳトランジスタのゲート
から、蓄積された電荷を放出する必要がないので、カレ
ントミラー回路の立ち上がり時間を確実に短縮できる。
それゆえ、上記製造時に生じる特性のバラツキがあって
も、出力電流の精度が高く、立ち上がり時間の短いカレ
ントミラー回路を確実に実現できる。

【００９６】又、上記構成によれば、入力ダイナミック
レンジ拡大手段によって、第１ＭＯＳトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
されるので、該所定量の電位分だけ入力ダイナミックレ
ンジを確実に拡大することが可能となるという効果を併
せて奏する。

【００９７】本発明に係る他のカレントミラー回路は、
以上のように、第１及び第２ＭＯＳトランジスタからな
る第１カレントミラー回路と、上記第１カレントミラー
回路にカスケードに接続され、第３及び第４ＭＯＳトラ
ンジスタからなる第２カレントミラー回路と、上記の第
３及び第４ＭＯＳトランジスタのゲート寄生容量に蓄積
された電荷を放出すると共に、上記の第３ＭＯＳトラン
ジスタにおいてドレイン電位をゲート電位よりも所定量
だけ高くする第１入力ダイナミックレンジ拡大手段と、
上記の第１及び第２ＭＯＳトランジスタのゲート寄生容
量に蓄積された電荷を放出すると共に、上記の第１ＭＯ
Ｓトランジスタにおいてドレイン電位をゲート電位より
も所定量だけ高くする第２入力ダイナミックレンジ拡大
手段とを備えている。

【００９８】上記発明によれば、第１及び第２ＭＯＳト
ランジスタのゲート寄生容量に蓄積された電荷が第２入
力ダイナミックレンジ拡大手段を介して常に放出される
と共に、第３及び第４ＭＯＳトランジスタのゲート寄生
容量に蓄積された電荷が第１入力ダイナミックレンジ拡
大手段を介して常に放出される。これにより、たとえゲ
ート長を大きくしても、カレントミラー回路において、
入力電流がオフからオンになった際、第１及び第２ＭＯ
Ｓトランジスタのゲートと、第３及び第４ＭＯＳトラン
ジスタのゲートとから、それぞれ蓄積された電荷を放出
する必要がないので、カレントミラー回路の立ち上がり
時間を確実に短縮できる。それゆえ、上述のような製造
時に生じる特性のバラツキがあっても、出力電流の精度
が高く、立ち上がり時間の短いカレントミラー回路を確
実に実現できる。

【００９９】又、上記発明によれば、第１入力ダイナミ
ックレンジ拡大手段によって、第３ＭＯＳトランジスタ
において、ドレイン電位がゲート電位よりも所定量だけ
高くなるので、この所定量の電位分だけ入力ダイナミッ
クレンジが拡大される。同様に、第２入力ダイナミック
レンジ拡大手段によって、第１ＭＯＳトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
なるので、この所定量の電位分だけ入力ダイナミックレ
ンジが拡大される。このように、第１ＭＯＳトランジス
タのドレイン電圧は、所定量の電位分だけ、ゲート電圧
よりも相対的に高くなる。この結果、上記カレントミラ
ー回路は、この所定量の電位分だけ広い入力電圧範囲
（入力ダイナミックレンジ）を確保できるという効果を
併せて奏する。

【０１００】上記第１及び第２ＭＯＳトランジスタは、
それぞれ、抵抗を介して電源電圧が供給されていること
が好ましい。

【０１０１】この場合、製造工程でのバラツキにより、
第１および第２ＭＯＳトランジスタのスレッショルド電
圧が一致せず、両者を流れる電流が互いに異なる場合、
より多くの電流を流すＭＯＳトランジスタに接続された
抵抗での電圧降下の方が大きくなり、当該ＭＯＳトラン
ジスタを流れる電流を減少させる。この結果、オフセッ
トに起因する入力電流と出力電流との相違を削減でき、
出力電流の精度をさらに向上できる。

【０１０２】また、上記両抵抗によって、第１および第
２ＭＯＳトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第１バ
イポーラトランジスタは、第３ＭＯＳトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第１バイ
ポーラトランジスタは、第１ないし第４ＭＯＳトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できるとい
う効果を併せて奏する。

【０１０３】上記発明において、更に、出力電圧範囲を
拡大する出力ダイナミックレンジ拡大手段が備えられて
いることが好ましい。この場合、カレントミラー回路内
の抵抗値等の相違に起因する出力電流の誤差を確実に削
減できるという効果を併せて奏する。

【０１０４】本発明に係る更に他のカレントミラー回路
は、以上のように、所定の電位に保たれる第１電源ライ
ンにソースが接続された第１ＭＯＳトランジスタと、上
記第１ＭＯＳトランジスタのゲートおよびドレインにゲ
ートが接続され、ソースが上記第１電源ラインに接続さ
れた第２ＭＯＳトランジスタと、上記第１ＭＯＳトラン
ジスタのドレインにソースが接続された第３ＭＯＳトラ
ンジスタと、上記第３ＭＯＳトランジスタのゲートにゲ
ートが接続され、上記第２ＭＯＳトランジスタのドレイ
ンにソースが接続されている第４ＭＯＳトランジスタ
と、上記第３および第４ＭＯＳトランジスタとは逆の極
性を有していると共に、上記第３ＭＯＳトランジスタの
ドレインにベースが接続され、エミッタが上記第３およ
び第４ＭＯＳトランジスタのゲートに接続された第１バ
イポーラトランジスタと、上記第１バイポーラトランジ
スタのエミッタに接続された第１バイアス電流源とを備
えている。

【０１０５】なお、第１ないし第４ＭＯＳトランジスタ
がＰｃｈのＭＯＳトランジスタの場合は、上記第１バイ
ポーラトランジスタおよび後述の第２バイポーラトラン
ジスタは、ＮＰＮトランジスタであり、第１ないし第４
ＭＯＳトランジスタがＮｃｈのＭＯＳトランジスタの場
合は、上記第１および第２バイポーラトランジスタは、
ＰＮＰトランジスタとして実現される。

【０１０６】上記発明によれば、第３ＭＯＳトランジス
タのドレイン電位は、上記第１バイポーラトランジスタ
のベース−エミッタ間電圧によって、第３および第４Ｍ
ＯＳトランジスタのゲート電位よりも相対的に高くな
る。これにより、第１バイポーラトランジスタを設け
ず、第３ＭＯＳトランジスタのドレインとゲートとを直
接接続する従来技術と比較すると、第１バイポーラトラ
ンジスタのベース−エミッタ間電圧分だけ、入力電圧が
高い場合であっても、第１ないし第４ＭＯＳトランジス
タは、正常に動作し続けることができる。この結果、カ
レントミラー回路の入力電圧範囲（入力ダイナミックレ
ンジ）を当該ベース−エミッタ間電圧だけ拡大できる。

【０１０７】さらに、第３ＭＯＳトランジスタのドレイ
ンに電流が入力されていない場合であっても、第１バイ
ポーラトランジスタのベース電流によって、第１および
第３ＭＯＳトランジスタには、所定の電流が流れてい
る。したがって、入力電流がオフであっても、第１およ
び第２ＭＯＳトランジスタのゲートから常に電荷が放出
される。この結果、製造工程でのバラツキに起因する出
力電流の変動を抑制するために、第１および第２ＭＯＳ
トランジスタのゲート長を大きく設定した場合であって
も、入力電流がオンになった際、第１および第２ＭＯＳ
トランジスタのゲートから電荷を放出する必要がなくな
り、カレントミラー回路の立ち上がり時間を短縮でき
る。それゆえ、製造工程にバラツキが発生する場合であ
っても、出力電流の精度が高く、立ち上がり時間の短い
カレントミラー回路を実現できるという効果を併せて奏
する。

【０１０８】また、上記カレントミラー回路は、上記第
１ＭＯＳトランジスタおよび第１電源ラインの間と、上
記第２ＭＯＳトランジスタおよび第１電源ラインの間と
に、それぞれ抵抗が設けられていることが好ましい。

【０１０９】上記構成では、製造工程でのバラツキによ
り、第１および第２ＭＯＳトランジスタのスレッショル
ド電圧が一致せず、両者を流れる電流が互いに異なる場
合、より多くの電流を流すＭＯＳトランジスタに接続さ
れた抵抗での電圧降下の方が大きくなり、当該ＭＯＳト
ランジスタを流れる電流を減少させる。この結果、オフ
セットに起因する入力電流と出力電流との相違を削減で
き、出力電流の精度をさらに向上できる。

【０１１０】また、上記両抵抗によって、第１および第
２ＭＯＳトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第１バ
イポーラトランジスタは、第３ＭＯＳトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第１バイ
ポーラトランジスタは、第１ないし第４ＭＯＳトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できるとい
う効果を併せて奏する。

【０１１１】さらに、本発明に係る他のカレントミラー
回路は、以上のように、所定の電位に保たれる第１電源
ラインにソースが接続された第１ＭＯＳトランジスタ
と、当該第１ＭＯＳトランジスタのゲートにゲートが接
続され、ソースが上記第１電源ラインに接続された第２
ＭＯＳトランジスタと、上記第１ＭＯＳトランジスタの
ドレインにソースが接続された第３ＭＯＳトランジスタ
と、当該第３ＭＯＳトランジスタのゲートにゲートが接
続され、上記第２ＭＯＳトランジスタのドレインにソー
スが接続されている第４ＭＯＳトランジスタと、上記第
３および第４ＭＯＳトランジスタとは逆の極性を有して
いると共に、上記第３ＭＯＳトランジスタのドレインに
ベースが接続され、エミッタが上記第３および第４ＭＯ
Ｓトランジスタのゲートに接続され、コレクタが上記第
１電源ラインに接続された第１バイポーラトランジスタ
と、上記第１および第２ＭＯＳトランジスタとは逆の極
性を有していると共に、上記第１ＭＯＳのドレインにベ
ースが接続され、エミッタが上記第１及び第２ＭＯＳト
ランジスタのゲートに接続され、コレクタが上記第１電
源ラインに接続された第２バイポーラトランジスタと、
上記第１バイポーラトランジスタのエミッタに接続され
た第１バイアス電流源と、上記第２バイポーラトランジ
スタのエミッタに接続された第２バイアス電流源とを備
えている。

【０１１２】上記発明によれば、第１及び第２ＭＯＳト
ランジスタのゲート寄生容量に蓄積された電荷が第２バ
イアス電流源を介して常に放出されると共に、第３及び
第４ＭＯＳトランジスタのゲート寄生容量に蓄積された
電荷が第２バイアス電流源を介して常に放出される。こ
れにより、たとえゲート長を大きくしても、カレントミ
ラー回路において、入力電流がオフからオンになった
際、第１及び第２ＭＯＳトランジスタのゲートと、第３
及び第４ＭＯＳトランジスタのゲートとから、それぞれ
蓄積された電荷を放出する必要がないので、カレントミ
ラー回路の立ち上がり時間を確実に短縮できる。それゆ
え、上記製造時に生じる特性のバラツキがあっても、出
力電流の精度が高く、立ち上がり時間の短いカレントミ
ラー回路を確実に実現できる。

【０１１３】又、上記構成によれば、第１バイポーラト
ランジスタによって、第３ＭＯＳトランジスタにおい
て、ゲート電位がドレイン電位よりも、第１バイポーラ
トランジスタのベース−エミッタ間電圧分だけ大きくな
るので、該電圧分だけ入力ダイナミックレンジが拡大さ
れる。同様に、第１ＭＯＳトランジスタにおいて、ゲー
ト電位がドレイン電位よりも、第２バイポーラトランジ
スタのベース−エミッタ間電圧分だけ大きくなるので、
該電圧分だけ入力ダイナミックレンジが拡大される。こ
のように、第１ＭＯＳトランジスタのドレイン電圧は、
第２バイポーラトランジスタのベース−エミッタ間電圧
分だけ、ゲート電圧よりも相対的に高くなる。

【０１１４】この結果、第１ＭＯＳトランジスタのドレ
イン電位は、上記第２バイポーラトランジスタのベース
−エミッタ間電圧によって、第１および第２ＭＯＳトラ
ンジスタのゲート電位よりも相対的に高くなる。これに
より、上記第１カレントミラー回路に比べて、第２バイ
ポーラトランジスタのベース−エミッタ間電圧分だけ、
入力電圧が高い場合であっても、正常に動作し続けるこ
とができる。この結果、当該ベース−エミッタ間電圧だ
け、カレントミラー回路の入力電圧範囲をさらに拡大で
きるという効果を併せて奏する。

【０１１５】上記カレントミラー回路において、上記第
３および第４ＭＯＳトランジスタのゲートと上記第１バ
イアス電流源との接続点と、上記第１バイポーラトラン
ジスタのエミッタとの間には、ダイオードが設けられて
いることが好ましい。なお、ダイオードは、例えば、ベ
ースとコレクタとを接続したバイポーラトランジスタな
どによって実現できる。

【０１１６】この場合、第１バイポーラトランジスタの
エミッタ電位は、ダイオードの順方向電圧分だけ低くな
る。したがって、第３ＭＯＳトランジスタのドレイン電
圧は、第３ＭＯＳトランジスタのゲート電圧に比べて、
第１バイポーラトランジスタのベース−エミッタ間電圧
に、当該ダイオードの順方向電圧を加えた分だけ高くな
る。この結果、上記カレントミラー回路に比べて、ダイ
オードの順方向電圧分だけ、カレントミラー回路の入力
電圧範囲をさらに拡大できるという効果を併せて奏す
る。

【０１１７】上記第１および第２ＭＯＳトランジスタの
ゲートと上記第２バイアス電流源との接続点と、上記第
２バイポーラトランジスタのエミッタとの間には、第２
ダイオードが設けられていることが好ましい。この場
合、第１及び第２ダイオードのそれぞれの順方向電圧分
だけ入力ダイナミックレンジを更に拡大することができ
るという効果を併せて奏する。

【０１１８】一方、本発明に係る他のカレントミラー回
路は、上記第４ＭＯＳトランジスタのドレインにコレク
タが接続されたバイポーラ型の第１出力トランジスタ
と、当該第１出力トランジスタとは逆の極性を有するバ
イポーラ型のトランジスタであり、第１出力トランジス
タのコレクタにベースが接続され、エミッタが所定の電
流でバイアスされた第２出力トランジスタと、上記第１
出力トランジスタと同じ極性を有するバイポーラ型のト
ランジスタであり、上記第２出力トランジスタのエミッ
タにベースが接続され、エミッタが上記第１出力トラン
ジスタのベースに接続された第３出力トランジスタとを
備えていることが好ましい。なお、上記第１および第３
出力トランジスタがＮＰＮトランジスタの場合、第２出
力トランジスタは、ＰＮＰトランジスタであり、第１お
よび第３出力トランジスタがＰＮＰトランジスタの場
合、第２出力トランジスタは、ＮＰＮトランジスタであ
る。また、上記第２出力トランジスタは、例えば、所定
のバイアス電流源などによってバイアスされる。

【０１１９】この場合、第１出力トランジスタのコレク
タと、第３出力トランジスタのベースとの間に、バイア
スされた第２出力トランジスタが設けられている。した
がって、第１出力トランジスタのベース電位は、第３出
力トランジスタのベースを第１出力トランジスタのコレ
クタに直接接続した場合よりも、第２出力トランジスタ
のベース−エミッタ間電圧分だけ上昇する。この結果、
当該ベース−エミッタ間電圧だけ、第１出力トランジス
タの動作電圧範囲を拡大でき、カレントミラー回路の出
力電圧範囲（出力ダイナミックレンジ）を拡大できると
いう効果を併せて奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、カレン
トミラー回路部の要部構成を示す回路図である。

【図２】上記カレントミラー回路部を用いた相互コンダ
クタンスアンプの要部構成を示すブロック図である。

【図３】上記カレントミラー回路部の動作を示すもので
あり、入力電流および出力電流の立ち上がり特性を示す
グラフである。

【図４】上記相互コンダクタンスアンプの構成例を示す
回路図である。

【図５】上記カレントミラー回路部の変形例を示す回路
図である。

【図６】上記カレントミラー回路部の他の変形例を示す
回路図である。

【図７】上記カレントミラー回路部の更に他の変形例を
示す回路図である。

【図８】従来例を示すものであり、カレントミラー回路
部の要部構成を示す回路図である。

【図９】他の従来例を示すものであり、バイアス電圧電
源が設けられたカレントミラー回路部を示す回路図であ
る。

【図１０】上記カレントミラー回路部の動作を示すもの
であり、入力電流および出力電流の立ち上がり特性を示
すグラフである。

【符号の説明】

４・４ａ・４ｂ・４ｃ カレントミラー回路部（カレン
トミラー回路） Ｆ１ 定電流源（第１バイアス電流源） Ｆ２ 定電流源（第２バイアス電流源） Ｐ１ ＭＯＳトランジスタ（第１ＭＯＳトランジス
タ） Ｐ２ ＭＯＳトランジスタ（第２ＭＯＳトランジス
タ） Ｐ３ ＭＯＳトランジスタ（第３ＭＯＳトランジス
タ） Ｐ４ ＭＯＳトランジスタ（第４ＭＯＳトランジス
タ） Ｎ５ ＮＰＮトランジスタ（第１バイポーラトランジ
スタ） Ｎ６ ＮＰＮトランジスタ（第２バイポーラトランジ
スタ） Ｎ７ ダイオード Ｎ８ ＮＰＮトランジスタ（第１出力トランジスタ） Ｐ９ ＰＮＰトランジスタ（第２出力トランジスタ） Ｎ１０ ＮＰＮトランジスタ（第３出力トランジスタ） Ｓ２１ 電源ライン（第１電源ライン）

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】所定の電位に保たれる第１電源ラインにソ
   ースが接続された第１ＭＯＳトランジスタと、 上記第１ＭＯＳトランジスタのゲートおよびドレインに
   ゲートが接続され、ソースが上記第１電源ラインに接続
   された第２ＭＯＳトランジスタと、 上記第１ＭＯＳトランジスタのドレインにソースが接続
   された第３ＭＯＳトランジスタと、 上記第３ＭＯＳトランジスタのゲートにゲートが接続さ
   れ、上記第２ＭＯＳトランジスタのドレインにソースが
   接続されている第４ＭＯＳトランジスタと、 上記第３および第４ＭＯＳトランジスタとは逆の極性を
   有していると共に、上記第３ＭＯＳトランジスタのドレ
   インにベースが接続され、エミッタが上記第３および第
   ４ＭＯＳトランジスタのゲートに接続された第１バイポ
   ーラトランジスタと、 上記第１バイポーラトランジスタのエミッタに接続され
   た第１バイアス電流源とを含むカレントミラー回路。
2. 【請求項２】上記第１ＭＯＳトランジスタおよび第１電
   源ラインの間と、上記第２ＭＯＳトランジスタおよび第
   １電源ラインの間とに、それぞれ抵抗が設けられている
   ことを特徴とする請求項１に記載のカレントミラー回
   路。
3. 【請求項３】所定の電位に保たれる第１電源ラインにソ
   ースが接続された第１ＭＯＳトランジスタと、 当該第１ＭＯＳトランジスタのゲートにゲートが接続さ
   れ、ソースが上記第１電源ラインに接続された第２ＭＯ
   Ｓトランジスタと、 上記第１ＭＯＳトランジスタのドレインにソースが接続
   された第３ＭＯＳトランジスタと、 当該第３ＭＯＳトランジスタのゲートにゲートが接続さ
   れ、上記第２ＭＯＳトランジスタのドレインにソースが
   接続されている第４ＭＯＳトランジスタと、 上記第３および第４ＭＯＳトランジスタとは逆の極性を
   有していると共に、上記第３ＭＯＳトランジスタのドレ
   インにベースが接続され、エミッタが上記第３および第
   ４ＭＯＳトランジスタのゲートに接続され、コレクタが
   上記第１電源ラインに接続された第１バイポーラトラン
   ジスタと、 上記第１および第２ＭＯＳトランジスタとは逆の極性を
   有していると共に、上記第１ＭＯＳのドレインにベース
   が接続され、エミッタが上記第１および第２ＭＯＳトラ
   ンジスタのゲートに接続され、コレクタが上記第１電源
   ラインに接続された第２バイポーラトランジスタと、 上記第１バイポーラトランジスタのエミッタに接続され
   た第１バイアス電流源と、 上記第２バイポーラトランジスタのエミッタに接続され
   た第２バイアス電流源とを含むカレントミラー回路。
4. 【請求項４】上記第３および第４ＭＯＳトランジスタの
   ゲートと上記第１バイアス電流源との接続点と、上記第
   １バイポーラトランジスタのエミッタとの間には、ダイ
   オードが設けられていることを特徴とする請求項１又は
   ２に記載のカレントミラー回路。
5. 【請求項５】上記第３および第４ＭＯＳトランジスタの
   ゲートと上記第１バイアス電流源との接続点と、上記第
   １バイポーラトランジスタのエミッタとの間には、第１
   ダイオードが設けられていることを特徴とする請求項３
   に記載のカレントミラー回路。
6. 【請求項６】上記第１および第２ＭＯＳトランジスタの
   ゲートと上記第２バイアス電流源との接続点と、上記第
   ２バイポーラトランジスタのエミッタとの間には、第２
   ダイオードが設けられ ていることを特徴とする請求項５
   に記載のカレントミラー回路。
7. 【請求項７】上記第４ＭＯＳトランジスタのドレインに
   コレクタが接続されたバイポーラ型の第１出力トランジ
   スタと、 当該第１出力トランジスタとは逆の極性を有するバイポ
   ーラ型のトランジスタであり、第１出力トランジスタの
   コレクタにベースが接続され、エミッタが所定の電流で
   バイアスされた第２出力トランジスタと、 上記第１出力トランジスタと同じ極性を有するバイポー
   ラ型のトランジスタであり、上記第２出力トランジスタ
   のエミッタにベースが接続され、エミッタが上記第１出
   力トランジスタのベースに接続された第３出力トランジ
   スタとを備えていることを特徴とする請求項１、２、
   ３、４、又は６に記載のカレントミラー回路。