JP2002151523A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
造の形成は、従来、ゲート電極をマスクにセルフアライ
ンで形成しているが、ゲート電極が2層構造となる場合
が多く、成膜工程とエッチング工程が複雑になる。また
ドライエッチング等のプロセスのみでLDD構造及びG
OLD構造の形成を行っている為、トランジスタ構造が
全て同一構造となり、回路毎にLDD構造とGOLD構
造及びシングルドレイン構造を別々に形成することが困
難である。 【解決手段】 回折格子パターン或いは半透膜から成る
光強度低減機能を有する補助パターンを設置したフォト
マスク或いはレチクルをゲート電極形成用フォトリソグ
ラフィ工程に適用することにより、ドライエッチング及
びイオン注入工程を通し、回路毎にGOLD構造及びL
DD構造及びシングルドレイン構造のトランジスタを簡
単に形成することができることを特徴としている。
Description
(以下、TFTと略記)及びMOSトランジスタで構成
された回路を有する半導体装置の製造法に関するもので
ある。半導体装置としては、例えばTFTで構成された
液晶ディスプレイ及びEL(エレクトロルミネッセン
ス)ディスプレイ等の電気光学装置があり、MOSトラ
ンジスタで構成されたLSIがある。
リクス型の液晶ディスプレイ技術が注目されている。ア
クティブマトリクス表示はパッシブマトリクス表示に比
べ、応答速度、視野角、コントラストの点で有利な為、
現在のノートパソコン、液晶テレビ等の主流になってい
る。
リコンをチャネル層(チャネル形成領域)とするものが
一般的である。特に低温プロセス(一般に600℃以
下)のみで製造される多結晶シリコンTFTは、低価格
化、大面積化と同時に、電子または正孔が大きな電界移
動度を有する為、液晶ディスプレイに用いた場合、画素
用トランジスタだけでなく周辺回路であるドライバーの
一体化が達成できる特徴があり、各液晶ディスプレイメ
ーカーで開発が進められてきた。
続駆動させると移動度やオン電流(TFTがオン状態の
場合に流れる電流)の低下及びオフ電流(TFTがオフ
状態の場合に流れる電流)の増加等の信頼性上の劣化現
象が観測されることがあり、信頼性上大きな問題となる
場合がある。この現象はホットキャリア現象と呼ばれて
おり、ドレイン近傍の高電界により発生したホットキャ
リアの仕業であることが知られている。
初にMOSトランジスタに於いて発見された現象であ
る。この為、ホットキャリア対策として、これまで様々
な基礎検討が行われてきており、設計ルール1.5μm
以下のMOSトランジスタでは、ドレイン近傍の高電界
によるホットキャリア現象の対策として、LDD(Ligh
tly Doped Drain)構造が採用されている。LDD構造
では、ゲート側壁のサイドウォールを利用してドレイン
領域の端部に低濃度不純物領域(n−領域またはp−領
域)を設け、チャネル形成領域とドレイン領域の接合部
における不純物濃度に傾斜を持たせることによりドレイ
ン近傍の電界集中を緩和している。
イン構造に比べると、ドレイン耐圧はかなり向上する
が、低濃度不純物領域(n−領域またはp−領域)の抵
抗が大きい為、ドレイン電流が減少するという難点が有
る。また、サイドウォールの真下に高電界領域が存在
し、そこで衝突電離が最大になり、ホットエレクトロン
がサイドウォールに注入される為、低濃度不純物領域
(n−領域またはp−領域)が空乏化し、更に抵抗が増
加するLDD特有の劣化モードが問題になっている。チ
ャネル長の縮小に伴い、以上の問題が顕在化してきた
為、0.5μm以下のMOSトランジスタでは、この問
題を克服する構造として、ゲート電極の端部にオーバー
ラップして低濃度不純物領域(n−領域)を形成するG
OLD(Gate-drainOverlapped LDD)構造が考案され
採用されている。
トランジスタと同様にドレイン近傍の高電界を緩和する
目的で、LDD構造及びGOLD構造の採用が検討され
ている。LDD構造の場合は、ゲート電極の外側領域に
対応する多結晶シリコン層に低濃度不純物領域(n−領
域またはp−領域)とその更に外側にソース及びドレイ
ン領域となる高濃度不純物領域(n+領域またはp+領
域)を形成しており、オフ電流値を抑える効果は高い
が、ドレイン近傍の電界緩和によるホットキャリア対策
効果は小さいという特徴がある。一方、GOLD構造の
場合は、LDD構造の低濃度不純物領域(n−領域また
はp−領域)がゲート電極の端部とオーバーラップさせ
て形成されており、LDD構造に比べホットキャリア対
策効果は大きいが、オフ電流値が大きくなるという点が
難点である。
及びMOSトランジスタに於けるLDD構造とGOLD
構造のソースドレイン領域となる高濃度不純物領域(n
+領域またはp+領域)及びその内側の低濃度不純物領
域(n−領域またはp−領域)の形成は、従来、ゲート
電極をマスクにセルフアラインで形成しており、フォト
リソグラフィ工程の増加を抑制できる利点があるが、ゲ
ート電極を2層構造として形成させると、一層構造の場
合より容易に作製できるため、2層構造とする場合が多
い。しかしながら、ゲート電極を2層構造とすると、成
膜工程とエッチング工程が複雑になるという課題があ
る。
れており、回路によってはホットキャリア対策効果に優
れたGOLD構造が適している場合もあれば、オフ電流
値の小さいLDD構造が適している場合もあり、場合に
よっては、シングルドレイン構造が適している場合もあ
る。LDD構造及びGOLD構造の形成は、ドライエッ
チング等のプロセスのみで形成する為、半導体装置にお
けるトランジスタの構造が全て同一構造となり、回路毎
にシングルドレイン構造とLDD構造及びGOLD構造
を別々に形成することができないという課題がある。
純物領域(n−領域またはp−領域)の長さが、基本的
にサイドエッチング等のエッチングにより形成される第
1層目のゲート電極膜のみが存在する領域で決まる為、
低濃度不純物領域(n−領域またはp−領域)の長さに
制約が生じ、またはその長さを十分に確保できない等の
課題が有る。
る半導体装置の製造方法を提供することを目的とする。
で使用されるゲート電極形成用フォトマスクまたはレチ
クルに於いて、ゲート電極形成用マスクパターンの片側
または両側の端部に、露光光の光強度を低減する機能を
有するパターン(本明細書中ではこのパターンを補助パ
ターンと呼ぶ。)を設置する。前記補助パターンでの露
光光の光強度の低減機能を有する具体的パターンとして
は、露光装置の解像限界以下のラインおよびスペースか
ら成るスリット部を有する回折格子パターンと露光光の
透過率を低減する半透膜が考えられる。回折格子パター
ンの場合は、スリット(スペース)部のピッチとスリッ
ト幅を調整することにより、透過光の光強度を調整する
ことができる。一方の半透膜の場合は、半透膜の透過率
を調整することにより、透過光の光強度を調整すること
ができる。
パターンでの透過率は一様でなく傾斜しており、ゲート
電極形成用マスクパターンからの距離に比例して、透過
率が高濃度不純物領域に近付くに従って徐々に増加する
様に構成されている。この構成において、回折格子パタ
ーンは、スリット部のピッチとスリット幅の調整により
透過光の光強度の調整が可能であり、ゲート電極形成用
マスクパターン端部からの距離に比例して、透過率を増
加させる為、スリット幅が徐々に大きくなる構造となっ
ている。また、半透膜に於いては、半透膜の膜厚または
透過率自体の調整により透過光の光強度の調整が可能で
あり、ゲート電極形成用マスクパターン端部からの距離
に比例して、半透膜の膜厚が徐々に薄くなるか、または
半透膜の透過率自体が徐々に増加する構造となってい
る。
ィ工程で使用されるレジストはネガ型レジストが適用困
難である為、当該ゲート電極形成用フォトマスクまたは
レチクルのパターン構成は、ポジ型レジストを前提にし
ている。
領域が現像液に可溶化するタイプのレジストのことで、
ネガ型レジストとは、露光光の照射領域が現像液に不溶
化するタイプのレジストのことである。
レチクルを用いて露光する場合、ゲート電極形成用マス
クパターンの主パターンの領域は、遮光部である為に光
強度はゼロであり、前記補助パターンの更に外側の領域
は透光部である為、光強度は100%である。一方、遮
光部と透光部の境界領域である前記補助パターン領域で
は、光強度が10〜70%の範囲で調整されている。そ
して、前記ゲート電極形成用のフォトマスクまたはレチ
クルをフォトリソグラフィ工程に適用することにより、
現像後レジストパターンの片側または両側の端部の現像
後のレジスト膜厚が、通常のレジスト膜厚に比べ10〜
60%の範囲で薄く形成される。従って、レジストパタ
ーンの両側の端部が薄く形成された場合には、凸形状の
レジストパターンが形成される。また、前記補助パター
ンでの透過率は一様でなく傾斜している場合には、現像
後レジストパターンの片側または両側の端部に於ける膜
厚が、通常に比べ10〜60%の範囲内で薄く形成さ
れ、且つ端部に近付く程、レジスト膜厚が徐々に薄くな
るテーパー形状領域を有したレジストパターン形状が形
成されている。
を使用する単波長露光は、露光光の位相が或る程度揃っ
ているパーシャルコヒーレント光である為、補助パター
ンとして半透膜を適用すると、半透膜がハ−フトーン型
位相シフタとして作用することが考えられる。この場合
は、隣接する露光光との間の位相が180°程度に反転
しない様に半透膜の膜厚の調整に注意が必要であり、で
きれば360°程度になる様に調整する。従って、縮小
投影露光装置に適用されるレチクルの場合には、補助パ
ターンとして、半透膜を適用する上に於いて、位相シフ
ト量と透過率の両方を考慮して、半透膜の膜厚を調整す
る。
於いては、ポジ型レジストのみを前提にしていることは
既に述べたが、ここではその理由について説明する。ネ
ガ型レジストの場合はポジ型レジストと逆に、ゲート電
極形成用フォトマスクまたはレチクルの主パターン領域
が透光部で、補助パターンの外側の領域が遮光部であ
り、補助パターン領域が光強度調整部(光強度を10〜
70%程度の範囲で調整)のパターン構成となってい
る。前記パターン構成を有するフォトマスクまたはレチ
クルを用いて、ネガ型レジストを露光した場合、補助パ
ターン領域にはレジストパターン形成に必要十分な露光
エネルギーが照射されない為、レジスト膜の上層部のみ
露光された状態となり、下層部は未露光または露光不足
の状態となっている。この状態のネガ型レジストを現像
した場合、当該領域のレジスト膜の上層部は現像液に不
溶であるが、下層部が現像液に可溶である為、レジスト
膜の下層部のみをレジスト残膜とする良好なパターン形
成ができない。
ィ工程に於いては、ネガ型レジストは適用困難であり、
ポジ型レジストのみの適用となっている。
は、半導体層上に絶縁膜を介して導電膜を形成する第1
の工程と、前記導電膜上に、回折格子パターンを有する
フォトマスク又はレチクルを使用して中央部より端部に
膜厚の薄い領域を有するレジストパターンを形成する第
2の工程と、ドライエッチングを行って、中央部より端
部に膜厚の薄い領域を有するゲート電極を形成する第3
の工程と、前記ゲート電極をマスクとして前記半導体層
に不純物元素を注入して、前記ゲート電極の外側の第1
の不純物領域と、前記ゲート電極の膜厚の薄い領域と重
なる第2の不純物領域とを形成する第4の工程と、を有
することを特徴としている。
の端部のレジスト膜厚が薄くなったレジストパターンを
形成する。
グを行う。ドライエッチング工程に於いて、レジストパ
ターン端部のレジスト膜厚の薄く形成された領域は、ゲ
ート電極膜とレジスト膜との選択比の問題で、徐々にエ
ッチングされ、ドライエッチングの途中で下地のゲート
電極膜が露出し、この段階から当該領域のゲート電極膜
のエッチングが進行し、ゲート電極膜の残膜厚が初期膜
厚の5〜30%程度の所定膜厚になる様にエッチングさ
れる。この様にして、ゲート電極の片側または両側の端
部が薄くなった領域を有するゲート電極構造が形成され
る。
をマスクにn型不純物またはp型不純物をイオン注入す
ることにより、ゲート電極の外側に対応する下層領域に
ソース及びドレイン領域となる高濃度不純物領域(n+
領域またはp+領域)が形成され、当該ゲート電極の片
側または両側のゲート電極膜の薄くなった領域に対応す
る下層領域に低濃度不純物領域(n−領域またはp―領
域)が形成される。この際、ゲート電極の膜厚の違いを
考慮し、イオン注入時の加速電圧とイオン注入量を適宜
選択することにより、高濃度不純物領域(n+領域また
はp+領域)と低濃度不純物領域(n−領域またはp―
領域)を同時に形成することができる。
いて、明確にする。世間一般では、質量分離した不純物
イオンの場合にイオン注入、質量分離しない不純物イオ
ンの場合にはイオンドープの用語が適用されている。本
明細書に於いては、イオン注入とイオンドープの用語の
使い分けは特に行わず、不純物イオンの質量分離に関係
なく、イオン注入で代表している。
絶縁膜を介して導電膜を形成する第1の工程と、前記導
電膜上に光強度低減手段を有するフォトマスク又はレチ
クルを使用して、中央部より端部に膜厚の薄い領域を有
するレジストパターンを形成する第2の工程と、第1の
ドライエッチングを行って、中央部より端部に膜厚の薄
い領域を有するゲート電極を形成する第3の工程と、前
記ゲート電極をマスクとして前記半導体層に不純物元素
を注入して、前記ゲート電極の外側に第1の不純物領域
と前記ゲート電極の膜厚の薄い領域と重なる第2の不純
物領域とを形成する第4の工程と、第2のドライエッチ
ングを行って、前記ゲート電極の端部を後退させる第5
の工程と、を有することを特徴としている。
ンの片側または両側のパターン端部に近付く程、レジス
ト膜厚の薄くなったテーパー形状領域を有したレジスト
パターンを形成する。
ッチングを行う。この所定時間のドライエッチング処理
により、ゲート電極膜とレジスト膜との選択比の問題
で、徐々にレジスト膜がエッチングされる為、ドライエ
ッチングの途中で、前記テーパー形状領域でのレジスト
パターン端部のレジスト膜厚の薄い領域から下地のゲー
ト電極膜が徐々に露出し、当該領域の端部からゲート電
極膜のエッチングが進行することになる。当該領域のゲ
ート電極の膜厚が初期膜厚の5〜30%程度の所定膜厚
になる様にドライエッチングした後、片側または両側の
ゲート電極端部に近付く程、ゲート電極膜厚の薄くなる
テーパー形状領域を有したゲート電極構造が形成され
る。尚、ゲート電極から露出している下地のゲート絶縁
膜は、ドライエッチングされ、ある程度薄くなってい
る。
をマスクにn型不純物元素またはp型不純物元素の高濃
度イオン注入することにより、ゲート電極の外側に対応
する多結晶シリコン膜または半導体基板にソース及びド
レイン領域となる高濃度不純物領域(n+領域またはp
+領域)が形成され、当該ゲート電極の片側または両側
のゲート電極膜の薄くなったテーパー形状領域に対応す
る多結晶シリコン膜または半導体基板に低濃度不純物領
域(n−領域またはp―領域)が形成される。この際、
ゲート電極の膜厚の違いを考慮し、イオン注入時の加速
電圧とイオン注入量を適宜選択することにより、ゲート
電極の外側領域に対応する多結晶シリコン膜または半導
体基板に高濃度不純物領域(n+領域またはp+領域)
を形成し、またゲート電極の端部に於けるゲート電極膜
厚の薄いテーパー形状領域に対応する多結晶シリコン膜
または半導体基板に低濃度不純物領域(n−領域または
p―領域)を同時に形成することができる。尚、ゲート
電極端部の前記テーパー形状領域では、ゲート電極の端
部に近付く程、ゲート電極膜厚が徐々に薄くなっている
為、スルードープでイオン注入される低濃度不純物領域
(n−領域またはp―領域)の不純物濃度には濃度勾配
が存在し、ゲート電極の端部即ちソース及びドレイン領
域の端部に近付く程、徐々に不純物濃度が高くなる傾向
を有している。
ッチングを行う。この所定時間のドライエッチング処理
により、ゲート電極端部の前記テーパー形状領域はドラ
イエッチングされる。その結果、テーパー形状領域のゲ
ート電極膜厚は更に薄くなり、テーパー形状領域の端部
であるゲート電極端部は後退する。よって、濃度勾配を
有した前記低濃度不純物領域(n−領域またはp―領
域)は、ゲート電極とオーバーラップしている領域(L
ov領域と定義)とオーバーラップしてない領域(Loff
領域と定義)に区分される。この際、ドライエッチング
処理条件を適宜変更することにより、ゲート電極の寸法
を前記テーパー形状領域の範囲内で自由に調整すること
ができる。即ち、前記テーパー形状領域の範囲内で、L
ov領域の寸法とLoff領域の寸法を自由に調整すること
ができる。また、ゲート電極から露出した下地のゲート
絶縁膜は、ドライエッチングにより更に薄くなってい
る。この後、ゲート電極のドライエッチングマスクであ
る不要なレジストパターンは、除去される。
果があり、Loff領域はオフ電流の抑制に効果があるこ
とが知られている。ここで形成されたトランジスタはホ
ットキャリア対策に有効なGOLD構造トランジスタで
あり、オフ電流の抑制に効果の有るLoff領域を有して
いる為、ある程度のオフ電流の抑制効果は期待される
が、オフ電流の抑制効果に限って言うと、後述のLDD
構造トランジスタの方が有利である。
法について記載したものであるが、半導体装置には様々
な回路が内包されており、回路によってはホットキャリ
ア対策効果に優れたGOLD構造トランジスタが適して
いる場合もあれば、オフ電流値の小さいLDD構造トラ
ンジスタが適している場合もある。また場合によって
は、シングルドレイン構造トランジスタが適している場
合もある。よって、回路毎にGOLD構造とLDD構造
及びシングルドレイン構造トランジスタを別々に形成す
る方法について、以下に記載する。
とLDD構造トランジスタを回路毎に別々に形成する方
法については、イオン注入工程からのプロセス変更で対
応できる。ドライエッチング工程が終了した後、第1の
イオン注入工程を行うことにより、前記ゲート電極の外
側に対応する下層領域に低濃度不純物領域(n−領域ま
たはp―領域)が形成される。次に、ゲート電極を形成
した際のドライエッチングマスクであるレジストパター
ンを除去する。尚、前記レジストパターンの除去は、第
1のイオン注入工程の前に行っても良い。次にLDD構
造形成領域に於いては、前記ゲート電極を被覆する様
に、新たにレジストパターンを形成する。次に第2のイ
オン注入を行うことにより、ソース及びドレイン領域と
なる高濃度不純物領域(n+領域またはp+領域)を形
成する。
ゲート電極を被覆しているレジストパターンをマスクに
イオン注入することにより、レジストパターンから露出
した領域に対応する下層領域にソース及びドレイン領域
となる高濃度不純物領域(n+領域またはp+領域)が
形成される。ゲート電極の外側で且つレジストパターン
の内側の領域に対応する下層領域には、既に第1のイオ
ン注入工程により低濃度不純物領域(n−領域またはp
―領域)が形成されており、今回の高濃度不純物領域
(n+領域またはp+領域)の形成により、LDD構造
トランジスタが形成される。
ゲート電極をマスクにイオン注入が行われることによ
り、ゲート電極から露出した領域に対応する下層領域に
ソース及びドレイン領域となる高濃度不純物領域(n+
領域またはp+領域)が形成され、同時に当該ゲート電
極の片側または両側のゲート電極膜の薄くなった領域に
対応する下層領域に低濃度不純物領域(n−領域または
p―領域)が形成される。GOLD構造トランジスタ
は、ゲート電極での端部の膜厚の違いを考慮し、イオン
注入時の加速電圧とイオン注入量を適宜選択することに
より、高濃度不純物領域(n+領域またはp+領域)と
低濃度不純物領域(n−領域またはp―領域)を同時に
形成することで実現できる。
は、第1のイオン注入工程により低濃度不純物が注入さ
れており、その上から第2のイオン注入工程である高濃
度不純物が注入されることになるが、ソース及びドレイ
ン領域となる高濃度不純物領域(n+領域)の形成には
特に支障は起こらない。この後に、LDD構造形成領域
に形成された前記レジストパターンを除去する。
の形成法について、以下に記載する。シングルドレイン
構造トランジスタの形成は簡単で、ゲート電極形成用フ
ォトマスクまたはレチクルに於ける光強度低減機能を有
する補助パターンを設置しない場合に、シングルドレイ
ン構造トランジスタの形成が可能となる。光強度低減機
能を有する補助パターンがない場合は、レジストパター
ンとゲート電極が各々矩形形状となる為、上記の第1の
イオン注入工程と第2のイオン注入工程で注入される低
濃度不純物領域(n−領域またはp―領域)と高濃度不
純物領域(n+領域またはp+領域)が当該ゲート電極
の外側に対応する下層領域で重なり、シングルドレイン
構造トランジスタが形成される。なお、本発明で言及し
ている矩形形状とは4つの直角を持つ形に限定される必
要はなく、台形形状も含む。さらに矩形形状のようなも
の、台形形状のようなものも含まれる。
ランジスタの形成法と上記のシングルドレイン構造トラ
ンジスタの形成法を合わせることにより、回路毎にGO
LD構造とLDD構造とシングルドレイン構造トランジ
スタを別々に形成することが可能となる。
造とLDD構造トランジスタを回路毎に別々に形成する
方法について説明する。最初に、レジストパターンを形
成する。この際、適用するフォトマスクまたはレチクル
に於いて、GOLD構造形成領域とLDD構造形成領域
に対応するゲート電極形成用マスクパターンには光強度
低減機能を有する補助パターンを設置し、シングルドレ
イン構造形成領域に対応するゲート電極形成用マスクパ
ターンには前記補助パターンを設置しないパターン構成
とする。この結果、GOLD構造形成領域とLDD構造
形成領域のレジストパターンには、端部に近付く程、レ
ジスト膜厚の徐々に薄くなるテーパー形状領域が形成さ
れ、シングルドレイン構造形成領域のレジストパターン
には前記テーパー形状領域が存在せず、矩形形状のレジ
ストパターンが形成される。
成領域のレジストパターンに於ける前記テーパー形状領
域の寸法は、最終的に形成されるGOLD構造及びLD
D構造トランジスタに於ける低濃度不純物領域(n−領
域またはp―領域)の寸法を考慮し、当該マスクパター
ンの前記補助パターン領域の寸法を調整することによ
り、適切な長さに形成される。この際、GOLD構造と
LDD構造トランジスタの低濃度不純物領域(n−領域
またはp―領域)の寸法は、各々対応するマスクパター
ンに設置された前記補助パターン領域の寸法を調整する
ことにより、自由に設定可能である。またGOLD構造
形成領域とLDD構造形成領域のレジストパターンに於
ける前記テーパー形状領域の膜厚は、各々対応するマス
クパターンに設置された補助パターン領域の透過率を1
0〜70%の範囲で調整することにより、適切なレジス
ト膜厚(初期膜厚に対し10〜60%の範囲)に形成さ
れる。
この所定時間のドライエッチング処理により、GOLD
構造形成領域とLDD構造形成領域に於いては、片側ま
たは両側のゲート電極端部に近付く程、ゲート電極膜厚
の薄くなるテーパー形状領域を有したゲート電極が形成
される。一方、シングルドレイン構造形成領域に於いて
は、矩形形状のゲート電極が形成される。
物の高濃度イオン注入を行う。GOLD構造形成領域と
LDD構造形成領域に於いては、ゲート電極の外側に対
応する多結晶シリコン膜または半導体基板にソース及び
ドレイン領域となる高濃度不純物領域(n+領域または
p+領域)が形成され、ゲート電極膜厚の薄い前記テー
パー形状領域に対応する多結晶シリコン膜または半導体
基板に低濃度不純物領域(n−領域)が形成される。一
方、シングルドレイン構造形成領域に於いては、ソース
及びドレイン領域となる高濃度不純物領域(n+領域ま
たはp+領域)のみが形成される。
う。この所定時間のドライエッチング処理により、GO
LD構造形成領域に於いては、ゲート電極端部の前記テ
ーパー形状領域がドライエッチングされ、テーパー形状
領域のゲート電極膜厚は更に薄くなり、テーパー形状領
域の端部であるゲート電極端部は後退する。ゲート電極
端部がある程度後退するまでドライエッチング処理を行
った後、前記低濃度不純物領域(n−領域)は、ゲート
電極とオーバーラップしているLov領域とオーバーラッ
プしていないLoff領域に区分される。LDD構造形成
領域に於けるゲート電極の前記テーパー形状領域も、G
OLD構造形成領域の場合と同様にドライエッチングさ
れる。一方、シングルドレイン構造形成領域のゲート電
極も同様にドライエッチングされるが、当該ゲート電極
が矩形形状である為、下地のゲート絶縁膜が更にエッチ
ングされるだけである。この後、ゲート電極のドライエ
ッチングマスクである不要なレジストパターンは、除去
される。
ドライエッチングのマスクであるレジストパターンの除
去が終了した段階で、LDD構造形成領域に於けるゲー
ト電極の前記テーパー形状領域が残存している場合と消
失している場合で、これからの処理プロセスが変化する
為、以下に別々に記載する。
定時間のドライエッチング後に、LDD構造形成領域に
於けるゲート電極の前記テーパー形状領域が残存してい
る場合は、前記テーパー形状領域を選択的にドライエッ
チングし、前記テーパー形状領域を除去する必要があ
る。この為、LDD構造形成領域のみを開口する様に新
規にレジストパターンを形成し、第3のドライエッチン
グ処理を行う。この所定時間のドライエッチング処理に
より、前記テーパー形状領域は選択的に除去され、矩形
形状のゲート電極が形成される。この結果、ゲート電極
の外側に対応する多結晶シリコン膜または半導体基板
に、低濃度不純物領域(n−領域またはp−領域)と高
濃度不純物領域(n+領域またはp+領域)を有するL
DD構造トランジスタが形成される。この後、ドライエ
ッチングマスクである前記レジストパターンは、除去さ
れる。
よる所定時間のドライエッチング後に、LDD構造形成
領域に於けるゲート電極の前記テーパー形状領域が消失
している場合は、LDD構造形成領域のみを開口するレ
ジストパターンの形成と第3のドライエッチング処理は
不要である。この場合は、前記第2のドライエッチング
処理及びドライエッチングのマスクであるレジストパタ
ーンの除去が終了した段階で、既にLDD構造トランジ
スタの形成は完了していることになる。
毎にGOLD構造とLDD構造とシングルドレイン構造
トランジスタを別々に形成することができる。
膜を介して導電膜を形成する第1の工程と、前記導電膜
上に光強度低減手段を有するフォトマスク又はレチクル
を使用して、中央部より端部に膜厚の薄い領域を有する
レジストパターンを形成する第2の工程と、第1のドラ
イエッチングを行って、中央部より端部に膜厚の薄い領
域を有するゲート電極を形成する第3の工程と、前記ゲ
ート電極をマスクとして前記半導体層に不純物元素を注
入して、前記ゲート電極の外側に第1の不純物領域と前
記ゲート電極の膜厚の薄い領域と重なる第2の不純物領
域とを形成する第4の工程と、第2のドライエッチング
を行って、前記ゲート電極の端部を後退させる第5の工
程と、を有することを特徴としている。
格子を持ったフォトマスクまたはレチクルを使って形成
され、あるいは、半透膜を持ったフォトマスクまたはレ
チクルで形成される。
能を有する補助パターンを設置したゲート電極形成用フ
ォトマスクまたはレチクルをフォトリソグラフィ工程に
適用することにより、エッチング及びイオン注入工程を
通し、簡単にGOLD構造トランジスタから成る半導体
装置を作製可能とするものである。
定可能である為、フォトリソグラフィ工程とドライエッ
チング工程を通して形成されるゲート電極の端部に於け
る膜厚の薄くなったテーパー形状領域の膜厚と寸法を調
整することができる。この為、前記テーパー形状領域の
スルードープでイオン注入される低濃度不純物領域(n
−領域またはp−領域)の濃度分布とチャネル方向寸法
の最適化が可能となり、GOLD構造とLDD構造トラ
ンジスタの性能の向上を図ることができる。
成る半導体装置の製造に於いて、イオン注入工程を2回
に分け、低濃度不純物用の第1のイオン注入工程を処理
し、次にLDD構造形成領域のみにゲート電極を被覆す
る様にレジストパターンを形成した後に、高濃度不純物
用の第2のイオン注入を処理する様にプロセスの変更を
行うことにより、LDD構造とGOLD構造トランジス
タを回路毎に別々に形成可能とするものである。
またはレチクルに於いて、任意のマスクパターンに光強
度低減機能を有する補助パターンを設置することによ
り、半導体装置の回路パターン毎にシングルドレイン構
造とGOLD構造トランジスタを別々に形成することを
可能とするものである。
手段を設置可能である為、半導体装置の回路毎にGOL
D構造とLDD構造とシングルドレイン構造のトランジ
スタを簡単に形成することができる。
または半透膜から成る光強度低減機能を有するゲート電
極形成用フォトマスクまたはレチクルを利用したフォト
リソグラフィ工程をGOLD構造多結晶シリコンTFT
の形成に適用した場合について、図1〜図2に基づき記
載する。
成る光強度低減機能を有する補助パターンを設置したゲ
ート電極形成用フォトマスクまたはレチクルの構成につ
いて、図1を用いて説明する。
クルに於けるマスクパターンの片側または両側の端部に
光強度低減機能を有する補助パターンを設置する。この
補助パターンの具体例として、図1(A)と図1(B)
に露光装置の解像限界以下のラインおよびスペースから
成るスリット部を有する回折格子パターンの例を示す。
尚、このフォトリソグラフィ工程で使用されるレジスト
はネガ型レジストが適用困難である為、当該ゲート電極
形成用フォトマスクまたはレチクル101,105のパ
ターン構成は、ポジ型レジストを前提にしている。よっ
て、ゲート電極形成用マスクパターンの主パターンの領
域が遮光部102,106で、光強度低減機能を有する
補助パターンの領域がスリット部103,107で、補
助パターンの外側の領域が透光部104,108のパタ
ーン構成となっている。前記スリット部のスリットの方
向は、スリット部103の様に主パターン(遮光部10
2)の方向と平行でも、スリット部107の様に主パタ
ーン(遮光部106)の方向と垂直でも構わない(図1
(A)と図1(B))。
レチクル101,105に露光光を照射した場合、遮光
部102,106の光強度はゼロであり、透光部10
4,108の光強度は100%である。一方、露光装置
の解像限界以下のラインおよびスペースから成る回折格
子パターンのスリット部103,107で構成される光
強度低減機能を有する補助パターンの光強度は、10〜
70%の範囲で調整可能となっており、その代表的光強
度分布の例を光強度分布109に示す。回折格子パター
ンに於ける前記スリット部103,107の光強度の調
整は、スリット部103,107のピッチ及びスリット
幅の調整により実現している(図1(C))。
(D)に露光光の光強度を低減する機能を有する半透膜
の例を示す。ゲート電極形成用フォトマスクまたはレチ
クル110に於けるゲート電極形成用マスクパターンの
主パターンの領域が遮光部111で、光強度低減機能を
有する補助パターンの領域が半透膜から成る半透光部1
12で、その外側の領域が透光部113である(図1
(D))。
レチクル110に露光光を照射した場合、遮光部111
及び透光部113の光強度は各々ゼロと100%であ
り、半透膜から成る半透光部112で構成される補助パ
ターン領域の光強度は、10〜70%の範囲で調整可能
となっており、その代表的光強度分布の例を光強度分布
114に示す(図1−E)。
る光強度低減機能を有するゲート電極形成用フォトマス
クまたはレチクル101,105,110を利用したG
OLD構造多結晶シリコンTFTの形成法について、図
2を用いて説明する。
強度低減機能を有する補助パターンを設置した前記ゲー
ト電極形成用フォトマスクまたはレチクル101,10
5,110をフォトリソグラフィ工程に適用することに
より、レジストパターンの片側または両側の端部に於い
て、現像後レジスト膜厚が通常に比べ、10〜60%の
範囲で薄くなった現像後レジストパターン205aを形
成する(図2(A))。
aをマスクに、ドライエッチング処理を行う。本実施例
ではエッチング条件として、ICP(Inductively Coup
led Plasma:誘導結合型プラズマ)エッチング法を用
い、エッチング用ガスにCF4とCl2とを用い、それぞ
れのガス流量比を40:40(sccm)とし、1.2
Paの圧力でコイル型の電極に450WのRF(13.56MH
z)電力を投入し、基板側(試料ステージ)にも20Wの
RF(13.56MHz)電力を投入してプラズマを生成し、エ
ッチングを行う。ドライエッチング工程に於いて、前記
現像後レジストパターン205aから露出しているゲー
ト電極膜204aは、完全にエッチングされ、更に下層
側に存在する酸化窒化シリコン膜から成るゲート絶縁膜
203aが若干オーバーエッチングされるまでドライエ
ッチング処理を行う。一方、前記現像後レジストパター
ン205aの片側または両側の端部のレジスト膜厚が薄
くなった領域は、ゲート電極膜204aとの選択比の問
題で、レジスト膜が徐々にエッチングされ、ドライエッ
チングの途中で当該領域のレジスト膜が消失し、その下
側のゲート電極膜204aが露出し、この段階から当該
領域のゲート電極膜204aのエッチングが進行し、そ
の残膜厚が初期膜厚の5〜30%の所定膜厚になる様に
エッチングされる。
ジストパターンの形状は、片側または両側の端部のレジ
スト膜厚が薄くなった領域を有する現像後レジストパタ
ーン205aから、最終的にはドライエッチング後レジ
ストパターン205bの形状に変化している。ドライエ
ッチングにより、ゲート電極膜の片側または両側の端部
が薄くなった領域を有するゲート電極204bが形成さ
れ、前記ゲート電極204bから露出した領域に存在す
る下層膜である酸化窒化シリコン膜から成るゲート絶縁
膜203bは、オーバーエッチングにより薄くなった形
状になっている(図2(B))。
て、ソース及びドレイン領域にn型不純物の高濃度イオ
ン注入を行う。片側または両側の端部が薄くなった領域
を有するゲート電極204bから露出した領域に対応す
る多結晶シリコン膜202に、ソース及びドレイン領域
となる高濃度不純物領域(n+領域)206が形成され
る。更に、当該ゲート電極204bの端部の膜厚が薄い
領域に対応する多結晶シリコン膜202に低濃度不純物
領域(n−領域)207が形成される。この際、前記高
濃度不純物領域(n+領域)206と前記低濃度不純物
領域(n−領域)207は、ゲート電極の膜厚の違いを
考慮し、イオン注入時の加速電圧とイオン注入量を適宜
選択することにより、高濃度不純物領域(n+領域)2
06と低濃度不純物領域(n−領域)207を同時に形
成することができる。尚、ドライエッチング後レジスト
パターン205bは、イオン注入工程の前または後の工
程のどちらで除去しても良い(図2(C))。
TFTの形成法について記載したが、光強度低減機能を
有する補助パターンを設置した前記ゲート電極形成用フ
ォトマスクまたはレチクル101,105,110は、
シリコン基板等の半導体基板を使用するGOLD構造M
OS型トランジスタの形成にも、勿論適用可能である。
この場合は、ソース及びドレイン領域となる高濃度不純
物領域(n+領域)とゲート電極とオーバーラップして
いる低濃度不純物領域(n−領域)は、各々シリコン基
板等の半導体基板に形成される。
体装置には様々な回路が内包されており、回路によって
はホットキャリア対策効果に優れたGOLD構造が適し
ている場合もあれば、オフ電流値の小さいLDD構造が
適している場合もあり、場合によっては、シングルドレ
イン構造が適している場合もある。従って、回路毎にG
OLD構造及びLDD構造とシングルドレイン構造の多
結晶シリコンTFTを別々に形成する必要がある。実施
形態2に於いては、回路毎にGOLD構造とLDD構造
及びシングルドレイン構造の多結晶シリコンTFTを別
々に形成する方法について、図3に基づき記載する。
尚、前記ゲート電極形成用フォトマスクまたはレチクル
101,105,110(図1(A),(B),
(D))の構成については、既に実施形態1に記載して
いる為、ここでは割愛する。
が、石英ガラス等から成るガラス基板301上に所定膜
厚の多結晶シリコン膜302と酸化窒化シリコン膜から
成る所定膜厚のゲート絶縁膜303と所定膜厚のゲート
電極膜304が各々積層されている構造の基板を使用す
る。前記構造の基板上に、回折格子パターンまたは半透
膜から成る光強度低減機能を有する補助パターンを設置
したゲート電極形成用フォトマスクまたはレチクル10
1,105,110(図1(A),(B),(D))を
適用したフォトリソグラフィ工程を行い、ゲート電極形
成用の現像後レジストパターン305,306を形成す
る。なお、(A−2)におけるレジストパターンは矩形
状としてもよい。(図21)
構造形成領域402に於いては、マスクパターンに回折
格子パターンまたは半透膜から成る光強度低減機能を有
する補助パターンが設置されている為、両側の端部のレ
ジスト膜厚が通常に比べ、10〜60%の範囲で薄くな
った現像後レジストパターン305が形成される。一
方、シングルドレイン構造形成領域403に於いては、
マスクパターンに前記補助パターンがない為、通常の矩
形形状の現像後レジストパターン306が形成される
(図3(A))。
5,306をマスクにドライエッチング処理を行う。ド
ライエッチング工程に於いて、GOLD構造形成領域4
01とLDD構造形成領域402に於ける現像後レジス
トパターン305から露出しているゲート電極膜30
4、並びにシングルドレイン構造形成領域403に於け
る現像後レジストパターン306から露出しているゲー
ト電極膜304は、各々完全にエッチングされ、更に下
層側に存在する酸化窒化シリコン膜から成るゲート絶縁
膜303が若干オーバーエッチングされるまでドライエ
ッチング処理を行う。
形成領域402に於ける現像後レジストパターン305
の両側端部のレジスト膜厚が薄くなった領域は、ゲート
電極膜304との選択比の問題で、レジスト膜が徐々に
エッチングされ、ドライエッチングの途中で当該領域の
レジスト膜が消失し、その下側のゲート電極膜304が
露出し、この段階から当該領域のゲート電極膜304の
エッチングが進行し、その残膜厚が初期膜厚の5〜30
%の所定膜厚になる様にエッチングされる。ここで、ド
ライエッチング工程に於けるレジストパターンの形状
は、現像後レジストパターン305から、最終的にドラ
イエッチング後レジストパターン307の形状に変化し
ている。ドライエッチングにより、パターン両側の端部
が薄くなった領域を有するゲート電極308が形成さ
れ、前記ゲート電極308から露出した領域に存在する
下層膜である酸化窒化シリコン膜から成るゲート絶縁膜
309は、オーバーエッチングにより薄くなった形状に
なっている。
3に於ける現像後レジストパターン306をマスクにド
ライエッチングした場合、レジスト膜から露出した領域
に存在する下層膜であるゲート電極膜304は完全にエ
ッチングされ、ゲート電極311が形成される。また、
更に下層膜である酸化窒化シリコン膜から成るゲート絶
縁膜303が若干オーバーエッチングされるまでドライ
エッチング処理が行われることにより、オーバーエッチ
ングにより薄くなった形状のゲート絶縁膜312が得ら
れる(図3(B))。
ゲート電極308,311をマスクに第1のイオン注入
処理であるn型不純物の低濃度イオン注入を行い、ゲー
ト電極308,311から露出した領域に対応する多結
晶シリコン膜302に低濃度不純物領域(n−領域)3
13,314を形成する(図3(B))。
不要なドライエッチング後レジストパターン307,3
10をレジスト除去する。もちろんn、前記低濃度イオ
ン注入の前に、レジストパターン307,310を除去
してもよい。そして、LDD構造形成領域402に於い
て、ゲート電極308を覆う様に、レジストパターン3
15を新規に形成する(図3(C))。
純物の高濃度イオン注入を行う。この際、GOLD構造
形成領域401に於いては、ゲート電極308をマスク
にイオン注入が行われることにより、ゲート電極308
から露出した領域に対応する多結晶シリコン膜302に
ソース及びドレイン領域となる高濃度不純物領域(n+
領域)316が形成され、同時に当該ゲート電極308
の両側に存在するゲート電極膜の薄くなった領域に対応
する多結晶シリコン膜302に低濃度不純物領域(n−
領域)317が形成される。GOLD構造多結晶シリコ
ンTFTは、ゲート電極308に於ける端部の膜厚の違
いを考慮し、イオン注入時の加速電圧とイオン注入量を
適宜選択することにより、高濃度不純物領域(n+領
域)316と低濃度不純物領域(n−領域)317を同
時に形成することで実現できる。
域には、第1のイオン注入処理により低濃度不純物領域
(n−領域)313が形成されており、その上から第2
のイオン注入処理である高濃度不純物が注入されること
になるが、ソース及びドレイン領域となる高濃度不純物
領域(n+領域)316の形成には特に支障は起こらな
い(図3(D))。
は、ゲート電極308を被覆しているレジストパターン
315をマスクにイオン注入することにより、レジスト
パターン315から露出した領域に対応する多結晶シリ
コン膜302にソース及びドレイン領域となる高濃度不
純物領域(n+領域)318が形成される。ゲート電極
308の外側で且つレジストパターン315の内側の領
域に対応する多結晶シリコン膜302には、既に第1の
イオン注入処理により低濃度不純物領域(n−領域)3
19が形成されており、第2のイオン注入処理による高
濃度不純物領域(n+領域)318の形成と合わせて、
LDD構造多結晶シリコンTFTが構成される(図3
(D))。
3に於いては、ゲート電極311から露出した領域に対
応する多結晶シリコン膜302に、既に第1のイオン注
入処理により低濃度不純物領域(n−領域)314が形
成されているが、その上に重なる様に第2のイオン注入
処理により、高濃度不純物領域(n+領域)320が形
成される。この様にシングルドレイン構造多結晶シリコ
ンTFTは、ソース及びドレイン領域が高濃度不純物領
域(n+領域)320のみで形成される構造になってい
る(図3(D))。
とシングルドレイン構造の多結晶シリコンTFTを別々
に形成する方法について記載したが、光強度低減機能を
有する補助パターンを設置した前記ゲート電極形成用フ
ォトマスクまたはレチクル101,105,110は、
シリコン基板等の半導体基板を使用する同構造のMOS
型トランジスタの形成にも、勿論適用可能である。この
場合は、高濃度不純物領域(n+領域)及び低濃度不純
物領域(n−領域)は、各々シリコン基板等の半導体基
板に形成される。
透膜から成る光強度低減機能を有するゲート電極形成用
フォトマスクまたはレチクルを利用したフォトリソグラ
フィ工程をGOLD構造多結晶シリコンTFTの形成に
適用した場合について、図9〜10に基づき記載する。
最初に回折格子パターンまたは半透膜から成る光強度低
減機能を有する補助パターンを設置したゲート電極形成
用フォトマスクまたはレチクルの構成について、図9を
用いて説明する。
クルに於けるマスクパターンの片側または両側の端部
に、マスクパターンからの距離に比例して透過率が徐々
に増加する様に構成された光強度低減機能を有する補助
パターンを設置する。図9−Aと図9−Bには、この補
助パターンの具体例として、露光装置の解像限界以下の
ラインおよびスペースから成る複数のスリット部を有す
る回折格子パターンの例を示しており、マスクパターン
からの距離に比例してスリット幅が徐々に大きくなる構
造となっている。尚、このフォトリソグラフィ工程で使
用されるレジストはネガ型レジストが適用困難である
為、当該ゲート電極形成用フォトマスクまたはレチクル
901,905のパターン構成は、ポジ型レジストを前
提にしている。よって、ゲート電極形成用マスクパター
ンの主パターンの領域が遮光部902,906で、光強
度低減機能を有する補助パターンの領域がスリット部9
03、907で、補助パターンの外側の領域が透光部9
04,908のパターン構成となっている。前記スリッ
ト部のスリットの方向は、スリット部903の様に主パ
ターン(遮光部902)の方向と平行でも、スリット部
907の様に主パターン(遮光部906)の方向と垂直
でも構わない(図9−Aと図9−B)。
レチクル901,905に露光光を照射した場合、遮光
部902,906の光強度はゼロであり、透光部90
4,908の光強度は100%である。一方、露光装置
の解像限界以下のラインおよびスペースから成る複数の
スリット部903,907を有する回折格子パターンで
構成される光強度低減機能を有する補助パターンの光強
度は、10〜70%の範囲でマスクパターンからの距離
に比例して透過率が増加する様に構成されており、その
代表的光強度分布の例を光強度分布909に示す。尚、
回折格子パターンに於ける前記スリット部903,90
7の光強度の調整は、スリット部903,907のピッ
チ及びスリット幅の調整により実現している(図9−
C)。
として、露光光の光強度を低減する機能を有する半透膜
の例を示しており、マスクパターンからの距離に比例し
て、半透膜の透過率が徐々に増加する様に構成されてい
る。ゲート電極形成用フォトマスクまたはレチクル91
0に於けるゲート電極形成用マスクパターンの主パター
ンの領域が遮光部911で、光強度低減機能を有する補
助パターンの領域が半透膜から成る半透光部912で、
その外側の領域が透光部913である(図9−D)。
レチクル910に露光光を照射した場合、遮光部911
及び透光部913の光強度は各々ゼロと100%であ
り、半透膜から成る半透光部912で構成される補助パ
ターン領域の光強度は、10〜70%の範囲でマスクパ
ターンからの距離に比例して透過率が増加する様に構成
されており、その代表的光強度分布の例を光強度分布9
14に示す(図9−E)。
る光強度低減機能を有するゲート電極形成用フォトマス
クまたはレチクル901,905,910を利用したG
OLD構造多結晶シリコンTFTの形成法について、図
10を用いて説明する。
強度低減機能を有する補助パターンを設置した前記ゲー
ト電極形成用フォトマスクまたはレチクル901,90
5,910をフォトリソグラフィ工程に適用することに
より、レジストパターンの両側端部に於ける膜厚が、通
常と比較し10〜60%の範囲内で薄く形成され、且つ
端部に近付く程、レジスト膜厚が徐々に薄くなったテー
パー形状領域を有する現像後レジストパターン1005
が形成される(図10−A)。
のテーパー形状領域のレジスト膜厚は、テーパー形状領
域の端部に近付く程、薄くなっており、対応するマスク
パターンに設置された前記補助パターン領域の透過率を
適宜調整することにより、自由に設定可能である。そし
て後工程である第1のドライエッチング処理及び第2の
ドライエッチング処理で形成されるゲート電極のテーパ
ー形状領域のエッチング残膜厚を考慮して、前記現像後
レジストパターン1005のテーパー形状領域は適切な
レジスト膜厚に形成される。また、前記現像後レジスト
パターン1005の前記テーパー形状領域の寸法は、対
応するマスクパターンに設置された前記補助パターン領
域の寸法を調整することにより、自由に設定可能であ
る。そして現像後レジストパターン1005の前記テー
パー形状領域は、最終的に形成されるGOLD構造トラ
ンジスタに於ける低濃度不純物領域(n−領域)の寸法
を考慮して、適切な長さに形成される(図10−A)。
5をマスクに、第1のドライエッチング処理を行う。こ
の所定時間のドライエッチング工程に於いて、前記現像
後レジストパターン1005から露出しているゲート電
極膜1004は、完全にエッチングされ、更に下層側に
存在するゲート絶縁膜1003が若干オーバーエッチン
グされるまで、ドライエッチング処理が行われる。一
方、前記現像後レジストパターン1005の端部に於け
るレジスト膜厚の薄くなったテーパー形状領域では、ゲ
ート電極膜1004とレジスト膜との選択比の問題で、
レジスト膜が徐々にエッチングされる為、ドライエッチ
ングの途中で、前記テーパー形状領域でのレジストパタ
ーン端部のレジスト膜厚の薄い領域から下地のゲート電
極膜1004が徐々に露出し、当該領域の端部からゲー
ト電極膜1004のエッチングが進行することになる。
この為、当該領域のゲート電極膜1004の残膜厚が初
期膜厚の5〜30%程度の所定膜厚になる様にドライエ
ッチングした後、ゲート電極端部に近付く程、ゲート電
極膜厚の薄くなる構造のテーパー形状領域を有したゲー
ト電極1007が形成される。
けるレジストパターンの形状は、パターン端部に近付く
程、レジスト膜厚の薄くなったテーパー形状領域を有す
る現像後レジストパターン1005から、最終的にはド
ライエッチング後レジストパターン1006の形状に変
化している。このドライエッチングにより、ゲート電極
端部に近付く程、膜厚の薄くなる構造のテーパー形状領
域を有するゲート電極1007が形成され、前記ゲート
電極1007から露出した領域に存在する下層膜である
ゲート絶縁膜1008は、オーバーエッチングにより、
薄くなった形状に変化している(図10−B)。
て、ソース及びドレイン領域にn型不純物の高濃度イオ
ン注入を行う。ゲート電極1007から露出した領域に
対応する多結晶シリコン膜1002に、ソース及びドレ
イン領域となる高濃度不純物領域(n+領域)1009
が形成される。またゲート電極端部に近付く程、ゲート
電極膜厚の薄くなる構造の前記テーパー形状領域に対応
する多結晶シリコン膜1002には、低濃度不純物領域
(n−領域)1010が形成される。この際、ゲート電
極1007の端部の前記テーパー形状領域では、ゲート
電極1007の端部に近付く程、ゲート電極膜厚が徐々
に薄くなる構造となっている為、スルードープでイオン
注入される低濃度不純物領域(n−領域)1010の不
純物濃度には濃度勾配が存在し、ゲート電極1007の
端部即ちソース及びドレイン領域の端部に近付く程、徐
々に不純物濃度が高くなる傾向を有している(図10−
B)。
ドーズ量が5×1014〜5×1015atoms/cm2及び加速
電圧が60〜100kVである。また前記高濃度不純物
領域(n+領域)1009に於いては1×1020〜1×
1022atoms/cm3程度の不純物がイオン注入され、前記
低濃度不純物領域(n−領域)1010に於いては1×
1018〜1×1019atoms/cm3程度の不純物がイオン注
入されている。
て、第2のドライエッチング処理を行う。この所定時間
のドライエッチング処理により、ゲート電極1007の
端部のテーパー形状領域はエッチングされ、テーパー形
状領域のゲート電極膜厚は更に薄くなり、テーパー形状
領域の端部は後退する。この結果、ゲート電極1007
はゲート電極1011の形状に変化し、濃度勾配を有し
た前記低濃度不純物領域(n−領域)1010は、ゲー
ト電極1011とオーバーラップしているLov領域10
10aとオーバーラップしてないLoff領域1010b
に区分される。この際、ドライエッチング処理条件を適
宜変更することにより、ゲート電極1007の前記テー
パー形状領域の範囲内で、ゲート電極1011の寸法を
自由に調整することができる。即ち、ゲート電極100
7の前記テーパー形状領域の範囲内で、Lov領域101
0aの寸法とLoff領域1010bの寸法を自由に調整
することができる。また、ゲート電極1011から露出
した下地のゲート絶縁膜1012は、ドライエッチング
により更に薄くなっている。この後、ゲート電極101
1のドライエッチングマスクである不要なレジストパタ
ーン1006は、除去される(図10−C)。もちろ
ん、前記高濃度イオン注入の前に、レジストパターン1
006を除去してもよい。
TFTの形成法について記載したが、光強度低減機能を
有する補助パターンを設置した前記ゲート電極形成用フ
ォトマスクまたはレチクル901,905,910は、
シリコン基板等の半導体基板を使用するGOLD構造M
OS型トランジスタの形成にも、勿論適用可能である。
この場合は、高濃度不純物領域(n+領域)と低濃度不
純物領域(n−領域)は、シリコン基板等の半導体基板
に形成される。
体装置には様々な回路が内包されており、回路によって
はホットキャリア対策効果に優れたGOLD構造が適し
ている場合もあれば、オフ電流値の小さいLDD構造が
適している場合もあり、場合によっては、シングルドレ
イン構造が適している場合もある。従って、回路毎にG
OLD構造とLDD構造とシングルドレイン構造の多結
晶シリコンTFTを別々に形成する必要がある。実施形
態4に於いては、回路毎にGOLD構造とLDD構造と
シングルドレイン構造の多結晶シリコンTFTを別々に
形成する方法について、図11に基づき記載する。
ング処理後に於けるLDD構造形成領域1502のゲー
ト電極1123にエッチング残膜であるテーパー形状領
域が残存している場合について例示しており、次工程の
LDD構造形成領域1502のみを開口する為のレジス
トパターン形成と第3のドライエッチング処理が必要な
場合について記載している。また、前記ゲート電極形成
用フォトマスクまたはレチクル901,905,910
(図9−A,B,D)の構成については、既に実施形態
1に記載している為、ここでは割愛する。
基板1101上に所定膜厚の多結晶シリコン膜1102
と所定膜厚のゲート絶縁膜1103と所定膜厚のゲート
電極膜1104が各々積層されている構造の基板を使用
する。前記構造の基板上に、回折格子パターンまたは半
透膜から成る光強度低減機能を有する補助パターンを設
置したゲート電極形成用フォトマスクまたはレチクル9
01,905,910(図9−A,B,D)を適用した
フォトリソグラフィ工程を行い、現像後レジストパター
ン1105,1106,1107を形成する。ここで、
1105における補助パターンの幅と1106における
補助パターンの幅は異なっているが、もちろん同じ幅で
あっても良い。
ォトマスクまたはレチクル901,905,910に於
いて、GOLD構造形成領域1501とLDD構造形成
領域1502に対応するゲート電極形成用マスクパター
ンには光強度低減機能を有する補助パターンを設置し、
シングルドレイン構造形成領域1503に対応するゲー
ト電極形成用マスクパターンには前記補助パターンを設
置しないパターン構成とする。この結果、GOLD構造
形成領域1501とLDD構造形成領域1502の現像
後レジストパターン1105,1106には、端部に近
付く程、レジスト膜厚の徐々に薄くなるテーパー形状領
域が形成され、シングルドレイン構造形成領域1503
の現像後レジストパターン1107には前記テーパー形
状領域が存在せず、矩形形状の現像後レジストパターン
1107が形成される(図11−A)。
D構造形成領域1502に於ける現像後レジストパター
ン1105,1106の前記テーパー形状領域のレジス
ト膜厚は、テーパー形状領域の端部に近付く程、薄くな
っており、各々対応するマスクパターンに設置された前
記補助パターン領域の透過率を適宜調整することによ
り、自由に設定可能である。そして後工程である第1の
ドライエッチング処理及び第2のドライエッチング処理
で形成されるゲート電極のテーパー形状領域のエッチン
グ残膜厚を考慮して、現像後レジストパターン110
5,1106の前記テーパー形状領域は適切なレジスト
膜厚に形成される。また、GOLD構造形成領域150
1とLDD構造形成領域1502に於ける現像後レジス
トパターン1105,1106の前記テーパー形状領域
の寸法は、各々対応するマスクパターンに設置された前
記補助パターン領域の寸法を調整することにより、自由
に設定可能である。そして現像後レジストパターン11
05,1106の前記テーパー形状領域は、最終的に形
成されるGOLD構造とLDD構造トランジスタに於け
る各低濃度不純物領域(n−領域)の寸法を考慮して、
適切な長さに形成される。
501とLDD構造形成領域1502に於ける現像後レ
ジストパターン1105,1106のテーパー形状領域
のレジスト膜厚が同等で、且つGOLD構造形成領域1
501の現像後レジストパターン1105の場合と比較
し、LDD構造形成領域1502の現像後レジストパタ
ーン1106に於けるテーパー形状領域が寸法的に小さ
い場合を例示している(図11−A)。
う。この所定時間のドライエッチング処理により、GO
LD構造形成領域1501とLDD構造形成領域150
2に於いては、ゲート電極端部に近付く程、ゲート電極
膜厚の薄くなる構造のテーパー形状領域を有したゲート
電極1111,1112が形成される。この際、ゲート
電極1111,1112のテーパー形状領域の残膜厚
は、初期膜厚の5〜30%程度の所定膜厚になる様にド
ライエッチング処理される。一方のシングルドレイン構
造形成領域1503に於いては、矩形形状のゲート電極
1113が形成される。尚、ドライエッチングのマスク
となったレジストパターンは、現像後レジストパターン
1105,1106,1107の形状から各々ドライエ
ッチング後レジストパターン1108,1109,11
10の形状に変化している。また、ゲート電極111
1,1112,1113から露出した領域のゲート絶縁
膜の形状は、エッチングにより薄くなっており、各々ゲ
ート絶縁膜1114,1115,1116の形状に変化
している(図11−B)。
2,1113をマスクにn型不純物の高濃度イオン注入
を行う。GOLD構造形成領域1501とLDD構造形
成領域1502に於いては、ゲート電極1111,11
12の外側に対応する多結晶シリコン膜1102にソー
ス及びドレイン領域となる高濃度不純物領域(n+領
域)1117,1119が形成され、ゲート電極膜厚の
薄い前記テーパー形状領域に対応する多結晶シリコン膜
1102に低濃度不純物領域(n−領域)1118,1
120が形成される。シングルドレイン構造形成領域1
503に於いては、ゲート電極1113の外側に対応す
る多結晶シリコン膜1102にソース及びドレイン領域
となる高濃度不純物領域(n+領域)1121のみが形
成される(図11−B)。
う。この所定時間のドライエッチング処理により、GO
LD構造形成領域1501に於いては、ゲート電極11
11の端部の前記テーパー形状領域がドライエッチング
され、テーパー形状領域のゲート電極膜厚は更に薄くな
り、テーパー形状領域の端部であるゲート電極1111
の端部は後退し、ゲート電極1122が形成される。そ
して前記低濃度不純物領域(n−領域)1118は、ゲ
ート電極1122とオーバーラップしているLov領域1
118aとオーバーラップしていないLoff領域111
8bに区分される。LDD構造形成領域1502に於け
るゲート電極1112の前記テーパー形状領域も、GO
LD構造形成領域1501の場合と同様にドライエッチ
ングされ、エッチング残膜であるテーパー形状領域を有
するゲート電極1123が形成される。これに対し、シ
ングルドレイン構造形成領域1503のゲート電極11
13も同様にドライエッチング処理が行われ、ゲート電
極1124が形成されるが、当該ゲート電極1113が
矩形形状である為、下地のゲート絶縁膜1116が更に
エッチングされ、薄くなるだけである。この後、ゲート
電極1122,1123,1124のドライエッチング
マスクである不要なレジストパターンは、除去される
(図11−C)。もちろん、前記高濃度イオン注入の前
に、不要なレジストパターンを除去してもよい。
るゲート電極1123のエッチング残膜である前記テー
パー形状領域が残存している為、前記テーパー形状領域
を選択的に除去する必要がある。よって、LDD構造形
成領域1502のみを開口する様に、新規にレジストパ
ターン1125〜1127を形成する(図11−D)。
う。この所定時間のドライエッチング処理により、LD
D構造形成領域1502に於けるゲート電極1123の
前記テーパー形状領域は選択的にエッチング除去され、
矩形形状のゲート電極1128が形成される。この結
果、多結晶シリコン膜に形成された低濃度不純物領域
(n−領域)1120とゲート電極1128はオーバー
ラップしない構造となり、LDD構造トランジスタが形
成される。この後、ドライエッチングマスクである前記
レジストパターン1125〜1127は、除去される
(図11−E)。
シングルドレイン構造の多結晶シリコンTFTの形成法
について記載したが、光強度低減機能を有する補助パタ
ーンを設置した前記ゲート電極形成用フォトマスクまた
はレチクル901,905,910は、シリコン基板等
の半導体基板を使用する同構造のMOS型トランジスタ
の形成にも、勿論適用可能である。この場合は、高濃度
不純物領域(n+領域)と低濃度不純物領域(n−領
域)は、シリコン基板等の半導体基板に形成される。
構造とLDD構造とシングルドレイン構造の薄膜トラン
ジスタを別々に形成することができる。
GOLD構造とLDD構造とシングルドレイン構造の薄
膜トランジスタを別々に形成する方法に於いて、LDD
構造形成領域1502のみを開口する為のレジストパタ
ーン形成と第3のドライエッチング処理が不要な工程簡
略化プロセスについて、図12に基づき記載する。
基板1201上に所定膜厚の多結晶シリコン膜1202
と所定膜厚のゲート絶縁膜1203と所定膜厚のゲート
電極膜1204が各々積層されている構造の基板を使用
する。前記構造の基板上に、回折格子パターンまたは半
透膜から成る光強度低減機能を有する補助パターンを設
置したゲート電極形成用フォトマスクまたはレチクル9
01,905,910(図9−A,B,D)を適用した
フォトリソグラフィ工程を行い、現像後レジストパター
ン1205,1206,1207を形成する。
ォトマスクまたはレチクル901,905,910に於
いて、GOLD構造形成領域1501とLDD構造形成
領域1502に対応するゲート電極形成用マスクパター
ンには光強度低減機能を有する補助パターンを設置し、
シングルドレイン構造形成領域1503に対応するゲー
ト電極形成用マスクパターンには前記補助パターンを設
置しないパターン構成とする。この結果、GOLD構造
形成領域1501とLDD構造形成領域1502の現像
後レジストパターン1205,1206には、端部に近
付く程、レジスト膜厚の徐々に薄くなったテーパー形状
領域が形成され、シングルドレイン構造形成領域150
3の現像後レジストパターン1207には前記テーパー
形状領域が存在せず、矩形形状の現像後レジストパター
ン1207が形成される(図12−A)。
処理後に於いて、LDD構造形成領域1502の当該ゲ
ート電極にエッチング残膜であるテーパー形状領域が残
存しない様にする為、GOLD構造形成領域1501に
於ける現像後レジストパターン1205と比較し、LD
D構造形成領域1502に於ける現像後レジストパター
ン1206のテーパー形状領域のレジスト膜厚が相対的
に薄くなる様に構成されている(図12−A)。
う。この所定時間のドライエッチング処理により、GO
LD構造形成領域1501とLDD構造形成領域150
2に於いては、ゲート電極端部に近付く程、ゲート電極
膜厚の薄くなる構造のテーパー形状領域を有したゲート
電極1211,1212が形成される。この際、GOL
D構造形成領域1501とLDD構造形成領域1502
のゲート電極1211,1212に於けるテーパー形状
領域の残膜厚は、初期膜厚の5〜30%程度の所定膜厚
になる様にドライエッチング処理されており、またゲー
ト電極1212に於けるテーパー形状領域の残膜厚は、
ゲート電極1211に比べ、相対的に薄くなっている。
一方のシングルドレイン構造形成領域1503に於いて
は、矩形形状のゲート電極1213が形成される。尚、
ドライエッチングのマスクとなったレジストパターン
は、現像後レジストパターン1205,1206,12
07の形状から各々ドライエッチング後レジストパター
ン1208,1209,1210の形状に変化してい
る。また、ゲート電極1211,1212,1213か
ら露出した領域のゲート絶縁膜の形状は、エッチングに
より薄くなっており、各々ゲート絶縁膜1214,12
15,1216の形状に変化している(図12−B)。
2,1213をマスクにn型不純物の高濃度イオン注入
を行う。GOLD構造形成領域1501とLDD構造形
成領域1502に於いては、ゲート電極1211,12
12の外側に対応する多結晶シリコン膜1202にソー
ス及びドレイン領域となる高濃度不純物領域(n+領
域)1217,1219が形成され、ゲート電極膜厚の
薄い前記テーパー形状領域に対応する多結晶シリコン膜
1202に低濃度不純物領域(n−領域)1218,1
220が形成される。シングルドレイン構造形成領域1
503に於いては、ゲート電極1213の外側に対応す
る多結晶シリコン膜1202にソース及びドレイン領域
となる高濃度不純物領域(n+領域)1221のみが形
成される(図12−B)。
う。この所定時間のドライエッチング処理により、GO
LD構造形成領域1501に於いては、ゲート電極12
11の端部の前記テーパー形状領域がドライエッチング
され、テーパー形状領域のゲート電極膜厚は更に薄くな
り、テーパー形状領域の端部であるゲート電極1211
の端部は後退し、ゲート電極1222が形成される。そ
して前記低濃度不純物領域(n−領域)1218は、ゲ
ート電極1222とオーバーラップしているLov領域1
218aとオーバーラップしていないLoff領域121
8bに区分される。またLDD構造形成領域1502の
場合、第1のドライエッチング処理後に於いて、ゲート
電極1212のテーパー形状領域の残膜厚が相対的に薄
い為、第2のドライエッチング処理により、前記テーパ
ー形状領域は完全にエッチング除去され、矩形形状のゲ
ート電極1223が形成される。このゲート電極122
3は前記低濃度不純物領域(n−領域)1220とオー
バーラップしない構造となっており、LDD構造トラン
ジスタが形成される。これに対し、シングルドレイン構
造形成領域1503のゲート電極1213も同様にドラ
イエッチング処理が行われ、ゲート電極1224が形成
されるが、ゲート電極1213が矩形形状である為、下
地のゲート絶縁膜1216が更にエッチングされ、薄く
なるだけである。この後、ゲート電極1222,122
3,1224のドライエッチングマスクであるレジスト
パターンは、除去される(図12−C)。もちろん、前
記高濃度イオン注入の前に、レジストパターンを除去し
てもよい。
路毎にGOLD構造とLDD構造とシングルドレイン構
造の薄膜トランジスタを別々に形成することができる。
について、以下に記載する実施例で更に詳細な説明を行
うこととする。
から成る光強度低減機能を有する補助パターンを設置し
たフォトマスクまたはレチクル101,105,110
(図1(A),(B),(D))をゲート電極形成用の
フォトリソグラフィ工程に適用し、GOLD構造及びL
DD構造多結晶シリコンTFTで構成されるアクティブ
マトリクス型液晶ディスプレイの製造法について、図4
〜図8を用いて詳細に説明する。尚、実施形態2に於い
ては、GOLD構造とLDD構造及びシングルドレイン
構造の多結晶シリコンTFTを別々に形成する方法につ
いて記載したが、本実施例に於いては、GOLD構造と
LDD構造の多結晶シリコンTFTで構成される液晶デ
ィスプレイの製造法について記載する。
を図4に示す。液晶ディスプレイは、画素領域501と
画素領域501を駆動する為の周辺回路で構成されてい
る。周辺回路は、シフトレジスタ回路502,506と
レベルシフタ回路503,507とバッファ回路50
4,508とサンプリング回路505で構成されてい
る。周辺回路であるシフトレジスタ回路502,506
とレベルシフタ回路503,507とバッファ回路50
4,508には、ホットキャリア対策効果に優れたGO
LD構造の多結晶シリコンTFTが使われており、一
方、画素領域501と周辺回路の一部であるサンプリン
グ回路505にはオフ電流値を抑える効果に優れたLD
D構造の多結晶シリコンTFTが使われている(図
4)。
について、以下に図5〜図8を用いて具体的に記載す
る。
VD法により、各々組成比の異なる第1層目の酸化窒化
シリコン膜602aを50nmと第2層目の酸化窒化シ
リコン膜602bを100nmの膜厚で堆積し、下地膜
602を成膜する。尚、ここで用いるガラス基板601
としては、石英ガラスまたはバリウムホウケイ酸ガラス
またはアルミノホウケイ酸ガラス等が有る。次に前記下
地膜602(602aと602b)上にプラズマCVD
法により、非晶質シリコン膜55nmを堆積した後、ニ
ッケル含有溶液を非晶質シリコン膜上に保持させた。こ
の非晶質シリコン膜を脱水素化処理(500℃にて1時
間)した後、熱結晶化(550℃にて4時間)を行い、
更にレーザーアニール処理により多結晶シリコン膜とし
た。次にフォトリソグラフィ工程及びエッチング工程に
より、この多結晶シリコン膜をパターニングし、半導体
層603〜607を形成した。この際、半導体層603
〜607を形成した後、TFTのVthを制御する為の
不純物元素(ボロンまたはリン)のドーピングを実施し
ても構わない。次に半導体層603〜607を覆う様
に、プラズマCVD法により110nm厚の酸化窒化シ
リコン膜から成るゲート絶縁膜608を形成し、更にゲ
ート絶縁膜608上に400nm厚のTaN膜から成る
ゲート電極膜609をスパッタ法により堆積した(図5
(A))。
るラインおよびスペースから成る回折格子パターンまた
は半透膜で構成される補助パターンを設置したフォトマ
スクまたはレチクル101,105,110(図1
(A),(B),(D))をゲート電極形成用のフォト
リソグラフィ工程に適用し、両側が薄くなった形状のゲ
ート電極形成用の現像後レジストパターン610a〜6
15aを形成する(図5(B))。
トパターン610a〜615aをマスクに、TaN膜か
ら成る400nm厚のゲート電極膜609のドライエッ
チング処理を行う。ドライエッチング後のゲート電極の
形状は両側の端部が薄くなった凸型形状で、薄い領域の
膜厚が初期膜厚400nmの5〜30%程度(好ましく
は7〜8%程度、30nm程度)になる様にエッチング
され、ゲート電極617〜622が形成される。この
際、ドライエッチング工程に於けるレジストパターンの
形状は、両側の端部のレジスト膜厚が薄く形成された現
像後レジストパターン610a〜615aから、レジス
ト膜厚の薄い領域が消失したドライエッチング後レジス
トパターン610b〜615bの形状に変化している。
また、ゲート電極617〜622から露出した領域の酸
化窒化シリコン膜から成るゲート絶縁膜608は、ドラ
イエッチングにより薄くなった形状のゲート絶縁膜61
6に変化している。
610b〜615bを除去せずに、第1のイオン注入処
理であるn型不純物の低濃度イオン注入を行い、ゲート
電極617〜622から露出した領域に対応する半導体
層603〜607に低濃度不純物領域(n−領域)62
3〜627を形成する。この際のイオン注入条件はn型
不純物としてリン(P)を用い、ドーズ量が3×10
12 〜3×1013atoms/cm2及び加速電圧が60〜100
kVの条件で処理した(図6(A))。
ン610b〜615bを除去する。この後、画素TFT
704をLDD構造にする為、当該領域に存在するゲー
ト電極620を覆う様に、第2のイオン注入処理のマス
クとなるレジストパターン628を形成する。もちろ
ん、前記低濃度イオン注入の前に、レジストパターン6
10b〜615bを除去してもよい。
不純物の高濃度イオン注入を行う。イオン注入条件とし
ては、ドーズ量が5×1014〜5×1015atoms/cm
2で、加速電圧が60〜100kVの条件でイオン注入
する。
07である画素TFT704の領域に於いては、ゲート
電極620を被覆しているレジストパターン628をマ
スクにイオン注入することにより、レジストパターン6
28から露出した領域に対応する半導体層606にソー
ス及びドレイン領域となる高濃度不純物領域(n+領
域)632が形成される。ゲート電極620の外側で且
つレジストパターン628の内側の領域に対応する半導
体層606には、既に第1のイオン注入処理により低濃
度不純物領域(n−領域)626が形成されており、第
2のイオン注入処理による高濃度不純物領域(n+領
域)632の形成と合わせて、LDD構造多結晶シリコ
ンTFTが形成される。
路の駆動回路706に於いては、ゲート電極617〜6
19をマスクにイオン注入が行われることにより、ゲー
ト電極617〜619から露出した領域に対応する半導
体層603〜605にソース及びドレイン領域となる高
濃度不純物領域(n+領域)629〜631が形成さ
れ、同時に当該ゲート電極617〜619の両側に存在
するゲート電極膜の薄くなった領域に対応する半導体層
603〜605に低濃度不純物領域(n−領域)634
〜636が形成される。この様に、ゲート電極617〜
619に於ける両側の膜厚の違いを考慮し、イオン注入
時の加速電圧とイオン注入量を適宜選択することによ
り、高濃度不純物領域(n+領域)629〜631と低
濃度不純物領域(n−領域)634〜636を同時に形
成し、GOLD構造多結晶シリコンTFTを形成するこ
とができる。
いても、ゲート電極621(容量形成領域の為、正確に
はゲート電極でなく単なる電極)をマスクに第2のイオ
ン注入処理が行われる為、ゲート電極621の膜厚の違
いを利用し、半導体層607に高濃度不純物領域(n+
領域)633と低濃度不純物領域(n−領域)637が
同時に形成され、構造的にはGOLD構造と類似の構造
が形成されているが、多結晶シリコンTFTの形成領域
でない為、GOLD構造ではない(図6(B))。
ことにより、駆動回路706に於けるpチャネル型TF
T702領域と画素領域707に於ける保持容量705
領域をレジスト開口させ、その他の領域はレジストパタ
ーン638〜640で被覆する様にパターニングする。
スクに第3のイオン注入処理であるp型不純物の高濃度
イオン注入を行う。この際、pチャネル型TFT702
領域には、ゲート電極618をマスクに前記一導電型と
は逆の導電型を付与する不純物元素であるボロン(B)
等のp型不純物がイオン注入され、ゲート電極618か
ら露出した領域に対応する半導体層604にソース及び
ドレイン領域となる高濃度不純物領域(p+領域)64
1とゲート電極618の両側の膜厚が薄い領域に対応す
る半導体層604に低濃度不純物領域(p−領域)64
3が形成され、GOLD構造多結晶シリコンTFTが形
成される。第3のイオン注入領域は、第1及び第2のイ
オン注入によりn型不純物であるリン(P)が既にイオ
ン注入されているが、p型不純物であるボロン(B)の
濃度が2×1020〜2×1021atoms/cm3となる様にイ
オン注入される為、pチャネル型多結晶シリコンTFT
のソース及びドレイン領域として機能することができ
る。
ャネル型TFT702と同様に、対応する半導体層60
7に高濃度不純物領域(n+領域)642と低濃度不純
物領域(n−領域)644が形成され、構造的にはGO
LD構造と類似の構造が形成されているが、多結晶シリ
コンTFTの形成領域でない為、GOLD構造ではない
(図7(A))。
を除去した後、プラズマCVD法により150nm厚の
酸化窒化シリコン膜から成る第1の層間絶縁膜645を
堆積させる。更に、半導体層603〜607に注入され
た各不純物元素を熱活性化処理する為、550℃で4時
間の熱アニール処理を行う。尚、本実施例では、TFT
のオフ電流値の低下及び電界効果移動度の向上の為、不
純物元素の熱活性化処理と同時に、半導体層603〜6
07の結晶化の際に触媒として使用したニッケル(N
i)を高濃度のリン(P)を含む不純物領域629〜6
33でゲッタリングすることにより、チャネル形成領域
となる半導体層中のニッケル(Ni)濃度の低減を実現
している。この様な方法で製造したチャネル形成領域を
有する多結晶シリコンTFTは、結晶性が良好で高い電
界効果移動度を有する為、オフ電流値の低下等の良好な
電気特性を示すことができる。前記熱活性化処理は、第
1の層間絶縁膜645を堆積する前に行っても構わない
が、ゲート電極617〜622の配線材料の耐熱性が弱
い場合には、本実施例の様に層間絶縁膜を堆積した後に
熱活性化処理を行う方が好ましい。次に、水素を3%含
有する窒素雰囲気中で410℃で1時間の熱処理を行う
ことにより、半導体層603〜607のダングリングボ
ンドを終端させる為の水素化処理を行う(図7
(B))。
間絶縁膜645上に1.6μm厚のアクリル樹脂膜から
成る有機絶縁材料である第2の層間絶縁膜646を成膜
する。その後、フォトリソグラフィ工程とドライエッチ
ング工程により、ソース配線として機能するゲート電極
622及び第1と第3のイオン注入領域である不純物領
域629,631,632,641,642に接続する
為のコンタクトホールを形成する(図8(A))。
629,631,641と各々電気的に接続する為の金
属配線647〜652を形成する。また画素部707に
於ける接続電極653,655,656とゲート配線6
54を前記金属配線647〜652と同時に形成する。
尚、金属配線材料としては、50nm厚のTi膜と50
0nm厚のAl−Ti合金膜の積層膜を適用している。
接続電極653は、ソース配線として機能するゲート電
極622と画素TFT704とを不純物領域632を介
して電気的に接続する為のものである。接続電極655
は画素TFT704の不純物領域632と電気的に接続
しており、接続電極656は保持容量705の不純物領
域642と電気的に接続している。ゲート配線654
は、画素TFT704の複数のゲート電極620を電気
的に接続する為のものである。次に、ITO(Indium-T
i-Oxide)等の透明導電膜を80〜120nmの厚さで
堆積し、フォトリソグラフィ工程とエッチング工程によ
り、画素電極657を形成する。画素電極657は、画
素TFT704のドレイン領域である不純物領域632
と接続電極655を介して電気的に接続され、更に保持
容量705を形成する一方の電極として機能する不純物
領域642と接続電極656を介して電気的に接続され
る(図8(B))。
1、pチャネル型TFT702、nチャネル型TFT7
03を有する駆動回路706と、画素TFT704、保
持容量705とを有する画素領域707で構成される液
晶ディスプレイを製造することができる。
膜から成る光強度低減機能を有する補助パターンを設置
したフォトマスクまたはレチクル901,905,91
0(図9−A,B,D)をゲート電極形成用のフォトリ
ソグラフィ工程に適用し、GOLD構造とLDD構造の
多結晶シリコンTFTで構成されるアクティブマトリク
ス型液晶ディスプレイの製造法について、図13〜図1
7を用いて詳細に説明する。
グ処理後に於いて、LDD構造形成領域のゲート電極1
735(図14−B)にエッチング残膜であるテーパー
形状領域が残存している場合について例示しており、次
工程のLDD構造形成領域のみを開口する為のレジスト
パターン形成と第3のドライエッチング処理が必要な場
合について記載している。
CVD法により、各々組成比の異なる第1層目の酸化窒
化シリコン膜1702aを50nmと第2層目の酸化窒
化シリコン膜1702bを100nmの膜厚で堆積し、下
地膜1702を成膜する。尚、ここで用いるガラス基板
1701としては、石英ガラスまたはバリウムホウケイ
酸ガラスまたはアルミノホウケイ酸ガラス等が有る。次
に前記下地膜1702(1702aと1702b)上に
プラズマCVD法により、非晶質シリコン膜55nmを
堆積した後、ニッケル含有溶液を非晶質シリコン膜上に
保持させた。この非晶質シリコン膜を脱水素化処理(5
00℃で1時間)した後、熱結晶化(550℃で4時
間)を行い、更にレーザーアニール処理により多結晶シ
リコン膜とした。次にフォトリソグラフィ工程及びエッ
チング工程により、この多結晶シリコン膜をパターニン
グし、半導体層1703〜1707を形成した。この
際、半導体層1703〜1707の形成後に、TFTの
Vthを制御する為の不純物元素(ボロンまたはリン)
のドーピングを実施しても構わない。次に半導体層17
03〜1707を覆う様に、プラズマCVD法により1
10nm厚の酸化窒化シリコン膜から成るゲート絶縁膜
1708を形成し、更にゲート絶縁膜1708上に40
0nm厚のTaN膜から成るゲート電極膜1709をス
パッタ法により堆積した(図13−A)。
するラインおよびスペースから成る回折格子パターンま
たは半透膜で構成される補助パターンを設置したフォト
マスクまたはレチクルをゲート電極形成用のフォトリソ
グラフィ工程に適用し、現像後レジストパターン171
0a〜1713aを形成する(図13−B)。また、レ
ジストパターン1714a、1715aは、補助パター
ンを設置しないフォトマスク又はレチクルにより形成す
る。
D構造形成領域に該当し、画素領域1807での画素T
FT1804の領域はLDD構造形成領域に該当する
為、適用する前記ゲート電極形成用フォトマスクまたは
レチクルに於いて、対応するマスクパターンには光強度
低減機能を有する補助パターンが設置される。また、画
素領域1807の領域に於いて、単なる電極として機能
する電極パターンに対応するマスクパターンには、補助
パターンを設置する必要がない為、前記補助パターンが
設置されないパターン構成となっている。この結果、G
OLD構造形成領域の現像後レジストパターン1710
a〜1712a及びLDD構造形成領域の現像後レジス
トパターン1713aには、端部に近付く程、レジスト
膜厚の徐々に薄くなるテーパー形状領域が形成される。
尚、GOLD構造形成領域の現像後レジストパターン1
710a〜1712a及びLDD構造形成領域の現像後
レジストパターン1713aに於ける前記テーパー形状
領域の寸法は、最終的に形成されるGOLD構造及びL
DD構造トランジスタに於ける低濃度不純物領域(n−
領域)の寸法を考慮し、当該マスクパターンの前記補助
パターン領域の寸法を調整することにより、適切な長さ
に形成される。本実施例では、GOLD構造形成領域の
現像後レジストパターン1710a〜1712aと比較
し、LDD構造形成領域の現像後レジストパターン17
13aに於ける前記テーパー形状領域の寸法が小さい場
合について例示した。一方の現像後レジストパターン1
714a〜1715aは単なる電極を形成する為のレジ
ストパターンである為、前記テーパー形状領域は存在せ
ず、矩形形状のレジストパターンが形成される(図13
−B)。
a〜1715aをマスクに、第1のドライエッチング処
理を行う。この所定時間のドライエッチング処理によ
り、GOLD構造形成領域の現像後レジストパターン1
710a〜1712a及びLDD構造形成領域の現像後
レジストパターン1713aをマスクとしてエッチング
した結果、ゲート電極端部に近付く程、ゲート電極膜厚
の薄くなる構造のテーパー形状領域を有したゲート電極
1717〜1720が形成される。この際、ゲート電極
1717〜1720のテーパー形状領域の残膜厚は、初
期膜厚400nmの5〜30%程度(好ましくは7〜8
%程度、30nm程度)になる様にエッチング処理され
る。一方の矩形形状の現像後レジストパターン1714
a〜1715aをマスクとしてドライエッチングした結
果、矩形形状の電極1721〜1722が形成される。
尚、ドライエッチング工程に於けるレジストパターンの
形状は、現像後レジストパターン1710a〜1715
aからドライエッチング後レジストパターン1710b
〜1715bの形状に変化している。また、ゲート電極
1717〜1720及び電極1721〜1722から露
出した領域の酸化窒化シリコン膜から成るゲート絶縁膜
1708は、ドライエッチングにより薄くなった形状の
ゲート絶縁膜1716に変化している(図14−A)。
電極1721〜1722をマスクに、第1のイオン注入
処理であるn型不純物の高濃度イオン注入を行う。半導
体層1703〜1705に於いて、GOLD構造形成領
域のゲート電極1717〜1719の外側に対応する領
域にソース及びドレイン領域となる高濃度不純物領域
(n+領域)1723〜1725が形成され、ゲート電
極膜厚の薄い前記テーパー形状領域に対応する領域に
は、低濃度不純物領域(n−領域)1728〜1730
が形成される。また、半導体層1706に於いて、LD
D構造形成領域のゲート電極1720の外側に対応する
領域にソース及びドレイン領域となる高濃度不純物領域
(n+領域)1726が形成され、ゲート電極膜厚の薄
い前記テーパー形状領域に対応する領域には、低濃度不
純物領域(n−領域)1731が形成される。一方、保
持容量1805の領域である半導体層1707に於い
て、電極1721の外側に対応する領域には高濃度不純
物領域(n+領域)1727のみが形成される。この
際、イオン注入条件はn型不純物としてリン(P)を用
い、ドーズ量が5×1014〜5×1015atoms/cm2及び
加速電圧が60〜100kVの条件で処理した。また注
入される実際の不純物濃度は、高濃度不純物領域(n+
領域)1723〜1726で1×1020〜1×1022at
oms/cm3程度、低濃度不純物領域(n−領域)1728
〜1731で1×1018〜1×1019atoms/cm 3程度で
ある(図14−A)。
う。この所定時間のドライエッチング処理により、GO
LD構造形成領域に於けるゲート電極1717〜171
9の端部の前記テーパー形状領域はエッチングされ、テ
ーパー形状領域のエッチング残膜厚は更に薄くなり、テ
ーパー形状領域の端部は後退し、ゲート電極1732〜
1734が形成される。そして前記低濃度不純物領域
(n−領域)1728〜1730は、ゲート電極173
2〜1734とオーバーラップしているLov領域172
8a〜1730aとオーバーラップしていないLoff領
域1728b〜1730bに区分される。LDD構造形
成領域に於けるゲート電極1720の前記テーパー形状
領域も、GOLD構造形成領域の場合と同様にドライエ
ッチングされ、エッチング残膜であるテーパー形状領域
を有するゲート電極1735が形成される。一方の矩形
形状の電極1721〜1722も同様にドライエッチン
グ処理が行われ、電極1736〜1737が形成される
が、電極の形状に大きな変化は認められない。この後、
ゲート電極1732〜1735及び電極1736〜17
37のドライエッチングマスクである不要なレジストパ
ターンは、除去される(図14−B)。もちろん、前記
高濃度イオン注入の前に、不要なレジストパターンを除
去してもよい。
ート電極1735のエッチング残膜であるテーパー形状
領域が残存している為、前記テーパー形状領域を選択的
に除去する必要がある。この為、LDD構造形成領域の
みを開口する様に、新規にレジストパターン1739〜
1742を形成する(図15−A)。
う。この所定時間のドライエッチング処理により、LD
D構造形成領域に於けるゲート電極1735の前記テー
パー形状領域は選択的にエッチング除去され、矩形形状
のゲート電極1743が形成される。この結果、半導体
層1706に形成された低濃度不純物領域(n−領域)
1731とゲート電極1743はオーバーラップしない
構造となり、LDD構造トランジスタが形成される。こ
の後、ドライエッチングマスクである前記レジストパタ
ーン1739〜1742は、除去される(図15−
B)。
ル型TFT1802の領域と画素領域1807に於ける
保持容量1805の領域をレジスト開口させる為の新規
のフォトリソグラフィ処理をおこない、レジストパター
ン1744〜1746を形成する(図16−A)。
をマスクに、第2のイオン注入処理であるp型不純物の
高濃度イオン注入を行う。この際、pチャネル型TFT
1802の領域には、ゲート電極1733をマスクに前
記一導電型とは逆の導電型を付与する不純物元素のp型
不純物であるボロン(B)等がイオン注入される。そし
て半導体層1704に於いて、ゲート電極1733の外
側に対応する領域にソース及びドレイン領域となる高濃
度不純物領域(p+領域)1747が形成され、ゲート
電極1733の端部のゲート電極膜厚が薄くなったテー
パー形状領域に対応する領域に低濃度不純物領域(p−
領域)1748が形成される。第2のイオン注入領域に
は、第1のイオン注入により、n型不純物であるリン
(P)が既にイオン注入されているが、p型不純物であ
るボロン(B)の濃度が2×1020〜2×1021atoms/
cm3となる様に高濃度にイオン注入される為、pチャネ
ル型TFT1802のソース及びドレイン領域として機
能することができる。尚、保持容量1805の形成領域
である半導体層1707に於いても、電極1736の外
側に対応する領域に高濃度不純物領域(p+領域)17
49が形成され、構造的にはシングルドレイン構造のp
チャネル型多結晶シリコンTFTと同様の構造が形成さ
れるが、保持容量1805として機能する領域である
為、シングルドレイン構造多結晶シリコンTFTにはな
っていない(図16−A)。
46を除去した後、プラズマCVD法により150nm
厚の酸化窒化シリコン膜から成る第1の層間絶縁膜17
50を堆積させる。更に、半導体層1703〜1707
に注入された不純物元素(n型不純物とp型不純物)を
熱活性化処理する為、550℃で4時間の熱アニール処
理を行う。尚、本実施例では、不純物元素の熱活性化処
理と同時に、オフ電流値の低下と電界効果移動度の向上
を目的として、半導体層1703〜1707を結晶化す
る際に使用した触媒のニッケル(Ni)を不純物領域1
723〜1727に含まれている高濃度のリン(P)で
ゲッタリングしている。このゲッタリング処理により、
チャネル形成領域となる半導体層中のニッケル(Ni)
濃度の低減を達成している。この方法で製造したチャネ
ル形成領域を有する多結晶シリコンTFTは、結晶性が
良好な為、高い電界効果移動度を有し、オフ電流値の低
下等の良好な電気特性を示すことができる。前記熱活性
化処理は、第1の層間絶縁膜1750を堆積する前に行
っても構わないが、ゲート電極1732〜1734,1
743と電極1736〜1737の配線材料の耐熱性が
弱い場合には、本実施例の様に、層間絶縁膜を堆積した
後に熱活性化処理を行う方が望ましい。次に水素を3%
含有する窒素雰囲気中で410℃で1時間の水素化処理
を行うことにより、半導体層1703〜1707のダン
グリングボンドを終端させる(図16−B)。
間絶縁膜1750の上に、1.6μm厚のアクリル樹脂
膜から成る有機絶縁材料の第2の層間絶縁膜1751を
成膜する。その後、フォトリソグラフィ処理とドライエ
ッチング処理により、第2の層間絶縁膜1751にコン
タクトホールを形成する。この際、このコンタクトホー
ルは、ソース配線として機能する電極1737と不純物
領域1723,1725,1726,1747,174
9に接続する様に形成される(図17−A)。
23,1725,1747と電気的に接続する為の金属
配線1752〜1757を形成する。また前記金属配線
1752〜1757と同時に、画素領域1807の接続
電極1758,1760,1761とゲート配線175
9を形成する。尚、金属配線材料は、50nm厚のTi
膜と500nm厚のAl−Ti合金膜の積層膜で構成さ
れている。接続電極1758は、不純物領域1726を
介して、ソース配線として機能する電極1737と画素
TFT1804を電気的に接続する為に形成されてい
る。接続電極1760は、画素TFT1804の不純物
領域1726と電気的に接続されており、接続電極17
61は保持容量1805の不純物領域1749と電気的
に接続されている。ゲート配線1759は、画素TFT
1804の複数のゲート電極1743を電気的に接続す
る為に形成されている。次に、ITO(Indium-Ti-Oxid
e)等の透明導電膜を80〜120nmの厚さで堆積
し、フォトリソグラフィ処理とエッチング処理により、
画素電極1762を形成する。画素電極1762は、接
続電極1760を介して、画素TFT1804のソース
ドレイン領域である不純物領域1726と電気的に接続
されており、更に接続電極1761を介して、保持容量
1805の不純物領域1749と電気的に接続される
(図17−B)。
T1801とpチャネル型TFT1802とnチャネル
型TFT1803を含有している駆動回路1806と、
画素TFT1804と保持容量1805を含有している
画素領域1807で構成される液晶ディスプレイを製造
することができる。
気光学装置(アクティブマトリクス型液晶表示装置、ア
クティブマトリクス型発光装置、アクティブマトリクス
型EC表示装置)を作製することができる。即ち、それ
ら電気光学装置を表示部に組み込んださまざまな電子機
器に本発明を適用できる。
ラ、デジタルカメラ、プロジェクター、ヘッドマウント
ディスプレイ(ゴーグル型ディスプレイ)、カーナビゲ
ーション、カーステレオ、パーソナルコンピュータ、携
帯情報端末(モバイルコンピュータ、携帯電話または電
子書籍等)などが挙げられる。それらの例を図18、図
19及び図20に示す。
あり、本体3001、画像入力部3002、表示部30
03、キーボード3004等を含む。本発明を表示部3
003に適用することができる。
3101、表示部3102、音声入力部3103、操作
スイッチ3104、バッテリー3105、受像部310
6等を含む。本発明を表示部3102に適用することが
できる。
ービルコンピュータ)であり、本体3201、カメラ部
3202、受像部3203、操作スイッチ3204、表
示部3205等を含む。本発明は表示部3205に適用
できる。
あり、本体3301、表示部3302、アーム部330
3等を含む。本発明は表示部3302に適用することが
できる。
媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであ
り、本体3401、表示部3402、スピーカ部340
3、記録媒体3404、操作スイッチ3405等を含
む。なお、このプレーヤーは記録媒体としてDVD(D
igtial Versatile Disc)、CD
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部3402に適用
することができる。
体3501、表示部3502、接眼部3503、操作ス
イッチ3504、受像部(図示しない)等を含む。本発
明を表示部3502に適用することができる。
であり、投射装置3601、スクリーン3602等を含
む。本発明は投射装置3601の一部を構成する液晶表
示装置3808やその他の駆動回路に適用することがで
きる。
り、本体3701、投射装置3702、ミラー370
3、スクリーン3704等を含む。本発明は投射装置3
702の一部を構成する液晶表示装置3808やその他
の駆動回路に適用することができる。
図19(B)中における投射装置3601、3702の
構造の一例を示した図である。投射装置3601、37
02は、光源光学系3801、ミラー3802、380
4〜3806、ダイクロイックミラー3803、プリズ
ム3807、液晶表示装置3808、位相差板380
9、投射光学系3810で構成される。投射光学系38
10は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図19(C)中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、IRフィルム等の光学系を設けてもよい。
おける光源光学系3801の構造の一例を示した図であ
る。本実施例では、光源光学系3801は、リフレクタ
ー3811、光源3812、レンズアレイ3813、3
814、偏光変換素子3815、集光レンズ3816で
構成される。なお、図19(D)に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、IRフィルム等の光
学系を設けてもよい。
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及び発光装置での適用例は
図示していない。
01、音声出力部3902、音声入力部3903、表示
部3904、操作スイッチ3905、アンテナ3906
等を含む。本発明を表示部3904に適用することがで
きる。
り、本体4001、表示部4002、4003、記憶媒
体4004、操作スイッチ4005、アンテナ4006
等を含む。本発明は表示部4002、4003に適用す
ることができる。
4101、支持台4102、表示部4103等を含む。
本発明は表示部4103に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角10インチ以上(特に30インチ以上)の
ディスプレイには有利である。
く、さまざま分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施形態1乃至5およ
び実施例1〜2のどのような組み合わせからなる構成を
用いても実現することができる。
機能を有する補助パターンを設置したゲート電極形成用
フォトマスクまたはレチクルをフォトリソグラフィ工程
に適用することにより、エッチング及びイオン注入工程
を通し、簡単にGOLD構造トランジスタから成る半導
体装置を製造可能とするものであり、半導体装置の性能
向上と製造原価の低減に極めて有効である。
造に於いては、マスクパターンに設置する光強度低減機
能を有する補助パターンの寸法は任意の長さに設定可能
である為、低濃度不純物領域(n−領域)のチャネル方
向寸法も任意の長さに形成でき、GOLD構造トランジ
スタの性能の向上に極めて有効である。
またはレチクルを利用した半導体装置の製造に於いて、
イオン注入工程からのプロセスの変更により、オフ電流
値の抑制効果の大きいLDD構造とホットキャリア対策
効果の大きいGOLD構造トランジスタ、シングルドレ
イン構造のトランジスタを回路毎に別々に形成可能であ
る為、半導体装置の原価の低減と性能の向上に極めて有
効である。
またはレチクルを利用した半導体装置の製造に於いて、
任意のマスクパターンに光強度低減機能を有する補助パ
ターンを設置することにより、半導体装置の回路毎にシ
ングルドレイン構造とGOLD構造及びLDD構造のト
ランジスタを別々に形成可能である為、半導体装置の性
能の向上に極めて有効である。
低減機能を有する補助パターンを設置したゲート電極形
成用フォトマスクまたはレチクルのマスクパターン構
成。
たゲート電極形成用フォトマスクまたはレチクルを利用
したGOLD構造多結晶シリコンTFTの形成法。
たゲート電極形成用フォトマスクまたはレチクルを利用
したGOLD構造及びLDD構造とシングルドレイン構
造多結晶シリコンTFTの回路毎形成法。
たゲート電極形成用フォトマスクまたはレチクルを利用
した液晶ディスプレイ製造法(1)。
たゲート電極形成用フォトマスクまたはレチクルを利用
した液晶ディスプレイ製造法(2)。
たゲート電極形成用フォトマスクまたはレチクルを利用
した液晶ディスプレイ製造法(3)。
たゲート電極形成用フォトマスクまたはレチクルを利用
した液晶ディスプレイ製造法(4)。
したゲート電極形成用フォトマスクまたはレチクルのマ
スクパターン構成。
したゲート電極形成用フォトマスクまたはレチクルを適
用したGOLD構造多結晶シリコンTFTの形成法。
したゲート電極形成用フォトマスクまたはレチクルを適
用したGOLD構造とLDD構造とシングルドレイン構
造多結晶シリコンTFTの回路毎形成法。
したゲート電極形成用フォトマスクまたはレチクルを適
用したGOLD構造とLDD構造とシングルドレイン構
造多結晶シリコンTFTの回路毎形成法(簡便プロセ
ス)。
置したゲート電極形成用フォトマスクまたはレチクルを
適用した液晶ディスプレイ製造法(1)。
置したゲート電極形成用フォトマスクまたはレチクルを
適用した液晶ディスプレイ製造法(2)。
置したゲート電極形成用フォトマスクまたはレチクルを
適用した液晶ディスプレイ製造法(3)。
置したゲート電極形成用フォトマスクまたはレチクルを
適用した液晶ディスプレイ製造法(4)。
したゲート電極形成用フォトマスクまたはレチクルを適
用した液晶ディスプレイ製造法(5)。
したゲート電極形成用フォトマスクまたはレチクルを利
用したGOLD構造及びLDD構造とシングルドレイン
構造多結晶シリコンTFTの回路毎形成法。
後) 1009 :高濃度不純物領域(n+領域) 1010 :低濃度不純物領域(n−領域) 1010a:Lov領域 1010b:Loff領域 1011 :ゲート電極(第2のドライエッチング処理後) 1012 :ゲート絶縁膜(第2のドライエッチング処理
後) 1101 :ガラス基板 1102 :多結晶シリコン膜 1103 :ゲート絶縁膜 1104 :ゲート電極膜 1105 〜1107 :現像後レジストパターン 1108 〜1110 :ドライエッチング後レジストパターン 1111 〜1113 :ゲート電極(第1のドライエッチング処
理後) 1114 〜1116 :ゲート絶縁膜(第1のドライエッチング
処理後) 1117 :高濃度不純物領域(n+領域) 1118 :低濃度不純物領域(n−領域) 1118a:Lov領域 1118b:Loff領域 1119 :高濃度不純物領域(n+領域) 1120 :低濃度不純物領域(n−領域) 1121 :高濃度不純物領域(n+領域) 1122 〜1124 :ゲート電極(第2のドライエッチング処
理後) 1125 〜1127 :レジストパターン 1128 :ゲート電極(第3のドライエッチング処理後) 1201 :ガラス基板 1202 :多結晶シリコン膜 1203 :ゲート絶縁膜 1204 :ゲート電極膜 1205 〜1207 :現像後レジストパターン 1208 〜1210 :ドライエッチング後レジストパターン 1211 〜1213 :ゲート電極(第1のドライエッチング処
理後) 1214 〜1216 :ゲート絶縁膜(第1のドライエッチング
処理後) 1217 :高濃度不純物領域(n+領域)1218 :低
濃度不純物領域(n−領域) 1218a:Lov領域 1218b:Loff領域 1219 :高濃度不純物領域(n+領域) 1220 :低濃度不純物領域(n−領域) 1221 :高濃度不純物領域(n+領域) 1222 〜1224 :ゲート電極(第2のドライエッチング処
理後) 1301 :ガラス基板 1302 :多結晶シリコン膜 1303 :ゲート絶縁膜(酸化窒化シリコン膜) 1304 :ゲート電極膜 1305 :現像後レジストパターン 1306 :現像後レジストパターン 1307 :ドライエッチング後レジストパターン 1308 :ゲート電極 1309 :ゲート絶縁膜(酸化窒化シリコン膜) 1310 :ドライエッチング後レジストパターン 1311 :ゲート電極 1312 :ゲート絶縁膜(酸化窒化シリコン膜) 1313 :低濃度不純物領域(n−領域) 1314 :低濃度不純物領域(n−領域) 1315 :レジストパターン 1316 :高濃度不純物領域(n+領域) 1317 :低濃度不純物領域(n−領域) 1318 :高濃度不純物領域(n+領域) 1319 :低濃度不純物領域(n−領域) 1320 :高濃度不純物領域(n+領域) 1401 :GOLD構造形成領域 1402 :LDD構造形成領域 1403 :シングルドレイン構造形成領域 1501 :GOLD構造形成領域 1502 :LDD構造形成領域 1503 :シングルドレイン構造形成領域 1701 :ガラス基板 1702 :下地膜 1702a:第1層目の酸化窒化シリコン膜 1702b:第2層目の酸化窒化シリコン膜 1703 〜1707 :半導体層(多結晶シリコン膜) 1708 :ゲート絶縁膜(酸化窒化シリコン膜) 1709 :ゲート電極膜(TaN膜) 1710a〜1715a:現像後レジストパターン 1710b〜1715b:ドライエッチング後レジストパターン 1716 :ゲート絶縁膜(第1のドライエッチング処理
後) 1717 〜1720 :ゲート電極(第1のドライエッチング処
理後) 1721 〜1722 :電極(第1のドライエッチング処理後) 1723 〜1727 :高濃度不純物領域(n+領域) 1728 〜1731 :低濃度不純物領域(n−領域) 1728a〜1730a:Lov領域 1728b〜1730b:Loff領域 1732 〜1735 : ゲート電極(第2のドライエッチング
処理後) 1736 〜1737 :電極(第2のドライエッチング処理後) 1738 :ゲート絶縁膜(第2のドライエッチング処理
後) 1739 〜1742 :レジストパターン 1743 :ゲート電極(第3のドライエッチング処理後) 1744 〜1746 :レジストパターン 1747 :高濃度不純物領域(p+領域) 1748 :低濃度不純物領域(p−領域) 1749 :高濃度不純物領域(p+領域) 1750 :第1の層間絶縁膜(酸化窒化シリコン膜) 1751 :第2の層間絶縁膜(アクリル樹脂膜) 1752 〜1757 :金属配線 1758 :接続電極 1759 :ゲート配線 1760 〜1761 :接続電極 1762 :画素電極(ITO等) 1801 :nチャネル型TFT 1802 :pチャネル型TFT 1803 :nチャネル型TFT 1804 :画素TFT 1805 :保持容量 1806 :駆動回路 1807 :画素領域
Claims (24)
- 【請求項1】 半導体層上に絶縁膜を介して導電膜を形
成する第1の工程と、前記導電膜上に、回折格子パター
ンを有するフォトマスク又はレチクルを使用して中央部
より端部に膜厚の薄い領域を有するレジストパターンを
形成する第2の工程と、エッチングを行って、中央部よ
り端部に膜厚の薄い領域を有するゲート電極を形成する
第3の工程と、前記ゲート電極をマスクとして前記半導
体層に不純物元素を注入して、前記ゲート電極の外側の
第1の不純物領域と、前記ゲート電極の膜厚の薄い領域
と重なる第2の不純物領域とを形成する第4の工程と、
を有することを特徴とする半導体装置の製造方法。 - 【請求項2】 半導体基板上に絶縁膜を介して導電膜を
形成する第1の工程と、前記導電膜上に、回折格子パタ
ーンを有するフォトマスク又はレチクルを使用して中央
部より端部に膜厚の薄い領域を有するレジストパターン
を形成する第2の工程と、エッチングを行って、中央部
より端部に膜厚の薄い領域を有するゲート電極を形成す
る第3の工程と、前記ゲート電極をマスクとして前記半
導体基板に不純物元素を注入して、前記ゲート電極の外
側の第1の不純物領域と、前記ゲート電極の膜厚の薄い
領域と重なる第2の不純物領域とを形成する第4の工程
と、を有することを特徴とする半導体装置の製造方法。 - 【請求項3】 第1の半導体層および第2の半導体層上
に絶縁膜を介して導電膜を形成する第1の工程と、前記
第1の半導体層の上方の前記導電膜上に矩形状のレジス
トパターンを形成し、かつ、前記第2の半導体層の上方
の前記導電膜上に回折格子パターンを有するフォトマス
ク又はレチクルを使用して中央部より端部に膜厚の薄い
領域を有するレジストパターンを形成する第2の工程
と、ドライエッチングを行って、前記第1の半導体層の
上方に矩形状の第1のゲート電極を形成し、かつ、前記
第2の半導体層の上方に中央部より端部に膜厚の薄い領
域を有する第2のゲート電極を形成する第3の工程と、
前記第1のゲート電極および前記第2のゲート電極とを
マスクとして前記第1の半導体層および前記第2の半導
体層に不純物元素を注入して、前記第1のゲート電極の
外側に第1の不純物領域を形成し、かつ、前記第2のゲ
ート電極の外側に第2の不純物領域と前記第2のゲート
電極の膜厚の薄い領域と重なる第3の不純物領域とを形
成する第4の工程と、を有することを特徴とする半導体
装置の製造方法。 - 【請求項4】 半導体基板上に絶縁膜を介して導電膜を
形成する第1の工程と、前記導電膜上に矩形状のレジス
トパターンと、回折格子パターンを有するフォトマスク
又はレチクルを使用して中央部より端部に膜厚の薄い領
域を有するレジストパターンとを形成する第2の工程
と、ドライエッチングを行って、矩形状の第1のゲート
電極と中央部より端部に膜厚の薄い領域を有する第2の
ゲート電極とを形成する第3の工程と、前記第1のゲー
ト電極と前記第2のゲート電極とをマスクとして前記半
導体基板に不純物元素を注入して、前記第1のゲート電
極の外側に第1の不純物領域を形成し、かつ、前記第2
のゲート電極の外側に第2の不純物領域と前記第2のゲ
ート電極の膜厚の薄い領域と重なる第3の不純物領域と
を形成する第4の工程と、を有することを特徴とする半
導体装置の製造方法。 - 【請求項5】 第1の半導体層および第2の半導体層上
に絶縁膜を介して導電膜を形成する第1の工程と、前記
第1の半導体層の上方の前記導電膜上に矩形状のレジス
トパターンを形成し、かつ、前記第2の半導体層の上方
の前記導電膜上に回折格子パターンを有するフォトマス
ク又はレチクルを使用して中央部より端部に膜厚の薄い
領域を有するレジストパターンを形成する第2の工程
と、ドライエッチングを行って、前記第1の半導体層の
上方に矩形状の第1のゲート電極を形成し、かつ、前記
第2の半導体層の上方に中央部より端部に膜厚の薄い領
域を有する第2のゲート電極を形成する第3の工程と、
前記第1のゲート電極および前記第2のゲート電極とを
マスクとして前記第1の半導体層および前記第2の半導
体層に不純物元素を注入して、前記第1のゲート電極の
外側に第1の不純物領域を形成し、かつ、前記第2のゲ
ート電極の外側に第2の不純物領域を形成する第4の工
程と、前記矩形状のレジストパターンと前記中央部より
端部に膜厚の薄い領域を有するレジストパターンとを除
去する第5の工程と、前記第1のゲート電極を覆ってレ
ジストパターンを形成する第6の工程と、前記レジスト
パターンおよび前記第2のゲート電極をマスクとして前
記第1の半導体層および前記第2の半導体層に前記不純
物元素を注入して、前記レジストパターンの外側に第3
の不純物領域を形成し、かつ、前記第2のゲート電極の
外側に第4の不純物領域と前記第2のゲート電極の膜厚
の薄い領域と重なる第5の不純物領域とを形成する第7
の工程と、を有することを特徴とする半導体装置の製造
方法。 - 【請求項6】 半導体基板上に絶縁膜を介して導電膜を
形成する第1の工程と、前記導電膜上に矩形状のレジス
トパターンと、回折格子パターンを有するフォトマスク
又はレチクルを使用して中央部より端部に膜厚の薄い領
域を有するレジストパターンとを形成する第2の工程
と、ドライエッチングを行って、矩形状の第1のゲート
電極と、中央部より端部に膜厚の薄い領域を有する第2
のゲート電極とを形成する第3の工程と、前記第1のゲ
ート電極と前記第2のゲート電極とをマスクとして前記
半導体基板に不純物元素を注入して、前記第1のゲート
電極の外側に第1の不純物領域を形成し、かつ、前記第
2のゲート電極の外側に第2の不純物領域を形成する第
4の工程と、前記矩形状のレジストパターンと前記中央
部より端部に膜厚の薄い領域を有するレジストパターン
とを除去する第5の工程と、前記第1のゲート電極を覆
ってレジストパターンを形成する第6の工程と、前記レ
ジストパターンおよび前記第2のゲート電極とをマスク
として前記半導体基板に前記不純物元素を注入して、前
記レジストパターンの外側に第3の不純物領域を形成
し、かつ、前記第2のゲート電極の外側に第4の不純物
領域と前記第2のゲート電極の膜厚の薄い領域と重なる
第5の不純物領域とを形成する第7の工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項7】 請求項1乃至6に於いて、前記回折格子
パターンとして、複数のスリット部が用いられることを
特徴とする半導体装置の製造方法。 - 【請求項8】 半導体層上に絶縁膜を介して導電膜を形
成する第1の工程と、前記導電膜上に、半透膜を有する
フォトマスク又はレチクルを使用して中央部より端部に
膜厚の薄い領域を有するレジストパターンを形成する第
2の工程と、エッチングを行って、中央部より端部に膜
厚の薄い領域を有するゲート電極を形成する第3の工程
と、前記ゲート電極をマスクとして前記半導体層に不純
物元素を注入して、前記ゲート電極の外側の第1の不純
物領域と、前記ゲート電極の膜厚の薄い領域と重なる第
2の不純物領域とを形成する第4の工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項9】 半導体基板上に絶縁膜を介して導電膜を
形成する第1の工程と、前記導電膜上に、半透膜を有す
るフォトマスク又はレチクルを使用して中央部より端部
に膜厚の薄い領域を有するレジストパターンを形成する
第2の工程と、エッチングを行って、中央部より端部に
膜厚の薄い領域を有するゲート電極を形成する第3の工
程と、前記ゲート電極をマスクとして前記半導体基板に
不純物元素を注入して、前記ゲート電極の外側の第1の
不純物領域と、前記ゲート電極の膜厚の薄い領域と重な
る第2の不純物領域とを形成する第4の工程と、を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項10】 第1の半導体層および第2の半導体層
上に絶縁膜を介して導電膜を形成する第1の工程と、前
記第1の半導体層の上方の導電膜上に矩形状のレジスト
パターンを形成し、かつ、前記第2の半導体層の上方の
導電膜上に半透膜を有するフォトマスク又はレチクルを
使用して中央部より端部に膜厚の薄い領域を有するレジ
ストパターンを形成する第2の工程と、ドライエッチン
グを行って、前記第1の半導体層の上方に矩形状の第1
のゲート電極を形成し、かつ、前記第2の半導体層の上
方に中央部より端部に膜厚の薄い領域を有する第2のゲ
ート電極を形成する第3の工程と、前記第1のゲート電
極および前記第2のゲート電極とをマスクとして前記第
1の半導体層および前記第2の半導体層に不純物元素を
注入して、前記第1のゲート電極の外側に第1の不純物
領域を形成し、かつ、前記第2のゲート電極の外側に第
2の不純物領域と前記第2のゲート電極の膜厚の薄い領
域と重なる第3の不純物領域とを形成する第4の工程
と、を有することを特徴とする半導体装置の製造方法。 - 【請求項11】 半導体基板上に絶縁膜を介して導電膜
を形成する第1の工程と、前記導電膜上に矩形状のレジ
ストパターンと、半透膜を有するフォトマスク又はレチ
クルを使用して中央部より端部に膜厚の薄い領域を有す
るレジストパターンとを形成する第2の工程と、ドライ
エッチングを行って、矩形状の第1のゲート電極と中央
部より端部に膜厚の薄い領域を有する第2のゲート電極
とを形成する第3の工程と、前記第1のゲート電極と前
記第2のゲート電極とをマスクとして前記半導体基板に
不純物元素を注入して、前記第1のゲート電極の外側に
第1の不純物領域を形成し、かつ、前記第2のゲート電
極の外側に第2の不純物領域と前記第2のゲート電極の
膜厚の薄い領域と重なる第3の不純物領域とを形成する
第4の工程と、を有することを特徴とする半導体装置の
製造方法。 - 【請求項12】 第1の半導体層および第2の半導体層
上に絶縁膜を介して導電膜を形成する第1の工程と、前
記第1の半導体層の上方の前記導電膜上に矩形状のレジ
ストパターンを形成し、かつ、前記第2の半導体層の上
方の前記導電膜上に半透膜を有するフォトマスク又はレ
チクルを使用して中央部より端部に膜厚の薄い領域を有
するレジストパターンを形成する第2の工程と、ドライ
エッチングを行って、前記第1の半導体層の上方に矩形
状の第1のゲート電極を形成し、かつ、前記第2の半導
体層の上方に中央部より端部に膜厚の薄い領域を有する
第2のゲート電極を形成する第3の工程と、前記第1の
ゲート電極および前記第2のゲート電極とをマスクとし
て前記第1の半導体層および前記第2の半導体層に不純
物元素を注入して、前記第1のゲート電極の外側に第1
の不純物領域を形成し、かつ、前記第2のゲート電極の
外側に第2の不純物領域を形成する第4の工程と、前記
矩形状のレジストパターンと前記中央部より端部に膜厚
の薄い領域を有するレジストパターンとを除去する第5
の工程と、前記第1のゲート電極を覆ってレジストパタ
ーンを形成する第6の工程と、前記レジストパターンお
よび前記第2のゲート電極をマスクとして前記第1の半
導体層および前記第2の半導体層に前記不純物元素を注
入して、前記レジストパターンの外側に第3の不純物領
域を形成し、かつ、前記第2のゲート電極の外側に第4
の不純物領域と前記第2のゲート電極の膜厚の薄い領域
と重なる第5の不純物領域とを形成する第7の工程と、
を有することを特徴とする半導体装置の製造方法。 - 【請求項13】 半導体基板上に絶縁膜を介して導電膜
を形成する第1の工程と、前記導電膜上に矩形状のレジ
ストパターンと、半透膜を有するフォトマスク又はレチ
クルを使用して中央部より端部に膜厚の薄い領域を有す
るレジストパターンとを形成する第2の工程と、ドライ
エッチングを行って、矩形状の第1のゲート電極と、中
央部より端部に膜厚の薄い領域を有する第2のゲート電
極とを形成する第3の工程と、前記第1のゲート電極と
前記第2のゲート電極とをマスクとして前記半導体基板
に不純物元素を注入して、前記第1のゲート電極の外側
に第1の不純物領域を形成し、かつ、前記第2のゲート
電極の外側に第2の不純物領域を形成する第4の工程
と、前記矩形状のレジストパターンと前記中央部より端
部に膜厚の薄い領域を有するレジストパターンとを除去
する第5の工程と、前記第2のゲート電極を覆ってレジ
ストパターンを形成する第6の工程と、前記レジストパ
ターンおよび前記第1のゲート電極とをマスクとして前
記半導体基板に前記不純物元素を注入して、前記レジス
トパターンの外側に第3の不純物領域を形成し、かつ、
前記第2のゲート電極の外側に第4の不純物領域と前記
第2のゲート電極の膜厚の薄い領域と重なる第5の不純
物領域とを形成する第7の工程と、を有することを特徴
とする半導体装置の製造方法。 - 【請求項14】 請求項8乃至12に於いて、前記半透
膜を透過することにより前記露光光の位相が一波長ずれ
ることを特徴とする半導体装置の製造方法。 - 【請求項15】 半導体層上に絶縁膜を介して導電膜を
形成する第1の工程と、前記導電膜上に光強度低減手段
を有するフォトマスク又はレチクルを使用して、中央部
より端部に膜厚の薄い領域を有するレジストパターンを
形成する第2の工程と、第1のエッチングを行って、中
央部より端部に膜厚の薄い領域を有するゲート電極を形
成する第3の工程と、前記ゲート電極をマスクとして前
記半導体層に不純物元素を注入して、前記ゲート電極の
外側に第1の不純物領域と前記ゲート電極の膜厚の薄い
領域と重なる第2の不純物領域とを形成する第4の工程
と、第2のエッチングを行って、前記ゲート電極の端部
を後退させる第5の工程と、を有することを特徴とする
半導体装置の製造方法。 - 【請求項16】 半導体基板上に絶縁膜を介して導電膜
を形成する第1の工程と、前記導電膜上に光強度低減手
段を有するフォトマスク又はレチクルを使用して、中央
部より端部に膜厚の薄い領域を有するレジストパターン
を形成する第2の工程と、第1のエッチングを行って、
中央部より端部に膜厚の薄い領域を有するゲート電極を
形成する第3の工程と、前記ゲート電極をマスクとして
前記半導体基板に不純物元素を注入して、前記ゲート電
極の外側に第1の不純物領域と前記ゲート電極の膜厚の
薄い領域と重なる第2の不純物領域とを形成する第4の
工程と、第2のエッチングを行って、前記ゲート電極の
端部を後退させる第5の工程と、を有することを特徴と
する半導体装置の製造方法。 - 【請求項17】 第1の半導体層および第2の半導体層
上に絶縁膜を介して導電膜を形成する第1の工程と、前
記第1の半導体層の上方の前記導電膜上に矩形状のレジ
ストパターンを形成し、かつ、前記第2の半導体層の上
方の前記導電膜上に光強度低減手段を有するフォトマス
ク又はレチクルを使用して中央部より端部に膜厚の薄い
領域を有するレジストパターンを形成する第2の工程
と、第1のドライエッチングを行って、前記第1の半導
体層の上方に矩形状の第1のゲート電極と、前記第2の
半導体層の上方に中央部より端部に膜厚の薄い領域を有
する第2のゲート電極とを形成する第3の工程と、前記
第1のゲート電極および前記第2のゲート電極をマスク
として前記第1の半導体層および前記第2の半導体層に
不純物元素を注入して、前記第1のゲート電極の外側に
第1の不純物領域を形成し、かつ、前記第2のゲート電
極の膜厚の薄い領域と重なる第2の不純物領域と、前記
第2のゲート電極の外側に第3の不純物領域とを形成す
る第4の工程と、第2のドライエッチングを行って、前
記第2のゲート電極の端部を後退させる第5の工程と、
を有することを特徴とする半導体装置の製造方法。 - 【請求項18】 半導体基板上に絶縁膜を介して導電膜
を形成する第1の工程と、前記導電膜上に矩形状のレジ
ストパターンと、光強度低減手段を有するフォトマスク
又はレチクルを使用して中央部より端部に膜厚の薄い領
域を有するレジストパターンを形成する第2の工程と、
第1のドライエッチングを行って、矩形状の第1のゲー
ト電極と、中央部より端部に膜厚の薄い領域を有する第
2のゲート電極とを形成する第3の工程と、前記第1の
ゲート電極および前記第2のゲート電極をマスクとして
前記半導体基板に不純物元素を注入して、前記第1のゲ
ート電極の外側に第1の不純物領域を形成し、かつ、前
記第2のゲート電極の膜厚の薄い領域と重なる第2の不
純物領域と、前記第2のゲート電極の外側に第3の不純
物領域とを形成する第4の工程と、第2のドライエッチ
ングを行って、前記第2のゲート電極の端部を後退させ
る第5の工程と、を有することを特徴とする半導体装置
の製造方法。 - 【請求項19】 第1の半導体層および第2の半導体層
上に絶縁膜を介して導電膜を形成する第1の工程と、光
強度低減手段を有するフォトマスク又はレチクルを使用
して、前記第1の半導体層の上方の前記導電膜上に端部
に第1の幅の膜厚の薄い領域を有する第1のレジストパ
ターンを形成し、前記第2の半導体層の上方の前記導電
膜上に端部に第2の幅の膜厚の薄い領域を有する第2の
レジストパターンを形成する第2の工程と、第1のドラ
イエッチングを行って、端部に第1の幅の膜厚の薄い領
域を有する第1のゲート電極と、端部に第2の幅の膜厚
の薄い領域を有する第2のゲート電極とを形成する第3
の工程と、前記第1のレジストパターンおよび前記第2
のレジストパターンを除去する第4の工程と、前記第1
のゲート電極および前記第2のゲート電極をマスクとし
て前記第1の半導体層および前記第2の半導体層に不純
物元素を注入して、前記第1のゲート電極の外側に第1
の不純物領域と前記第1のゲート電極の膜厚の薄い領域
と重なる第2の不純物領域とを形成し、かつ、前記第2
のゲート電極の外側に第3の不純物領域と前記第2のゲ
ート電極の膜厚の薄い領域と重なる第4の不純物領域と
を形成する第5の工程と、第2のドライエッチングを行
って、前記第1のゲート電極および前記第2のゲート電
極の端部を後退させる第6の工程と、前記第2のゲート
電極を開孔領域とするレジストパターンを形成する第7
の工程と、第3のドライエッチングを行って、前記第2
のゲート電極の端部を後退させる第8の工程と、を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項20】 半導体基板上に絶縁膜を介して導電膜
を形成する第1の工程と、前記導電膜上に矩形状の第1
のレジストパターンと、光強度低減手段を有するフォト
マスク又はレチクルを使用して、中央部より端部に膜厚
の薄い領域を有する第2のレジストパターンを形成する
第2の工程と、第1のドライエッチングを行って、矩形
状の第1のゲート電極と、中央部より端部に膜厚の薄い
領域を有する第2のゲート電極を形成する第3の工程
と、前記第1のレジストパターンおよび前記第2のレジ
ストパターンを除去する第4の工程と、前記第1のゲー
ト電極および前記第2のゲート電極をマスクとして前記
半導体基板に不純物元素を注入して、前記第1のゲート
電極の外側に第1の不純物領域を形成し、かつ、前記第
2のゲート電極の外側に第2の不純物領域と、前記第2
のゲート電極の膜厚の薄い領域と重なる第3の不純物領
域とを形成する第5の工程と、第2のドライエッチング
を行って、前記第2のゲート電極の端部を後退させる第
6の工程と、を有することを特徴とする半導体装置の製
造方法。 - 【請求項21】 請求項19または20に於いて、前記
第1の幅と前記第2の幅は同じ幅とすることを特徴とす
る半導体装置の製造方法。 - 【請求項22】 請求項15乃至20に於いて、前記光
強度低減手段はマスクパターン端部に配置され、マスク
パターンの端部に近付くに伴い、透過率が増加すること
を特徴とする半導体装置の製造方法。 - 【請求項23】 請求項15乃至20に於いて、前記光
強度低減手段として複数のスリット部を有する回折格子
パターン又は半透膜を用いていることを特徴とする半導
体装置の製造方法。 - 【請求項24】 請求項1または請求項2または請求項
8または請求項9または請求項15または請求項16に
於いて、前記エッチングとして、ドライエッチングを適
用することを特徴とする半導体装置の製造方法。
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