JP2002151523A

JP2002151523A - 半導体装置の製造方法

Info

Publication number: JP2002151523A
Application number: JP2001244237A
Authority: JP
Inventors: Hideto Onuma; 英人大沼; Ichiro Uehara; 一郎上原
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-08-11
Filing date: 2001-08-10
Publication date: 2002-05-24
Anticipated expiration: 2021-08-10
Also published as: JP4954401B2

Abstract

(57)【要約】【課題】半導体装置に於けるＬＤＤ構造とＧＯＬＤ構
造の形成は、従来、ゲート電極をマスクにセルフアライ
ンで形成しているが、ゲート電極が２層構造となる場合
が多く、成膜工程とエッチング工程が複雑になる。また
ドライエッチング等のプロセスのみでＬＤＤ構造及びＧ
ＯＬＤ構造の形成を行っている為、トランジスタ構造が
全て同一構造となり、回路毎にＬＤＤ構造とＧＯＬＤ構
造及びシングルドレイン構造を別々に形成することが困
難である。【解決手段】回折格子パターン或いは半透膜から成る
光強度低減機能を有する補助パターンを設置したフォト
マスク或いはレチクルをゲート電極形成用フォトリソグ
ラフィ工程に適用することにより、ドライエッチング及
びイオン注入工程を通し、回路毎にＧＯＬＤ構造及びＬ
ＤＤ構造及びシングルドレイン構造のトランジスタを簡
単に形成することができることを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴと略記）及びＭＯＳトランジスタで構成
された回路を有する半導体装置の製造法に関するもので
ある。半導体装置としては、例えばＴＦＴで構成された
液晶ディスプレイ及びＥＬ（エレクトロルミネッセン
ス）ディスプレイ等の電気光学装置があり、ＭＯＳトラ
ンジスタで構成されたＬＳＩがある。

【０００２】

【従来の技術】近年、ＴＦＴを利用したアクティブマト
リクス型の液晶ディスプレイ技術が注目されている。ア
クティブマトリクス表示はパッシブマトリクス表示に比
べ、応答速度、視野角、コントラストの点で有利な為、
現在のノートパソコン、液晶テレビ等の主流になってい
る。

【０００３】ＴＦＴは、非晶質シリコンまたは多結晶シ
リコンをチャネル層（チャネル形成領域）とするものが
一般的である。特に低温プロセス（一般に６００℃以
下）のみで製造される多結晶シリコンＴＦＴは、低価格
化、大面積化と同時に、電子または正孔が大きな電界移
動度を有する為、液晶ディスプレイに用いた場合、画素
用トランジスタだけでなく周辺回路であるドライバーの
一体化が達成できる特徴があり、各液晶ディスプレイメ
ーカーで開発が進められてきた。

【０００４】しかし、多結晶シリコンＴＦＴの場合、連
続駆動させると移動度やオン電流（ＴＦＴがオン状態の
場合に流れる電流）の低下及びオフ電流（ＴＦＴがオフ
状態の場合に流れる電流）の増加等の信頼性上の劣化現
象が観測されることがあり、信頼性上大きな問題となる
場合がある。この現象はホットキャリア現象と呼ばれて
おり、ドレイン近傍の高電界により発生したホットキャ
リアの仕業であることが知られている。

【０００５】ところで、このホットキャリア現象は、最
初にＭＯＳトランジスタに於いて発見された現象であ
る。この為、ホットキャリア対策として、これまで様々
な基礎検討が行われてきており、設計ルール１．５μm
以下のＭＯＳトランジスタでは、ドレイン近傍の高電界
によるホットキャリア現象の対策として、ＬＤＤ（Ligh
tly Doped Drain）構造が採用されている。ＬＤＤ構造
では、ゲート側壁のサイドウォールを利用してドレイン
領域の端部に低濃度不純物領域（ｎ−領域またはｐ−領
域）を設け、チャネル形成領域とドレイン領域の接合部
における不純物濃度に傾斜を持たせることによりドレイ
ン近傍の電界集中を緩和している。

【０００６】しかし、ＬＤＤ構造の場合、シングルドレ
イン構造に比べると、ドレイン耐圧はかなり向上する
が、低濃度不純物領域（ｎ−領域またはｐ−領域）の抵
抗が大きい為、ドレイン電流が減少するという難点が有
る。また、サイドウォールの真下に高電界領域が存在
し、そこで衝突電離が最大になり、ホットエレクトロン
がサイドウォールに注入される為、低濃度不純物領域
（ｎ−領域またはｐ−領域）が空乏化し、更に抵抗が増
加するＬＤＤ特有の劣化モードが問題になっている。チ
ャネル長の縮小に伴い、以上の問題が顕在化してきた
為、０．５μm以下のＭＯＳトランジスタでは、この問
題を克服する構造として、ゲート電極の端部にオーバー
ラップして低濃度不純物領域（ｎ−領域）を形成するＧ
ＯＬＤ（Gate-drainOverlapped LDD）構造が考案され
採用されている。

【０００７】多結晶シリコンＴＦＴに於いても、ＭＯＳ
トランジスタと同様にドレイン近傍の高電界を緩和する
目的で、ＬＤＤ構造及びＧＯＬＤ構造の採用が検討され
ている。ＬＤＤ構造の場合は、ゲート電極の外側領域に
対応する多結晶シリコン層に低濃度不純物領域（ｎ−領
域またはｐ−領域）とその更に外側にソース及びドレイ
ン領域となる高濃度不純物領域（ｎ＋領域またはｐ＋領
域）を形成しており、オフ電流値を抑える効果は高い
が、ドレイン近傍の電界緩和によるホットキャリア対策
効果は小さいという特徴がある。一方、ＧＯＬＤ構造の
場合は、ＬＤＤ構造の低濃度不純物領域（ｎ−領域また
はｐ−領域）がゲート電極の端部とオーバーラップさせ
て形成されており、ＬＤＤ構造に比べホットキャリア対
策効果は大きいが、オフ電流値が大きくなるという点が
難点である。

【０００８】

【発明が解決しようとする課題】多結晶シリコンＴＦＴ
及びＭＯＳトランジスタに於けるＬＤＤ構造とＧＯＬＤ
構造のソースドレイン領域となる高濃度不純物領域（ｎ
＋領域またはｐ＋領域）及びその内側の低濃度不純物領
域（ｎ−領域またはｐ−領域）の形成は、従来、ゲート
電極をマスクにセルフアラインで形成しており、フォト
リソグラフィ工程の増加を抑制できる利点があるが、ゲ
ート電極を２層構造として形成させると、一層構造の場
合より容易に作製できるため、２層構造とする場合が多
い。しかしながら、ゲート電極を２層構造とすると、成
膜工程とエッチング工程が複雑になるという課題があ
る。

【０００９】また、半導体装置には様々な回路が内包さ
れており、回路によってはホットキャリア対策効果に優
れたＧＯＬＤ構造が適している場合もあれば、オフ電流
値の小さいＬＤＤ構造が適している場合もあり、場合に
よっては、シングルドレイン構造が適している場合もあ
る。ＬＤＤ構造及びＧＯＬＤ構造の形成は、ドライエッ
チング等のプロセスのみで形成する為、半導体装置にお
けるトランジスタの構造が全て同一構造となり、回路毎
にシングルドレイン構造とＬＤＤ構造及びＧＯＬＤ構造
を別々に形成することができないという課題がある。

【００１０】また、ＧＯＬＤ構造に於いては、低濃度不
純物領域（ｎ−領域またはｐ−領域）の長さが、基本的
にサイドエッチング等のエッチングにより形成される第
１層目のゲート電極膜のみが存在する領域で決まる為、
低濃度不純物領域（ｎ−領域またはｐ−領域）の長さに
制約が生じ、またはその長さを十分に確保できない等の
課題が有る。

【００１１】本発明は、上記課題を解決することのでき
る半導体装置の製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】フォトリソグラフィ工程
で使用されるゲート電極形成用フォトマスクまたはレチ
クルに於いて、ゲート電極形成用マスクパターンの片側
または両側の端部に、露光光の光強度を低減する機能を
有するパターン（本明細書中ではこのパターンを補助パ
ターンと呼ぶ。）を設置する。前記補助パターンでの露
光光の光強度の低減機能を有する具体的パターンとして
は、露光装置の解像限界以下のラインおよびスペースか
ら成るスリット部を有する回折格子パターンと露光光の
透過率を低減する半透膜が考えられる。回折格子パター
ンの場合は、スリット（スペース）部のピッチとスリッ
ト幅を調整することにより、透過光の光強度を調整する
ことができる。一方の半透膜の場合は、半透膜の透過率
を調整することにより、透過光の光強度を調整すること
ができる。

【００１３】また、本発明の他の構成として、前記補助
パターンでの透過率は一様でなく傾斜しており、ゲート
電極形成用マスクパターンからの距離に比例して、透過
率が高濃度不純物領域に近付くに従って徐々に増加する
様に構成されている。この構成において、回折格子パタ
ーンは、スリット部のピッチとスリット幅の調整により
透過光の光強度の調整が可能であり、ゲート電極形成用
マスクパターン端部からの距離に比例して、透過率を増
加させる為、スリット幅が徐々に大きくなる構造となっ
ている。また、半透膜に於いては、半透膜の膜厚または
透過率自体の調整により透過光の光強度の調整が可能で
あり、ゲート電極形成用マスクパターン端部からの距離
に比例して、半透膜の膜厚が徐々に薄くなるか、または
半透膜の透過率自体が徐々に増加する構造となってい
る。

【００１４】また、本発明においてのフォトリソグラフ
ィ工程で使用されるレジストはネガ型レジストが適用困
難である為、当該ゲート電極形成用フォトマスクまたは
レチクルのパターン構成は、ポジ型レジストを前提にし
ている。

【００１５】なお、ポジ型レジストとは、露光光の照射
領域が現像液に可溶化するタイプのレジストのことで、
ネガ型レジストとは、露光光の照射領域が現像液に不溶
化するタイプのレジストのことである。

【００１６】前記ゲート電極形成用フォトマスクまたは
レチクルを用いて露光する場合、ゲート電極形成用マス
クパターンの主パターンの領域は、遮光部である為に光
強度はゼロであり、前記補助パターンの更に外側の領域
は透光部である為、光強度は１００％である。一方、遮
光部と透光部の境界領域である前記補助パターン領域で
は、光強度が１０〜７０％の範囲で調整されている。そ
して、前記ゲート電極形成用のフォトマスクまたはレチ
クルをフォトリソグラフィ工程に適用することにより、
現像後レジストパターンの片側または両側の端部の現像
後のレジスト膜厚が、通常のレジスト膜厚に比べ１０〜
６０％の範囲で薄く形成される。従って、レジストパタ
ーンの両側の端部が薄く形成された場合には、凸形状の
レジストパターンが形成される。また、前記補助パター
ンでの透過率は一様でなく傾斜している場合には、現像
後レジストパターンの片側または両側の端部に於ける膜
厚が、通常に比べ１０〜６０％の範囲内で薄く形成さ
れ、且つ端部に近付く程、レジスト膜厚が徐々に薄くな
るテーパー形状領域を有したレジストパターン形状が形
成されている。

【００１７】ところで、ステッパ等の縮小投影露光装置
を使用する単波長露光は、露光光の位相が或る程度揃っ
ているパーシャルコヒーレント光である為、補助パター
ンとして半透膜を適用すると、半透膜がハ−フトーン型
位相シフタとして作用することが考えられる。この場合
は、隣接する露光光との間の位相が１８０°程度に反転
しない様に半透膜の膜厚の調整に注意が必要であり、で
きれば３６０°程度になる様に調整する。従って、縮小
投影露光装置に適用されるレチクルの場合には、補助パ
ターンとして、半透膜を適用する上に於いて、位相シフ
ト量と透過率の両方を考慮して、半透膜の膜厚を調整す
る。

【００１８】また、本発明のフォトリソグラフィ工程に
於いては、ポジ型レジストのみを前提にしていることは
既に述べたが、ここではその理由について説明する。ネ
ガ型レジストの場合はポジ型レジストと逆に、ゲート電
極形成用フォトマスクまたはレチクルの主パターン領域
が透光部で、補助パターンの外側の領域が遮光部であ
り、補助パターン領域が光強度調整部（光強度を１０〜
７０％程度の範囲で調整）のパターン構成となってい
る。前記パターン構成を有するフォトマスクまたはレチ
クルを用いて、ネガ型レジストを露光した場合、補助パ
ターン領域にはレジストパターン形成に必要十分な露光
エネルギーが照射されない為、レジスト膜の上層部のみ
露光された状態となり、下層部は未露光または露光不足
の状態となっている。この状態のネガ型レジストを現像
した場合、当該領域のレジスト膜の上層部は現像液に不
溶であるが、下層部が現像液に可溶である為、レジスト
膜の下層部のみをレジスト残膜とする良好なパターン形
成ができない。

【００１９】上記理由の為、本発明のフォトリソグラフ
ィ工程に於いては、ネガ型レジストは適用困難であり、
ポジ型レジストのみの適用となっている。

【００２０】本明細書において開示する発明の構成１
は、半導体層上に絶縁膜を介して導電膜を形成する第１
の工程と、前記導電膜上に、回折格子パターンを有する
フォトマスク又はレチクルを使用して中央部より端部に
膜厚の薄い領域を有するレジストパターンを形成する第
２の工程と、ドライエッチングを行って、中央部より端
部に膜厚の薄い領域を有するゲート電極を形成する第３
の工程と、前記ゲート電極をマスクとして前記半導体層
に不純物元素を注入して、前記ゲート電極の外側の第１
の不純物領域と、前記ゲート電極の膜厚の薄い領域と重
なる第２の不純物領域とを形成する第４の工程と、を有
することを特徴としている。

【００２１】上記第２の工程において、片側または両側
の端部のレジスト膜厚が薄くなったレジストパターンを
形成する。

【００２２】上記第３の工程において、ドライエッチン
グを行う。ドライエッチング工程に於いて、レジストパ
ターン端部のレジスト膜厚の薄く形成された領域は、ゲ
ート電極膜とレジスト膜との選択比の問題で、徐々にエ
ッチングされ、ドライエッチングの途中で下地のゲート
電極膜が露出し、この段階から当該領域のゲート電極膜
のエッチングが進行し、ゲート電極膜の残膜厚が初期膜
厚の５〜３０％程度の所定膜厚になる様にエッチングさ
れる。この様にして、ゲート電極の片側または両側の端
部が薄くなった領域を有するゲート電極構造が形成され
る。

【００２３】上記第４の工程において、前記ゲート電極
をマスクにｎ型不純物またはｐ型不純物をイオン注入す
ることにより、ゲート電極の外側に対応する下層領域に
ソース及びドレイン領域となる高濃度不純物領域（ｎ＋
領域またはｐ＋領域）が形成され、当該ゲート電極の片
側または両側のゲート電極膜の薄くなった領域に対応す
る下層領域に低濃度不純物領域（ｎ−領域またはｐ―領
域）が形成される。この際、ゲート電極の膜厚の違いを
考慮し、イオン注入時の加速電圧とイオン注入量を適宜
選択することにより、高濃度不純物領域（ｎ＋領域また
はｐ＋領域）と低濃度不純物領域（ｎ−領域またはｐ―
領域）を同時に形成することができる。

【００２４】ここで、イオン注入という用語の定義につ
いて、明確にする。世間一般では、質量分離した不純物
イオンの場合にイオン注入、質量分離しない不純物イオ
ンの場合にはイオンドープの用語が適用されている。本
明細書に於いては、イオン注入とイオンドープの用語の
使い分けは特に行わず、不純物イオンの質量分離に関係
なく、イオン注入で代表している。

【００２５】また、他の発明の構成２は、半導体層上に
絶縁膜を介して導電膜を形成する第１の工程と、前記導
電膜上に光強度低減手段を有するフォトマスク又はレチ
クルを使用して、中央部より端部に膜厚の薄い領域を有
するレジストパターンを形成する第２の工程と、第１の
ドライエッチングを行って、中央部より端部に膜厚の薄
い領域を有するゲート電極を形成する第３の工程と、前
記ゲート電極をマスクとして前記半導体層に不純物元素
を注入して、前記ゲート電極の外側に第１の不純物領域
と前記ゲート電極の膜厚の薄い領域と重なる第２の不純
物領域とを形成する第４の工程と、第２のドライエッチ
ングを行って、前記ゲート電極の端部を後退させる第５
の工程と、を有することを特徴としている。

【００２６】上記第２の工程において、レジストパター
ンの片側または両側のパターン端部に近付く程、レジス
ト膜厚の薄くなったテーパー形状領域を有したレジスト
パターンを形成する。

【００２７】上記第３の工程において、第１のドライエ
ッチングを行う。この所定時間のドライエッチング処理
により、ゲート電極膜とレジスト膜との選択比の問題
で、徐々にレジスト膜がエッチングされる為、ドライエ
ッチングの途中で、前記テーパー形状領域でのレジスト
パターン端部のレジスト膜厚の薄い領域から下地のゲー
ト電極膜が徐々に露出し、当該領域の端部からゲート電
極膜のエッチングが進行することになる。当該領域のゲ
ート電極の膜厚が初期膜厚の５〜３０％程度の所定膜厚
になる様にドライエッチングした後、片側または両側の
ゲート電極端部に近付く程、ゲート電極膜厚の薄くなる
テーパー形状領域を有したゲート電極構造が形成され
る。尚、ゲート電極から露出している下地のゲート絶縁
膜は、ドライエッチングされ、ある程度薄くなってい
る。

【００２８】上記第４の工程において、前記ゲート電極
をマスクにｎ型不純物元素またはｐ型不純物元素の高濃
度イオン注入することにより、ゲート電極の外側に対応
する多結晶シリコン膜または半導体基板にソース及びド
レイン領域となる高濃度不純物領域（ｎ＋領域またはｐ
＋領域）が形成され、当該ゲート電極の片側または両側
のゲート電極膜の薄くなったテーパー形状領域に対応す
る多結晶シリコン膜または半導体基板に低濃度不純物領
域（ｎ−領域またはｐ―領域）が形成される。この際、
ゲート電極の膜厚の違いを考慮し、イオン注入時の加速
電圧とイオン注入量を適宜選択することにより、ゲート
電極の外側領域に対応する多結晶シリコン膜または半導
体基板に高濃度不純物領域（ｎ＋領域またはｐ＋領域）
を形成し、またゲート電極の端部に於けるゲート電極膜
厚の薄いテーパー形状領域に対応する多結晶シリコン膜
または半導体基板に低濃度不純物領域（ｎ−領域または
ｐ―領域）を同時に形成することができる。尚、ゲート
電極端部の前記テーパー形状領域では、ゲート電極の端
部に近付く程、ゲート電極膜厚が徐々に薄くなっている
為、スルードープでイオン注入される低濃度不純物領域
（ｎ−領域またはｐ―領域）の不純物濃度には濃度勾配
が存在し、ゲート電極の端部即ちソース及びドレイン領
域の端部に近付く程、徐々に不純物濃度が高くなる傾向
を有している。

【００２９】上記第５の工程において、第２のドライエ
ッチングを行う。この所定時間のドライエッチング処理
により、ゲート電極端部の前記テーパー形状領域はドラ
イエッチングされる。その結果、テーパー形状領域のゲ
ート電極膜厚は更に薄くなり、テーパー形状領域の端部
であるゲート電極端部は後退する。よって、濃度勾配を
有した前記低濃度不純物領域（ｎ−領域またはｐ―領
域）は、ゲート電極とオーバーラップしている領域（Ｌ
ov領域と定義）とオーバーラップしてない領域（Ｌoff
領域と定義）に区分される。この際、ドライエッチング
処理条件を適宜変更することにより、ゲート電極の寸法
を前記テーパー形状領域の範囲内で自由に調整すること
ができる。即ち、前記テーパー形状領域の範囲内で、Ｌ
ov領域の寸法とＬoff領域の寸法を自由に調整すること
ができる。また、ゲート電極から露出した下地のゲート
絶縁膜は、ドライエッチングにより更に薄くなってい
る。この後、ゲート電極のドライエッチングマスクであ
る不要なレジストパターンは、除去される。

【００３０】尚、Ｌov領域は、ホットキャリア対策に効
果があり、Ｌoff領域はオフ電流の抑制に効果があるこ
とが知られている。ここで形成されたトランジスタはホ
ットキャリア対策に有効なＧＯＬＤ構造トランジスタで
あり、オフ電流の抑制に効果の有るＬoff領域を有して
いる為、ある程度のオフ電流の抑制効果は期待される
が、オフ電流の抑制効果に限って言うと、後述のＬＤＤ
構造トランジスタの方が有利である。

【００３１】以上はＧＯＬＤ構造トランジスタの形成方
法について記載したものであるが、半導体装置には様々
な回路が内包されており、回路によってはホットキャリ
ア対策効果に優れたＧＯＬＤ構造トランジスタが適して
いる場合もあれば、オフ電流値の小さいＬＤＤ構造トラ
ンジスタが適している場合もある。また場合によって
は、シングルドレイン構造トランジスタが適している場
合もある。よって、回路毎にＧＯＬＤ構造とＬＤＤ構造
及びシングルドレイン構造トランジスタを別々に形成す
る方法について、以下に記載する。

【００３２】まず、発明の構成１においてＧＯＬＤ構造
とＬＤＤ構造トランジスタを回路毎に別々に形成する方
法については、イオン注入工程からのプロセス変更で対
応できる。ドライエッチング工程が終了した後、第１の
イオン注入工程を行うことにより、前記ゲート電極の外
側に対応する下層領域に低濃度不純物領域（ｎ−領域ま
たはｐ―領域）が形成される。次に、ゲート電極を形成
した際のドライエッチングマスクであるレジストパター
ンを除去する。尚、前記レジストパターンの除去は、第
１のイオン注入工程の前に行っても良い。次にＬＤＤ構
造形成領域に於いては、前記ゲート電極を被覆する様
に、新たにレジストパターンを形成する。次に第２のイ
オン注入を行うことにより、ソース及びドレイン領域と
なる高濃度不純物領域（ｎ＋領域またはｐ＋領域）を形
成する。

【００３３】この際、ＬＤＤ構造形成領域に於いては、
ゲート電極を被覆しているレジストパターンをマスクに
イオン注入することにより、レジストパターンから露出
した領域に対応する下層領域にソース及びドレイン領域
となる高濃度不純物領域（ｎ＋領域またはｐ＋領域）が
形成される。ゲート電極の外側で且つレジストパターン
の内側の領域に対応する下層領域には、既に第１のイオ
ン注入工程により低濃度不純物領域（ｎ−領域またはｐ
―領域）が形成されており、今回の高濃度不純物領域
（ｎ＋領域またはｐ＋領域）の形成により、ＬＤＤ構造
トランジスタが形成される。

【００３４】一方、ＧＯＬＤ構造形成領域に於いては、
ゲート電極をマスクにイオン注入が行われることによ
り、ゲート電極から露出した領域に対応する下層領域に
ソース及びドレイン領域となる高濃度不純物領域（ｎ＋
領域またはｐ＋領域）が形成され、同時に当該ゲート電
極の片側または両側のゲート電極膜の薄くなった領域に
対応する下層領域に低濃度不純物領域（ｎ−領域または
ｐ―領域）が形成される。ＧＯＬＤ構造トランジスタ
は、ゲート電極での端部の膜厚の違いを考慮し、イオン
注入時の加速電圧とイオン注入量を適宜選択することに
より、高濃度不純物領域（ｎ＋領域またはｐ＋領域）と
低濃度不純物領域（ｎ−領域またはｐ―領域）を同時に
形成することで実現できる。

【００３５】尚、既にゲート電極から露出した領域に
は、第１のイオン注入工程により低濃度不純物が注入さ
れており、その上から第２のイオン注入工程である高濃
度不純物が注入されることになるが、ソース及びドレイ
ン領域となる高濃度不純物領域（ｎ＋領域）の形成には
特に支障は起こらない。この後に、ＬＤＤ構造形成領域
に形成された前記レジストパターンを除去する。

【００３６】次に、シングルドレイン構造トランジスタ
の形成法について、以下に記載する。シングルドレイン
構造トランジスタの形成は簡単で、ゲート電極形成用フ
ォトマスクまたはレチクルに於ける光強度低減機能を有
する補助パターンを設置しない場合に、シングルドレイ
ン構造トランジスタの形成が可能となる。光強度低減機
能を有する補助パターンがない場合は、レジストパター
ンとゲート電極が各々矩形形状となる為、上記の第１の
イオン注入工程と第２のイオン注入工程で注入される低
濃度不純物領域（ｎ−領域またはｐ―領域）と高濃度不
純物領域（ｎ＋領域またはｐ＋領域）が当該ゲート電極
の外側に対応する下層領域で重なり、シングルドレイン
構造トランジスタが形成される。なお、本発明で言及し
ている矩形形状とは４つの直角を持つ形に限定される必
要はなく、台形形状も含む。さらに矩形形状のようなも
の、台形形状のようなものも含まれる。

【００３７】既に記載したＧＯＬＤ構造とＬＤＤ構造ト
ランジスタの形成法と上記のシングルドレイン構造トラ
ンジスタの形成法を合わせることにより、回路毎にＧＯ
ＬＤ構造とＬＤＤ構造とシングルドレイン構造トランジ
スタを別々に形成することが可能となる。

【００３８】また、発明の構成２において、ＧＯＬＤ構
造とＬＤＤ構造トランジスタを回路毎に別々に形成する
方法について説明する。最初に、レジストパターンを形
成する。この際、適用するフォトマスクまたはレチクル
に於いて、ＧＯＬＤ構造形成領域とＬＤＤ構造形成領域
に対応するゲート電極形成用マスクパターンには光強度
低減機能を有する補助パターンを設置し、シングルドレ
イン構造形成領域に対応するゲート電極形成用マスクパ
ターンには前記補助パターンを設置しないパターン構成
とする。この結果、ＧＯＬＤ構造形成領域とＬＤＤ構造
形成領域のレジストパターンには、端部に近付く程、レ
ジスト膜厚の徐々に薄くなるテーパー形状領域が形成さ
れ、シングルドレイン構造形成領域のレジストパターン
には前記テーパー形状領域が存在せず、矩形形状のレジ
ストパターンが形成される。

【００３９】尚、ＧＯＬＤ構造形成領域とＬＤＤ構造形
成領域のレジストパターンに於ける前記テーパー形状領
域の寸法は、最終的に形成されるＧＯＬＤ構造及びＬＤ
Ｄ構造トランジスタに於ける低濃度不純物領域（ｎ−領
域またはｐ―領域）の寸法を考慮し、当該マスクパター
ンの前記補助パターン領域の寸法を調整することによ
り、適切な長さに形成される。この際、ＧＯＬＤ構造と
ＬＤＤ構造トランジスタの低濃度不純物領域（ｎ−領域
またはｐ―領域）の寸法は、各々対応するマスクパター
ンに設置された前記補助パターン領域の寸法を調整する
ことにより、自由に設定可能である。またＧＯＬＤ構造
形成領域とＬＤＤ構造形成領域のレジストパターンに於
ける前記テーパー形状領域の膜厚は、各々対応するマス
クパターンに設置された補助パターン領域の透過率を１
０〜７０％の範囲で調整することにより、適切なレジス
ト膜厚（初期膜厚に対し１０〜６０％の範囲）に形成さ
れる。

【００４０】次に第１のドライエッチング処理を行う。
この所定時間のドライエッチング処理により、ＧＯＬＤ
構造形成領域とＬＤＤ構造形成領域に於いては、片側ま
たは両側のゲート電極端部に近付く程、ゲート電極膜厚
の薄くなるテーパー形状領域を有したゲート電極が形成
される。一方、シングルドレイン構造形成領域に於いて
は、矩形形状のゲート電極が形成される。

【００４１】次に、前記ゲート電極をマスクにｎ型不純
物の高濃度イオン注入を行う。ＧＯＬＤ構造形成領域と
ＬＤＤ構造形成領域に於いては、ゲート電極の外側に対
応する多結晶シリコン膜または半導体基板にソース及び
ドレイン領域となる高濃度不純物領域（ｎ+領域または
ｐ＋領域）が形成され、ゲート電極膜厚の薄い前記テー
パー形状領域に対応する多結晶シリコン膜または半導体
基板に低濃度不純物領域（ｎ−領域）が形成される。一
方、シングルドレイン構造形成領域に於いては、ソース
及びドレイン領域となる高濃度不純物領域（ｎ+領域ま
たはｐ＋領域）のみが形成される。

【００４２】次に、第２のドライエッチング処理を行
う。この所定時間のドライエッチング処理により、ＧＯ
ＬＤ構造形成領域に於いては、ゲート電極端部の前記テ
ーパー形状領域がドライエッチングされ、テーパー形状
領域のゲート電極膜厚は更に薄くなり、テーパー形状領
域の端部であるゲート電極端部は後退する。ゲート電極
端部がある程度後退するまでドライエッチング処理を行
った後、前記低濃度不純物領域（ｎ−領域）は、ゲート
電極とオーバーラップしているＬov領域とオーバーラッ
プしていないＬoff領域に区分される。ＬＤＤ構造形成
領域に於けるゲート電極の前記テーパー形状領域も、Ｇ
ＯＬＤ構造形成領域の場合と同様にドライエッチングさ
れる。一方、シングルドレイン構造形成領域のゲート電
極も同様にドライエッチングされるが、当該ゲート電極
が矩形形状である為、下地のゲート絶縁膜が更にエッチ
ングされるだけである。この後、ゲート電極のドライエ
ッチングマスクである不要なレジストパターンは、除去
される。

【００４３】尚、前記第２のドライエッチング処理及び
ドライエッチングのマスクであるレジストパターンの除
去が終了した段階で、ＬＤＤ構造形成領域に於けるゲー
ト電極の前記テーパー形状領域が残存している場合と消
失している場合で、これからの処理プロセスが変化する
為、以下に別々に記載する。

【００４４】前記第２のドライエッチング処理による所
定時間のドライエッチング後に、ＬＤＤ構造形成領域に
於けるゲート電極の前記テーパー形状領域が残存してい
る場合は、前記テーパー形状領域を選択的にドライエッ
チングし、前記テーパー形状領域を除去する必要があ
る。この為、ＬＤＤ構造形成領域のみを開口する様に新
規にレジストパターンを形成し、第３のドライエッチン
グ処理を行う。この所定時間のドライエッチング処理に
より、前記テーパー形状領域は選択的に除去され、矩形
形状のゲート電極が形成される。この結果、ゲート電極
の外側に対応する多結晶シリコン膜または半導体基板
に、低濃度不純物領域（ｎ−領域またはｐ−領域）と高
濃度不純物領域（ｎ+領域またはｐ＋領域）を有するＬ
ＤＤ構造トランジスタが形成される。この後、ドライエ
ッチングマスクである前記レジストパターンは、除去さ
れる。

【００４５】一方、前記第２のドライエッチング処理に
よる所定時間のドライエッチング後に、ＬＤＤ構造形成
領域に於けるゲート電極の前記テーパー形状領域が消失
している場合は、ＬＤＤ構造形成領域のみを開口するレ
ジストパターンの形成と第３のドライエッチング処理は
不要である。この場合は、前記第２のドライエッチング
処理及びドライエッチングのマスクであるレジストパタ
ーンの除去が終了した段階で、既にＬＤＤ構造トランジ
スタの形成は完了していることになる。

【００４６】以上の製造工程により、半導体装置の回路
毎にＧＯＬＤ構造とＬＤＤ構造とシングルドレイン構造
トランジスタを別々に形成することができる。

【００４７】また、本発明の特徴は、半導体層上に絶縁
膜を介して導電膜を形成する第１の工程と、前記導電膜
上に光強度低減手段を有するフォトマスク又はレチクル
を使用して、中央部より端部に膜厚の薄い領域を有する
レジストパターンを形成する第２の工程と、第１のドラ
イエッチングを行って、中央部より端部に膜厚の薄い領
域を有するゲート電極を形成する第３の工程と、前記ゲ
ート電極をマスクとして前記半導体層に不純物元素を注
入して、前記ゲート電極の外側に第１の不純物領域と前
記ゲート電極の膜厚の薄い領域と重なる第２の不純物領
域とを形成する第４の工程と、第２のドライエッチング
を行って、前記ゲート電極の端部を後退させる第５の工
程と、を有することを特徴としている。

【００４８】薄い短部を有するレジストパターンは回折
格子を持ったフォトマスクまたはレチクルを使って形成
され、あるいは、半透膜を持ったフォトマスクまたはレ
チクルで形成される。

【００４９】本発明は、マスクパターンに光強度低減機
能を有する補助パターンを設置したゲート電極形成用フ
ォトマスクまたはレチクルをフォトリソグラフィ工程に
適用することにより、エッチング及びイオン注入工程を
通し、簡単にＧＯＬＤ構造トランジスタから成る半導体
装置を作製可能とするものである。

【００５０】光強度低減手段の透過率と寸法を任意に設
定可能である為、フォトリソグラフィ工程とドライエッ
チング工程を通して形成されるゲート電極の端部に於け
る膜厚の薄くなったテーパー形状領域の膜厚と寸法を調
整することができる。この為、前記テーパー形状領域の
スルードープでイオン注入される低濃度不純物領域（ｎ
−領域またはｐ−領域）の濃度分布とチャネル方向寸法
の最適化が可能となり、ＧＯＬＤ構造とＬＤＤ構造トラ
ンジスタの性能の向上を図ることができる。

【００５１】また、前記ＧＯＬＤ構造トランジスタから
成る半導体装置の製造に於いて、イオン注入工程を２回
に分け、低濃度不純物用の第１のイオン注入工程を処理
し、次にＬＤＤ構造形成領域のみにゲート電極を被覆す
る様にレジストパターンを形成した後に、高濃度不純物
用の第２のイオン注入を処理する様にプロセスの変更を
行うことにより、ＬＤＤ構造とＧＯＬＤ構造トランジス
タを回路毎に別々に形成可能とするものである。

【００５２】また、前記ゲート電極形成用フォトマスク
またはレチクルに於いて、任意のマスクパターンに光強
度低減機能を有する補助パターンを設置することによ
り、半導体装置の回路パターン毎にシングルドレイン構
造とＧＯＬＤ構造トランジスタを別々に形成することを
可能とするものである。

【００５３】また、任意のマスクパターンに光強度低減
手段を設置可能である為、半導体装置の回路毎にＧＯＬ
Ｄ構造とＬＤＤ構造とシングルドレイン構造のトランジ
スタを簡単に形成することができる。

【００５４】

【発明の実施の形態】（実施形態１）回折格子パターン
または半透膜から成る光強度低減機能を有するゲート電
極形成用フォトマスクまたはレチクルを利用したフォト
リソグラフィ工程をＧＯＬＤ構造多結晶シリコンＴＦＴ
の形成に適用した場合について、図１〜図２に基づき記
載する。

【００５５】最初に回折格子パターンまたは半透膜から
成る光強度低減機能を有する補助パターンを設置したゲ
ート電極形成用フォトマスクまたはレチクルの構成につ
いて、図１を用いて説明する。

【００５６】ゲート電極形成用フォトマスクまたはレチ
クルに於けるマスクパターンの片側または両側の端部に
光強度低減機能を有する補助パターンを設置する。この
補助パターンの具体例として、図１（Ａ）と図１（Ｂ）
に露光装置の解像限界以下のラインおよびスペースから
成るスリット部を有する回折格子パターンの例を示す。
尚、このフォトリソグラフィ工程で使用されるレジスト
はネガ型レジストが適用困難である為、当該ゲート電極
形成用フォトマスクまたはレチクル１０１，１０５のパ
ターン構成は、ポジ型レジストを前提にしている。よっ
て、ゲート電極形成用マスクパターンの主パターンの領
域が遮光部１０２，１０６で、光強度低減機能を有する
補助パターンの領域がスリット部１０３，１０７で、補
助パターンの外側の領域が透光部１０４，１０８のパタ
ーン構成となっている。前記スリット部のスリットの方
向は、スリット部１０３の様に主パターン（遮光部１０
２）の方向と平行でも、スリット部１０７の様に主パタ
ーン（遮光部１０６）の方向と垂直でも構わない（図１
（Ａ）と図１（Ｂ））。

【００５７】前記ゲート電極形成用フォトマスクまたは
レチクル１０１，１０５に露光光を照射した場合、遮光
部１０２，１０６の光強度はゼロであり、透光部１０
４，１０８の光強度は１００％である。一方、露光装置
の解像限界以下のラインおよびスペースから成る回折格
子パターンのスリット部１０３，１０７で構成される光
強度低減機能を有する補助パターンの光強度は、１０〜
７０％の範囲で調整可能となっており、その代表的光強
度分布の例を光強度分布１０９に示す。回折格子パター
ンに於ける前記スリット部１０３，１０７の光強度の調
整は、スリット部１０３，１０７のピッチ及びスリット
幅の調整により実現している（図１（Ｃ））。

【００５８】次に補助パターンの具体例として、図１
（Ｄ）に露光光の光強度を低減する機能を有する半透膜
の例を示す。ゲート電極形成用フォトマスクまたはレチ
クル１１０に於けるゲート電極形成用マスクパターンの
主パターンの領域が遮光部１１１で、光強度低減機能を
有する補助パターンの領域が半透膜から成る半透光部１
１２で、その外側の領域が透光部１１３である（図１
（Ｄ））。

【００５９】前記ゲート電極形成用フォトマスクまたは
レチクル１１０に露光光を照射した場合、遮光部１１１
及び透光部１１３の光強度は各々ゼロと１００％であ
り、半透膜から成る半透光部１１２で構成される補助パ
ターン領域の光強度は、１０〜７０％の範囲で調整可能
となっており、その代表的光強度分布の例を光強度分布
１１４に示す（図１−Ｅ）。

【００６０】次に回折格子パターンまたは半透膜から成
る光強度低減機能を有するゲート電極形成用フォトマス
クまたはレチクル１０１，１０５，１１０を利用したＧ
ＯＬＤ構造多結晶シリコンＴＦＴの形成法について、図
２を用いて説明する。

【００６１】回折格子パターンまたは半透膜から成る光
強度低減機能を有する補助パターンを設置した前記ゲー
ト電極形成用フォトマスクまたはレチクル１０１，１０
５，１１０をフォトリソグラフィ工程に適用することに
より、レジストパターンの片側または両側の端部に於い
て、現像後レジスト膜厚が通常に比べ、１０〜６０％の
範囲で薄くなった現像後レジストパターン２０５ａを形
成する（図２（Ａ））。

【００６２】次に、前記現像後レジストパターン２０５
ａをマスクに、ドライエッチング処理を行う。本実施例
ではエッチング条件として、ＩＣＰ（Inductively Coup
led Plasma：誘導結合型プラズマ）エッチング法を用
い、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞ
れのガス流量比を４０：４０（ｓｃｃｍ）とし、１．２
Paの圧力でコイル型の電極に４５０WのＲＦ（13.56MH
z）電力を投入し、基板側（試料ステージ）にも２０Wの
ＲＦ（13.56MHz）電力を投入してプラズマを生成し、エ
ッチングを行う。ドライエッチング工程に於いて、前記
現像後レジストパターン２０５ａから露出しているゲー
ト電極膜２０４ａは、完全にエッチングされ、更に下層
側に存在する酸化窒化シリコン膜から成るゲート絶縁膜
２０３ａが若干オーバーエッチングされるまでドライエ
ッチング処理を行う。一方、前記現像後レジストパター
ン２０５ａの片側または両側の端部のレジスト膜厚が薄
くなった領域は、ゲート電極膜２０４ａとの選択比の問
題で、レジスト膜が徐々にエッチングされ、ドライエッ
チングの途中で当該領域のレジスト膜が消失し、その下
側のゲート電極膜２０４ａが露出し、この段階から当該
領域のゲート電極膜２０４ａのエッチングが進行し、そ
の残膜厚が初期膜厚の５〜３０％の所定膜厚になる様に
エッチングされる。

【００６３】ここで、ドライエッチング工程に於けるレ
ジストパターンの形状は、片側または両側の端部のレジ
スト膜厚が薄くなった領域を有する現像後レジストパタ
ーン２０５ａから、最終的にはドライエッチング後レジ
ストパターン２０５ｂの形状に変化している。ドライエ
ッチングにより、ゲート電極膜の片側または両側の端部
が薄くなった領域を有するゲート電極２０４ｂが形成さ
れ、前記ゲート電極２０４ｂから露出した領域に存在す
る下層膜である酸化窒化シリコン膜から成るゲート絶縁
膜２０３ｂは、オーバーエッチングにより薄くなった形
状になっている（図２（Ｂ））。

【００６４】次に当該ゲート電極２０４ｂをマスクとし
て、ソース及びドレイン領域にｎ型不純物の高濃度イオ
ン注入を行う。片側または両側の端部が薄くなった領域
を有するゲート電極２０４ｂから露出した領域に対応す
る多結晶シリコン膜２０２に、ソース及びドレイン領域
となる高濃度不純物領域（ｎ＋領域）２０６が形成され
る。更に、当該ゲート電極２０４ｂの端部の膜厚が薄い
領域に対応する多結晶シリコン膜２０２に低濃度不純物
領域（ｎ−領域）２０７が形成される。この際、前記高
濃度不純物領域（ｎ＋領域）２０６と前記低濃度不純物
領域（ｎ−領域）２０７は、ゲート電極の膜厚の違いを
考慮し、イオン注入時の加速電圧とイオン注入量を適宜
選択することにより、高濃度不純物領域（ｎ＋領域）２
０６と低濃度不純物領域（ｎ−領域）２０７を同時に形
成することができる。尚、ドライエッチング後レジスト
パターン２０５ｂは、イオン注入工程の前または後の工
程のどちらで除去しても良い（図２（Ｃ））。

【００６５】尚、ここではＧＯＬＤ構造多結晶シリコン
ＴＦＴの形成法について記載したが、光強度低減機能を
有する補助パターンを設置した前記ゲート電極形成用フ
ォトマスクまたはレチクル１０１，１０５，１１０は、
シリコン基板等の半導体基板を使用するＧＯＬＤ構造Ｍ
ＯＳ型トランジスタの形成にも、勿論適用可能である。
この場合は、ソース及びドレイン領域となる高濃度不純
物領域（ｎ＋領域）とゲート電極とオーバーラップして
いる低濃度不純物領域（ｎ−領域）は、各々シリコン基
板等の半導体基板に形成される。

【００６６】（実施形態２）液晶ディスプレイ等の半導
体装置には様々な回路が内包されており、回路によって
はホットキャリア対策効果に優れたＧＯＬＤ構造が適し
ている場合もあれば、オフ電流値の小さいＬＤＤ構造が
適している場合もあり、場合によっては、シングルドレ
イン構造が適している場合もある。従って、回路毎にＧ
ＯＬＤ構造及びＬＤＤ構造とシングルドレイン構造の多
結晶シリコンＴＦＴを別々に形成する必要がある。実施
形態２に於いては、回路毎にＧＯＬＤ構造とＬＤＤ構造
及びシングルドレイン構造の多結晶シリコンＴＦＴを別
々に形成する方法について、図３に基づき記載する。
尚、前記ゲート電極形成用フォトマスクまたはレチクル
１０１，１０５，１１０（図１（Ａ），（Ｂ），
（Ｄ））の構成については、既に実施形態１に記載して
いる為、ここでは割愛する。

【００６７】ここで使用する基板構造についてである
が、石英ガラス等から成るガラス基板３０１上に所定膜
厚の多結晶シリコン膜３０２と酸化窒化シリコン膜から
成る所定膜厚のゲート絶縁膜３０３と所定膜厚のゲート
電極膜３０４が各々積層されている構造の基板を使用す
る。前記構造の基板上に、回折格子パターンまたは半透
膜から成る光強度低減機能を有する補助パターンを設置
したゲート電極形成用フォトマスクまたはレチクル１０
１，１０５，１１０（図１（Ａ），（Ｂ），（Ｄ））を
適用したフォトリソグラフィ工程を行い、ゲート電極形
成用の現像後レジストパターン３０５，３０６を形成す
る。なお、（Ａ−２）におけるレジストパターンは矩形
状としてもよい。（図２１）

【００６８】尚、ＧＯＬＤ構造形成領域４０１とＬＤＤ
構造形成領域４０２に於いては、マスクパターンに回折
格子パターンまたは半透膜から成る光強度低減機能を有
する補助パターンが設置されている為、両側の端部のレ
ジスト膜厚が通常に比べ、１０〜６０％の範囲で薄くな
った現像後レジストパターン３０５が形成される。一
方、シングルドレイン構造形成領域４０３に於いては、
マスクパターンに前記補助パターンがない為、通常の矩
形形状の現像後レジストパターン３０６が形成される
（図３（Ａ））。

【００６９】次に、前記現像後レジストパターン３０
５，３０６をマスクにドライエッチング処理を行う。ド
ライエッチング工程に於いて、ＧＯＬＤ構造形成領域４
０１とＬＤＤ構造形成領域４０２に於ける現像後レジス
トパターン３０５から露出しているゲート電極膜３０
４、並びにシングルドレイン構造形成領域４０３に於け
る現像後レジストパターン３０６から露出しているゲー
ト電極膜３０４は、各々完全にエッチングされ、更に下
層側に存在する酸化窒化シリコン膜から成るゲート絶縁
膜３０３が若干オーバーエッチングされるまでドライエ
ッチング処理を行う。

【００７０】ＧＯＬＤ構造形成領域４０１とＬＤＤ構造
形成領域４０２に於ける現像後レジストパターン３０５
の両側端部のレジスト膜厚が薄くなった領域は、ゲート
電極膜３０４との選択比の問題で、レジスト膜が徐々に
エッチングされ、ドライエッチングの途中で当該領域の
レジスト膜が消失し、その下側のゲート電極膜３０４が
露出し、この段階から当該領域のゲート電極膜３０４の
エッチングが進行し、その残膜厚が初期膜厚の５〜３０
％の所定膜厚になる様にエッチングされる。ここで、ド
ライエッチング工程に於けるレジストパターンの形状
は、現像後レジストパターン３０５から、最終的にドラ
イエッチング後レジストパターン３０７の形状に変化し
ている。ドライエッチングにより、パターン両側の端部
が薄くなった領域を有するゲート電極３０８が形成さ
れ、前記ゲート電極３０８から露出した領域に存在する
下層膜である酸化窒化シリコン膜から成るゲート絶縁膜
３０９は、オーバーエッチングにより薄くなった形状に
なっている。

【００７１】一方、シングルドレイン構造形成領域４０
３に於ける現像後レジストパターン３０６をマスクにド
ライエッチングした場合、レジスト膜から露出した領域
に存在する下層膜であるゲート電極膜３０４は完全にエ
ッチングされ、ゲート電極３１１が形成される。また、
更に下層膜である酸化窒化シリコン膜から成るゲート絶
縁膜３０３が若干オーバーエッチングされるまでドライ
エッチング処理が行われることにより、オーバーエッチ
ングにより薄くなった形状のゲート絶縁膜３１２が得ら
れる（図３（Ｂ））。

【００７２】次に、ドライエッチングにより形成された
ゲート電極３０８，３１１をマスクに第１のイオン注入
処理であるｎ型不純物の低濃度イオン注入を行い、ゲー
ト電極３０８，３１１から露出した領域に対応する多結
晶シリコン膜３０２に低濃度不純物領域（ｎ−領域）３
１３，３１４を形成する（図３（Ｂ））。

【００７３】次に、ドライエッチングのマスクとなった
不要なドライエッチング後レジストパターン３０７，３
１０をレジスト除去する。もちろんｎ、前記低濃度イオ
ン注入の前に、レジストパターン３０７，３１０を除去
してもよい。そして、ＬＤＤ構造形成領域４０２に於い
て、ゲート電極３０８を覆う様に、レジストパターン３
１５を新規に形成する（図３（Ｃ））。

【００７４】次に、第２のイオン注入処理であるｎ型不
純物の高濃度イオン注入を行う。この際、ＧＯＬＤ構造
形成領域４０１に於いては、ゲート電極３０８をマスク
にイオン注入が行われることにより、ゲート電極３０８
から露出した領域に対応する多結晶シリコン膜３０２に
ソース及びドレイン領域となる高濃度不純物領域（ｎ＋
領域）３１６が形成され、同時に当該ゲート電極３０８
の両側に存在するゲート電極膜の薄くなった領域に対応
する多結晶シリコン膜３０２に低濃度不純物領域（ｎ−
領域）３１７が形成される。ＧＯＬＤ構造多結晶シリコ
ンＴＦＴは、ゲート電極３０８に於ける端部の膜厚の違
いを考慮し、イオン注入時の加速電圧とイオン注入量を
適宜選択することにより、高濃度不純物領域（ｎ＋領
域）３１６と低濃度不純物領域（ｎ−領域）３１７を同
時に形成することで実現できる。

【００７５】尚、既にゲート電極３０８から露出した領
域には、第１のイオン注入処理により低濃度不純物領域
（ｎ−領域）３１３が形成されており、その上から第２
のイオン注入処理である高濃度不純物が注入されること
になるが、ソース及びドレイン領域となる高濃度不純物
領域（ｎ＋領域）３１６の形成には特に支障は起こらな
い（図３（Ｄ））。

【００７６】また、ＬＤＤ構造形成領域４０２に於いて
は、ゲート電極３０８を被覆しているレジストパターン
３１５をマスクにイオン注入することにより、レジスト
パターン３１５から露出した領域に対応する多結晶シリ
コン膜３０２にソース及びドレイン領域となる高濃度不
純物領域（ｎ＋領域）３１８が形成される。ゲート電極
３０８の外側で且つレジストパターン３１５の内側の領
域に対応する多結晶シリコン膜３０２には、既に第１の
イオン注入処理により低濃度不純物領域（ｎ−領域）３
１９が形成されており、第２のイオン注入処理による高
濃度不純物領域（ｎ＋領域）３１８の形成と合わせて、
ＬＤＤ構造多結晶シリコンＴＦＴが構成される（図３
（Ｄ））。

【００７７】また、シングルドレイン構造形成領域４０
３に於いては、ゲート電極３１１から露出した領域に対
応する多結晶シリコン膜３０２に、既に第１のイオン注
入処理により低濃度不純物領域（ｎ−領域）３１４が形
成されているが、その上に重なる様に第２のイオン注入
処理により、高濃度不純物領域（ｎ＋領域）３２０が形
成される。この様にシングルドレイン構造多結晶シリコ
ンＴＦＴは、ソース及びドレイン領域が高濃度不純物領
域（ｎ＋領域）３２０のみで形成される構造になってい
る（図３（Ｄ））。

【００７８】尚、ここではＧＯＬＤ構造及びＬＤＤ構造
とシングルドレイン構造の多結晶シリコンＴＦＴを別々
に形成する方法について記載したが、光強度低減機能を
有する補助パターンを設置した前記ゲート電極形成用フ
ォトマスクまたはレチクル１０１，１０５，１１０は、
シリコン基板等の半導体基板を使用する同構造のＭＯＳ
型トランジスタの形成にも、勿論適用可能である。この
場合は、高濃度不純物領域（ｎ＋領域）及び低濃度不純
物領域（ｎ−領域）は、各々シリコン基板等の半導体基
板に形成される。

【００７９】（実施形態３）回折格子パターンまたは半
透膜から成る光強度低減機能を有するゲート電極形成用
フォトマスクまたはレチクルを利用したフォトリソグラ
フィ工程をＧＯＬＤ構造多結晶シリコンＴＦＴの形成に
適用した場合について、図９〜１０に基づき記載する。
最初に回折格子パターンまたは半透膜から成る光強度低
減機能を有する補助パターンを設置したゲート電極形成
用フォトマスクまたはレチクルの構成について、図９を
用いて説明する。

【００８０】ゲート電極形成用フォトマスクまたはレチ
クルに於けるマスクパターンの片側または両側の端部
に、マスクパターンからの距離に比例して透過率が徐々
に増加する様に構成された光強度低減機能を有する補助
パターンを設置する。図９−Ａと図９−Ｂには、この補
助パターンの具体例として、露光装置の解像限界以下の
ラインおよびスペースから成る複数のスリット部を有す
る回折格子パターンの例を示しており、マスクパターン
からの距離に比例してスリット幅が徐々に大きくなる構
造となっている。尚、このフォトリソグラフィ工程で使
用されるレジストはネガ型レジストが適用困難である
為、当該ゲート電極形成用フォトマスクまたはレチクル
９０１，９０５のパターン構成は、ポジ型レジストを前
提にしている。よって、ゲート電極形成用マスクパター
ンの主パターンの領域が遮光部９０２，９０６で、光強
度低減機能を有する補助パターンの領域がスリット部９
０３、９０７で、補助パターンの外側の領域が透光部９
０４，９０８のパターン構成となっている。前記スリッ
ト部のスリットの方向は、スリット部９０３の様に主パ
ターン（遮光部９０２）の方向と平行でも、スリット部
９０７の様に主パターン（遮光部９０６）の方向と垂直
でも構わない（図９−Ａと図９−Ｂ）。

【００８１】前記ゲート電極形成用フォトマスクまたは
レチクル９０１，９０５に露光光を照射した場合、遮光
部９０２，９０６の光強度はゼロであり、透光部９０
４，９０８の光強度は１００％である。一方、露光装置
の解像限界以下のラインおよびスペースから成る複数の
スリット部９０３，９０７を有する回折格子パターンで
構成される光強度低減機能を有する補助パターンの光強
度は、１０〜７０％の範囲でマスクパターンからの距離
に比例して透過率が増加する様に構成されており、その
代表的光強度分布の例を光強度分布９０９に示す。尚、
回折格子パターンに於ける前記スリット部９０３，９０
７の光強度の調整は、スリット部９０３，９０７のピッ
チ及びスリット幅の調整により実現している（図９−
Ｃ）。

【００８２】次の図９−Ｄには、補助パターンの具体例
として、露光光の光強度を低減する機能を有する半透膜
の例を示しており、マスクパターンからの距離に比例し
て、半透膜の透過率が徐々に増加する様に構成されてい
る。ゲート電極形成用フォトマスクまたはレチクル９１
０に於けるゲート電極形成用マスクパターンの主パター
ンの領域が遮光部９１１で、光強度低減機能を有する補
助パターンの領域が半透膜から成る半透光部９１２で、
その外側の領域が透光部９１３である（図９−Ｄ）。

【００８３】前記ゲート電極形成用フォトマスクまたは
レチクル９１０に露光光を照射した場合、遮光部９１１
及び透光部９１３の光強度は各々ゼロと１００％であ
り、半透膜から成る半透光部９１２で構成される補助パ
ターン領域の光強度は、１０〜７０％の範囲でマスクパ
ターンからの距離に比例して透過率が増加する様に構成
されており、その代表的光強度分布の例を光強度分布９
１４に示す（図９−Ｅ）。

【００８４】次に回折格子パターンまたは半透膜から成
る光強度低減機能を有するゲート電極形成用フォトマス
クまたはレチクル９０１，９０５，９１０を利用したＧ
ＯＬＤ構造多結晶シリコンＴＦＴの形成法について、図
１０を用いて説明する。

【００８５】回折格子パターンまたは半透膜から成る光
強度低減機能を有する補助パターンを設置した前記ゲー
ト電極形成用フォトマスクまたはレチクル９０１，９０
５，９１０をフォトリソグラフィ工程に適用することに
より、レジストパターンの両側端部に於ける膜厚が、通
常と比較し１０〜６０％の範囲内で薄く形成され、且つ
端部に近付く程、レジスト膜厚が徐々に薄くなったテー
パー形状領域を有する現像後レジストパターン１００５
が形成される（図１０−Ａ）。

【００８６】尚、前記現像後レジストパターン１００５
のテーパー形状領域のレジスト膜厚は、テーパー形状領
域の端部に近付く程、薄くなっており、対応するマスク
パターンに設置された前記補助パターン領域の透過率を
適宜調整することにより、自由に設定可能である。そし
て後工程である第１のドライエッチング処理及び第２の
ドライエッチング処理で形成されるゲート電極のテーパ
ー形状領域のエッチング残膜厚を考慮して、前記現像後
レジストパターン１００５のテーパー形状領域は適切な
レジスト膜厚に形成される。また、前記現像後レジスト
パターン１００５の前記テーパー形状領域の寸法は、対
応するマスクパターンに設置された前記補助パターン領
域の寸法を調整することにより、自由に設定可能であ
る。そして現像後レジストパターン１００５の前記テー
パー形状領域は、最終的に形成されるＧＯＬＤ構造トラ
ンジスタに於ける低濃度不純物領域（ｎ−領域）の寸法
を考慮して、適切な長さに形成される（図１０−Ａ）。

【００８７】次に、前記現像後レジストパターン１００
５をマスクに、第１のドライエッチング処理を行う。こ
の所定時間のドライエッチング工程に於いて、前記現像
後レジストパターン１００５から露出しているゲート電
極膜１００４は、完全にエッチングされ、更に下層側に
存在するゲート絶縁膜１００３が若干オーバーエッチン
グされるまで、ドライエッチング処理が行われる。一
方、前記現像後レジストパターン１００５の端部に於け
るレジスト膜厚の薄くなったテーパー形状領域では、ゲ
ート電極膜１００４とレジスト膜との選択比の問題で、
レジスト膜が徐々にエッチングされる為、ドライエッチ
ングの途中で、前記テーパー形状領域でのレジストパタ
ーン端部のレジスト膜厚の薄い領域から下地のゲート電
極膜１００４が徐々に露出し、当該領域の端部からゲー
ト電極膜１００４のエッチングが進行することになる。
この為、当該領域のゲート電極膜１００４の残膜厚が初
期膜厚の５〜３０％程度の所定膜厚になる様にドライエ
ッチングした後、ゲート電極端部に近付く程、ゲート電
極膜厚の薄くなる構造のテーパー形状領域を有したゲー
ト電極１００７が形成される。

【００８８】ここで、第１のドライエッチング工程に於
けるレジストパターンの形状は、パターン端部に近付く
程、レジスト膜厚の薄くなったテーパー形状領域を有す
る現像後レジストパターン１００５から、最終的にはド
ライエッチング後レジストパターン１００６の形状に変
化している。このドライエッチングにより、ゲート電極
端部に近付く程、膜厚の薄くなる構造のテーパー形状領
域を有するゲート電極１００７が形成され、前記ゲート
電極１００７から露出した領域に存在する下層膜である
ゲート絶縁膜１００８は、オーバーエッチングにより、
薄くなった形状に変化している（図１０−Ｂ）。

【００８９】次に前記ゲート電極１００７をマスクとし
て、ソース及びドレイン領域にｎ型不純物の高濃度イオ
ン注入を行う。ゲート電極１００７から露出した領域に
対応する多結晶シリコン膜１００２に、ソース及びドレ
イン領域となる高濃度不純物領域（ｎ＋領域）１００９
が形成される。またゲート電極端部に近付く程、ゲート
電極膜厚の薄くなる構造の前記テーパー形状領域に対応
する多結晶シリコン膜１００２には、低濃度不純物領域
（ｎ−領域）１０１０が形成される。この際、ゲート電
極１００７の端部の前記テーパー形状領域では、ゲート
電極１００７の端部に近付く程、ゲート電極膜厚が徐々
に薄くなる構造となっている為、スルードープでイオン
注入される低濃度不純物領域（ｎ−領域）１０１０の不
純物濃度には濃度勾配が存在し、ゲート電極１００７の
端部即ちソース及びドレイン領域の端部に近付く程、徐
々に不純物濃度が高くなる傾向を有している（図１０−
Ｂ）。

【００９０】尚、前記イオン注入に於ける注入条件は、
ドーズ量が５×１０¹⁴〜５×１０¹⁵atoms/cm²及び加速
電圧が６０〜１００ｋＶである。また前記高濃度不純物
領域（ｎ＋領域）１００９に於いては１×１０²⁰〜１×
１０²²atoms/cm³程度の不純物がイオン注入され、前記
低濃度不純物領域（ｎ−領域）１０１０に於いては１×
１０¹⁸〜１×１０¹⁹atoms/cm³程度の不純物がイオン注
入されている。

【００９１】次に前記ゲート電極１００７をマスクとし
て、第２のドライエッチング処理を行う。この所定時間
のドライエッチング処理により、ゲート電極１００７の
端部のテーパー形状領域はエッチングされ、テーパー形
状領域のゲート電極膜厚は更に薄くなり、テーパー形状
領域の端部は後退する。この結果、ゲート電極１００７
はゲート電極１０１１の形状に変化し、濃度勾配を有し
た前記低濃度不純物領域（ｎ−領域）１０１０は、ゲー
ト電極１０１１とオーバーラップしているＬov領域１０
１０ａとオーバーラップしてないＬoff領域１０１０ｂ
に区分される。この際、ドライエッチング処理条件を適
宜変更することにより、ゲート電極１００７の前記テー
パー形状領域の範囲内で、ゲート電極１０１１の寸法を
自由に調整することができる。即ち、ゲート電極１００
７の前記テーパー形状領域の範囲内で、Ｌov領域１０１
０ａの寸法とＬoff領域１０１０ｂの寸法を自由に調整
することができる。また、ゲート電極１０１１から露出
した下地のゲート絶縁膜１０１２は、ドライエッチング
により更に薄くなっている。この後、ゲート電極１０１
１のドライエッチングマスクである不要なレジストパタ
ーン１００６は、除去される（図１０−Ｃ）。もちろ
ん、前記高濃度イオン注入の前に、レジストパターン１
００６を除去してもよい。

【００９２】尚、ここではＧＯＬＤ構造多結晶シリコン
ＴＦＴの形成法について記載したが、光強度低減機能を
有する補助パターンを設置した前記ゲート電極形成用フ
ォトマスクまたはレチクル９０１，９０５，９１０は、
シリコン基板等の半導体基板を使用するＧＯＬＤ構造Ｍ
ＯＳ型トランジスタの形成にも、勿論適用可能である。
この場合は、高濃度不純物領域（ｎ＋領域）と低濃度不
純物領域（ｎ−領域）は、シリコン基板等の半導体基板
に形成される。

【００９３】（実施形態４）液晶ディスプレイ等の半導
体装置には様々な回路が内包されており、回路によって
はホットキャリア対策効果に優れたＧＯＬＤ構造が適し
ている場合もあれば、オフ電流値の小さいＬＤＤ構造が
適している場合もあり、場合によっては、シングルドレ
イン構造が適している場合もある。従って、回路毎にＧ
ＯＬＤ構造とＬＤＤ構造とシングルドレイン構造の多結
晶シリコンＴＦＴを別々に形成する必要がある。実施形
態４に於いては、回路毎にＧＯＬＤ構造とＬＤＤ構造と
シングルドレイン構造の多結晶シリコンＴＦＴを別々に
形成する方法について、図１１に基づき記載する。

【００９４】尚、本実施形態では、第２のドライエッチ
ング処理後に於けるＬＤＤ構造形成領域１５０２のゲー
ト電極１１２３にエッチング残膜であるテーパー形状領
域が残存している場合について例示しており、次工程の
ＬＤＤ構造形成領域１５０２のみを開口する為のレジス
トパターン形成と第３のドライエッチング処理が必要な
場合について記載している。また、前記ゲート電極形成
用フォトマスクまたはレチクル９０１，９０５，９１０
（図９−Ａ，Ｂ，Ｄ）の構成については、既に実施形態
１に記載している為、ここでは割愛する。

【００９５】本実施形態で使用する基板構造は、ガラス
基板１１０１上に所定膜厚の多結晶シリコン膜１１０２
と所定膜厚のゲート絶縁膜１１０３と所定膜厚のゲート
電極膜１１０４が各々積層されている構造の基板を使用
する。前記構造の基板上に、回折格子パターンまたは半
透膜から成る光強度低減機能を有する補助パターンを設
置したゲート電極形成用フォトマスクまたはレチクル９
０１，９０５，９１０（図９−Ａ，Ｂ，Ｄ）を適用した
フォトリソグラフィ工程を行い、現像後レジストパター
ン１１０５，１１０６，１１０７を形成する。ここで、
１１０５における補助パターンの幅と１１０６における
補助パターンの幅は異なっているが、もちろん同じ幅で
あっても良い。

【００９６】この際、適用する前記ゲート電極形成用フ
ォトマスクまたはレチクル９０１，９０５，９１０に於
いて、ＧＯＬＤ構造形成領域１５０１とＬＤＤ構造形成
領域１５０２に対応するゲート電極形成用マスクパター
ンには光強度低減機能を有する補助パターンを設置し、
シングルドレイン構造形成領域１５０３に対応するゲー
ト電極形成用マスクパターンには前記補助パターンを設
置しないパターン構成とする。この結果、ＧＯＬＤ構造
形成領域１５０１とＬＤＤ構造形成領域１５０２の現像
後レジストパターン１１０５，１１０６には、端部に近
付く程、レジスト膜厚の徐々に薄くなるテーパー形状領
域が形成され、シングルドレイン構造形成領域１５０３
の現像後レジストパターン１１０７には前記テーパー形
状領域が存在せず、矩形形状の現像後レジストパターン
１１０７が形成される（図１１−Ａ）。

【００９７】尚、ＧＯＬＤ構造形成領域１５０１とＬＤ
Ｄ構造形成領域１５０２に於ける現像後レジストパター
ン１１０５，１１０６の前記テーパー形状領域のレジス
ト膜厚は、テーパー形状領域の端部に近付く程、薄くな
っており、各々対応するマスクパターンに設置された前
記補助パターン領域の透過率を適宜調整することによ
り、自由に設定可能である。そして後工程である第１の
ドライエッチング処理及び第２のドライエッチング処理
で形成されるゲート電極のテーパー形状領域のエッチン
グ残膜厚を考慮して、現像後レジストパターン１１０
５，１１０６の前記テーパー形状領域は適切なレジスト
膜厚に形成される。また、ＧＯＬＤ構造形成領域１５０
１とＬＤＤ構造形成領域１５０２に於ける現像後レジス
トパターン１１０５，１１０６の前記テーパー形状領域
の寸法は、各々対応するマスクパターンに設置された前
記補助パターン領域の寸法を調整することにより、自由
に設定可能である。そして現像後レジストパターン１１
０５，１１０６の前記テーパー形状領域は、最終的に形
成されるＧＯＬＤ構造とＬＤＤ構造トランジスタに於け
る各低濃度不純物領域（ｎ−領域）の寸法を考慮して、
適切な長さに形成される。

【００９８】本実施形態では、ＧＯＬＤ構造形成領域１
５０１とＬＤＤ構造形成領域１５０２に於ける現像後レ
ジストパターン１１０５，１１０６のテーパー形状領域
のレジスト膜厚が同等で、且つＧＯＬＤ構造形成領域１
５０１の現像後レジストパターン１１０５の場合と比較
し、ＬＤＤ構造形成領域１５０２の現像後レジストパタ
ーン１１０６に於けるテーパー形状領域が寸法的に小さ
い場合を例示している（図１１−Ａ）。

【００９９】次に、第１のドライエッチング処理を行
う。この所定時間のドライエッチング処理により、ＧＯ
ＬＤ構造形成領域１５０１とＬＤＤ構造形成領域１５０
２に於いては、ゲート電極端部に近付く程、ゲート電極
膜厚の薄くなる構造のテーパー形状領域を有したゲート
電極１１１１，１１１２が形成される。この際、ゲート
電極１１１１，１１１２のテーパー形状領域の残膜厚
は、初期膜厚の５〜３０％程度の所定膜厚になる様にド
ライエッチング処理される。一方のシングルドレイン構
造形成領域１５０３に於いては、矩形形状のゲート電極
１１１３が形成される。尚、ドライエッチングのマスク
となったレジストパターンは、現像後レジストパターン
１１０５，１１０６，１１０７の形状から各々ドライエ
ッチング後レジストパターン１１０８，１１０９，１１
１０の形状に変化している。また、ゲート電極１１１
１，１１１２，１１１３から露出した領域のゲート絶縁
膜の形状は、エッチングにより薄くなっており、各々ゲ
ート絶縁膜１１１４，１１１５，１１１６の形状に変化
している（図１１−Ｂ）。

【０１００】次に、前記ゲート電極１１１１，１１１
２，１１１３をマスクにｎ型不純物の高濃度イオン注入
を行う。ＧＯＬＤ構造形成領域１５０１とＬＤＤ構造形
成領域１５０２に於いては、ゲート電極１１１１，１１
１２の外側に対応する多結晶シリコン膜１１０２にソー
ス及びドレイン領域となる高濃度不純物領域（ｎ+領
域）１１１７，１１１９が形成され、ゲート電極膜厚の
薄い前記テーパー形状領域に対応する多結晶シリコン膜
１１０２に低濃度不純物領域（ｎ−領域）１１１８，１
１２０が形成される。シングルドレイン構造形成領域１
５０３に於いては、ゲート電極１１１３の外側に対応す
る多結晶シリコン膜１１０２にソース及びドレイン領域
となる高濃度不純物領域（ｎ+領域）１１２１のみが形
成される（図１１−Ｂ）。

【０１０１】次に、第２のドライエッチング処理を行
う。この所定時間のドライエッチング処理により、ＧＯ
ＬＤ構造形成領域１５０１に於いては、ゲート電極１１
１１の端部の前記テーパー形状領域がドライエッチング
され、テーパー形状領域のゲート電極膜厚は更に薄くな
り、テーパー形状領域の端部であるゲート電極１１１１
の端部は後退し、ゲート電極１１２２が形成される。そ
して前記低濃度不純物領域（ｎ−領域）１１１８は、ゲ
ート電極１１２２とオーバーラップしているＬov領域１
１１８ａとオーバーラップしていないＬoff領域１１１
８ｂに区分される。ＬＤＤ構造形成領域１５０２に於け
るゲート電極１１１２の前記テーパー形状領域も、ＧＯ
ＬＤ構造形成領域１５０１の場合と同様にドライエッチ
ングされ、エッチング残膜であるテーパー形状領域を有
するゲート電極１１２３が形成される。これに対し、シ
ングルドレイン構造形成領域１５０３のゲート電極１１
１３も同様にドライエッチング処理が行われ、ゲート電
極１１２４が形成されるが、当該ゲート電極１１１３が
矩形形状である為、下地のゲート絶縁膜１１１６が更に
エッチングされ、薄くなるだけである。この後、ゲート
電極１１２２，１１２３，１１２４のドライエッチング
マスクである不要なレジストパターンは、除去される
（図１１−Ｃ）。もちろん、前記高濃度イオン注入の前
に、不要なレジストパターンを除去してもよい。

【０１０２】次に、ＬＤＤ構造形成領域１５０２に於け
るゲート電極１１２３のエッチング残膜である前記テー
パー形状領域が残存している為、前記テーパー形状領域
を選択的に除去する必要がある。よって、ＬＤＤ構造形
成領域１５０２のみを開口する様に、新規にレジストパ
ターン１１２５〜１１２７を形成する（図１１−Ｄ）。

【０１０３】次に、第３のドライエッチング処理を行
う。この所定時間のドライエッチング処理により、ＬＤ
Ｄ構造形成領域１５０２に於けるゲート電極１１２３の
前記テーパー形状領域は選択的にエッチング除去され、
矩形形状のゲート電極１１２８が形成される。この結
果、多結晶シリコン膜に形成された低濃度不純物領域
（ｎ−領域）１１２０とゲート電極１１２８はオーバー
ラップしない構造となり、ＬＤＤ構造トランジスタが形
成される。この後、ドライエッチングマスクである前記
レジストパターン１１２５〜１１２７は、除去される
（図１１−Ｅ）。

【０１０４】尚、ここではＧＯＬＤ構造とＬＤＤ構造と
シングルドレイン構造の多結晶シリコンＴＦＴの形成法
について記載したが、光強度低減機能を有する補助パタ
ーンを設置した前記ゲート電極形成用フォトマスクまた
はレチクル９０１，９０５，９１０は、シリコン基板等
の半導体基板を使用する同構造のＭＯＳ型トランジスタ
の形成にも、勿論適用可能である。この場合は、高濃度
不純物領域（ｎ＋領域）と低濃度不純物領域（ｎ−領
域）は、シリコン基板等の半導体基板に形成される。

【０１０５】以上の製造工程により、回路毎にＧＯＬＤ
構造とＬＤＤ構造とシングルドレイン構造の薄膜トラン
ジスタを別々に形成することができる。

【０１０６】（実施形態５）実施形態５では、回路毎に
ＧＯＬＤ構造とＬＤＤ構造とシングルドレイン構造の薄
膜トランジスタを別々に形成する方法に於いて、ＬＤＤ
構造形成領域１５０２のみを開口する為のレジストパタ
ーン形成と第３のドライエッチング処理が不要な工程簡
略化プロセスについて、図１２に基づき記載する。

【０１０７】本実施形態で使用する基板構造は、ガラス
基板１２０１上に所定膜厚の多結晶シリコン膜１２０２
と所定膜厚のゲート絶縁膜１２０３と所定膜厚のゲート
電極膜１２０４が各々積層されている構造の基板を使用
する。前記構造の基板上に、回折格子パターンまたは半
透膜から成る光強度低減機能を有する補助パターンを設
置したゲート電極形成用フォトマスクまたはレチクル９
０１，９０５，９１０（図９−Ａ，Ｂ，Ｄ）を適用した
フォトリソグラフィ工程を行い、現像後レジストパター
ン１２０５，１２０６，１２０７を形成する。

【０１０８】この際、適用する前記ゲート電極形成用フ
ォトマスクまたはレチクル９０１，９０５，９１０に於
いて、ＧＯＬＤ構造形成領域１５０１とＬＤＤ構造形成
領域１５０２に対応するゲート電極形成用マスクパター
ンには光強度低減機能を有する補助パターンを設置し、
シングルドレイン構造形成領域１５０３に対応するゲー
ト電極形成用マスクパターンには前記補助パターンを設
置しないパターン構成とする。この結果、ＧＯＬＤ構造
形成領域１５０１とＬＤＤ構造形成領域１５０２の現像
後レジストパターン１２０５，１２０６には、端部に近
付く程、レジスト膜厚の徐々に薄くなったテーパー形状
領域が形成され、シングルドレイン構造形成領域１５０
３の現像後レジストパターン１２０７には前記テーパー
形状領域が存在せず、矩形形状の現像後レジストパター
ン１２０７が形成される（図１２−Ａ）。

【０１０９】本実施形態では、第２のドライエッチング
処理後に於いて、ＬＤＤ構造形成領域１５０２の当該ゲ
ート電極にエッチング残膜であるテーパー形状領域が残
存しない様にする為、ＧＯＬＤ構造形成領域１５０１に
於ける現像後レジストパターン１２０５と比較し、ＬＤ
Ｄ構造形成領域１５０２に於ける現像後レジストパター
ン１２０６のテーパー形状領域のレジスト膜厚が相対的
に薄くなる様に構成されている（図１２−Ａ）。

【０１１０】次に、第１のドライエッチング処理を行
う。この所定時間のドライエッチング処理により、ＧＯ
ＬＤ構造形成領域１５０１とＬＤＤ構造形成領域１５０
２に於いては、ゲート電極端部に近付く程、ゲート電極
膜厚の薄くなる構造のテーパー形状領域を有したゲート
電極１２１１，１２１２が形成される。この際、ＧＯＬ
Ｄ構造形成領域１５０１とＬＤＤ構造形成領域１５０２
のゲート電極１２１１，１２１２に於けるテーパー形状
領域の残膜厚は、初期膜厚の５〜３０％程度の所定膜厚
になる様にドライエッチング処理されており、またゲー
ト電極１２１２に於けるテーパー形状領域の残膜厚は、
ゲート電極１２１１に比べ、相対的に薄くなっている。
一方のシングルドレイン構造形成領域１５０３に於いて
は、矩形形状のゲート電極１２１３が形成される。尚、
ドライエッチングのマスクとなったレジストパターン
は、現像後レジストパターン１２０５，１２０６，１２
０７の形状から各々ドライエッチング後レジストパター
ン１２０８，１２０９，１２１０の形状に変化してい
る。また、ゲート電極１２１１，１２１２，１２１３か
ら露出した領域のゲート絶縁膜の形状は、エッチングに
より薄くなっており、各々ゲート絶縁膜１２１４，１２
１５，１２１６の形状に変化している（図１２−Ｂ）。

【０１１１】次に、前記ゲート電極１２１１，１２１
２，１２１３をマスクにｎ型不純物の高濃度イオン注入
を行う。ＧＯＬＤ構造形成領域１５０１とＬＤＤ構造形
成領域１５０２に於いては、ゲート電極１２１１，１２
１２の外側に対応する多結晶シリコン膜１２０２にソー
ス及びドレイン領域となる高濃度不純物領域（ｎ+領
域）１２１７，１２１９が形成され、ゲート電極膜厚の
薄い前記テーパー形状領域に対応する多結晶シリコン膜
１２０２に低濃度不純物領域（ｎ−領域）１２１８，１
２２０が形成される。シングルドレイン構造形成領域１
５０３に於いては、ゲート電極１２１３の外側に対応す
る多結晶シリコン膜１２０２にソース及びドレイン領域
となる高濃度不純物領域（ｎ+領域）１２２１のみが形
成される（図１２−Ｂ）。

【０１１２】次に、第２のドライエッチング処理を行
う。この所定時間のドライエッチング処理により、ＧＯ
ＬＤ構造形成領域１５０１に於いては、ゲート電極１２
１１の端部の前記テーパー形状領域がドライエッチング
され、テーパー形状領域のゲート電極膜厚は更に薄くな
り、テーパー形状領域の端部であるゲート電極１２１１
の端部は後退し、ゲート電極１２２２が形成される。そ
して前記低濃度不純物領域（ｎ−領域）１２１８は、ゲ
ート電極１２２２とオーバーラップしているＬov領域１
２１８ａとオーバーラップしていないＬoff領域１２１
８ｂに区分される。またＬＤＤ構造形成領域１５０２の
場合、第１のドライエッチング処理後に於いて、ゲート
電極１２１２のテーパー形状領域の残膜厚が相対的に薄
い為、第２のドライエッチング処理により、前記テーパ
ー形状領域は完全にエッチング除去され、矩形形状のゲ
ート電極１２２３が形成される。このゲート電極１２２
３は前記低濃度不純物領域（ｎ−領域）１２２０とオー
バーラップしない構造となっており、ＬＤＤ構造トラン
ジスタが形成される。これに対し、シングルドレイン構
造形成領域１５０３のゲート電極１２１３も同様にドラ
イエッチング処理が行われ、ゲート電極１２２４が形成
されるが、ゲート電極１２１３が矩形形状である為、下
地のゲート絶縁膜１２１６が更にエッチングされ、薄く
なるだけである。この後、ゲート電極１２２２，１２２
３，１２２４のドライエッチングマスクであるレジスト
パターンは、除去される（図１２−Ｃ）。もちろん、前
記高濃度イオン注入の前に、レジストパターンを除去し
てもよい。

【０１１３】以上の工程簡略化した製造工程により、回
路毎にＧＯＬＤ構造とＬＤＤ構造とシングルドレイン構
造の薄膜トランジスタを別々に形成することができる。

【０１１４】上記の実施形態１乃至５で説明した本発明
について、以下に記載する実施例で更に詳細な説明を行
うこととする。

【０１１５】

【実施例】（実施例１）回折格子パターンまたは半透膜
から成る光強度低減機能を有する補助パターンを設置し
たフォトマスクまたはレチクル１０１，１０５，１１０
（図１（Ａ），（Ｂ），（Ｄ））をゲート電極形成用の
フォトリソグラフィ工程に適用し、ＧＯＬＤ構造及びＬ
ＤＤ構造多結晶シリコンＴＦＴで構成されるアクティブ
マトリクス型液晶ディスプレイの製造法について、図４
〜図８を用いて詳細に説明する。尚、実施形態２に於い
ては、ＧＯＬＤ構造とＬＤＤ構造及びシングルドレイン
構造の多結晶シリコンＴＦＴを別々に形成する方法につ
いて記載したが、本実施例に於いては、ＧＯＬＤ構造と
ＬＤＤ構造の多結晶シリコンＴＦＴで構成される液晶デ
ィスプレイの製造法について記載する。

【０１１６】最初に、液晶ディスプレイ全体の回路構成
を図４に示す。液晶ディスプレイは、画素領域５０１と
画素領域５０１を駆動する為の周辺回路で構成されてい
る。周辺回路は、シフトレジスタ回路５０２，５０６と
レベルシフタ回路５０３，５０７とバッファ回路５０
４，５０８とサンプリング回路５０５で構成されてい
る。周辺回路であるシフトレジスタ回路５０２，５０６
とレベルシフタ回路５０３，５０７とバッファ回路５０
４，５０８には、ホットキャリア対策効果に優れたＧＯ
ＬＤ構造の多結晶シリコンＴＦＴが使われており、一
方、画素領域５０１と周辺回路の一部であるサンプリン
グ回路５０５にはオフ電流値を抑える効果に優れたＬＤ
Ｄ構造の多結晶シリコンＴＦＴが使われている（図
４）。

【０１１７】前記回路構成の液晶ディスプレイの製造法
について、以下に図５〜図８を用いて具体的に記載す
る。

【０１１８】最初に、ガラス基板６０１上にプラズマＣ
ＶＤ法により、各々組成比の異なる第１層目の酸化窒化
シリコン膜６０２ａを５０ｎｍと第２層目の酸化窒化シ
リコン膜６０２ｂを１００ｎｍの膜厚で堆積し、下地膜
６０２を成膜する。尚、ここで用いるガラス基板６０１
としては、石英ガラスまたはバリウムホウケイ酸ガラス
またはアルミノホウケイ酸ガラス等が有る。次に前記下
地膜６０２（６０２ａと６０２ｂ）上にプラズマＣＶＤ
法により、非晶質シリコン膜５５ｎｍを堆積した後、ニ
ッケル含有溶液を非晶質シリコン膜上に保持させた。こ
の非晶質シリコン膜を脱水素化処理（５００℃にて１時
間）した後、熱結晶化（５５０℃にて４時間）を行い、
更にレーザーアニール処理により多結晶シリコン膜とし
た。次にフォトリソグラフィ工程及びエッチング工程に
より、この多結晶シリコン膜をパターニングし、半導体
層６０３〜６０７を形成した。この際、半導体層６０３
〜６０７を形成した後、ＴＦＴのＶｔｈを制御する為の
不純物元素（ボロンまたはリン）のドーピングを実施し
ても構わない。次に半導体層６０３〜６０７を覆う様
に、プラズマＣＶＤ法により１１０ｎｍ厚の酸化窒化シ
リコン膜から成るゲート絶縁膜６０８を形成し、更にゲ
ート絶縁膜６０８上に４００ｎｍ厚のＴａＮ膜から成る
ゲート電極膜６０９をスパッタ法により堆積した（図５
（Ａ））。

【０１１９】次に露光光の透過率を低減する機能を有す
るラインおよびスペースから成る回折格子パターンまた
は半透膜で構成される補助パターンを設置したフォトマ
スクまたはレチクル１０１，１０５，１１０（図１
（Ａ），（Ｂ），（Ｄ））をゲート電極形成用のフォト
リソグラフィ工程に適用し、両側が薄くなった形状のゲ
ート電極形成用の現像後レジストパターン６１０ａ〜６
１５ａを形成する（図５（Ｂ））。

【０１２０】次にゲート電極形成用の前記現像後レジス
トパターン６１０ａ〜６１５ａをマスクに、ＴａＮ膜か
ら成る４００ｎｍ厚のゲート電極膜６０９のドライエッ
チング処理を行う。ドライエッチング後のゲート電極の
形状は両側の端部が薄くなった凸型形状で、薄い領域の
膜厚が初期膜厚４００ｎｍの５〜３０％程度（好ましく
は７〜８％程度、３０ｎｍ程度）になる様にエッチング
され、ゲート電極６１７〜６２２が形成される。この
際、ドライエッチング工程に於けるレジストパターンの
形状は、両側の端部のレジスト膜厚が薄く形成された現
像後レジストパターン６１０ａ〜６１５ａから、レジス
ト膜厚の薄い領域が消失したドライエッチング後レジス
トパターン６１０ｂ〜６１５ｂの形状に変化している。
また、ゲート電極６１７〜６２２から露出した領域の酸
化窒化シリコン膜から成るゲート絶縁膜６０８は、ドラ
イエッチングにより薄くなった形状のゲート絶縁膜６１
６に変化している。

【０１２１】次にドライエッチング後レジストパターン
６１０ｂ〜６１５ｂを除去せずに、第１のイオン注入処
理であるｎ型不純物の低濃度イオン注入を行い、ゲート
電極６１７〜６２２から露出した領域に対応する半導体
層６０３〜６０７に低濃度不純物領域（ｎ−領域）６２
３〜６２７を形成する。この際のイオン注入条件はｎ型
不純物としてリン（Ｐ）を用い、ドーズ量が３×１０
¹²〜３×１０¹³atoms/cm²及び加速電圧が６０〜１００
ｋＶの条件で処理した（図６（Ａ））。

【０１２２】次に、ドライエッチング後レジストパター
ン６１０ｂ〜６１５ｂを除去する。この後、画素ＴＦＴ
７０４をＬＤＤ構造にする為、当該領域に存在するゲー
ト電極６２０を覆う様に、第２のイオン注入処理のマス
クとなるレジストパターン６２８を形成する。もちろ
ん、前記低濃度イオン注入の前に、レジストパターン６
１０ｂ〜６１５ｂを除去してもよい。

【０１２３】そして、第２のイオン注入処理であるｎ型
不純物の高濃度イオン注入を行う。イオン注入条件とし
ては、ドーズ量が５×１０¹⁴〜５×１０¹⁵atoms/cm
²で、加速電圧が６０〜１００ｋＶの条件でイオン注入
する。

【０１２４】この際、ＬＤＤ構造形成領域の画素領域７
０７である画素ＴＦＴ７０４の領域に於いては、ゲート
電極６２０を被覆しているレジストパターン６２８をマ
スクにイオン注入することにより、レジストパターン６
２８から露出した領域に対応する半導体層６０６にソー
ス及びドレイン領域となる高濃度不純物領域（ｎ＋領
域）６３２が形成される。ゲート電極６２０の外側で且
つレジストパターン６２８の内側の領域に対応する半導
体層６０６には、既に第１のイオン注入処理により低濃
度不純物領域（ｎ−領域）６２６が形成されており、第
２のイオン注入処理による高濃度不純物領域（ｎ＋領
域）６３２の形成と合わせて、ＬＤＤ構造多結晶シリコ
ンＴＦＴが形成される。

【０１２５】一方、ＧＯＬＤ構造形成領域である周辺回
路の駆動回路７０６に於いては、ゲート電極６１７〜６
１９をマスクにイオン注入が行われることにより、ゲー
ト電極６１７〜６１９から露出した領域に対応する半導
体層６０３〜６０５にソース及びドレイン領域となる高
濃度不純物領域（ｎ＋領域）６２９〜６３１が形成さ
れ、同時に当該ゲート電極６１７〜６１９の両側に存在
するゲート電極膜の薄くなった領域に対応する半導体層
６０３〜６０５に低濃度不純物領域（ｎ−領域）６３４
〜６３６が形成される。この様に、ゲート電極６１７〜
６１９に於ける両側の膜厚の違いを考慮し、イオン注入
時の加速電圧とイオン注入量を適宜選択することによ
り、高濃度不純物領域（ｎ＋領域）６２９〜６３１と低
濃度不純物領域（ｎ−領域）６３４〜６３６を同時に形
成し、ＧＯＬＤ構造多結晶シリコンＴＦＴを形成するこ
とができる。

【０１２６】尚、画素領域７０７の保持容量７０５に於
いても、ゲート電極６２１（容量形成領域の為、正確に
はゲート電極でなく単なる電極）をマスクに第２のイオ
ン注入処理が行われる為、ゲート電極６２１の膜厚の違
いを利用し、半導体層６０７に高濃度不純物領域（ｎ＋
領域）６３３と低濃度不純物領域（ｎ−領域）６３７が
同時に形成され、構造的にはＧＯＬＤ構造と類似の構造
が形成されているが、多結晶シリコンＴＦＴの形成領域
でない為、ＧＯＬＤ構造ではない（図６（Ｂ））。

【０１２７】次に新規のフォトリソグラフィ工程を行う
ことにより、駆動回路７０６に於けるｐチャネル型ＴＦ
Ｔ７０２領域と画素領域７０７に於ける保持容量７０５
領域をレジスト開口させ、その他の領域はレジストパタ
ーン６３８〜６４０で被覆する様にパターニングする。

【０１２８】前記レジストパターン６３８〜６４０をマ
スクに第３のイオン注入処理であるｐ型不純物の高濃度
イオン注入を行う。この際、ｐチャネル型ＴＦＴ７０２
領域には、ゲート電極６１８をマスクに前記一導電型と
は逆の導電型を付与する不純物元素であるボロン（Ｂ）
等のｐ型不純物がイオン注入され、ゲート電極６１８か
ら露出した領域に対応する半導体層６０４にソース及び
ドレイン領域となる高濃度不純物領域（ｐ＋領域）６４
１とゲート電極６１８の両側の膜厚が薄い領域に対応す
る半導体層６０４に低濃度不純物領域（ｐ−領域）６４
３が形成され、ＧＯＬＤ構造多結晶シリコンＴＦＴが形
成される。第３のイオン注入領域は、第１及び第２のイ
オン注入によりｎ型不純物であるリン（Ｐ）が既にイオ
ン注入されているが、ｐ型不純物であるボロン（Ｂ）の
濃度が２×１０²⁰〜２×１０²¹atoms/cm³となる様にイ
オン注入される為、ｐチャネル型多結晶シリコンＴＦＴ
のソース及びドレイン領域として機能することができ
る。

【０１２９】尚、保持容量７０５領域についても、ｐチ
ャネル型ＴＦＴ７０２と同様に、対応する半導体層６０
７に高濃度不純物領域（ｎ＋領域）６４２と低濃度不純
物領域（ｎ−領域）６４４が形成され、構造的にはＧＯ
ＬＤ構造と類似の構造が形成されているが、多結晶シリ
コンＴＦＴの形成領域でない為、ＧＯＬＤ構造ではない
（図７（Ａ））。

【０１３０】次に前記レジストパターン６３８〜６４０
を除去した後、プラズマＣＶＤ法により１５０ｎｍ厚の
酸化窒化シリコン膜から成る第１の層間絶縁膜６４５を
堆積させる。更に、半導体層６０３〜６０７に注入され
た各不純物元素を熱活性化処理する為、５５０℃で４時
間の熱アニール処理を行う。尚、本実施例では、ＴＦＴ
のオフ電流値の低下及び電界効果移動度の向上の為、不
純物元素の熱活性化処理と同時に、半導体層６０３〜６
０７の結晶化の際に触媒として使用したニッケル（Ｎ
ｉ）を高濃度のリン（Ｐ）を含む不純物領域６２９〜６
３３でゲッタリングすることにより、チャネル形成領域
となる半導体層中のニッケル（Ｎｉ）濃度の低減を実現
している。この様な方法で製造したチャネル形成領域を
有する多結晶シリコンＴＦＴは、結晶性が良好で高い電
界効果移動度を有する為、オフ電流値の低下等の良好な
電気特性を示すことができる。前記熱活性化処理は、第
１の層間絶縁膜６４５を堆積する前に行っても構わない
が、ゲート電極６１７〜６２２の配線材料の耐熱性が弱
い場合には、本実施例の様に層間絶縁膜を堆積した後に
熱活性化処理を行う方が好ましい。次に、水素を３％含
有する窒素雰囲気中で４１０℃で１時間の熱処理を行う
ことにより、半導体層６０３〜６０７のダングリングボ
ンドを終端させる為の水素化処理を行う（図７
（Ｂ））。

【０１３１】次に酸化窒化シリコン膜から成る第１の層
間絶縁膜６４５上に１．６μm厚のアクリル樹脂膜から
成る有機絶縁材料である第２の層間絶縁膜６４６を成膜
する。その後、フォトリソグラフィ工程とドライエッチ
ング工程により、ソース配線として機能するゲート電極
６２２及び第１と第３のイオン注入領域である不純物領
域６２９，６３１，６３２，６４１，６４２に接続する
為のコンタクトホールを形成する（図８（Ａ））。

【０１３２】次に駆動回路７０６に於ける各不純物領域
６２９，６３１，６４１と各々電気的に接続する為の金
属配線６４７〜６５２を形成する。また画素部７０７に
於ける接続電極６５３，６５５，６５６とゲート配線６
５４を前記金属配線６４７〜６５２と同時に形成する。
尚、金属配線材料としては、５０ｎｍ厚のＴｉ膜と５０
０ｎｍ厚のＡｌ−Ｔｉ合金膜の積層膜を適用している。
接続電極６５３は、ソース配線として機能するゲート電
極６２２と画素ＴＦＴ７０４とを不純物領域６３２を介
して電気的に接続する為のものである。接続電極６５５
は画素ＴＦＴ７０４の不純物領域６３２と電気的に接続
しており、接続電極６５６は保持容量７０５の不純物領
域６４２と電気的に接続している。ゲート配線６５４
は、画素ＴＦＴ７０４の複数のゲート電極６２０を電気
的に接続する為のものである。次に、ＩＴＯ（Indium-T
i-Oxide）等の透明導電膜を８０〜１２０ｎｍの厚さで
堆積し、フォトリソグラフィ工程とエッチング工程によ
り、画素電極６５７を形成する。画素電極６５７は、画
素ＴＦＴ７０４のドレイン領域である不純物領域６３２
と接続電極６５５を介して電気的に接続され、更に保持
容量７０５を形成する一方の電極として機能する不純物
領域６４２と接続電極６５６を介して電気的に接続され
る（図８（Ｂ））。

【０１３３】以上の様にして、ｎチャネル型ＴＦＴ７０
１、ｐチャネル型ＴＦＴ７０２、ｎチャネル型ＴＦＴ７
０３を有する駆動回路７０６と、画素ＴＦＴ７０４、保
持容量７０５とを有する画素領域７０７で構成される液
晶ディスプレイを製造することができる。

【０１３４】（実施例２）回折格子パターンまたは半透
膜から成る光強度低減機能を有する補助パターンを設置
したフォトマスクまたはレチクル９０１，９０５，９１
０（図９−Ａ，Ｂ，Ｄ）をゲート電極形成用のフォトリ
ソグラフィ工程に適用し、ＧＯＬＤ構造とＬＤＤ構造の
多結晶シリコンＴＦＴで構成されるアクティブマトリク
ス型液晶ディスプレイの製造法について、図１３〜図１
７を用いて詳細に説明する。

【０１３５】尚、本実施例では、第２のドライエッチン
グ処理後に於いて、ＬＤＤ構造形成領域のゲート電極１
７３５（図１４−Ｂ）にエッチング残膜であるテーパー
形状領域が残存している場合について例示しており、次
工程のＬＤＤ構造形成領域のみを開口する為のレジスト
パターン形成と第３のドライエッチング処理が必要な場
合について記載している。

【０１３６】最初に、ガラス基板１７０１上にプラズマ
ＣＶＤ法により、各々組成比の異なる第１層目の酸化窒
化シリコン膜１７０２ａを５０ｎｍと第２層目の酸化窒
化シリコン膜17０２ｂを１００ｎｍの膜厚で堆積し、下
地膜１７０２を成膜する。尚、ここで用いるガラス基板
１７０１としては、石英ガラスまたはバリウムホウケイ
酸ガラスまたはアルミノホウケイ酸ガラス等が有る。次
に前記下地膜１７０２（１７０２ａと１７０２ｂ）上に
プラズマＣＶＤ法により、非晶質シリコン膜５５ｎｍを
堆積した後、ニッケル含有溶液を非晶質シリコン膜上に
保持させた。この非晶質シリコン膜を脱水素化処理（５
００℃で１時間）した後、熱結晶化（５５０℃で４時
間）を行い、更にレーザーアニール処理により多結晶シ
リコン膜とした。次にフォトリソグラフィ工程及びエッ
チング工程により、この多結晶シリコン膜をパターニン
グし、半導体層１７０３〜１７０７を形成した。この
際、半導体層１７０３〜１７０７の形成後に、ＴＦＴの
Ｖｔｈを制御する為の不純物元素（ボロンまたはリン）
のドーピングを実施しても構わない。次に半導体層１７
０３〜１７０７を覆う様に、プラズマＣＶＤ法により１
１０ｎｍ厚の酸化窒化シリコン膜から成るゲート絶縁膜
１７０８を形成し、更にゲート絶縁膜１７０８上に４０
０ｎｍ厚のＴａＮ膜から成るゲート電極膜１７０９をス
パッタ法により堆積した（図１３−Ａ）。

【０１３７】次に、露光光の光強度を低減する機能を有
するラインおよびスペースから成る回折格子パターンま
たは半透膜で構成される補助パターンを設置したフォト
マスクまたはレチクルをゲート電極形成用のフォトリソ
グラフィ工程に適用し、現像後レジストパターン１７１
０ａ〜１７１３ａを形成する（図１３−Ｂ）。また、レ
ジストパターン１７１４ａ、１７１５ａは、補助パター
ンを設置しないフォトマスク又はレチクルにより形成す
る。

【０１３８】この際、駆動回路１８０６の領域はＧＯＬ
Ｄ構造形成領域に該当し、画素領域１８０７での画素Ｔ
ＦＴ１８０４の領域はＬＤＤ構造形成領域に該当する
為、適用する前記ゲート電極形成用フォトマスクまたは
レチクルに於いて、対応するマスクパターンには光強度
低減機能を有する補助パターンが設置される。また、画
素領域１８０７の領域に於いて、単なる電極として機能
する電極パターンに対応するマスクパターンには、補助
パターンを設置する必要がない為、前記補助パターンが
設置されないパターン構成となっている。この結果、Ｇ
ＯＬＤ構造形成領域の現像後レジストパターン１７１０
ａ〜１７１２ａ及びＬＤＤ構造形成領域の現像後レジス
トパターン１７１３ａには、端部に近付く程、レジスト
膜厚の徐々に薄くなるテーパー形状領域が形成される。
尚、ＧＯＬＤ構造形成領域の現像後レジストパターン１
７１０ａ〜１７１２ａ及びＬＤＤ構造形成領域の現像後
レジストパターン１７１３ａに於ける前記テーパー形状
領域の寸法は、最終的に形成されるＧＯＬＤ構造及びＬ
ＤＤ構造トランジスタに於ける低濃度不純物領域（ｎ−
領域）の寸法を考慮し、当該マスクパターンの前記補助
パターン領域の寸法を調整することにより、適切な長さ
に形成される。本実施例では、ＧＯＬＤ構造形成領域の
現像後レジストパターン１７１０ａ〜１７１２ａと比較
し、ＬＤＤ構造形成領域の現像後レジストパターン１７
１３ａに於ける前記テーパー形状領域の寸法が小さい場
合について例示した。一方の現像後レジストパターン１
７１４ａ〜１７１５ａは単なる電極を形成する為のレジ
ストパターンである為、前記テーパー形状領域は存在せ
ず、矩形形状のレジストパターンが形成される（図１３
−Ｂ）。

【０１３９】次に前記現像後レジストパターン１７１０
ａ〜１７１５ａをマスクに、第１のドライエッチング処
理を行う。この所定時間のドライエッチング処理によ
り、ＧＯＬＤ構造形成領域の現像後レジストパターン１
７１０ａ〜１７１２ａ及びＬＤＤ構造形成領域の現像後
レジストパターン１７１３ａをマスクとしてエッチング
した結果、ゲート電極端部に近付く程、ゲート電極膜厚
の薄くなる構造のテーパー形状領域を有したゲート電極
１７１７〜１７２０が形成される。この際、ゲート電極
１７１７〜１７２０のテーパー形状領域の残膜厚は、初
期膜厚４００ｎｍの５〜３０％程度（好ましくは７〜８
％程度、３０ｎｍ程度）になる様にエッチング処理され
る。一方の矩形形状の現像後レジストパターン１７１４
ａ〜１７１５ａをマスクとしてドライエッチングした結
果、矩形形状の電極１７２１〜１７２２が形成される。
尚、ドライエッチング工程に於けるレジストパターンの
形状は、現像後レジストパターン１７１０ａ〜１７１５
ａからドライエッチング後レジストパターン１７１０ｂ
〜１７１５ｂの形状に変化している。また、ゲート電極
１７１７〜１７２０及び電極１７２１〜１７２２から露
出した領域の酸化窒化シリコン膜から成るゲート絶縁膜
１７０８は、ドライエッチングにより薄くなった形状の
ゲート絶縁膜１７１６に変化している（図１４−Ａ）。

【０１４０】次に、ゲート電極１７１７〜１７２０及び
電極１７２１〜１７２２をマスクに、第１のイオン注入
処理であるｎ型不純物の高濃度イオン注入を行う。半導
体層１７０３〜１７０５に於いて、ＧＯＬＤ構造形成領
域のゲート電極１７１７〜１７１９の外側に対応する領
域にソース及びドレイン領域となる高濃度不純物領域
（ｎ＋領域）１７２３〜１７２５が形成され、ゲート電
極膜厚の薄い前記テーパー形状領域に対応する領域に
は、低濃度不純物領域（ｎ−領域）１７２８〜１７３０
が形成される。また、半導体層１７０６に於いて、ＬＤ
Ｄ構造形成領域のゲート電極１７２０の外側に対応する
領域にソース及びドレイン領域となる高濃度不純物領域
（ｎ＋領域）１７２６が形成され、ゲート電極膜厚の薄
い前記テーパー形状領域に対応する領域には、低濃度不
純物領域（ｎ−領域）１７３１が形成される。一方、保
持容量１８０５の領域である半導体層１７０７に於い
て、電極１７２１の外側に対応する領域には高濃度不純
物領域（ｎ＋領域）１７２７のみが形成される。この
際、イオン注入条件はｎ型不純物としてリン（Ｐ）を用
い、ドーズ量が５×１０¹⁴〜５×１０¹⁵atoms/cm²及び
加速電圧が６０〜１００ｋＶの条件で処理した。また注
入される実際の不純物濃度は、高濃度不純物領域（ｎ＋
領域）１７２３〜１７２６で１×１０²⁰〜１×１０²²at
oms/cm³程度、低濃度不純物領域（ｎ−領域）１７２８
〜１７３１で１×１０¹⁸〜１×１０¹⁹atoms/cm ³程度で
ある（図１４−Ａ）。

【０１４１】次に、第２のドライエッチング処理を行
う。この所定時間のドライエッチング処理により、ＧＯ
ＬＤ構造形成領域に於けるゲート電極１７１７〜１７１
９の端部の前記テーパー形状領域はエッチングされ、テ
ーパー形状領域のエッチング残膜厚は更に薄くなり、テ
ーパー形状領域の端部は後退し、ゲート電極１７３２〜
１７３４が形成される。そして前記低濃度不純物領域
（ｎ−領域）１７２８〜１７３０は、ゲート電極１７３
２〜１７３４とオーバーラップしているＬov領域１７２
８ａ〜１７３０ａとオーバーラップしていないＬoff領
域１７２８ｂ〜１７３０ｂに区分される。ＬＤＤ構造形
成領域に於けるゲート電極１７２０の前記テーパー形状
領域も、ＧＯＬＤ構造形成領域の場合と同様にドライエ
ッチングされ、エッチング残膜であるテーパー形状領域
を有するゲート電極１７３５が形成される。一方の矩形
形状の電極１７２１〜１７２２も同様にドライエッチン
グ処理が行われ、電極１７３６〜１７３７が形成される
が、電極の形状に大きな変化は認められない。この後、
ゲート電極１７３２〜１７３５及び電極１７３６〜１７
３７のドライエッチングマスクである不要なレジストパ
ターンは、除去される（図１４−Ｂ）。もちろん、前記
高濃度イオン注入の前に、不要なレジストパターンを除
去してもよい。

【０１４２】次に、ＬＤＤ構造形成領域に於ける前記ゲ
ート電極１７３５のエッチング残膜であるテーパー形状
領域が残存している為、前記テーパー形状領域を選択的
に除去する必要がある。この為、ＬＤＤ構造形成領域の
みを開口する様に、新規にレジストパターン１７３９〜
１７４２を形成する（図１５−Ａ）。

【０１４３】次に、第３のドライエッチング処理を行
う。この所定時間のドライエッチング処理により、ＬＤ
Ｄ構造形成領域に於けるゲート電極１７３５の前記テー
パー形状領域は選択的にエッチング除去され、矩形形状
のゲート電極１７４３が形成される。この結果、半導体
層１７０６に形成された低濃度不純物領域（ｎ−領域）
１７３１とゲート電極１７４３はオーバーラップしない
構造となり、ＬＤＤ構造トランジスタが形成される。こ
の後、ドライエッチングマスクである前記レジストパタ
ーン１７３９〜１７４２は、除去される（図１５−
Ｂ）。

【０１４４】次に、駆動回路１８０６に於けるｐチャネ
ル型ＴＦＴ１８０２の領域と画素領域１８０７に於ける
保持容量１８０５の領域をレジスト開口させる為の新規
のフォトリソグラフィ処理をおこない、レジストパター
ン１７４４〜１７４６を形成する（図１６−Ａ）。

【０１４５】前記レジストパターン１７４４〜１７４６
をマスクに、第２のイオン注入処理であるｐ型不純物の
高濃度イオン注入を行う。この際、ｐチャネル型ＴＦＴ
１８０２の領域には、ゲート電極１７３３をマスクに前
記一導電型とは逆の導電型を付与する不純物元素のｐ型
不純物であるボロン（Ｂ）等がイオン注入される。そし
て半導体層１７０４に於いて、ゲート電極１７３３の外
側に対応する領域にソース及びドレイン領域となる高濃
度不純物領域（ｐ＋領域）１７４７が形成され、ゲート
電極１７３３の端部のゲート電極膜厚が薄くなったテー
パー形状領域に対応する領域に低濃度不純物領域（ｐ−
領域）１７４８が形成される。第２のイオン注入領域に
は、第１のイオン注入により、ｎ型不純物であるリン
（Ｐ）が既にイオン注入されているが、ｐ型不純物であ
るボロン（Ｂ）の濃度が２×１０²⁰〜２×１０²¹atoms/
cm³となる様に高濃度にイオン注入される為、ｐチャネ
ル型ＴＦＴ１８０２のソース及びドレイン領域として機
能することができる。尚、保持容量１８０５の形成領域
である半導体層１７０７に於いても、電極１７３６の外
側に対応する領域に高濃度不純物領域（ｐ＋領域）１７
４９が形成され、構造的にはシングルドレイン構造のｐ
チャネル型多結晶シリコンＴＦＴと同様の構造が形成さ
れるが、保持容量１８０５として機能する領域である
為、シングルドレイン構造多結晶シリコンＴＦＴにはな
っていない（図１６−Ａ）。

【０１４６】次に前記レジストパターン１７４４〜１７
４６を除去した後、プラズマＣＶＤ法により１５０ｎｍ
厚の酸化窒化シリコン膜から成る第１の層間絶縁膜１７
５０を堆積させる。更に、半導体層１７０３〜１７０７
に注入された不純物元素（ｎ型不純物とｐ型不純物）を
熱活性化処理する為、５５０℃で４時間の熱アニール処
理を行う。尚、本実施例では、不純物元素の熱活性化処
理と同時に、オフ電流値の低下と電界効果移動度の向上
を目的として、半導体層１７０３〜１７０７を結晶化す
る際に使用した触媒のニッケル（Ｎｉ）を不純物領域１
７２３〜１７２７に含まれている高濃度のリン（Ｐ）で
ゲッタリングしている。このゲッタリング処理により、
チャネル形成領域となる半導体層中のニッケル（Ｎｉ）
濃度の低減を達成している。この方法で製造したチャネ
ル形成領域を有する多結晶シリコンＴＦＴは、結晶性が
良好な為、高い電界効果移動度を有し、オフ電流値の低
下等の良好な電気特性を示すことができる。前記熱活性
化処理は、第１の層間絶縁膜１７５０を堆積する前に行
っても構わないが、ゲート電極１７３２〜１７３４，１
７４３と電極１７３６〜１７３７の配線材料の耐熱性が
弱い場合には、本実施例の様に、層間絶縁膜を堆積した
後に熱活性化処理を行う方が望ましい。次に水素を３％
含有する窒素雰囲気中で４１０℃で１時間の水素化処理
を行うことにより、半導体層１７０３〜１７０７のダン
グリングボンドを終端させる（図１６−Ｂ）。

【０１４７】次に酸化窒化シリコン膜から成る第１の層
間絶縁膜１７５０の上に、１．６μm厚のアクリル樹脂
膜から成る有機絶縁材料の第２の層間絶縁膜１７５１を
成膜する。その後、フォトリソグラフィ処理とドライエ
ッチング処理により、第２の層間絶縁膜１７５１にコン
タクトホールを形成する。この際、このコンタクトホー
ルは、ソース配線として機能する電極１７３７と不純物
領域１７２３，１７２５，１７２６，１７４７，１７４
９に接続する様に形成される（図１７−Ａ）。

【０１４８】次に、駆動回路１８０６の不純物領域１７
２３，１７２５，１７４７と電気的に接続する為の金属
配線１７５２〜１７５７を形成する。また前記金属配線
１７５２〜１７５７と同時に、画素領域１８０７の接続
電極１７５８，１７６０，１７６１とゲート配線１７５
９を形成する。尚、金属配線材料は、５０ｎｍ厚のＴｉ
膜と５００ｎｍ厚のＡｌ−Ｔｉ合金膜の積層膜で構成さ
れている。接続電極１７５８は、不純物領域１７２６を
介して、ソース配線として機能する電極１７３７と画素
ＴＦＴ１８０４を電気的に接続する為に形成されてい
る。接続電極１７６０は、画素ＴＦＴ１８０４の不純物
領域１７２６と電気的に接続されており、接続電極１７
６１は保持容量１８０５の不純物領域１７４９と電気的
に接続されている。ゲート配線１７５９は、画素ＴＦＴ
１８０４の複数のゲート電極１７４３を電気的に接続す
る為に形成されている。次に、ＩＴＯ（Indium-Ti-Oxid
e）等の透明導電膜を８０〜１２０ｎｍの厚さで堆積
し、フォトリソグラフィ処理とエッチング処理により、
画素電極１７６２を形成する。画素電極１７６２は、接
続電極１７６０を介して、画素ＴＦＴ１８０４のソース
ドレイン領域である不純物領域１７２６と電気的に接続
されており、更に接続電極１７６１を介して、保持容量
１８０５の不純物領域１７４９と電気的に接続される
（図１７−Ｂ）。

【０１４９】以上の製造工程により、ｎチャネル型ＴＦ
Ｔ１８０１とｐチャネル型ＴＦＴ１８０２とｎチャネル
型ＴＦＴ１８０３を含有している駆動回路１８０６と、
画素ＴＦＴ１８０４と保持容量１８０５を含有している
画素領域１８０７で構成される液晶ディスプレイを製造
することができる。

【０１５０】（実施例３）本発明を適用して、様々な電
気光学装置（アクティブマトリクス型液晶表示装置、ア
クティブマトリクス型発光装置、アクティブマトリクス
型ＥＣ表示装置）を作製することができる。即ち、それ
ら電気光学装置を表示部に組み込んださまざまな電子機
器に本発明を適用できる。

【０１５１】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター、ヘッドマウント
ディスプレイ（ゴーグル型ディスプレイ）、カーナビゲ
ーション、カーステレオ、パーソナルコンピュータ、携
帯情報端末（モバイルコンピュータ、携帯電話または電
子書籍等）などが挙げられる。それらの例を図１８、図
１９及び図２０に示す。

【０１５２】図１８（Ａ）はパーソナルコンピュータで
あり、本体３００１、画像入力部３００２、表示部３０
０３、キーボード３００４等を含む。本発明を表示部３
００３に適用することができる。

【０１５３】図１８（Ｂ）はビデオカメラであり、本体
３１０１、表示部３１０２、音声入力部３１０３、操作
スイッチ３１０４、バッテリー３１０５、受像部３１０
６等を含む。本発明を表示部３１０２に適用することが
できる。

【０１５４】図１８（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体３２０１、カメラ部
３２０２、受像部３２０３、操作スイッチ３２０４、表
示部３２０５等を含む。本発明は表示部３２０５に適用
できる。

【０１５５】図１８（Ｄ）はゴーグル型ディスプレイで
あり、本体３３０１、表示部３３０２、アーム部３３０
３等を含む。本発明は表示部３３０２に適用することが
できる。

【０１５６】図１８（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体３４０１、表示部３４０２、スピーカ部３４０
３、記録媒体３４０４、操作スイッチ３４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部３４０２に適用
することができる。

【０１５７】図１８（Ｆ）はデジタルカメラであり、本
体３５０１、表示部３５０２、接眼部３５０３、操作ス
イッチ３５０４、受像部（図示しない）等を含む。本発
明を表示部３５０２に適用することができる。

【０１５８】図１９（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２等を含
む。本発明は投射装置３６０１の一部を構成する液晶表
示装置３８０８やその他の駆動回路に適用することがで
きる。

【０１５９】図１９（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４等を含む。本発明は投射装置３
７０２の一部を構成する液晶表示装置３８０８やその他
の駆動回路に適用することができる。

【０１６０】なお、図１９（Ｃ）は、図１９（Ａ）及び
図１９（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示装置３８０８、位相差板３８０
９、投射光学系３８１０で構成される。投射光学系３８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１９（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１６１】また、図１９（Ｄ）は、図１９（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図１９（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１６２】ただし、図１９に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及び発光装置での適用例は
図示していない。

【０１６３】図２０（Ａ）は携帯電話であり、本体３９
０１、音声出力部３９０２、音声入力部３９０３、表示
部３９０４、操作スイッチ３９０５、アンテナ３９０６
等を含む。本発明を表示部３９０４に適用することがで
きる。

【０１６４】図２０（Ｂ）は携帯書籍（電子書籍）であ
り、本体４００１、表示部４００２、４００３、記憶媒
体４００４、操作スイッチ４００５、アンテナ４００６
等を含む。本発明は表示部４００２、４００３に適用す
ることができる。

【０１６５】図２０（Ｃ）はディスプレイであり、本体
４１０１、支持台４１０２、表示部４１０３等を含む。
本発明は表示部４１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

【０１６６】以上の様に、本発明の適用範囲は極めて広
く、さまざま分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施形態１乃至５およ
び実施例１〜２のどのような組み合わせからなる構成を
用いても実現することができる。

【０１６７】

【発明の効果】本発明は、マスクパターンに光強度低減
機能を有する補助パターンを設置したゲート電極形成用
フォトマスクまたはレチクルをフォトリソグラフィ工程
に適用することにより、エッチング及びイオン注入工程
を通し、簡単にＧＯＬＤ構造トランジスタから成る半導
体装置を製造可能とするものであり、半導体装置の性能
向上と製造原価の低減に極めて有効である。

【０１６８】また、前記ＧＯＬＤ構造トランジスタの製
造に於いては、マスクパターンに設置する光強度低減機
能を有する補助パターンの寸法は任意の長さに設定可能
である為、低濃度不純物領域（ｎ−領域）のチャネル方
向寸法も任意の長さに形成でき、ＧＯＬＤ構造トランジ
スタの性能の向上に極めて有効である。

【０１６９】また、前記ゲート電極形成用フォトマスク
またはレチクルを利用した半導体装置の製造に於いて、
イオン注入工程からのプロセスの変更により、オフ電流
値の抑制効果の大きいＬＤＤ構造とホットキャリア対策
効果の大きいＧＯＬＤ構造トランジスタ、シングルドレ
イン構造のトランジスタを回路毎に別々に形成可能であ
る為、半導体装置の原価の低減と性能の向上に極めて有
効である。

【０１７０】また、前記ゲート電極形成用フォトマスク
またはレチクルを利用した半導体装置の製造に於いて、
任意のマスクパターンに光強度低減機能を有する補助パ
ターンを設置することにより、半導体装置の回路毎にシ
ングルドレイン構造とＧＯＬＤ構造及びＬＤＤ構造のト
ランジスタを別々に形成可能である為、半導体装置の性
能の向上に極めて有効である。

【図面の簡単な説明】

【図１】回折格子パターンまたは半透膜から成る光強度
低減機能を有する補助パターンを設置したゲート電極形
成用フォトマスクまたはレチクルのマスクパターン構
成。

【図２】光強度低減機能を有する補助パターンを設置し
たゲート電極形成用フォトマスクまたはレチクルを利用
したＧＯＬＤ構造多結晶シリコンＴＦＴの形成法。

【図３】光強度低減機能を有する補助パターンを設置し
たゲート電極形成用フォトマスクまたはレチクルを利用
したＧＯＬＤ構造及びＬＤＤ構造とシングルドレイン構
造多結晶シリコンＴＦＴの回路毎形成法。

【図４】液晶ディスプレイ全体の回路構成。

【図５】光強度低減機能を有する補助パターンを設置し
たゲート電極形成用フォトマスクまたはレチクルを利用
した液晶ディスプレイ製造法（１）。

【図６】光強度低減機能を有する補助パターンを設置し
たゲート電極形成用フォトマスクまたはレチクルを利用
した液晶ディスプレイ製造法（２）。

【図７】光強度低減機能を有する補助パターンを設置し
たゲート電極形成用フォトマスクまたはレチクルを利用
した液晶ディスプレイ製造法（３）。

【図８】光強度低減機能を有する補助パターンを設置し
たゲート電極形成用フォトマスクまたはレチクルを利用
した液晶ディスプレイ製造法（４）。

【図9】光強度低減機能を有する補助パターンを設置
したゲート電極形成用フォトマスクまたはレチクルのマ
スクパターン構成。

【図10】光強度低減機能を有する補助パターンを設置
したゲート電極形成用フォトマスクまたはレチクルを適
用したＧＯＬＤ構造多結晶シリコンＴＦＴの形成法。

【図11】光強度低減機能を有する補助パターンを設置
したゲート電極形成用フォトマスクまたはレチクルを適
用したＧＯＬＤ構造とＬＤＤ構造とシングルドレイン構
造多結晶シリコンＴＦＴの回路毎形成法。

【図12】光強度低減機能を有する補助パターンを設置
したゲート電極形成用フォトマスクまたはレチクルを適
用したＧＯＬＤ構造とＬＤＤ構造とシングルドレイン構
造多結晶シリコンＴＦＴの回路毎形成法（簡便プロセ
ス）。

【図１３】光強度低減機能を有する補助パターンを設
置したゲート電極形成用フォトマスクまたはレチクルを
適用した液晶ディスプレイ製造法（１）。

【図１４】光強度低減機能を有する補助パターンを設
置したゲート電極形成用フォトマスクまたはレチクルを
適用した液晶ディスプレイ製造法（２）。

【図１５】光強度低減機能を有する補助パターンを設
置したゲート電極形成用フォトマスクまたはレチクルを
適用した液晶ディスプレイ製造法（３）。

【図１６】光強度低減機能を有する補助パターンを設
置したゲート電極形成用フォトマスクまたはレチクルを
適用した液晶ディスプレイ製造法（４）。

【図１７】光強度低減機能を有する補助パターンを設置
したゲート電極形成用フォトマスクまたはレチクルを適
用した液晶ディスプレイ製造法（５）。

【図１８】半導体装置の例を説明する図。

【図１９】半導体装置の例を説明する図。

【図２０】半導体装置の例を説明する図。

【図２１】光強度低減機能を有する補助パターンを設置
したゲート電極形成用フォトマスクまたはレチクルを利
用したＧＯＬＤ構造及びＬＤＤ構造とシングルドレイン
構造多結晶シリコンＴＦＴの回路毎形成法。

【符号の説明】

101 ：ゲート電極形成用フォトマスクまたはレチクル 102 ：遮光部 103 ：スリット部（回折格子パターン） 104 ：透光部 105 ：ゲート電極形成用フォトマスクまたはレチクル 106 ：遮光部 107 ：スリット部（回折格子パターン） 108 ：透光部 109 ：光強度分布 110 ：ゲート電極形成用フォトマスクまたはレチクル 111 ：遮光部 112 ：半透光部（半透膜） 113 ：透光部 114 ：光強度分布 201 ：ガラス基板 202 ：多結晶シリコン膜 203a：ゲート絶縁膜（酸化窒化シリコン膜） 203b：ゲート絶縁膜（酸化窒化シリコン膜） 204a：ゲート電極膜 204b：ゲート電極 205a：現像後レジストパターン 205b：ドライエッチング後レジストパターン 206 ：高濃度不純物領域（ｎ＋領域） 207 ：低濃度不純物領域（ｎ−領域） 301 ：ガラス基板 302 ：多結晶シリコン膜 303 ：ゲート絶縁膜（酸化窒化シリコン膜） 304 ：ゲート電極膜 305 ：現像後レジストパターン 306 ：現像後レジストパターン 307 ：ドライエッチング後レジストパターン 308 ：ゲート電極 309 ：ゲート絶縁膜（酸化窒化シリコン膜） 310 ：ドライエッチング後レジストパターン 311 ：ゲート電極 312 ：ゲート絶縁膜（酸化窒化シリコン膜） 313 ：低濃度不純物領域（ｎ−領域） 314 ：低濃度不純物領域（ｎ−領域） 315 ：レジストパターン 316 ：高濃度不純物領域（ｎ＋領域） 317 ：低濃度不純物領域（ｎ−領域） 318 ：高濃度不純物領域（ｎ＋領域） 319 ：低濃度不純物領域（ｎ−領域） 320 ：高濃度不純物領域（ｎ＋領域） 401 ：ＧＯＬＤ構造形成領域 402 ：ＬＤＤ構造形成領域 403 ：シングルドレイン構造形成領域 501 ：画素領域 502 ：シフトレジスタ回路 503 ：レベルシフタ回路 504 ：バッファ回路 505 ：サンプリング回路 506 ：シフトレジスタ回路 507 ：レベルシフタ回路 508 ：バッファ回路 601 ：ガラス基板 602 ：下地膜 602a：第１層目の酸化窒化シリコン膜 602b：第２層目の酸化窒化シリコン膜 603 〜607 ：半導体層 608 ：ゲート絶縁膜（酸化窒化シリコン膜） 609 ：ゲート電極膜（ＴａＮ膜） 610a〜615a：現像後レジストパターン 610b〜615b：ドライエッチング後レジストパターン 616 ：ゲート絶縁膜 617 〜622 ：ゲート電極 623 〜627 ：低濃度不純物領域（ｎ−領域） 628 ：レジストパターン 629 〜633 ：高濃度不純物領域（ｎ＋領域） 634 〜637 ：低濃度不純物領域（ｎ−領域） 638 〜640 ：レジストパターン 641 〜642 ：高濃度不純物領域（ｎ＋領域） 643 〜644 ：低濃度不純物領域（ｎ−領域） 645 ：第１の層間絶縁膜（酸化窒化シリコン膜） 646 ：第２の層間絶縁膜（アクリル樹脂膜） 647 〜652 ：金属配線 653 ：接続電極 654 ：ゲート配線 655 〜656 ：接続電極 657 ：画素電極（ＩＴＯ等） 701 ：ｎチャネル型ＴＦＴ 702 ：ｐチャネル型ＴＦＴ 703 ：ｎチャネル型ＴＦＴ 704 ：画素ＴＦＴ 705 ：保持容量 706 ：駆動回路 707 ：画素領域 901 ：ゲート電極形成用フォトマスクまたはレチクル 902 ：遮光部 903 ：スリット部（回折格子パターン） 904 ：透光部 905 ：ゲート電極形成用フォトマスクまたはレチクル 906 ：遮光部 907 ：スリット部（回折格子パターン） 908 ：透光部 909 ：光強度分布 910 ：ゲート電極形成用フォトマスクまたはレチクル 911 ：遮光部 912 ：半透光部（半透膜） 913 ：透光部 914 ：光強度分布 1001 ：ガラス基板 1002 ：多結晶シリコン膜 1003 ：ゲート絶縁膜 1004 ：ゲート電極膜 1005 ：現像後レジストパターン 1006 ：ドライエッチング後レジストパターン 1007 ：ゲート電極（第１のドライエッチング処理後） 1008 ：ゲート絶縁膜（第１のドライエッチング処理
後） 1009 ：高濃度不純物領域（ｎ＋領域） 1010 ：低濃度不純物領域（ｎ−領域） 1010a：Ｌov領域 1010b：Ｌoff領域 1011 ：ゲート電極（第２のドライエッチング処理後） 1012 ：ゲート絶縁膜（第２のドライエッチング処理
後） 1101 ：ガラス基板 1102 ：多結晶シリコン膜 1103 ：ゲート絶縁膜 1104 ：ゲート電極膜 1105 〜1107 ：現像後レジストパターン 1108 〜1110 ：ドライエッチング後レジストパターン 1111 〜1113 ：ゲート電極（第１のドライエッチング処
理後） 1114 〜1116 ：ゲート絶縁膜（第１のドライエッチング
処理後） 1117 ：高濃度不純物領域（ｎ＋領域） 1118 ：低濃度不純物領域（ｎ−領域） 1118a：Ｌov領域 1118b：Ｌoff領域 1119 ：高濃度不純物領域（ｎ＋領域） 1120 ：低濃度不純物領域（ｎ−領域） 1121 ：高濃度不純物領域（ｎ＋領域） 1122 〜1124 ：ゲート電極（第２のドライエッチング処
理後） 1125 〜1127 ：レジストパターン 1128 ：ゲート電極（第３のドライエッチング処理後） 1201 ：ガラス基板 1202 ：多結晶シリコン膜 1203 ：ゲート絶縁膜 1204 ：ゲート電極膜 1205 〜1207 ：現像後レジストパターン 1208 〜1210 ：ドライエッチング後レジストパターン 1211 〜1213 ：ゲート電極（第１のドライエッチング処
理後） 1214 〜1216 ：ゲート絶縁膜（第１のドライエッチング
処理後） 1217 ：高濃度不純物領域（ｎ＋領域）１２１８：低
濃度不純物領域（ｎ−領域） 1218a：Ｌov領域 1218b：Ｌoff領域 1219 ：高濃度不純物領域（ｎ＋領域） 1220 ：低濃度不純物領域（ｎ−領域） 1221 ：高濃度不純物領域（ｎ＋領域） 1222 〜1224 ：ゲート電極（第２のドライエッチング処
理後） 1301 ：ガラス基板 1302 ：多結晶シリコン膜 1303 ：ゲート絶縁膜（酸化窒化シリコン膜） 1304 ：ゲート電極膜 1305 ：現像後レジストパターン 1306 ：現像後レジストパターン 1307 ：ドライエッチング後レジストパターン 1308 ：ゲート電極 1309 ：ゲート絶縁膜（酸化窒化シリコン膜） 1310 ：ドライエッチング後レジストパターン 1311 ：ゲート電極 1312 ：ゲート絶縁膜（酸化窒化シリコン膜） 1313 ：低濃度不純物領域（ｎ−領域） 1314 ：低濃度不純物領域（ｎ−領域） 1315 ：レジストパターン 1316 ：高濃度不純物領域（ｎ＋領域） 1317 ：低濃度不純物領域（ｎ−領域） 1318 ：高濃度不純物領域（ｎ＋領域） 1319 ：低濃度不純物領域（ｎ−領域） 1320 ：高濃度不純物領域（ｎ＋領域） 1401 ：ＧＯＬＤ構造形成領域 1402 ：ＬＤＤ構造形成領域 1403 ：シングルドレイン構造形成領域 1501 ：ＧＯＬＤ構造形成領域 1502 ：ＬＤＤ構造形成領域 1503 ：シングルドレイン構造形成領域 1701 ：ガラス基板 1702 ：下地膜 1702a：第１層目の酸化窒化シリコン膜 1702b：第２層目の酸化窒化シリコン膜 1703 〜1707 ：半導体層（多結晶シリコン膜） 1708 ：ゲート絶縁膜（酸化窒化シリコン膜） 1709 ：ゲート電極膜（ＴａＮ膜） 1710a〜1715a：現像後レジストパターン 1710b〜1715b：ドライエッチング後レジストパターン 1716 ：ゲート絶縁膜（第１のドライエッチング処理
後） 1717 〜1720 ：ゲート電極（第１のドライエッチング処
理後） 1721 〜1722 ：電極（第１のドライエッチング処理後） 1723 〜1727 ：高濃度不純物領域（ｎ＋領域） 1728 〜1731 ：低濃度不純物領域（ｎ−領域） 1728a〜1730a：Ｌov領域 1728b〜1730b：Ｌoff領域 1732 〜1735 ：ゲート電極（第２のドライエッチング
処理後） 1736 〜1737 ：電極（第２のドライエッチング処理後） 1738 ：ゲート絶縁膜（第２のドライエッチング処理
後） 1739 〜1742 ：レジストパターン 1743 ：ゲート電極（第３のドライエッチング処理後） 1744 〜1746 ：レジストパターン 1747 ：高濃度不純物領域（p＋領域） 1748 ：低濃度不純物領域（p−領域） 1749 ：高濃度不純物領域（p＋領域） 1750 ：第１の層間絶縁膜（酸化窒化シリコン膜） 1751 ：第２の層間絶縁膜（アクリル樹脂膜） 1752 〜1757 ：金属配線 1758 ：接続電極 1759 ：ゲート配線 1760 〜1761 ：接続電極 1762 ：画素電極（ＩＴＯ等） 1801 ：ｎチャネル型ＴＦＴ 1802 ：ｐチャネル型ＴＦＴ 1803 ：ｎチャネル型ＴＦＴ 1804 ：画素ＴＦＴ 1805 ：保持容量 1806 ：駆動回路 1807 ：画素領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｌ５Ｆ１４０ 29/786 ３０１Ｇ 21/30 ５０２Ｐ５０２ＧＦターム(参考） 2H095 BB02 BC09 2H097 BB01 JA02 JA03 LA12 LA13 4M104 AA09 BB32 CC05 DD37 DD65 DD71 DD91 FF08 GG20 HH20 5F046 AA25 5F110 AA16 BB02 BB04 CC02 DD02 DD03 DD15 DD17 EE01 EE22 EE23 EE28 EE44 FF04 FF12 FF30 GG02 GG13 GG25 GG32 GG45 HJ01 HJ04 HJ13 HJ23 HL04 HL06 HL07 HL11 HL12 HM15 NN03 NN04 NN22 NN27 NN35 NN73 NN78 PP01 PP03 PP10 PP29 PP34 PP35 QQ02 QQ04 QQ11 QQ24 QQ28 5F140 AA40 BA01 BB15 BD09 BE10 BF01 BF10 BF42 BG30 BG38 BH15 BJ07 BJ11 BJ16 BK01 BK02 BK03 BK06 BK13 CC01 CC09 CC10 CC13 CE13

Claims

【特許請求の範囲】

【請求項１】半導体層上に絶縁膜を介して導電膜を形
成する第１の工程と、前記導電膜上に、回折格子パター
ンを有するフォトマスク又はレチクルを使用して中央部
より端部に膜厚の薄い領域を有するレジストパターンを
形成する第２の工程と、エッチングを行って、中央部よ
り端部に膜厚の薄い領域を有するゲート電極を形成する
第３の工程と、前記ゲート電極をマスクとして前記半導
体層に不純物元素を注入して、前記ゲート電極の外側の
第１の不純物領域と、前記ゲート電極の膜厚の薄い領域
と重なる第２の不純物領域とを形成する第４の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】半導体基板上に絶縁膜を介して導電膜を
形成する第１の工程と、前記導電膜上に、回折格子パタ
ーンを有するフォトマスク又はレチクルを使用して中央
部より端部に膜厚の薄い領域を有するレジストパターン
を形成する第２の工程と、エッチングを行って、中央部
より端部に膜厚の薄い領域を有するゲート電極を形成す
る第３の工程と、前記ゲート電極をマスクとして前記半
導体基板に不純物元素を注入して、前記ゲート電極の外
側の第１の不純物領域と、前記ゲート電極の膜厚の薄い
領域と重なる第２の不純物領域とを形成する第４の工程
と、を有することを特徴とする半導体装置の製造方法。
【請求項３】第１の半導体層および第２の半導体層上
に絶縁膜を介して導電膜を形成する第１の工程と、前記
第１の半導体層の上方の前記導電膜上に矩形状のレジス
トパターンを形成し、かつ、前記第２の半導体層の上方
の前記導電膜上に回折格子パターンを有するフォトマス
ク又はレチクルを使用して中央部より端部に膜厚の薄い
領域を有するレジストパターンを形成する第２の工程
と、ドライエッチングを行って、前記第１の半導体層の
上方に矩形状の第１のゲート電極を形成し、かつ、前記
第２の半導体層の上方に中央部より端部に膜厚の薄い領
域を有する第２のゲート電極を形成する第３の工程と、
前記第１のゲート電極および前記第２のゲート電極とを
マスクとして前記第１の半導体層および前記第２の半導
体層に不純物元素を注入して、前記第１のゲート電極の
外側に第１の不純物領域を形成し、かつ、前記第２のゲ
ート電極の外側に第２の不純物領域と前記第２のゲート
電極の膜厚の薄い領域と重なる第３の不純物領域とを形
成する第４の工程と、を有することを特徴とする半導体
装置の製造方法。
【請求項４】半導体基板上に絶縁膜を介して導電膜を
形成する第１の工程と、前記導電膜上に矩形状のレジス
トパターンと、回折格子パターンを有するフォトマスク
又はレチクルを使用して中央部より端部に膜厚の薄い領
域を有するレジストパターンとを形成する第２の工程
と、ドライエッチングを行って、矩形状の第１のゲート
電極と中央部より端部に膜厚の薄い領域を有する第２の
ゲート電極とを形成する第３の工程と、前記第１のゲー
ト電極と前記第２のゲート電極とをマスクとして前記半
導体基板に不純物元素を注入して、前記第１のゲート電
極の外側に第１の不純物領域を形成し、かつ、前記第２
のゲート電極の外側に第２の不純物領域と前記第２のゲ
ート電極の膜厚の薄い領域と重なる第３の不純物領域と
を形成する第４の工程と、を有することを特徴とする半
導体装置の製造方法。
【請求項５】第１の半導体層および第２の半導体層上
に絶縁膜を介して導電膜を形成する第１の工程と、前記
第１の半導体層の上方の前記導電膜上に矩形状のレジス
トパターンを形成し、かつ、前記第２の半導体層の上方
の前記導電膜上に回折格子パターンを有するフォトマス
ク又はレチクルを使用して中央部より端部に膜厚の薄い
領域を有するレジストパターンを形成する第２の工程
と、ドライエッチングを行って、前記第１の半導体層の
上方に矩形状の第１のゲート電極を形成し、かつ、前記
第２の半導体層の上方に中央部より端部に膜厚の薄い領
域を有する第２のゲート電極を形成する第３の工程と、
前記第１のゲート電極および前記第２のゲート電極とを
マスクとして前記第１の半導体層および前記第２の半導
体層に不純物元素を注入して、前記第１のゲート電極の
外側に第１の不純物領域を形成し、かつ、前記第２のゲ
ート電極の外側に第２の不純物領域を形成する第４の工
程と、前記矩形状のレジストパターンと前記中央部より
端部に膜厚の薄い領域を有するレジストパターンとを除
去する第５の工程と、前記第１のゲート電極を覆ってレ
ジストパターンを形成する第６の工程と、前記レジスト
パターンおよび前記第２のゲート電極をマスクとして前
記第１の半導体層および前記第２の半導体層に前記不純
物元素を注入して、前記レジストパターンの外側に第３
の不純物領域を形成し、かつ、前記第２のゲート電極の
外側に第４の不純物領域と前記第２のゲート電極の膜厚
の薄い領域と重なる第５の不純物領域とを形成する第７
の工程と、を有することを特徴とする半導体装置の製造
方法。
【請求項６】半導体基板上に絶縁膜を介して導電膜を
形成する第１の工程と、前記導電膜上に矩形状のレジス
トパターンと、回折格子パターンを有するフォトマスク
又はレチクルを使用して中央部より端部に膜厚の薄い領
域を有するレジストパターンとを形成する第２の工程
と、ドライエッチングを行って、矩形状の第１のゲート
電極と、中央部より端部に膜厚の薄い領域を有する第２
のゲート電極とを形成する第３の工程と、前記第１のゲ
ート電極と前記第２のゲート電極とをマスクとして前記
半導体基板に不純物元素を注入して、前記第１のゲート
電極の外側に第１の不純物領域を形成し、かつ、前記第
２のゲート電極の外側に第２の不純物領域を形成する第
４の工程と、前記矩形状のレジストパターンと前記中央
部より端部に膜厚の薄い領域を有するレジストパターン
とを除去する第５の工程と、前記第１のゲート電極を覆
ってレジストパターンを形成する第６の工程と、前記レ
ジストパターンおよび前記第２のゲート電極とをマスク
として前記半導体基板に前記不純物元素を注入して、前
記レジストパターンの外側に第３の不純物領域を形成
し、かつ、前記第２のゲート電極の外側に第４の不純物
領域と前記第２のゲート電極の膜厚の薄い領域と重なる
第５の不純物領域とを形成する第７の工程と、を有する
ことを特徴とする半導体装置の製造方法。
【請求項７】請求項１乃至６に於いて、前記回折格子
パターンとして、複数のスリット部が用いられることを
特徴とする半導体装置の製造方法。
【請求項８】半導体層上に絶縁膜を介して導電膜を形
成する第１の工程と、前記導電膜上に、半透膜を有する
フォトマスク又はレチクルを使用して中央部より端部に
膜厚の薄い領域を有するレジストパターンを形成する第
２の工程と、エッチングを行って、中央部より端部に膜
厚の薄い領域を有するゲート電極を形成する第３の工程
と、前記ゲート電極をマスクとして前記半導体層に不純
物元素を注入して、前記ゲート電極の外側の第１の不純
物領域と、前記ゲート電極の膜厚の薄い領域と重なる第
２の不純物領域とを形成する第４の工程と、を有するこ
とを特徴とする半導体装置の製造方法。
【請求項９】半導体基板上に絶縁膜を介して導電膜を
形成する第１の工程と、前記導電膜上に、半透膜を有す
るフォトマスク又はレチクルを使用して中央部より端部
に膜厚の薄い領域を有するレジストパターンを形成する
第２の工程と、エッチングを行って、中央部より端部に
膜厚の薄い領域を有するゲート電極を形成する第３の工
程と、前記ゲート電極をマスクとして前記半導体基板に
不純物元素を注入して、前記ゲート電極の外側の第１の
不純物領域と、前記ゲート電極の膜厚の薄い領域と重な
る第２の不純物領域とを形成する第４の工程と、を有す
ることを特徴とする半導体装置の製造方法。
【請求項１０】第１の半導体層および第２の半導体層
上に絶縁膜を介して導電膜を形成する第１の工程と、前
記第１の半導体層の上方の導電膜上に矩形状のレジスト
パターンを形成し、かつ、前記第２の半導体層の上方の
導電膜上に半透膜を有するフォトマスク又はレチクルを
使用して中央部より端部に膜厚の薄い領域を有するレジ
ストパターンを形成する第２の工程と、ドライエッチン
グを行って、前記第１の半導体層の上方に矩形状の第１
のゲート電極を形成し、かつ、前記第２の半導体層の上
方に中央部より端部に膜厚の薄い領域を有する第２のゲ
ート電極を形成する第３の工程と、前記第１のゲート電
極および前記第２のゲート電極とをマスクとして前記第
１の半導体層および前記第２の半導体層に不純物元素を
注入して、前記第１のゲート電極の外側に第１の不純物
領域を形成し、かつ、前記第２のゲート電極の外側に第
２の不純物領域と前記第２のゲート電極の膜厚の薄い領
域と重なる第３の不純物領域とを形成する第４の工程
と、を有することを特徴とする半導体装置の製造方法。
【請求項１１】半導体基板上に絶縁膜を介して導電膜
を形成する第１の工程と、前記導電膜上に矩形状のレジ
ストパターンと、半透膜を有するフォトマスク又はレチ
クルを使用して中央部より端部に膜厚の薄い領域を有す
るレジストパターンとを形成する第２の工程と、ドライ
エッチングを行って、矩形状の第１のゲート電極と中央
部より端部に膜厚の薄い領域を有する第２のゲート電極
とを形成する第３の工程と、前記第１のゲート電極と前
記第２のゲート電極とをマスクとして前記半導体基板に
不純物元素を注入して、前記第１のゲート電極の外側に
第１の不純物領域を形成し、かつ、前記第２のゲート電
極の外側に第２の不純物領域と前記第２のゲート電極の
膜厚の薄い領域と重なる第３の不純物領域とを形成する
第４の工程と、を有することを特徴とする半導体装置の
製造方法。
【請求項１２】第１の半導体層および第２の半導体層
上に絶縁膜を介して導電膜を形成する第１の工程と、前
記第１の半導体層の上方の前記導電膜上に矩形状のレジ
ストパターンを形成し、かつ、前記第２の半導体層の上
方の前記導電膜上に半透膜を有するフォトマスク又はレ
チクルを使用して中央部より端部に膜厚の薄い領域を有
するレジストパターンを形成する第２の工程と、ドライ
エッチングを行って、前記第１の半導体層の上方に矩形
状の第１のゲート電極を形成し、かつ、前記第２の半導
体層の上方に中央部より端部に膜厚の薄い領域を有する
第２のゲート電極を形成する第３の工程と、前記第１の
ゲート電極および前記第２のゲート電極とをマスクとし
て前記第１の半導体層および前記第２の半導体層に不純
物元素を注入して、前記第１のゲート電極の外側に第１
の不純物領域を形成し、かつ、前記第２のゲート電極の
外側に第２の不純物領域を形成する第４の工程と、前記
矩形状のレジストパターンと前記中央部より端部に膜厚
の薄い領域を有するレジストパターンとを除去する第５
の工程と、前記第１のゲート電極を覆ってレジストパタ
ーンを形成する第６の工程と、前記レジストパターンお
よび前記第２のゲート電極をマスクとして前記第１の半
導体層および前記第２の半導体層に前記不純物元素を注
入して、前記レジストパターンの外側に第３の不純物領
域を形成し、かつ、前記第２のゲート電極の外側に第４
の不純物領域と前記第２のゲート電極の膜厚の薄い領域
と重なる第５の不純物領域とを形成する第７の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】半導体基板上に絶縁膜を介して導電膜
を形成する第１の工程と、前記導電膜上に矩形状のレジ
ストパターンと、半透膜を有するフォトマスク又はレチ
クルを使用して中央部より端部に膜厚の薄い領域を有す
るレジストパターンとを形成する第２の工程と、ドライ
エッチングを行って、矩形状の第１のゲート電極と、中
央部より端部に膜厚の薄い領域を有する第２のゲート電
極とを形成する第３の工程と、前記第１のゲート電極と
前記第２のゲート電極とをマスクとして前記半導体基板
に不純物元素を注入して、前記第１のゲート電極の外側
に第１の不純物領域を形成し、かつ、前記第２のゲート
電極の外側に第２の不純物領域を形成する第４の工程
と、前記矩形状のレジストパターンと前記中央部より端
部に膜厚の薄い領域を有するレジストパターンとを除去
する第５の工程と、前記第２のゲート電極を覆ってレジ
ストパターンを形成する第６の工程と、前記レジストパ
ターンおよび前記第１のゲート電極とをマスクとして前
記半導体基板に前記不純物元素を注入して、前記レジス
トパターンの外側に第３の不純物領域を形成し、かつ、
前記第２のゲート電極の外側に第４の不純物領域と前記
第２のゲート電極の膜厚の薄い領域と重なる第５の不純
物領域とを形成する第７の工程と、を有することを特徴
とする半導体装置の製造方法。
【請求項１４】請求項８乃至１２に於いて、前記半透
膜を透過することにより前記露光光の位相が一波長ずれ
ることを特徴とする半導体装置の製造方法。
【請求項１５】半導体層上に絶縁膜を介して導電膜を
形成する第１の工程と、前記導電膜上に光強度低減手段
を有するフォトマスク又はレチクルを使用して、中央部
より端部に膜厚の薄い領域を有するレジストパターンを
形成する第２の工程と、第１のエッチングを行って、中
央部より端部に膜厚の薄い領域を有するゲート電極を形
成する第３の工程と、前記ゲート電極をマスクとして前
記半導体層に不純物元素を注入して、前記ゲート電極の
外側に第１の不純物領域と前記ゲート電極の膜厚の薄い
領域と重なる第２の不純物領域とを形成する第４の工程
と、第２のエッチングを行って、前記ゲート電極の端部
を後退させる第５の工程と、を有することを特徴とする
半導体装置の製造方法。
【請求項１６】半導体基板上に絶縁膜を介して導電膜
を形成する第１の工程と、前記導電膜上に光強度低減手
段を有するフォトマスク又はレチクルを使用して、中央
部より端部に膜厚の薄い領域を有するレジストパターン
を形成する第２の工程と、第１のエッチングを行って、
中央部より端部に膜厚の薄い領域を有するゲート電極を
形成する第３の工程と、前記ゲート電極をマスクとして
前記半導体基板に不純物元素を注入して、前記ゲート電
極の外側に第１の不純物領域と前記ゲート電極の膜厚の
薄い領域と重なる第２の不純物領域とを形成する第４の
工程と、第２のエッチングを行って、前記ゲート電極の
端部を後退させる第５の工程と、を有することを特徴と
する半導体装置の製造方法。
【請求項１７】第１の半導体層および第２の半導体層
上に絶縁膜を介して導電膜を形成する第１の工程と、前
記第１の半導体層の上方の前記導電膜上に矩形状のレジ
ストパターンを形成し、かつ、前記第２の半導体層の上
方の前記導電膜上に光強度低減手段を有するフォトマス
ク又はレチクルを使用して中央部より端部に膜厚の薄い
領域を有するレジストパターンを形成する第２の工程
と、第１のドライエッチングを行って、前記第１の半導
体層の上方に矩形状の第１のゲート電極と、前記第２の
半導体層の上方に中央部より端部に膜厚の薄い領域を有
する第２のゲート電極とを形成する第３の工程と、前記
第１のゲート電極および前記第２のゲート電極をマスク
として前記第１の半導体層および前記第２の半導体層に
不純物元素を注入して、前記第１のゲート電極の外側に
第１の不純物領域を形成し、かつ、前記第２のゲート電
極の膜厚の薄い領域と重なる第２の不純物領域と、前記
第２のゲート電極の外側に第３の不純物領域とを形成す
る第４の工程と、第２のドライエッチングを行って、前
記第２のゲート電極の端部を後退させる第５の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１８】半導体基板上に絶縁膜を介して導電膜
を形成する第１の工程と、前記導電膜上に矩形状のレジ
ストパターンと、光強度低減手段を有するフォトマスク
又はレチクルを使用して中央部より端部に膜厚の薄い領
域を有するレジストパターンを形成する第２の工程と、
第１のドライエッチングを行って、矩形状の第１のゲー
ト電極と、中央部より端部に膜厚の薄い領域を有する第
２のゲート電極とを形成する第３の工程と、前記第１の
ゲート電極および前記第２のゲート電極をマスクとして
前記半導体基板に不純物元素を注入して、前記第１のゲ
ート電極の外側に第１の不純物領域を形成し、かつ、前
記第２のゲート電極の膜厚の薄い領域と重なる第２の不
純物領域と、前記第２のゲート電極の外側に第３の不純
物領域とを形成する第４の工程と、第２のドライエッチ
ングを行って、前記第２のゲート電極の端部を後退させ
る第５の工程と、を有することを特徴とする半導体装置
の製造方法。
【請求項１９】第１の半導体層および第２の半導体層
上に絶縁膜を介して導電膜を形成する第１の工程と、光
強度低減手段を有するフォトマスク又はレチクルを使用
して、前記第１の半導体層の上方の前記導電膜上に端部
に第１の幅の膜厚の薄い領域を有する第１のレジストパ
ターンを形成し、前記第２の半導体層の上方の前記導電
膜上に端部に第２の幅の膜厚の薄い領域を有する第２の
レジストパターンを形成する第２の工程と、第１のドラ
イエッチングを行って、端部に第１の幅の膜厚の薄い領
域を有する第１のゲート電極と、端部に第２の幅の膜厚
の薄い領域を有する第２のゲート電極とを形成する第３
の工程と、前記第１のレジストパターンおよび前記第２
のレジストパターンを除去する第４の工程と、前記第１
のゲート電極および前記第２のゲート電極をマスクとし
て前記第１の半導体層および前記第２の半導体層に不純
物元素を注入して、前記第１のゲート電極の外側に第１
の不純物領域と前記第１のゲート電極の膜厚の薄い領域
と重なる第２の不純物領域とを形成し、かつ、前記第２
のゲート電極の外側に第３の不純物領域と前記第２のゲ
ート電極の膜厚の薄い領域と重なる第４の不純物領域と
を形成する第５の工程と、第２のドライエッチングを行
って、前記第１のゲート電極および前記第２のゲート電
極の端部を後退させる第６の工程と、前記第２のゲート
電極を開孔領域とするレジストパターンを形成する第７
の工程と、第３のドライエッチングを行って、前記第２
のゲート電極の端部を後退させる第８の工程と、を有す
ることを特徴とする半導体装置の製造方法。
【請求項２０】半導体基板上に絶縁膜を介して導電膜
を形成する第１の工程と、前記導電膜上に矩形状の第１
のレジストパターンと、光強度低減手段を有するフォト
マスク又はレチクルを使用して、中央部より端部に膜厚
の薄い領域を有する第２のレジストパターンを形成する
第２の工程と、第１のドライエッチングを行って、矩形
状の第１のゲート電極と、中央部より端部に膜厚の薄い
領域を有する第２のゲート電極を形成する第３の工程
と、前記第１のレジストパターンおよび前記第２のレジ
ストパターンを除去する第４の工程と、前記第１のゲー
ト電極および前記第２のゲート電極をマスクとして前記
半導体基板に不純物元素を注入して、前記第１のゲート
電極の外側に第１の不純物領域を形成し、かつ、前記第
２のゲート電極の外側に第２の不純物領域と、前記第２
のゲート電極の膜厚の薄い領域と重なる第３の不純物領
域とを形成する第５の工程と、第２のドライエッチング
を行って、前記第２のゲート電極の端部を後退させる第
６の工程と、を有することを特徴とする半導体装置の製
造方法。
【請求項２１】請求項１９または２０に於いて、前記
第１の幅と前記第２の幅は同じ幅とすることを特徴とす
る半導体装置の製造方法。
【請求項２２】請求項１５乃至２０に於いて、前記光
強度低減手段はマスクパターン端部に配置され、マスク
パターンの端部に近付くに伴い、透過率が増加すること
を特徴とする半導体装置の製造方法。
【請求項２３】請求項１５乃至２０に於いて、前記光
強度低減手段として複数のスリット部を有する回折格子
パターン又は半透膜を用いていることを特徴とする半導
体装置の製造方法。
【請求項２４】請求項１または請求項２または請求項
８または請求項９または請求項１５または請求項１６に
於いて、前記エッチングとして、ドライエッチングを適
用することを特徴とする半導体装置の製造方法。