JP4679437B2

JP4679437B2 - 半導体装置の作製方法

Info

Publication number: JP4679437B2
Application number: JP2006153206A
Authority: JP
Inventors: 舜平山崎; 哲弥掛端; 英人大沼; 雅晴永井; 光明納; 真之坂倉; 茂樹小森
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-06-02
Filing date: 2006-06-01
Publication date: 2011-04-27
Anticipated expiration: 2026-06-01
Also published as: JP2007013133A

Description

本発明は、絶縁膜または半導体層にプラズマ処理を行う工程を含む半導体装置及びその作製方法に関する。

近年、ガラスなどの絶縁表面を有する基板上に形成された半導体薄膜（厚さ数ナノメートルから数百ナノメートル程度）を用いて電界効果型トランジスタ（ＭＯＳトランジスタ、薄膜トランジスタ、絶縁ゲート型トランジスタなどを含む。以下、単に「トランジスタ」ともいう。）を構成する技術が注目されている。トランジスタは、集積回路や液晶表示装置などに広く応用されている。そして、電子器機の高性能化の要求に応じて、より微細な構造のトランジスタの開発が求められている。

トランジスタの微細化を図るためには、ゲート電極やソースおよびドレイン配線などの導電層だけでなく、ゲート絶縁層を初めとする絶縁層を薄く設ける必要がある。通常、トランジスタのゲート絶縁層などは、プラズマＣＶＤ法やスパッタリング法などにより薄膜を堆積することで作製されている（例えば、特許文献１参照）。

トランジスタの応用分野として、アクティブマトリクスディスプレイとも呼ばれるディスプレイ技術が知られている。これは、マトリクス状に配置された画素毎にトランジスタを設け、そのトランジスタのスイッチング動作により、液晶やエレクトロルミネセンス素子などの表示媒体の駆動を行うものである。アクティブマトリクス方式のディスプレイにでは、画素における有効画素領域（透過型液晶表示装置であれば、一画素における光が透過できる面積の割合。エレクトロルミネセンス素子を用いる表示装置であれば、一画素における発光する面積の割合。）を広げる開発が進められている。有効画素領域の面積を大きくするには画素に配置されるトランジスタの占める面積をできるだけ小さくする必要がある。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。その中で、多結晶シリコン膜を用いたトランジスタは、水素化アモルファスシリコン膜を用いたトランジスタよりも電界効果移動度が高いので高速動作が可能であることが知られている。

同一基板上に駆動回路と画素部を薄膜トランジスタで形成した場合、駆動回路をＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）などの表面実装方式やフィルム状配線基板上にドライバＩＣを実装したＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）方式と比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。画素の構成においても、１つの画素にスイッチング用のトランジスタとスタティックＲＡＭ（ＳＲＡＭ）などの記憶素子とを組み合わせる試みがなされている。

このような背景において、複雑な構造のトランジスタの微細化を容易にするために、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク或いはレチクルをゲート電極形成用フォトリソグラフィ工程に適用することが知られている（例えば、特許文献２参照）。また、異なる導電材料からなる２層構造を有するゲート電極であって、ゲート電極の下層である第１層は、ゲート電極の第２層よりも電極幅が広く、第１層の一部を通過させて半導体層にドーピングを行うことが知られている（例えば、特許文献３参照）。
特開２００１−１３５８２４号公報特開２００２−１５１５２３号公報特開２００２−２０３８６２号公報

しかしながら、ＣＶＤ法やスパッタ法により数ナノメートルの厚さで形成した絶縁膜は、膜の内部に欠陥を有している。例えばプラズマＣＶＤ法で形成した絶縁膜をゲート絶縁層として用いる場合、リーク電流の発生や半導体層とゲート電極間のショートなどの恐れがある。また、熱酸化法によって、例えば、半導体層の表面を酸化させることによって緻密な絶縁膜を形成することができるが、トランジスタの作製においては、コストの面からガラスなどの耐熱性の低い基板を用いるため、熱酸化法を利用することは困難である。

本発明は上記問題を鑑み、導電層、絶縁膜または半導体層などを積層させて形成させる場合において、気相成長法やスパッタ法などで形成した膜に比べて、緻密で欠陥が少ない良質な膜を形成する半導体装置の作製方法および半導体装置の提供を課題とする。

本発明は、動作性能および信頼性の高い回路を備えた半導体装置を提供することを課題とする。そして、半導装置の信頼性を向上させることにより、それを備える電子機器の信頼性を向上させることを課題とする。

また、本発明は半導体装置において、今後のさらなる高精細化（画素数の増大）、小型化に伴う各表示画素ピッチの微細化及び画素部を駆動する駆動回路の集積化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。そして、半導体装置の画質を向上させる、或いは様々な回路を集積化して小型化を図ることにより、それを備える電子機器の品質を向上させることを課題とする。

本発明は、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して半導体層を結晶化若しくは再結晶化させる工程と、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成するフォトリソグラフィー工程と、低電子温度で高電子密度のプラズマを利用した、半導体層、絶縁膜若しくは導電層表面の酸化処理、窒化処理若しくは表面改質処理を行う工程とを有している。

本発明は、ゲート絶縁層の厚さが１０ｎｍから１２０ｎｍ、好ましくは１０ｎｍから９０ｎｍであり、チャネル長が０．２μｍから８μｍ、好ましくは０．５２μｍから３μｍであり、ショートチャネル効果の発生しないレベルでの電界効果型トランジスタの微細化を行う場合であって、ｎチャネル型トランジスタにあっては、ゲート電極とオーバーラップする低濃度ドレイン（ＬＤＤ）領域を設けるときに、駆動電圧に応じて、そのオーバーラップの割合を自由に設計することができるように上記工程を行う。また、駆動電圧が１．５Ｖから６Ｖ、好ましくは３Ｖから５Ｖで動作させるシフトレジスタ及び／又は論理回路は、０．２μｍから１μｍの長さで、ゲート電極とオーバーラップする低濃度ドレイン領域を有するように上記工程を行う。これらより高い電圧で、かつ、２０Ｖ以下、代表的には、８Ｖから１８Ｖで動作するトランジスタは、１μｍから５μｍのゲート電極とオーバーラップする低濃度ドレイン領域を有するように上記工程を行う。

本発明の一は、連続発振レーザ光若しくは発振周波数が１０ＭＨｚ以上１００ＧＨｚ以下のパルスレーザ光で結晶化若しくは再結晶化して形成された半導体層と、電子温度が３ｅＶ以下であり電子密度が１×１０^１１ｃｍ^−３以上のプラズマで生成された酸素ラジカル及び／又は窒素ラジカルによって酸化若しくは窒化処理により半導体層に接して形成された絶縁膜と、前記半導体層の上方に第１のマスクパターンおよび第２のマスクパターンにより形成された導電層とを含み、第１のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第２のマスクパターンは膜厚を意図的に異ならせていないで形成する半導体装置である。

本発明の一は、連続発振レーザ光若しくは発振周波数が１０ＭＨｚ以上１００ＧＨｚ以下のパルスレーザ光で結晶化若しくは再結晶化して形成された半導体層と、電子温度が３ｅＶ以下であり電子密度が１×１０^１１ｃｍ^−３以上のプラズマで生成された酸素ラジカル及び／又は窒素ラジカルによって酸化若しくは窒化処理により半導体層に接して形成された第１の絶縁膜と、第１の絶縁膜に接して形成された第２の絶縁膜と、前記半導体層の上方に第１のマスクパターンおよび第２のマスクパターンにより形成された導電層とを含み、第１のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第２のマスクパターンは膜厚を意図的に異ならせていないで形成する半導体装置である。

本発明の一は、半導体層を連続発振レーザ光若しくは発振周波数が１０ＭＨｚ以上１００ＧＨｚ以下のパルスレーザ光で結晶化若しくは再結晶化する第１のステップと、第１のステップにおいて結晶化若しくは再結晶化された半導体層に、電子温度が３ｅＶ以下であり電子密度が１×１０^１１ｃｍ^−３以上のプラズマで生成された酸素ラジカル及び／又は窒素ラジカルによって酸化若しくは窒化処理をして半導体層に接する絶縁膜を形成する第２のステップと、半導体層の上方に導電層を形成し、第１のマスクパターンおよび第２のマスクパターンに基づいて導電層をエッチングする第３のステップとを含み、第１のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第２のマスクパターンは膜厚を意図的に異ならせていないで形成する。

本発明の一は、半導体層を連続発振レーザ光若しくは発振周波数が１０ＭＨｚ以上１００ＧＨｚ以下のパルスレーザ光で結晶化若しくは再結晶化する第１のステップと、第１のステップにおいて結晶化若しくは再結晶化された半導体層に、電子温度が３ｅＶ以下であり電子密度が１×１０^１１ｃｍ^−３以上のプラズマで生成された酸素ラジカル及び／又は窒素ラジカルによって酸化若しくは窒化処理をして半導体層に接する第１の絶縁膜を形成する第２のステップと、第１の絶縁膜上に、第２の絶縁膜を堆積する第３のステップと、半導体層の上方に導電層を形成し、第１のマスクパターンおよび第２のマスクパターンに基づいて導電層をエッチングする第４のステップとを含み、第１のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第２のマスクパターンは膜厚を意図的に異ならせていないで形成する。

本発明の一は、半導体層を連続発振レーザ光若しくは発振周波数が１０ＭＨｚ以上１００ＧＨｚ以下のパルスレーザ光で結晶化若しくは再結晶化する第１のステップと、第１のステップにおいて結晶化若しくは再結晶化された半導体層上に、絶縁膜を堆積する第２のステップと、絶縁膜に、電子温度が３ｅＶ以下であり電子密度が１×１０^１１ｃｍ^−３以上のプラズマで生成された酸素ラジカル及び／又は窒素ラジカルによって酸化若しくは窒化処理をして半導体層に接する絶縁膜を形成する第３のステップと、半導体層の上方に導電層を形成し、第１のマスクパターンおよび第２のマスクパターンに基づいて導電層をエッチングする第４のステップとを含み、第１のマスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルで膜厚を意図的に異ならせて形成し、第２のマスクパターンは膜厚を意図的に異ならせていないで形成する。

なお、本明細書において半導体装置とは、液晶表示装置、電気光学装置、エレクトロルミネセンス素子を利用した表示装置、発光装置、半導体集積回路および電子機器、電気器具、その他少なくとも一部に半導体特性を利用して機能する装置全般を指すものとする。

本発明によれば、プラズマ処理により下地膜として機能する絶縁膜を酸化または窒化して表面を改質することによって、ＣＶＤ法やスパッタ法で絶縁膜と比較して緻密でピンホールなどの欠陥の少ない良質な膜を形成することができるため、トランジスタなどの半導体素子の特性の向上や安定化を図ることができる。

本発明によれば、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることで、トランジスタの駆動条件などを考慮して、ゲート電極や低濃度ドレインの構成を自由に設計して製造することができる。すなわち、同一基板上に駆動電圧やその極性など駆動条件の異なるトランジスタを、その動作特性に応じて作り込むことができる。また、ゲート電極と、それと同層で形成する配線の断面形状を異ならせることができるので、配線密度を高めることができる。

本発明によれば、画素と画素を駆動するドライバと論理回路とを同一の絶縁表面上に形成する作製方法において、各回路に適した構成の素子を作製することができる。こうして、より高性能で且つ信頼性の高い装置を得ることができる。

（実施の形態１）

図１は、半導体装置の製造に係るプラズマ処理装置の一例を示す。図１のプラズマ処理装置は、プラズマの生成が可能な複数の処理室と、各処理室に基板を搬送する共通室及び基板を出し入れするロードロック室を備えている。このように、絶縁膜、導電層または半導体層の成膜およびプラズマ処理を連続して行う場合には、複数の処理室を備えたプラズマ処理装置を用いることができる。なお、図１は、本実施の形態で示すプラズマ処理装置の一構成例を上面からみた図である。

図１で例示するプラズマ処理装置は、第１の処理室３０２、第２の処理室３０３、第３の処理室３０４、第４の処理室３０５、ロードロック室３０１、３０６、共通室３０７を有している。それぞれの処理室は気密性を有している。各処理室には、真空排気手段、ガス導入手段、プラズマ発生手段が備えられている。

ロードロック室３０１、３０６は、試料（処理基板）を各処理室に搬入するための部屋である。共通室３０７は、それぞれのロードロック室３０１、３０６および第１の処理室３０２、第２の処理室３０３、第３の処理室３０４、第４の処理室３０５に対して共通に配置されている。基板１０１はロードロック室３０１、３０６から共通室３０７を経由して各処理室に搬送される。第１の処理室３０２、第２の処理室３０３、第３の処理室３０４、第４の処理室３０５は、基板１０１に導電層、絶縁層または半導体層の成膜処理、エッチング処理、若しくはプラズマ処理などを行うための部屋である。また、共通室３０７とロードロック室３０１、３０６、第１の処理室３０２、第２の処理室３０３、第３の処理室３０４、第４の処理室３０５との間にはゲートバルブ３０９、３１０、３１１、３１２、３１３、３１４が設けられている。なお、共通室３０７には、ロボットアーム３０８が設けてあり、ロボットアーム３０８によって、基板１０１が各部屋へ運ばれる。

第１の処理室３０２、第２の処理室３０３、第３の処理室３０４及び第４の処理室３０５は、目的に応じて処理室の内部の構成が異なっている。処理の内容としては、プラズマ処理、成膜処理、熱処理、エッチング処理などがある。図２は、プラズマ処理を行うための処理室内の構成例である。処理室内には、プラズマ処理を行う基板１０１を配置するための支持台３１７と、ガスを導入するためのガス供給部３１８と、排気口３１９と、アンテナ３２０と、誘電体板３２１と、プラズマ発生用の高周波を供給する高周波供給部３２２とを有している。また、支持台３１７に温度制御部３２３を設けることによって、基板１０１の温度を制御することも可能である。以下に、プラズマ処理の一例に関して説明する。

ここで、プラズマ処理とは、半導体層、絶縁膜、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて用いるガスを選択すれば良い。

例えば、酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部３１８から酸素または窒素を含むガスを導入する。例えば、酸素を含むガスとしては、酸素（Ｏ_２）と希ガスまたは酸素と水素と希ガスの混合ガスを導入することができる。また窒素を含むガスとしては、窒素と希ガスまたはアンモニアガスと希ガスの混合ガスを導入することができる。次に、基板１０１を温度制御部３２３を有する支持台３１７に配置させ、基板１０１を１００℃から５５０℃の温度範囲内で加熱する。なお、基板１０１と誘電体板３２１との間隔は、２０ｎｍから８０ｍｍ（好ましくは２０ｎｍから６０ｍｍ）の範囲内とする。

次に、高周波供給部３２２からアンテナ３２０にマイクロ波を供給する。ここでは、周波数２．４５ＧＨｚのマイクロ波を供給する。そして、マイクロ波をアンテナ３２０から誘電体板３２１を通して処理室内に導入することによって、プラズマ励起により活性化された高密度プラズマ３２４が生成される。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。

例えば、ＮＨ_３ガスとＡｒガス雰囲気中でプラズマ処理を行った場合、マイクロ波によりＮＨ_３ガスとＡｒガスとが混合された高密度励起プラズマが生成される。ＮＨ_３ガスとＡｒガスとが混合された高密度励起プラズマ中では、導入されたマイクロ波によりＡｒガスが励起されてラジカル（Ａｒ^＊）が生成され、当該ＡｒラジカルとＮＨ_３分子とが衝突することにより窒素ラジカル（ＮＨラジカルを含む場合もある）が生成される。そのラジカルと基板１０１とが反応して、当該基板１０１の窒化を行うことができる。その後、ＮＨ_３ガスとＡｒガスとが、排気口３１９から処理室外へ排気される。また、酸素又は亜酸化窒素などを導入した場合には、酸素ラジカル（ＯＨラジカルを含む場合もある）が生成され基板１０１若しくは基板１０１上にある薄膜の酸化を行うことができる。

図３は、プラズマで薄膜の堆積を行うための処理室内の構成例である。処理室内には、薄膜が堆積される基板１０１を配置するための支持台３１７と、ガスを導入する細孔が開いた電極板３２５、高周波電力導入部３２６、ガス導入部３２７、排気口３１９とを有している。また、支持台３１７に温度制御部３２３を設けることによって、基板１０１の温度を制御することも可能である。

図３の処理室で半導体層を堆積するには、シラン（ＳｉＨ_４）、ジシラン（Ｓｉ_２Ｈ_６）、ゲルマン（ＧｅＨ_４）などの半導体材料ガスと、必要に応じて水素、ヘリウム、アルゴン、キセノンなどのバランスガスを導入してプラズマを励起すれば、基板１０１上に薄膜を形成することができる。絶縁膜を堆積するには、シラン若しくはジシランに、窒素、酸素、亜酸化窒素、アンモニアなどのガスを加えれば良い。また、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ、（Ｃ_２Ｈ_５Ｏ）_４Ｓｉ）に代表される有機シランを用いても良い。プラズマを励起する周波数は、１０ＭＨｚから１２０ＭＨｚのＨＦ帯乃至ＶＨＦ帯、２．４５ＧＨｚに代表されるマイクロ波帯の周波数を適用することができる。マイクロ波帯の周波数を適用する場合には、処理室内の構成は図２と同様としても良く、導入するガス種を変えれば良い。いずれにしても、このようなロードロック式の装置を用いることにより大気中に開放することなく連続して処理を行うことができる。

多結晶シリコン膜や、単結晶シリコンの表面に高密度プラズマを用いた処理により、１ｎｍから２０ｎｍ、代表的には５ｎｍから１０ｎｍの絶縁膜を当該半導体に形成することができる。この場合の反応は固相反応であるため、当該絶縁膜と半導体層との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、半導体層（多結晶シリコン（結晶性シリコン）、単結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜において膜厚のばらつきを、きわめて小さくすることができる。加えて、多結晶シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体層の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。

電界効果型トランジスタにおいて、この高密度プラズマによる固相反応で半導体層を直接酸化、窒化若しくは酸窒化してゲート絶縁層を形成することができる。また、高密度プラズマによる固相反応で半導体層に形成した絶縁膜に、プラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し積層させたゲート絶縁層としても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁層の一部又は全部に含んで形成される電界効果型トランジスタは、特性のばらつきを小さくすることができる。

また、半導体層に対し、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するパルスレーザビームを照射しながら一方向に走査して結晶化させて得られた結晶性半導体層は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネルが形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタを得ることができる。

以下に、具体例として、基板１０１に対して、第１の処理室３０２において下地絶縁層を成膜し、第２の処理室３０３においてプラズマ処理を行い、第３の処理室３０４において半導体層を成膜する一例について説明する。

まず、基板１０１は多数枚が収納されたカセット３１５ごとロードロック室３０１に搬入される。カセット３１５の搬入後、ロードロック室３０１の搬入扉を閉鎖する。この状態において、ゲートバルブ３０９を開けてカセット３１５から処理基板を１枚取り出し、ロボットアーム３０８によって共通室３０７に配置させる。この際、共通室３０７において基板１０１の位置合わせが行われる。

次に、ゲートバルブ３０９を閉鎖し、ついでゲートバルブ３１１を開ける。そして、第１の処理室３０２へ基板１０１を移送する。第１の処理室３０２内で、１５０℃から３００℃の温度で成膜処理を行い下地絶縁層を形成する。下地絶縁層としては、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）などの酸素または窒素を有する絶縁層の単層構造、またはこれらの積層構造で設けることができる。ここでは、第１の処理室３０２において、プラズマＣＶＤ法により、１層目の絶縁層として窒化酸化シリコン膜を形成し、２層目の絶縁層として酸化窒化シリコン膜を形成する。なお、プラズマＣＶＤ法に限られず、ターゲットを用いたスパッタ法により形成してもよい。

次に、下地絶縁層を成膜した後、基板１０１はロボットアーム３０８によって共通室３０７に引き出され、第２の処理室３０３に移送される。第２の処理室３０３内では、下地絶縁層に対してプラズマ処理を行うことによって、下地絶縁層を酸化または窒化させる。ここでは、第２の処理室３０３において、酸素雰囲気下（例えば、酸素と希ガス雰囲気下または酸素と水素と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行うことによって、下地絶縁層の表面を酸化させる。

次に、下地絶縁層の表面を酸化または窒化させた後、基板１０１はロボットアーム３０８によって共通室３０７に引き出され、第３の処理室３０４に移送される。第３の処理室３０４内では、１５０℃から３００℃の温度で成膜処理を行い、プラズマＣＶＤ法により半導体層を形成する。なお、半導体層としては、微結晶半導体層、非晶質シリコン膜、非晶質ゲルマニウム膜、非晶質シリコンゲルマニウム膜またはこれらの積層膜などを使用することができる。また、半導体層の形成温度を３５０℃から５００℃として水素濃度を低減するための熱処理を省略してもよい。なお、ここではプラズマＣＶＤ法を用いて形成する例を示したが、ターゲットを用いたスパッタ法を用いて形成してもよい。

以上のように、半導体層を成膜した後、基板１０１はロボットアーム３０８によってロードロック室３０６に移送され、カセット３１６に収納される。

なお、上記は一例であり、例えば、半導体層を形成した後に続けて第４の処理室３０５を用いて導電層や絶縁層を形成してもよいし、さらに処理室の数を増やすことも可能である。また、下地絶縁層を形成する前に基板１０１にプラズマ処理をして、当該基板１０１の表面を酸化または窒化することもできる。

このように、本実施の形態で示したプラズマ処理装置を用いることによって、大気に曝されることなく導電層、絶縁層または半導体層の成膜やプラズマ処理を連続して行うことができる。そのため、汚染物の混入の防止や生産効率の向上を実現することができる。
（実施の形態２）

典型的に１３．５６ＭＨｚの周波数で励起される平行平板型のプラズマＣＶＤ法で成膜される酸化シリコン膜は、成膜中のプラズマダメージや未反応ガス種によって、膜中に欠陥が多く生成されてしまう場合がある。このような酸化シリコン膜を適用してトランジスタを作製すると、しきい値電圧や電界効果移動度などの各種特性に悪影響を与えることが問題である。

まず、図４（Ａ）で示すように基板１０１上に、スパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ法を用いて、下地絶縁層１０２として窒化シリコン膜を５０ｎｍから１００ｎｍの厚さに形成する。下地絶縁層１０２としての窒化シリコン膜は、ＮＨ_３、Ｎ_２、ＳｉＨ_４ガスを導入して、２５０℃乃至４００℃、好ましくは３００℃乃至３５０℃の基板温度で成膜する。この場合、窒化シリコン膜に代えて酸窒化シリコン膜を適用しても良い。酸窒化シリコン膜は、Ｎ_２、ＮＨ_３、ＳｉＨ_４、Ｎ_２ＯをソースガスとしてプラズマＣＶＤ法で形成することができる。基板１０１としては、無アルカリガラスとも呼ばれる、アルミノシリケートガラス、アルミノホウケイ酸ガラスやバリウムホウケイ酸ガラスなどを適用することができる。

下地絶縁層１０２の表面に高密度プラズマ処理による酸化膜形成する。それによって、下地絶縁層１０２の表面にプラズマ処理により生成されるプラズマ酸化層１０４が形成される（図４（Ｂ））。この場合、Ｏ_２又はＮ_２Ｏと、Ａｒ、Ｋｒ、Ｘｅ、Ｎｅなどから選択された希ガスとを処理室内に導入して、マイクロ波で励起したプラズマ処理を行い、下地絶縁層１０２の表面を酸化する。酸素ラジカル（ＯＨラジカルを含む場合もある）によって、窒化シリコン膜中の窒素が酸素に置き換わり、１ｎｍから１０ｎｍの厚さでプラズマ酸化層１０４が形成される。このプラズマ酸化層１０４は、電子温度が３ｅＶ以下、好ましくは１．５ｅＶ以下であって、電子密度が１×１０^１１ｃｍ^−３以上のプラズマで形成されるので、プラズマＣＶＤ法で堆積した酸化シリコン膜に比べ欠陥準位密度の低い良質な膜が得られる。なお、このとき、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）が含まれる場合があり、例えばＡｒを用いた場合には膜中にＡｒが含まれてる場合がある。

次に、プラズマ酸化層１０４上にスパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ法を用いてシリコン若しくはシリコンを主成分（例えばＳｉ_ｘＧｅ_１−ｘなど）とする半導体層１０６を形成する（図４（Ｃ））。ここでは、プラズマ酸化層１０４と半導体層１０６を、図１で示すプラズマ処理装置によって、連続して形成することができる。プラズマ酸化層１０４と半導体層１０６を大気に曝さずに連続して形成することにより、半導体層１０６への不純物の混入を防止することができる。

このような工程を実現するためのプラズマ処理装置の構成を図１を参照して説明する。第１の処理室３０２は、下地絶縁層１０２を堆積する部屋とする。この場合、第１の処理室３０２内の構成は、図３に示す構成となる。また、プラズマを利用した薄膜の堆積法に代えて、加熱したワイヤーで反応ガスを分解し、ラジカルを生成して窒化シリコン膜を堆積する構成としても良い。第２の処理室３０３は、高密度プラズマ処理を行う処理室であり、その内部構成は図２と同様なものとする。第３の処理室３０４を半導体層を堆積する部屋とする。この内部構成は、図３に示す構成となる。また、プラズマを利用した薄膜の堆積法に代えて、加熱したワイヤーで反応ガスを分解し、ラジカルを生成してシリコン膜を堆積する構成としても良い。さらに、第４の処理室３０５において、半導体層を堆積した基板を、減圧下にてシーズヒータ若しくはランプヒータにより４５０℃から６００℃で加熱できるようにして、半導体層中に含まれる水素を除去する脱水素処理を行う部屋としても良い。

プラズマ酸化層１０４上の半導体層１０６は、熱処理やレーザ光若しくは強光の照射により結晶化することが好ましい。例えば、半導体層に対し連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するパルスレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体層は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネルが形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタを得ることができる。また、金属元素を添加して４５０℃から７５０℃の熱処理で結晶化させても良い。この熱処理による結晶化方法とレーザビーム照射による結晶化法を組み合わせて、半導体層１０６の結晶化を行っても良い。

図４（Ｅ）は、半導体層１０６を選択的にエッチングして島状の半導体層１０６ａ、１０６ｂを形成し、当該島状の半導体層１０６ａ、１０６ｂをチャネル形成領域として用いたｎチャネル型トランジスタ１３０、ｐチャネル型トランジスタ１３２を有する半導体装置を作製する工程を示す。

半導体層１０６ａ、１０６ｂを覆うようにゲート絶縁層１０８として酸化シリコン膜を形成する。ゲート絶縁層は、高密度プラズマ処理によって形成される絶縁層のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁層を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁層をゲート絶縁層の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。当該ゲート絶縁層１０８の表面は、窒素雰囲気下で高密度プラズマ処理により窒化しても良い。

その後、ゲート電極１１０としてスパッタ法などの方法を用いてモリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）などで形成する。半導体層１０６ａ、１０６ｂにはソース及びドレイン領域を形成する不純物領域の他、ゲート電極の側面にサイドウォールを形成してドーピングを行って低濃度ドレイン領域を形成しても良い。さらに保護膜としてパッシベーション層１１２、層間絶縁層１１４、配線１１６を形成しても良い。

このように、プラズマ処理により下地膜として機能する絶縁層を酸化または窒化して表面を改質することによって、ＣＶＤ法やスパッタ法で絶縁層と比較して緻密でピンホールなどの欠陥の少ない良質な膜を形成することができるため、トランジスタなどの半導体素子の特性の向上や安定化を図ることができる。
（実施の形態３）

結晶性の半導体層を形成するために、ガラス基板と当該半導体層との間に形成する絶縁層は、基板から不純物が半導体層に拡散することを防ぐこと、ガラス基板の表面を平坦化することを目的としている。不純物に対する拡散ブロッキング膜としては、窒化シリコン膜が適しているが、窒化シリコン膜は内部応力が高いので厚膜化して平坦化の効果を高めることができない。本実施の形態は、高密度プラズマ処理を有効に用いて下地膜を形成する態様について、図５を参照して説明する。

まず、基板１０１を用意し、基板１０１表面をフッ酸（ＨＦ）、アルカリまたは純水を用いて洗浄する。基板１０１は、バリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラス、アルミノシリケートガラスなどのガラス基板、石英基板、セラミック基板またはステンレスを含む金属基板などを用いることができる。他にも、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）に代表されるプラスチックや、アクリルなどの可撓性を有する合成樹脂からなる基板を用いることも可能である。以降の説明においては基板１０１としてガラス基板を用いる場合を示す。

次に、高密度プラズマ処理を行い基板１０１を窒化することによって、当該基板１０１の表面にプラズマ窒化処理層１１８を形成する（図５（Ａ））。高密度プラズマ処理は、窒素、アンモニア、亜酸化窒素など窒化物気体と、希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を用い、マイクロ波で励起されたプラズマにより行う。処理温度は１５０℃から４００℃、好ましくは２５０℃から４００℃で行うと良い。この高密度プラズマ処理により形成されるプラズマ窒化処理層１１８は１ｎｍから１０ｎｍ、典型的には３ｎｍから５ｎｍの厚さに形成される。プラズマ窒化処理層１１８には基板１０１の主成分として含まれる元素（例えば、シリコン、アルミニウム、ホウ素、バリウムなど）の窒化物が含まれる。特に、プラズマ窒化処理層１１８には窒化シリコンが主成分として含まれることにより、拡散ブロッキング膜として機能させることができる。

次に、プラズマ窒化処理層１１８上に下地膜として機能する下地絶縁層１０２を形成する（図５（Ｂ））。下地絶縁層１０２としては、スパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ法などを用いて、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）などの絶縁層の単層構造又はこれらの積層構造で設ける。この酸化シリコンを主成分とする下地絶縁層１０２は、平坦化のためと、応力を緩和するために５０ｎｍから１５０ｎｍの厚さに形成する。

さらに、下地絶縁層１０２の表面に対し、基板１０１の表面を処理したときと同様の高密度プラズマ処理を行い、プラズマ窒化層１２０を形成しても良い（図５（Ｃ））。この場合、窒素、アンモニア及び亜酸化窒素から選ばれた一種又は複数種と、Ａｒ、Ｋｒ、Ｘｅ、Ｎｅなどから選択された希ガスとを導入して、マイクロ波で励起したプラズマ処理を行い、酸化シリコンを主成分とする下地絶縁層１０２の表面を窒化する。窒素ラジカル（ＮＨラジカルを含む場合もある）によって、酸化シリコン膜中の酸素が窒素に置き換わり、１ｎｍから５ｎｍの厚さでプラズマ窒化層１２０が形成される。プラズマ窒化層１２０は、電子温度が３ｅＶ以下、好ましくは１．５ｅＶ以下であって、電子密度が１×１０^１１ｃｍ^−３以上のプラズマで行われるので、プラズマＣＶＤ法で堆積した窒化シリコン膜に比べ欠陥準位密度の低い良質な膜が得られる。なお、このとき、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）が含まれる場合があり、例えばＡｒを用いた場合には膜中にＡｒが含まれてる場合がある。すなわち、プラズマ窒化層１２０を１ｎｍから５ｎｍの厚さに形成することにより、当該窒化シリコン膜中の固定電荷の影響や応力の影響を排除して、この上側に形成される半導体層と良好な界面を形成することができる。

次に、プラズマ窒化層１２０上にスパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ法を用いてシリコン若しくはシリコンを主成分（例えばＳｉ_ｘＧｅ_１−ｘなど）とする半導体層１０６を形成する（図５（Ｄ））。ここでは、プラズマ窒化層１２０と半導体層１０６を、図１で示すプラズマ処理装置によって、連続して形成することができる。プラズマ窒化層１２０と半導体層１０６を大気に曝さずに連続して形成することによって、半導体層１０６への不純物の混入を防止することができる。

このような工程を実現するためのプラズマ処理装置の構成を図１を参照して説明する。第１の処理室３０２は、下地絶縁層１０２を堆積する部屋とする。この場合、第１の処理室３０２内の構成は、図３に示す構成となる。また、プラズマを利用した薄膜の堆積法に代えて、加熱したワイヤーで反応ガスを分解し、ラジカルを生成して窒化シリコン膜を堆積する構成としても良い。第２の処理室３０３は、高密度プラズマ処理を行う処理室であり、その内部構成は図２と同様なものとする。第３の処理室３０４を半導体層を堆積する部屋とする。この内部構成は、図３に示す構成となる。また、プラズマを利用した薄膜の堆積法に代えて、加熱したワイヤーで反応ガスを分解し、ラジカルを生成して窒化シリコン膜を堆積する構成としても良い。さらに、第４の処理室３０５において、半導体層を堆積した基板を、減圧下にてシーズヒータ若しくはランプヒータにより４５０℃から６００℃で加熱できるようにして、半導体層中に含まれる水素を除去する脱水素処理を行う部屋としても良い。

次に、半導体層１０６を選択的にエッチングして島状の半導体層１０６ａ、１０６ｂを形成し、当該島状の半導体層１０６ａ、１０６ｂをチャネル形成領域として用いたｎチャネル型トランジスタ１３０、ｐチャネル型トランジスタ１３２を有する半導体装置を作製することができる（図５（Ｅ））。なお、ここでは、基板１０１としてガラス基板を用い、窒素雰囲気下でプラズマ処理を行うことにより当該ガラス基板の表面を窒化してプラズマ窒化処理層１１８を形成し、その上に下地絶縁層１０２として酸化シリコン（ＳｉＯｘ）を形成し、当該下地絶縁層１０２上に、高密度プラズマ処理によりプラズマ窒化層１２０を形成している。そして、半導体層１０６ａ、１０６ｂを覆うようにゲート絶縁層１０８として酸化シリコンを形成し、当該ゲート絶縁層１０８を窒素雰囲気下でプラズマ処理により窒化する。その後、ゲート電極１１０としてスパッタ法などの方法を用いてモリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）などで形成し、窒素雰囲気下プラズマ処理を行うことによりゲート電極１１０の表面を窒化する。例えば、ゲート電極１１０として、モリブデン（Ｍｏ）を用いた場合にはＭｏの表面に金属窒化層１２２が形成されている。なお、ゲート電極１１０として、モリブデン（Ｍｏ）を用いた場合、通常モリブデン（Ｍｏ）は酸化されやすいが窒素雰囲気下でプラズマ処理を行うことにより当該モリブデン（Ｍｏ）の表面を窒化することによって、モリブデン（Ｍｏ）の酸化を防止することができる。

このように、プラズマ処理により基板１０１表面を酸化または窒化することによって、基板に含まれるナトリウム（Ｎａ）などのアルカリ金属やアルカリ土類金属などの不純物元素が半導体素子に混入して汚染することを防止することができる。
（実施の形態４）

本実施の形態では、高密度プラズマ処理工程によって、島状に形成した半導体層の端部において、リーク電流を抑えることのできるゲート絶縁層を形成する方法について図６を参照して説明する。

図６（Ａ）は、実施の形態２と同様にして、基板１０１に下地絶縁層１０２、プラズマ酸化層１４４、半導体層１０６ａ、１０６ｂを形成した後、プラズマＣＶＤ法で窒化シリコン層１２４を１ｎｍから５ｎｍの厚さに形成する。この場合、窒化シリコン層１２４は、膜中に含有するシリコンの割合が多くなるように成膜する。所謂このシリコンリッチの窒化シリコン膜を成膜する条件としては、例えば、ＳｉＨ_４、ＮＨ_３、Ｈ_２を反応ガスとして用い、放電電力を低くし、反応圧力を高く設定する。この場合、ＳｉＨ_４とＮＨ_３の流量比を０．１５程度とすると良い（ＳｉＨ_４／ＮＨ_３＝０．１５）。また、反応ガスに窒素を加えても良い。このような成膜条件で堆積したシリコンリッチの窒化シリコン膜は段差被覆性が良くなる。すなわち、２０ｎｍから１００ｎｍの厚さで形成された半導体層１０６ａ、１０６ｂの側壁部にも、絶縁基板表面のような平坦な部分と比べて７０％以上の膜厚で、窒化シリコン膜を堆積させることができる。

図６（Ｂ）では、酸素、亜酸化窒素のような酸素を含むガスを導入して、マイクロ波励起で低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラズマを生成する。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）により、シリコンリッチの窒化シリコン層１２４を酸化する。このプラズマ処理により形成されるプラズマ酸化層１２６は、窒化シリコン層１２４中の窒素が酸素と置き換わり酸化した層が形成される。窒化シリコン層１２４に含まれるシリコンも酸化される。このプラズマ酸化層１２６は、電界効果型トランジスタにおけるゲート絶縁層とすることができる。

プラズマ酸化層１２６は、島状に加工された半導体層１０６ａ、１０６ｂの表面及び側面に被覆性良く堆積した窒化シリコン層１２４を、高密度プラズマによって酸化されたものである。この場合の酸化反応は固相反応であるため、当該酸化シリコン膜と半導体層との界面準位密度はきわめて低くすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体層の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い酸化シリコン膜を半導体層の表面及び側面に形成することができる。

また、図６（Ｃ）に示すように、プラズマ処理で生成されたプラズマ酸化層１２６に重ねてプラズマＣＶＤ法で絶縁層、例えば酸化シリコン層１２８を積層させても良い。ゲート絶縁層の厚さは、トランジスタの駆動電圧を考慮して（スケーリング則に従って）決める必要がある。プラズマ処理で生成されたプラズマ酸化層１２６のみでは膜厚が不十分な場合は、前述のようにプラズマＣＶＤ法で酸化シリコン層１２８を積層させて膜厚を調整しても良い。例えば、５Ｖから１５Ｖで駆動するトランジスタについては、５ｎｍの厚さに形成したプラズマ酸化層１２６上に８０ｎｍの酸化シリコン層１２８をプラズマＣＶＤ法で堆積しても良い。なお、酸化シリコン層１２８に換えて、窒化シリコン膜や酸窒化シリコン膜を適用することもできる。

このような工程を実現するためのプラズマ処理装置の構成を図１を参照して説明する。第１の処理室３０２は、下地絶縁層１０２を堆積する部屋とする。この場合、第１の処理室３０２内の構成は、図３に示す構成となる。また、プラズマを利用した薄膜の堆積法に代えて、加熱したワイヤーで反応ガスを分解し、ラジカルを生成して窒化シリコン膜を堆積する構成としても良い。第２の処理室３０３は、高密度プラズマ処理を行う処理室であり、その内部構成は図２と同様なものとする。第３の処理室３０４は酸化シリコン層１２８を堆積する部屋とする。この場合、第３の処理室３０４内の構成は、図３に示す構成となる。また、酸化シリコン膜に換えて酸窒化シリコン膜など他の絶縁層を堆積する場合には、処理室に導入する反応ガス種を変更すれば良い。第４の処理室３０５は、スパッタリング用の処理室として、ゲート電極を形成する導電層を堆積する部屋とすることもできる。いずれにしても、このようなプラズマ処理装置で、清浄な半導体層の表面にゲート絶縁層となる絶縁層の形成から、ゲート電極を形成する導電層の形成までを、大気に触れさせることなく連続して行うことができる。

このように、プラズマ処理により下地膜として機能する絶縁層を酸化または窒化して表面を改質することによって、ＣＶＤ法やスパッタ法で絶縁層と比較して緻密でピンホールなどの欠陥の少ない良質な膜を形成することができるため、トランジスタなどの半導体素子の特性の向上や安定化を図ることができる。
（実施の形態５）

本実施の形態は、酸化シリコン、窒化シリコン及び酸化シリコン膜を順次積層した構造を含む半導体装置の製造工程について図面を参照して説明する。

図７（Ａ）は下地膜の形成工程を示す。基板１０１に、実施の形態２と同様にして下地絶縁層１０２とプラズマ酸化層１０４を形成して、下地絶縁層とする。下地絶縁層の構成は、実施の形態３のものを適用しても良い。

図７（Ｂ）は、半導体層の形成工程を示す。半導体層１０６は、非晶質半導体層を形成し、その後非晶質半導体層をレーザ結晶化法、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法などを用いて結晶化させて結晶性半導体層としたものである。

好ましい方法として適用されるレーザ結晶化法は、連続発振型のレーザビームやパルス発振型のレーザビームを半導体層に照射しながら走査して結晶化を行う。レーザ発振器は、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザのうち一種または複数種を用いることができる。このようなレーザビームの基本波及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。

なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせる。

このようなレーザ発振器において、非線形光学素子を用いて、レーザ発振器からパルス発振されたレーザ光の波長を変換し、第２高調波、第３高調波を照射して半導体層の結晶化を行うことができる。パルス発振レーザにおいて、発振周波数が１０ＭＨｚ以上、好ましくは１０ＭＨｚ以上１００ＧＨｚ以下であり、パルス幅がｃｔ＜４ｎｄ（ｃ：光速、ｔ：パルス幅、ｎ：半導体層の支持体となる基板の屈折率、ｄ：基板の厚さ）、好ましくはｃｔ＜２ｎｄを満たすパルスレーザ光（例えば、パルス幅が１ｎｓｅｃ以下）を照射すると、半導体層がレーザによって溶融してから固化するまでの間に、次のパルスが半導体層に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体層中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

また、媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。セラミックの場合では平行六面体形状や直方体形状の媒質を容易に形成することが可能であり、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ミリメートルから数メートルの線状ビームを容易に得ることが可能となる。

図７（Ｃ）は、半導体層１０６に対してトランジスタのしきい値電圧を制御するために行う一導電型不純物のドーピング工程であり、必要に応じて行えば良い。例えば、半導体層１０６に対してｐ型の導電型を付与する不純物元素としてボロンをドーピングする。

図７（Ｄ）は、半導体層１０６をエッチングする工程である。半導体層１０６を選択的にエッチングして、半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃを形成する。ここで、半導体層１０６ａは記憶素子を形成するために用い、半導体層１０６ｂ及び半導体層１０６ｃはロジック回路に用いるものとする。

図８（Ａ）は、ゲート絶縁層を形成するための第１の工程を示している。半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃに対してプラズマ処理を行いプラズマ酸化層１３４を１ｎｍから１０ｎｍの厚さで形成する。このプラズマ処理は実施の形態４と同様に行う。ここでは、酸素を含む雰囲気中でプラズマ処理を行い、半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃの表面を酸化する。それによりプラズマ酸化層１３４を形成する。この場合、プラズマ酸化層１３４として、酸化シリコン膜に代えて酸窒化シリコン（ＳｉＯｘＮｙ：ｘ＞ｙ）を形成しても良い。プラズマＣＶＤ法やスパッタ法により形成した酸化シリコン膜または酸化窒化シリコン膜は、膜の内部に欠陥を含んでいるため膜質が十分でない。そのため、酸素雰囲気下で半導体層にプラズマ処理を行い酸化することによって、当該半導体層上に、ＣＶＤ法やスパッタ法などにより形成した絶縁層より緻密な絶縁層を形成することができる。また、半導体層の上方にＣＶＤ法やスパッタ法などを用いて設けられた絶縁層を介して導電層を設ける場合、半導体層の端部において絶縁層が十分被覆できない状態が発生して半導体層と導電層間でショートなどが発生する恐れがある。しかし、あらかじめ半導体層の表面にプラズマ処理を用いて酸化または窒化することによって、半導体層の端部における絶縁層の被覆不良を防止することができる。

図８（Ｂ）は、ゲート絶縁層を形成するための第２の工程を示している。プラズマ酸化層１３４として形成された酸化シリコン膜及び下地膜を覆うように窒化シリコン層１３６を５ｎｍから５０ｎｍの厚さで形成する。この場合、窒化シリコン膜に代えて窒酸化シリコン膜（ＳｉＮｘＯｙ：ｘ＞ｙ）を形成しても良い。いずれにしても窒素を主成分の一とする絶縁層を形成する。この窒化シリコン層１３６を形成する窒化シリコン膜には、クラスタ状のシリコンを含ませておくと良い。すなわち、窒化シリコン膜に電荷保持できるような状態を作り、ノンボラタイルメモリを構成する要素とすることができる。この場合、窒化シリコン膜中にシリコンのクラスタが含まれるように成膜する。この成膜条件としては、例えば、シラン、アンモニア、水素を反応ガスとして用い、放電電力を低くし、反応圧力を高く設定する。この場合、シランとアンモニアの流量比を０．１５程度とすると良い（ＳｉＨ_４／ＮＨ_３＝０．１５）。また、反応ガスに窒素を加えても良い。

また、電荷保持機能を持たせるために、プラズマ酸化層１３４上に分散された導電性粒子または半導体粒子（以下、「分散粒子」と示す。）を形成しても良い。分散粒子の作製方法としては、スパッタリング法、プラズマＣＶＤ法、減圧ＣＶＤ法、蒸着法、液滴吐出法などの公知の手法を用いることができる。分散粒子の大きさは、０．１ｎｍから１０ｎｍ、好ましくは２ｎｍから５ｎｍである。半導体粒子の材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金などを用いることができる。また、分散粒子としてシリコン微結晶を用いることもできる。また、酸素雰囲気下または窒素雰囲気下でプラズマ処理を行うことにより、分散微粒子の表面を酸化または窒化してもよい。なお、分散微粒子の他にも導電層を設けることも可能である。

図８（Ｃ）は、ゲート絶縁層を形成するための第３の工程を示している。窒化シリコン層１３６に対して酸化雰囲気中でプラズマ処理を行う。このプラズマ処理により、窒化シリコン層１３６中の窒素が酸素と置き換わり、プラズマ酸化層１３８が形成される。また、窒化シリコン層１３６中に含まれるクラスタ状のシリコンも酸化される。プラズマ処理により形成されるプラズマ酸化層１３８としての酸化シリコン膜は２ｎｍから１０ｎｍの厚さで形成される。

図９（Ａ）は、ロジック部の窒化シリコン層１３６を選択的に酸化する工程である。具体的には、ロジック部の窒化シリコン膜に対して酸化雰囲気中でプラズマ処理を行い酸化する。この場合、半導体層１０６ａがある領域はマスク１４０を形成してプラズマに曝されないようにする。このプラズマ処理により、半導体層１０６ｂ及び半導体層１０６ｃがある領域の窒化シリコン膜は、膜中の窒素が酸素に置き換えられて、絶縁層としての酸化シリコン層１４２が形成される。

このような工程を実現するためのプラズマ処理装置の構成を図１を参照して説明する。第１の処理室３０２は、高密度プラズマ処理を行う処理室であり、その内部構成は図２と同様なものとする。第１の処理室３０２では半導体層の窒化処理を行う。第２の処理室３０３は、下地絶縁層１０２を堆積する部屋とする。この場合、第２の処理室３０３内の構成は、図３に示す構成となる。第３の処理室３０４は、高密度プラズマ処理を行う処理室であり、その内部構成は図２と同様なものとする。第３の処理室３０４では窒化シリコン膜の酸化処理を行う。第４の処理室３０５は、高密度プラズマ処理を行う処理室として用意しておいても良い。いずれにしても、このようなプラズマ処理装置で、清浄な半導体層の表面にゲート絶縁層となる絶縁層の形成からゲート電極を形成する導電層の形成までを、大気に触れさせることなく連続して行うことができる。

図９（Ｂ）は、ゲート電極を形成する工程である。図９（Ａ）におけるマスク１４０を除去し、半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃの上方にゲート電極１４４、１４６、１４８を形成する。ゲート電極１４４、１４６、１４８は、第１の導電層１４４ａ、１４６ａ、１４８ａと、第２の導電層１４４ｂ、１４６ｂ、１４８ｂとの積層構造で設ける場合を例示している。第１の導電層１４４ａ、１４６ａ、１４８ａとしては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）などの金属又は当該金属の窒化物を用いると好ましい。金属窒化物としては、例えば、窒化タンタル、窒化チタン、窒化タングステン、窒化モリブデンなどがある。第２の導電層１４４ｂ、１４６ｂ、１４８ｂの密着性を高め、酸化を防ぐからである。また、第２の導電層１４４ｂ、１４６ｂ、１４８ｂは、代表的には、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）などから選択される金属、若しくはこれらの金属を主成分とする合金材料若しくは化合物材料で形成することができる。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。

図９（Ｂ）では、それぞれの半導体層に一導電型又はそれとは逆の導電型を付与する不純物を導入している。半導体層１０６ａに対しては、ゲート電極１４４をマスクとしてｎ型を付与する不純物元素を導入する。半導体層１０６ｂに対してはゲート電極１４６をマスクとしてｐ型を付与する不純物元素を導入する。半導体層１０６ｃに対してはゲート電極１４８をマスクとしてｎ型を付与する不純物元素を導入する。半導体層に不純物の導入は、一導電型又はそれとは逆の導電型を付与する不純物元素若しくはそれを含むイオン種を電界で加速して注入する方法で行う。注入するイオン種について質量分離するか否かは、どちらを選択しても良い。このようにして各半導体層に形成された不純物領域は、ソース及びドレイン領域を形成する。この場合、当該不純物領域内に濃度差をつけて、低濃度ドレイン領域を形成しても良い。

図９（Ｃ）は、層間絶縁層及び配線を形成する工程である。ゲート電極１４４、１４６、１４８を覆って層間絶縁層１１４を形成し、半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃのソースまたはドレイン領域と電気的に接続するように層間絶縁層１１４上に配線１１６を形成する。このようにして、半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃにおいて、ゲート電極１４４、１４６、１４８と重なる領域をチャネル領域として利用するトランジスタが得られる。

電荷蓄積層として機能する窒化シリコン層１３６を半導体層１０６ａとゲート電極１４４の間に有するトランジスタ１５２は、不揮発性メモリ素子として動作させることができる。すなわち、電荷保持機能を持った窒化シリコン膜をゲート絶縁層に含んでいる。また、ロジック部に形成されるトランジスタ１５４、１５６は、プラズマ処理により形成されたプラズマ酸化層１３４で半導体層１０６ｂ及び半導体層１０６ｃと界面を形成することにより、界面準位密度が低減するので、しきい値電圧などの特性ばらつきが抑えられている。

以上のように、マイクロ波で励起され、低電子温度で高電子密度のプラズマで生成されるラジカルを用い、酸化若しくは窒化処理をすることにより、従来必要であった成膜工程を省略することができると共に、特に異種材料で成る層の積層界面を良好な状態とすることができる。また、機能の異なる絶縁層を同一基板上に形成することができる。
（実施の形態６）

実施の形態５において、図９（Ａ）で示す窒化シリコン層１３６を選択的に酸化する工程は、他の工程に置き換えることができる。図１０（Ａ）において、メモリ部に形成されているプラズマ酸化層１３８の上面にに導電層１５０を形成する。そして、図１０（Ｂ）で示すように、半導体層１０６ａ上の導電層１５０を残して、他はエッチングした後、酸素若しくは酸化物気体を導入してプラズマ処理を行う。この場合、導電層１５０がマスクとなるので、それに覆われていない窒化シリコン層１３６を酸化することができる。導電層１５０も酸化される可能性があるが、酸化されても導電性を失わないタンタル、チタン、モリブデンなどを用いておけば良い。その後、図１０（Ｃ）で示すように、導電層１５０を除去せずにそのまま第１の導電層及び第２の導電層を積層しゲート電極を形成すれば良い。このため、記憶素子部に形成されるパターニングされた導電層は３層構造になっている。
（実施の形態７）

本実施の形態は、ショートチャネル効果の発生しないレベルでのトランジスタの微細化を行う場合であって、ｎチャネル型トランジスタにはゲート電極とオーバーラップする低濃度ドレイン（ＬＤＤ）領域を有せしめる工程について、図１１を参照して説明する。

まず、実施の形態２と同様にして、基板１０１に、下地絶縁層１０２として窒化シリコン膜、及びプラズマ酸化層１０４として酸化シリコン膜を形成し、下地膜とする。さらに半導体層１０６ａ、１０６ｂを形成する。

半導体層１０６ａ、１０６ｂの表面に対して、実施の形態５と同様に、高密度プラズマ処理を行いプラズマ酸化層１３４を１ｎｍから１０ｎｍの厚さで形成する。このプラズマ酸化層１３４は、電界効果トランジスタのゲート絶縁層として用いる。また、プラズマ酸化層１３４に重ねて、プラズマＣＶＤ法やスパッタリング法などの成膜技術を使って、酸化シリコン膜や窒化シリコン膜などの絶縁層を堆積しても良い。

ゲート電極を形成する導電層は、単層若しくは複数の導電層を組み合わせて形成する。図１１（Ａ）において、第１導電層１５８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）などの金属でも良いが、好ましくは当該金属から選ばれた窒化物を用いる。第１導電層１５８は３０ｎｍから５０ｎｍの厚さで形成する第１導電層１５８として、金属窒化物を用いると、その下層側に位置するプラズマ酸化層１３４と良好な接触を形成することができる。すなわち、密着性良く第１導電層１５８を形成することができる。金属窒化物としては、例えば、窒化タンタル、窒化チタン、窒化タングステン、窒化モリブデンなどがある。第２導電層１６０は、代表的には、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）などから選択される金属、若しくはこれらの金属を主成分とする合金材料若しくは化合物材料で形成することができる。第２導電層１６０は３００ｎｍから６００ｎｍの厚さで形成する。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。

次いで、第１導電層１５８と第２導電層１６０をエッチング加工するためのマスクパターンを形成する。マスクパターンはフォトリソグラフィー工程によって形成する。マスクパターンは、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成する。図１１（Ａ）では、マスクパターンの断面形状において、（チャネル長方向において）中央部が厚く両端部が薄くなるように意図的に膜厚を異ならせたマスクパターン１６２と、膜厚を意図的に異ならせていないマスクパターン１６４、１６６を形成した状態を示している。

すなわち、図１１（Ａ）において、このフォトリソグラフィー工程において用いるフォトマスクまたはレチクル１０は、レジストを感光させるに十分な光を透過する基板に、露光光を遮断するパターン１１と、感光及び非感光の途中の状態を与えるレベル（グレーレベル）の露光を行うことのできるハーフトーンパターン１２を含んでいる。具体的には、その領域はスリット（グリッドともいう）での回折格子を用いて実質的に透過光を減衰させ、又は実質的な透過光量を減らすもの（例えば、ＭｏＳｉ系の薄膜）で形成される。また、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後にレジストの形状が変化する温度（例えば、約２００℃以上）のベークを行ってマスクパターンを変形させてもよい。

マスクパターン１６２、１６４の形状は、それを使って第１導電層１５８及び第２導電層１６０をエッチング加工するときに、その形状を反映させることができる。例えば、マスクパターン１６２のような形状は、エッチング加工後の第１の導電層及び第２の導電層の形状に反映させることができる。これは、エッチング加工において、マスクパターンも幾分か蝕刻されるからである。このような作用を有効に利用すると、１回のフォトリソグラフィー工程（１回の露光）で、断面形状の異なる複数のパターンを同時に形成することができる。図１１（Ａ）において、マスクパターン１６２はｎチャネル型トランジスタのゲート電極を、マスクパターン１６４はｐチャネル型トランジスタのゲート電極を、マスクパターン１６６はゲート電極と接続し同時に形成されるゲート配線を形成するものである。

一例として、第１導電層１５８として窒化タンタル膜を形成し、第２導電層１６０としてタングステン膜を形成した場合を例示する。第２導電層１６０であるタングステン膜に対するドライエッチングのエッチングガスとしては、ＣＦ_４、ＳＦ_６、Ｃｌ_２、Ｏ_２を用いる。エッチング速度の向上にはＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）やＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いても良い。また、マスクパターン１６２、１６４に基づく加工形状において、端部もしくは側壁部をテーパー形状に加工するためには、基板側に負のバイアス電圧を印加する。次いで、エッチングガスをＣＦ_４、Ｃｌ_２に切り替えて第１の導電層１５８である窒化タンタル膜のエッチングを行う。

そして、エッチングガスに、ＢＣｌ_３、Ｃｌ_２、Ｏ_２を用いて、第１導電層１５８をマスクパターンに基づいて選択的にエッチングする。レジストで形成したマスクパターン１６２、１６４は電界で加速されたイオンによりスパッタされ、さらにサイズが縮小されることとなる。ここでのエッチングにおいて、基板側に印加するバイアス電圧は低くして第１の導電層は残存せしめるようにする。第２の導電層の端部は第１の導電層よりも内側に後退する。

こうして図１１（Ｂ）で示すように、ｎチャネル型トランジスタを形成する半導体層１０６ａ上に第１導電層１５８ａ、第２導電層１６０ａからなる第１の導電積層パターンが形成される。端部における第１の導電層の突出部は、以降の工程で自己整合的に形成される低濃度ドレイン（ＬＤＤ）領域の構成に反映される。この場合、当該突出部の寸法は、ｎチャネル型トランジスタの駆動条件などを考慮して自由に設定することができる。また、ｐチャネル型トランジスタを形成する半導体層１０６ｂ上には、第１導電層１５８ｂ、第２導電層１６０ｂからなる第２の導電積層パターンが形成される。このパターンは第１導電層１５８ｂを突出させた形状とはなっていない。第１導電層１５８ｃ、第２導電層１６０ｃで形成される配線パターンも同様である。

図１１（Ｃ）は、半導体層の一導電型若しくはそれとは逆の導電型の不純物領域を形成した状態を示している。ｎチャネル型トランジスタを形成する半導体層１０６ａにソース及びドレインを形成するｎ型不純物領域１６８、低濃度ドレイン領域１７０を形成している。低濃度ドレイン領域１７０は、第２導電層１６０ａをマスクとしてｎ型を付与する不純物（例えば、リン）を注入する。ソース及びドレインを形成するｎ型不純物領域１６８は、第１導電層１５８ａ、第２導電層１６０ａをマスクとしてｎ型を付与する不純物を注入する。従って、低濃度ドレイン領域１７０は、半導体層１０６ａの第１導電層１５８ａと重なる領域に形成される。すなわち、ゲート電極とオーバーラップする低濃度不純物領域が形成される。また、ｐチャネル型トランジスタを形成する半導体層１０６ｂには、ソース及びドレインを形成するｐ型不純物領域１７２が形成されている。

その後、図１１（Ｄ）に示すように、パッシベーション層１１２、層間絶縁層１１４、配線１１６を形成しても良い。

このように、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることで、トランジスタの駆動条件などを考慮して、ゲート電極や低濃度ドレインの構成を自由に設計して製造することができる。すなわち、同一基板上に駆動電圧やその極性など駆動条件の異なるトランジスタを、その動作特性に応じて作り込むことができる。また、ゲート電極と、それと同層で形成する配線の断面形状を異ならせることができるので、配線密度を高めることができる。
（実施の形態８）

複数の画素と、当該複数の画素に信号を入力するドライバ回路と、画像信号処理や複雑な演算処理、プログラムに基づくデータ処理及びデータの記憶などを行う論理回路とを同一絶縁表面上に作製する方法について図面を参照して説明する。

画素の作製方法の一例として、図１２（Ａ）に示す構成の画素の作製方法を示す。図１２（Ａ）において、画素は、ゲート電極２１０（ゲート配線）と信号線２２４との交差部に配置され、スイッチングトランジスタ２３４と駆動トランジスタ２３６と容量素子２３８と発光素子２４０とを有する。また、画素には、電源線２２８から電源が供給されている。スイッチングトランジスタ２３４のソース及びドレインの一方は信号線２２４に接続され、他方は駆動トランジスタ２３６のゲート及び容量素子２３８の一対の電極のうち一方に接続されている。容量素子２３８の一対の電極のうち他方と、駆動トランジスタ２３６のソース及びドレインの一方とは、電源線２２８に接続されている。駆動トランジスタ２３６のソース及びドレインの他方は、発光素子２４０に接続されている。スイッチングトランジスタ２３４としてＮチャネル型のトランジスタを用い、駆動トランジスタ２３６としてＰチャネル型のトランジスタを用いる例を示す。発光素子２４０は、一対の電極を有し、当該一対の電極の間に電流が流れることによって発光する。本実施の形態では、発光素子２４０の一対の電極のうち駆動トランジスタ２３６に接続された側の画素電極２３２までの作製方法を説明する。

また、論理回路を構成する素子の作製方法として、ＣＭＯＳ（ｎチャネル型トランジスタ２００及びｐチャネル型トランジスタ２０２）の作製方法を代表で示す。ドライバが有する素子の作製方法として、ＣＭＯＳ（ｎチャネル型トランジスタ２０４及びｐチャネル型トランジスタ２０６）の作製方法を代表で示す。

論理回路及びドライバ回路の作製工程を図１３乃至図１６で示し、画素の作製工程を図１７乃至図２０で示す。なお、論理回路及びドライバ回路が形成される基板と画素が形成される基板とは同じであって、図１３乃至図１６と図１７乃至図２０とにおいて同じ符号と用いて示す。また、図１３乃至図１６と図１７乃至図２０とにおいて、同時に形成される部分は同じ符号を用いて示す。

基板１０１上に下地絶縁層１０２を形成する。下地絶縁層１０２上に、非晶質半導体層を形成し、その後非晶質半導体層を結晶化させ、半導体層１０６を形成する（図１３（Ａ）、図１７（Ａ））。非晶質半導体層の結晶化には、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法などを用いることができる。

熱処理を伴った結晶化法と、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するパルスレーザビームを照射する結晶化法とを組み合わせても良い。連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するパルスレーザビームを照射することで、結晶化された半導体層の表面を平坦なものとすることができる。それにより、結晶性半導体層上に形成される絶縁層（ゲート絶縁層）を薄膜化することも可能であり、また、ゲート絶縁層の耐圧を向上させることに寄与することができる。

基板１０１としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラス、アルミノシリケートガラスなどのガラス基板、石英基板、セラミック基板などを用いることができる。また、半導体基板の表面に絶縁層を形成したものを用いても良い。プラスチックなどの可撓性を有する合成樹脂からなる基板を用いても良い。基板の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。また、ガラス基板、石英基板や、半導体基板を研磨して薄くした基板を用いてもよい。

下地絶縁層１０２としては、酸化シリコンや、窒化シリコンまたは窒化酸化シリコンなどの絶縁層を用いることができる。下地絶縁層１０２によって、基板１０１に含まれるＮａなどのアルカリ金属やアルカリ土類金属がトランジスタの活性層となる半導体層に拡散し、トランジスタの特性に悪影響をおよぼすのを防ぐことができる。下地絶縁層１０２は、単層の構造でもよいし２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地絶縁層１０２を必ずしも設ける必要はない。

高密度プラズマによって基板１０１の表面を直接処理してもよい。高密度プラズマは、マイクロ波、例えば２．４５ＧＨｚを使うことによって生成される。なお、高密度プラズマとしては電子密度が１×１０^１１／ｃｍ^３から５×１０^１３／ｃｍ^３で電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。窒化性雰囲気、例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または窒素と水素（Ｈ_２）と希ガス雰囲気下、またはアンモニア（ＮＨ_３）と希ガス雰囲気下において、上記高密度プラズマ処理を行うことによって、基板１０１表面を窒化することができる。基板１０１としてガラスや石英、シリコンウエハなどを用いた場合、基板１０１の表面に形成された窒化物層は窒化シリコンを主成分とするので、基板１０１側から拡散してくる不純物のブロッキング層として利用することができる。この窒化物層の上に酸化シリコン膜または酸窒化シリコン膜をプラズマＣＶＤ法で形成して下地絶縁層１０２としても良い。

また、酸化シリコンや酸窒化シリコンなどからなる下地絶縁層１０２の表面に対し同様な高密度プラズマ処理を行うことにより、その表面及び表面から１ｎｍから１０ｎｍの深さを窒化処理をすることができる。例えば、下地絶縁層１０２として窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）を形成した後、当該窒化酸化シリコン膜に窒素を含む雰囲気中でプラズマ処理を行うことにより、当該窒化酸化シリコン膜の表面を窒化し、その後当該窒化酸化シリコン膜上に酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を形成する積層する構造とする。一般的に、ＣＶＤ法やスパッタ法により形成した窒化酸化シリコン膜は、膜の内部に欠陥を有し膜質が十分でないため、窒素雰囲気中で高密度プラズマ処理を行い窒化することによって、当該窒化酸化シリコン膜の表面を改質しより緻密な膜を形成することができる。その結果、基板１０１からその上に形成する半導体素子への不純物元素の混入をより防止することができる。

次に、半導体層１０６に対してｐ型の導電型を付与する不純物元素をドーピングする。ここでは、不純物元素としてホウ素（Ｂ）をドーピングする（図１３（Ｂ）、図１７（Ｂ））。このドーピングは、トランジスタのチャネル形成領域となる部分に対して行われ、トランジスタのしきい値を制御するためのものである。

次に、半導体層１０６を選択的にエッチングして、半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃ、半導体層１０６ｄ（図１３（Ｃ））、半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃを形成する（図１７（Ｃ））。図１３（Ｃ）の半導体層１０６ａおよび半導体層１０６ｂは論理回路に用いるものであり、図１３（Ｃ）の半導体層１０６ｃおよび半導体層１０６ｄはドライバ回路に用いるものであり、図１７（Ｃ）の半導体層１０６ａ、半導体層１０６ｂ及び半導体層１０６ｃは画素に用いるものである。

次に、半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃ、半導体層１０６ｄに対してプラズマ処理を行い酸化または窒化させることによって、当該半導体層の表面にプラズマ酸化層１３４を形成する（図１４（Ａ）、図１８（Ａ））。ここでは、酸素を含む雰囲気中でプラズマ処理を行い、半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃ、半導体層１０６ｄを酸化することによってプラズマ酸化層１３４を形成する。プラズマ酸化層１３４は、酸化シリコン（ＳｉＯｘ）または酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）であることが好ましい。この反応は、固相反応であるため、プラズマ酸化層１３４と半導体層との界面準位密度はきわめて低くすることができる。また、一般的に、ＣＶＤ法やスパッタ法により形成した酸化シリコン膜または酸化窒化シリコン膜は、膜の内部に欠陥を含んでいるため膜質が十分でない。これに対して、酸素雰囲気下で高密度プラズマ処理を行い半導体層表面を酸化した絶縁層は、ＣＶＤ法やスパッタ法などにより形成した絶縁層より緻密とすることができる。また、半導体層の上方にＣＶＤ法やスパッタ法などを用いて設けられた絶縁層を介して導電層を設ける場合、半導体層の端部において絶縁層の段切れなどによる被覆不良が生じ半導体層と導電層間でショートなどが発生する恐れがある。しかし、あらかじめ半導体層の表面にプラズマ処理を用いて酸化または窒化することによって、半導体層の端部における絶縁層の被覆不良を防止することができる。更に、このような、高密度プラズマ処理は、半導体層（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、理想的には、形成される絶縁層の厚さのばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体層の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁層を形成することができる。

ｎチャネル型トランジスタ２００及びｐチャネル型トランジスタ２０２のゲート絶縁層は、高密度プラズマ処理によって形成されるプラズマ酸化層１３４のみを用いる。一方、ｎチャネル型トランジスタ２０４、ｐチャネル型トランジスタ２０６、スイッチングトランジスタ２３４及び駆動トランジスタ２３６のゲート絶縁層は、高密度プラズマ処理によって形成されるプラズマ酸化層１３４に、プラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁層１７８を堆積したものを用いる。いずれにしても、高密度プラズマで形成したプラズマ酸化層１３４をゲート絶縁層の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。更に、容量素子２３８は、誘電体層として高密度プラズマ処理によって形成されるプラズマ酸化層１３４を利用する。プラズマ酸化層１３４は１ｎｍから１５ｎｍ、好ましくは５ｎｍから１０ｎｍの厚さで形成され緻密な膜であるので、大きな電荷容量を持つ容量素子２３８を形成することができる。

また、半導体層に対し、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するパルスレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体層は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネルが形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタを得ることができる。

次に、プラズマ酸化層１３４及び下地絶縁層１０２を覆うように、第１導電層１５８と第２導電層１６０を成膜する（図１４（Ｂ）、図１８（Ｂ））。第１導電層１５８としては、窒化タンタルを用い、第２導電層１６０としてタングステンを用いることができる。また、第１導電層１５８や第２導電層１６０の材料はこれに限定されるものではなく、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）などから選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。

第１導電層１５８及び第２導電層１６０をエッチングし、第１導電層１５８ａと第２導電層１６０ａとでなるゲート電極１７４と、第１導電層１５８ｂと第２導電層１６０ｂとでなるゲート電極１７６と、第１導電層１５８ｄ及び第２導電層１６０ｄでなる容量電極２０８とを形成する（図１４（Ｃ）、図１８（Ｃ））。また、これらの導電層を形成すると同時に、ゲート電極２１０を形成することができる。

これらの導電層は、回折格子パターン、或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節する。こうして、現像されたレジストマスクにおいて、レジストマスクが厚い部分と、厚い部分より薄い部分と、開口部分とを形成することができる。回折格子パターンを用いる方法では、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストマスクを形成する。現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。当該レジストマスクを用いて、第１導電層１５８及び第２導電層１６０をエッチングすることによって、ゲート電極１７４とゲート電極１７６と容量電極２０８とを形成することができる。こうして、第１の導電層のみが形成される領域と、第１の導電層と第２の導電層が積層されている領域とを１枚のフォトマスクで連続して形成することができる。

すなわち、駆動電圧が５Ｖ以下、好ましくは３Ｖ未満で動作するトランジスタにあっては、ゲート絶縁層の厚さを１０ｎｍから１５ｎｍ程度とする。そして、チャネル長が０．２μｍから１μｍのｎチャネル型のトランジスタに低濃度ドレインを設けるために第１導電層１５８ａの幅（チャネル長方向の幅）を、第２導電層１６０ａの幅よりも広くなるように形成する。第２導電層１６０ａから第１導電層１５８ａが突出する領域は、後の工程で自己整合的に低濃度ドレインを形成するために、ドレイン側の一方に設けられていれば良い。その突出幅は、０．１μｍから０．５μｍとすれば良い。

次いで、ゲート電極１７４、ゲート電極１７６及び容量電極２０８上に、プラズマ酸化層１３４及び下地絶縁層１０２を覆うように、絶縁層１７８を形成する。絶縁層１７８を覆うように第３導電層１８０を形成する。第３導電層１８０を覆うように第４導電層１８２を形成する（図１５（Ａ）、図１９（Ａ））。

絶縁層１７８としては、ＣＶＤ法（プラズマＣＶＤ法や熱ＣＶＤ法）で堆積した酸化シリコン（ＳｉＯ_Ｘ）膜や窒化シリコン（ＳｉＮｘ）膜や窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ）膜を用いることができる。

第３導電層１８０としては、窒化タンタルを用い、第４導電層１８２としてタングステンを用いることができる。また、第３導電層１８０や第４導電層１８２の材料はこれに限定されるものではなく、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）などから選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。

第３導電層１８０及び第４導電層１８２をエッチングし、第３導電層１８０ａと第４導電層１８２ａとでなるゲート電極１８４と、第３導電層１８０ｂと第４導電層１８２ｂとでなるゲート電極１８６と、第３導電層１８０ｃ及び第４導電層１８２ｃでなるゲート電極２１０と、第３導電層１８０ｄ及び第４導電層１８２ｄでなるゲート電極２１２とを形成する（図１５（Ｂ）、図１９（Ｂ））。

これらの導電層は、回折格子パターン、或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節する。こうして、現像されたレジストマスクにおいて、レジストマスクが厚い部分と、開口部分と、前記厚い部分より薄い部分とを形成することができる。回折格子パターンを用いる方法では、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストマスクを形成する。現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。当該レジストマスクを用いて、第３の導電層及び第４の導電層をエッチングすることによって、ゲート電極１８４とゲート電極１８６とゲート電極２１０とゲート電極２１２とを形成することができる。こうして、第３の導電層のみが形成される領域と、第３の導電層と第４の導電層が積層されている領域とを１枚のフォトマスクで連続して形成することができる。

次に、半導体層１０６ｂ、半導体層１０６ｄ（図１５（Ｃ））及び半導体層１０６ｂ、半導体層１０６ｃ（図１９（Ｃ））を覆うマスク１８８を形成する。ゲート電極１７４、ゲート電極１８４、ゲート電極２１０をマスクとして、半導体層１０６ａ、半導体層１０６ｃ及び半導体層１０６ａにｎ型を付与する不純物元素（ここではリン（Ｐ）の例を示す）を導入する。第１の導電層と第２の導電層との両方が形成されている部分には、ｎ型を付与する不純物元素はほとんど添加されない。第１の導電層も第２の導電層も形成されていない部分には、ｎ型を付与する不純物元素が添加された領域（以下、不純物領域という）が形成される。第１の導電層が形成され且つ第２の導電層が形成されていない部分には、第１の導電層を介してｎ型を付与する不純物元素が添加されるため、前記不純物領域と比較して低濃度にｎ型を付与する不純物元素が添加された領域（以下、低濃度ドレイン領域、ＬＤＤ領域という）が形成される。第１の導電層の膜厚は第２の導電層の膜厚よりも薄く形成されている。第１の導電層の厚さは、１０ｋＶから１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。第３の導電層と第４の導電層との両方が形成されている部分には、ｎ型を付与する不純物元素はほとんど添加されない。第３の導電層も第４の導電層も形成されていない部分には、ｎ型を付与する不純物元素が添加された領域（以下、不純物領域という）が形成される。第３の導電層が形成され且つ第４の導電層が形成されていない部分には、第３の導電層を介してｎ型を付与する不純物元素が添加されるため、前記不純物領域と比較して低濃度にｎ型を付与する不純物元素が添加された領域（以下、低濃度不純物領域、ＬＤＤ領域という）が形成される。第３の導電層の膜厚は第４の導電層の膜厚よりも薄く形成されている。第３の導電層の厚さは、１０ｋＶから１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。

こうして、半導体層１０６ａにおいて、ｎ型不純物領域１９０ａと、低濃度不純物領域１９２が形成される（図１５（Ｃ））。半導体層１０６ｃにおいて、ｎ型不純物領域１９０ｂと、低濃度不純物領域１９４とが形成される（図１５（Ｃ））。半導体層１０６ａにおいて、ｎ型不純物領域２１４と、低濃度不純物領域２１６が形成される（図１９（Ｃ））。低濃度不純物領域は第１導電層と重なるように形成され、ゲート電極とオーバーラップするＬＤＤ領域を形成している。本実施の形態の作製方法によって、ゲート電極とオーバーラップするＬＤＤ領域を自己整合的に形成することができる。

すなわち、駆動電圧が５Ｖ以下、好ましくは３Ｖ未満で動作させるドライバ回路のｎチャネル型のトランジスタにあっては、ゲート絶縁層の厚さが１０ｎｍから１２０ｎｍ、好ましくは１０ｎｍから９０ｎｍであり、チャネル長が０．２μｍから５μｍ、好ましくは０．５２μｍから３μｍであり、低濃度ドレイン領域はドレイン側の一方にあれば良い。一方、画素のｎチャネル型トランジスタにあっては、ソース及びドレインの極性が反転する場合があるので、ゲート電極の両側に低濃度ドレインが自己整合的に形成されるように、第３導電層１８０ｃと第４導電層１８２ｃをエッチング加工する。この場合、上述の回折格子パターン、或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることで、それぞれのトランジスタにおけるゲート電極の断面形状を異ならせて製造することができる。また、ゲート電極と同じ層で接続する配線（ゲート配線）は、第１の導電層を庇状に加工する必要がないが、そのような形状も、回折格子パターン、或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いれば、一度に露光することができる。

次に、マスク１８８を除去した後、半導体層１０６ａ、半導体層１０６ｃ及び半導体層１０６ａを覆うマスク１９６を形成する。ゲート電極１７６、ゲート電極１８６、ゲート電極２１２、容量電極２０８をマスクとして、半導体層１０６ｂ、半導体層１０６ｄ（図１５（Ｄ））、半導体層１０６ｂ及び半導体層１０６ｃ（図１９（Ｄ））にｐ型を付与する不純物元素（ここではボロン（Ｂ）の例を示す）を導入する。第１の導電層と第２の導電層との両方共が形成されている部分には、ｐ型を付与する不純物元素はほとんど添加されない。第１の導電層も第２の導電層も形成されていない部分には、ｐ型を付与する不純物元素が添加された領域（不純物領域）が形成される。第３の導電層と第４の導電層との両方共が形成されている部分には、ｐ型を付与する不純物元素はほとんど添加されない。第３の導電層も第４の導電層も形成されていない部分には、ｐ型を付与する不純物元素が添加された領域（不純物領域）が形成される。第３の導電層が形成され且つ第４の導電層が形成されていない部分には、第３の導電層を介してｐ型を付与する不純物元素が添加されるため、前記不純物領域と比較して低濃度にｐ型を付与する不純物元素が添加された領域（低濃度不純物領域、ＬＤＤ領域）が形成される。第３の導電層の膜厚は第４の導電層の膜厚よりも薄く形成されている。第３の導電層の厚さは、１０ｋＶから１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。

こうして、半導体層１０６ｂにおいて、ｐ型不純物領域１９８ａが形成される（図１５（Ｄ））。半導体層１０６ｄにおいて、ｐ型不純物領域１９８ｂが形成される（図１５（Ｄ））。半導体層１０６ｂにおいて、ｐ型不純物領域２１８が形成される（図１９（Ｄ））。半導体層１０６ｃにおいて、ｐ型不純物領域２２０と低濃度不純物領域２２２とが形成される（図１９（Ｄ））。

次いで、ゲート電極１８４、ゲート電極１８６、ゲート電極２１０、ゲート電極２１２、または絶縁層１７８を覆うように、層間絶縁層１１４を形成する（図１６（Ａ）、図２０（Ａ））。

層間絶縁層１１４としては、無機絶縁層や有機絶縁層の単層または積層構造を用いることができる。無機絶縁層としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁層としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂などの膜を用いることができる。

層間絶縁層１１４として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることもできる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基とフルオロ基とを用いてもよい。

次いで、層間絶縁層１１４に不純物領域に達するコンタクトホールを形成する。当該コンタクトホール上に導電層を形成し、当該導電層をパターニングすることによって、配線１１６、信号線２２４、配線２２６、電源線２２８、配線２３０を形成する。更に、配線２３０と接するように、画素電極２３２を形成する（図１６（Ｂ）、図２０（Ｂ））。

配線１１６、信号線２２４、配線２２６、電源線２２８、配線２３０としては、銅（Ｃｕ）、アルミニウム（Ａｌ）や銀（Ａｇ）や金（Ａｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、炭素（Ｃ）などの金属、金属化合物を１つまたは複数有する導電材料を用いることができる。

画素電極２３２としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物なども用いることができる。

以上のとおり、ｎチャネル型トランジスタ２００、ｐチャネル型トランジスタ２０２、ｎチャネル型トランジスタ２０４、ｐチャネル型トランジスタ２０６、スイッチングトランジスタ２３４、駆動トランジスタ２３６、容量素子２３８を形成することができる。

図１２（Ａ）に示した構成の画素の上面図が図１２（Ｂ）である。図１２（Ｂ）において、ｄ〜ｄ’、ｅ〜ｅ’及びｆ〜ｆ’の断面図が図２０（Ｂ）に相当する。

半導体層１０６ａ、半導体層１０６ｂ、半導体層１０６ｃ、半導体層１０６ｄ、第１の導電層（第１導電層１５８ａなど）、第２の導電層（第２導電層１６０ａなど）、第３の導電層（第３導電層１８０ａなど）、第４の導電層（第４導電層１８２ａなど）、配線１１６、画素電極２３２と同時にパターニングされ形成される配線は、Ｌ字形に折れ曲がった各コーナー部であって直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の長さに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当する配線層の一部を除去する。除去すると新たに２つの鈍角の部分が配線層に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線層をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。凸部のコーナー部に丸みをおびさせることによって、プラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。凹部のコーナー部に丸みをおびさせることによって、たとえ洗浄のときにできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。

本実施の形態に示した作製方法によって、ドライバ回路のＣＭＯＳ（ｎチャネル型トランジスタ２０４及びｐチャネル型トランジスタ２０６）よりも、論理回路のＣＭＯＳ（ｎチャネル型トランジスタ２００及びｐチャネル型トランジスタ２０２）のゲート絶縁層の膜厚を薄くすることができる。一般に、論理回路は画素のドライバ回路に対して扱う信号の電圧振幅が小さい。本実施の形態の作製方法によって、電圧振幅の小さい信号が入力されるトランジスタのゲート絶縁層を薄くすることができるので、複数の回路を同一絶縁表面上に一体形成する構成において、各回路の要求する特性に対応して素子を作り分けることができる。

また、本実施の形態に示した作製方法によって、論理回路のＣＭＯＳのｐチャネル型トランジスタ２０２には、低濃度不純物領域（ＬＤＤ領域）を設けていない。論理回路のＣＭＯＳのｎチャネル型トランジスタ２００、ドライバ回路のＣＭＯＳのｎチャネル型のｎチャネル型トランジスタ２０４、及び画素のｎチャネル型のスイッチングトランジスタ２３４には、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側もしくは片側のみに設けられるサイドウォールに重なる低濃度不純物領域（ＬＤＤ領域）を設けることができる。ホットエレクトロン劣化等が特に顕著となるｎチャネル型のトランジスタにのみ、当該劣化を抑制するＬＤＤ領域を設けることができるので、複数の回路を同一絶縁表面上に一体形成する構成において、各回路の要求する特性に対応して素子を作り分けることができる。

容量素子２３８の誘電層の膜厚を薄くすることができる。また、容量素子２３８において、第１導電層１５８ｄを介して導電型を付与する不純物元素を添加し、第１導電層１５８ｄと重なる半導体層１０６ｃの一部を低抵抗化することができる。そのため、第１導電層１５８ｄと重なる半導体層１０６ｃの一部を容量素子２３８の一対の電極のうち一方の電極として機能させる上で好ましい。更に、第２導電層１６０ｄを補助的な電極として利用することにより、第１導電層１５８ｄは、その膜厚が薄くても電極として十分に機能させることができる。

以上のとおり、画素と画素を駆動するドライバ回路と論理回路とを同一の絶縁表面上に形成する作製方法において、各回路に適した構成の素子を作製することができる。こうして、より高性能で且つ信頼性の高い装置が得られる。

すなわち、ゲート絶縁層の厚さが１０ｎｍから１２０ｎｍ、好ましくは１０ｎｍから９０ｎｍであり、チャネル長が０．２μｍから５μｍ、好ましくは０．５２μｍから３μｍであり、ショートチャネル効果の発生しないレベルでの電界効果型トランジスタの微細化を行う場合であって、ｎチャネル型トランジスタにはゲート電極とオーバーラップする低濃度ドレイン（ＬＤＤ）を設けるときに、駆動電圧に応じて、そのオーバーラップの割合を自由に設計することができる。駆動電圧が１．５Ｖから６Ｖ、好ましくは３Ｖから５Ｖで動作させるシフトレジスタ及び／又は論理回路は、０．２μｍから１μｍの長さで、ゲート電極とオーバーラップする低濃度ドレイン領域を有するようにできる。これらより高い電圧で、かつ、２０Ｖ以下、代表的には、８Ｖから１８Ｖで動作するトランジスタは、１μｍから５μｍのゲート電極とオーバーラップする低濃度ドレイン領域を有せしめることができる。

また、配線のレイアウトにおいては、ゲート電極の形状に制約されずに独立して設計することができる。それにより、画素部とドライバ回路（さらに論理回路）を同一基板状に形成する場合において、それぞれの回路ブロック毎にデザインルールを異ならせて製造することができる。それにより、画素部以外の領域（ドライバ回路や引き回し配線などを含む領域）の面積を縮小することができ、表示用パネルの狭額縁化を図ることができる。

本実施の形態は、エレクトロルミネセンス素子を用いた表示装置（ＥＬ表示装置）や液晶の電気光学的作用を利用した液晶表示装置に適用することができる。
（実施の形態９）

本実施の形態は、本発明に係るデジタルカメラ、コンピュータ、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）、テレビジョン装置、携帯電話機ついて、図２１と図２２を参照して説明する。

図２１（Ａ）はデジタルカメラであり、本体４１２、表示部４１４、撮像部、操作キー４１６、シャッター４１８等を含む。なお、図２１（Ａ）は表示部４１４側からの図であり、撮像部は示していない。本発明により、開口率が高く、高精細な表示部を有し、且つ、信頼性の高いデジタルカメラを実現できる。

図２１（Ｂ）はコンピュータであり、本体４２０、筐体４１１、表示部４２４、キーボード４２６、外部接続ポート４２８、ポインティングマウス４３０等を含む。本発明により、開口率が高く、高精細な表示部を有し、且つ、信頼性の高いコンピュータを実現することができる。

図２１（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体４３２、筐体４３４、表示部Ａ４３６、表示部Ｂ４３８、記録媒体読込部４４０（ＤＶＤ等）、操作キー４４２、スピーカー部４４４等を含む。表示部Ａ４３６は主として画像情報を表示し、表示部Ｂ４３８は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により、開口率が高く、高精細な表示部を有し、且つ、信頼性の高い画像再生装置を実現することができる。

また、図２１（Ｄ）はテレビジョン装置であり、筐体４４６、支持台４４８、表示部４５０、スピーカ４５２、ビデオ入力端子４５４などを含む。この表示装置は、上述した実施の形態で示した作製方法により形成したトランジスタをその表示部４５０および駆動回路に用いることにより作製される。具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明により、開口率が高く、高精細な表示部を有し、且つ、信頼性の高い表示装置、特に２２インチから５０インチの大画面を有する大型の表示装置を実現することができる。

図２２で示す携帯電話機は、操作スイッチ類４０４、マイクロフォン４０５などが備えられた本体（Ａ）４０１と、表示パネル（Ａ）４０８、表示パネル（Ｂ）４０９、スピーカ４０６などが備えられた本体（Ｂ）４０２とが、蝶番４１０で開閉可能に連結されている。表示パネル（Ａ）４０８と表示パネル（Ｂ）４０９は、回路基板４０７と共に本体（Ｂ）４０２の筐体４０３の中に収納される。表示パネル（Ａ）４０８及び表示パネル（Ｂ）４０９の画素部は筐体４０３に形成された開口窓から視認できるように配置される。

表示パネル（Ａ）４０８と表示パネル（Ｂ）４０９は、その携帯電話機４００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）４０８を主画面とし、表示パネル（Ｂ）４０９を副画面として組み合わせることができる。

本発明により、開口率が高く、高精細な表示部を有し、且つ、信頼性の高い携帯情報端末を実現することができる。

本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番４１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類４０４、表示パネル（Ａ）４０８、表示パネル（Ｂ）４０９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施の形態の構成を適用しても、同様な効果を得ることができる。

以上の様に、本発明を実施する、即ち実施の形態１乃至８のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。

半導体装置の製造に係るプラズマ処理装置の一例を示す図である。高密度プラズマ処理を行う処理室の内部構成の一例を示す図である。プラズマＣＶＤによる成膜処理を行う処理室の内部構成の一例を示す図である。実施の形態２における半導体装置の製造工程を説明する図である。実施の形態３における半導体装置の製造工程を説明する図である。実施の形態４における半導体装置の製造工程を説明する図である。実施の形態５における半導体装置の製造工程を説明する図である。実施の形態５における半導体装置の製造工程を説明する図である。実施の形態５における半導体装置の製造工程を説明する図である。実施の形態６における半導体装置の製造工程を説明する図である。実施の形態７における半導体装置の製造工程を説明する図である。実施の形態８における半導体装置の製造工程を説明する図である。実施の形態８における半導体装置の製造工程を説明する図である。実施の形態８における半導体装置の製造工程を説明する図である。実施の形態８における半導体装置の製造工程を説明する図である。実施の形態８における半導体装置の製造工程を説明する図である。実施の形態８における半導体装置の製造工程を説明する図である。実施の形態８における半導体装置の製造工程を説明する図である。実施の形態８における半導体装置の製造工程を説明する図である。実施の形態８における半導体装置の製造工程を説明する図である。電気器具の一例を説明する図である。電気器具の一例を説明する図である。

符号の説明

１０フォトマスクまたはレチクル
１１露光光を遮断するパターン
１２ハーフトーンパターン
１０１基板
１０２下地絶縁層
１０４プラズマ酸化層
１０６半導体層
１０６ａ半導体層
１０６ｂ半導体層
１０６ｃ半導体層
１０６ｄ半導体層
１０８ゲート絶縁層
１１０ゲート電極
１１２パッシベーション層
１１４層間絶縁層
１１６配線
１１８プラズマ窒化処理層
１２０プラズマ窒化層
１２２金属窒化層
１２４窒化シリコン層
１２６プラズマ酸化層
１２８酸化シリコン層
１３０ｎチャネル型トランジスタ
１３２ｐチャネル型トランジスタ
１３４プラズマ酸化層
１３６窒化シリコン層
１３８プラズマ酸化層
１４０マスク
１４２酸化シリコン層
１４４ゲート電極
１４４ａ第１の導電層
１４４ｂ第２の導電層
１４６ゲート電極
１４６ａ第１の導電層
１４６ｂ第２の導電層
１４８ゲート電極
１４８ａ第１の導電層
１４８ｂ第２の導電層
１５０導電層
１５２トランジスタ
１５４トランジスタ
１５６トランジスタ
１５８第１導電層
１５８ａ第１導電層
１５８ｂ第１導電層
１５８ｃ第１導電層
１５８ｄ第１導電層
１６０第２導電層
１６０ａ第２導電層
１６０ｂ第２導電層
１６０ｃ第２導電層
１６０ｄ第２導電層
１６２マスクパターン
１６４マスクパターン
１６６マスクパターン
１６８ｎ型不純物領域
１７０低濃度ドレイン領域
１７２ｐ型不純物領域
１７４ゲート電極
１７６ゲート電極
１７８絶縁層
１８０第３導電層
１８０ａ第３導電層
１８０ｂ第３導電層
１８０ｃ第３導電層
１８０ｄ第３導電層
１８２第４導電層
１８２ａ第４導電層
１８２ｂ第４導電層
１８２ｃ第４導電層
１８２ｄ第４導電層
１８４ゲート電極
１８６ゲート電極
１８８マスク
１９０ａｎ型不純物領域
１９０ｂｎ型不純物領域
１９２低濃度不純物領域
１９４低濃度不純物領域
１９６マスク
１９８ａｐ型不純物領域
１９８ｂｐ型不純物領域
２００ｎチャネル型トランジスタ
２０２ｐチャネル型トランジスタ
２０４ｎチャネル型トランジスタ
２０６ｐチャネル型トランジスタ
２０８容量電極
２１０ゲート電極
２１２ゲート電極
２１４ｎ型不純物領域
２１６低濃度不純物領域
２１８ｐ型不純物領域
２２０ｐ型不純物領域
２２２低濃度不純物領域
２２４信号線
２２６配線
２２８電源線
２３０配線
２３２画素電極
２３４スイッチングトランジスタ
２３６駆動トランジスタ
２３８容量素子
２４０発光素子
３０１ロードロック室
３０２第１の処理室
３０３第２の処理室
３０４第３の処理室
３０５第４の処理室
３０６ロードロック室
３０７共通室
３０８ロボットアーム
３０９ゲートバルブ
３１０ゲートバルブ
３１１ゲートバルブ
３１２ゲートバルブ
３１３ゲートバルブ
３１４ゲートバルブ
３１５カセット
３１６カセット
３１７支持台
３１８ガス供給部
３１９排気口
３２０アンテナ
３２１誘電体板
３２２高周波供給部
３２３温度制御部
３２４高密度プラズマ
３２５電極板
３２６高周波電力導入部
３２７ガス導入部
４００携帯電話機
４０１本体（Ａ）
４０２本体（Ｂ）
４０３筐体
４０４操作スイッチ類
４０５マイクロフォン
４０６スピーカ
４０７回路基板
４０８表示パネル（Ａ）
４０９表示パネル（Ｂ）
４１０蝶番
４１２本体
４１４表示部
４１６操作キー
４１８シャッター
４２０本体
４２２筐体
４２４表示部
４２６キーボード
４２８外部接続ポート
４３０ポインティングマウス
４３２本体
４３４筐体
４３６表示部Ａ
４３８表示部Ｂ
４４０記録媒体読込部
４４２操作キー
４４４スピーカー部
４４６筐体
４４８支持台
４５０表示部
４５２スピーカ
４５４ビデオ入力端子

Claims

半導体膜に対し、連続発振レーザ光もしくは発振周波数が１０ＭＨｚ以上１００ＧＨｚ以下のパルスレーザ光を照射して、前記半導体膜を結晶化もしくは再結晶化し、
前記結晶化もしくは再結晶化された半導体膜を選択的にエッチングして島状半導体層を形成し、
前記島状半導体層上に、シリコンリッチの窒化シリコンからなる絶縁膜を成膜し、
前記絶縁膜に対し、電子温度が３ｅＶ以下であり電子密度が１×１０^１１ｃｍ^−３以上であるプラズマで生成された酸素ラジカルによって酸化処理を行い、
前記酸化処理された絶縁膜上に、導電層を形成し、
前記導電層を、回折格子パターンあるいは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルを用いた、膜厚を意図的に異ならせて形成した第１のマスクパターンおよび膜厚を意図的に異ならせず形成した第２のパターンを用いてエッチングすることを特徴とする半導体装置の作製方法。
ガラス基板に対し、電子温度が３ｅＶ以下であり電子密度が１×１０ ^１１ｃｍ ^−３以上であるプラズマで生成された窒素ラジカルによって窒化処理をして、プラズマ窒化膜を形成し、
前記ガラス基板上に、半導体膜を形成し、
前記半導体膜に対し、連続発振レーザ光もしくは発振周波数が１０ＭＨｚ以上１００ＧＨｚ以下のパルスレーザ光を照射して、前記半導体膜を結晶化もしくは再結晶化し、
前記結晶化もしくは再結晶化された半導体膜を選択的にエッチングして島状半導体層を形成し、
前記島状半導体層上に、シリコンリッチの窒化シリコンからなる絶縁膜を成膜し、
前記絶縁膜に対し、電子温度が３ｅＶ以下であり電子密度が１×１０ ^１１ｃｍ ^−３以上であるプラズマで生成された酸素ラジカルによって酸化処理を行い、
前記酸化処理された絶縁膜上に、導電層を形成し、
前記導電層を、回折格子パターンあるいは半透膜からなる光強度低減機能を有する補助パターンを含むフォトマスクまたはレチクルを用いた、膜厚を意図的に異ならせて形成した第１のマスクパターンおよび膜厚を意図的に異ならせず形成した第２のパターンを用いてエッチングすることを特徴とする半導体装置の作製方法。