JP2002076351A

JP2002076351A - 半導体装置およびその作製方法

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Publication number: JP2002076351A
Application number: JP2000259895A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-08-29
Filing date: 2000-08-29
Publication date: 2002-03-15
Anticipated expiration: 2020-08-29
Also published as: JP4850328B2

Abstract

(57)【要約】【課題】従来では、ＬＤＤ構造を備えたＴＦＴやＧＯ
ＬＤ構造を備えたＴＦＴを形成しようとすると、その製
造工程が複雑なものとなり工程数が増加してしまう問題
があった。【解決手段】本発明は、オフ電流の低いｐチャネル型
ＴＦＴ１５５を画素部１５０に用いるＴＦＴとし、ＧＯ
ＬＤ構造を備えたｎチャネル型ＴＦＴ１５３、１５４を
駆動回路１４９のＴＦＴとして、５枚のフォトマスクで
作製する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネル、ＥＬ（エレクトロルミネッセンス）表示装置、
ＥＣ表示装置等に代表される電気光学装置およびその様
な電気光学装置を部品として搭載した電子機器に関す
る。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成し
た大面積集積回路を有する半導体装置の開発が進んでい
る。アクティブマトリクス型液晶表示装置、ＥＬ表示装
置、および密着型イメージセンサはその代表例として知
られている。特に、結晶質シリコン膜（典型的にはポリ
シリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコ
ンＴＦＴと記す）は電界効果移動度が高いことから、い
ろいろな機能回路を形成することも可能である。

【０００４】例えば、アクティブマトリクス型液晶表示
装置には、機能ブロックごとに画像表示を行う画素回路
や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レ
ベルシフタ回路、バッファ回路、サンプリング回路など
の画素回路を制御するための駆動回路が一枚の基板上に
形成される。

【０００５】アクティブマトリクス型液晶表示装置の画
素回路には、数十から数百万個の各画素にＴＦＴ（画素
ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画
素電極が設けられている。液晶を挟んだ対向基板側には
対向電極が設けられており、液晶を誘電体とした一種の
コンデンサを形成している。そして、各画素に印加する
電圧をＴＦＴのスイッチング機能により制御して、この
コンデンサへの電荷を制御することで液晶を駆動し、透
過光量を制御して画像を表示する仕組みになっている。

【０００６】画素ＴＦＴはｎチャネル型ＴＦＴから成
り、スイッチング素子として液晶に電圧を印加して駆動
させるものである。液晶は交流で駆動させるので、フレ
ーム反転駆動と呼ばれる方式が多く採用されている。こ
の方式では消費電力を低く抑えるために、画素ＴＦＴに
要求される特性はオフ電流値（ＴＦＴがオフ動作時に流
れるドレイン電流）を十分低くすることが重要である。

【０００７】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drai
n）構造が知られている。この構造はチャネル形成領域
と、高濃度に不純物元素を添加して形成するソース領域
またはドレイン領域との間に低濃度に不純物元素を添加
した領域を設けたものであり、この領域をＬＤＤ領域と
呼んでいる。また、ホットキャリアによるオン電流値の
劣化を防ぐための手段として、ゲート絶縁膜を介してＬ
ＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧ
ＯＬＤ（Gate-drain Overlapped LDD）構造が知られて
いる。このような構造とすることで、ドレイン近傍の高
電界が緩和されてホットキャリア注入を防ぎ、劣化現象
の防止に有効であることが知られている。

【０００８】また、ＧＯＬＤ構造はオン電流値の劣化を
防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べ
てオフ電流値が大きくなってしまう問題があった。従っ
て、画素ＴＦＴに適用するには好ましい構造ではなかっ
た。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は
高いが、ドレイン近傍の電界を緩和してホットキャリア
注入による劣化を防ぐ効果は低かった。このように、ア
クティブマトリクス型液晶表示装置のような複数の集積
回路を有する半導体装置において、このような問題点
は、特に結晶質シリコンＴＦＴにおいて、その特性が高
まり、またアクティブマトリクス型液晶表示装置に要求
される性能が高まるほど顕在化してきた。

【０００９】

【発明が解決しようとする課題】従来では、ＬＤＤ構造
を備えたＴＦＴやＧＯＬＤ構造を備えたＴＦＴを形成し
ようとすると、その製造工程が複雑なものとなり工程数
が増加してしまう問題があった。工程数の増加は製造コ
ストの増加要因になるばかりか、製造歩留まりを低下さ
せる原因となることは明らかである。

【００１０】本発明はこのような問題点を解決するため
の技術であり、ＴＦＴを用いて作製するアクティブマト
リクス型の液晶表示装置に代表される電気光学装置なら
びに半導体装置において、半導体装置の動作特性および
信頼性を向上させ、かつ、低消費電力化を図ると共に、
工程数を削減して製造コストの低減および歩留まりの向
上を実現することを目的としている。

【００１１】

【課題を解決するための手段】製造コストの低減および
歩留まりを実現するためには、工程数を削減することが
一つの手段として考えられる。具体的には、ＴＦＴの製
造に要するフォトマスクの枚数を削減する。フォトマス
クはフォトリソグラフィーの技術において、エッチング
工程の際、マスクとするレジストパターンを基板上に形
成するために用いる。従って、フォトマスクを１枚使用
することは、その前後の工程において、被膜の成膜およ
びエッチングなどの工程の他に、レジスト剥離、洗浄や
乾燥工程などが付加され、フォトリソグラフィーの工程
においても、レジスト塗布、プレベーク、露光、現像、
ポストベークなどの煩雑な工程が行われることを意味す
る。

【００１２】本発明は、フォトマスクの枚数を従来より
削減し、以下に示すような作製工程でＴＦＴを作製する
ことを特徴としている。

【００１３】本明細書で開示する本発明の作製方法は、
同一の絶縁表面上に画素部及び駆動回路を含む半導体装
置の作製方法において、絶縁表面上に半導体層を形成す
る第１の工程と、前記半導体層上に絶縁膜を形成する第
２の工程と、前記絶縁膜上に、第１の幅を有する第１の
導電層と、第２の導電層との積層からなる第１の電極を
形成する第３の工程と、前記第１の電極をマスクとし
て、前記半導体層にｎ型を付与する不純物元素を添加し
て第１の高濃度不純物領域を形成する第４の工程と、前
記第２の導電層をエッチングして、前記第１の幅を有す
る第１の導電層と、第２の幅を有する第２の導電層との
積層からなる第２の電極を形成する第５の工程と、前記
第２の導電層をマスクとして、前記半導体層にｎ型を付
与する不純物元素を添加して低濃度不純物領域を形成す
る第６の工程と、駆動回路の一部を覆うマスクを形成し
た後、前記第１の導電層を選択的にエッチングして、前
記第２の導電層と同じ幅を有する第１の導電層と、前記
第２の導電層との積層からなる第３の電極を画素部に形
成する第７の工程と、画素部の半導体層にｐ型を付与す
る不純物元素を選択的に添加して第２の高濃度不純物領
域を形成する第８の工程と、を有することを特徴とする
半導体装置の作製方法である。

【００１４】上記作製方法において、第１の導電層及び
第２の導電層を形成する材料としては、耐熱性導電性材
料を用い、代表的にはタングステン（Ｗ）、タンタル
（Ｔａ）、チタン（Ｔｉ）から選ばれた元素、または前
記元素を成分とする化合物或いは合金から形成する。

【００１５】また、上記工程において、第１の電極の形
状は、端部において、端部から内側に向かって徐々に厚
さが増加する形状、いわゆるテーパー形状とする。

【００１６】耐熱性導電性材料からなる第１の導電膜及
び第２の導電膜を高速でかつ精度良くエッチングして、
さらに端部をテーパー形状とするためには、高密度プラ
ズマを用いたドライエッチング法を適用する。高密度プ
ラズマを得る手法にはマイクロ波や誘導結合プラズマ
（Inductively Coupled Plasma：ＩＣＰ）を用いたエッ
チング装置が適している。特に、ＩＣＰエッチング装置
はプラズマの制御が容易であり、処理基板の大面積化に
も対応できる。

【００１７】ＩＣＰを用いたプラズマ処理方法やプラズ
マ処理装置に関しては特開平９−２９３６００号公報で
開示されている。同公報では、プラズマ処理を高精度に
行うための手段として、高周波電力をインピーダンス整
合器を介して４本の渦巻き状コイル部分が並列に接続さ
れてなるマルチスパイラルコイルに印加してプラズマを
形成する方法を用いている。ここで、各コイル部分の１
本当たりの長さは、高周波の波長の１／４倍としてい
る。さらに、被処理物を保持する下部電極にも、別途高
周波電力を印加してバイアス電圧を付加する構成として
いる。

【００１８】このようなマルチスパイラルコイルを適用
したＩＣＰを用いたエッチング装置を用いると、テーパ
ー部の角度（テーパー角）は基板側にかけるバイアス電
力によって大きく変化を示し、バイアス電力をさらに高
め、また、圧力を変化させることによりテーパー部の角
度を５〜４５°まで変化させることができる。

【００１９】また、上記第４の工程において、第１の高
濃度不純物領域を自己整合的に形成するために、イオン
化した不純物元素を、電界で加速してゲート絶縁膜（本
発明では、第１の電極と半導体層とに密接してその両者
の間に設けられる絶縁膜と、該絶縁膜からその周辺の領
域に延在する絶縁膜を含めてゲート絶縁膜と称する）を
通過させて、半導体層に添加する方法を用いる。本明細
書中において、この不純物元素の添加方法を便宜上「ス
ルードープ法」と呼ぶ。

【００２０】なお、本明細書において、不純物元素と
は、半導体にｎ型を付与する不純物元素（リン、ヒ素）
またはｐ型を付与する不純物元素（ボロン）のことを指
している。

【００２１】また、上記第５の工程により、ＩＣＰを用
いたエッチング装置を用いて、第２の導電層を選択的に
エッチングして、前記第２の電極を構成する第２の導電
層１７ｃの第２の幅を、前記第１の幅より狭くする。ま
た、前記第２の電極における前記第１の導電層の端部に
おけるテーパー角は、前記第２の導電層の端部における
テーパー角より小さくする。

【００２２】本発明は、このような形状の第２の電極と
することによって、前記第６の工程でスルードープ法を
用い、第２の電極を構成する第１の導電層のテーパー形
状となっている部分（テーパー部）の下方に存在する半
導体層に、不純物元素の濃度がチャネル形成領域から遠
ざかるにつれて連続的に高くなる低濃度不純物領域を自
己整合的に形成することを特徴としている。ただし、連
続的に高くなっているといっても、低濃度不純物領域に
おける濃度差は、ほとんど生じていない。

【００２３】このように緩やかな濃度勾配を有する低濃
度不純物領域を自己整合的に形成するために、イオン化
した不純物元素を、電界で加速して第２の電極を構成す
る第１の導電層のテーパー部とゲート絶縁膜を通過させ
て、半導体層に添加する。こうして、第２の電極を構成
する第１の導電層のテーパー部にスルードープ法を行う
ことで、第１の導電層のテーパー部の厚さによって、半
導体層に添加される不純物元素の濃度を制御することが
可能となり、ＴＦＴのチャネル長方向に渡って不純物元
素の濃度が徐々に変化する低濃度不純物領域を形成する
ことができる。

【００２４】なお、上記スルードープを行った第６の工
程直後において、低濃度不純物領域は、ゲート絶縁膜を
介して第２の電極を構成する第１の導電層のテーパー部
と重なっている。

【００２５】また、上記第７の工程により、後にｐチャ
ネル型ＴＦＴのゲート電極となる第１の導電層のテーパ
ー部を選択的にエッチングする。この第７の工程によ
り、マスクで覆われなかった第１の導電層の幅は、前記
第２の電極における前記第２の導電層の幅とほぼ同じと
なり、第３の電極が形成される。従って、本発明におい
て、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのゲート
電極の形状が大きく異なっており、ＴＦＴの構造が全く
異なったものとなっている。即ち、ｎチャネル型ＴＦＴ
のゲート電極は第２の電極であり、ｐチャネル型ＴＦＴ
のゲート電極は第３の電極である。また、エッチング条
件を適宜設定して、前記第７の工程と同時、あるいはそ
の後に前記絶縁膜を除去して第１の高濃度不純物領域の
一部を露呈させてもよい。

【００２６】上記作製方法において、第１の工程に第１
のフォトリソグラフィー工程を行い、第３の工程に第２
のフォトリソグラフィー工程を行っているが、その他の
工程（第４〜第６の工程）では、第２のフォトリソグラ
フィー工程で使用したレジストマスクをそのまま使用し
ているため、フォトリソグラフィー工程を行っていな
い。また、第７の工程に第３のフォトリソグラフィー工
程を行っているが、その後の第８の工程では、第３のフ
ォトリソグラフィー工程で使用したレジストマスクをそ
のまま使用しているため、フォトリソグラフィー工程を
行っていない。

【００２７】従って、上記第８の工程の後、形成される
層間絶縁膜にコンタクトホールを形成のための第４のフ
ォトリソグラフィー工程と、半導体層に達するソース電
極、ドレイン電極、または画素電極（反射電極）を形成
するための第５のフォトリソグラフィー工程を行うこと
で、反射型の表示装置を作製することができる。

【００２８】なお、透過型の表示装置を作製する場合に
は、透明導電膜からなる画素電極を形成するための第６
のフォトリソグラフィー工程を行うことで作製すること
ができる。

【００２９】このようにフォトマスク数を削減しながら
も、本発明はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
を備えた半導体装置を作製することができる。本発明の
構成を以下に示す。

【００３０】本明細書に開示する本発明は、同一の絶縁
表面上に画素部及び駆動回路を含む半導体装置におい
て、前記画素部の画素電極に接続するＴＦＴはｐチャネ
ル型ＴＦＴで形成し、前記駆動回路はｎチャネル型ＴＦ
Ｔ及びｐチャネル型ＴＦＴで形成することを特徴とする
半導体装置である。

【００３１】また、上記構成において、前記ｎチャネル
型ＴＦＴのゲート電極は、第１の幅を有する第１の導電
層を下層とし、前記第１の幅より狭い第２の幅を有する
第２の導電層を上層とする積層構造（上記作製方法では
第２の電極に相当する）を有することを特徴としてい
る。

【００３２】また、上記構成において、前記ｎチャネル
型ＴＦＴの半導体層は、前記第２の導電層と重なるチャ
ネル形成領域と、前記第１の導電層と一部重なる低濃度
不純物領域と、第１の高濃度不純物領域からなるソース
領域及びドレイン領域とを有していることを特徴として
いる。なお、前記低濃度不純物領域は、前記チャネル形
成領域と前記ソース領域の間、または前記チャネル形成
領域と前記ドレイン領域との間に存在することを特徴と
している。

【００３３】また、上記構成において、前記ｎチャネル
型ＴＦＴは、ゲート電極と重なる領域（ＧＯＬＤ領域）
と、ゲート電極と重ならない領域（ＬＤＤ領域）とを備
えている点である。

【００３４】なお、本明細書では、絶縁膜を介してゲー
ト電極と重なる低濃度不純物領域をＧＯＬＤ領域と呼
び、ゲート電極と重ならない低濃度不純物領域をＬＤＤ
領域と呼ぶ。

【００３５】また、上記構成において、前記ｐチャネル
型ＴＦＴのゲート電極は、第１の導電層を下層とし、前
記第１の導電層と同じ幅を有する第２の導電層を上層と
する積層構造（上記作製方法では第３の電極に相当す
る）を有することを特徴としている。

【００３６】また、上記構成において、前記ｐチャネル
型ＴＦＴの半導体層は、前記第１の導電層及び前記第２
の導電層と重なるチャネル形成領域と、第２の高濃度不
純物領域からなるソース領域及びドレイン領域とを有し
ていることを特徴としている。

【００３７】また、上記構成を備えたｎチャネル型ＴＦ
Ｔまたはｐチャネル型ＴＦＴを用いて液晶表示装置やＥ
Ｌ表示装置に代表される電気光学装置を形成することを
特徴としている。

【００３８】

【発明の実施の形態】本願発明の実施形態について、以
下に説明する。

【００３９】まず、基板上に下地絶縁膜を形成する。基
板としては、ガラス基板や石英基板やシリコン基板、金
属基板またはステンレス基板の表面に絶縁膜を形成した
ものを用いても良い。また、処理温度に耐えうる耐熱性
を有するプラスチック基板を用いてもよい。

【００４０】また、下地絶縁膜としては、酸化シリコン
膜、窒化シリコン膜または酸化窒化シリコン膜などの絶
縁膜から成る下地膜を形成する。ここでは下地膜として
２層構造を用いた例を示したが、前記絶縁膜の単層膜ま
たは２層以上積層させた構造を用いても良い。なお、下
地絶縁膜を形成しなくてもよい。

【００４１】次いで、下地絶縁膜上に半導体層を形成す
る。半導体層は、非晶質構造を有する半導体膜を公知の
手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶ
Ｄ法等）により成膜した後、公知の結晶化処理（レーザ
ー結晶化法、熱結晶化法、またはニッケルなどの触媒を
用いた熱結晶化法等）を行って得られた結晶質半導体膜
を第１のフォトマスクを用いて所望の形状にパターニン
グして形成する。この半導体層の厚さは２５〜８０ｎｍ
（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶
質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム（ＳｉＧｅ）合金などで形
成すると良い。

【００４２】次いで、半導体層を覆う絶縁膜を形成す
る。

【００４３】絶縁膜はプラズマＣＶＤ法またはスパッタ
法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含
む絶縁膜の単層または積層構造で形成する。なお、この
絶縁膜はゲート絶縁膜となる。

【００４４】次いで、絶縁膜上に膜厚２０〜１００ｎｍ
の第１の導電膜と、膜厚１００〜４００ｎｍの第２の導
電膜とを積層形成する。ここでは、スパッタ法を用い、
ＴａＮ膜からなる第１の導電膜と、Ｗ膜からなる第２の
導電膜を積層形成した。なお、ここでは、第１の導電膜
をＴａＮ、第２の導電膜をＷとしたが、特に限定され
ず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選
ばれた元素、または前記元素を主成分とする合金材料若
しくは化合物材料で形成してもよい。また、リン等の不
純物元素をドーピングした多結晶シリコン膜に代表され
る半導体膜を用いてもよい。

【００４５】次いで、第２のフォトマスクを用いてレジ
ストマスクを形成し、ＩＣＰエッチング装置を用いて第
１のエッチング工程を行う。この第１のエッチング工程
によって、第２の導電膜をエッチングして、端部におい
てテーパー形状を有する部分（テーパー部）を有する第
２の導電層を得る。

【００４６】ここで、テーパー部の角度（テーパー角）
は基板表面（水平面）とテーパー部の傾斜部とのなす角
度として定義する。第２の導電層のテーパー角は、エッ
チング条件を適宜、選択することによって、５〜４５°
の範囲とすることができる。

【００４７】次いで、レジストマスクをそのまま用い、
ＩＣＰエッチング装置を用いて第２のエッチングを行
う。この第２のエッチング工程によって、第１の導電膜
をエッチングして第１の導電層を形成する。第１の導電
層は、第１の幅を有している。なお、この第２のエッチ
ングの際、レジストマスク、第２の導電層、及び絶縁膜
もわずかにエッチングされる。

【００４８】なお、ここでは、絶縁膜の膜減りを抑える
ために、２回のエッチング（第１のエッチング工程と第
２のエッチング工程）を行ったが、特に限定されず、１
回のエッチング工程で行ってもよい。

【００４９】次いで、レジストマスクをそのままの状態
にしたまま、第１のドーピング工程を行う。この第１の
ドーピング工程によって絶縁膜を介してスルードープを
行い、ｎ型不純物元素が高濃度に添加された第１の高濃
度不純物領域を形成する。

【００５０】次いで、レジストマスクを用いて、ＩＣＰ
エッチング装置を用いて第３のエッチング工程を行う。
この第３のエッチング工程によって、第１の導電層及び
第２の導電層をエッチングする。第２の導電層は、第２
の幅を有する。なお、この第３のエッチングの際、レジ
ストマスク及び絶縁膜もわずかにエッチングされる。

【００５１】次いで、レジストマスクをそのままの状態
にしたまま、第２のドーピング工程を行う。この第２の
ドーピング工程によって第１の導電層のテーパー部及び
絶縁膜を介してスルードープを行い、ｎ型不純物元素が
低濃度に添加された低濃度不純物領域を形成する。な
お、この第２のドーピングの際、第１の高濃度不純物領
域にもドーピングされる。

【００５２】次いで、レジストマスクを除去して、駆動
回路のｎチャネル型ＴＦＴの活性層となる半導体層を覆
うレジストマスクを第３のフォトマスクを用いて形成す
る。

【００５３】次いで、第４のエッチング工程を行う。こ
の第４のエッチング工程によって、第１の導電層のテー
パー部を一部除去する。ここで、第１の幅を有していた
第１の導電層が、第２の導電層と同じ幅となった。本発
明では、この第１の導電層とその上に積層された第２の
導電層がｐチャネル型ＴＦＴのゲート電極となる。な
お、この第４のエッチングと同時、あるいは前後で絶縁
膜の一部もエッチングし、前記第１の高濃度不純物領域
を露呈させてもよい。

【００５４】次いで、レジストマスクをそのままの状態
にしたまま、第３のドーピング工程を行う。この第３の
ドーピング工程によって、ｐ型不純物元素が高濃度に添
加された第２の高濃度不純物領域を形成する。

【００５５】この後、レジストマスクを除去し、半導体
層に添加された不純物元素の活性化を行う。次いで、層
間絶縁膜を形成した後、第４のフォトマスクを用いたレ
ジストマスクによりコンタクトホールを形成し、第５の
フォトマスクを用いたレジストマスクによりソース電極
及びドレイン電極（画素電極となる反射電極）を形成す
る。

【００５６】こうして、フォトマスク５枚で、同一基板
上にｐチャネル型ＴＦＴを画素ＴＦＴとする画素部と、
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを備えた駆
動回路を形成することができる。

【００５７】本明細書で示すｐチャネル型ＴＦＴ及びｎ
チャネル型ＴＦＴを用いて基本論理回路を構成したり、
さらに複雑なロジック回路（信号分割回路、オペアン
プ、γ補正回路など）をも構成することができる。さら
に各画素にメモリー素子（ＳＲＡＭ）や撮像素子（フォ
トダイオード）を組み込んでもよい。

【００５８】また、本発明により駆動回路に形成された
ｎチャネル型ＴＦＴの特徴は、チャネル形成領域と第１
の高濃度不純物領域（ドレイン領域またはソース領域）
との間に設けられる低濃度不純物領域において、ゲート
電極（第２の電極）と重なる領域（ＧＯＬＤ領域）と、
ゲート電極と重ならない領域（ＬＤＤ領域）とを備えて
いる点である。

【００５９】また、本発明により画素部または駆動回路
に形成されたｐチャネル型ＴＦＴの特徴は、チャネル形
成領域と第２の高濃度不純物領域（ドレイン領域または
ソース領域）とを有し、第２の高濃度不純物領域はゲー
ト電極（第３の電極）と重ならない点である。

【００６０】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。

【００６１】

【実施例】［実施例１］ここでは、同一基板上に画素部
と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネ
ル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する
方法について詳細に図１〜図４を用いて説明する。

【００６２】まず、本実施例ではコーニング社の＃７０
５９ガラスや＃１７３７ガラスなどに代表されるバリウ
ムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス
などのガラスからなる基板１００を用いる。なお、基板
１００としては、透光性を有する基板であれば限定され
ず、石英基板を用いても良い。また、本実施例の処理温
度に耐えうる耐熱性が有するプラスチック基板を用いて
もよい。

【００６３】次いで、基板１００上に酸化シリコン膜、
窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜
から成る下地膜１０１を形成する。本実施例では下地膜
１０１として２層構造を用いるが、前記絶縁膜の単層膜
または２層以上積層させた構造を用いても良い。下地膜
１０１の一層目としては、プラズマＣＶＤ法を用い、Ｓ
ｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される
酸化窒化シリコン膜１０１ａを１０〜２００nm（好まし
くは５０〜１００nm）形成する。本実施例では、膜厚５
０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３
２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成し
た。次いで、下地膜１０１のニ層目としては、プラズマ
ＣＶＤ法を用い、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして
成膜される酸化窒化シリコン膜１０１ｂを５０〜２００
ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成
する。本実施例では、膜厚１００ｎｍの酸化窒化シリコ
ン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝
７％、Ｈ＝２％）を形成した。

【００６４】次いで、下地膜上に結晶質半導体膜１０２
を形成する。結晶質半導体膜１０２は、非晶質構造を有
する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ
法、またはプラズマＣＶＤ法等）により成膜した後、公
知の結晶化処理（レーザー結晶化法、熱結晶化法、また
はニッケルなどの触媒を用いた熱結晶化法等）を行って
得られる。（図１（Ａ））

【００６５】また、レーザー結晶化法で結晶質半導体膜
１０２を作製する場合には、パルス発振型または連続発
光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レ
ーザーを用いることができる。これらのレーザーを用い
る場合には、レーザー発振器から放射されたレーザー光
を光学系で線状に集光し半導体膜に照射する方法を用い
ると良い。結晶化の条件は実施者が適宣選択するもので
あるが、エキシマレーザーを用いる場合はパルス発振周
波数３０Ｈｚとし、レーザーエネルギー密度を１００〜
４００mJ/cm²(代表的には２００〜３００mJ/cm²)とす
る。また、ＹＡＧレーザーを用いる場合にはその第２高
調波を用いパルス発振周波数１〜１０ｋＨｚとし、レー
ザーエネルギー密度を３００〜６００mJ/cm²(代表的に
は３５０〜５００mJ/cm²)とすると良い。そして幅１０
０〜１０００μｍ、例えば４００μｍで線状に集光した
レーザー光を基板全面に渡って照射し、この時の線状レ
ーザー光の重ね合わせ率（オーバーラップ率）を８０〜
９８％として行えばよい。

【００６６】本実施例では、プラズマＣＶＤ法を用い、
５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを
含む溶液を非晶質シリコン膜上に保持させた。この非晶
質シリコン膜に脱水素化（５００℃、１時間）を行った
後、熱結晶化（５５０℃、４時間）を行い、さらに結晶
化を改善するためのレーザーアニ―ル処理を行って結晶
質シリコン膜を形成した。

【００６７】次いで、得られた結晶質半導体膜１０２を
所望の形状にパターニングして半導体層１０３〜１０７
を形成する。この半導体層１０３〜１０７の厚さは２５
〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成
する。本実施例では、結晶質シリコン膜をフォトリソグ
ラフィ法を用いたパターニング処理によって、半導体層
１０３〜１０７を形成した。

【００６８】次いで、半導体層１０３〜１０７を形成し
た後、マスク絶縁膜１０８を積層成膜してＴＦＴのしき
い値を制御するために微量な不純物元素（ボロンまたは
リン）のドーピングを行った。（図１（Ｂ））なお、こ
のドーピングは特に行わなくともよい。

【００６９】次いでマスク絶縁膜１０８を除去した後、
半導体層１０３〜１０７を覆うゲート絶縁膜１０９を形
成する。ゲート絶縁膜１０９はプラズマＣＶＤ法または
スパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリ
コンを含む絶縁膜で形成する。本実施例では、プラズマ
ＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜
（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２
％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコ
ン膜に限定されるものでなく、他のシリコンを含む絶縁
膜を単層または積層構造として用いても良い。

【００７０】また、酸化シリコン膜を用いる場合には、
プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilica
te）とＯ₂とを混合し、反応圧力４０Pa、基板温度３０
０〜４００℃とし、高周波（１３．５６MHz）電力密度
０．５〜０．８W/cm²で放電させて形成することができ
る。このようにして作製される酸化シリコン膜は、その
後４００〜５００℃の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。

【００７１】次いで、図１（Ｃ）に示すように、ゲート
絶縁膜１０９上に膜厚２０〜１００ｎｍの第１の導電膜
１１０と、膜厚１００〜４００ｎｍの第２の導電膜１１
１とを積層形成する。本実施例では、膜厚３０ｎｍのＴ
ａＮ膜からなる第１の導電膜１１０と、膜厚３７０ｎｍ
のＷ膜からなる第２の導電膜１１１を積層形成した。Ｔ
ａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用
い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜
は、Ｗのターゲットを用いたスパッタ法で形成した。そ
の他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶ
Ｄ法で形成することもできる。いずれにしてもゲート電
極として使用するためには低抵抗化を図る必要があり、
Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望まし
い。Ｗ膜は結晶粒を大きくすることで低抵抗化を図るこ
とができるが、Ｗ膜中に酸素などの不純物元素が多い場
合には結晶化が阻害され高抵抗化する。従って、本実施
例では、高純度のＷ（純度９９．９９９９％）のターゲ
ットを用いたスパッタ法で、さらに成膜時に気相中から
の不純物の混入がないように十分配慮してＷ膜を形成す
ることにより、抵抗率９〜２０μΩｃｍを実現すること
ができた。

【００７２】なお、本実施例では、第１の導電膜１１０
をＴａＮ、第２の導電膜１１１をＷとしたが、特に限定
されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、
Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分
とする合金材料若しくは化合物材料で形成してもよい。
また、リン等の不純物元素をドーピングした多結晶シリ
コン膜に代表される半導体膜を用いてもよい。また、Ａ
ｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜を
タンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とす
る組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜
で形成し、第２の導電膜をＷ膜とする組み合わせ、第１
の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の
導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化
タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜
とする組み合わせとしてもよい。

【００７３】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク１１２を形成し、電極及び配線を形
成するための第１のエッチング処理を行う。第１のエッ
チング処理では第１及び第２のエッチング条件で行う。
本実施例では第１のエッチング条件として、ＩＣＰ（In
ductively Coupled Plasma：誘導結合型プラズマ）エッ
チング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ
₂とを用い、それぞれのガス流量比を２５／２５／１０
（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５０
０WのＲＦ（13.56MHz）電力を投入してプラズマを生成
してエッチングを行った。ここでは、松下電器産業
（株）製のＩＣＰを用いたドライエッチング装置（Mode
l Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステ
ージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、
実質的に負の自己バイアス電圧を印加する。この第１の
エッチング条件によりＷ膜をエッチングして第１の導電
層の端部をテーパー形状とする。第１のエッチング条件
でのＷに対するエッチング速度は２００．３９ｎｍ／ｍ
ｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ
／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５
である。また、この第１のエッチング条件によって、Ｗ
のテーパー角は、約２６°となる。なお、ここでの第１
エッチング条件でのエッチングは、実施の形態に記載し
た第１のエッチング工程に相当する。

【００７４】この後、レジストからなるマスク１１２を
除去せずに第２のエッチング条件に変え、エッチング用
ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を
３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の
電極に５００WのＲＦ（13.56MHz）電力を投入してプラ
ズマを生成して約３０秒程度のエッチングを行った。基
板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電
力を投入し、実質的に負の自己バイアス電圧を印加す
る。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件では
Ｗ膜及びＴａＮ膜とも同程度にエッチングされる。第２
のエッチング条件でのＷに対するエッチング速度は５
８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度
は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜
上に残渣を残すことなくエッチングするためには、１０
〜２０％程度の割合でエッチング時間を増加させると良
い。なお、ここでの第２エッチング条件でのエッチング
は、実施の形態に記載した第２のエッチング工程に相当
する。

【００７５】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°とすればよい。こうし
て、第１のエッチング処理により第１の導電層と第２の
導電層から成る第１の形状の導電層１１３〜１１８（第
１の導電層１１３ａ〜１１８ａと第２の導電層１１３ｂ
〜１１８ｂ）を形成する。なお、本明細書では、この第
１の形状の導電層を第１の電極とも呼んでいる。ここで
は図示しないが第１のエッチング処理の条件によっては
ゲート絶縁膜がわずかにエッチングされることがある。

【００７６】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する。（図２（Ａ））ドーピン
グ処理はイオンドープ法、若しくはイオン注入法で行え
ば良い。イオンドープ法の条件はドーズ量を１×１０¹³
〜５×１０¹⁵atoms/cm²とし、加速電圧を６０〜１００
ｋｅＶとして行う。本実施例ではドーズ量を１．５×１
０¹⁵atoms/cm²とし、加速電圧を８０ｋｅＶとして行っ
た。ｎ型を付与する不純物元素として１５族に属する元
素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる
が、ここではリン（Ｐ）を用いた。この場合、導電層１
１３〜１１８がｎ型を付与する不純物元素に対するマス
クとなり、自己整合的に第１の高濃度不純物領域１１９
ａ〜１１９ｅが形成される。第１の高濃度不純物領域１
１９ａ〜１１９ｅには１×１０²⁰〜１×１０²¹atoms/cm
³の濃度範囲でｎ型を付与する不純物元素を添加する。
なお、ここでの第１のドーピング処理は、実施の形態に
記載した第１のドーピング工程に相当する。

【００７７】次いで、レジストマスクをそのままの状態
としたまま、図２（Ｂ）に示すように第２のエッチング
処理を行う。エッチングはＩＣＰエッチング法を用い、
エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合して、１Ｐ
ａの圧力でコイル型の電極に５００ＷのＲＦ電力(１
３．５６ＭＨｚ)を供給してプラズマを生成する。基板
側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入し、第１のエッチング処理に比べ低い自
己バイアス電圧を印加する。このような条件によりタン
グステン膜を異方性エッチングし、第１の導電層である
窒化タンタル膜またはチタン膜を残存させるようにす
る。なお、ここでは第１の導電層を残存させるようにし
たが、第１の導電層の端部がテーパー形状となるなら、
第１の導電層が多少エッチングされてもよい。こうし
て、第２形状の導電層１２１〜１２６（第１の導電膜１
２１ａ、１２２ａ、１２３ａ、１２４ａ、１２５ａ、１
２６ａと第２の導電膜１２１ｂ、１２２ｂ、１２３ｂ、
１２４ｂ、１２５ｂ、１２６ｂ）を形成する。なお、本
明細書では、この第２の形状の導電層を第２の電極とも
呼んでいる。なお、ここでの第２のエッチング処理は、
実施の形態に記載した第３のエッチング工程に相当す
る。１２０はゲート絶縁膜であり、第２の形状の導電層
で覆われない領域はさらに薄くなった。

【００７８】次いで、レジストマスクをそのままの状態
としたまま、第２のドーピング処理を行いｎ型の不純物
（ドナー）をドーピングする。（図２（Ｃ））この場
合、第２形状の導電層のうち、第２の導電膜はドーピン
グする元素に対してマスクとなり、加速電圧を適宣調節
（例えば、７０〜１２０ｋｅＶ）して、ゲート絶縁膜及
び第１の導電膜のテーパ部を通過した不純物元素により
低濃度不純物領域（ｎ−領域）１２７ａ〜１２７ｅを形
成する。例えば、低濃度不純物領域（ｎ−領域）におけ
るリン（Ｐ）濃度は１×１０¹⁷〜１×１０¹⁹／ｃｍ³の
範囲となるようにする。

【００７９】次いで、レジストマスクを除去した後、フ
ォトリソグラフィ法により、駆動回路のｎチャネルＴＦ
Ｔとなる領域を覆うレジストマスク１２８を形成した
後、エッチングを行い、第３の形状の導電層（第１の導
電膜１２１ｃ、１２３ｃ、１２５ｃ、１２６ｃと第２の
導電膜１２１ｂ、１２３ｂ、１２５ｂ、１２６ｂ）と絶
縁膜１２９〜１３４を形成する。（図２（Ｄ））なお、
本明細書では、この第３の形状の導電層を第３の電極と
も呼んでいる。こうして、レジストマスク１２８で覆わ
れたＴＦＴ以外のＴＦＴは、第１の導電膜と低濃度不純
物領域（ｎ−領域）とが重ならないＴＦＴとすることが
できる。また、レジストマスクで覆われたＴＦＴの半導
体層は絶縁膜で覆われている。なお、ここでは選択的に
絶縁膜を除去して第１の高濃度不純物領域を露呈させた
が、特に絶縁膜を除去しなくてもよい。

【００８０】次いで、レジストマスク１２８をそのまま
にして、図３（Ａ）に示すように、ｐチャネル型ＴＦＴ
を形成する半導体層にｐ型の不純物（アクセプタ）をド
ーピングする。ここでは、第３の電極をマスクとして自
己整合的にドーピングして第２の高濃度不純物領域１３
４〜１３６が形成される。ｐ型の不純物元素として典型
的にはボロン（Ｂ）を用いる。第２の高濃度不純物領域
（ｐ＋領域）１３４〜１３６の不純物濃度は２×１０²⁰
〜２×１０²¹／ｃｍ³となるようにし、含有するリン濃
度の１．５〜３倍のボロンを添加して半導体層の導電型
を反転させる。

【００８１】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。その後、図３（Ｂ）に示すよう
に、窒化シリコン膜または酸化窒化シリコン膜から成る
保護絶縁膜１３７をプラズマＣＶＤ法で形成する。そし
て導電型の制御を目的としてそれぞれの半導体層に添加
された不純物元素を活性化する工程を行う。この活性化
工程はファーネスアニール炉を用いる熱アニール法で行
う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜
７００℃、代表的には５００〜５５０℃で行えばよく、
本実施例では５５０℃、４時間の熱処理で活性化処理を
行った。なお、熱アニール法の他に、レーザーアニール
法、またはラピッドサーマルアニール法（ＲＴＡ法）を
適用することができる。また、保護絶縁膜１３７を形成
する前に活性化処理を行っても良い。また、保護絶縁膜
１３７上にプラズマＣＶＤ法により膜厚１５０ｎｍの酸
化窒化シリコン膜を形成した後で活性化処理を行っても
良い。

【００８２】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のリンを含む第１の高濃度不純物領域及び第２の高濃
度不純物領域にゲッタリングされ、主にチャネル形成領
域となる半導体層中のニッケル濃度が低減される。この
ようにして作製したチャネル形成領域を有するＴＦＴは
オフ電流値が下がり、結晶性が良いことから高い電界効
果移動度が得られ、良好な特性を達成することができ
る。

【００８３】さらに、水素化処理を行う。この工程は層
間絶縁膜に含まれる水素により半導体層のダングリング
ボンドを終端する工程である。本実施例では比較的低温
で行うことが可能な水素プラズマを用いて水素化処理を
行った。

【００８４】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。

【００８５】次いで、層間絶縁膜１３８を形成する。層
間絶縁膜１３８は、ポリイミド、アクリルなどの有機絶
縁物材料で形成する。勿論、プラズマＣＶＤ法でＴＥＯ
Ｓ（Tetraethyl Ortho silicate）を用いて形成される
酸化シリコン膜を適用しても良いが、平坦性を高める観
点からは前記有機物材料を用いることが望ましい。

【００８６】次いで、コンタクトホールを形成し、ソー
ス配線またはドレイン配線１３９〜１４７、及び画素電
極１４８を形成する。ここでは、画素電極に反射電極を
用いるため、画素電極１４８の材料としては、Ａｌまた
はＡｇを主成分とする膜、またはそれらの積層膜等の反
射性の優れた材料を用いることが望ましい。なお、ここ
では反射型の表示装置を作製する例を示したが、透過型
の表示装置を作製する場合は、画素電極に透明導電膜を
用いればよい。

【００８７】以上の工程で、ｎチャネル型ＴＦＴ１５
３、１５４とｐチャネル型ＴＦＴ１５１、１５２と含む
駆動回路１４９と、ｐチャネル型ＴＦＴ１５５である画
素ＴＦＴ及び保持容量１５６を含む画素部１５０を同一
基板上に得ることができる。こうして形成された基板を
アクティブマトリクス基板と呼ぶ。

【００８８】画素部１５０の画素ＴＦＴを構成するｐチ
ャネル型ＴＦＴ１５５は、ゲート電極と重なるチャネル
形成領域、ゲート電極の外側にソース領域またはドレイ
ン領域として機能する不純物領域を有している。本実施
例は、このようなｐチャネル型ＴＦＴを画素部１５０の
画素ＴＦＴに用いることでオフ電流値（ＴＦＴがオフ動
作時に流れるドレイン電流）を十分低くすることができ
た。

【００８９】また、画素部１５０の保持容量１５６の一
方の電極として機能する半導体層には、それぞれｐ型を
付与する不純物元素が添加されている。保持容量１５６
は、絶縁膜１３４を誘電体として、電極１２６ｂ、１２
６ｃと、半導体層１３６とで形成している。

【００９０】また、駆動回路１４９において、ロジック
回路部やサンプリング回路部を構成するｐチャネル型Ｔ
ＦＴ１５１、１５２にはチャネル形成領域、ソース領域
またはドレイン領域として機能する不純物領域を有して
いる。

【００９１】駆動回路１４９において、特にロジック回
路部を構成するｎチャネル型ＴＦＴ１５３には高速動作
を重視したＴＦＴ構造とすることが好ましく、チャネル
形成領域、ゲート電極と重なる不純物領域（Gate Overl
apped Drain：ＧＯＬＤ領域）、ゲート電極の外側に形
成される不純物領域（ＬＤＤ領域）とソース領域または
ドレイン領域として機能する不純物領域を有している。

【００９２】本実施例のアクティブマトリクス基板の製
造工程で必要としたマスク数は、５枚であり、一般的な
アクティブマトリクス型の表示装置よりも少ない。即
ち、ＴＦＴ及びＣＭＯＳ回路の製造工程が大幅に簡略化
されており、歩留まりの向上および製造コストの低減が
実現できた。

【００９３】[実施例２]本実施例では、実施例１で作製
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を以下に説明する。
説明には図４を用いる。

【００９４】図４に示す上面図は、画素部、駆動回路、
ＦＰＣ（フレキシブルプリント配線板：Flexible Print
ed Circuit）を貼り付ける外部入力端子、外部入力端子
と各回路の入力部までを接続する配線８１などが形成さ
れたアクティブマトリクス基板と、カラーフィルタなど
が設けられた対向基板８２とがシール材８３を介して貼
り合わされている。

【００９５】ゲート側駆動回路８４と重なるように対向
基板側に遮光層８６ａが設けられ、ソース側駆動回路８
５と重なるように対向基板側に遮光層８６ｂが形成され
ている。また、画素部８７上の対向基板側に設けられた
カラーフィルタ８８は遮光層と、赤色（Ｒ）、緑色
（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応し
て設けられている。実際に表示する際には、赤色（Ｒ）
の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の
３色でカラー表示を形成するが、これら各色の着色層の
配列は任意なものとする。

【００９６】ここでは、カラー化を図るためにカラーフ
ィルタ８８を対向基板に設けているが特に限定されず、
アクティブマトリクス基板を作製する際、アクティブマ
トリクス基板にカラーフィルタを形成してもよい。

【００９７】また、カラーフィルタにおいて隣り合う画
素の間には遮光層が設けられており、表示領域以外の箇
所を遮光している。また、ここでは、駆動回路を覆う領
域にも遮光層８６ａ、８６ｂを設けているが、駆動回路
を覆う領域は、後に液晶表示装置を電子機器の表示部と
して組み込む際、カバーで覆うため、特に遮光層を設け
ない構成としてもよい。また、アクティブマトリクス基
板を作製する際、アクティブマトリクス基板に遮光層を
形成してもよい。

【００９８】また、上記遮光層を設けずに、対向基板と
対向電極の間に、カラーフィルタを構成する着色層を複
数層重ねた積層で遮光するように適宜配置し、表示領域
以外の箇所（各画素電極の間隙）や、駆動回路を遮光し
てもよい。

【００９９】また、外部入力端子にはベースフィルムと
配線から成るＦＰＣ８９が異方性導電性樹脂で貼り合わ
されている。さらに補強板で機械的強度を高めている。

【０１００】また、本実施例は反射型の表示装置である
ので対向基板のみに偏光板（図示しない）を貼りつけ
る。ただし、透過型の表示装置である場合、アクティブ
マトリクス基板と対向基板とに偏光板をそれぞれ貼りつ
ける。

【０１０１】以上のようにして作製される液晶表示装置
は各種電子機器の表示部として用いることができる。

【０１０２】また、上記液晶表示装置におけるブロック
図を図５に示す。なお、図５はアナログ駆動を行うため
の回路構成である。本実施例では、ソース側駆動回路９
０、画素部９１及びゲート側駆動回路９２を有してい
る。なお、本明細書中において、駆動回路とはソース側
処理回路およびゲート側駆動回路を含めた総称である。

【０１０３】ソース側駆動回路９０は、シフトレジスタ
９０ａ、バッファ９０ｂ、サンプリング回路（トランス
ファゲート）９０ｃを設けている。また、ゲート側駆動
回路９２は、シフトレジスタ９２ａ、レベルシフタ９２
ｂ、バッファ９２ｃを設けている。また、必要であれば
サンプリング回路とシフトレジスタとの間にレベルシフ
タ回路を設けてもよい。

【０１０４】また、本実施例において、画素部９１は複
数の画素を含み、その複数の画素に各々ＴＦＴ素子（ｐ
チャネル型ＴＦＴ）が設けられている。

【０１０５】これらソース側駆動回路９０およびゲート
側駆動回路９２はｎチャネル型ＴＦＴとｐチャネル型Ｔ
ＦＴとで形成されるＣＭＯＳ回路を基本単位として形成
されている。

【０１０６】なお、図示していないが、画素部９１を挟
んでゲート側駆動回路９２の反対側にさらにゲート側駆
動回路を設けても良い。

【０１０７】[実施例３]本実施例では実施例１とは異な
るアクティブマトリクス基板の作製方法について図６を
用いて説明する。実施例１では反射型の表示装置を形成
したが、本実施例では、透過型の表示装置を形成し、実
施例１よりもマスク数が１枚増える。

【０１０８】なお、本実施例は層間絶縁膜を形成する工
程までは実施例１と同一であるのでここでは省略する。
ただし、本実施例ではニッケルを用いた結晶質半導体膜
の形成方法に代えて、レーザー光の照射を用いて結晶質
半導体膜を形成した。

【０１０９】実施例１に従って層間絶縁膜を形成した
後、層間絶縁膜上に透明導電膜を８０〜１２０nmの厚さ
で形成し、パターニングすることによって画素電極２０
１を形成する。透明導電膜には酸化インジウム酸化亜鉛
合金（Ｉｎ₂Ｏ₃―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適し
た材料であり、さらに可視光の透過率や導電率を高める
ためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：
Ｇａ）などを好適に用いることができる。

【０１１０】次いで、層間絶縁膜にコンタクトホールを
形成した後、第１の高濃度不純物領域または第２の高濃
度不純物領域とそれぞれ電気的に接続する電極を形成す
る。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と、
膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との
積層膜をパターニングして形成する。

【０１１１】また、画素部においては、第２の高濃度不
純物領域と接する接続電極２０２を形成し、画素電極２
０１と一部重なるようにパターニングする。

【０１１２】以上の工程で、ｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴと含む駆動回路と、ｐチャネル型ＴＦＴ
である画素ＴＦＴ及び保持容量を含む画素部を同一基板
上に得ることができる。

【０１１３】なお、以降の工程は、実施例１または実施
例２に従って作製すれば、反射型の表示装置を得ること
ができる。

【０１１４】[実施例４]本実施例では反射型の表示装置
の画素構造の一例を図７に示し、断面構造を図８に示
す。図７におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図を図
８に示した。

【０１１５】本実施例では保持容量は、第２の半導体層
１００２上の絶縁膜を誘電体として、第２の半導体層１
００２と、容量電極１００５とで形成している。なお、
容量電極１００５は、容量配線１００９と接続されてい
る。また、容量電極１００５は、第１の電極１００４及
びソース配線１００６と同じ絶縁膜上に同時に形成され
る。また、容量配線は、画素電極１０１１、接続電極１
０１０、ゲート配線１００７と同じ絶縁膜上に同時に形
成される。

【０１１６】また、本実施例では、実施例１と同様にし
て画素ＴＦＴがｐチャネル型ＴＦＴで形成され、不純物
領域１０１２、１０１３にはｐ型を付与する不純物元素
が添加されている。なお、１０１２はソース領域、１０
１３はドレイン領域である。また、不純物領域１０１４
にはｎ型を付与する不純物元素が添加されている。な
お、ｎ型を付与する不純物元素に代えて、不純物領域１
０１４にｐ型を付与する不純物元素を添加してもよい。

【０１１７】また、本実施例では、ゲート電極とソース
配線を同時に形成する例を示したが、マスクを１枚増や
し、さらにゲート電極と第１の電極及び容量配線を別の
工程で形成してもよい。即ち、まず、半導体層と重なり
ゲート電極となる部分だけを形成し、ｐ型の不純物元素
を添加し、活性化を行った後、ゲート電極と重ねて第１
の電極を形成する。この際、コンタクトホールの形成を
行うことなく、単なる重ね合わせでゲート電極と第１の
電極とのコンタクトを形成する。また、第１の電極と同
時にソース配線、容量配線を形成する。こうすることに
よって第１の電極及びソース配線の材料として低抵抗な
アルミニウムや銅を用いることが可能となる。また、容
量配線に重なる半導体層にｐ型またはｎ型の不純物元素
を添加して保持容量の増加を図ることができる。

【０１１８】なお、本実施例は実施例１または実施例３
と自由に組み合わせることができる。

【０１１９】［実施例５］本実施例は、本発明を用いて
ＥＬ（エレクトロルミネセンス）表示装置を作製した例
について図９を用い、以下に説明する。なお、本実施例
は、画素部に使用するＴＦＴを全てＰチャネル型ＴＦＴ
で構成したＥＬ表示装置の例である。

【０１２０】同一の絶縁体上に画素部とそれを駆動する
駆動回路を有した発光装置の例（但し封止前の状態）を
図９に示す。なお、駆動回路には基本単位となるＣＭＯ
Ｓ回路を示し、画素部には一つの画素を示す。

【０１２１】図９において、基板７００上に設けられた
スイッチングＴＦＴ６０３は図３（Ｃ）のｐチャネル型
ＴＦＴ１５５を用いて形成される。従って、構造の説明
はｐチャネル型ＴＦＴ１５５の説明を参照すれば良い。

【０１２２】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、三つ形成
されるトリプルゲート構造であっても良い。

【０１２３】また、基板７００上に設けられた駆動回路
はＣＭＯＳ回路を用いて形成される。従って、構造の説
明はｎチャネル型ＴＦＴ１５３とｐチャネル型ＴＦＴ１
５１の説明を参照すれば良い。なお、本実施例ではシン
グルゲート構造としているが、ダブルゲート構造もしく
はトリプルゲート構造であっても良い。

【０１２４】また、配線７０１、７０３はＣＭＯＳ回路
のソース配線、７０２はドレイン配線、７０４はスイッ
チングＴＦＴのソース領域とを電気的に接続するソース
配線、７０５はスイッチングＴＦＴのドレイン領域とを
電気的に接続するドレイン配線として機能する。

【０１２５】なお、電流制御ＴＦＴ６０４は図３のｐチ
ャネル型ＴＦＴ１５１を用いて形成される。従って、構
造の説明はｐチャネル型ＴＦＴ１５１の説明を参照すれ
ば良い。なお、本実施例ではシングルゲート構造として
いるが、ダブルゲート構造もしくはトリプルゲート構造
であっても良い。

【０１２６】また、配線７０６は電流制御ＴＦＴのソー
ス配線（電流供給線に相当する）であり、７０７は電流
制御ＴＦＴの画素電極７１０上に重ねることで画素電極
７１０と電気的に接続する電極である。

【０１２７】なお、７１０は、透明導電膜からなる画素
電極（ＥＬ素子の陽極）である。透明導電膜としては、
酸化インジウムと酸化スズとの化合物、酸化インジウム
と酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化
インジウムを用いることができる。また、前記透明導電
膜にガリウムを添加したものを用いても良い。画素電極
７１０は、上記配線を形成する前に平坦な層間絶縁膜７
１１上に形成する。本実施例においては、樹脂からなる
平坦化膜７１１を用いてＴＦＴによる段差を平坦化する
ことは非常に重要である。後に形成されるＥＬ層は非常
に薄いため、段差が存在することによって発光不良を起
こす場合がある。従って、ＥＬ層をできるだけ平坦面に
形成しうるように画素電極を形成する前に平坦化してお
くことが望ましい。

【０１２８】配線７０１〜７０７を形成後、図９に示す
ようにバンク７１２を形成する。バンク７１２は１００
〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜を
パターニングして形成すれば良い。

【０１２９】なお、バンク７１２は絶縁膜であるため、
成膜時における素子の静電破壊には注意が必要である。
本実施例ではバンク７１２の材料となる絶縁膜中にカー
ボン粒子や金属粒子を添加して抵抗率を下げ、静電気の
発生を抑制する。この際、抵抗率は１×１０⁶〜１×１
０¹²Ωｍ（好ましくは１×１０⁸〜１×１０¹⁰Ωｍ）と
なるようにカーボン粒子や金属粒子の添加量を調節すれ
ば良い。

【０１３０】画素電極７１０の上にはＥＬ層７１３が形
成される。なお、図９では一画素しか図示していない
が、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色
に対応したＥＬ層を作り分けている。また、本実施例で
は蒸着法により低分子系有機ＥＬ材料を形成している。
具体的には、正孔注入層として２０ｎｍ厚の銅フタロシ
アニン（ＣｕＰｃ）膜を設け、その上に発光層として７
０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体
（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌｑ₃に
キナクリドン、ペリレンもしくはＤＣＭ１といった蛍光
色素を添加することで発光色を制御することができる。

【０１３１】但し、以上の例はＥＬ層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、ＥＬ層として一重項励起により発
光する発光材料（シングレット化合物）からなる薄膜、
または三重項励起により発光する発光材料（トリプレッ
ト化合物）からなる薄膜を用いることができる。また、
電荷輸送層や電荷注入層として炭化珪素等の無機材料を
用いることも可能である。これらの有機ＥＬ材料や無機
材料は公知の材料を用いることができる。

【０１３２】次に、ＥＬ層７１３の上には導電膜からな
る陰極７１４が設けられる。本実施例の場合、導電膜と
してアルミニウムとリチウムとの合金膜を用いる。勿
論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）
を用いても良い。陰極材料としては、周期表の１族もし
くは２族に属する元素からなる導電膜もしくはそれらの
元素を添加した導電膜を用いれば良い。

【０１３３】この陰極７１４まで形成された時点でＥＬ
素子７１５が完成する。なお、ここでいうＥＬ素子７１
５は、画素電極（陽極）７１０、ＥＬ層７１３及び陰極
７１４で形成されたコンデンサを指す。

【０１３４】ＥＬ素子７１５を完全に覆うようにしてパ
ッシベーション膜７１６を設けることは有効である。パ
ッシベーション膜７１６としては、炭素膜、窒化珪素膜
もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁
膜を単層もしくは組み合わせた積層で用いる。

【０１３５】この際、カバレッジの良い膜をパッシベー
ション膜として用いることが好ましく、炭素膜、特にＤ
ＬＣ（ダイヤモンドライクカーボン）膜を用いることは
有効である。ＤＬＣ膜は室温から１００℃以下の温度範
囲で成膜可能であるため、耐熱性の低いＥＬ層７１３の
上方にも容易に成膜することができる。また、ＤＬＣ膜
は酸素に対するブロッキング効果が高く、ＥＬ層７１３
の酸化を抑制することが可能である。そのため、この後
に続く封止工程を行う間にＥＬ層７１３が酸化するとい
った問題を防止できる。

【０１３６】また、本実施例では画素部と駆動回路の構
成のみ示しているが、本実施例の製造工程に従えば、そ
の他にも信号分割回路、Ｄ／Ａコンバータ、オペアン
プ、γ補正回路などの論理回路を同一の絶縁体上に形成
可能であり、さらにはメモリやマイクロプロセッサをも
形成しうる。

【０１３７】さらに、ＥＬ素子を保護するための封止
（または封入）工程まで行った後の本実施例のＥＬ発光
装置について図１０を用いて説明する。

【０１３８】図１０（Ａ）は、ＥＬ素子の封止までを行
った状態を示す上面図、図１０（Ｂ）は図１０（Ａ）を
Ａ−Ａ’で切断した断面図である。点線で示された８０
１は画素部、８０２はソース側駆動回路、８０３はゲー
ト側駆動回路である。また、８０４はカバー材、８０５
は第１シール材、８０６は第２シール材である。

【０１３９】なお、８０８はソース側駆動回路８０２及
びゲート側駆動回路８０３に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）８０８からビデオ信号やク
ロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（Ｐ
ＷＢ）が取り付けられていても良い。

【０１４０】次に、断面構造について図１０（Ｂ）を用
いて説明する。基板８００の上方には画素部、ソース側
駆動回路８０９が形成されており、画素部は電流制御Ｔ
ＦＴ７１０とそのドレインに電気的に接続された画素電
極８１１を含む複数の画素により形成される。また、ソ
ース側駆動回路８０９はｎチャネル型ＴＦＴとｐチャネ
ル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成
される。なお、基板８００には偏光板（代表的には円偏
光板）を貼り付けても良い。

【０１４１】また、画素電極８１１の両端にはバンク８
１２が形成され、画素電極８１１上にはＥＬ層８１３お
よびＥＬ素子の陽極８１４が形成される。陽極８１４は
全画素に共通の配線としても機能し、接続配線８１５を
経由してＦＰＣ８１６に電気的に接続されている。さら
に、画素部及びソース側駆動回路８０９に含まれる素子
は全てパッシベーション膜（図示しない）で覆われてい
る。

【０１４２】また、第１シール材８０５によりカバー材
８０４が貼り合わされている。なお、カバー材８０４と
ＥＬ素子との間隔を確保するためにスペーサを設けても
良い。そして、第１シール材８０５の内側には空隙８１
７が形成されている。なお、第１シール材８０５は水分
や酸素を透過しない材料であることが望ましい。さら
に、空隙８１７の内部に吸湿効果をもつ物質や酸化防止
効果をもつ物質を設けることは有効である。

【０１４３】なお、カバー材８０４の表面および裏面に
は保護膜として炭素膜（具体的にはダイヤモンドライク
カーボン膜）を２〜３０ｎｍの厚さに設けると良い。こ
のような炭素膜（ここでは図示しない）は、酸素および
水の侵入を防ぐとともにカバー材８０４の表面を機械的
に保護する役割をもつ。

【０１４４】また、カバー材８０４を接着した後、第１
シール材８０５の露呈面を覆うように第２シール材８０
６を設けている。第２シール材８０６は第１シール材８
０５と同じ材料を用いることができる。

【０１４５】以上のような構造でＥＬ素子を封入するこ
とにより、ＥＬ素子を外部から完全に遮断することがで
き、外部から水分や酸素等のＥＬ層の酸化による劣化を
促す物質が侵入することを防ぐことができる。従って、
信頼性の高いＥＬ表示装置が得られる。

【０１４６】[実施例６]本実施例では実施例５に示した
ＥＬ表示装置の回路構成例を図１１に示す。なお、本実
施例ではデジタル駆動を行うための回路構成を示す。本
実施例では、ソース側駆動回路９０１、画素部９０６及
びゲート側駆動回路９０７を有している。なお、本明細
書中において、駆動回路とはソース側処理回路およびゲ
ート側駆動回路を含めた総称である。

【０１４７】ソース側駆動回路９０１は、シフトレジス
タ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）９０４、
バッファ９０５を設けている。なお、アナログ駆動の場
合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路
（トランスファゲート）を設ければ良い。また、ゲート
側駆動回路９０７は、シフトレジスタ９０８、バッファ
９０９を設けている。

【０１４８】また、本実施例において、画素部９０６は
複数の画素を含み、その複数の画素にＥＬ素子が設けら
れている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴ
のドレインに電気的に接続されていることが好ましい。

【０１４９】これらソース側駆動回路９０１およびゲー
ト側駆動回路９０７は実施例２〜４で得られるｎチャネ
ル型ＴＦＴまたはｐチャネル型ＴＦＴで形成されてい
る。

【０１５０】なお、図示していないが、画素部９０６を
挟んでゲート側駆動回路９０７の反対側にさらにゲート
側駆動回路を設けても良い。この場合、双方は同じ構造
でゲート配線を共有しており、片方が壊れても残った方
からゲート信号を送って画素部を正常に動作させるよう
な構成とする。

【０１５１】また、本実施例は実施例５と組み合わせる
ことが可能である。

【０１５２】［実施例７］本実施例では、実施例５また
は実施例６に記載のＥＬ表示装置の各画素にメモリー素
子（ＳＲＡＭ）を組み込んだ例を示す。図１２に画素１
１０４の拡大図を示す。

【０１５３】図１２において、１１０５はスイッチング
用ＴＦＴである。スイッチング用ＴＦＴ１１０５のゲー
ト電極は、ゲート信号を入力するゲート信号線（Ｇ１〜
Ｇｎ）のうちの１つであるゲート信号線１１０６に接続
されている。スイッチングＴＦＴ１１０５のソース領域
とドレイン領域は、一方が信号を入力するソース信号線
（Ｓ１〜Ｓｎ）のうちの１つであるソース信号線１１０
７に、もう一方がＳＲＡＭ１１０８の入力側に接続され
ている。ＳＲＡＭ１１０８の出力側は電流制御用ＴＦＴ
１１０９のゲート電極に接続されている。

【０１５４】また、電流制御用ＴＦＴ１１０９のソース
領域とドレイン領域は、一方が電流供給線（Ｖ１〜Ｖ
ｎ）の１つである電流供給線１１１０に接続され、もう
一方はＥＬ素子１１１１に接続される。

【０１５５】ＥＬ素子１１１１は陽極と陰極と、陽極と
陰極との間に設けられたＥＬ層とからなる。陽極が電流
制御用ＴＦＴ１１０９のソース領域またはドレイン領域
と接続している場合、言い換えると陽極が画素電極の場
合、陰極は対向電極となる。逆に陰極が電流制御用ＴＦ
Ｔ１１０９のソース領域またはドレイン領域と接続して
いる場合、言い換えると陰極が画素電極の場合、陽極は
対向電極となる。

【０１５６】ＳＲＡＭ１１０８はｐチャネル型ＴＦＴと
ｎチャネル型ＴＦＴを２つずつ有しており、ｐチャネル
型ＴＦＴのソース領域は高電圧側のＶｄｄｈに、ｎチャ
ネル型ＴＦＴのソース領域は低電圧側のＶｓｓに、それ
ぞれ接続されている。１つのｐチャネル型ＴＦＴと１つ
のｎチャネル型ＴＦＴとが対になっており、１つのＳＲ
ＡＭの中にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴと
の対が２組存在することになる。

【０１５７】なお、本実施例のｎチャネル型ＴＦＴの構
造は実施例１で形成されるｎチャネル型ＴＦＴとほぼ同
じであるので、ここでは詳細な説明を省略する。また、
ｐチャネル型ＴＦＴの構造も実施例１で形成されるｐチ
ャネル型ＴＦＴとほぼ同じであるので、同様に省略す
る。

【０１５８】また、対になったｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴは、そのドレイン領域が互いに接続さ
れている。また対になったｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴは、そのゲート電極が互いに接続されてい
る。そして互いに、一方の対になっているｐチャネル型
ＴＦＴ及びｎチャネル型ＴＦＴのドレイン領域が、他の
一方の対になっているｐチャネル型ＴＦＴ及びｎチャネ
ル型ＴＦＴのゲート電極と同じ電位に保たれている。

【０１５９】そして一方の対になっているｐチャネル型
及びｎチャネル型ＴＦＴのドレイン領域は入力の信号
（Ｖｉｎ）が入る入力側であり、もう一方の対になって
いるｐチャネル型及びｎチャネル型ＴＦＴのドレイン領
域は出力の信号（Ｖｏｕｔ）が出力される出力側であ
る。

【０１６０】ＳＲＡＭはＶｉｎを保持し、Ｖｉｎを反転
させた信号であるＶｏｕｔを出力するように設計されて
いる。つまり、ＶｉｎがＨｉだとＶｏｕｔはＶｓｓ相当
のＬｏの信号となり、ＶｉｎがＬｏだとＶｏｕｔはＶｄ
ｄｈ相当のＨｉの信号となる。

【０１６１】なお、本実施例で示すように、ＳＲＡＭが
画素１１０４に一つ設けられている場合には、画素中の
メモリーデータが保持されているため外部回路の大半を
止めた状態で静止画を表示することが可能である。これ
により、低消費電力化を実現することができる。

【０１６２】また、画素に複数のＳＲＡＭを設けること
も可能であり、ＳＲＡＭを複数設けた場合には、複数の
データを保持することができるので、時間階調による階
調表示を可能にする。

【０１６３】なお、本実施例の構成は、実施例１〜実施
例６のいずれの構成とも自由に組み合わせて実施するこ
とが可能である。

【０１６４】［実施例８］実施例５で示すＥＬ表示装置
を用いた電子装置の一例を図１３を用いて説明する。図
１３の表示装置は、基板上に形成されたＴＦＴによって
画素１２２０から成る画素部１２２１、画素部の駆動に
用いるデータ信号側駆動回路１２１５、ゲート信号側駆
動回路１２１４が形成されている。データ信号側駆動回
路１２１５はデジタル駆動の例を示しているが、シフト
レジスタ１２１６、ラッチ回路１２１７、１２１８、バ
ッファ回路１２１９から成っている。また、ゲート信号
側駆動回路１２１４であり、シフトレジスタ、バッファ
等（いずれも図示せず）を有している。

【０１６５】画素部１２２１は、ＶＧＡの場合には６４
０×４８０（横×縦）の画素を有し、図９または図１０
で説明したように、各画素にはスイッチング用ＴＦＴお
よび電流制御用ＴＦＴが配置されている。ＥＬ素子の動
作は、ゲート配線が選択されるとスイッチング用ＴＦＴ
のゲートが開き、ソース配線のデータ信号がコンデンサ
に蓄積され、電流制御用ＴＦＴのゲートが開く。つま
り、ソース配線から入力されるデータ信号により電流制
御用ＴＦＴに電流が流れＥＬ素子が発光する。

【０１６６】図１３で示すシステムブロック図は、ＰＤ
Ａなどの携帯型情報端末の形態を示すものである。実施
例１で示す表示装置には画素部１２２１、ゲート信号側
駆動回路１２１４、データ信号側駆動回路１２１５が形
成されている。

【０１６７】この表示装置に接続する外部回路の構成
は、安定化電源と高速高精度のオペアンプからなる電源
回路１２０１、ＵＳＢ端子などを備えた外部インターフ
ェイスポート１２０２、ＣＰＵ１２０３、入力手段とし
て用いるペン入力タブレット１２１０及び検出回路１２
１１、クロック信号発振器１２１２、コントロール回路
１２１３などから成っている。

【０１６８】ＣＰＵ１２０３は映像信号処理回路１２０
４やペン入力タブレット１２１０からの信号を入力する
タブレットインターフェイス１２０５などが内蔵されて
いる。また、ＶＲＡＭ１２０６、ＤＲＡＭ１２０７、フ
ラッシュメモリ１２０８及びメモリーカード１２０９が
接続されている。ＣＰＵ１２０３で処理された情報は、
映像信号（データ信号）として映像信号処理回路１２０
４からコントロール回路１２１３に出力する。コントロ
ール回路１２１３は、映像信号とクロックを、データ信
号側駆動回路１２１５とゲート信号側駆動回路１２１４
のそれぞれのタイミング仕様に変換する機能を持ってい
る。

【０１６９】具体的には、映像信号を表示装置の各画素
に対応したデータに振り分ける機能と、外部から入力さ
れる水平同期信号及び垂直同期信号を、駆動回路のスタ
ート信号及び内蔵電源回路の交流化のタイミング制御信
号に変換する機能を持っている。

【０１７０】ＰＤＡなどの携帯型情報端末はＡＣコンセ
ントに接続しなくても、充電型のバッテリーを電源とし
て屋外や電車の中などでも長時間使用できることが望ま
れている。また、このような電子装置は持ち運び易さを
重点において、軽量化と小型化が同時に要求されてい
る。電子装置の重量の大半を占めるバッテリーは容量を
大きくすると重量増加してしまう。従って、このような
電子装置の消費電力を低減するために、バックライトの
点灯時間を制御したり、スタンバイモードを設定したり
といった、ソフトウエア面からの対策も施す必要があ
る。

【０１７１】例えば、ＣＰＵ１２０３に対して一定時間
ペン入力タブレット１２１０からの入力信号がタブレッ
トインターフェイス１２０５に入らない場合、スタンバ
イモードとなり、図１３において点線で囲んだ部分の動
作を同期させて停止させる。表示装置ではＥＬ素子の発
光強度を減衰させるか、映像の表示そのものを止める。
または、各画素にメモリーを備えておき、静止画像の表
示モードに切り替えるなどの処置をとる。こうして、電
子装置の消費電力を低減させる。

【０１７２】また、静止画像を表示するにはＣＰＵ１２
０３の映像信号処理回路１２０４、ＶＲＡＭ１２０６の
などの機能を停止させ、消費電力の低減を図ることがで
きる。図１３では動作をおこなう部分を点線で表示して
ある。また、コントーロラ１２１３は、ＩＣチップを用
い、ＣＯＧ法で素子基板に装着してもよいし、表示装置
内部に一体形成してもよい。

【０１７３】また、本実施例は、実施例６または実施例
７と自由に組み合わせることが可能である。

【０１７４】［実施例９］上記各実施例１乃至８のいず
れか一を実施して形成された半導体装置は様々な電気光
学装置（アクティブマトリクス型液晶ディスプレイ、ア
クティブマトリクス型ＥＬディスプレイ、アクティブマ
トリクス型ＥＣディスプレイ）に用いることができる。
即ち、それら電気光学装置を表示部に組み込んだ電子機
器全てに本願発明を実施できる。

【０１７５】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター、ヘッドマウント
ディスプレイ（ゴーグル型ディスプレイ）、カーナビゲ
ーション、カーステレオ、パーソナルコンピュータ、携
帯情報端末（モバイルコンピュータ、携帯電話または電
子書籍等）などが挙げられる。それらの一例を図１４、
図１５及び図１６に示す。

【０１７６】図１４（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。

【０１７７】図１４（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。

【０１７８】図１４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。

【０１７９】図１４（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。

【０１８０】図１４（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。

【０１８１】図１４（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２に適用することができる。

【０１８２】図１５（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の駆動回路に適用することがで
きる。

【０１８３】図１５（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の駆動回路に適用することができる。

【０１８４】なお、図１５（Ｃ）は、図１５（Ａ）及び
図１５（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１５（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１８５】また、図１５（Ｄ）は、図１５（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１５（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１８６】ただし、図１５に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬ表示装置での適用
例は図示していない。

【０１８７】図１６（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を表示部２９０４に適用することが
できる。

【０１８８】図１６（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。

【０１８９】図１６（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

【０１９０】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜８のどの
ような組み合わせからなる構成を用いても実現すること
ができる。

【０１９１】

【発明の効果】本発明の製造工程で必要としたマスク数
は、反射型のもので５枚、透過型のもので６枚でアクテ
ィブマトリクス基板を作製でき、一般的なアクティブマ
トリクス型の表示装置よりも少ない。即ち、ＴＦＴ及び
ＣＭＯＳ回路の製造工程が大幅に簡略化されており、歩
留まりの向上および製造コストの低減が実現できる。

【０１９２】また、本発明は、画素ＴＦＴをｐチャネル
型ＴＦＴとすることでオフ電流値（ＴＦＴがオフ動作時
に流れるドレイン電流）を十分低くすることができた。

【図面の簡単な説明】

【図１】ＡＭ−ＬＣＤの作製工程を示す図。

【図２】ＡＭ−ＬＣＤの作製工程を示す図。

【図３】ＡＭ−ＬＣＤの作製工程を示す図。

【図４】アクティブマトリクス型液晶表示装置の上
面図。

【図５】アクティブマトリクス型液晶表示装置のブ
ロック回路図。

【図６】アクティブマトリクス型液晶表示装置の断
面図。

【図７】画素部の上面図。

【図８】画素の断面図。

【図９】アクティブマトリクス型ＥＬ表示装置の断
面図。

【図１０】アクティブマトリクス型ＥＬ表示装置の構
成を示す図。

【図１１】ＥＬ表示装置のブロック回路図。

【図１２】ＥＬ表示装置の画素部を示す図。

【図１３】表示装置を内蔵する電子装置のシステムブ
ロック図。

【図１４】電子機器の一例を示す図。

【図１５】電子機器の一例を示す図。

【図１６】電子機器の一例を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１６Ａ６１７ＬＦターム(参考） 2H092 JA24 JA28 JA37 JA38 JA40 JA41 JA42 JB01 JB43 JB56 MA17 MA27 NA21 NA26 NA29 5C058 AA08 AB06 BA35 5F048 AA07 AA09 AB03 AB10 AC04 BA16 BB01 BB09 BB12 BB14 BC06 5F110 AA06 AA09 AA16 BB02 BB04 BB07 BB10 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE27 EE44 EE45 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG25 GG32 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL02 HL04 HL06 HL07 HL11 HM15 NN02 NN23 NN27 NN35 NN72 PP01 PP03 PP10 PP34 PP35 QQ04 QQ11 QQ25 QQ28

Claims

【特許請求の範囲】

【請求項１】同一の絶縁表面上に画素部及び駆動回路を
含む半導体装置において、前記画素部の画素電極に接続するＴＦＴはｐチャネル型
ＴＦＴで形成し、前記駆動回路はｎチャネル型ＴＦＴ及びｐチャネル型Ｔ
ＦＴで形成することを特徴とする半導体装置。
【請求項２】請求項１において、前記ｎチャネル型ＴＦ
Ｔのゲート電極は、第１の幅を有する第１の導電層を下
層とし、前記第１の幅より狭い第２の幅を有する第２の
導電層を上層とする積層構造を有することを特徴とする
半導体装置。
【請求項３】請求項２において、前記ｎチャネル型ＴＦ
Ｔの半導体層は、前記第２の導電層と重なるチャネル形
成領域と、前記第１の導電層と一部重なる低濃度不純物
領域と、第１の高濃度不純物領域からなるソース領域及
びドレイン領域とを有していることを特徴とする半導体
装置。
【請求項４】請求項１乃至３のいずれか一において、前
記ｐチャネル型ＴＦＴのゲート電極は、第１の導電層を
下層とし、前記第１の導電層と同じ幅を有する第２の導
電層を上層とする積層構造を有することを特徴とする半
導体装置。
【請求項５】請求項４において、前記ｐチャネル型ＴＦ
Ｔの半導体層は、前記第１の導電層及び前記第２の導電
層と重なるチャネル形成領域と、第２の高濃度不純物領
域からなるソース領域及びドレイン領域とを有している
ことを特徴とする半導体装置。
【請求項６】請求項１乃至５のいずれか一に記載された
半導体装置とは、液晶表示装置であることを特徴とする
半導体装置。
【請求項７】請求項１乃至５のいずれか一に記載された
半導体装置とは、ＥＬ表示装置であることを特徴とする
半導体装置。
【請求項８】請求項１乃至７のいずれか一に記載された
半導体装置とは、ビデオカメラ、デジタルカメラ、プロ
ジェクター、ゴーグル型ディスプレイ、カーナビゲーシ
ョン、パーソナルコンピュータ、携帯型情報端末、デジ
タルビデオディスクプレーヤー、または電子遊技機器で
あることを特徴とする半導体装置。
【請求項９】同一の絶縁表面上に画素部及び駆動回路を
含む半導体装置の作製方法において、絶縁表面上に半導体層を形成する第１の工程と、前記半導体層上に絶縁膜を形成する第２の工程と、前記絶縁膜上に、第１の幅を有する第１の導電層と、第
２の導電層との積層からなる第１の電極を形成する第３
の工程と、前記第１の電極をマスクとして、前記半導体層にｎ型を
付与する不純物元素を添加して第１の高濃度不純物領域
を形成する第４の工程と、前記第２の導電層をエッチングして、前記第１の幅を有
する第１の導電層と、第２の幅を有する第２の導電層と
の積層からなる第２の電極を形成する第５の工程と、前記第２の導電層をマスクとして、前記半導体層にｎ型
を付与する不純物元素を添加して低濃度不純物領域を形
成する第６の工程と、駆動回路の一部を覆うマスクを形成した後、前記第１の
導電層を選択的にエッチングして、前記第２の導電層と
同じ幅を有する第１の導電層と、前記第２の導電層との
積層からなる第３の電極を画素部に形成する第７の工程
と、画素部の半導体層にｐ型を付与する不純物元素を選択的
に添加して第２の高濃度不純物領域を形成する第８の工
程と、を有することを特徴とする半導体装置の作製方
法。
【請求項１０】請求項９において、前記第７の工程で形
成したマスクは、駆動回路のｎチャネル型ＴＦＴの活性
層となる半導体層を覆うことを特徴とする半導体装置の
作製方法。
【請求項１１】請求項９または請求項１０において、前
記第７の工程で形成したマスクと前記第８の工程で用い
たマスクは同一であることを特徴とする半導体装置の作
製方法。
【請求項１２】請求項９乃至１１のいずれか一におい
て、前記第８の工程で駆動回路のｐチャネル型ＴＦＴの
活性層となる半導体層の一部にｐ型を付与する不純物元
素を添加することを特徴とする半導体装置の作製方法。
【請求項１３】請求項９乃至１２のいずれか一におい
て、前記第３の工程は、前記絶縁膜上に、第１の導電膜
と第２の導電膜を積層形成した後、前記第１の導電膜に
第１のエッチング処理を行って第２の導電層を形成し、
前記第２の導電膜に第２のエッチング処理を行って第１
の導電層を形成して、第１の幅を有する第１の導電層
と、第２の導電層との積層からなる第１の電極を形成し
たことを特徴とする半導体装置の作製方法。