JP2002140124A - 基準電圧回路 - Google Patents
基準電圧回路Info
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- JP2002140124A JP2002140124A JP2000331251A JP2000331251A JP2002140124A JP 2002140124 A JP2002140124 A JP 2002140124A JP 2000331251 A JP2000331251 A JP 2000331251A JP 2000331251 A JP2000331251 A JP 2000331251A JP 2002140124 A JP2002140124 A JP 2002140124A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 簡易な構成であっても、電源電圧の変動によ
る影響を受けずに所望の基準電圧を得ることができる基
準電圧回路の提供。 【解決手段】 デプレッション型のPMOSトランジス
タQ1とエンハンスメント型のPMOSトランジスタQ
2とが、電源ライン1、2間に直列に接続されている。
PMOSトランジスタQ1は、そのゲート電極がP型不
純物を含んだポリシリコンで形成されるとともにそのソ
ース電極と接続されている。PMOSトランジスタQ2
は、そのゲート電極がN型不純物を含んだポリシリコン
で形成されるとともにそのドレイン電極に接続されてい
る。そして、PMOSトランジスタQ1のしきい値電圧
とPMOSトランジスタQ2のしきい値電圧との差に応
じた電圧を、両MOSトランジスタの共通接続部に基準
電圧として発生するようになっている。
る影響を受けずに所望の基準電圧を得ることができる基
準電圧回路の提供。 【解決手段】 デプレッション型のPMOSトランジス
タQ1とエンハンスメント型のPMOSトランジスタQ
2とが、電源ライン1、2間に直列に接続されている。
PMOSトランジスタQ1は、そのゲート電極がP型不
純物を含んだポリシリコンで形成されるとともにそのソ
ース電極と接続されている。PMOSトランジスタQ2
は、そのゲート電極がN型不純物を含んだポリシリコン
で形成されるとともにそのドレイン電極に接続されてい
る。そして、PMOSトランジスタQ1のしきい値電圧
とPMOSトランジスタQ2のしきい値電圧との差に応
じた電圧を、両MOSトランジスタの共通接続部に基準
電圧として発生するようになっている。
Description
【0001】
【発明の属する技術分野】本発明は、電源電圧が変動し
ても一定の大きさの基準電圧を発生する基準電圧回路に
関し、例えば演算増幅器の定電流源トランジスタのバイ
アス電圧などとして利用されるものである。
ても一定の大きさの基準電圧を発生する基準電圧回路に
関し、例えば演算増幅器の定電流源トランジスタのバイ
アス電圧などとして利用されるものである。
【0002】
【従来の技術】従来、この種の基準電圧回路としては、
例えば、実公昭62−16682号公報に記載の基準電
圧源、特公昭59−41203号公報に記載の基準電圧
回路などが知られている。
例えば、実公昭62−16682号公報に記載の基準電
圧源、特公昭59−41203号公報に記載の基準電圧
回路などが知られている。
【0003】
【発明が解決しようとする課題】しかし、上記の従来回
路は、例えば4つというように多数のMOSトランジス
タから構成されているので、その構成が複雑になるとい
う不都合があった。このため、簡易な構成であっても所
望の基準電圧が得られる基準電圧回路の出現が望まれて
いた。
路は、例えば4つというように多数のMOSトランジス
タから構成されているので、その構成が複雑になるとい
う不都合があった。このため、簡易な構成であっても所
望の基準電圧が得られる基準電圧回路の出現が望まれて
いた。
【0004】そこで、本発明の目的は、簡易な構成であ
っても、電源電圧の変動による影響を受けずに所望の基
準電圧を得ることができる基準電圧回路を提供すること
にある。
っても、電源電圧の変動による影響を受けずに所望の基
準電圧を得ることができる基準電圧回路を提供すること
にある。
【0005】
【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項1〜請求項4に記載
の発明は以下のように構成した。
明の目的を達成するために、請求項1〜請求項4に記載
の発明は以下のように構成した。
【0006】すなわち、請求項1に記載の発明は、デプ
レッション型の第1のPMOSトランジスタとエンハン
スメント型の第2のPMOSトランジスタとを直列に接
続し、前記第1のPMOSトランジスタのゲート電極
は、P型不純物を含んだポリシリコンで形成するととも
にそのソース電極と接続し、前記第2のPMOSトラン
ジスタのゲート電極は、N型不純物を含んだポリシリコ
ンで形成するとともにそのドレイン電極と接続し、前記
第2のPMOSトランジスタのしきい値電圧と前記第1
のPMOSトランジスタのしきい値電圧との差に応じた
電圧を、前記両MOSトランジスタの共通接続部に基準
電圧として発生するようにしたことを特徴とするもので
ある。
レッション型の第1のPMOSトランジスタとエンハン
スメント型の第2のPMOSトランジスタとを直列に接
続し、前記第1のPMOSトランジスタのゲート電極
は、P型不純物を含んだポリシリコンで形成するととも
にそのソース電極と接続し、前記第2のPMOSトラン
ジスタのゲート電極は、N型不純物を含んだポリシリコ
ンで形成するとともにそのドレイン電極と接続し、前記
第2のPMOSトランジスタのしきい値電圧と前記第1
のPMOSトランジスタのしきい値電圧との差に応じた
電圧を、前記両MOSトランジスタの共通接続部に基準
電圧として発生するようにしたことを特徴とするもので
ある。
【0007】このような構成によれば、基準電圧とし
て、第2のPMOSトランジスタのしきい値電圧と第1
のPMOSトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧VDDの変
動による影響を受けない。
て、第2のPMOSトランジスタのしきい値電圧と第1
のPMOSトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧VDDの変
動による影響を受けない。
【0008】また、請求項2に記載の発明は、エンハン
スメント型の第1のPMOSトランジスタとデプレッシ
ョン型の第2のPMOSトランジスタとを直列に接続
し、前記第1のPMOSトランジスタのゲート電極は、
N型不純物を含んだポリシリコンで形成するとともにそ
のドレイン電極と接続し、前記第2のPMOSトランジ
スタのゲート電極は、P型不純物を含んだポリシリコン
で形成するとともにそのソース電極と接続し、前記第1
のPMOSトランジスタのしきい値電圧と前記第2のP
MOSトランジスタのしきい値電圧との差に応じた電圧
を、前記両MOSトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
スメント型の第1のPMOSトランジスタとデプレッシ
ョン型の第2のPMOSトランジスタとを直列に接続
し、前記第1のPMOSトランジスタのゲート電極は、
N型不純物を含んだポリシリコンで形成するとともにそ
のドレイン電極と接続し、前記第2のPMOSトランジ
スタのゲート電極は、P型不純物を含んだポリシリコン
で形成するとともにそのソース電極と接続し、前記第1
のPMOSトランジスタのしきい値電圧と前記第2のP
MOSトランジスタのしきい値電圧との差に応じた電圧
を、前記両MOSトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
【0009】このような構成によれば、基準電圧とし
て、第1のPMOSトランジスタのしきい値電圧と第2
のPMOSトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧VSSの変
動による影響を受けない。
て、第1のPMOSトランジスタのしきい値電圧と第2
のPMOSトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧VSSの変
動による影響を受けない。
【0010】さらに、請求項3に記載の発明は、デプレ
ッション型の第1のNMOSトランジスタとエンハンス
メント型の第2のNMOSトランジスタとを直列に接続
し、前記第1のNMOSトランジスタのゲート電極は、
N型不純物を含んだポリシリコンで形成するとともにそ
のソース電極と接続し、前記第2のNMOSトランジス
タのゲート電極は、P型不純物を含んだポリシリコンで
形成するとともにそのドレイン電極と接続し、前記第2
のNMOSトランジスタのしきい値電圧と前記第1のN
MOSトランジスタのしきい値電圧との差に応じた電圧
を、前記両MOSトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
ッション型の第1のNMOSトランジスタとエンハンス
メント型の第2のNMOSトランジスタとを直列に接続
し、前記第1のNMOSトランジスタのゲート電極は、
N型不純物を含んだポリシリコンで形成するとともにそ
のソース電極と接続し、前記第2のNMOSトランジス
タのゲート電極は、P型不純物を含んだポリシリコンで
形成するとともにそのドレイン電極と接続し、前記第2
のNMOSトランジスタのしきい値電圧と前記第1のN
MOSトランジスタのしきい値電圧との差に応じた電圧
を、前記両MOSトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
【0011】このような構成によれば、基準電圧とし
て、第2のNMOSトランジスタのしきい値電圧と第1
のNMOSトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧VDDの変
動による影響を受けない。
て、第2のNMOSトランジスタのしきい値電圧と第1
のNMOSトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧VDDの変
動による影響を受けない。
【0012】また、請求項4に記載の発明は、エンハン
スメント型の第1のNMOSトランジスタとデプレッシ
ョン型の第2のNMOSトランジスタとを直列に接続
し、前記第1のNMOSトランジスタのゲート電極は、
P型不純物を含んだポリシリコンで形成するとともにそ
のドレイン電極と接続し、前記第2のNMOSトランジ
スタのゲート電極は、N型不純物を含んだポリシリコン
で形成するとともにそのソース電極と接続し、前記第1
のNMOSトランジスタのしきい値電圧と前記第2のN
MOSトランジスタのしきい値電圧との差に応じた電圧
を、前記両MOSトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
スメント型の第1のNMOSトランジスタとデプレッシ
ョン型の第2のNMOSトランジスタとを直列に接続
し、前記第1のNMOSトランジスタのゲート電極は、
P型不純物を含んだポリシリコンで形成するとともにそ
のドレイン電極と接続し、前記第2のNMOSトランジ
スタのゲート電極は、N型不純物を含んだポリシリコン
で形成するとともにそのソース電極と接続し、前記第1
のNMOSトランジスタのしきい値電圧と前記第2のN
MOSトランジスタのしきい値電圧との差に応じた電圧
を、前記両MOSトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
【0013】このような構成によれば、基準電圧とし
て、第1のNMOSトランジスタのしきい値電圧と第2
のNMOSトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧VSSの変
動による影響を受けない。
て、第1のNMOSトランジスタのしきい値電圧と第2
のNMOSトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧VSSの変
動による影響を受けない。
【0014】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【0015】図1は、本発明の基準電圧回路の第1実施
形態の回路の構成を示す回路図である。
形態の回路の構成を示す回路図である。
【0016】第1実施形態にかかる基準電圧回路は、図
1に示すように、デプレッション型のPMOSトランジ
スタQ1と、エンハンスメント型のPMOSトランジス
タQ2とが直列に接続され、この直列回路が電源ライン
1と電源ライン2との間に接続され、PMOSトランジ
スタQ2のしきい値電圧Vtp2とPMOSトランジス
タQ1のしきい値電圧Vtp1との差(Vtp2−Vt
p1)に応じた電圧を基準電圧Vrefとして発生さ
せ、この発生させた基準電圧Vrefを出力端子3から
取り出すようにしたものである。
1に示すように、デプレッション型のPMOSトランジ
スタQ1と、エンハンスメント型のPMOSトランジス
タQ2とが直列に接続され、この直列回路が電源ライン
1と電源ライン2との間に接続され、PMOSトランジ
スタQ2のしきい値電圧Vtp2とPMOSトランジス
タQ1のしきい値電圧Vtp1との差(Vtp2−Vt
p1)に応じた電圧を基準電圧Vrefとして発生さ
せ、この発生させた基準電圧Vrefを出力端子3から
取り出すようにしたものである。
【0017】さらに具体的に説明すると、PMOSトラ
ンジスタQ1は、そのゲート電極とそのソース電極とが
共通接続されてその共通接続部が電源ライン1に接続さ
れるとともに、そのドレイン電極がPMOSトランジス
タQ2のソース電極と出力端子3に接続されている。P
MOSトランジスタQ2は、そのゲート電極とそのドレ
イン電極とが共通接続されてその共通接続部が電源ライ
ン2に接続され、そのソース電極が出力端子3に接続さ
れている。また、電源ライン1には正の電源電圧VDD
が供給され、電源ライン2には負の電源電圧VSSが供
給されるようになっている。
ンジスタQ1は、そのゲート電極とそのソース電極とが
共通接続されてその共通接続部が電源ライン1に接続さ
れるとともに、そのドレイン電極がPMOSトランジス
タQ2のソース電極と出力端子3に接続されている。P
MOSトランジスタQ2は、そのゲート電極とそのドレ
イン電極とが共通接続されてその共通接続部が電源ライ
ン2に接続され、そのソース電極が出力端子3に接続さ
れている。また、電源ライン1には正の電源電圧VDD
が供給され、電源ライン2には負の電源電圧VSSが供
給されるようになっている。
【0018】次に、PMOSトランジスタQ1、Q2の
構造の一例について、図2を参照して説明する。
構造の一例について、図2を参照して説明する。
【0019】PMOSトランジスタQ1、Q2は、図2
に示すように、P- 基板11上にそれぞれ形成されてい
る。より具体的には、P- 基板11中にN- ウェル1
2、13がそれぞれ形成され、そのN- ウェル12、1
3内に形成されている。
に示すように、P- 基板11上にそれぞれ形成されてい
る。より具体的には、P- 基板11中にN- ウェル1
2、13がそれぞれ形成され、そのN- ウェル12、1
3内に形成されている。
【0020】N- ウェル12内には、PMOSトランジ
スタQ1の基板端子14と接続されるN+ 拡散層15
と、そのソース端子16と接続されるP+ 拡散層17
と、そのドレイン端子18と接続されるP+ 拡散層19
とが、それぞれ形成されている。N- ウェル12上の所
定位置には、酸化シリコンからなる絶縁膜20が形成さ
れ、その絶縁膜20内にはPMOSトランジスタQ1の
ゲート電極21が形成されている。ゲート電極21は、
P型不純物を含んだポリシリコンで形成され、その極性
がP+ となっている。
スタQ1の基板端子14と接続されるN+ 拡散層15
と、そのソース端子16と接続されるP+ 拡散層17
と、そのドレイン端子18と接続されるP+ 拡散層19
とが、それぞれ形成されている。N- ウェル12上の所
定位置には、酸化シリコンからなる絶縁膜20が形成さ
れ、その絶縁膜20内にはPMOSトランジスタQ1の
ゲート電極21が形成されている。ゲート電極21は、
P型不純物を含んだポリシリコンで形成され、その極性
がP+ となっている。
【0021】N- ウェル13内には、PMOSトランジ
スタQ2の基板端子24と接続されるN+ 拡散層25
と、そのソース端子26と接続されるP+ 拡散層27
と、そのドレイン端子28と接続されるP+ 拡散層29
とが、それぞれ形成されている。N- ウェル13上の所
定位置には、酸化シリコンからなる絶縁膜30が形成さ
れ、その絶縁膜30内にはPMOSトランジスタQ2の
ゲート電極31が形成されている。ゲート電極31は、
N型不純物を含んだポリシリコンで形成され、その極性
がN+ となっている。
スタQ2の基板端子24と接続されるN+ 拡散層25
と、そのソース端子26と接続されるP+ 拡散層27
と、そのドレイン端子28と接続されるP+ 拡散層29
とが、それぞれ形成されている。N- ウェル13上の所
定位置には、酸化シリコンからなる絶縁膜30が形成さ
れ、その絶縁膜30内にはPMOSトランジスタQ2の
ゲート電極31が形成されている。ゲート電極31は、
N型不純物を含んだポリシリコンで形成され、その極性
がN+ となっている。
【0022】このような構造からなるPMOSトランジ
スタQ1、Q2では、PMOSトランジスタQ1をデプ
レッション型のトランジスタ、PMOSトランジスタQ
2をエンハンスメント型のトランジスタとなるようにし
ているが、PMOSトランジスタQ1がデプレッション
型のトランジスタになる理由について説明する。
スタQ1、Q2では、PMOSトランジスタQ1をデプ
レッション型のトランジスタ、PMOSトランジスタQ
2をエンハンスメント型のトランジスタとなるようにし
ているが、PMOSトランジスタQ1がデプレッション
型のトランジスタになる理由について説明する。
【0023】PMOSトランジスタQ1のしきい値電圧
Vtp1は、PMOSトランジスタQ2のしきい値電圧
Vtp1よりも低くすることができる。これは、PMO
SトランジスタQ1、Q2のゲート電極の極性が異なる
ことにより、ゲート電極の仕事関数φM が変わり、これ
によりしきい値電圧が変わることによる。ゲート電極の
極性がP+ の方がゲート電極の仕事関数が高くなる。ま
た、仕事関数φM そのものは、ゲート電極への不純物濃
度により調整することが可能である。
Vtp1は、PMOSトランジスタQ2のしきい値電圧
Vtp1よりも低くすることができる。これは、PMO
SトランジスタQ1、Q2のゲート電極の極性が異なる
ことにより、ゲート電極の仕事関数φM が変わり、これ
によりしきい値電圧が変わることによる。ゲート電極の
極性がP+ の方がゲート電極の仕事関数が高くなる。ま
た、仕事関数φM そのものは、ゲート電極への不純物濃
度により調整することが可能である。
【0024】従って、ゲート電極への不純物濃度やウェ
ルへの濃度を調整すれば、ゲート電極の仕事関数φM と
シリコン基板の仕事関数φS を変えることができ、PM
OSトランジスタQ1をデプレッション型のトランジス
タ、すなわち、そのしきい値電圧Vtp1を、Vtp1
<0とすることが可能である。
ルへの濃度を調整すれば、ゲート電極の仕事関数φM と
シリコン基板の仕事関数φS を変えることができ、PM
OSトランジスタQ1をデプレッション型のトランジス
タ、すなわち、そのしきい値電圧Vtp1を、Vtp1
<0とすることが可能である。
【0025】次に、PMOSトランジスタQ1のしきい
値電圧Vtp1が、PMOSトランジスタQ2のしきい
値電圧Vtp2よりも低くなる理由について詳述する。
値電圧Vtp1が、PMOSトランジスタQ2のしきい
値電圧Vtp2よりも低くなる理由について詳述する。
【0026】PMOSトランジスタのしきい値電圧Vt
pは、一般に以下に示す(1)式により決定される。
pは、一般に以下に示す(1)式により決定される。
【0027】 Vtp=−{2φF +φM −φS −(QB /C0 )−(QSS/C0 )} …( 1) ただし、(1)式中において、φF はシリコン基板のフ
ェルミ順位、φM はゲート電極の仕事関数、φS はシリ
コン基板の仕事関数、QB はシリコンの表面の電荷量、
QSSはシリコンと酸化膜との界面電荷量、C0 はゲート
の単位面積あたりの容量である。
ェルミ順位、φM はゲート電極の仕事関数、φS はシリ
コン基板の仕事関数、QB はシリコンの表面の電荷量、
QSSはシリコンと酸化膜との界面電荷量、C0 はゲート
の単位面積あたりの容量である。
【0028】(1)式において、ゲート電極の仕事関数
φM はそのゲート電極の材料により一義的に決定され
る。また、シリコン基板の仕事関数φS も、不純物分布
が一定ならば一義的に決定される。
φM はそのゲート電極の材料により一義的に決定され
る。また、シリコン基板の仕事関数φS も、不純物分布
が一定ならば一義的に決定される。
【0029】従って、ゲート電極をポリシリコンで形成
する場合には、ゲート電極への不純物濃度を変えると、
ゲート電極の仕事関数φM が変わる。ゲート電極の極性
がP + のポリシリコンゲート電極の仕事関数φMPと、そ
の極性がN+ のポリシリコンゲート電極の仕事関数φMN
と比較した場合、ゲート電極の極性をP+ とした方が仕
事関数は大きくなる。
する場合には、ゲート電極への不純物濃度を変えると、
ゲート電極の仕事関数φM が変わる。ゲート電極の極性
がP + のポリシリコンゲート電極の仕事関数φMPと、そ
の極性がN+ のポリシリコンゲート電極の仕事関数φMN
と比較した場合、ゲート電極の極性をP+ とした方が仕
事関数は大きくなる。
【0030】すなわち、ゲート電極の仕事関数φMPとゲ
ート電極の仕事関数φMNの間には、次の(2)式の関係
が成り立つ。
ート電極の仕事関数φMNの間には、次の(2)式の関係
が成り立つ。
【0031】 φMP−φMN>0 …(2) この結果、PMOSトランジスタQ1のしきい値電圧V
tp1と、PMOSトランジスタQ2のしきい値電圧V
tp2とは、次の(3)式と(4)式により表される。
tp1と、PMOSトランジスタQ2のしきい値電圧V
tp2とは、次の(3)式と(4)式により表される。
【0032】 Vtp1=−{2φF +φMP−φS −(QB /C0 )−(QSS/C0 )} … (3) Vtp2=−{2φF +φMN−φS −(QB /C0 )−(QSS/C0 )} … (4) さらに、(2)〜(4)式により、次の(5)式が成立
する。
する。
【0033】 Vtp2−Vtp1=φMP−φMN>0 …(5) (5)式によれば、PMOSトランジスタQ1のしきい
値電圧Vtp1の方が、PMOSトランジスタQ2のし
きい値電圧Vtp2よりも低くなることがわかる。
値電圧Vtp1の方が、PMOSトランジスタQ2のし
きい値電圧Vtp2よりも低くなることがわかる。
【0034】次に、このような構成からなる第1実施形
態にかかる基準電圧回路の動作について、図1を参照し
て説明する。
態にかかる基準電圧回路の動作について、図1を参照し
て説明する。
【0035】PMOSトランジスタQ1は、デプレッシ
ョン型のトランジスタであるため、ゲート・ソース間の
電圧が零でも電流が流れる。PMOSトランジスタQ1
は、ゲート・ソース間の電圧をVgs、しきい値電圧を
Vtp、ドレイン・ソース間の電圧をVdsとすると、
Vgs−Vtp=0−Vtp<Vds、すなわちVgs
−Vtp<Vdsの関係が成り立つように電源電圧VD
Dが与えられる範囲で正常に動作し、またこの時に飽和
領域で動作する。よって、PMOSトランジスタQ1の
ドレイン電流I1は、次の(6)式となる。
ョン型のトランジスタであるため、ゲート・ソース間の
電圧が零でも電流が流れる。PMOSトランジスタQ1
は、ゲート・ソース間の電圧をVgs、しきい値電圧を
Vtp、ドレイン・ソース間の電圧をVdsとすると、
Vgs−Vtp=0−Vtp<Vds、すなわちVgs
−Vtp<Vdsの関係が成り立つように電源電圧VD
Dが与えられる範囲で正常に動作し、またこの時に飽和
領域で動作する。よって、PMOSトランジスタQ1の
ドレイン電流I1は、次の(6)式となる。
【0036】 I1=β/2(0−Vtp1)2 …(6) (6)式中において、βは製造プロセスで決まる定数で
ある。
ある。
【0037】また、PMOSトランジスタQ2は、Vg
s=VdsによりVgs−Vtp<Vdsの関係が成り
立つので、やはり飽和領域で動作する。よって、PMO
SトランジスタQ2におけるドレイン電流I2は、次の
(7)式となる。
s=VdsによりVgs−Vtp<Vdsの関係が成り
立つので、やはり飽和領域で動作する。よって、PMO
SトランジスタQ2におけるドレイン電流I2は、次の
(7)式となる。
【0038】 I2=β/2(Vref−VSS−Vtp2)2 …(7) (7)式中において、出力端子3のVrefは基準電
圧、VSSは電源電圧である。
圧、VSSは電源電圧である。
【0039】いま、出力端子3に流れ込む電流が零とす
れば、(6)式と(7)式とは等しくなり、次の(8)
式が得られる。
れば、(6)式と(7)式とは等しくなり、次の(8)
式が得られる。
【0040】 0−Vtp1=Vref−VSS−Vtp2 …(8) (8)式から出力端子3と電源電圧VSSとの間の電
圧、すなわち基準電圧Vrefは、次の(9)式のよう
になる。
圧、すなわち基準電圧Vrefは、次の(9)式のよう
になる。
【0041】 Vref=VSS+(Vtp2−Vtp1) …(9) (9)式において、しきい値電圧Vtp1としきい値電
圧Vtp2との関係はVtp2>Vtp1のため、電源
電圧VSSを基準に、しきい値電圧Vtp1としきい値
電圧Vtp2との差(Vtp2−Vtp1)の一定電圧
を、基準電圧Vrefとして得ることができる。従っ
て、基準電圧Vrefは、電源電圧VDDが変化しても
それに依存せずに一定になる。
圧Vtp2との関係はVtp2>Vtp1のため、電源
電圧VSSを基準に、しきい値電圧Vtp1としきい値
電圧Vtp2との差(Vtp2−Vtp1)の一定電圧
を、基準電圧Vrefとして得ることができる。従っ
て、基準電圧Vrefは、電源電圧VDDが変化しても
それに依存せずに一定になる。
【0042】なお、電源電圧VDD、基準電圧Vre
f、および電源電圧VSSの関係を図示すると、図3に
示すようになる。
f、および電源電圧VSSの関係を図示すると、図3に
示すようになる。
【0043】次に、本発明の基準電圧回路の第2実施形
態の構成について、図4を参照して説明する。
態の構成について、図4を参照して説明する。
【0044】この第2実施形態にかかる基準電圧回路
は、図4に示すように、エンハンスメント型のPMOS
トランジスタQ3と、デプレッション型のPMOSトラ
ンジスタQ4とを直列に接続させ、この直列回路を電源
ライン1と電源ライン2との間に接続させ、PMOSト
ランジスタQ3のしきい値電圧Vtp3とPMOSトラ
ンジスタQ4のしきい値電圧Vtp4との差(Vtp3
−Vtp4)に応じた電圧を基準電圧Vrefとして発
生させ、この発生させた基準電圧Vrefを出力端子3
から取り出すようにしたものである。
は、図4に示すように、エンハンスメント型のPMOS
トランジスタQ3と、デプレッション型のPMOSトラ
ンジスタQ4とを直列に接続させ、この直列回路を電源
ライン1と電源ライン2との間に接続させ、PMOSト
ランジスタQ3のしきい値電圧Vtp3とPMOSトラ
ンジスタQ4のしきい値電圧Vtp4との差(Vtp3
−Vtp4)に応じた電圧を基準電圧Vrefとして発
生させ、この発生させた基準電圧Vrefを出力端子3
から取り出すようにしたものである。
【0045】なお、この第2実施形態にかかる基準電圧
回路は、図1における第1実施形態のPMOSトランジ
スタQ1と、PMOSトランジスタQ2とを、逆の位置
に配置させたものに相当する。
回路は、図1における第1実施形態のPMOSトランジ
スタQ1と、PMOSトランジスタQ2とを、逆の位置
に配置させたものに相当する。
【0046】さらに具体的に説明すると、PMOSトラ
ンジスタQ3は、そのソース電極が電源ライン1に接続
されるとともに、そのゲート電極とドレイン電極とが共
通接続され、その共通接続部が出力端子3およびPMO
SトランジスタQ4のソース電極に接続されている。ま
た、PMOSトランジスタQ4は、そのゲート電極とそ
のソース電極とが共通接続され、その共通接続部が出力
端子3に接続されるとともに、そのドレイン電極が電源
ライン2に接続されている。
ンジスタQ3は、そのソース電極が電源ライン1に接続
されるとともに、そのゲート電極とドレイン電極とが共
通接続され、その共通接続部が出力端子3およびPMO
SトランジスタQ4のソース電極に接続されている。ま
た、PMOSトランジスタQ4は、そのゲート電極とそ
のソース電極とが共通接続され、その共通接続部が出力
端子3に接続されるとともに、そのドレイン電極が電源
ライン2に接続されている。
【0047】PMOSトランジスタQ3の構造は、PM
OSトランジスタQ2と同様であり、そのゲート電極は
N型不純物を含んだポリシリコンで形成され、その極性
がN + となっている。また、PMOSトランジスタQ4
の構造は、PMOSトランジスタQ1と同様であり、そ
のゲート電極はP型不純物を含んだポリシリコンで形成
され、その電極がP+ となっている。
OSトランジスタQ2と同様であり、そのゲート電極は
N型不純物を含んだポリシリコンで形成され、その極性
がN + となっている。また、PMOSトランジスタQ4
の構造は、PMOSトランジスタQ1と同様であり、そ
のゲート電極はP型不純物を含んだポリシリコンで形成
され、その電極がP+ となっている。
【0048】次に、このような構成からなる第2実施形
態にかかる基準電圧回路の動作について、図4を参照し
て説明する。
態にかかる基準電圧回路の動作について、図4を参照し
て説明する。
【0049】PMOSトランジスタQ3、Q4が飽和領
域で動作するため、PMOSトランジスタQ3、Q4の
ドレイン電流I3、I4は、次の(10)(11)式の
ようになる。
域で動作するため、PMOSトランジスタQ3、Q4の
ドレイン電流I3、I4は、次の(10)(11)式の
ようになる。
【0050】 I3=β/2(VDD−Vref−Vtp3)2 …(10) I4=β/2(0−Vtp4)2 …(11) ここで、(10)式中において、Vrefは基準電圧、
VSSは電源電圧、Vtp3はPMOSトランジスタQ
3のしきい値電圧である。また、(11)式において、
Vtp4はPMOSトランジスタQ4のしきい値電圧で
ある。
VSSは電源電圧、Vtp3はPMOSトランジスタQ
3のしきい値電圧である。また、(11)式において、
Vtp4はPMOSトランジスタQ4のしきい値電圧で
ある。
【0051】いま、出力端子3から流れ出る電流が零と
すれば、(10)式と(11)式とは等しくなり、次の
(12)式が得られる。
すれば、(10)式と(11)式とは等しくなり、次の
(12)式が得られる。
【0052】 VDD−Vref−Vtp3=0−Vtp4 …(12) (12)式から出力端子3と電源電圧VDDとの間の電
圧、すなわち基準電圧Vrefは、次の(13)式のよ
うになる。
圧、すなわち基準電圧Vrefは、次の(13)式のよ
うになる。
【0053】 Vref=VDD−(Vtp3−Vtp4) …(13) (13)式において、しきい値電圧Vtp3としきい値
電圧Vtp4との関係は、Vtp3>Vtp4のため、
電源電圧VDDを基準に、しきい値電圧Vtp3としき
い値電圧Vtp4との差(Vtp3−Vtp4)の一定
電圧を、基準電圧Vrefとして得ることができる。従
って、基準電圧Vrefは、電源電圧VSSが変化して
もそれに依存せずに一定になる。
電圧Vtp4との関係は、Vtp3>Vtp4のため、
電源電圧VDDを基準に、しきい値電圧Vtp3としき
い値電圧Vtp4との差(Vtp3−Vtp4)の一定
電圧を、基準電圧Vrefとして得ることができる。従
って、基準電圧Vrefは、電源電圧VSSが変化して
もそれに依存せずに一定になる。
【0054】なお、電源電圧VDD、基準電圧Vre
f、および電源電圧VSSの関係を図示すると、図5に
示すようになる。
f、および電源電圧VSSの関係を図示すると、図5に
示すようになる。
【0055】次に、本発明の基準電圧回路の第3実施形
態の構成について、図6を参照して説明する。
態の構成について、図6を参照して説明する。
【0056】第3実施形態にかかる基準電圧回路は、図
6に示すように、デプレッション型のNMOSトランジ
スタQ5と、エンハンスメント型のNMOSトランジス
タQ6とが直列に接続され、この直列回路が電源ライン
1と電源ライン2との間に接続され、NMOSトランジ
スタQ6のしきい値電圧Vtp6とNMOSトランジス
タQ5のしきい値電圧Vtp5との差(Vtp6−Vt
p5)に応じた電圧を基準電圧Vrefとして発生さ
せ、この発生させた基準電圧Vrefを出力端子3から
取り出すようにしたものである。
6に示すように、デプレッション型のNMOSトランジ
スタQ5と、エンハンスメント型のNMOSトランジス
タQ6とが直列に接続され、この直列回路が電源ライン
1と電源ライン2との間に接続され、NMOSトランジ
スタQ6のしきい値電圧Vtp6とNMOSトランジス
タQ5のしきい値電圧Vtp5との差(Vtp6−Vt
p5)に応じた電圧を基準電圧Vrefとして発生さ
せ、この発生させた基準電圧Vrefを出力端子3から
取り出すようにしたものである。
【0057】さらに具体的に説明すると、NMOSトラ
ンジスタQ5は、そのドレイン電極が電源ライン1に接
続されるとともに、そのゲート電極とソース電極とが共
通接続され、その共通接続部がNMOSトランジスタQ
6のドレイン端子と出力端子3に接続されている。NM
OSトランジスタQ6は、そのゲート電極とそのドレイ
ン電極とが共通接続され、その共通接続部が出力端子3
に出力されるとともに、そのソース電極が電源ライン2
に接続されている。
ンジスタQ5は、そのドレイン電極が電源ライン1に接
続されるとともに、そのゲート電極とソース電極とが共
通接続され、その共通接続部がNMOSトランジスタQ
6のドレイン端子と出力端子3に接続されている。NM
OSトランジスタQ6は、そのゲート電極とそのドレイ
ン電極とが共通接続され、その共通接続部が出力端子3
に出力されるとともに、そのソース電極が電源ライン2
に接続されている。
【0058】次に、NMOSトランジスタQ5、Q6の
構造について、図7を参照して説明する。
構造について、図7を参照して説明する。
【0059】NMOSトランジスタQ5、Q6は、図7
に示すように、N- 基板41上にそれぞれ形成されてい
る。より具体的には、N- 基板41中にP- ウェル4
2、43がそれぞれ形成され、そのP- ウェル42、4
3内に形成されている。
に示すように、N- 基板41上にそれぞれ形成されてい
る。より具体的には、N- 基板41中にP- ウェル4
2、43がそれぞれ形成され、そのP- ウェル42、4
3内に形成されている。
【0060】P- ウェル42内には、NMOSトランジ
スタQ5の基板端子44と接続されるP+ 拡散層45
と、そのソース端子46と接続されるN+ 拡散層47
と、そのドレイン端子48と接続されるN+ 拡散層49
とが、それぞれ形成されている。P- ウェル42上の所
定位置には、酸化シリコンからなる絶縁膜50が形成さ
れ、その絶縁膜50内にはNMOSトランジスタQ5の
ゲート電極51が形成されている。ゲート電極51は、
N型不純物を含んだポリシリコンで形成されている。
スタQ5の基板端子44と接続されるP+ 拡散層45
と、そのソース端子46と接続されるN+ 拡散層47
と、そのドレイン端子48と接続されるN+ 拡散層49
とが、それぞれ形成されている。P- ウェル42上の所
定位置には、酸化シリコンからなる絶縁膜50が形成さ
れ、その絶縁膜50内にはNMOSトランジスタQ5の
ゲート電極51が形成されている。ゲート電極51は、
N型不純物を含んだポリシリコンで形成されている。
【0061】P- ウェル43内には、NMOSトランジ
スタQ6の基板端子54と接続されるP+ 拡散層55
と、そのソース端子56と接続されるN+ 拡散層57
と、そのドレイン端子58と接続されるN+ 拡散層59
とが、それぞれ形成されている。P- ウェル43上の所
定位置には、酸化シリコンからなる絶縁膜60が形成さ
れ、その絶縁膜60内にはNMOSトランジスタQ6の
ゲート電極61が形成されている。ゲート電極61は、
P型不純物を含んだポリシリコンで形成されている。
スタQ6の基板端子54と接続されるP+ 拡散層55
と、そのソース端子56と接続されるN+ 拡散層57
と、そのドレイン端子58と接続されるN+ 拡散層59
とが、それぞれ形成されている。P- ウェル43上の所
定位置には、酸化シリコンからなる絶縁膜60が形成さ
れ、その絶縁膜60内にはNMOSトランジスタQ6の
ゲート電極61が形成されている。ゲート電極61は、
P型不純物を含んだポリシリコンで形成されている。
【0062】このような構造からなるNMOSトランジ
スタQ5、Q6では、PMOSトランジスタQ5をデプ
レッション型のトランジスタ、PMOSトランジスタQ
6をエンハンスメント型のトランジスタとなるようにし
ており、PMOSトランジスタQ5がデプレッション型
のトランジスタになる理由は、上述のNMOSトランジ
スタQ1、Q2の場合と同様である。
スタQ5、Q6では、PMOSトランジスタQ5をデプ
レッション型のトランジスタ、PMOSトランジスタQ
6をエンハンスメント型のトランジスタとなるようにし
ており、PMOSトランジスタQ5がデプレッション型
のトランジスタになる理由は、上述のNMOSトランジ
スタQ1、Q2の場合と同様である。
【0063】次に、このような構成からなる第3実施形
態にかかる基準電圧回路の動作について、図6を参照し
て説明する。
態にかかる基準電圧回路の動作について、図6を参照し
て説明する。
【0064】NMOSトランジスタQ5は、デプレッシ
ョン型のトランジスタであるため、ゲート・ソース間の
電圧が零でも電流が流れる。またNMOSトランジスタ
Q5、Q6は飽和領域で動作する。その理由は、第1実
施形態で説明したPMOSトランジスタQ1、Q2の場
合と同様である。従って、NMOSトランジスタQ5の
ドレイン電流I5は、次の(14)式となる。
ョン型のトランジスタであるため、ゲート・ソース間の
電圧が零でも電流が流れる。またNMOSトランジスタ
Q5、Q6は飽和領域で動作する。その理由は、第1実
施形態で説明したPMOSトランジスタQ1、Q2の場
合と同様である。従って、NMOSトランジスタQ5の
ドレイン電流I5は、次の(14)式となる。
【0065】 I5=β/2(0−Vtp5)2 …(14) また、NMOSトランジスタQ6におけるドレイン電流
I6は、次の(15)式となる。
I6は、次の(15)式となる。
【0066】 I2=β/2(Vref−VSS−Vtp6)2 …(15) (15)式中において、Vrefは基準電圧、VSSは
電源電圧、Vtp6はNMOSトランジスタQ6のしき
い値電圧である。
電源電圧、Vtp6はNMOSトランジスタQ6のしき
い値電圧である。
【0067】いま、出力端子3に流れ込む電流が零とす
れば、(14)式と(15)式とは等しくなり、次の
(16)式が得られる。
れば、(14)式と(15)式とは等しくなり、次の
(16)式が得られる。
【0068】 0−Vtp5=Vref−VSS−Vtp6 …(16) (16)式から出力端子3と電源電圧VSSとの間の電
圧、すなわち基準電圧Vrefは、次の(17)式のよ
うになる。
圧、すなわち基準電圧Vrefは、次の(17)式のよ
うになる。
【0069】 Vref=VSS+(Vtp6−Vtp5) …(17) (17)式において、しきい値電圧Vtp6としきい値
電圧Vtp5との関係は、Vtp6>Vtp5のため、
電源電圧VSSを基準に、しきい値電圧Vtp6としき
い値電圧Vtp5との差(Vtp6−Vtp5)の一定
電圧を、基準電圧Vrefとして得ることができる。従
って、基準電圧Vrefは、電源電圧VDDが変化して
もそれに依存せずに一定になる。
電圧Vtp5との関係は、Vtp6>Vtp5のため、
電源電圧VSSを基準に、しきい値電圧Vtp6としき
い値電圧Vtp5との差(Vtp6−Vtp5)の一定
電圧を、基準電圧Vrefとして得ることができる。従
って、基準電圧Vrefは、電源電圧VDDが変化して
もそれに依存せずに一定になる。
【0070】次に、本発明の基準電圧回路の第4実施形
態の構成について、図8を参照して説明する。
態の構成について、図8を参照して説明する。
【0071】この第4実施形態にかかる基準電圧回路
は、図8に示すように、エンハンスメント型のNMOS
トランジスタQ7と、デプレッション型のNMOSトラ
ンジスタQ8とを直列に接続させ、この直列回路を電源
ライン1と電源ライン2との間に接続させ、PMOSト
ランジスタQ7のしきい値電圧Vtp7とPMOSトラ
ンジスタQ8のしきい値電圧Vtp8との差(Vtp7
−Vtp8)に応じた電圧を基準電圧Vrefとして発
生させ、この発生させた基準電圧Vrefを出力端子3
から取り出すようにしたものである。
は、図8に示すように、エンハンスメント型のNMOS
トランジスタQ7と、デプレッション型のNMOSトラ
ンジスタQ8とを直列に接続させ、この直列回路を電源
ライン1と電源ライン2との間に接続させ、PMOSト
ランジスタQ7のしきい値電圧Vtp7とPMOSトラ
ンジスタQ8のしきい値電圧Vtp8との差(Vtp7
−Vtp8)に応じた電圧を基準電圧Vrefとして発
生させ、この発生させた基準電圧Vrefを出力端子3
から取り出すようにしたものである。
【0072】なお、この第4実施形態にかかる基準電圧
回路は、図6における第3実施形態のNMOSトランジ
スタQ5と、NMOSトランジスタQ6とを、逆の位置
に配置させたものに相当する。
回路は、図6における第3実施形態のNMOSトランジ
スタQ5と、NMOSトランジスタQ6とを、逆の位置
に配置させたものに相当する。
【0073】さらに具体的に説明すると、NMOSトラ
ンジスタQ7は、そのゲート電極とドレイン電極とが共
通接続され、その共通接続部が電源ライン1に接続され
るとともに、そのソース電極が出力端子3に接続されて
いる。また、NMOSトランジスタQ8は、そのゲート
電極とそのソース電極とが電源ライン2に接続されると
ともに、そのドレイン電極が出力端子3に接続されてい
る。
ンジスタQ7は、そのゲート電極とドレイン電極とが共
通接続され、その共通接続部が電源ライン1に接続され
るとともに、そのソース電極が出力端子3に接続されて
いる。また、NMOSトランジスタQ8は、そのゲート
電極とそのソース電極とが電源ライン2に接続されると
ともに、そのドレイン電極が出力端子3に接続されてい
る。
【0074】NMOSトランジスタQ7の構造は、NM
OSトランジスタQ6と同様であり、そのゲート電極は
P型不純物を含んだポリシリコンで形成されており、そ
の極性がP+ となっている。また、NMOSトランジス
タQ8の構造は、NMOSトランジスタQ5と同様であ
り、そのゲート電極はN型不純物を含んだポリシリコン
で形成され、N+ となっている。
OSトランジスタQ6と同様であり、そのゲート電極は
P型不純物を含んだポリシリコンで形成されており、そ
の極性がP+ となっている。また、NMOSトランジス
タQ8の構造は、NMOSトランジスタQ5と同様であ
り、そのゲート電極はN型不純物を含んだポリシリコン
で形成され、N+ となっている。
【0075】次に、このような構成からなる第4実施形
態にかかる基準電圧回路の動作について、図8を参照し
て説明する。
態にかかる基準電圧回路の動作について、図8を参照し
て説明する。
【0076】NMOSトランジスタQ7、Q8もNMO
SトランジスタQ5、Q6と同様な理由で飽和領域で動
作するため、NMOSトランジスタQ7、Q8のドレイ
ン電流I7、I8は、次の(18)(19)式のように
なる。
SトランジスタQ5、Q6と同様な理由で飽和領域で動
作するため、NMOSトランジスタQ7、Q8のドレイ
ン電流I7、I8は、次の(18)(19)式のように
なる。
【0077】 I7=β/2(VDD−Vref−Vtp7)2 …(18) I8=β/2(0−Vtp8)2 …(19) ここで、(18)式中において、Vrefは基準電圧、
VDDは電源電圧、Vtp7はNMOSトランジスタQ
7のしきい値電圧である。また、(19)式において、
Vtp8はNMOSトランジスタQ8のしきい値電圧で
ある。
VDDは電源電圧、Vtp7はNMOSトランジスタQ
7のしきい値電圧である。また、(19)式において、
Vtp8はNMOSトランジスタQ8のしきい値電圧で
ある。
【0078】いま、出力端子3から流れ出る電流が零と
すれば、(18)式と(19)式とは等しくなり、次の
(20)式が得られる。
すれば、(18)式と(19)式とは等しくなり、次の
(20)式が得られる。
【0079】 VDD−Vref−Vtp7=0−Vtp8 …(20) (20)式から出力端子3と電源電圧VDDとの間の電
圧、すなわち基準電圧Vrefは、次の(21)式のよ
うになる。
圧、すなわち基準電圧Vrefは、次の(21)式のよ
うになる。
【0080】 Vref=VDD−(Vtp7−Vtp8) …(21) (21)式において、しきい値電圧Vtp7としきい値
電圧Vtp8との関係は、Vtp7>Vtp8のため、
電源電圧VDDを基準に、しきい値電圧Vtp7としき
い値電圧Vtp8との差(Vtp7−Vtp8)の一定
電圧を、基準電圧Vrefとして得ることができる。従
って、基準電圧Vrefは、電源電圧VSSが変化して
もそれに依存せずに一定になる。
電圧Vtp8との関係は、Vtp7>Vtp8のため、
電源電圧VDDを基準に、しきい値電圧Vtp7としき
い値電圧Vtp8との差(Vtp7−Vtp8)の一定
電圧を、基準電圧Vrefとして得ることができる。従
って、基準電圧Vrefは、電源電圧VSSが変化して
もそれに依存せずに一定になる。
【0081】以上説明したように、第1実施形態〜第4
実施形態にかかる各基準電圧回路によれば、簡易な構成
であっても、電源電圧の変動による影響を受けずに所望
の基準電圧を得ることができる。
実施形態にかかる各基準電圧回路によれば、簡易な構成
であっても、電源電圧の変動による影響を受けずに所望
の基準電圧を得ることができる。
【0082】
【発明の効果】以上説明したように、本発明によれば、
簡易な構成であっても、電源電圧の変動による影響を受
けずに所望の基準電圧を得ることができる基準電圧回路
を実現できる。
簡易な構成であっても、電源電圧の変動による影響を受
けずに所望の基準電圧を得ることができる基準電圧回路
を実現できる。
【図1】本発明の第1実施形態の構成を示す回路図であ
る。
る。
【図2】第1実施形態の物理的な構造例を示す断面図で
ある。
ある。
【図3】第1実施形態における電源電圧と基準電圧との
関係を示す図である。
関係を示す図である。
【図4】本発明の第2実施形態の構成を示す回路図であ
る。
る。
【図5】第2実施形態における電源電圧と基準電圧との
関係を示す図である。
関係を示す図である。
【図6】本発明の第3実施形態の構成を示す回路図であ
る。
る。
【図7】第3実施形態の物理的な構造例を示す断面図で
ある。
ある。
【図8】本発明の第4実施形態の構成を示す回路図であ
る。
る。
Q1、Q4 デプレッション型のPMOSトランジスタ Q2、Q3 エンハンスメント型のPMOSトランジス
タ Q5、Q8 デプレッション型のNMOSトランジスタ Q6、Q7 エンハンスメント型のNMOSトランジス
タ 1、2 電源ライン 3 出力端子
タ Q5、Q8 デプレッション型のNMOSトランジスタ Q6、Q7 エンハンスメント型のNMOSトランジス
タ 1、2 電源ライン 3 出力端子
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F048 AB08 AC02 BA01 BB06 BB07 BE04 5H420 NA16 NA17 NB02 NB14 NE26 5J090 AA03 AA58 CA04 CA47 CA82 CN04 FA02 FA08 FA10 FA16 FN01 FN06 FN09 HA10 HA14 HA15 HA16 HA27 HN21 HN23 KA11 KA47 MA21 QA02 TA02
Claims (4)
- 【請求項1】 デプレッション型の第1のPMOSトラ
ンジスタとエンハンスメント型の第2のPMOSトラン
ジスタとを直列に接続し、 前記第1のPMOSトランジスタのゲート電極は、P型
不純物を含んだポリシリコンで形成するとともにそのソ
ース電極と接続し、 前記第2のPMOSトランジスタのゲート電極は、N型
不純物を含んだポリシリコンで形成するとともにそのド
レイン電極と接続し、 前記第2のPMOSトランジスタのしきい値電圧と前記
第1のPMOSトランジスタのしきい値電圧との差に応
じた電圧を、前記両MOSトランジスタの共通接続部に
基準電圧として発生するようにしたことを特徴とする基
準電圧回路。 - 【請求項2】 エンハンスメント型の第1のPMOSト
ランジスタとデプレッション型の第2のPMOSトラン
ジスタとを直列に接続し、 前記第1のPMOSトランジスタのゲート電極は、N型
不純物を含んだポリシリコンで形成するとともにそのド
レイン電極と接続し、 前記第2のPMOSトランジスタのゲート電極は、P型
不純物を含んだポリシリコンで形成するとともにそのソ
ース電極と接続し、 前記第1のPMOSトランジスタのしきい値電圧と前記
第2のPMOSトランジスタのしきい値電圧との差に応
じた電圧を、前記両MOSトランジスタの共通接続部に
基準電圧として発生するようにしたことを特徴とする基
準電圧回路。 - 【請求項3】 デプレッション型の第1のNMOSトラ
ンジスタとエンハンスメント型の第2のNMOSトラン
ジスタとを直列に接続し、 前記第1のNMOSトランジスタのゲート電極は、N型
不純物を含んだポリシリコンで形成するとともにそのソ
ース電極と接続し、 前記第2のNMOSトランジスタのゲート電極は、P型
不純物を含んだポリシリコンで形成するとともにそのド
レイン電極と接続し、 前記第2のNMOSトランジスタのしきい値電圧と前記
第1のNMOSトランジスタのしきい値電圧との差に応
じた電圧を、前記両MOSトランジスタの共通接続部に
基準電圧として発生するようにしたことを特徴とする基
準電圧回路。 - 【請求項4】 エンハンスメント型の第1のNMOSト
ランジスタとデプレッション型の第2のNMOSトラン
ジスタとを直列に接続し、 前記第1のNMOSトランジスタのゲート電極は、P型
不純物を含んだポリシリコンで形成するとともにそのド
レイン電極と接続し、 前記第2のNMOSトランジスタのゲート電極は、N型
不純物を含んだポリシリコンで形成するとともにそのソ
ース電極と接続し、 前記第1のNMOSトランジスタのしきい値電圧と前記
第2のNMOSトランジスタのしきい値電圧との差に応
じた電圧を、前記両MOSトランジスタの共通接続部に
基準電圧として発生するようにしたことを特徴とする基
準電圧回路。
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