JP2002134693A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 最上層配線に印加されるノイズを低減し、半
導体集積回路装置の小面積化を図ることができ、また、
製造工程を簡略化することができる技術を提供する。 【解決手段】 酸化シリコン膜ＹＺ上に形成され、最上
層配線（第３層配線Ｍ３）と電気的に接続されるＢＬＭ
膜Ｍｂであって、その上部にバンプ電極ＢＰが形成され
るＢＬＭ膜Ｍｂと、酸化シリコン膜ＹＺと、この酸化シ
リコン膜ＹＺ下のアルミニウム膜Ｍａとで、最上層配線
のノイズ低減用の容量素子Ｃを構成する。
導体集積回路装置の小面積化を図ることができ、また、
製造工程を簡略化することができる技術を提供する。 【解決手段】 酸化シリコン膜ＹＺ上に形成され、最上
層配線（第３層配線Ｍ３）と電気的に接続されるＢＬＭ
膜Ｍｂであって、その上部にバンプ電極ＢＰが形成され
るＢＬＭ膜Ｍｂと、酸化シリコン膜ＹＺと、この酸化シ
リコン膜ＹＺ下のアルミニウム膜Ｍａとで、最上層配線
のノイズ低減用の容量素子Ｃを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、半導体素子上に形成された電源配線
（Vｄｄ）やグランド配線（Vｓｓ）を有する半導体集積
回路装置に適用して有効な技術に関する。
置に関し、特に、半導体素子上に形成された電源配線
（Vｄｄ）やグランド配線（Vｓｓ）を有する半導体集積
回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体素子上には、複数の配線が形成さ
れ、これらの配線のうち最上層の配線には、電源配線
（Vｄｄ）やグランド配線（Vｓｓ）が形成される。ま
た、これらの配線上のノイズを吸収するために、半導体
素子や配線が形成された半導体チップの周辺に別部品と
してバイパスコンデンサが用いられる。
れ、これらの配線のうち最上層の配線には、電源配線
（Vｄｄ）やグランド配線（Vｓｓ）が形成される。ま
た、これらの配線上のノイズを吸収するために、半導体
素子や配線が形成された半導体チップの周辺に別部品と
してバイパスコンデンサが用いられる。
【０００３】
【発明が解決しようとする課題】しかしながら、前述の
ようにバイパスコンデンサは、別部品であるため、半導
体チップ実装後に、実装基板上にバイパスコンデンサを
組み込む工程が必要となる。また、実装基板上にバイパ
スコンデンサを配置する領域を必要とするため、ＬＳＩ
製品の縮小化を図れない。
ようにバイパスコンデンサは、別部品であるため、半導
体チップ実装後に、実装基板上にバイパスコンデンサを
組み込む工程が必要となる。また、実装基板上にバイパ
スコンデンサを配置する領域を必要とするため、ＬＳＩ
製品の縮小化を図れない。
【０００４】本発明の目的は、最上層配線に印加される
ノイズを低減する技術を提供することにある。
ノイズを低減する技術を提供することにある。
【０００５】また、本発明の他の目的は、半導体集積回
路装置（ＬＳＩ製品）の小面積化を図ることにある。ま
た、半導体集積回路装置（ＬＳＩ製品）の製造工程を簡
略化することにある。
路装置（ＬＳＩ製品）の小面積化を図ることにある。ま
た、半導体集積回路装置（ＬＳＩ製品）の製造工程を簡
略化することにある。
【０００６】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】本発明の半導体集積回路装置は、半導体基
板主表面に形成された半導体素子と、前記半導体素子と
電気的に接続された複数の配線と、前記複数の配線のう
ち最上層に位置する最上層配線上に形成された絶縁膜
と、前記絶縁膜上に形成され、前記最上層配線と電気的
に接続される第1の導電層であって、その上部にバンプ
電極が形成される第1の導電層と、前記絶縁膜中に、前
記第1の導電層と対向するように形成された第２の導電
層と、を有し、前記第1、第２の導電層とこれらの層間
に存在する前記絶縁膜とが容量を構成している。
板主表面に形成された半導体素子と、前記半導体素子と
電気的に接続された複数の配線と、前記複数の配線のう
ち最上層に位置する最上層配線上に形成された絶縁膜
と、前記絶縁膜上に形成され、前記最上層配線と電気的
に接続される第1の導電層であって、その上部にバンプ
電極が形成される第1の導電層と、前記絶縁膜中に、前
記第1の導電層と対向するように形成された第２の導電
層と、を有し、前記第1、第２の導電層とこれらの層間
に存在する前記絶縁膜とが容量を構成している。
【０００９】このような手段によれば、バンプ電極が形
成される第1の導電層とこれに対向する第２の導電層と
で容量素子を構成することができるため、最上層配線に
印加されるノイズを低減することができる。また、バン
プ電極下に、容量素子を形成するため、半導体集積回路
装置の小面積化を図ることができる。また、製造工程を
簡略化することができる。
成される第1の導電層とこれに対向する第２の導電層と
で容量素子を構成することができるため、最上層配線に
印加されるノイズを低減することができる。また、バン
プ電極下に、容量素子を形成するため、半導体集積回路
装置の小面積化を図ることができる。また、製造工程を
簡略化することができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１１】図１〜図１１は、本発明の実施の形態であ
る半導体集積回路装置の製造方法の一例を示した半導体
基板の要部断面図である。
る半導体集積回路装置の製造方法の一例を示した半導体
基板の要部断面図である。
【００１２】まず、図１に示すように、通常のＭＩＳＦ
ＥＴ形成プロセスにより、ｎチャネル型ＭＩＳＦＥＴＱ
ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ（半導体素子）
を形成する。
ＥＴ形成プロセスにより、ｎチャネル型ＭＩＳＦＥＴＱ
ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ（半導体素子）
を形成する。
【００１３】通常のＭＩＳＦＥＴ形成プロセスには、例
えば、次のようなものがある。
えば、次のようなものがある。
【００１４】まず、ｐ型の単結晶シリコンからなる半導
体基板１に素子分離２を形成する。素子分離２を形成す
るには、半導体基板１をエッチングすることにより素子
分離溝を形成し、半導体基板１を熱酸化することによっ
て、溝の内壁に薄い酸化シリコン膜を形成する。次に、
溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vap
or deposition）法で酸化シリコン膜７を堆積し、化学
的機械研磨（ＣＭＰ；Chemical Mechanical Polishin
g）法で溝の上部の酸化シリコン膜７を研磨し、その表
面を平坦化する。
体基板１に素子分離２を形成する。素子分離２を形成す
るには、半導体基板１をエッチングすることにより素子
分離溝を形成し、半導体基板１を熱酸化することによっ
て、溝の内壁に薄い酸化シリコン膜を形成する。次に、
溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vap
or deposition）法で酸化シリコン膜７を堆積し、化学
的機械研磨（ＣＭＰ；Chemical Mechanical Polishin
g）法で溝の上部の酸化シリコン膜７を研磨し、その表
面を平坦化する。
【００１５】次に、半導体基板１にｐ型不純物およびｎ
型不純物をイオン打ち込みし、熱処理により不純物を拡
散させることによって、ｐ型ウエル３およびｎ型ウエル
４を形成した後、熱酸化によりｐ型ウエル３およびｎ型
ウエル４のそれぞれの表面に膜厚６nm程度の清浄なゲー
ト酸化膜８を形成する。
型不純物をイオン打ち込みし、熱処理により不純物を拡
散させることによって、ｐ型ウエル３およびｎ型ウエル
４を形成した後、熱酸化によりｐ型ウエル３およびｎ型
ウエル４のそれぞれの表面に膜厚６nm程度の清浄なゲー
ト酸化膜８を形成する。
【００１６】次に、ゲート酸化膜８の上部にリンをドー
プした低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積
し、続いてその上部にスパッタリング法で薄いＷＮ膜
（図示せず）とＷ膜９ｃとを堆積し、さらにその上部に
ＣＶＤ法で窒化シリコン膜１０を堆積する。
プした低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積
し、続いてその上部にスパッタリング法で薄いＷＮ膜
（図示せず）とＷ膜９ｃとを堆積し、さらにその上部に
ＣＶＤ法で窒化シリコン膜１０を堆積する。
【００１７】次に、窒化シリコン膜１０をドライエッチ
ングすることにより、ゲート電極を形成する領域に窒化
シリコン膜１０を残し、窒化シリコン膜１０をマスクに
してＷ膜９ｃ、ＷＮ膜（図示せず）および多結晶シリコ
ン膜９ａをドライエッチングすることにより、多結晶シ
リコン膜９ａ、ＷＮ膜およびＷ膜９ｃからなるゲート電
極９を形成する。
ングすることにより、ゲート電極を形成する領域に窒化
シリコン膜１０を残し、窒化シリコン膜１０をマスクに
してＷ膜９ｃ、ＷＮ膜（図示せず）および多結晶シリコ
ン膜９ａをドライエッチングすることにより、多結晶シ
リコン膜９ａ、ＷＮ膜およびＷ膜９ｃからなるゲート電
極９を形成する。
【００１８】次に、ゲート電極９の両側のｐ型ウエル３
に、ｎ型不純物をイオン打ち込みすることによってｎ-
型半導体領域１１を形成し、ｎ型ウエル４に、ｐ型不純
物をイオン打ち込みすることによってｐ-型半導体領域
１２を形成する。
に、ｎ型不純物をイオン打ち込みすることによってｎ-
型半導体領域１１を形成し、ｎ型ウエル４に、ｐ型不純
物をイオン打ち込みすることによってｐ-型半導体領域
１２を形成する。
【００１９】次に、半導体基板１上にＣＶＤ法で窒化シ
リコン膜を堆積した後、異方的にエッチングすることに
よって、ゲート電極９の側壁にサイドウォールスペーサ
１３を形成する。
リコン膜を堆積した後、異方的にエッチングすることに
よって、ゲート電極９の側壁にサイドウォールスペーサ
１３を形成する。
【００２０】次に、ｐ型ウエル３にｎ型不純物をイオン
打ち込みすることによってｎ+型半導体領域１４（ソー
ス、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ+型半導体領域１５
（ソース、ドレイン）を形成する。
打ち込みすることによってｎ+型半導体領域１４（ソー
ス、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ+型半導体領域１５
（ソース、ドレイン）を形成する。
【００２１】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
【００２２】この後、ＭＩＳＦＥＴＱｎおよびＱｐ上に
酸化シリコン膜等からなる層間絶縁膜とアルミニウム膜
等からなる導電性膜を交互に堆積し、複数の配線を形成
するのであるが、以下層間絶縁膜と配線の形成について
図２を参照しながら説明する。
酸化シリコン膜等からなる層間絶縁膜とアルミニウム膜
等からなる導電性膜を交互に堆積し、複数の配線を形成
するのであるが、以下層間絶縁膜と配線の形成について
図２を参照しながら説明する。
【００２３】まず、図２に示すようにＭＩＳＦＥＴＱｎ
およびＱｐ上にＣＶＤ法で膜厚７００nm〜８００nm程度
の酸化シリコン膜を堆積した後、酸化シリコン膜をＣＭ
Ｐ法で研磨してその表面を平坦化することによって層間
絶縁膜ＴＨ１を形成する。
およびＱｐ上にＣＶＤ法で膜厚７００nm〜８００nm程度
の酸化シリコン膜を堆積した後、酸化シリコン膜をＣＭ
Ｐ法で研磨してその表面を平坦化することによって層間
絶縁膜ＴＨ１を形成する。
【００２４】次に、層間絶縁膜ＴＨ１上にフォトレジス
ト膜を形成し（図示せず）、このフォトレジスト膜をマ
スクに層間絶縁膜ＴＨ１をエッチングすることにより半
導体基板１主面のｎ+型半導体領域１４およびｐ+型半導
体領域１５上にコンタクトホール１７を形成する。
ト膜を形成し（図示せず）、このフォトレジスト膜をマ
スクに層間絶縁膜ＴＨ１をエッチングすることにより半
導体基板１主面のｎ+型半導体領域１４およびｐ+型半導
体領域１５上にコンタクトホール１７を形成する。
【００２５】次いで、コンタクトホール１７内を含む層
間絶縁膜ＴＨ１上に、ＣＶＤ法によりタングステン膜を
堆積し、このタングステン膜を層間絶縁膜ＴＨ１が露出
するまでＣＭＰ法により研磨することによってコンタク
トホール１７内にプラグ１８を形成する。次いで、層間
絶縁膜ＴＨ１およびプラグ１８上にスパッタ法により窒
化チタン膜（図示せず）、アルミニウム膜および窒化チ
タン膜（図示せず）を順次堆積し、所望の形状にパター
ニングすることにより、第１層配線Ｍ１を形成する。
間絶縁膜ＴＨ１上に、ＣＶＤ法によりタングステン膜を
堆積し、このタングステン膜を層間絶縁膜ＴＨ１が露出
するまでＣＭＰ法により研磨することによってコンタク
トホール１７内にプラグ１８を形成する。次いで、層間
絶縁膜ＴＨ１およびプラグ１８上にスパッタ法により窒
化チタン膜（図示せず）、アルミニウム膜および窒化チ
タン膜（図示せず）を順次堆積し、所望の形状にパター
ニングすることにより、第１層配線Ｍ１を形成する。
【００２６】次に、第１層配線Ｍ１上に層間絶縁膜ＴＨ
２を形成する。層間絶縁膜ＴＨ２は、前記層間絶縁膜Ｔ
Ｈ１と同様に形成する。その後、層間絶縁膜ＴＨ１中に
コンタクトホールＣ１を形成し、このコンタクトホール
Ｃ１内にプラグＰ１を形成する。このプラグＰ１は、プ
ラグ１８と同様に形成する。次いで、層間絶縁膜ＴＨ２
およびプラグＰ１上に第１層配線と同様に第２層配線Ｍ
２を形成する。
２を形成する。層間絶縁膜ＴＨ２は、前記層間絶縁膜Ｔ
Ｈ１と同様に形成する。その後、層間絶縁膜ＴＨ１中に
コンタクトホールＣ１を形成し、このコンタクトホール
Ｃ１内にプラグＰ１を形成する。このプラグＰ１は、プ
ラグ１８と同様に形成する。次いで、層間絶縁膜ＴＨ２
およびプラグＰ１上に第１層配線と同様に第２層配線Ｍ
２を形成する。
【００２７】次いで、第２層配線Ｍ２上に層間絶縁膜Ｔ
Ｈ３を形成する。層間絶縁膜ＴＨ３は、前記層間絶縁膜
ＴＨ１と同様に形成する。その後、層間絶縁膜ＴＨ３中
にコンタクトホールＣ２を形成し、このコンタクトホー
ルＣ２内にプラグＰ２を形成する。このプラグＰ２は、
プラグ１８と同様に形成する。次いで、層間絶縁膜ＴＨ
３およびプラグＰ３上に第１層配線と同様に第３層配線
Ｍ３を形成する。ここで、第３層配線Ｍ３は、最上層配
線であり、電源電圧（Ｖｄｄ）が供給される配線（電源
配線）となる。
Ｈ３を形成する。層間絶縁膜ＴＨ３は、前記層間絶縁膜
ＴＨ１と同様に形成する。その後、層間絶縁膜ＴＨ３中
にコンタクトホールＣ２を形成し、このコンタクトホー
ルＣ２内にプラグＰ２を形成する。このプラグＰ２は、
プラグ１８と同様に形成する。次いで、層間絶縁膜ＴＨ
３およびプラグＰ３上に第１層配線と同様に第３層配線
Ｍ３を形成する。ここで、第３層配線Ｍ３は、最上層配
線であり、電源電圧（Ｖｄｄ）が供給される配線（電源
配線）となる。
【００２８】次に、第３層配線Ｍ３上に、パッシベーシ
ョン膜ＰＡを形成し、第３層配線Ｍ３と電気的に接続さ
れるバンプ電極ＢＰが形成される。このバンプ電極ＢＰ
形成までの工程を、図３〜図１１を参照しながら詳細に
説明する。
ョン膜ＰＡを形成し、第３層配線Ｍ３と電気的に接続さ
れるバンプ電極ＢＰが形成される。このバンプ電極ＢＰ
形成までの工程を、図３〜図１１を参照しながら詳細に
説明する。
【００２９】まず、図３に示すように、第３層配線Ｍ３
上に窒化シリコン膜および酸化シリコン膜から成るパッ
シベーション膜ＰＡを形成し、スパッタ法によりアルミ
ニウム膜Ｍａを堆積する。このアルミニウム膜Ｍａは、
最上層配線上のノイズを吸収するための容量素子Ｃの下
部電極となる。このアルミニウム膜Ｍａを、第１層配線
等と同様に、窒化チタン膜、アルミニウム膜および窒化
チタン膜の３層構造としてもよい。
上に窒化シリコン膜および酸化シリコン膜から成るパッ
シベーション膜ＰＡを形成し、スパッタ法によりアルミ
ニウム膜Ｍａを堆積する。このアルミニウム膜Ｍａは、
最上層配線上のノイズを吸収するための容量素子Ｃの下
部電極となる。このアルミニウム膜Ｍａを、第１層配線
等と同様に、窒化チタン膜、アルミニウム膜および窒化
チタン膜の３層構造としてもよい。
【００３０】次いで、図４に示すように、アルミニウム
膜Ｍａ上に、レジスト膜Ｒ１を形成し、マスクＭを用い
て、レジスト膜Ｒ１を露光、現像し、アルミニウム膜Ｍ
ａ上に開口部ＯＡ１を有するレジスト膜Ｒ１を形成す
る。この開口部は、第３層配線Ｍ３の上部に形成され
る。
膜Ｍａ上に、レジスト膜Ｒ１を形成し、マスクＭを用い
て、レジスト膜Ｒ１を露光、現像し、アルミニウム膜Ｍ
ａ上に開口部ＯＡ１を有するレジスト膜Ｒ１を形成す
る。この開口部は、第３層配線Ｍ３の上部に形成され
る。
【００３１】次いで、レジスト膜Ｒ１をマスクに、アル
ミニウム膜Ｍａをエッチングし、アッシングによりレジ
スト膜Ｒ１を除去する（図５）。このアルミニウム膜Ｍ
ａ（第２の導電層）には、接地電位（Ｖｓｓ）が供給さ
れる。
ミニウム膜Ｍａをエッチングし、アッシングによりレジ
スト膜Ｒ１を除去する（図５）。このアルミニウム膜Ｍ
ａ（第２の導電層）には、接地電位（Ｖｓｓ）が供給さ
れる。
【００３２】次に、図６に示すように、アルミニウム膜
Ｍａおよびパッシベーション膜ＰＡ上に、酸化シリコン
膜ＹＺを形成する。
Ｍａおよびパッシベーション膜ＰＡ上に、酸化シリコン
膜ＹＺを形成する。
【００３３】次いで、図７に示すように、酸化シリコン
膜ＹＺ上に、レジスト膜Ｒ２を形成し、前述のマスクＭ
を用いて、レジスト膜Ｒ２を露光、現像し、酸化シリコ
ン膜ＹＺ上に開口部ＯＡ２を有するレジスト膜Ｒ２を形
成する。この際、レジスト膜Ｒ２をアンダー露光するこ
とによって、開口部ＯＡ２を前述の開口部ＯＡ１より小
さく形成する。開口部ＯＡ２を前述の開口部ＯＡ１より
小さく形成するのは、アルミニウム膜Ｍａと、後述する
ＢＬＭ膜Ｍｂ（プラグＰ３）との接触を防止するためで
ある。
膜ＹＺ上に、レジスト膜Ｒ２を形成し、前述のマスクＭ
を用いて、レジスト膜Ｒ２を露光、現像し、酸化シリコ
ン膜ＹＺ上に開口部ＯＡ２を有するレジスト膜Ｒ２を形
成する。この際、レジスト膜Ｒ２をアンダー露光するこ
とによって、開口部ＯＡ２を前述の開口部ＯＡ１より小
さく形成する。開口部ＯＡ２を前述の開口部ＯＡ１より
小さく形成するのは、アルミニウム膜Ｍａと、後述する
ＢＬＭ膜Ｍｂ（プラグＰ３）との接触を防止するためで
ある。
【００３４】このように、アンダー露光を行うことによ
って、開口部ＯＡ１用のマスクＭを開口部ＯＡ２の形成
に用いることができる。また、逆に開口部ＯＡ２の大き
さに対応したマスクを用い、オーバー露光を行うことに
より開口部ＯＡ１を形成してもよい。
って、開口部ＯＡ１用のマスクＭを開口部ＯＡ２の形成
に用いることができる。また、逆に開口部ＯＡ２の大き
さに対応したマスクを用い、オーバー露光を行うことに
より開口部ＯＡ１を形成してもよい。
【００３５】次いで、レジスト膜Ｒ２をマスクに、酸化
シリコン膜ＹＺおよびパッシベーション膜ＰＡ（絶縁
膜）をエッチングすることにより、第３層配線Ｍ３上に
コンタクトホールＣ３を形成する（図８）。
シリコン膜ＹＺおよびパッシベーション膜ＰＡ（絶縁
膜）をエッチングすることにより、第３層配線Ｍ３上に
コンタクトホールＣ３を形成する（図８）。
【００３６】続いて、図９に示すように、コンタクトホ
ールＣ３内を含む酸化シリコン膜ＹＺ上に、ＢＬＭ膜Ｍ
ｂを堆積し、パターニングする。このＢＬＭ膜Ｍｂ（第
1の導電層）は、Ｃｒ／Ｎｉ／Ａｕの積層膜からなり、
これらの膜を順次堆積することにより形成する。
ールＣ３内を含む酸化シリコン膜ＹＺ上に、ＢＬＭ膜Ｍ
ｂを堆積し、パターニングする。このＢＬＭ膜Ｍｂ（第
1の導電層）は、Ｃｒ／Ｎｉ／Ａｕの積層膜からなり、
これらの膜を順次堆積することにより形成する。
【００３７】なお、コンタクトホールＣ３中に、プラグ
１８と同様に、プラグＰ３を形成し、このプラグＰ３上
に、ＢＬＭ膜Ｍｂを堆積し、パターニングしてもよい
（図１０）。
１８と同様に、プラグＰ３を形成し、このプラグＰ３上
に、ＢＬＭ膜Ｍｂを堆積し、パターニングしてもよい
（図１０）。
【００３８】次いで、図１１に示すように、ＢＬＭ膜Ｍ
ｂ上に、金もしくは半田等からなるバンプ電極ＢＰを形
成する。このバンプ電極ＢＰには、電源電位（Ｖｄｄ）
が供給される。従って、ＢＬＭ膜Ｍｂにも、電源電位
（Ｖｄｄ）が供給される。
ｂ上に、金もしくは半田等からなるバンプ電極ＢＰを形
成する。このバンプ電極ＢＰには、電源電位（Ｖｄｄ）
が供給される。従って、ＢＬＭ膜Ｍｂにも、電源電位
（Ｖｄｄ）が供給される。
【００３９】この後、パッケージ基板等に実装され半導
体集積回路装置が完成するが、それらの説明は省略す
る。
体集積回路装置が完成するが、それらの説明は省略す
る。
【００４０】このように、本実施の形態によれば、最上
層配線である第３層配線Ｍ３に電気的に接続されるＢＬ
Ｍ膜Ｍｂを形成し、ＢＬＭ膜Ｍｂに対向するように、ア
ルミニウム膜Ｍａを形成したので、ＢＬＭ膜Ｍｂ、アル
ミニウム膜Ｍａおよびこれらの膜（Ｍｂ、Ｍａ）間の酸
化シリコン膜ＹＺとで容量素子Ｃを構成することができ
る（図１２）。図１２は、ＢＬＭ膜Ｍｂ近傍の拡大図で
ある。
層配線である第３層配線Ｍ３に電気的に接続されるＢＬ
Ｍ膜Ｍｂを形成し、ＢＬＭ膜Ｍｂに対向するように、ア
ルミニウム膜Ｍａを形成したので、ＢＬＭ膜Ｍｂ、アル
ミニウム膜Ｍａおよびこれらの膜（Ｍｂ、Ｍａ）間の酸
化シリコン膜ＹＺとで容量素子Ｃを構成することができ
る（図１２）。図１２は、ＢＬＭ膜Ｍｂ近傍の拡大図で
ある。
【００４１】この容量素子Ｃにより、第３層配線Ｍ３上
に加わったノイズを吸収することができる。
に加わったノイズを吸収することができる。
【００４２】また、この容量素子Ｃは、バンプ電極ＢＰ
下に形成されるため、パッケージ基板上にバイパスコン
デンサ（部品）を配置する場合に比べ、パッケージ基板
の縮小化を図ることができる。また、この容量素子Ｃ
は、バンプ電極ＢＰ下に形成されるため、集積回路の製
造工程中、いわゆる前工程において、形成することが可
能となる。従って、パッケージ基板上にバイパスコンデ
ンサ（部品）を外付けするという工程が不用となる。
下に形成されるため、パッケージ基板上にバイパスコン
デンサ（部品）を配置する場合に比べ、パッケージ基板
の縮小化を図ることができる。また、この容量素子Ｃ
は、バンプ電極ＢＰ下に形成されるため、集積回路の製
造工程中、いわゆる前工程において、形成することが可
能となる。従って、パッケージ基板上にバイパスコンデ
ンサ（部品）を外付けするという工程が不用となる。
【００４３】次に、前述の容量素子Ｃの容量について説
明する。
明する。
【００４４】例えば、０．３５μｍのデザインルールの
ＣＣＢ製品においては、電源電位（Ｖｄｄ）が、供給さ
れるバンプ電極ＢＰの数は、約２６００個である。ここ
で、ＣＣＢとは、半導体基板上のバンプ電極をプリント
配線が形成されたパッケージ基板上に、一括接続実装し
た半導体集積回路装置をいう。このバンプ電極ＢＰは、
例えば、図１３に示すように、半導体基板１上に、マト
リックス状に配置される。
ＣＣＢ製品においては、電源電位（Ｖｄｄ）が、供給さ
れるバンプ電極ＢＰの数は、約２６００個である。ここ
で、ＣＣＢとは、半導体基板上のバンプ電極をプリント
配線が形成されたパッケージ基板上に、一括接続実装し
た半導体集積回路装置をいう。このバンプ電極ＢＰは、
例えば、図１３に示すように、半導体基板１上に、マト
リックス状に配置される。
【００４５】また、本実施の形態のＢＬＭ膜Ｍｂの直径
を１６５μｍ、コンタクトホールＣ３の直径を４０μｍ
とすると、バンプ電極ＢＰ１個当り、容量に寄与するＢ
ＬＭ膜Ｍｂの面積は、約２００００μｍ2となる。従っ
て、この製品の場合、容量に寄与するＢＬＭ膜Ｍｂの総
面積は、約５×１０7μｍ2（≒２００００×２６００）
となる。ここで、ＢＬＭ膜Ｍｂとその対極となるアルミ
ニウム膜Ｍａとの距離、即ち、本実施の形態における酸
化シリコン膜ＹＺの膜厚を１００Å（１００×１０-8ｃ
ｍ）とすると、容量は、チップ全体で約２００ｎＦ（Ｃ
＝ε0・εSiOＳ／ｄ、ε0＝８．８５４×１０-12、ε
SiO＝３．９、Ｓ＝５×１０7μｍ2、ｄ＝１００×１０
-8ｃｍ）となる。
を１６５μｍ、コンタクトホールＣ３の直径を４０μｍ
とすると、バンプ電極ＢＰ１個当り、容量に寄与するＢ
ＬＭ膜Ｍｂの面積は、約２００００μｍ2となる。従っ
て、この製品の場合、容量に寄与するＢＬＭ膜Ｍｂの総
面積は、約５×１０7μｍ2（≒２００００×２６００）
となる。ここで、ＢＬＭ膜Ｍｂとその対極となるアルミ
ニウム膜Ｍａとの距離、即ち、本実施の形態における酸
化シリコン膜ＹＺの膜厚を１００Å（１００×１０-8ｃ
ｍ）とすると、容量は、チップ全体で約２００ｎＦ（Ｃ
＝ε0・εSiOＳ／ｄ、ε0＝８．８５４×１０-12、ε
SiO＝３．９、Ｓ＝５×１０7μｍ2、ｄ＝１００×１０
-8ｃｍ）となる。
【００４６】従って、第３層配線Ｍ３上に加わったノイ
ズを吸収するのに充分な容量を得ることができる。
ズを吸収するのに充分な容量を得ることができる。
【００４７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４８】特に、本実施の形態では、第３層配線Ｍ３
に電源電位（Ｖｄｄ）が供給される配線としたが、第３
層配線Ｍ３を接地電位（Ｖｓｓ）が供給される配線とし
てもよい。この場合、アルミニウム膜Ｍａには、電源電
位（Ｖｄｄ）を供給する。また、本実施の形態において
は、３層の配線を形成したが、３層以下もしくは３層以
上の配線をしてもよい。また、本実施の形態において
は、半導体素子としてＭＩＳＦＥＴＱｎおよびＱｐを形
成したが、これらＭＩＳＦＥＴに限られず、バイポーラ
トランジスタを形成することもでき、また、ＭＩＳＦＥ
Ｔとバイポーラトランジスタを同一基板上に形成するこ
ともできる。また、本発明は、電源配線もしくは接地配
線を有する半導体集積回路装置に広く適用することがで
きる。また、本発明は、バンプ電極を有する半導体集積
回路装置に広く適用することができる。
に電源電位（Ｖｄｄ）が供給される配線としたが、第３
層配線Ｍ３を接地電位（Ｖｓｓ）が供給される配線とし
てもよい。この場合、アルミニウム膜Ｍａには、電源電
位（Ｖｄｄ）を供給する。また、本実施の形態において
は、３層の配線を形成したが、３層以下もしくは３層以
上の配線をしてもよい。また、本実施の形態において
は、半導体素子としてＭＩＳＦＥＴＱｎおよびＱｐを形
成したが、これらＭＩＳＦＥＴに限られず、バイポーラ
トランジスタを形成することもでき、また、ＭＩＳＦＥ
Ｔとバイポーラトランジスタを同一基板上に形成するこ
ともできる。また、本発明は、電源配線もしくは接地配
線を有する半導体集積回路装置に広く適用することがで
きる。また、本発明は、バンプ電極を有する半導体集積
回路装置に広く適用することができる。
【００４９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５０】本発明の半導体集積回路装置においては、
最上層配線に接続される容量素子を形成したので、最上
層配線に印加されるノイズを低減することができる。ま
た、この容量素子をバンプ電極下に形成したので、半導
体基板が実装されるパッケージ基板の小面積化を図るこ
とができる。また、半導体集積回路装置の製造工程を簡
略化することができる。
最上層配線に接続される容量素子を形成したので、最上
層配線に印加されるノイズを低減することができる。ま
た、この容量素子をバンプ電極下に形成したので、半導
体基板が実装されるパッケージ基板の小面積化を図るこ
とができる。また、半導体集積回路装置の製造工程を簡
略化することができる。
【図１】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図２】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図３】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図５】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図６】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図７】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図８】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図９】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図１０】本発明の実施の形態である半導体集積回路装
置の製造工程の途中における基板の要部断面図である。
置の製造工程の途中における基板の要部断面図である。
【図１１】本発明の実施の形態である半導体集積回路装
置の製造工程の途中における基板の要部断面図である。
置の製造工程の途中における基板の要部断面図である。
【図１２】図１１に示したバンプ電極近傍部の拡大図で
ある。
ある。
【図１３】半導体基板上のバンプ電極の配置を示すため
の図である。
の図である。
１ 半導体基板 ２ 素子分離 ３ ｐ型ウエル ４ ｎ型ウエル ７ 酸化シリコン膜 ８ ゲート酸化膜 ９ ゲート電極 ９ａ 多結晶シリコン膜 ９ｃ Ｗ膜 １０ 窒化シリコン膜 １１ ｎ-型半導体領域 １２ ｐ-型半導体領域 １３ サイドウォールスペーサ １４ ｎ+型半導体領域 １５ ｐ+型半導体領域 １７ コンタクトホール １８ プラグ ＢＰ バンプ電極 Ｃ 容量素子 Ｃ１ コンタクトホール Ｃ２ コンタクトホール Ｃ３ コンタクトホール Ｍ マスク Ｍ１ 第１層配線 Ｍ２ 第２層配線 Ｍ３ 第３層配線 Ｍａ アルミニウム膜 Ｍｂ ＢＬＭ膜 ＯＡ１ 開口部 ＯＡ２ 開口部 Ｐ１ プラグ Ｐ２ プラグ Ｐ３ プラグ ＰＡ パッシベーション膜 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｒ１ レジスト膜 Ｒ２ レジスト膜 ＴＨ１ 層間絶縁膜 ＴＨ２ 層間絶縁膜 ＴＨ３ 層間絶縁膜 ＹＺ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｄ Ｈ Ｆターム(参考） 5F033 HH07 HH08 HH13 HH17 JJ01 JJ07 JJ13 JJ17 JJ19 KK08 KK33 MM05 MM13 NN40 PP15 QQ08 QQ09 QQ10 QQ37 QQ48 RR04 RR06 SS11 UU05 VV04 VV05 VV07 VV10 XX23 XX33 5F038 AC05 AC17 BE07 BE09 BH19 CD02 CD14 EZ15
Claims (1)
- 【請求項１】 半導体基板主表面に形成された半導体素
子と、 前記半導体素子と電気的に接続された複数の配線と、 前記複数の配線のうち最上層に位置する最上層配線上に
形成された絶縁膜と、 前記絶縁膜上に形成され、前記最上層配線と電気的に接
続される第1の導電層であって、その上部にバンプ電極
が形成される第1の導電層と、 前記絶縁膜中に、前記第1の導電層と対向するように形
成された第２の導電層と、を有し、 前記第1、第２の導電層とこれらの層間に存在する前記
絶縁膜とが容量を構成していること、 を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000321346A JP2002134693A (ja) | 2000-10-20 | 2000-10-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000321346A JP2002134693A (ja) | 2000-10-20 | 2000-10-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002134693A true JP2002134693A (ja) | 2002-05-10 |
Family
ID=18799490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000321346A Pending JP2002134693A (ja) | 2000-10-20 | 2000-10-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002134693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021034432A (ja) * | 2019-08-20 | 2021-03-01 | サンケン電気株式会社 | 半導体装置 |
-
2000
- 2000-10-20 JP JP2000321346A patent/JP2002134693A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021034432A (ja) * | 2019-08-20 | 2021-03-01 | サンケン電気株式会社 | 半導体装置 |
| JP7434750B2 (ja) | 2019-08-20 | 2024-02-21 | サンケン電気株式会社 | 半導体装置 |
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