KR20070023876A - 반도체 메모리 장치 및 그 셀프 테스트 방법 - Google Patents
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Abstract
반도체 메모리 장치 및 그 셀프 테스트 방법이 개시되어 있다. 본 발명은 테스트 장비로부터 테스트 개시명령을 접수하여 셀 어레이를 스캔하면서 불량 셀을 검출하는 비스트 회로; 및 클럭 신호에 응답하여 현재 테스트되는 셀에 대응하는 어드레스를 갱신 저장하고, 상기 불량 셀 검출 시 즉시 상기 저장된 어드레스로 리던던시 회로를 퓨징하기 위한 복구제어신호를 발생하는 복구제어회로로 구성된다. 따라서, 임의의 셀에서 불량(페일)이 발생되면 즉시 리페어 회로로 셀의 정보를 전달하므로 테스트 시간이 단축되는 효과가 있다. 또한 페일이 발생되는 즉시 리페어를 수행하므로 페일된 셀의 어드레스들을 저장하기 위한 대용량의 메모리를 구비할 필요가 없으므로 칩의 사이즈를 감소시킬 수 있다.
Description
도 1은 일반적인 메모리 테스트 장치에 관한 개략적인 블록도,
도 2는 본 발명의 제 1 실시예에 따른 메모리 테스트 장치에 관한 블록도,
도 3은 도 2에 도시된 복구제어회로를 상세히 도시한 블록도,
도 4는 불량 셀 발생에 따라 셀의 어드레스를 전달하는 과정에 관한 회로도,
도 5는 불량 셀 발생에 따라 퓨즈 컷 신호를 발생하는 과정에 관한 회로도,
도 6은 일반적인 전기적 퓨즈 회로로부터 리페어 완료 신호(fuse done)를 얻는 것을 보여주기 위한 도면,
도 7은 퓨즈를 컷팅 시의 타이밍도,
도 8은 퓨즈가 컷팅되기 전의 타이밍도,
도 9는 퓨즈가 컷팅된 후의 타이밍도,
도 10은 페일 비트 발생으로부터 퓨즈 컷팅이 이루어지는 동작에 관한 타이밍도,
도 11은 본 발명의 제 2 실시예에 따른 메모리 테스트 장치에 관한 블록도,
도 12a는 복수 개의 래치 회로로 구성할 경우의 기억 회로를 나타내는 도면,
도 12b는 도 12a에 도시된 래치 회로를 상세히 도시한 회로도,
도 13은 리던던시 회로를 복수 개로 구성할 경우에 대한 도면.
도 14a는 퓨즈 회로의 사용 여부를 결정하는 신호를 제공하는 논리 게이트에 대한 도면,
도 14b는 퓨즈 회로를 사용해야 하는 페일 셀에 대한 어드레스 정보를 제공하는 논리 게이트에 대한 도면,
도 14c는 퓨즈 회로에 대한 상세 회로도.
*도면의 주요부분에 대한 부호의 간단한 설명*
10 : 테스터 20 : 메모리
21 : 비스트 회로 22 : 셀 어레이
23 : 리던던시 회로 30 : 복구제어회로
31 : 복구 신호 발생부 32 : 불량 셀 어드레스 레지스터
33 : 퓨즈 컷 검출부 34 : 내부 클럭 발생회로
본 발명은 반도체 메모리 장치 및 그 셀프 테스트 방법에 관한 것으로, 좀더 상세하게는 비스트 회로(BIST : Built-In Self Test)를 가진 반도체 메모리 장치의 테스트 효율을 개선하기 위한 장치 및 방법에 관한 것이다.
오늘날의 반도체 장치는 메모리 용량이 커질수록 셀 면적이 급격하게 감소하는데, 이러한 셀 면적의 감소는 셀의 캐패시터 용량의 감소를 의미한다. 이에 따라 캐패시터에 저장되는 전하도 급격하게 줄어들게 되어 셀이 제조 공정의 영향을 많이 받게 된다. 그리고 셀의 배치도 더 조밀하게 되어 이웃 셀의 영향을 더 많이 받게 되므로 주소 선과 데이터 선상의 잡음에 의한 영향도 더 많이 받게 된다.
이렇게 반도체 장치의 집적도가 증가하고 기능이 복잡해짐에 따라 반도체 장치를 효율적으로 테스트하기 위해 비스트(BIST : Built-In Self Test)라는 방법이 개발되었으며 이는 메모리 테스트 알고리즘을 구현한 회로를 칩 내에 구현하여 칩 내부에서 테스트하는 방법이다.
이하, 도면을 참조하여 종래의 메모리 테스트 장치를 설명하기로 한다.
도 1은 일반적인 메모리 테스트 장치에 관한 개략적인 블록도이다. 도 1을 참조하면, 일반적인 메모리 테스트 장치는 불량 셀을 검사하는 테스터(1) 및 반도체 메모리 장치(2)를 포함한다. 반도체 메모리 장치(2)는 셀 어레이(2b)로 데이터를 라이트한 뒤 라이트 한 값을 리드하여 그 값들을 서로 비교하여 불량/정상을 판단하여 외부 테스터로 보고하는 비스트 회로(2a)를 더 포함한다.
상기 비스트 회로(2a)는 도시되지는 않았지만, 테스트 패턴신호를 발생하는 패턴 발생기와, 패턴 정보와 리드한 데이터를 비교하는 비교부와, 셀의 위치 정보를 얻기 위한 어드레스 발생기를 더 구비한다.
비교부는 테스트 알고리즘에 따라 셀 어레이(2b)에 기입된 패턴과 라이트한 패턴을 비교하여 불량(이하, '페일'이라 칭함) 비트 발생 여부를 판단할 수 있다. 비교부에서 페일이 발생된 것으로 판단되면, 페일이 발생된 셀의 어드레스를 비스트 회로 내부의 저장부로 저장시키거나 외부의 테스트 장비(1)로 전송하여 저장시킨다.
테스트 장비(1)에서는 테스트 결과를 분석하여 복구가 가능한 칩에 대해서는 리페어 명령을 하달하고, 복구가 불가능한 칩에 대해서는 불량처리하게 된다.
복구가 가능한 칩에서는 테스트 장비(1)로부터 하달된 복구 명령에 응답하여 리던던시 회로의 퓨즈옵션을 처리하여 불량 셀을 포함하는 로우 또는 컬럼을 리던던시 회로의 로우 또는 컬럼으로 대치시킨다. 따라서, 복구 가능한 칩은 정상칩으로 복원된다.
이와 같이, 종래의 메모리 테스트 방법은 먼저 반도체 메모리 소자의 모든 셀에 대하여 페일 여부를 판별하고, 판별된 페일 비트 정보를 레지스터에 저장하는 작업을 반복하여 테스트가 끝나면 저장부에 저장된 정보를 바탕으로 리페어를 수행한다.
이와 같은 종래의 테스트 방법은 테스트 시간이 길어지는 단점이 있다. 또한, 테스트 장비와 반도체 메모리 소자 사이의 인터페이스가 복잡하여 테스트 효율을 떨어뜨리는 원인으로 지적되고 있으며, 테스트 장비(1)에서는 테스트 결과를 저장하기 위한 대용량의 저장공간이 확보되어야 하는 부담이 있었다.
또한, 반도체 메모리 소자에서는 소자 전체의 테스트 결과를 저장하기 위하여 일정 이상의 저장공간을 확보하여야 하므로 테스트 회로가 차지하는 면적이 커지는 문제점이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 칩 내부의 비스트 수행 과정에서 셀 어레이에 페일이 발견되는 즉시 리페어를 자동 수행하므로써 테스트와 복구가 거의 동시에 수행될 수 있도록 하여 테스트 시간을 단축시킬 수 있는 반도체 메모리 장치 및 그 테스트 방법을 제공하는 데 있다.
본 발명의 다른 목적은 비스트 회로의 페일정보를 저장하는 저장공간을 최소화시킴으로써 칩 내부에서 소요되는 면적을 줄일 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 테스트 장비와 반도체메모리 사이의 테스트 인터페이스를 간략화할 수 있는 테스트 방법을 제공하는 데 있다.
이러한 목적을 달성하기 위한 본 발명의 제 1실시예에 따른 반도체 메모리 장치의 셀프 테스트 방법은, 테스트 장비로부터 테스트 개시명령을 접수하는 단계; 상기 접수된 테스트 개시명령에 응답하여 셀 어레이를 스캔하면서 불량 셀을 검출하는 단계; 클럭 신호에 응답하여 현재 테스트되는 셀에 대응하는 어드레스를 갱신 저장하는 단계; 및 상기 불량 셀 검출시 즉시 상기 저장된 어드레스로 리던던시 회로를 퓨징하는 단계를 구비함을 특징으로 한다.
상기 방법은 상기 불량 셀 검출횟수를 카운팅하는 단계; 및 상기 카운팅된 검출횟수가 상기 리던던시 회로의 복구 가능 횟수 이하일 경우에는 복구 인에이블 신호를 발생하고, 보다 많을 경우에는 복구 디스에이블신호를 발생하는 단계를 더 포함한다. 그리고 상기 불량 셀 검출횟수가 상기 리던던시 회로의 복구 가능횟수보다 많을 경우에는 불량 처리하는 특징이 있다.
상기 방법은 상기 리던던시 회로의 복구 동작시 퓨즈컷(fuse cut) 여부를 검출하는 단계; 및 상기 퓨즈컷 검출결과에 응답하여 상기 클럭 신호의 주기를 조정하는 단계를 더 구비하는 것을 특징으로 한다.
또한 상기의 목적을 달성하기 위한 본 발명의 제 1실시예에 따른 반도체 메모리 장치는, 테스트 장비로부터 테스트 개시명령을 접수하여 셀 어레이를 스캔하면서 불량 셀을 검출하는 비스트 회로; 및 클럭 신호에 응답하여 현재 테스트되는 셀에 대응하는 어드레스를 갱신 저장하고, 상기 불량 셀 검출 시 즉시 상기 저장된 어드레스로 리던던시 회로를 퓨징하기 위한 복구제어신호를 발생하는 복구제어회로를 구비함을 특징으로 한다.
상기 복구제어회로는 상기 불량 셀 검출시 상기 리던던시 회로로 복구 마스터 신호를 발생하며, 상기 클럭 신호에 응답하여 현재 테스트되는 셀에 대응하는 어드레스를 갱신 저장하고, 상기 불량 셀 검출시 저장된 어드레스를 출력하는 레지스터; 상기 불량 셀 검출횟수를 카운팅하여 상기 카운팅된 검출횟수가 상기 리던던시 회로의 복구 가능 횟수 이하일 경우에는 복구 인에이블신호를 발생하고, 보다 많을 경우에는 복구 디스에이블신호를 발생하는 복구 인에이블신호 발생부; 및 상기 클럭신호에 응답하여 상기 불량 셀 검출신호를 래치하여 퓨즈컷 신호로 출력하 는 퓨즈컷 신호 발생부를 구비한다.
또한 상기 복구제어회로는 상기 리던던시 회로의 복구 동작시 퓨즈컷 여부를 검출하는 퓨즈컷 검출부; 및 상기 퓨즈컷 검출신호에 응답하여 상기 클럭신호의 주기가 조정되는 클럭발생기를 더 구비하는 특징이 있다.
상기 저장부는 어드레스 비트 수에 대응하는 복수의 비트래치회로들을 포함하고, 상기 복수의 비트래치회로들 각각은 클럭신호에 응답하여 어드레스 비트신호를 스위칭하는 입력스위칭부; 상기 불량 셀 검출신호에 응답하여 래치된 비트신호를 출력하는 출력스위칭부; 및 상기 입력스위칭부와 출력스위칭부 사이에 연결된 래치부를 포함한다.
상기의 목적을 달성하기 위한 본 발명의 제 2실시예에 따른 반도체 메모리 장치의 셀프 테스트 방법은, 테스트 장비로부터 테스트 개시명령을 접수하는 단계; 상기 접수된 테스트 개시명령에 응답하여 셀 어레이를 스캔하면서 불량 셀을 검출하는 단계; 상기 스캔 도중에 불량 셀이 검출될 때마다 대응하는 불량 셀의 어드레스를 선입선출 방식으로 저장하는 단계; 상기 스캔 종료시 상기 테스트 장비에 테스트 결과를 통보하는 단계; 상기 테스트 장비로부터 복구 명령을 접수하는 단계; 및 상기 접수된 복구 명령에 응답하여 상기 저장된 불량 셀 어드레스에 대응하는 리던던시 회로를 퓨징하는 단계를 구비하는 특징이 있다.
상기 테스트 개시명령 및 복구명령은 모드 레지스터 세트 명령인 것을 특징으로 한다.
상기 선입선출방식으로 저장되는 어드레스의 수는 상기 리던던시 회로의 복 구 가능한 수와 일치되는 특징이 있다.
또한 상기의 목적을 달성하기 위한 본 발명의 제 2실시예에 따른 반도체 메모리 장치는, 테스트 장비로부터 테스트 개시명령을 접수하고 접수된 테스트 개시명령에 응답하여 셀 어레이를 스캔하면서 불량 셀을 검출하고, 상기 스캔 종료시 상기 테스트 장비에 테스트 결과를 통보하는 비스트 회로; 상기 스캔 도중에 불량 셀이 검출될 때마다 대응하는 불량 셀의 어드레스를 선입선출 방식으로 저장하는 저장부; 및 상기 테스트 장비로부터 복구 명령을 접수하고, 접수된 복구 명령에 응답하여 상기 저장부에 저장된 불량 셀 어드레스에 대응하는 리던던시 회로를 퓨징하는 복구제어신호를 발생하는 복구제어회로를 구비함을 특징으로 한다.
상기 테스트 개시명령 및 복구명령은 모드 레지스터 세트 명령인 것을 특징으로 한다.
상기 저장부는 상기 리던던시 회로의 복구 가능한 수와 일치하거나 그 이하의 어드레스 저장용량을 가진 것을 특징으로 한다.
상기 저장부의 어드레스 저장용량은 단일 어드레스 저장용량인 것을 특징으로 한다.
상기 선입선출방식의 저장부는 어드레스 비트 수에 대응하는 복수의 비트래치회로들을 포함하고, 상기 복수의 비트래치회로들 각각은 상기 비스트회로에서 발생된 불량 셀 검출신호에 응답하여 대응하는 어드레스 비트신호를 스위칭하는 입력스위칭부; 상기 복구명령에 응답하여 래치된 비트신호를 출력하는 출력스위칭부; 및 상기 입력스위칭부와 출력스위칭부 사이에 연결된 래치부를 포함하는 것을 특징 으로 한다.
상기 복구제어회로는 상기 비스트 회로에서 발생된 불량판정신호와 상기 복구명령에 응답하여 마스터 복구신호를 발생하는 마스터 복구신호 발생부; 상기 저장부에 저장된 불량 셀 어드레스와 상기 복구명령에 응답하여 어드레스 복구신호를 발생하는 어드레스 복구신호 발생부; 상기 마스터 복구신호에 응답하여 마스터 퓨즈신호를 발생하는 마스터 퓨즈신호 발생부; 및 상기 어드레스 복구신호에 응답하여 어드레스 퓨즈신호를 발생하는 어드레스 퓨즈신호 발생부를 가진 것을 특징으로 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 실시예의 설명에 있어서, 이해의 편의를 돕기 위하여 동일한 구성요소에 대해서는 다른 도면에 도시되어 있더라도 동일한 부호를 부여하였다.
<실시예 1>
도 2는 본 발명의 제 1 실시예에 따른 메모리 테스트 장치에 관한 블록도이다. 도 2를 참조하면, 제 1실시예에 따른 메모리 테스트 장치는 테스터(10)와 메모리(20)를 포함한다. 메모리(20)는 비스트 회로(21), 셀 어레이(22), 리던던시 회로(23), 복구제어회로(30)를 포함한다.
상기 복구제어회로(30)는 복구신호 발생부(31), 불량 셀 어드레스 레지스터(32), 퓨즈컷 검출부(33), 내부 클럭 발생회로(34)로 구성된다.
본 발명의 비스트 회로(21)는 페일이 발생되면 복구 신호 발생부(31)로 복구 인에이블 신호를 출력하도록 제어신호를 출력하고, 페일 발생 즉시 불량 셀 어드레 스를 불량 셀 어드레스 레지스터(32)에 저장한다. 따라서, 저장된 셀 어드레스는 리던던시 회로(23)로 전달되어 리페어가 수행된다.
그리고, 리던던시 회로(23)에서 퓨즈 컷 동작이 수행되어 리페어가 완료되면 리페어 완료를 알리기 위한 fuse done 신호가 퓨즈 컷 검출부(33)로 인가된다. 퓨즈 컷 검출부(33)는 퓨즈 컷팅 동작이 완료된 신호를 인가받아 내부 클럭 발생회로(34)로 이를 전달한다. 따라서 내부 클럭 발생회로(34)는 퓨즈 컷 검출부(33)의 신호에 응답하여 이미 설정된 내부 클럭과 퓨즈 컷팅 완료신호를 조합하여 내부 클럭을 조정한다.
이하, 각 부의 기능을 도면을 참조하여 상세히 설명하기로 한다.
도 3은 도 2에 도시된 복구제어회로를 상세히 도시한 블록도이다.
먼저 복구제어회로 내부의 각 블록을 도 3을 참조하여 설명하면 다음과 같다. 도 3의 복구 제어회로는 각 기능 블록을 플립플롭을 이용함을 보여준다
도 3에 도시된 바와 같이, 복구제어회로(30)는 비스트 회로(21)의 비교기(21C)로부터 패턴과 메모리에서 리드(READ)한 데이터를 비교하도록 하고, 페일이 발생되면 복구 마스터 신호를 발생하여 퓨즈 컷 플립플롭(31)이 인에이블되도록 한다. 그리고, 현재 테스트되는 셀에 대응하는 어드레스를 로우플립플롭(32R) 및 컬럼 플립플롭(32C)에 갱신 저장시킨다.
또한, 불량 셀 검출 횟수를 카운팅하여 상기 카운팅된 검출 횟수가 상기 리던던시 회로(23)의 복구 가능 횟수 이하일 경우에는 복구인에이블 신호를 발생하고, 보다 많은 경우에는 복구 디스에이블 신호를 발생하도록 컬럼 어드레스 레지스 터/카운터(33C)와 로우 어드레스 레지스터/카운터(33R)를 더 구비한다.
상기 로우플립플롭(32R) 및 컬럼 플립플롭(32C)은 어드레스 비트 수에 대응하는 복수의 비트 래치회로로 구성될 수 있다. 복수의 비트 래치 회로들 중 하나의 비트 래치 회로를 도면을 참조하여 설명하기로 한다.
도 4는 불량 셀 발생에 따라 셀의 어드레스를 전달하는 과정에 관한 회로도이다. 도 4를 참조하면, 복수의 비트 래치 회로들 각각은 클럭 신호에 응답하여 어드레스 비트 신호(address in)를 스위칭하는 입력 스위칭부와, 입력스위칭부로 인가되는 어드레스 비트 신호를 래치하는 래치부와, 불량 셀 검출신호에 응답하여 래치된 비트 신호를 출력하는 출력 스위칭부로 구성된다.
도 5는 불량 셀 발생에 따라 퓨즈 컷 신호를 발생하는 과정에 관한 회로도이다. 도 5를 참조하면, 불량 셀이 발생되어 페일 신호가 인가되면, 퓨즈 컷 신호 발생부는 클럭신호에 응답하여 페일 상태를 래치하여 퓨즈 컷 신호를 발생한다. 퓨즈 컷 신호가 발생되면 퓨즈 회로에서 도 4의 회로에서 발생하는 셀의 어드레스 정보와 조합하여 해당 퓨즈를 컷팅한다.
본 발명의 제 1실시예에서는 리던던시 회로(23)에서 퓨즈 컷팅 동작이 직접 이루어지기 때문에, 퓨즈 컷팅 동작에 소모되는 시간을 고려하여 메모리 내부의 클럭을 조절하여야 한다. 따라서 리던던시 회로(23)로부터 출력되는 리페어 완료 신호인 fuse done 신호를 입력으로 fuse done 시간 만큼 내부 클럭 주기를 늘려주는 내부 클럭 발생회로(34)를 추가적으로 구성하는 것이 바람직하다.
따라서 내부 클럭 발생기(34)는 외부 클럭신호와 리페어 완료신호(FUSE DONE)신호를 고려하여 리페어 완료신호가 늦어지는 만큼 클럭을 늘려 내부 클럭으로 사용하도록 한다. 이를 도면을 참조하여 설명하면 다음과 같다.
도 6은 일반적인 전기적 퓨즈 회로로부터 리페어 완료 신호(fuse done)를 얻는 것을 보여주기 위한 도면, 도 7은 퓨즈를 컷팅 시의 타이밍도, 도 8은 퓨즈가 컷팅되기 전의 타이밍도, 도 9는 퓨즈가 컷팅된 후의 타이밍도이다.
도 6을 참조하면, 제 1실시예에서 사용되는 리던던시 회로는 일반적인 전기적 퓨즈 회로를 채용하고 이 회로로부터 FUSE DONE 신호를 얻을 수 있다.
퓨즈 회로가 도 6과 같이 구성된 상태에서, 퓨즈 컷팅시의 타이밍은 도 7과 같이 이루어진다. 그리고 퓨즈가 컷팅되기 전에는 도 8과 같은 타이밍도를 보이게 된다. 즉, precharge와 sense의 위상에 따라 fuse out 단자의 신호도 '하이'와 '로우'로 변하면서, precharge 와 sense 의 위상과 정반대의 위상을 나타내므로 이 세 값을 AND 게이트의 입력으로 할 때 출력은 항상 '로우'가 되게 된다.
반면, 퓨즈가 컷팅 된 후에는 도 9에 도시된 바와 같이, fuse out 단자는 precharge 및 sense 신호와 상관없이 항상 '하이'신호를 유지하게 되므로 이 세 값을 AND 게이트의 입력으로 할 때 precharge 및 sense 신호가 '하이'값을 가지는 위상에서 출력은 '하이'가 된다.
그러므로 전기적 퓨즈(e-fuse)회로의 Precharge 와 Sense 그리고 FUSE OUT의 신호들을 논리 게이트의 입력으로 하여, 모든 신호가 "하이"값을 취할 때 fuse done 신호를 출력하도록 구성하면 리페어 완료 신호를 얻을 수 있다.
도 6에서는 fuse done 신호를 얻기 위한 논리 게이트로서 NAND 게이트로 도 시하였지만 NAND 게이트를 사용하는 경우는 출력이 '로우'신호일 때 리페어가 완료된 것으로 판단하면 된다. 출력이 '하이'일 때 엑티브되는 것으로 구성하고자 한다면 NAND 게이트 대신 AND 게이트로 구성하면 된다.
이하 퓨즈 컷팅에 관한 각 타이밍도를 불량셀이 발생한 이후 리페어 하기까지의 전체적인 동작 과정을 살펴보기로 한다.
도 10은 페일 비트 발생으로부터 퓨즈 컷팅이 이루어지는 동작에 관한 타이밍도이다. 도 10에 도시된 바와 같이, 내부 클럭 발생기는 퓨즈가 컷팅된 후에 발생하여 들어오는 피드백 신호(fuse done)를 받아, 외부에서 들어오는 클럭을 퓨즈 컷팅 주기에 맞춰 늦춰주는 역할을 한다. 그리고 페일 비트가 연속해서 3번 발생했을 때 마스터 퓨즈 인에이블 신호와, 로우/컬럼 어드레스 정보를 리던던시 회로의 퓨즈 회로로 전송한다. 이때, 퓨즈를 자르기 위한 퓨즈 컷 신호도 출력된다. 첫 번째 비트를 컷팅하고 리페어 완료 신호인 fuse done 신호가 발생하면, 두 번째 비트를 컷팅한다. 만약, 두 번째 비트 컷팅 후 fuse done이 발생했을 때 클럭에 비해 컷팅 속도가 느리다면 내부 클럭 발생기에서 생성되는 클럭도 fuse done 에 맞춰 늘어나게 된다.
이상 살펴본 바와 같이 제 1실시예에서는 비스트 회로(21)의 비교기(3)에서 페일 여부를 판단하고, 페일 발생시 해당 어드레스를 불량 셀 어드레스 레지스터(32)로 저장하고 복구신호를 발생하여 리던던시 회로(23)로 직접 퓨즈 컷팅신호를 전달하므로써 페일이 발생할 때마다 직접 리페어를 수행할 수 있다. 따라서 페일이 발생할 때 즉시 리페어를 수행하고, 리페어 수행 이후에도 불량이 발생되면 리페어 불가능한 칩으로 처리하므로 불량 셀이 적은 칩을 빠른 시간 내에 선별하도록 해준다.
<실시예 2>
제 2실시예의 메모리 테스트 장치는 로우 및/또는 컬럼 어드레스를 사용하여 구성 가능하나 도면 및 상세한 설명에서는 로우 어드레스를 사용하여 설명하기로 한다.
도 11은 본 발명의 제 2 실시예에 따른 메모리 테스트 장치에 관한 블록도이다. 도 11을 참조하면, 메모리 테스트 장치는 데이터 핀 별로 리드/라이트하려고 하는 값을 제품 내부에 저장하고 이 값을 라이트하며 출력되는 데이터가 같은지 다른지를 비교하여 패스/페일을 판별하는 세미-비스트 회로(61)(대한민국 특허 출원번호2004-0033166)와, 세미-비스트 회로(61)로부터 출력되는 패스(정상)/페일(불량)에 따라 페일 비트에 대한 어드레스 정보를 저장하기 위한 기억회로(62)와, 페일이 발생되면 복구 신호를 발생시키는 복구 제어 회로(65)와, 기억회로(62)에 저장된 어드레스에 따라 페일이 발생된 셀을 리던던시 회로(64)로 치환하도록 구성된다.
제 2실시예에서는 /RAS 엑티브시 2개의 워드 라인과 1개의 CSL이 인에이블되어 전체 8개의 아웃풋이 출력되는 제품을 예로 들기로 한다.
이러한 제품에서는 1번째 워드 라인에서 아웃풋 00∼03까지가 출력되며, 2번째 워드라인에서 아웃풋 04∼07이 출력된다. 즉 8비트의 셀 정보가 출력된다.
MRS(Mode Register Set)1 신호는 세미 비스트 회로의 동작을 인에이블 시키 는 신호이다, 즉, MRS1이 인에이블되면 내부적으로 패스/페일을 판단하는 회로가 동작을 시작한다. MRS2 신호는 전기적 퓨즈를 절단하는 신호로서, 테스트 완료 후 MRS 2 신호가 인에이블되면 페일된 셀에 대해 퓨즈를 컷팅하게 된다.
상기 세미-비스트 회로(61)를 사용할 경우, 테스트 장비는 별도의 비교기를 구비하지 않아도 제품 내부적으로 패스/페일을 판단할 수 있다.
상기 기억 회로(62)는 어드레스 개수 만큼의 래치 회로를 별도로 만들어 주어야 한다.
도 12a는 복수 개의 래치 회로로 구성할 경우의 기억 회로를 나타내는 도면이다. 도 12a에 도시된 바와 같이, 페일된 셀의 어드레스를 저장하고자 하는 만큼 래치회로를 구성할 수 있으며, 래치회로를 많이 구성하게 되면 페일 된 셀 개수만큼 저장할 수 있으나, 뱅크당 1개의 리던던시 회로가 구성되는 점을 고려하여 래치회로를 구성하는 것이 바람직하다. 페일 된 셀의 어드레스를 많이 저장하여도 리던던시 회로의 여분이 없다면 무의미하기 때문이다.
도 12b는 도 12a에 도시된 래치 회로를 상세히 도시한 회로도이다. 도 12b를 참조하면, 기억회로(62)는 어드레스 비트 수에 대응하는 복수의 비트래치회로들을 포함하고, 상기 복수의 비트래치회로들 각각은 클럭신호에 응답하여 어드레스 비트신호를 스위칭하는 입력스위칭부(62I)와, 상기 불량 셀 검출신호에 응답하여 래치된 비트신호를 출력하는 출력스위칭부(62)와, 상기 입력스위칭부와 출력스위칭부 사이에 연결된 래치부(62L)를 포함한다.
상기 기억회로(62)는 세미-비스트 회로(61)의 PBIST1 신호가 "하이"신호일 때 엑티브되도록 구성되며, 엑티브된 상태에서 인가되는 어드레스 신호를 래치에 저장하고, 퓨즈 컷팅을 위한 모드신호인 MRS 2신호가 논리"하이"일 때 저장된 어드레스에 해당하는 셀을 리던던시 회로와 치환할 수 있도록 리던던시 회로(64)로 해당 어드레스(PLATCHi)를 전달한다.
도 13은 리던던시 회로를 복수 개로 구성할 경우에 대한 도면이다. 도 13에 도시된 바와 같이, 리던던시 회로는 리페어하고자 하는 개수만큼 구성할 수 있지만, 리던던시 회로는 페일되는 셀이 한 칩당 얼마 정도 발생하는지를 고려하여 설계하는 것이 바람직하다. 리던던시 회로를 많이 구성하게 되면 수율을 높일 수 있는 장점이 있지만, 리던던시 회로를 지나치게 많이 구성하게 되면 메모리 용량은 감소하면서 칩 사이즈만 늘리는 결과를 초래하기 때문이다.
도 14a는 퓨즈 회로의 사용 여부를 결정하는 신호를 제공하는 논리 게이트에 대한 도면이다. 도 14a를 참조하면, 전기적 퓨즈 컷팅 신호인 MRS 2신호와 패스/페일을 나타내는 PBIST2를 사용하여 퓨즈 회로의 마스터 신호(PEFCUT_M)를 발생시킴을 알 수 있다.
도 14b는 퓨즈 회로를 사용해야 하는 페일 셀에 대한 어드레스 정보를 제공하는 논리 게이트에 대한 도면이다. 도 14b를 참조하면, 전기적 퓨즈 컷팅 신호인 MRS 2 신호와 페일이 발생된 셀의 어드레스가 래치되어 있는 상태(PLATCHi)를 사용하여 퓨즈 회로의 어드레스 신호(PEFCUTi)를 발생시킴을 알 수 있다.
도 14c는 퓨즈 회로에 대한 상세 회로도이다. 도 14c를 참조하면, PEFCUT_M(i)이 "하이"신호일 때 회로가 엑티브되어 래치에 저장된 어드레스의 인에 이블 신호에 따라 회로가 동작되어 퓨즈 컷팅 동작이 이루어진다.
이하, 제 2 실시예의 전체적인 동작을 설명하기로 한다.
먼저, 메모리 테스트를 시작하기 위해 MRS1을 인에이블하여 세미-비스트 회로(61)를 구동한다.
MRS 1이 "하이"신호가 되면, 세미-비스트 회로(61)가 동작하게 되고, 세미 -비스트 회로(61)는 테스트된 셀이 정상이면 PBIST1을 통해 "로우"신호를 출력하고 페일이 발생된 경우는 "하이"신호를 출력한다. 그리고 PBIST2를 통해 테스트 중에 페일이 한번이라도 발생하면 "하이"신호를 출력하고, 페일이 한번도 발생하지 않은 경우는 "로우"상태를 유지하도록 한다.
즉 PBIST1는 테스트되는 셀마다 페일 여부를 출력하고, PBIST2는 리드 사이클(아웃풋 8) 내에서 임의의 셀로부터 페일이 발생했는지 안했는지에 대한 신호를 출력한다.
따라서 테스트 도중 페일이 발생되면, PBIST1이 논리"하이"를 출력하고 이 펄스는 래치 회로에 전달되어 페일된 셀의 어드레스를 래치에서 저장하도록 한다. 만약 2개 이상의 페일이 발생할 경우 마지막으로 발생한 불량 셀의 어드레스가 저장된다. 테스트되는 셀이 페일이 발생되지 않아 패스되면 PBIST1이 "로우"를 유지하므로 래치회로는 동작하지 않는다.
테스트 완료 후 PBIST2 신호가 "하이"신호를 유지하고 있으면 테스트 도중 적어도 하나 이상의 페일이 발생된 것이고, 페일된 마지막 셀의 어드레스가 래치 회로에 저장되어 있음을 의미한다. 그리고 래치 회로의 개수를 확장한 경우는 페일 이 발생된 셀들에 대해 각각 어드레스를 저장할 수 있으므로 이런 경우는 PBIST1 의 "하이" 펄스가 첫 번째인지 두 번째인지를 인식할 수 있도록 하여 두 번째인 경우는 두 번째 래치에 어드레스를 저장하도록 한다.
페일이 발생된 상태에서 MRS 2신호가 인에이블되면, 페일이 발생된 셀의 주소와 페일 정보가 리던던시 회로로 인가되므로써 리페어가 수행된다.
여기서, MRS 2 신호는 테스트가 완료되면 자동으로 수행하도록 설정되거나, PBIST 2의 신호가 '하이'가 되면, MRS2를 인에이블되도록 설정할 수 있다.
따라서, 제 2실시예에 따른 메모리 테스트장치는 페일이 발생된 셀에 대한 정보를 저장하는 레지스터 없이도, 세미-비스트 회로를 이용하여 페일 여부를 판단할 수 있고, 세비-비스트 회로의 출력값을 이용하여 페일이 발생된 시점의 어드레스를 래치하여 이 값을 저장한 상태에서, MRS2 인에이블에 따라 리페어가 수행된다.
이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상 설명한 바와 같이, 본 발명에 따른 메모리 테스트 방법은 종래의 테스 트 종료 후 리페어 방식과는 달리 테스트 중에 불량 셀이 발견되면 메모리 소자 내부에서 즉시 불량 셀을 리페어 회로로 대치시킴으로써 전체적인 테스트 시간이 단축되는 효과가 있다.
또한 페일이 발생되는 즉시 리페어를 수행하므로 페일된 셀의 어드레스들을 저장하기 위한 대용량의 메모리를 구비할 필요가 없으므로 칩의 사이즈를 감소시킬수 있다.
Claims (17)
- 테스트 장비로부터 테스트 개시명령을 접수하는 단계;상기 접수된 테스트 개시명령에 응답하여 셀 어레이를 스캔하면서 불량 셀을 검출하는 단계;클럭 신호에 응답하여 현재 테스트되는 셀에 대응하는 어드레스를 갱신 저장하는 단계; 및상기 불량 셀 검출시 즉시 상기 저장된 어드레스로 리던던시 회로를 퓨징하는 단계를 구비한 반도체 메모리 장치의 셀프 테스트 방법.
- 제 1항에 있어서, 상기 방법은상기 불량 셀 검출횟수를 카운팅하는 단계; 및상기 카운팅된 검출횟수가 상기 리던던시 회로의 복구 가능 횟수 이하일 경우에는 복구 인에이블 신호를 발생하고, 보다 많을 경우에는 복구 디스에이블신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 테스트 방법.
- 제 2항에 있어서, 상기 불량 셀 검출횟수가 상기 리던던시 회로의 복구 가능 횟수보다 많을 경우에는 불량 처리하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 테스트 방법.
- 제 2항에 있어서, 상기 방법은상기 리던던시 회로의 복구 동작시 퓨즈컷(fuse cut) 여부를 검출하는 단계; 및상기 퓨즈컷 검출결과에 응답하여 상기 클럭 신호의 주기를 조정하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 테스트 방법.
- 테스트 장비로부터 테스트 개시명령을 접수하여 셀 어레이를 스캔하면서 불량 셀을 검출하는 비스트 회로; 및클럭 신호에 응답하여 현재 테스트되는 셀에 대응하는 어드레스를 갱신 저장하고, 상기 불량 셀 검출 시 즉시 상기 저장된 어드레스로 리던던시 회로를 퓨징하기 위한 복구제어신호를 발생하는 복구제어회로를 구비한 반도체 메모리 장치.
- 제 5항에 있어서, 상기 복구제어회로는상기 불량 셀 검출시 상기 리던던시 회로로 복구 마스터 신호를 발생하며,상기 클럭 신호에 응답하여 현재 테스트되는 셀에 대응하는 어드레스를 갱신 저장하고, 상기 불량 셀 검출시 저장된 어드레스를 출력하는 레지스터;상기 불량 셀 검출횟수를 카운팅하여 상기 카운팅된 검출횟수가 상기 리던던시 회로의 복구 가능 횟수 이하일 경우에는 복구 인에이블신호를 발생하고, 보다 많을 경우에는 복구 디스에이블신호를 발생하는 복구 인에이블신호 발생부; 및상기 클럭신호에 응답하여 상기 불량 셀 검출신호를 래치하여 퓨즈컷 신호로 출력하는 퓨즈컷 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6항에 있어서, 상기 복구제어회로는상기 리던던시 회로의 복구 동작시 퓨즈컷 여부를 검출하는 퓨즈컷 검출부; 및상기 퓨즈컷 검출신호에 응답하여 상기 클럭신호의 주기가 조정되는 클럭발생기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6항에 있어서, 상기 저장부는어드레스 비트 수에 대응하는 복수의 비트래치회로들을 포함하고상기 복수의 비트래치회로들 각각은클럭신호에 응답하여 어드레스 비트신호를 스위칭하는 입력스위칭부;상기 불량 셀 검출신호에 응답하여 래치된 비트신호를 출력하는 출력스위칭부; 및상기 입력스위칭부와 출력스위칭부 사이에 연결된 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 테스트 장비로부터 테스트 개시명령을 접수하는 단계;상기 접수된 테스트 개시명령에 응답하여 셀 어레이를 스캔하면서 불량 셀을 검출하는 단계;상기 스캔 도중에 불량 셀이 검출될 때마다 대응하는 불량 셀의 어드레스를 선입선출 방식으로 저장하는 단계;상기 스캔 종료시 상기 테스트 장비에 테스트 결과를 통보하는 단계;상기 테스트 장비로부터 복구 명령을 접수하는 단계; 및상기 접수된 복구 명령에 응답하여 상기 저장된 불량 셀 어드레스에 대응하는 리던던시 회로를 퓨징하는 단계를 구비한 반도체 메모리 장치의 셀프 테스트 방법.
- 제 9항에 있어서, 상기 테스트 개시명령 및 복구명령은 모드 레지스터 세트 명령인 것을 특징으로 하는 반도체 메모리 장치의 셀프 테스트 방법.
- 제 9항에 있어서, 상기 선입선출방식으로 저장되는 어드레스의 수는 상기 리던던시 회로의 복구 가능한 수와 일치되는 것을 특징으로 하는 반도체 메모리 장치의 셀프 테스트 방법.
- 테스트 장비로부터 테스트 개시명령을 접수하고 접수된 테스트 개시명령에 응답하여 셀 어레이를 스캔하면서 불량 셀을 검출하고, 상기 스캔 종료시 상기 테스트 장비에 테스트 결과를 통보하는 비스트 회로;상기 스캔 도중에 불량 셀이 검출될 때마다 대응하는 불량 셀의 어드레스를 선입선출 방식으로 저장하는 저장부; 및상기 테스트 장비로부터 복구 명령을 접수하고, 접수된 복구 명령에 응답하여 상기 저장부에 저장된 불량 셀 어드레스에 대응하는 리던던시 회로를 퓨징하는 복구제어신호를 발생하는 복구제어회로를 구비한 반도체 메모리 장치.
- 제 12항에 있어서, 상기 테스트 개시명령 및 복구명령은모드 레지스터 세트 명령인 것을 특징으로 하는 반도체 메모리 장치.
- 제 13항에 있어서, 상기 저장부는상기 리던던시 회로의 복구 가능한 수와 일치하거나 그 이하의 어드레스 저장용량을 가진 것을 특징으로 하는 반도체 메모리 장치.
- 제 14항에 있어서, 상기 저장부는 어드레스 저장용량은 단일 어드레스 저장용량인 것을 특징으로 하는 반도체 메모리 장치.
- 제 15항에 있어서, 상기 선입선출방식의 저장부는어드레스 비트 수에 대응하는 복수의 비트래치회로들을 포함하고상기 복수의 비트래치회로들 각각은상기 비스트회로에서 발생된 불량 셀 검출신호에 응답하여 대응하는 어드레스 비트신호를 스위칭하는 입력스위칭부;상기 복구명령에 응답하여 래치된 비트신호를 출력하는 출력스위칭부; 및상기 입력스위칭부와 출력스위칭부 사이에 연결된 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 12항에 있어서, 상기 복구제어회로는상기 비스트 회로에서 발생된 불량판정신호와 상기 복구명령에 응답하여 마스터 복구신호를 발생하는 마스터 복구신호 발생부;상기 저장부에 저장된 불량 셀 어드레스와 상기 복구명령에 응답하여 어드레스 복구신호를 발생하는 어드레스 복구신호 발생부;상기 마스터 복구신호에 응답하여 마스터 퓨즈신호를 발생하는 마스터 퓨즈신호 발생부; 및상기 어드레스 복구신호에 응답하여 어드레스 퓨즈신호를 발생하는 어드레스 퓨즈신호 발생부를 가진 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130104732A (ko) * | 2012-03-15 | 2013-09-25 | 에스케이하이닉스 주식회사 | 테스트 회로, 메모리 시스템 및 메모리 시스템의 테스트 방법 |
| KR20190120586A (ko) * | 2018-04-16 | 2019-10-24 | 에스케이하이닉스 주식회사 | 퓨즈 회로 및 이를 포함하는 반도체 장치 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI267086B (en) * | 2005-12-30 | 2006-11-21 | Ind Tech Res Inst | Built-in memory current test circuit |
| US7895482B2 (en) * | 2007-04-26 | 2011-02-22 | Agere Systems Inc. | Embedded memory repair |
| US8977912B2 (en) * | 2007-05-07 | 2015-03-10 | Macronix International Co., Ltd. | Method and apparatus for repairing memory |
| US7768847B2 (en) | 2008-04-09 | 2010-08-03 | Rambus Inc. | Programmable memory repair scheme |
| US7773438B2 (en) * | 2008-06-06 | 2010-08-10 | Qimonda North America Corp. | Integrated circuit that stores first and second defective memory cell addresses |
| US7940582B2 (en) | 2008-06-06 | 2011-05-10 | Qimonda Ag | Integrated circuit that stores defective memory cell addresses |
| KR102117633B1 (ko) | 2013-09-12 | 2020-06-02 | 에스케이하이닉스 주식회사 | 셀프 리페어 장치 |
| KR102087759B1 (ko) * | 2013-11-04 | 2020-03-11 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 동작방법 및 다수의 반도체 메모리 장치를 포함하는 반도체 메모리 모듈의 동작방법 |
| KR102253011B1 (ko) * | 2014-12-08 | 2021-05-17 | 에스케이하이닉스 주식회사 | 리페어 회로 및 이를 포함하는 반도체 메모리 장치 |
| US9805825B1 (en) * | 2015-08-24 | 2017-10-31 | Apple Inc. | Memory error capture logic |
| US9449720B1 (en) | 2015-11-17 | 2016-09-20 | Macronix International Co., Ltd. | Dynamic redundancy repair |
| KR102649318B1 (ko) | 2016-12-29 | 2024-03-20 | 삼성전자주식회사 | 상태 회로를 포함하는 메모리 장치와 그것의 동작 방법 |
| KR102508954B1 (ko) | 2017-12-18 | 2023-03-14 | 삼성디스플레이 주식회사 | 디스플레이 시스템 및 그의 제어 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0140178B1 (ko) * | 1994-12-29 | 1998-07-15 | 김광호 | 반도체 메모리장치의 결함 셀 구제회로 및 방법 |
| KR0181204B1 (ko) * | 1995-08-31 | 1999-04-15 | 김광호 | 반도체 메모리장치의 셀프 리페어 회로 |
| US6119251A (en) * | 1997-04-22 | 2000-09-12 | Micron Technology, Inc. | Self-test of a memory device |
| KR100265765B1 (ko) * | 1998-02-06 | 2000-10-02 | 윤종용 | 빌트인 셀프 테스트 회로를 구비한 결함구제회로 및 이를 사용한 결함구제방법 |
| JP2000030483A (ja) * | 1998-07-15 | 2000-01-28 | Mitsubishi Electric Corp | 大規模メモリ用ｂｉｓｔ回路 |
| KR100331281B1 (ko) * | 1999-10-20 | 2002-04-06 | 박종섭 | 메모리장치의 리던던시 셀 리페어 회로 |
| JP2001266589A (ja) * | 2000-03-21 | 2001-09-28 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
| US6426911B1 (en) * | 2000-10-19 | 2002-07-30 | Infineon Technologies Ag | Area efficient method for programming electrical fuses |
| KR100383259B1 (ko) * | 2000-11-23 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 프로그램된 불량어드레스 확인 방법 |
| KR20020068768A (ko) * | 2001-02-22 | 2002-08-28 | 삼성전자 주식회사 | 내장 메모리를 위한 빌트 인 셀프 리페어 회로를 구비하는반도체 장치 |
| EP1447813B9 (en) * | 2003-02-12 | 2008-10-22 | Infineon Technologies AG | Memory built-in self repair (MBISR) circuits / devices and method for repairing a memory comprising a memory built-in self repair (MBISR) structure |
-
2005
- 2005-08-25 KR KR1020050078177A patent/KR100745403B1/ko not_active IP Right Cessation
-
2006
- 2006-08-24 US US11/509,006 patent/US20070047347A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130104732A (ko) * | 2012-03-15 | 2013-09-25 | 에스케이하이닉스 주식회사 | 테스트 회로, 메모리 시스템 및 메모리 시스템의 테스트 방법 |
| KR20190120586A (ko) * | 2018-04-16 | 2019-10-24 | 에스케이하이닉스 주식회사 | 퓨즈 회로 및 이를 포함하는 반도체 장치 |
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| Publication number | Publication date |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| LAPS | Lapse due to unpaid annual fee |