KR20030011577A

KR20030011577A - 반도체 기억 장치 및 그 테스트 방법

Info

Publication number: KR20030011577A
Application number: KR1020020042877A
Authority: KR
Inventors: 마에지마히로시
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-07-23
Filing date: 2002-07-22
Publication date: 2003-02-11
Also published as: KR100502133B1; US20030026136A1; JP2003036690A; US6639848B2

Abstract

DS 테스트에서, 병렬 테스트 상태로 용장 회로의 치환 프로그램을 실행할 수 있는 반도체 기억 장치를 제공한다. 즉, 전기적으로 프로그램 가능한 불휘발성 기억 소자를 이용하여 용장 회로와의 치환을 행할 때에, DS 테스터 상에서 병렬 테스트 상태로 구제 가능한 불량 칩과 이것에 포함되는 불량 비트의 어드레스 정보를 검출하여, 용장 회로와의 치환을 실현 가능하게 하는 내부 회로를 구비하는 반도체 기억 장치를 제공한다.

Description

반도체 기억 장치 및 그 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF TESTING THE SAME}

본 발명은 반도체 기억 장치에 관한 것으로, 전기적으로 프로그램 가능한 불휘발성 기억 소자에 의한 용장 치환 회로를 칩 상에 구비한 반도체 기억 장치 및 그 테스트 방법에 관한 것으로, 특히, 다이소트 테스트(die-sort test)에서, 병렬 테스트 상태로 용장 회로의 치환을 프로그램하는 것을 가능하게 하는 것이다.

DRAM 등의 반도체 메모리에서는 출하 전, 불량 칩을 검출하기 위해서, 테스터를 이용하여 다이소트 테스트(이하, DS 테스트라고 함)를 행한다. DS 테스트는 전류나 전압을 모니터하는 DC 테스트, 또는 패턴이나 전압을 변화시켜 판독 및 기입의 기본 동작을 확인하는 AC 테스트 등으로 이루어진다. 이 DS 테스트에서는 통상 테스트 시간의 단축을 목적으로 병렬 테스트가 행해진다.

병렬 테스트(parallel testing)는, 1웨이퍼 상의 복수의 칩을 동일한 DS 테스터로 병렬로 동시에 테스트하는 것이다. 이 경우, 각 칩의 동일 신호 패드에는 타이밍을 포함하여 전부 동일한 전압 파형밖에 인가할 수 없다. 구체적으로, 임의의 특정 칩의 /RAS 패드에, 예를 들면 고레벨→저레벨→고레벨(이하, 고레벨을 "H", 저레벨을 "L"이라고 기재함)이라는 전압 파형이 인가될 때에는 다른 칩의 /RAS 패드에도 완전히 동일한 전압 파형이 인가된다.

DS 테스트 종료 후, 테스트로 검출된 불량 비트 어드레스에 기초하여, 용장회로와의 치환에 의해 불량 비트를 포함하는 각 칩이 구제 가능(PASS)한지 구제 불가능한지(FAIL)를 임의의 알고리즘을 이용한 소프트웨어로 연산하여 판정한다.

용장 회로의 치환은 현재, 반도체 메모리의 분야에서 넓게 사용되고 있는 기술로, 불량 메모리 셀을 용장 셀로 치환함으로써 구제하여, 수율 향상을 도모한다. 통상은 메모리 셀 어레이의 복수 행 또는 복수 열을 구제를 위한 셀 어레이 단위로 하여, 테스트 결과, 결함이 발견된 셀 어레이 단위를 동일한 크기의 용장 셀 어레이(스페어 엘리먼트) 단위로 치환한다.

따라서, DS 테스트로 검출된 불량 비트가 전부 용장 회로로 치환이 가능하다고 판정되면 그 칩은 PASS이고, 치환 불가능으로 판정되면 그 칩은 FAIL이다. 소프트웨어로의 판정 결과가 PASS였던 칩에 대해서만, 용장 회로의 치환이 하드웨어적으로 프로그램된다.

프로그램하는 내용은 용장 셀 어레이 단위로 치환을 행하기 위한, 결함을 포함하는 셀 어레이 단위의 어드레스 정보이다. 이 정보의 기억에는 불휘발성의 기억 소자를 이용할 필요가 있다. 현재 일반적으로 이용되고 있는 것은, 레이저 블로우 장치(laser blow machine)로 레이저를 조사함으로써 배선을 용단하여 프로그램하는 레이저 퓨즈라고 불리는 것으로, 재질로는 금속이나 폴리실리콘 등이 사용된다.

메모리의 대용량화와 함께, 레이저 퓨즈의 총수는 필연적으로 증가하지만, 레이저 블로우 장치의 성능으로 결정되는 퓨즈의 피치(퓨즈 1개당 크기와 인접 간격)가, 미세화에 수반하는 디자인 룰의 스케일링에 추종하는 것이 곤란하게 되어,칩 내에서 레이저 퓨즈부가 차지하는 상대적인 비율이 커진다.

이 문제에 대처하는 방법의 하나는 종래의 레이저 퓨즈를 전기적으로 프로그램 가능한 퓨즈(이하, EFUSE라고 함), 또는 불휘발성 반도체 기억 소자로 치환하는 것이다. 여기서 EFUSE는, 전압 또는 전류를 가함으로써 캐패시터 절연막이나 금속이나 폴리실리콘으로 이루어지는 배선 등을 전기적으로 단락 또는 단선 상태로 변화시켜, 프로그램하는 것이다.

일례로서, DRAM 셀의 캐패시터 절연막에 고전압을 인가함으로써 캐패시터 절연막을 파괴하고, 전기적으로 단락시켜 프로그램하는 EFUSE를 들 수 있다. 또한, 여기서 불휘발성 반도체 기억 소자는, 플래시 메모리, EEPROM, FeRAM(Ferroelectric RAM), MRAM(Magnetic RAM)의 셀 등, 판독, 기입, 데이터 유지라는 불휘발성 반도체 메모리로서의 동작이 가능한 소자 일반을 지칭하고 있다. 이하, 편의상 EFUSE 및 불휘발성 반도체 기억 소자를 일괄하여 전기적으로 프로그램 가능한 불휘발성 기억 소자라고 부르기로 한다.

예를 들면, DRAM 셀의 캐패시터 절연막을 파괴시켜 프로그램하는 EFUSE에서는 반도체 메모리의 미세화에 수반하여, EFUSE부도 그대로 스케일링되기 때문에, 레이저 퓨즈에 비하여 칩의 점유 면적을 작게 할 수 있다. 또한, 번인 후(패키지 밀봉 후)의 불량 비트 구제도 가능하다는 이점이 있다.

이 때문에, 장래 전면적으로, 용장 회로 치환용 퓨즈가 현재 일반적으로 사용되고 있는 레이저 퓨즈로부터, 전기적으로 프로그램 가능한 불휘발성 기억 소자로 치환될 것으로 생각된다. 여기서 문제가 되는 것은 전기적으로 프로그램 가능한 불휘발성 기억 소자에 프로그램 동작을 행할 때에, 어떤 방법으로 프로그램에 필요한 시간을 감소시켜, 테스트 시간과 테스트 비용의 삭감을 도모할 수 있는냐 하는 것이다.

일반적으로, 전기적으로 프로그램 가능한 불휘발성 기억 소자는, 결함을 포함하는 셀 어레이 단위의 어드레스 정보의 기억에 이용할 수 있다. 이어서, 이 어드레스 정보의 기억에 EFUSE를 이용하는 경우를 예로 들어, 종래의 프로그램 동작을 구체적으로 설명한다.

도 1을 참조하여, 종래의 용장 회로 치환의 테스트 플로우를 설명한다.

전 공정 종료 단계 S101에서, 웨이퍼 공정을 종료한 메모리 웨이퍼가 DS 테스트로 이행한다. DS 테스트 S102에서는 테스트 효율을 높이기 위해서 병렬 DS 테스터를 이용하여 불량 칩을 검출한다. 병렬 DS 테스터로 검출된 불량 칩에 포함되는 불량 비트에 기초하여 불량 칩이 용장 회로와의 치환에 의해 구제가 가능한지의 여부가 판정된다. 구제 가능으로 판정되면, 용장 회로 치환의 EFUSE 블로우 S103으로 이행한다. 여기서 블로우는 퓨즈를 프로그램하는 조작을 의미한다.

그러나, 병렬 테스트에서는 복수의 칩이 동일한 DS 테스터로 병렬로 동시에 테스트되기 때문에, 타이밍을 포함하여 각 칩의 동일 신호 패드에는 전부 동일한 전압 파형이 인가된다. 이 때문에, 병렬 DS 테스터를 그대로 이용하여, 불량 칩에대해서만 용장 회로의 치환 프로그램을 실행할 수는 없다.

따라서, 병렬 테스트된 복수의 칩을 다른 테스터를 이용하여 재차 1칩마다테스트하고, 불량 칩에 대하여 용장 회로 치환의 프로그램을 실행해야 한다. 이 때문에, 용장 회로의 치환에 시간을 필요로 하고, 테스트 비용이 상승하게 되는 문제가 있었다.

다음으로, 도 2를 이용하여, 용장 회로의 치환에 EFUSE를 사용하는 경우의 종래의 주된 회로 구성에 대하여 설명한다.

(1) EFUSE 프로그램 동작

도 2에 도시한 바와 같이, 클럭 신호 CLK2와 프로그램 신호 TM_PROG를 EFUSE 프로그램 제어 회로(EFUSE program control circuit: 101)에 입력하고, EFUSE의 프로그램 동작에 이용하는 복수의 제어 신호 S_1을 출력한다.

복수의 제어 신호 S_1, S_2, S_3, S_4, S_5를 이용하여, EFUSE의 프로그램 동작을 행하는 EFUSE 회로(EFUSE circuit: 102)를 제어하여, 어드레스 선택된 EFUSE에 프로그램 펄스(전압 VBP)를 인가함으로써 EFUSE의 프로그램 동작이 행해진다.

(2) EFUSE 리드 동작

EFUSE 리드 동작에서는 EFUSE에 프로그램된 내용을 판독하여, 용장 회로와의 치환을 행한다. EFUSE 회로(102)에서, 복수의 제어 신호 S_1, S_2, S_3, S_4, S_5를 이용하여 EFUSE의 프로그램 상태를 출력 신호 FOUT로서 출력하고, 이것을 이용하여 EFUSE 래치 회로(EFUSE latch circuit: 103)를 제어한다.

EFUSE 래치 회로(103)는 출력 신호 FOUT를 받아, 래치 회로의 상태에 따라 불량 비트를 포함하는 셀 어레이를 용장 셀 어레이로 치환한다.

또, 도 3에 종래의 EFUSE 프로그램 제어 회로(101)의 구성의 일부를 도시한다. 버퍼(7)를 통해 클럭 CLK2에 의해 EFUSE를 프로그램하는 프로그램 펄스 신호 PROGPULS가 출력된다. AND 게이트 G6에 프로그램 신호 TM_PROG와 프로그램 펄스 신호 PROGPULS를 입력하여, EFUSE의 프로그램 동작에 이용하는 제어 신호 S_1이 출력된다. 또, S_1 이외에 S_2, S_3, S_4, S_5의 제어 신호를 출력하는 회로도 여기에 포함되지만, 본질적이지 않으므로 생략한다.

EFUSE를 프로그램하는 경우의, 종래의 타이밍 파형의 일례를 도 4에 도시한다. 테스터의 WCBR(Write CAS Before RAS) 등의 사이클로 테스트 모드에 엔트리하여 프로그램 동작을 행한다. 프로그램 신호 TM_PROG과, 프로그램 전압 VBP의 인에이블 신호 TM_VBPEN에 의해, EFUSE의 프로그램 동작이 가능하게 된다.

클럭 CLK1의 상승 에지에서, 프로그램 동작 시에 어떤 EFUSE를 프로그램할지를 지정하는 퓨즈 지정 어드레스가 취입(take in)된다. 다음으로, 클럭 CLK2에 의해, EFUSE의 프로그램에 필요한 펄스 인가 시간을 규정하는 프로그램 펄스가 패드에 입력된다. 이와 같이 하여, 프로그램 펄스가 "H"의 기간에, 지정된 EFUSE에 프로그램 펄스 전압 VBP가 인가되어, EFUSE가 프로그램된다.

일반적으로, 어드레스의 취입에는 100㎱ 정도의 시간이 있으면 충분하지만, 프로그램 펄스 전압 VBP의 인가 시간은 EFUSE의 특성에도 의하지만, 약 1㎳의 시간이 필요하다. 따라서, 도 4에 도시한 EFUSE의 프로그램 동작에서, 어드레스의 취입에 필요한 시간은 무시할 수 있다.

테스트 시간과 테스트 비용의 삭감을 도모하기 위해서는, 이상적으로는 DS테스트 종료 시에, 구제 가능한지 불가능한지의 판정 결과에 기초하여 동일 DS 테스터 상에서 병렬 테스트 상태로 용장 회로 치환 프로그램을 실행하는 것이 바람직하다. 그러나, 현재 상황에서는 병렬 테스트 상태로 용장 회로 치환 프로그램을 실행할 수 없었다.

이 때문에, 종래 다른 테스터를 이용하여, 재차 1칩씩 전기적으로 프로그램 가능한 불휘발성 기억 소자를 프로그램할 수밖에 없어, 테스트에 필요한 시간이 길어져, 테스트 비용이 상승하게 되는 문제가 있었다.

상기한 바와 같이, 종래의 반도체 기억 장치는 다른 테스터를 이용하여 1칩씩 전기적으로 프로그램 가능한 불휘발성 기억 소자를 프로그램함으로써 용장 회로와의 치환을 행하는 이외에 방법이 없어, 테스트 비용의 상승을 초래한다고 하는 문제가 있었다.

도 1은 종래의 반도체 기억 장치의 테스트 플로우를 설명하는 도면.

도 2는 종래의 반도체 기억 장치의 내부 회로 구성을 도시하는 도면.

도 3은 종래의 반도체 기억 장치에서의 EFUSE 프로그램 제어 회로의 구성을 도시하는 도면.

도 4는 종래의 반도체 기억 장치에서의 내부 회로의 동작을 나타내는 타이밍 파형도.

도 5는 제1 실시예에 따른 반도체 기억 장치의 테스트 플로우를 설명하는 도면.

도 6은 제1 실시예에 따른 반도체 기억 장치의 내부 회로 구성을 도시하는 도면.

도 7은 제1 변형예에 있어서의 반도체 기억 장치의 테스트 플로우를 설명하는 도면.

도 8은 제1 변형예에 있어서의 반도체 기억 장치의 내부 회로 구성을 도시하는 도면.

도 9는 제2 실시예에 따른 내부 회로의 동작을 나타내는 타이밍 파형도.

도 10은 제2 변형예에 있어서의 내부 회로의 동작을 나타내는 타이밍 파형도.

도 11은 제3 실시예에 따른 반도체 기억 장치의 내부 회로 구성을 도시하는 도면.

도 12는 제3 변형예에 있어서의 반도체 기억 장치의 내부 회로 구성을 도시하는 도면.

도 13a는 제4 실시예에 있어서의 레이저 퓨즈 래치 회로의 구성을 도시하는 도면.

도 13b는 도 13a에 도시한 회로의 동작을 나타내는 진리표.

도 14는 제4 실시예에 있어서의 어드레스 비교 회로의 구성을 도시하는 도면.

도 15는 제4 실시예에 있어서의 EFUSE 프로그램 제어 회로의 구성을 도시하는 도면.

도 16은 제4 실시예에 있어서의 EFUSE 회로의 구성을 도시하는 도면.

도 17a는 제4 실시예에 있어서의 EFUSE 래치 회로의 구성을 도시하는 도면.

도 17b는 도 17a에 도시한 회로의 동작을 나타내는 진리표.

〈도면의 주요 부분에 대한 부호의 설명〉

1, 5 : EFUSE 래치 회로

2 : 어드레스 비교 회로

3 : EFUSE 프로그램 제어 회로

4 : EFUSE 회로

본 발명의 실시예는 상기한 문제점을 해결하기 위해 이루어진 것으로, DS 테스트에서, 병렬 테스트 상태로 용장 회로의 치환 프로그램을 실행할 수 있는 반도체 기억 장치 및 그 테스트 방법을 제공하는 것이다. 즉, 본 실시예의 반도체 기억 장치는 EFUSE 및 불휘발성 반도체 기억 소자로 대표되는 전기적으로 프로그램 가능한 불휘발성 기억 소자를 이용하여 용장 회로와의 치환을 행할 때에, 테스터 상에서 병렬 테스트 상태로 용장 회로와의 치환을 실현 가능하게 하는 것이다.

구체적으로는 본 실시예의 반도체 기억 장치는, 외부로부터 인가된 칩 지정 어드레스와, 제1 불휘발성 기억 소자에 프로그램된 칩 어드레스와의 어드레스 비교를 행하는 어드레스 비교 회로와, 이 어드레스 비교 결과를 이용하여, 반도체 기억 장치에 포함되는 내부 회로의 활성화 상태를 제어하는 제어 회로와, 어드레스 비교 회로 및 제어 회로를 활성화하는 테스트 모드를 구비하는 것이다.

본 실시예에서의 반도체 기억 장치의 테스트 방법은, 웨이퍼 공정 종료 후의 메모리 웨이퍼, 상기 메모리 웨이퍼 상에 형성된 복수의 메모리 칩 및 상기 복수의 메모리 칩을 병렬 테스트 상태로 테스트하는 테스터를 이용하는 반도체 기억 장치의 테스트 방법으로, 복수의 메모리 칩은 용장 회로와의 치환을 행하는 내부 회로를 각각 포함하고, 상기 반도체 기억 장치의 테스트 방법은 복수의 메모리 칩의 칩 어드레스를 상기 복수의 메모리 칩에 각각 형성된 제1 불휘발성 기억 소자에 프로그램하고, 병렬 테스트 상태로 복수의 칩을 테스트하고, 복수의 메모리 칩의 칩 어드레스와 외부로부터 인가한 용장 회로의 치환에 의해 구제 가능한 칩의 칩 지정 어드레스를 비교하여 병렬 테스트 상태에서의 용장 회로의 치환에 의해 구제 가능한 칩을 검출하고, 용장 회로와의 치환을 행하는 내부 회로에 각각 형성된 전기적으로 프로그램 가능한 제2 불휘발성 기억 소자에 용장 회로와의 치환을 프로그램하는 것이다.

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

〈제1 실시예〉

다음으로, 도 5, 도 6을 이용하여, 제1 실시예에 따른 반도체 기억 장치의 테스트 방법과 테스트에 필요한 칩 내부 회로의 주된 구성에 대하여 설명한다. 제1 실시예에서는 병렬 테스트 상태의 DS 테스터에 의한 용장 회로 치환 동작이 가능한 반도체 기억 장치의 테스트 방법과 칩 내부 회로에 대하여 설명한다.

또한, 용장 회로와의 치환을 EFUSE에 프로그램하는 것으로 행하고, 병렬 테스트 상태로 용장 회로와의 치환을 행할 때에 필요한, 웨이퍼 상에 형성된 전체 칩의 칩 어드레스도 EFUSE에 프로그램하는 경우에 대하여 설명한다. 구체적으로, 이들 EFUSE는 DRAM 셀의 캐패시터 절연막을 파괴하여 프로그램하는 것을 대상으로 한다.

도 5는 제1 실시예에 따른 반도체 기억 장치의 테스트 방법의 흐름을 설명하는 도면이다. 처음에, 전 공정 종료 S11에서, 웨이퍼 공정을 종료한 메모리 웨이퍼가 DS 테스트로 이행한다. 다음으로, CHIP_ADDRESS_ID의 EFUSE 블로우 S12에서, EFUSE 기입 전압 VBP를 이용하여, 전체 칩에 칩 어드레스 CHIP_ADDRESS_ID가 기입된다.

다음으로, DS 테스트 S13에서, 병렬 테스트 상태의 DS 테스터를 이용하여 DS 테스트를 실시한다. DS 테스트에 의해 각 칩의 불량 비트의 어드레스 정보와 불량 칩의 칩 지정 어드레스가 DS 테스터에 취입된다. 불량 비트의 어드레스 정보에 기초하여 불량 비트를 포함하는 칩이 용장 회로와의 치환에 의해 구제가 가능하다고 판정되면 용장 회로 치환 동작으로 이행한다.

다음으로, 어드레스 비교 S14에서, DS 테스터로부터 출력되는 칩 지정 어드레스와 칩 어드레스 CHIP_ADDRESS_ID를 칩 내부의 어드레스 비교 회로로 비교한다. 이와 같이 하여, 병렬 테스트된 복수의 칩에 포함되며, 칩 어드레스가 서로 일치한 용장 회로의 치환에 의해 구제 가능한 칩이, 하나만 검출된다.

다음으로, 이 검출된 칩에 대하여, 용장 회로 치환의 EFUSE 블로우 S15의 단계에서, 동일 테스터 상에서 병렬 테스트 상태로 8V 정도의 기입 전압 VBP를 EFUSE에 인가하여, 용장 회로 치환의 EFUSE 블로우를 실시한다.

도 5에 도시한 테스트 플로우에서는, 사전에 전체 칩에 칩 어드레스 C HIP_ADDRESS_ID를 프로그램해야 하지만, 예를 들면 32개 칩의 병렬 테스트인 경우, 5비트분의 EFUSE가 칩 상에 있으면 칩 어드레스를 프로그램(기입함)할 수 있기 때문에, 칩 어드레스를 프로그램하는 데 필요한 EFUSE의 수는 1칩당 매우 적다.

또한, 용장 회로 치환에 이용하는 EFUSE의 프로그램은 병렬 테스트 상태로 병렬로 행할 수 있기 때문에, 총 테스트 시간은 1칩마다 용장 회로의 치환을 행하는 종래의 방법에 비하여 매우 짧고, 테스트 비용을 삭감할 수 있게 된다.

도 6은 상기한 테스트 방법을 실행하는 데 필요한, 반도체 기억 장치의 칩 상에 형성되는 용장 회로 치환용 내부 회로의 구성을 도시하는 도면이다. EFUSE 래치 회로(EFUSE latch circuit: 1)와 어드레스 비교 회로(address comparing circuit: 2)를 이용하여, 사전에 칩 어드레스 기입용 EFUSE에 기입된 칩 어드레스 CHIP_ADDRESS_ID와, DS 테스터로부터 외부 인가 어드레스로서 출력된 용장 회로의 치환에 의해 구제 가능한 칩의 칩 지정 어드레스를 비교한다.

어드레스 비교 회로(2)는 클럭 CLK2와 칩 비교 신호 TM_CHIPCOMP에 의해 동작하고, 칩 어드레스 CHIP_ADDRESS_ID와 DS 테스터로부터의 불량 칩의 칩 지정 어드레스가 일치하면, 비교 신호 bCOMP를 출력한다.

EFUSE 프로그램 제어 회로(3)는 클럭 CLK3, 프로그램 신호 TM_PROG 및 칩 비교 신호 TM_CHIPCOMP를 받아 동작하고, 어드레스 비교 회로(2)로부터 비교 신호 bCOMP가 입력되면, 다음 단의 EFUSE 회로를 제어하는 제어 신호 S_1 내지 S_5를 출력한다.

EFUSE 회로(4)는 제어 신호 S_1 내지 S_5를 받아, 어드레스 비교 회로(2)로 검출된 불량 칩에 대하여, 불량 비트를 포함하는 셀 어레이 단위로 접속된 EFUSE의 기입(셀 캐패시터 절연막의 파괴)과, 기입된 EFUSE의 판독을 행하여, 제어 신호 FOUT_n으로서 출력한다.

EFUSE 래치 회로(5)는 제어 신호 FOUT_n을 받아, 불량 비트를 포함하는 칩의 셀 어레이 단위로 접속된 EFUSE의 어드레스를 변환하여 용장 회로와의 치환을 행한다.

제1 실시예에 따른 반도체 기억 장치에 있어서, 도 6에 도시한 용장 회로 치환용 칩 내부 회로는 회로 규모가 작고, 또한 예를 들면 32개의 병렬 테스트 상태로, 각 칩을 구별하는 데, 불과 5비트의 EFUSE를 부가하면 칩 어드레스 CHIP_ADDRESS_ID를 부여할 수 있기 때문에, 이들 칩 내부 회로를 칩 내의 적당한 빈 영역에 형성할 수 있다.

이와 같이, 메모리 웨이퍼의 칩마다 용장 회로 치환용 내부 회로를 형성할 수 있기 때문에, 병렬 테스트 상태의 DS 테스터를 이용하여 용이하게 용장 회로의 치환에 의해 구제 가능한 칩의 검출과 용장 회로와의 치환을 행할 수 있다.

〈제 1변형예〉

다음으로, 도 7, 도 8을 이용하여 제1 실시예의 변형예(이하, 제1 변형예라고 함)에 대하여 설명한다. 제1 변형예에서는 용장 회로의 치환은 EFUSE를 이용하여 행하지만, 칩 어드레스 CHIP_ADDRESS_ID의 기입은 EFUSE 대신에 레이저 퓨즈를 이용하여 행하는 것이 제1 실시예와 다르다.

도 7은 제1 변형예에 따른 테스트 방법의 흐름을 설명하는 도면이다. CHIP_ADDRESS_ID의 레이저 퓨즈 블로우 S32의 단계에서, 레이저 블로우 머신을 이용하여, 전체 칩에 칩 어드레스 CHIP_ADDRESS_ID를 기입한다. 그 외는 도 5에 도시한 제1 실시예의 테스트 플로우와 거의 마찬가지이므로, 상세한 설명을 생략한다.

도 7에 도시한 테스트 플로우에서는 사전에 레이저 블로우 머신을 이용하여 전체 칩에 칩 어드레스 CHIP_ADDRESS_ID를 기입해야 하지만, 예를 들면 32 칩의 병렬 테스트인 경우, 5비트분의 레이저 퓨즈만 필요하게 되어, 그 수는 1칩당 매우 적다.

도 8은 제1 변형예의 칩 어드레스의 기입에 레이저 퓨즈를 이용하는 경우의 용장 회로 치환용 칩 내부 회로의 구성을 도시하는 도면이다. 사전에, 전체 칩의 칩 어드레스 CHIP_ADDRESS_ID를 레이저 퓨즈 래치 회로(6)의 레이저 퓨즈에 기입한다.

레이저 퓨즈 래치 회로(6)의 동작은 도 6에서의 EFUSE 래치 회로와 거의 마찬가지이고, 또한 도 8에 도시한 내부 회로에서의 그 밖의 회로의 동작은 도 6을 이용하여 설명한 반도체 기억 장치의 내부 회로와 마찬가지이므로, 상세한 설명을 생략한다.

이와 같이, 용장 회로의 치환과 칩 어드레스의 기입을 전부 EFUSE로 행하는 제1 실시예와, 용장 회로의 치환을 EFUSE로 행하고 칩 어드레스의 기입을 레이저 퓨즈로 행하는 제1 변형예는, 모두 마찬가지의 방법과 회로를 이용하여 실시할 수 있다.

제1 실시예 및 제1 변형예에는 다음과 같은 공통의 이점이 있다.

병렬 테스트된 칩 내에 불량 칩이 복수 존재하는 경우, 복수의 불량 칩에 대하여, 용장 회로 치환의 프로그램 동작을 병렬로 실행할 수 있기 때문에, 테스트 시간의 단축과 테스트 비용 삭감이 달성된다.

또한, 제1 실시예 및 제1 변형예에 따른 용장 회로 치환 방법과 칩 내부 회로는 반드시 EFUSE나 레이저 퓨즈를 이용하는 경우에 한정되는 것이 아니고, 일반적으로 프로그램 가능한 불휘발성 기억 소자 등을 이용하는 경우에 대하여 마찬가지로 적용할 수 있다.

이 때, 칩 어드레스 CHIP_ADDRESS_ID 대신에, 종래 CHIP_ID라고 불리는 로트 번호, 웨이퍼 번호, 웨이퍼 내의 칩의 X 좌표, Y 좌표 등과 같이, 보다 넓은 정보를 유지하는 것을 이용하여도 된다. 이와 같이, 보다 넓은 정보를 유지하는 CHIP_ID를 CHIP_ADDRESS_ID로서 사용하는 경우도 본 발명의 범위에 포함된다.

또한, 일반적으로 말하면, 병렬 테스트 상태의 DS 테스트로 용장 회로와의 치환을 행하는 경우에, 동시에 측정하는 칩끼리 서로 구별하는 정보 형식의 전체가 본 발명의 범위에 포함된다.

〈제2 실시예〉

다음으로, 도 9를 이용하여, 제2 실시예에 따른 병렬 테스트 상태의 DS 테스터에 의한 용장 회로 치환의 프로그램 동작에 대하여 설명한다. 도 9는 제2 실시예의 프로그램 동작을 나타내는 타이밍 파형도이다.

EFUSE에 인가하는 프로그램 전압 VBP의 인에이블 신호 TM_VBPEN과, 프로그램 신호 TM_PROG을 입력하여, EFUSE를 프로그램하는 테스트 모드에 엔트리한 후, 클럭 CLK1의 상승 에지에서, 칩 내의 어떤 EFUSE를 프로그램할지를 지정하는 퓨즈 지정 어드레스 ADDRESS_F를 취입한다.

다음으로, 칩 비교 신호 TM_CHIPCOMP에 의해 어드레스 비교 회로를 동작시켜, 클럭 CLK2의 상승 에지에서, 동시에 병렬 테스트하는 칩 중에서, 어떤 칩을 프로그램할지를 지정하는 칩 지정 어드레스 ADDRESS_C를 취입한다.

어떤 EFUSE를 프로그램할지를 지정하는 퓨즈 지정 어드레스 ADDRESS_F와, 어떤 칩을 프로그램할지를 지정하는 칩 지정 어드레스 ADDRESS_C는, 다른 버스 배선 상의 데이터이어도 되고 동일 버스 배선을 어드레스 멀티플렉스에 의해 공통으로 사용하는 데이터이어도 된다.

DS 테스터로부터 출력한 칩 지정 어드레스 ADDRESS_C와, 사전에 레이저 퓨즈에 프로그램된 칩 어드레스 CHIP_ADDRESS_ID를 비교하여, 양자가 일치한 경우에는 용장 회로 치환용 EFUSE의 프로그램 동작을 행하는 회로가 활성화되어, 클럭 CLK3이 "H"가 되는 프로그램 펄스 인가 기간, 그 칩 내의 EFUSE에는 펄스 전압 VBP가 인가되어, EFUSE가 프로그램된다.

〈제2 변형예〉

다음으로, 도 10을 이용하여, 제2 실시예의 변형예(이하, 제2 변형예라고 함)에 대하여 설명한다. 도 10에 도시한 EFUSE의 프로그램 동작의 타이밍 파형도에서는 EFUSE를 프로그램하는 테스트 모드에 엔트리한 후, 클럭 CLK1의 상승 에지에서, 칩 내의 어떤 EFUSE를 프로그램할지를 지정하는 어드레스 ADDRESS_F와, 동시에 병렬 테스트하는 칩 중에서 어떤 칩을 프로그램할지를 지정하는 칩 지정 어드레스 ADDRESS_C를 동시에 취입한다.

외부로부터 지정한 칩 지정 어드레스 ADDRESS_C와, 사전에 레이저 퓨즈에 프로그램된 칩 어드레스 CHIP_ADDRESS_ID를 비교하여, 양자가 일치한 경우에만 용장 회로 치환용 EFUSE의 프로그램 동작을 실행하는 회로를 활성화하여, 클럭 CLK2가 "H"의 기간, 그 칩 내의 EFUSE에 프로그램 펄스 전압 VBP가 인가되어, EFUSE가 프로그램된다.

제2 실시예 및 제2 변형예에 있어서, 어드레스의 취입 시간에 비하여 프로그램 펄스의 인가 시간이 지배적이고, 또한 병렬 테스트된 칩 내에 불량 칩이 복수 존재하는 경우, 복수의 불량 칩에 대하여, EFUSE의 프로그램 동작을 병렬로 실행할 수 있기 때문에, 테스트 시간의 단축이 달성되는 이점이 있다.

〈제3 실시예〉

다음으로, 도 11을 이용하여 제3 실시예에 따른 반도체 기억 장치에 대하여 설명한다.

제3 실시예에서는 병렬 테스트 상태의 DS 테스터에 의한 용장 회로 치환용 내부 회로의 일부를 칩 외부의 TEG(Test Element Group) 영역, 또는 다이싱 라인상에 형성하여, 칩 본체와는 배선층으로 연결하는 구성으로 한 반도체 기억 장치에 대하여 설명한다.

또한, 제3 실시예에서는 제1 실시예와 마찬가지로 칩 어드레스 CHIP_ADDRESS_ID의 기입과, 용장 회로의 치환을, 모두 EFUSE를 이용하여 행하는 경우에 대하여 설명한다.

도 11에 도시한 용장 회로 치환용 내부 회로의 구성은, 실질적으로 도 6에 도시한 칩 내부 회로의 구성과 동일하므로, 도 11에 도시한 내부 회로의 동작 및 테스트 플로우는 도 6에 도시한 칩 내부 회로의 동작 및 테스트 플로우와 동일하다.

도 11에 도시한 내부 회로에서, EFUSE 래치 회로(1) 및 어드레스 비교 회로(2)는 메모리 웨이퍼에 있어서의 칩 외부의 TEG 영역, 또는 다이싱 라인 상에 형성되고, EFUSE 프로그램 제어 회로(3), EFUSE 회로(4) 및 EFUSE 래치 회로(5)는 칩 내부에 형성된다.

병렬 테스트 상태의 DS 테스터 상에서 불량 칩을 검출하는 EFUSE 퓨즈 래치 회로(1) 및 어드레스 비교 회로(2)는 용장 회로 치환용 불량 비트의 어드레스 정보가 EFUSE 회로(4)에 기입된 후에는 불필요하게 되므로, 칩 외부의 TEG 영역, 또는 다이싱 라인 상에 형성되어, 칩 다이싱 공정에 의해 칩으로부터 절단할 수 있다.

도 11에 도시한 바와 같이 내부 회로가 구성된 제3 실시예에 따른 반도체 기억 장치를 이용하면, 제1 실시예와 마찬가지로, 병렬 테스트 상태의 DS 테스터를 이용하여 불량 칩의 검출과 용장 회로의 치환을 행할 수 있다.

〈제3 변형예〉

다음으로, 도 12를 이용하여, 제3 실시예의 변형예(이하, 제3 변형예라고 함)에 대하여 설명한다.

도 12에 도시한 바와 같이, 제3 변형예에서는 제1 변형예와 마찬가지로 칩 어드레스 CHIP_ADDRESS_ID를 레이저 퓨즈에 기입하고, 용장 회로와의 치환을 EFUSE를 이용하여 행한다.

도 12에 도시한 용장 회로 치환용 내부 회로의 구성은, 실질적으로 도 8에 도시한 칩 내부 회로와 동일하므로, 제3 변형예에 있어서의 내부 회로의 동작과 테스트 플로우는 제1 변형예와 동일하다.

도 12에 도시한 내부 회로의 구성에서, 레이저 퓨즈 래치 회로(6) 및 어드레스 비교 회로(2)는 메모리 웨이퍼 상에서의 칩 외부의 TEG 형성 영역, 또는 다이싱 라인 상에 형성되고, EFUSE 프로그램 제어 회로(3), EFUSE 회로(4) 및 EFUSE 래치 회로(5)는 칩 내부에 형성된다.

병렬 테스트 상태의 DS 테스터 상에서 불량 칩을 검출하는 레이저 퓨즈 래치 회로(6) 및 어드레스 비교 회로(2)는 용장 회로 치환용 불량 비트의 어드레스 정보가 EFUSE 회로(4)의 EFUSE에 기입된 후에는 불필요하게 되므로, 칩 외부에 형성하여 칩 다이싱 공정에 의해 칩으로부터 절단할 수 있다.

또, 제3 실시예 및 제3 변형예의 반도체 기억 장치에 있어서, 병렬 테스트된 칩 내에 불량 칩이 복수 존재하는 경우, 제1 실시예 및 제1 변형예와 마찬가지로, 복수의 불량 칩에 대하여 용장 회로 치환용 EFUSE 회로의 프로그램 동작을 병렬로실행할 수 있기 때문에, 테스트 시간의 단축과 테스트 비용 삭감이 달성된다.

〈제4 실시예〉

다음으로, 도 13 내지 도 17을 이용하여 제4 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 제4 실시예에서는 용장 회로 치환용 내부 회로의 구체적인 회로 구성에 대하여 설명한다.

도 13a는 도 8, 도 12에 도시한 레이저 퓨즈 래치 회로(6)의 구성을 도시하는 도면이다. 도 13a에서, 단순히 FUSE_n(레이저 퓨즈)을 EFUSE_n으로 치환하고, 온/오프를 교체하면 거의 그대로 도 6, 도 11에 도시한 EFUSE 래치 회로(1)로서 이용할 수 있기 때문에, 여기서는 FUSE_n에 칩 어드레스 CHIP_ADDRESS_ID가 기입되는 경우를 예로 들어 설명한다.

도 13a에서, 예를 들면 32개의 병렬 테스트 상태의 DS 테스트인 경우, 32칩을 구별하는 5비트분의 FUSE_n(n=1∼5)에, 사전에 CHIP_ADDRESS_ID가 레이저 블로우 장치를 이용하여 기입된다. 도 13a에는 그 중 FUSE_n의 임의의 하나에 접속되는 레이저 퓨즈 래치 회로가 도시된다.

도 13b의 진리표에 나타낸 바와 같이, 레이저 퓨즈 래치 회로의 FUSE_n이 Exist(온 상태)이고, 초기화 신호 FSETN, FSETP가 "H"가 되면, 트랜지스터 Q1은 온 상태, 트랜지스터 Q2는 오프 상태가 되며, 노드 N1은 "L"이 되고, 인버터 I1을 통해 노드 N2는 "H"가 된다.

또한, 트랜지스터 Q3의 게이트에 FSETP의 "H"가 입력되므로 트랜지스터 Q3은 온 상태, 트랜지스터 Q4, Q5의 게이트에 노드 N2의 "H"가 입력되므로 트랜지스터Q4는 온 상태, 트랜지스터 Q5는 오프 상태가 되며, 노드 N1에 "L"이 피드백되므로, 노드 N2는 "H"가 되고, 인버터 I2를 통해 노드 N3은 "L"에 래치된다.

노드 N2의 "H"는 트랜지스터 Q7, Q8의 게이트에 입력되고, 노드 N3의 "L"은 트랜지스터 Q7, Q9의 게이트에 입력되므로 트랜지스터 Q6, Q7로 이루어지는 트랜스퍼 게이트가 오프 상태, 트랜지스터 Q8, Q9로 이루어지는 트랜스퍼 게이트가 온 상태가 되며, 도 13b에 도시한 바와 같이, 레이저 퓨즈 FUSE_n이 온 상태인 경우, 레이저 퓨즈 래치 회로로부터, 다음 단의 어드레스 비교 회로(2)로의 입력 신호 FADDI_n이 bFADD_n으로서 출력된다.

마찬가지로 하여, 레이저 퓨즈 FUSE_n이 Blown(오프 상태)이고, 레이저 퓨즈 래치 회로의 초기화 신호 FSETN, FSETP가 "L"이 되면, 레이저 퓨즈 래치 회로(6)로부터, 다음 단의 어드레스 비교 회로(2)로의 입력 신호 FADDI_n이 FADD_n으로서 출력된다.

이와 같이 하여, 레이저 퓨즈 FUSE_n에 사전에 기입된 CHIP_ADDRESS_ID와, 외부 인가 어드레스로서 DS 테스터로부터 출력되는 불량 비트를 포함하는 칩의 칩 지정 어드레스 FADD_n이 일치하는 경우에만 FADDI_n이 전부 "H"가 되고, 다음 단의 어드레스 비교 회로(2)에 입력된다.

다음으로, 도 14를 이용하여, 도 6, 도 8, 도 11, 도 12에 도시한 어드레스 비교 회로(2)의 구성과 동작을 설명한다.

도 14에서, NAND 게이트 G1에 FADDI_n(n=1∼5)이 입력되어, FADDI_n에 "L"이 포함되어 있으면(CHIP_ADDRESS_ID와 FADD_n이 불일치한 경우) NAND 게이트 G1의 출력은 "H"가 되고, OR 게이트 G3의 출력은 "L"이 된다. 이 때문에, 트랜지스터 Q10은 오프 상태, 트랜지스터 Q11은 칩 비교 테스트 모드에 엔트리하는 칩 비교 신호 TM_CHIPCOMP가 "L"이면 온 상태가 되므로, 어드레스 비교 회로(2)로부터 출력되는 칩 비교 신호 bCOMP는 "H"가 된다. 여기서, 인버터 I6, I7은 비교 신호 bCOMP를 래치하는 래치 회로이다.

다음으로, 칩 어드레스 CHIP_ADDRESS_ID와, DS 테스터로부터의 칩 지정 어드레스 FADD_n이 일치하여, FADDI_n이 전부 "H"가 되면, NAND 게이트 G1의 출력은 "L"이 되고, 클럭 CLK2가 NAND 게이트 G2를 통해 NOR 게이트 G3으로부터 출력된다. 여기서, 인버터 I3, I4, I5는 클럭 CLK2의 상승 펄스 폭을 결정하는 지연 회로이다.

NOR 게이트 G3을 통해 트랜지스터 Q10의 게이트에 클럭 CLK2의 상승 펄스가 입력되면, 트랜지스터 Q10이 온이 되고, 칩 비교 신호 TM_CHIPCOMP가 "H"가 되므로 트랜지스터 Q11이 오프가 되어, 클럭 CLK의 상승 펄스에 동기하는 마이너스의 비교 신호 bCOMP가 출력된다.

다음으로, 도 15 및 도 16을 이용하여, 도 6, 도 8, 도 11, 도 12에 도시한 EFUSE 프로그램 제어 회로(3) 및 EFUSE 회로(4)의 구성과 동작을 설명한다.

도 15에 도시한 EFUSE 프로그램 제어 회로(3)에서, 클럭 CLK3을 버퍼(7)에 입력하여, 프로그램 펄스 신호 PROGPULS를 출력한다. 또한, 비교 신호 bCOMP, 칩 비교 신호 TM_CHIPCOMP를 NAND 게이트 G4에 입력하여, G4의 출력과, 프로그램 신호 TM_PROG 및 프로그램 펄스 신호 PROGPULS를 AND 게이트 G5에 입력함으로써, 다음단의 EFUSE 회로(4)를 이용하여, 용장 회로 치환용 EFUSE에의 기입 동작과 판독 동작을 행할 때에 필요한 제어 신호 S_1을 출력한다.

또, S_1 이외에 S_2, S_3, S_4, S_5의 제어 신호를 출력하는 회로도 여기에 포함되지만, 본질적이지 않으므로, 여기서는 생략한다.

다음으로, 도 16을 이용하여 EFUSE 회로에서의 용장 회로 치환용 EFUSE의 기입 동작과 판독 동작에 대하여 설명한다.

(1) EFUSE 기입 동작

도 16에서, 인에이블 신호 TM_VBPEN이 "H"가 되면, 프로그램 전압(기입 전압 VBP) 발생 회로(program voltage(write voltage) generation circuit: 8)가 인에이블 상태가 되어 기입 전압 VBP가 발생한다.

DRAM 셀의 캐패시터 절연막을 파괴하여 어드레스를 기입하는 EFUSE에서는 기입 전압 VBP로서 통상 8V 정도의 전압이 필요하다. 또, 이 기입 전압 발생 회로(8)는 칩 내부에 있어도 되고, 프로그램 전압 인가 패드(9)를 통해 칩 외부로부터 기입 전압 VBP를 인가하여도 된다. 이와 같이 기입 전압 발생 회로(8)를 외부에 설치하는 회로 구성도 본 발명의 범위에 포함된다.

제어 신호 S_1을 이용하여, 인가 전압 제어 회로(10)가 제어된다. 기입 동작 시에는 EFUSE에 기입 전압 VBP가, 제어 신호 S_1(CLK3)의 펄스 폭에 상당하는 시간만큼 노드 N4를 통해 EFUSE의 한쪽의 단자에 인가된다. 그 밖의 시간은 노드 N4의 전압은 VCC가 된다. 또한, 제어 신호 S_5는 기입 동작 전에 한 번 펄스적으로 "L"로 떨어진다. 이 때문에, 노드 N5는 VCC로 프리차지된다.

제어 신호 S_2는 기입 동작 시에 "H"가 되고, 트랜지스터 Q14의 게이트를 "H", 인버터 I8을 통해 트랜지스터 Q15의 게이트를 "L"로 하기 때문에, 트랜지스터 Q12의 소스측에 접속된 노드 N6은 VSS가 된다.

어드레스 데이터 ADDRESS를 기입하는 EFUSE의 선택은, 어드레스 디코더(12)를 이용하여 어드레스선을 디코드함으로써 행한다. 선택된 EFUSE의 다른 쪽의 단자는 노드 N5를 통해 트랜지스터 Q12의 드레인측에 접속되므로, 어드레스 디코더(12)의 출력에 의해 트랜지스터 Q12의 게이트가 "H"가 되면, 트랜지스터 Q12가 온 상태가 되어, 노드 N5는 VSS가 된다.

따라서, 선택된 EFUSE의 한쪽의 단자 노드 N4는 VBP, 다른 쪽의 단자 노드 N5는 VSS가 되므로, 선택된 EFUSE는 기입되고(블로우되고), 어드레스 데이터가 기입된다. 한편, 비선택된 EFUSE에서는, N4가 VBP라도 N5는 VCC로 되어 있기 때문에, 비선택된 EFUSE에는 기입되지 않는다. 또, 기입 동작에서 제어 신호 S_3은 "L"이 되고, 트랜지스터 Q13이 오프 상태가 되므로, 제어 신호 S_4로 제어되는 래치 회로(13)에는 기입 동작의 영향이 미치지 않도록 되어 있다.

도 16에 도시한 EFUSE 회로(4)에서, 점선으로 둘러싸인 EFUSE 유닛(11)이 어드레스 데이터의 비트 수 N과 동일한 수만큼 설치된다. 여기서, 어드레스 데이터의 비트 수 N은 용장 회로와의 치환에 이용하는 EFUSE의 수와 동일하다. 또, EFUSE 유닛(11)의 단자 MONITOR는 제어 신호 S_2를 "L"로 하여 기입 동작이 행해진 후, EFUSE에 흐르는 전류를 패드로부터 모니터하는데 이용하는 단자이다.

(2) EFUSE 판독 동작

EFUSE 판독 동작은, EFUSE에 기입된 어드레스 데이터를 래치 회로(13)에 취입하는 것이다. EFUSE의 판독 동작에서, 프로그램 전압 발생 회로(8)의 인에이블 신호 TM_VBPEN은 "L"이므로 기입 전압 VBP는 출력되지 않는다. 또한, 제어 신호 S_1은 "L"이고, 노드 N4는 VCC가 된다.

판독 동작에서, 제어 신호 S_3은 "H"가 되고, 트랜지스터 Q13은 온 상태로 된다. EFUSE가 기입되어 있는(절연막이 블로우되어 온 상태가 되어 있는) 경우에는 전압 VCC의 노드 N4로부터 전류가 유입되어, 래치 회로(13)를 반전시키기 때문에 출력 FOUT_n은 "L"이 된다.

한편, EFUSE가 기입되어 있지 않으면, 래치 회로는 반전하지 않고 출력 FOUT_n은 "H"가 된다. 이와 같이, 래치 회로(13)의 초기화와, EFUSE에 기입된 어드레스 데이터의 취입은, 제어 신호 S_4를 이용하여 행해진다.

다음으로, 도 17을 이용하여, 도 6, 도 8, 도 11, 도 12에 도시한 용장 회로 치환용 EFUSE 래치 회로(5)의 회로 구성에 대하여 설명한다.

도 17a에 도시한 용장 회로 치환용 EFUSE 래치 회로(5)는 도 13a에 도시한 레이저 퓨즈 래치 회로(6)에서, 레이저 퓨즈 FUSE_n 대신에, 전단 EFUSE 회로(4)의 출력 FOUT_n을 받아 동작하는 트랜지스터 Q16이 삽입되는 것에 불과하므로, 회로 동작의 상세한 설명을 생략한다.

전단 EFUSE 회로(4)의 출력 FOUT_n의 논리 레벨에 따라 EFUSE 래치 회로(5)가 스위칭되어, 퓨즈 어드레스 데이터 FADD, 또는 그 반전 데이터 bFADD가 용장 회로 치환용 어드레스 데이터 FADDI_n으로서 출력된다. FSETP, FSETN은 각각 파워온 시에서의 EFUSE 래치 회로의 초기화 신호이다.

다음으로, 도 17a에 도시한 EFUSE 래치 회로(5)를 도 6, 도 11에 도시한 칩 어드레스 CHIP_ADDRESS_ID용 EFUSE 래치 회로(1)로서 이용하고 있는 경우에 대하여 설명한다.

EFUSE에의 칩 어드레스 CHIP_ADDRESS_ID의 기입과, 판독 신호 FOUT_n의 출력은 도 16에 도시한 EFUSE 회로(4)를 이용하여 행한다. 이 때, EFUSE 유닛의 수 N은 CHIP_ADDRESS_ID의 비트 수이다.

레이저 퓨즈 대신에 EFUSE를 어드레스 정보의 기입에 이용할 때에 문제가 되는 것은 DS 테스터 상에서 병렬 테스트 상태로, 각 칩에 서로 다른 CHIP_ADDRESS_ID를 기입하는 방법이다. 그런데, DRAM 셀의 캐패시터 절연막을 파괴시켜 어드레스 정보를 기입하는 EFUSE에서는 파괴 후의 EFUSE의 저항(캐패시터 절연막의 저항)은 동일 칩 내에서도 큰 변동을 보인다.

이 파괴 후의 EFUSE의 저항은 도 16에서, 제어 신호 S_2를 "L"로 하고, 패드에 접속되는 단자 MONITOR를 0V로 하여 전류를 측정하면 구할 수 있다. 이것을 이용하여, 사전에 EFUSE를 파괴하고, 그 파괴 후의 캐패시터 절연막에 흐르는 전류와 칩 외부로부터 제공하는 기준 전류를 비교하여, 논리값으로 환산하는 방법을 이용하면 EFUSE의 저항의 변동을 이용하여 CHIP_ADDRESS_ID를 부여할 수 있다.

예를 들면, 칩 A의 EFUSE에는 100㎂, 칩 B의 EFUSE에는 200㎂의 파괴 후의, 전류가 흐르면, 테스터로부터 기준으로서 150㎂의 전류를 흘려, 칩 내에서 이것과 비교하는 회로를 형성하면, 기준보다 큰지 작은 지로 칩 A, B를 구별할 수 있게 된다.

또, 본 발명은 상기한 실시예에 한정되지 않는다. 예를 들면 제1, 제2 실시예에 있어서, 전기적으로 프로그램 가능한 불휘발성 기억 소자로서 EFUSE를 이용하는 경우에 대하여 설명하였다. 구체적으로는, DRAM 셀의 캐패시터 절연막을 파괴하여 어드레스 정보를 기입하는 EFUSE를 이용하는 경우를 예로 들어 설명하였지만, 본 발명은 반드시 상기 EFUSE의 사용에 한정되는 것이 아니다.

마찬가지로 제어 방식은 상기한 EFUSE에 한하지 않고, 일반적으로 전기적으로 프로그램 가능한 불휘발성 기억 소자를 이용하여 실현할 수 있다. 기타 본 발명의 요지를 일탈하지 않은 범위에서, 여러가지로 변형하여 실시할 수 있다.

상술한 바와 같이 본 발명의 내부 회로를 구비하는 반도체 기억 장치에 따르면, 병렬 테스트 상태로 DS 테스터 상에서 불량 칩을 검출하여 용장 회로와의 치환을 행할 수 있어, 테스트 시간의 단축과 테스트 비용의 삭감이 달성된다.

Claims

외부로부터 인가된 칩 지정 어드레스와,

제1 불휘발성 기억 소자에 프로그램된 칩 어드레스와의 어드레스 비교를 행하는 어드레스 비교 회로와,

상기 어드레스 비교 결과를 이용하여, 반도체 기억 장치에 포함되는 내부 회로의 활성화 상태를 제어하는 제어 회로와,

상기 어드레스 비교 회로 및 상기 제어 회로를 활성화하는 테스트 모드

를 구비하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 전압 또는 전류를 인가함으로써, 전기적으로 단락 또는 단선하는 것이 가능한 소자인 반도체 기억 장치.
제1항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 DRAM 셀의 캐패시터 절연막, 또는 MOS 트랜지스터의 게이트 절연막인 반도체 기억 장치.
제1항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 플래시 메모리, EEPROM, FeRAM, MRAM의 셀을 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 금속 또는 폴리실리콘으로 이루어지는 퓨즈이며, 고전압의 인가 또는 높은 전류 밀도의 인가에 의해 상기 퓨즈를 전기적으로 단선 상태로 하는 것인 반도체 기억 장치.
제1항에 있어서,

상기 제1 불휘발성 기억 소자는 칩 외부의 다이싱 라인 상 또는 TEG 영역에 형성되고, 상기 내부 회로는 상기 비교 결과의 출력 신호만이 칩 내부와 배선에 의해 접속되도록 구성되는 반도체 기억 장치.
제1항에 있어서,

상기 내부 회로는 용장 회로의 치환을 행하는 전기적으로 프로그램 가능한 제2 불휘발성 기억 소자에 프로그램을 행하는 회로를 포함하는 반도체 기억 장치.
제7항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 전압 또는 전류를 인가함으로써, 전기적으로 단락 또는 단선하는 것이 가능한 소자인 반도체 기억 장치.
제7항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 DRAM 셀의 캐패시터 절연막, 또는 MOS 트랜지스터의 게이트 절연막인 반도체 기억 장치.
제7항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 플래시 메모리, EEPROM, FeRAM, MRAM의 셀을 포함하는 반도체 기억 장치.
제7항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 금속 또는 폴리실리콘으로 이루어지는 퓨즈이며, 고전압의 인가 또는 높은 전류 밀도의 인가에 의해 상기 퓨즈를 전기적으로 단선 상태로 하는 것인 반도체 기억 장치.
제7항에 있어서,

상기 제1 불휘발성 기억 소자는 칩 외부의 다이싱 라인 상 또는 TEG 영역에 형성되고, 상기 내부 회로는 상기 비교 결과의 출력 신호만이 칩 내부와 배선에 의해 접속되도록 구성되는 반도체 기억 장치.
제1항에 있어서,

상기 테스트 모드는 상기 반도체 기억 장치의 병렬 테스트 상태에서의 테스트 시에 세트되고, 상기 어드레스 비교 회로는 상기 테스트에 있어서의 모든 칩에 사전에 프로그램된 칩 어드레스와 외부로부터 인가되어 용장 회로의 치환에 의해 구제 가능한 칩의 칩 지정 어드레스를 비교하여, 상기 병렬 테스트 상태에서의 상기 용장 회로의 치환에 의해 구제 가능한 칩을 검출하여 비교 신호를 출력하는 회로이고, 상기 내부 회로는 상기 비교 신호를 받아 상기 용장 회로의 치환에 의해 구제 가능한 칩에서의 용장 회로와의 치환을 행하는 전기적으로 프로그램 가능한 제2 불휘발성 기억 소자에 프로그램을 행하는 회로를 포함하는 반도체 기억 장치.
제13항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 전압 또는 전류를 인가함으로써, 전기적으로 단락 또는 단선하는 것이 가능한 소자인 반도체 기억 장치.
제13항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 DRAM 셀의 캐패시터 절연막, 또는 MOS 트랜지스터의 게이트 절연막인 반도체 기억 장치.
제13항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 플래시 메모리, EEPROM, FeRAM, MRAM 의 셀을 포함하는 반도체 기억 장치.
제13항에 있어서,

상기 제1 및 제2 불휘발성 기억 소자는 금속 또는 폴리실리콘으로 이루어지는 퓨즈이며, 고전압의 인가 또는 높은 전류 밀도의 인가에 의해 상기 퓨즈를 전기적으로 단선 상태로 하는 것인 반도체 기억 장치.
제13항에 있어서,

상기 제1 불휘발성 기억 소자는 칩 외부의 다이싱 라인 상 또는 TEG 영역에 형성되고, 상기 내부 회로는 상기 비교 결과의 출력 신호만이 칩 내부와 배선에 의해 접속되도록 구성되는 반도체 기억 장치.
웨이퍼 공정 종료 후의 메모리 웨이퍼, 상기 메모리 웨이퍼 상에 형성된 복수의 메모리 칩, 및 상기 복수의 메모리 칩을 병렬 테스트 상태로 테스트하는 테스터를 이용하는 반도체 기억 장치의 테스트 방법에 있어서,

상기 복수의 메모리 칩은 용장 회로와의 치환을 행하는 내부 회로를 각각 구비하며,

상기 반도체 기억 장치의 테스트 방법은,

상기 복수의 메모리 칩의 칩 어드레스를 상기 복수의 메모리 칩에 각각 형성된 제1 불휘발성 기억 소자에 프로그램하는 단계,

상기 병렬 테스트 상태로 상기 복수의 메모리 칩을 테스트하는 단계,

상기 복수의 메모리 칩의 칩 어드레스와 외부로부터 인가한 용장 회로의 치환에 의해 구제 가능한 칩의 칩 지정 어드레스를 비교하여 상기 병렬 테스트 상태에서의 상기 용장 회로의 치환에 의해 구제 가능한 칩을 검출하는 단계, 및

용장 회로의 치환을 행하는 내부 회로에 각각 형성된 전기적으로 프로그램 가능한 제2 불휘발성 기억 소자에 용장 회로와의 치환을 프로그램하는 단계

를 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.