JPH07239676A - 走査回路 - Google Patents
走査回路Info
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- JPH07239676A JPH07239676A JP6030658A JP3065894A JPH07239676A JP H07239676 A JPH07239676 A JP H07239676A JP 6030658 A JP6030658 A JP 6030658A JP 3065894 A JP3065894 A JP 3065894A JP H07239676 A JPH07239676 A JP H07239676A
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Liquid Crystal Display Device Control (AREA)
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Abstract
り、大面積で高解像度の液晶ディスプレイ、密着型イメ
ージセンサに対応できる走査回路を提供する。 【構成】この走査回路は、前段からの信号をクロック信
号φに制御されて次段へ遅延転送する単相クロック制御
型インバータ101および111と、その出力信号およ
びクロック信号φが供給される2入力論理ゲート回路
(奇数段目はNOR、偶数段目はNAND)と、これら
の論理ゲート回路102および112の出力を走査パル
ス信号として出力する出力バッファ回路20および21
とからなる。2N−1段目の出力信号は入力信号に対し
て、2N段目の出力信号は2N−1段目の出力信号に対
してそれぞれクロック信号φの1周期分遅れて出力さ
れ、かつ2N−1段目の出力信号はクロック信号φの立
下り、2N段目の出力信号はクロック信号φの立上りの
タイミングにそれぞれ同期して出力される。
Description
着イメージセンサ、液晶シャッタ等の周辺駆動回路に用
いられる走査回路に関する。
サ、液晶シャッタ、蛍光表示管等の小型化、低コスト化
および高信頼性等を目的として、薄膜駆動回路を一体化
して作製する技術がある。これは画素電極と同一基板上
に周辺駆動回路を設置することにより、接続端子の数お
よび外部駆動ICの数の大幅な削減が可能なこと、また
大面積、高密度のボンディング工程の限界から生ずる信
頼性の問題を解決できるというコンセプトに基づくもの
である。
される走査回路は、たとえばアクティブマトリクス液晶
ディスプレイにおける垂直駆動回路として、あるいは水
平駆動回路内のサンプルホールドスイッチを走査する回
路として上記薄膜駆動回路の重要な構成要素となってい
る。
スタの一例が「MOS集積回路の基礎」(101〜10
2頁,1992年、近代科学社)に記載されている。こ
の刊行物に所載の走査回路の主要部の回路構成を示す図
10を参照すると、この走査回路は、駆動される表示回
路の規模に応じて所定数段カスケード接続されるが、こ
こでは説明を容易にするため(2N−1)および(2
N)の2段のみ抽出してある。
延転送するシフトレジスタ20および21と、出力バッ
ファ回路30および31とを備えている。ここで示した
シフトレジスタ20は、逆相の関係にある2個のクロッ
ク信号φおよびφB(φの反転信号)で制御される両相
クロック制御型CMOSインバータ201および202
が2個カスケード接続され、シフトレジスタ21も同様
に構成され、符号201および211と202および2
12とが対応する。
バータ回路201の構成を示す。両相クロック制御型C
MOSインバータ201は、クロックドCMOSインバ
ータと称されており、同図を参照するとPチャネル型絶
縁ゲート電界効果トランジスタ(以下、P型MOSトラ
ンジスタと称す)P3およびP4とNチャネル型絶縁ゲ
ート電界効果トランジスタ(以下、N型MOSトランジ
スタと称す)N3およびN4とをカスコード接続して構
成される。
号φBがローレベルになった時に入力信号の反転信号が
出力される。逆にクロック信号φがローレベル、クロッ
ク信号φBがハイレベルとなった時には、出力はハイイ
ンピーダンスとなる。
ャートを示した図12を参照すると、この走査回路は、
パルス幅T(Tはクロック信号周期)のパルス信号を入
力信号としてクロック信号φのロウレベルからハイレベ
ルへの立ち上がりのタイミングで入力することにより、
ノードAには、クロック信号φBの立ち上がりのタイミ
ングでパルス信号が出力される。この信号が次段のシフ
トレジスタ21の入力信号となり、ノードBにはノード
Aの信号よりもT周期だけ遅れてクロック信号φBの立
ち上がりのタイミングでパルス信号が出力される。
1を通してパルス幅Tのパルス信号が(2N−1)段目
(Nは正の整数)および(2N)段目の出力として順次
出力される。
着型イメージセンサ等の大面積化、長尺化、高解像度化
に伴い、周辺駆動回路として1000段〜6000段の
走査回路が要求されるようになってきている。図10に
示した従来の走査回路をそれらデバイスに適用した場
合、クロック信号線負荷容量の増大によるクロック信号
遅延が大きな問題となってくる。
回路のクロック信号線の負荷容量は500pFとなり、
クロック信号遅延は220nsecに達する。負荷容量
の約80%は2本のクロック信号線のクロス配線部の容
量が占め、残り20%はMOSトランジスタのゲート容
量および回路内部の配線容量で占められる。
zを超えるスピードで信号を書き込んだり、読み出した
りすることは困難であり、さらに、クロックスキューの
影響で回路が誤動作するといった不具合も生じる。従っ
て、今後ますます普及されることが予想される高速・高
解像度の液晶ディスプレイや、密着型イメージセンサ等
に従来の走査回路では対応できなくなることが予想され
る。
めに、クロック信号遅延を大幅に軽減することにより、
高速・高解像度のディスプレイ、密着型イメージセンサ
に対応できる走査回路を提供することにある。
は、前段から供給される所定のパルス信号をクロック信
号に同期させて遅延転送するパルス遅延転送回路が複数
個カスケード接続されるとともに前記パルス遅延転送回
路のそれぞれの出力信号が出力バッファ回路を介して並
列出力される走査回路において、前記パルス遅延転送回
路が1相のクロック信号でのみ制御される単相クロック
制御型CMOSインバータを含んでなることを特徴とす
る。
相クロック制御型CMOSインバータとこの単相クロッ
ク制御型CMOSインバータによりシフト出力された信
号および前記1相のクロック信号が供給されて走査信号
を生成する論理ゲート回路とからなり、前記論理ゲート
回路の出力を前記並列出力とするように構成することが
できる。
単相クロック制御型CMOSインバータとこの単相クロ
ック制御型CMOSインバータによりシフト出力された
信号および次段の前記単相クロック制御型CMOSイン
バータの出力信号が供給されて走査信号を生成する論理
ゲート回路とからなり、前記論理ゲート回路の出力を前
記並列出力とするように構成することもできる。
前記単相クロック制御型CMOSインバータからなり、
この単相クロック制御型CMOSインバータに接続され
る前記出力バッファ回路は奇数段が反転出力信号を、偶
数段が正転出力信号をそれぞれ出力するように構成する
こともできる。
しながら詳細に説明する。
模に応じて所定の段数がカスケード接続されるが、説明
を容易にするため以下の実施例では2〜3段を抽出して
説明する。
示す図である。図1を参照すると、この走査回路はパル
ス遅延転送回路10および11と、それぞれの出力バッ
ファ回路20および21を備え、前段からの信号をクロ
ック信号φにより次段へ遅延転送する単相クロック制御
型インバータ101と、その単相クロック制御型インバ
ータ101の出力信号およびクロック信号φを入力信号
とする2入力論理ゲート回路(奇数段目はNORゲート
回路102、偶数段目はNANDゲート回路112から
なる)と、これらの論理ゲート回路の出力信号を入力信
号として走査パルス信号を出力する出力バッファ回路
(奇数段目は正転出力バッファ回路20、偶数段目は反
転出力バッファ回路21からなる)とで構成されてい
る。
び111の回路構成を示した図2を参照すると、電源V
ddおよび接地電位GND間に2個のP型MOSトラン
ジスタP1およびP2と2個のN型MOSトランジスタ
N1およびN2とがカスコード接続され、トランジスタ
P2およびN1のゲートが接続されて入力信号が供給さ
れ、出力信号はこれらトランジスタP2およびN1のド
レインを接続してとり出される。また、トランジスタP
1およびN2のゲートにはクロックφがそれぞれ供給さ
れる構成となっている。
バータと異なる点は、P型MOSトランジスタP1とN
型MOSトランジスタN2に入力するクロック信号を同
じクロック信号φとし、両相クロック制御型インバータ
202および212が削除され、クロックφ同期の2入
力論理ゲート回路102および112が出力バッファ回
路20および21間にそれぞれ挿入され、偶数段目の出
力バッファ回路を反転出力型とすることによって、1個
のクロック信号φのみで出力タイミングが制御されるこ
とである。
Vddにソース電極が接続されたP型MOSトランジス
タP1は非導通(OFF)状態、ソース電極が接地され
たN型MOSトランジスタN2は導通(ON)状態とな
る。この時入力信号がハイレベルであれは、この単相ク
ロック制御型インバータ101の出力信号はローレベル
となり、入力信号がローレベルであれば、出力はハイイ
ンピーダンスとなる。
源電位Vddにソース電極が接続されたP型MOSトラ
ンジスタP1はON状態、ソース電極が接地されたN型
MOSトランジスタN2はOFF状態となる。この時入
力信号がハイレベルであれば、単相クロック制御型イン
バータ101出力はハイインピーダンスの状態となり、
入力信号がローレベルであれば、出力信号はハイレベル
となる。次段の単相クロック制御型インバータ111も
同様な動作をする。
グチャートを示した図3を参照すると、パルス幅が(3
/2)×T(Tはクロック信号の1周期を示す)のパル
ス信号を入力信号としてクロック信号φのハイレベルか
らロウレベルへ立ち下がりのタイミングで入力すること
により、ノードAには、クロック信号φの立ち上がりの
タイミングで反転パルス信号が出力される。この信号が
次段のパルス遅延転送回路11の単相クロック制御型イ
ンバータ111の入力信号となり、ノードBにはノード
Aの信号よりも(1/2)×T周期だけ遅れてクロック
信号φの立ち下がりのタイミングでパルス信号が出力さ
れる。
た“b”および“c”の期間においては、単相クロック
制御型インバータ101および111の出力はハイイン
ピーダンス状態にあるが、次段の単相クロック型インバ
ータおよび論理ゲート回路102および112のMOS
トランジスタのゲート容量でそれぞれ“a”の期間の電
圧が保持された状態となっている。
バータ101および111の出力はローインピーダンス
状態になっている。ノードAのパルス信号とクロック信
号φがともにローレベルとなった時、NORゲート回路
102の出力信号はハイレベルとなり、正転出力バッフ
ァ回路20を通して(2N−1)段目出力には、クロッ
ク信号φのハイレベルからロウレベルへのタイミングで
走査パルス信号が出力される。
ク信号がともにハイレベルとなったとき、NANDゲー
ト回路112の出力信号はローレベルとなり、反転出力
バッファ回路21を通して(2N)段目出力には(2N
−1)段目の走査パレス信号よりも(1/2)×T周期
だけ遅れて走査パルス信号が出力される。
によって走査パルス信号を発生させることができる。
号φの(3/2)×T周期としたが、パルス幅Tのパル
ス信号を入力信号として、クロック信号φの立ち上がり
のタイミングで入力しても良い。
mピッチ、2000段の多結晶シリコン薄膜トランジス
タ(以下p−SiTFTと称す)走査回路をガラス基板
上に作製した。その結果、クロック信号線の負荷容量
は、従来の500pFに対して200pFとおよそ60
%の負荷容量削減を達成することができた。この時のク
ロック信号遅延は、およそ100nsec以下であり、
信号の書き込み、あるいは読み出しスピードが4MHz
以上の高速・高解像度液晶ディスプレイ、密着型イメー
ジセンサ等のデバイスにも十分対応することができる。
また、単相クロック信号φで駆動しているのでクロック
スキューによる誤動作の問題からも開放される。
4を参照すると、この走査回路はパルス遅延転送回路1
2〜14と出力バッファ回路22〜24とを備え、前段
からの信号がクロック信号φに対応して次段へ遅延転送
されるようにカスケード接続された単相クロック制御型
インバータ121,131,および141と、各々の単
相クロック制御型インバータの出力信号および次段の単
相クロック制御型インバータの出力信号をそれぞれ入力
信号とする2入力論理ゲート回路(奇数段目はNORゲ
ート回路122および142、偶数段目はNANDゲー
ト回路132で構成)と、これらの論理ゲート回路の出
力信号を入力信号として走査パルス信号をそれぞれ出力
するバッファ回路22,23および24(奇数段目は正
転出力バッファ回路、偶数段目は反転出力バッファ回路
で構成)とで構成されている。
ート回路122,132および142に供給されるクロ
ック信号φに換えて、次段の単相クロック制御型インバ
ータの出力信号をそれぞれの入力信号としていることで
ある。
例の走査回路に比べて、クロック信号線の負荷容量を論
理ゲート回路を構成しているMOSトランジスタのゲー
ト容量の分だけ減らすことができ、従って、クロック信
号の遅延をさらに小さくすることができる。
グチャートを示した図5を参照すると、パルス幅が(3
/2)×Tのパルス信号を入力段12の単相クロック制
御型インバータ121の入力信号としてクロック信号φ
の立ち下がりのタイミングで入力することにより、ノー
ドAには、クロック信号φの立ち上がりのタイミングで
反転パルス信号が出力される。この信号が次段13の単
相クロック制御型インバータ131の入力信号となり、
ノードBにはノードAの信号よりも(1/2)×T周期
だけ遅れてクロック信号φの立ち下がりのタイミングで
パルス信号が出力される。さらに、この信号が次段14
の単相クロック制御型インバータ141の入力信号とな
り、ノードCにはノードBの信号よりも(1/2)×T
周期だけ遅れてクロック信号φの立ち上がりのタイミン
グで反転パルス信号が出力される。
に付された“b”および“c”の期間においては、単相
クロック制御型インバータ121,131および141
の出力はハイインピーダンス状態にあり、次段の単相ク
ロック型インバータおよび2入力論理ゲート回路12
2,132,142のMOSトランジスタのゲート容量
でそれぞれ“a”の期間の電圧が保持された状態となっ
ている。期間“a”では、単相クロック制御型インバー
タ121,131および141の出力はそれぞれローイ
ンピーダンス状態になっている。
ーレベルとなった時、(2N−1)段目NORゲート回
路122の出力信号はハイレベルとなり、正転出力バッ
ファ回路22を通して(2N−1)段目出力には、図5
に示すクロック信号φの立ち上りのタイミングで入力信
号よりも(1/2)×T周期だけ遅れて走査パルス信号
が出力される。
もにハイレベルとなった時、(2N)段目のNANDゲ
ート回路132の出力信号はローレベルとなり、反転出
力バッファ回路23を通して(2N)段目出力には(2
N−1)段目の走査パルス信号よりも(1/2)×T周
期だけ遅れて走査パルス信号が出力される。
ともにローレベルとなった時、(2N+1)段目のNO
R回路142の出力信号はハイレベルとなり、正転出力
バッファ回路24を通して(2N+1)段目出力には
(2N)段目の走査パルス信号よりも(1/2)×T周
期だけ遅れて走査パルス信号が出力される。
によって走査パルス信号を発生させることができる。
mピッチ、2000段のp−SiTFT走査回路をガラ
ス基板上に作成した。その結果、クロック信号線の負荷
容量は、従来の500pFに対して100pFとおよそ
80%の負荷容量削減を達成することができた。この時
のクロック信号遅延は、およそ50nsec以下であ
り、信号の書き込み、あるいは読み出しスピードが8M
Hz以上の高速・高解像度液晶ディスプレイ、密着型イ
メージセンサ等のデバイスにも十分対応することができ
る。また、第1の実施例と同様、単相クロック信号φで
駆動しているのでクロックスキューによる誤動作の問題
からも開放される。
6を参照すると、パルス遅延転送回路15,16および
17とそれぞれの出力バッファ回路25,26および2
7を備え、前段からの信号をクロック信号φにより次段
へ遅延転送する単相クロック制御型インバータ151,
161,171がカスケード接続され、その単相クロッ
ク制御型インバータ151の出力信号を入力信号とする
インバータ回路152と、そのインバータ回路152の
出力信号および単相クロック制御型インバータ161の
出力信号を入力信号とする2入力NANDゲート回路1
53と、その2入力NANDゲート回路153の出力信
号を入力信号として走査パルス信号を出力するバッファ
回路25とで構成されている。
相クロック制御型インバータ151および171の出力
信号をそれぞれインバータ152および172を介して
論理ゲート回路153および173に供給し、これら論
理ゲート回路153,162および173を奇数段目、
偶数段目ともにNANDゲート回路とし、それぞれの出
力バッファ回路25および27を反転出力バッファ回路
で構成したことである。このように構成することによ
り、奇数段目と偶数段目の回路の対称性が改善され、奇
数段目と偶数段目の走査パルス信号の立ち上がり時間あ
るいは立ち下がり時間を容易に同じ大きさに設計するこ
とができる。
グチャートを示した図7を参照すると、パルス幅が(3
/2)×T周期のパルス信号を入力信号としてクロック
信号φの立ち下がりのタイミングで単相クロック制御型
インバータ151に供給することにより、ノードAに
は、クロック信号φの立ち上がりのタイミングでパルス
信号が出力される。この信号が次段のパルス遅延転送回
路16の単相クロック制御型インバータ161の入力信
号となり、ノードBにはノードAの信号よりも(1/
2)×T周期だけ遅れてクロック信号φの立ち下がりの
タイミングでパルス信号が出力される。
回路17の単相クロック制御型インバータ171の入力
信号となり、ノードCにはノードBの信号よりも(1/
2)×T周期だけ遅れてクロック信号φの立ち上がりの
タイミングでパルス信号が出力される。
に付された“b”および“c”の期間においては、単相
クロック制御型インバータ151,161および171
の出力はハイインピーダンス状態におり、それぞれの次
段の単相クロック型インバータおよび論理ゲート回路1
53,162および173、あるいはインバータ回路1
52および172のMOSトランジスタのゲート容量で
それぞれ“a”の期間の電圧が保持された状態となって
いる。
バータ151,161および171の出力はローインピ
ーダンス状態になっている。
イレベルとなる期間は(2N−1)段目のNANDゲー
ト回路153の出力信号はローレベルとなり、反転出力
バッファ回路25を通して(2N−1)段目出力には、
図6に示すクロック信号φの立ち下がりのタイミングで
入力信号に対してT周期だけ遅れたパルス幅がTの走査
パルス信号が出力される。
もにハイレベルとなる期間は、(2N)段目のNAND
ゲート回路162の出力信号はローレベルとなり、反転
出力バッファ回路26を通して(2N)段目出力には
(2N−1)段目の走査パルス信号よりも(1/2)×
T周期だけ遅れてパルス幅がTの走査パルス信号が出力
される。
ともにハイレベルとなる期間は、(2N+1)段目のN
AND回路173の出力信号はハイレベルとなり、反転
出力バッファ回路27を通して(2N+1)段目出力に
は(2N)段目の走査パルス信号よりも(1/2)×T
周期だけ遅れてパルス幅がTの走査パルス信号が出力さ
れる。
って走査パルス信号を発生させることができる。
mピッチ、2000段のp−SiTFT走査回路をガラ
ス基板上に作製した結果、第2の実施例と同程度にクロ
ック信号φの遅延を抑えることができた。これは、信号
の書き込み、あるいは読み出しスピードが8MHz以上
の高速・高解像度液晶ディスプレイ、密着型イメージセ
ンサ等のデバイスにも十分対応できるものである。ま
た、第1、第2の実施例と同様、単相クロック信号で駆
動しているのでクロックスキューによる誤動作の問題か
らも解放される。
8を参照すると、この走査回路はパルス遅延転送回路1
8および19と出力バッファ回路28および29とを備
え、前段からの信号をクロック信号φにより次段へ遅延
転送する単相クロック制御型インバータ181と、その
単相クロック制御型インバータ181の出力信号を入力
信号としてそれぞれ供給され、パルス信号を出力する出
力バッファ回路28および29とで構成されている。
ト回路を削除して回路の単純化を図ったことである。
ングチャートを示した図9を参照すると、パルス幅が
(3/2)×Tのパルス信号を入力信号としてクロック
信号φの立ち下がりのタイミングで単相クロック制御型
インバータ181に供給することにより、ノードAに
は、クロック信号φの立ち上がりのタイミングで反転パ
ルス信号が出力される。この信号が次段のパルス遅延転
送回路19の単相クロック制御型インバータ191の入
力信号となり、ノードBにはノードAの信号よりも(1
/2)×T周期だけ遅れてクロック信号φの立ち下がり
のタイミングでパルス信号が出力される。
された“b”の期間においては、単相クロック制御型イ
ンバータ18および19の出力はハイインピーダンス状
態にあり、それぞれ次段の単相クロック型インバータお
よび出力バッファ回路28および29のそれぞれの初段
インバータ回路のMOSトランジスタのゲート容量で期
間“a”の電圧が保持された状態となっている。期間
“a”では、単相クロック制御型インバータ18および
19の出力はローインピーダンス状態になっている。
回路28を通して入力信号よりも(1/2)×T周期だ
け遅れて(2N−1)段目走査パルス信号として出力さ
れる。次にノードBのパルス信号は正転出力バッファ回
路29を通して(2N)段目走査パルス信号として(2
N−1)段目走査パルス信号よりも(1/2)×T周期
だけ遅れて出力される。
よってパルス幅が(3/2)×T周期の走査パルス信号
を発生させることができる。
mピッチ、2000段のp−SiTFT走査回路をガラ
ス基板上に作製した結果、第2および第3の実施例と同
程度にクロック信号の遅延を抑えることができた。これ
は、信号の書き込み、あるいは読み出しスピードが8M
Hz以上の高速・高解像度液晶ディスプレイ、密着型イ
メージセンサ等のデバイスにも十分対応できるものであ
る。また、第1および第2の実施例と同様、単相クロッ
ク信号で駆動しているのでクロックスキューによる誤動
作の問題からも解放される。
Sダイナミック回路で実現したものであるが、CMOS
スタティック回路で構成することも当然可能である。ま
た、本実施例では、多結晶シリコン薄膜トランジスタを
用いた例で説明したが、半導体層にアモルファスシリコ
ンやカドミウムセレン等を採用した他の薄膜トランジス
タで形成することも可能である。また、単結晶シリコン
MOSトランジスタで構成することも当然可能である。
は、パルス遅延転送回路が複数個カスケード接続されそ
れぞれの出力信号が出力バッファ回路を介して並列出力
される構成において、このパルス遅延転送回路が、前段
から供給されるパルス信号を1相のクロック信号でのみ
制御されて次段のパルス遅延転送回路へシフト出力する
単相クロック制御型CMOSインバータを有し、この単
相クロック制御型CMOSインバータとこの単相クロッ
ク制御型CMOSインバータによりシフト出力された信
号および1相のクロック信号が供給されて走査信号を生
成する論理ゲート回路とからなり、この論理ゲート回路
の出力を並列出力とするように構成する。また、このパ
ルス遅延転送回路は単相クロック制御型CMOSインバ
ータとこの単相クロック制御型CMOSインバータによ
りシフト出力された信号および次段の単相クロック制御
型CMOSインバータの出力信号が供給されて走査信号
を生成する論理ゲート回路とからなり、この論理ゲート
回路の出力を並列出力とするように構成することもでき
る。さらに、このパルス遅延転送回路は単相クロック制
御型CMOSインバータからなり、この単相クロック制
御型CMOSインバータに接続される出力バッファ回路
は奇数段が反転出力信号を、偶数段が正転出力信号をそ
れぞれ出力するように構成することもできる。
号の遅延を従来に比べて大幅に小さくすることができる
ので、クロック信号遅延によって回路の動作速度が拘束
されることが軽減され、かつクロッククキューによる誤
動作の問題からも解放される。そのため、大面積で高
速、高解像度の液晶ディスプレイ、密着型イメージセン
サ、液晶シャッタまたは蛍光表示管等の走査回路として
極めて有効である。
る。
インバータの回路図である。
である。
る。
である。
る。
である。
る。
である。
る。
インバータの回路図である。
ートである。
61,171,181,191 単相クロック制御型
インバータ 102,122,142 NORゲート回路 112,132,153,162,173 NAND
ゲート回路 20〜27 出力バッファ回路 P1,P2 P型MOSトランジスタ N1,N2 N型MOSトランジスタ 152,172 インバータ
Claims (7)
- 【請求項1】 前段から供給される所定のパルス信号を
クロック信号に同期させて遅延転送するパルス遅延転送
回路が複数個カスケード接続されるとともに前記パルス
遅延転送回路のそれぞれの出力信号が出力バッファ回路
を介して並列出力される走査回路において、前記パルス
遅延転送回路が1相のクロック信号でのみ制御される単
相クロック制御型CMOSインバータを含んでなること
を特徴とする走査回路。 - 【請求項2】 前記クロック制御型CMOSインバータ
が、電源電位および接地電位間に第1および第2のPチ
ャネル型絶縁ゲート電界効果トランジスタと第1および
第2のNチャネル型絶縁ゲート電界効果トランジスタと
がカスコード接続で挿入され、前記第2のPチャネル型
絶縁ゲート電界効果トランジスタおよび前記第1のNチ
ャネル型絶縁ゲート電界効果トランジスタのゲートが互
に接続されて前記パルス信号の入力端になり、これら2
つのトランジスタのドレインが互に接続されて出力端に
なるとともに、前記第1のPチャネル型絶縁ゲート電界
効果トランジスタおよび前記第2のNチャネル型絶縁ゲ
ート電界効果トランジスタのそれぞれのゲートには前記
1相のクロック信号が供給されるように構成されること
を特徴とする請求項1記載の走査回路。 - 【請求項3】 前記パルス遅延転送回路が、前記単相ク
ロック制御型CMOSインバータとこの単相クロック制
御型CMOSインバータによりシフト出力された信号お
よび前記1相のクロック信号が供給されて走査信号を生
成する論理ゲート回路とからなり、前記論理ゲート回路
の出力を前記並列出力とするように構成されることを特
徴とする請求項1記載の走査回路。 - 【請求項4】 前記論理ゲート回路は、奇数段目をNO
R回路とし偶数段目をNAND回路とするとともに、前
記NOR回路に接続される前記出力バッファ回路は正転
出力信号を、前記NAND回路に接続される前記出力バ
ッファ回路は反転出力信号をそれぞれ出力するように構
成されることを特徴とする請求項3記載の走査回路。 - 【請求項5】 前記パルス遅延転送回路が、前記単相ク
ロック制御型CMOSインバータとこの単相クロック制
御型CMOSインバータによりシフト出力された信号お
よび次段の前記単相クロック制御型CMOSインバータ
の出力信号が供給されて走査信号を生成する論理ゲート
回路とからなり、前記論理ゲート回路の出力を前記並列
出力とするように構成されることを特徴とする請求項1
記載の走査回路。 - 【請求項6】 前記論理ゲート回路は、奇数段目をNO
R回路とし偶数段目をNAND回路とするとともに、前
記NOR回路に接続される前記出力バッファ回路は正転
出力信号を、前記NAND回路に接続される前記出力バ
ッファ回路は反転出力信号をそれぞれ出力するように構
成されることを特徴とする請求項5記載の走査回路。 - 【請求項7】 前記パルス遅延転送回路が、前記単相ク
ロック制御型CMOSインバータからなり、この単相ク
ロック制御型CMOSインバータに接続される前記出力
バッファ回路は奇数段が反転出力信号を、偶数段が正転
出力信号をそれぞれ出力するように構成されることを特
徴とする請求項1記載の走査回路。
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