JP2002124854A - Signal selection circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a signal selection circuit in which hazard is not generated in a selected output signal. SOLUTION: The signal selection circuit comprises a selector circuit SEL1 for selecting and outputting any one of first and second input clock signals ICK0 and ICK1 having a phase ϕ which may be different in the range of 0<ϕ<π, and a retiming circuit FF1 for retiming an input selection signal CS to generate a selection signal CS of the selector circuit SEL1 wherein retiming is effected by the edge of the first or second input clock signal ICK0 or ICK1 having a phase lag (ICK1 in the demonstrated example).

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は信号選択回路に関
し、更に詳しくは位相の異なるクロック信号の選択制御
（クロックリカバリ回路）に適用して好適なるものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal selection circuit, and more particularly, to a signal selection circuit suitable for application to selection control (clock recovery circuit) of clock signals having different phases.

【０００２】例えばデータ伝送装置の受信回路では主信
号データを最適のクロック位相で打ち抜くことが行わ
れ、このために複数位相の入力クロック信号の中から最
適位相のクロック信号を選択することが行われる。しか
し、入力クロック信号の切り替えタイミングが不適当で
あると、出力のクロック信号にハザード等が発生し、主
信号データの誤サンプル（２重サンプル等）の原因とな
る。そこで、出力のクロック信号にハザード等が発生し
ないことが望まれる。For example, in a receiving circuit of a data transmission apparatus, main signal data is punched out at an optimum clock phase, and for this purpose, a clock signal of an optimum phase is selected from a plurality of input clock signals. . However, if the switching timing of the input clock signal is inappropriate, a hazard or the like occurs in the output clock signal, which causes an erroneous sample (such as a double sample) of the main signal data. Therefore, it is desired that no hazard or the like occurs in the output clock signal.

【０００３】[0003]

【従来の技術】図１２〜図１５は従来技術を説明する図
（１）〜（４）で、図１２は比較的低速の入力クロック
信号を切り替える場合を示している。図１２（Ａ）はそ
のブロック構成図を示し、図において、ＳＥＬ１はディ
ジタル信号のセレクタ回路、ＦＦ１，ＦＦ２はＤタイプ
のフリップフロップ回路である。2. Description of the Related Art FIGS. 12 to 15 are diagrams (1) to (4) for explaining the prior art, and FIG. 12 shows a case where a relatively low-speed input clock signal is switched. FIG. 12A is a block diagram showing the configuration. In the figure, SEL1 is a digital signal selector circuit, and FF1 and FF2 are D-type flip-flop circuits.

【０００４】ＳＥＬ１には位相がπ／２異なるデューテ
ィー比１／２のクロック信号ＩＣＫ０，ＩＣＫ１が入力
している。また、ＦＦ１のデータ入力端子Ｄには任意タ
イミングに変化するような選択信号ＣＳが入力してお
り、該信号ＣＳは、ＦＦ１で高速のマスタクロック信号
ＭＣＫによりリタイミング（サンプリング）され、その
出力の選択信号ＣＳＣがＳＥＬ１の選択入力端子Ｓに加
えられる。更にＳＥＬ１の出力信号ＡはＦＦ２でリタイ
ミングされ、出力のクロック信号ＯＣＫとなる。[0006] Clock signals ICK0 and ICK1 having a duty ratio of 1/2 and having phases different by π / 2 are input to SEL1. A selection signal CS that changes at an arbitrary timing is input to the data input terminal D of the FF1, and the selection signal CS is retimed (sampled) by the high-speed master clock signal MCK in the FF1, and the output of the signal CS is output. A selection signal CSC is applied to a selection input terminal S of SEL1. Further, the output signal A of the SEL1 is retimed by the FF2 and becomes an output clock signal OCK.

【０００５】図１２（Ｂ）は出力クロック信号ＯＣＫを
入力のＩＣＫ０からＩＣＫ１に切り替える場合のタイミ
ングチャートを示す。今、入力の選択信号ＣＳが図示の
タイミングで「０」から「１」に変化したとすると、該
信号ＣＳはＦＦ１でリタイミングされて選択信号ＣＳＣ
となる。このとき、ＳＥＬ１では、切替前のＩＣＫ０の
レベル「０」を出力した後、ＩＣＫ１のレベル「１」を
新たに選択・出力することになるため、その出力信号ａ
には図示のようなハザードが発生し得る。しかし、この
出力信号ａは、更にＦＦ２でマスタクロック信号ＭＣＫ
によりリタイミング（サンプリング）されるため、その
出力クロック信号ＯＣＫには上記ハザードの影響は生じ
ない。FIG. 12B shows a timing chart when the output clock signal OCK is switched from input ICK0 to ICK1. Now, assuming that the input selection signal CS changes from “0” to “1” at the illustrated timing, the signal CS is retimed by the FF1 and the selection signal CSC
Becomes At this time, since the SEL1 outputs the level “0” of the ICK0 before the switching, the level “1” of the ICK1 is newly selected and output.
May cause a hazard as shown. However, the output signal a is further supplied to the master clock signal MCK by FF2.
Therefore, the output clock signal OCK is not affected by the hazard.

【０００６】しかるに、近年の電子回路システムの高速
化により、入力クロック信号ＩＣＫ０，ＩＣＫ１に対し
て上記のような高速マスタクロック信号ＭＣＫを利用す
ることは、もはやできない状況にある。However, with the recent increase in the speed of electronic circuit systems, it is no longer possible to use the high-speed master clock signal MCK as described above for the input clock signals ICK0 and ICK1.

【０００７】図１３は高速の入力クロック信号を非同期
で切り替える場合を示している。入力クロック信号ＩＣ
Ｋ０，ＩＣＫ１が高速になると、上記図１２のような手
法はもはや使用できず、やむなく図１３（Ａ）のような
非同期構成にて切り替えることになる。しかし、入力の
選択信号ＣＳが、もし図１３（Ｂ）に示すようなタイミ
ングで切り替えられると、出力クロック信号ＯＣＫには
上記図１２（Ｂ）の場合と同様にしてハザードが発生し
てしまう。このような、出力クロック信号ＯＣＫにおけ
るハザードは、入力データ(不図示）の重複取り込み等
につながるため、その発生を避けたい。FIG. 13 shows a case where a high-speed input clock signal is asynchronously switched. Input clock signal IC
When the speeds of K0 and ICK1 increase, the method as shown in FIG. 12 cannot be used anymore, and the switching is inevitably performed in an asynchronous configuration as shown in FIG. However, if the input selection signal CS is switched at the timing shown in FIG. 13B, a hazard is generated in the output clock signal OCK as in the case of FIG. 12B. Such a hazard in the output clock signal OCK leads to overlapping capture of input data (not shown) and the like.

【０００８】図１４，図１５は入力データをその最適
(中央）のクロック位相でサンプリングする場合のクロ
ック選択回路を示している。図１４はそのブロック構成
図を示し、８つの入力クロック信号ＩＣＫ０〜ＩＣＫ７
が夫々１／８クロック位相づつずれて入力している。こ
の状態で、ＳＥＬ１〜ＳＥＬ７は入力のバイナリ選択信
号ＣＳＢ０〜ＣＳＢ２に従ってＩＣＫ０〜ＩＣＫ７のう
ちの何れか１つを選択・出力する。FIG. 14 and FIG.
The clock selection circuit when sampling is performed at the (center) clock phase is shown. FIG. 14 is a block diagram showing the configuration of the system, in which eight input clock signals ICK0 to ICK7 are input.
Are input with a shift of 1/8 clock phase. In this state, SEL1 to SEL7 select and output any one of ICK0 to ICK7 according to the input binary selection signals CSB0 to CSB2.

【０００９】しかし、上記入力クロック信号ＩＣＫ０〜
ＩＣＫ７をバイナリ選択信号ＣＳＢで直接に切り替える
構成であると、バイナリ選択信号Ｂ０〜Ｂ２では２以上
の信号レベルが同時に変化する場合があるため、これら
各信号の遷移タイミングにずれがあると、出力クロック
信号ＯＣＫにはハザードが発生してしまう。However, the input clock signals ICK0 to ICK0
If the configuration is such that the ICK7 is directly switched by the binary selection signal CSB, two or more signal levels may change at the same time in the binary selection signals B0 to B2. A hazard occurs in the signal OCK.

【００１０】図１５に上記図１４の構成で入力クロック
信号ＩＣＫ３からＩＣＫ４に選択切替する場合のタイミ
ングチャートを示す。このとき、バイナリ選択信号Ｂ
０，Ｂ１のレベル「１」から「０」への変化に対して、
バイナリ選択信号Ｂ２のレベル「０」から「１」への変
化が遅れると、ＳＥＬ７の出力には、一瞬だけ入力クロ
ック信号ＩＣＫ０のレベル「０」が選択出力されてしま
い、このため出力クロック信号ＯＣＫには図示のような
ハザードが発生してしまう。FIG. 15 shows a timing chart when the input clock signal ICK3 is selectively switched to ICK4 in the configuration of FIG. At this time, the binary selection signal B
When the level of 0, B1 changes from "1" to "0",
If the change of the level of the binary selection signal B2 from "0" to "1" is delayed, the level "0" of the input clock signal ICK0 is selected and output to the output of the SEL7 for a moment, so that the output clock signal OCK is output. Generates a hazard as shown in FIG.

【００１１】[0011]

【発明が解決しようとする課題】上記の如く従来の信号
選択方式では、その出力信号にハザードが発生する不都
合があった。As described above, the conventional signal selection system has a disadvantage that a hazard is generated in the output signal.

【００１２】本発明は上記従来技術の問題点に鑑みなさ
れたもので、その目的とする所は、出力信号にハザード
が発生しない信号選択回路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and an object of the present invention is to provide a signal selection circuit that does not generate a hazard in an output signal.

【００１３】[0013]

【課題を解決するための手段】上記の課題は例えば図１
（Ａ）の構成により解決される。即ち、本発明（１）の
信号選択回路は、位相φが０＜φ＜πの範囲内で異なり
得る第１，第２の入力クロック信号ＩＣＫ０，ＩＣＫ１
の内のいずれか一つを選択・出力するセレクタ回路ＳＥ
Ｌ１と、入力の選択信号ＣＳをリタイミングして前記セ
レクタ回路ＳＥＬ１の選択用信号ＣＳＣを生成するリタ
イミング回路ＦＦ１であって、前記第１，第２の入力ク
ロック信号ＩＣＫ０，ＩＣＫ１の内の位相の遅い入力ク
ロック信号（図の例ではＩＣＫ１）のエッジによりリタ
イミングするもの、とを備えるものである。The above-mentioned problem is solved, for example, by referring to FIG.
The problem is solved by the configuration of (A). In other words, the signal selection circuit of the present invention (1) provides the first and second input clock signals ICK0 and ICK1 whose phases φ can vary within the range of 0 <φ <π.
Selector circuit SE for selecting and outputting any one of
L1 and a retiming circuit FF1 for retiming the input selection signal CS to generate a selection signal CSC for the selector circuit SEL1, wherein the phase of the first and second input clock signals ICK0 and ICK1 is And retiming by the edge of an input clock signal (ICK1 in the example of the figure) which is late.

【００１４】図１（Ｂ）にＦＦ１がＩＣＫ１の立上りエ
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号ＣＳがタイミングｔ１で
「０」から「１」に変化すると、ＦＦ１の出力選択信号
ＣＳＣはその後のＩＣＫ１の立上りエッジで「０」から
「１」に変化する。このとき、ＳＥＬ１では、切替前に
選択されていたＩＣＫ０のレベル「１」と、切替後に選
択されるＩＣＫ１のレベル「１」とが一致するため、出
力のクロック信号ＯＣＫにはハザードは発生し得ない。
次に、入力の選択信号ＣＳがタイミングｔ２で「１」か
ら「０」に変化すると、ＦＦ１の出力選択信号ＣＳＣは
その後のＩＣＫ１の立上りエッジで「１」から「０」に
変化する。このとき、ＳＥＬ１では、切替前に選択さ
れ、かつ既にレベル「１」に変化しているＩＣＫ１のレ
ベル「１」と、切替後に選択されるＩＣＫ０のレベル
「１」とが一致するため、この場合も出力のクロック信
号ＯＣＫにはハザードは発生し得ない。FIG. 1B shows a timing chart when the FF1 is retimed at the rising edge of ICK1. First, when the input selection signal CS changes from “0” to “1” at the timing t1, the output selection signal CSC of the FF1 changes from “0” to “1” at the subsequent rising edge of ICK1. At this time, in SEL1, since the level “1” of ICK0 selected before switching and the level “1” of ICK1 selected after switching match, a hazard may occur in the output clock signal OCK. Absent.
Next, when the input selection signal CS changes from “1” to “0” at the timing t2, the output selection signal CSC of the FF1 changes from “1” to “0” at the subsequent rising edge of ICK1. At this time, in SEL1, the level “1” of ICK1 selected before switching and already changed to level “1” matches the level “1” of ICK0 selected after switching. No hazard can occur in the output clock signal OCK.

【００１５】なお、この切替エッジはＩＣＫ１の立上り
エッジに限らない。図１（Ｃ）はＦＦ１がＩＣＫ１の立
下りエッジでリタイミングされる場合のタイミングチャ
ートを示し、この場合も上記同様にして出力のクロック
信号ＯＣＫにはハザードは発生し得ない。従って、本発
明（１）によれば、簡単な構成により２つの高速入力ク
ロック信号ＩＣＫ０，ＩＣＫ１をハザード無しで切り替
えることが可能となり、複数クロック信号を切り替えて
使用するような電子回路システムの信頼性向上に寄与す
るところが極めて大きい。The switching edge is not limited to the rising edge of ICK1. FIG. 1C shows a timing chart when the FF1 is retimed at the falling edge of the ICK1, and in this case as well, no hazard can be generated in the output clock signal OCK in the same manner as described above. Therefore, according to the present invention (1), the two high-speed input clock signals ICK0 and ICK1 can be switched without a hazard with a simple configuration, and the reliability of an electronic circuit system that switches and uses a plurality of clock signals can be used. The area that contributes to the improvement is extremely large.

【００１６】また上記の課題は例えば図２の構成により
解決される。即ち、本発明（２）の信号選択回路は、リ
タイミング選択信号ＣＳＧＣに従い位相φが０＜φ＜２
πの範囲内で異なり得る複数の入力クロック信号ＩＣＫ
０〜ＩＣＫ７の内のいずれか一つを選択・出力する第１
のセレクタ回路ＳＥＬ１と、入力の選択信号ＣＳＧに従
い前記複数の入力クロック信号ＩＣＫ０〜ＩＣＫ７の内
のいずれか一つを選択・出力する第２のセレクタ回路Ｓ
ＥＬ２と、前記入力の選択信号ＣＳＧをリタイミングし
て前記第１のセレクタ回路ＳＥＬ１のリタイミング選択
信号ＣＳＧＣを生成するリタイミング回路ＲＧ１であっ
て、前記第１，第２のセレクタ回路ＳＥＬ１，ＳＥＬ２
の出力の論理積信号Ｂによりリタイミングするもの、と
を備えるものである。The above-mentioned problem can be solved, for example, by the structure shown in FIG. That is, in the signal selection circuit of the present invention (2), the phase φ is 0 <φ <2 in accordance with the retiming selection signal CSGC.
A plurality of input clock signals ICK that can differ within the range of π
0 to select and output any one of 0 to ICK7
And a second selector circuit S for selecting and outputting one of the plurality of input clock signals ICK0 to ICK7 in accordance with the input selection signal CSG.
EL2 and a retiming circuit RG1 for retiming the input selection signal CSG to generate a retiming selection signal CSGC for the first selector circuit SEL1, wherein the first and second selector circuits SEL1, SEL2
And retiming by the AND signal B of the output of

【００１７】本発明（２）においては、予め入力の選択
信号ＣＳＧによりＳＥＬ２で次に選択する信号ＩＣＫを
選択（先読み）してそのクロック位相（実際の切替タイ
ミング）Ａを得ると共に、該ＳＥＬ２の非同期選択によ
って生じることのある信号Ａ上のハザードを、ＳＥＬ１
の出力クロック信号ＯＣＫとの論理積をとることにより
有効に除去し、得られた信号Ｂにより入力の選択信号Ｃ
ＳＧをリタイミングする。従って、本発明（２）によれ
ば、簡単な構成により多数の高速入力クロック信号ＩＣ
Ｋ０〜ＩＣＫ７をハザード無く切り替えられる。In the present invention (2), a signal ICK to be selected next by SEL2 is selected (read ahead) by an input selection signal CSG in advance to obtain a clock phase (actual switching timing) A of the SEL2. Hazard on signal A that may be caused by asynchronous selection is identified by SEL1
Is effectively removed by taking the logical product with the output clock signal OCK, and the selected signal C of the input is obtained by the obtained signal B.
Retiming SG. Therefore, according to the present invention (2), a large number of high-speed input clock signals IC
K0 to ICK7 can be switched without hazard.

【００１８】また上記の課題は例えば図５の構成により
解決される。即ち、本発明（３）の信号選択回路は、リ
タイミング選択信号ＣＳＧＣに従い位相φが０＜φ＜２
πの範囲内で異なり得る複数の入力クロック信号ＩＣＫ
０〜ＩＣＫ７の内のいずれか一つを選択・出力する第１
のセレクタ回路ＳＥＬ１と、前記リタイミング選択信号
ＣＳＧＣに従い前記第１のセレクタ回路による現在選択
中の入力信号から次に選択する入力信号までの所定のグ
ループ内で、その信号レベルが現在選択中の入力信号と
一致する方向に最も遅く変化する入力信号を選択する第
２のセレクタ回路ＳＥＬ２と、入力の選択信号ＣＳＧを
リタイミングして前記第１，第２のセレクタ回路のリタ
イミング選択信号を生成するリタイミング回路ＲＧ１で
あって、前記第２のセレクタ回路ＳＥＬ２の出力信号Ａ
のエッジによりリタイミングするもの、とを備えるもの
である。The above-mentioned problem can be solved, for example, by the structure shown in FIG. That is, in the signal selection circuit of the present invention (3), the phase φ is 0 <φ <2 in accordance with the retiming selection signal CSGC.
A plurality of input clock signals ICK that can differ within the range of π
0 to select and output any one of 0 to ICK7
And a signal level of a currently selected input signal in a predetermined group from an input signal currently selected by the first selector circuit to an input signal to be selected next according to the retiming selection signal CSGC. A second selector circuit SEL2 for selecting an input signal that changes most slowly in a direction corresponding to the signal, and retiming the input selection signal CSG to generate a retiming selection signal for the first and second selector circuits. An output signal A of the second selector circuit SEL2 which is a retiming circuit RG1;
That is retimed by the edge of.

【００１９】本発明（３）においては、第１，第２のセ
レクタ回路ＳＥＬ１，ＳＥＬ２により現在選択中の入力
クロック信号（例えばＩＣＫ０）と、次に選択する入力
クロック信号（例えばＩＣＫ１）との間で、上記図１
（Ａ）に示したものと同様の状態を構成しておく簡単な
構成により、多数の高速入力クロック信号ＩＣＫ０〜Ｉ
ＣＫ７をハザード無く切り替えられる。In the present invention (3), the input clock signal (for example, ICK0) currently selected by the first and second selector circuits SEL1, SEL2 and the input clock signal (for example, ICK1) to be selected next. In the above FIG.
With a simple configuration in which a state similar to that shown in FIG.
CK7 can be switched without hazard.

【００２０】また上記の課題は例えば図７の構成により
解決される。即ち、本発明（４）の信号選択回路は、入
力の選択信号ＣＳＧ０／ＣＳＧ１／ＣＳＧ２に従い各２
入力信号の内のいずれか１つを選択・出力する複数のセ
レクタ回路ＳＥＬ１〜ＳＥＬ７をピラミッド状の複数段
（図の例では３段）に接続してＮ（例えば８）入力対１
出力の信号選択回路を構成すると共に、各段のセレクタ
回路に入力する前記選択信号をグレイコードを構成する
各ビット信号ＣＳＧ０〜ＣＳＧ２としたものである。The above problem is solved by, for example, the configuration shown in FIG. That is, the signal selection circuit of the present invention (4) performs two signal operations in accordance with the input selection signals CSG0 / CSG1 / CSG2.
A plurality of selector circuits SEL1 to SEL7 for selecting and outputting any one of the input signals are connected to a plurality of pyramid-shaped stages (three stages in the example in the figure), and N (for example, 8) input pairs 1
In addition to forming an output signal selection circuit, the selection signals input to the selector circuits at each stage are bit signals CSG0 to CSG2 forming a gray code.

【００２１】本発明（４）においては、各段のセレクタ
回路に入力する選択信号をグレイコードを構成する各ビ
ット信号ＣＳＧ０〜ＣＳＧ２としたことにより、入力の
選択信号ＣＳＢの内容を「０」〜「７」，［０］の方向
に変化させても、又は逆に「７」〜「０」，［７］の方
向に変化させても、その各遷移途中ではいずれか１つの
ビット信号ＣＳＧ０，ＣＳＧ１又はＣＳＧ２しか変化し
ない。In the present invention (4), the selection signals input to the selector circuits at each stage are the bit signals CSG0 to CSG2 constituting the gray code, so that the contents of the input selection signal CSB are "0" to "0". Even if it is changed in the direction of “7”, [0], or conversely, it is changed in the direction of “7” to “0”, [7], any one bit signal CSG0, Only CSG1 or CSG2 changes.

【００２２】従って、各セレクタ回路ＳＥＬ１〜ＳＥＬ
７内における２入力信号の選択切替でハザードが生じな
いばかりか、複数段についてもいずれか１つの段しか選
択切替が生じないため、信号選択回路の全体でもハザー
ドは発生しない。Therefore, each of the selector circuits SEL1 to SEL
Not only does a hazard not occur in the selection switching of the two input signals in 7, but also in any one of the multiple stages, the selection switching does not occur, so that the hazard does not occur in the entire signal selection circuit.

【００２３】また上記の課題は例えば図９の構成により
解決される。即ち、本発明（５）の信号選択回路は、上
記本発明（１）に記載の複数の２入力信号選択回路をピ
ラミッド状の複数段（図の例では３段）に接続してＮ
（例えば８）入力対１出力の信号選択回路を構成すると
共に、各段のリタイミング回路ＦＦ１〜ＦＦ７に入力す
る選択信号をグレイコードを構成する各ビット信号ＣＳ
Ｇ０〜ＣＳＧ２としたものである。The above problem can be solved, for example, by the structure shown in FIG. In other words, the signal selection circuit of the present invention (5) connects the plurality of two-input signal selection circuits described in the present invention (1) to a plurality of pyramid-shaped stages (three stages in the example in the figure), and
(E.g., 8) A signal selection circuit having one input to one output is formed, and a selection signal input to each of the retiming circuits FF1 to FF7 is converted into a bit signal CS forming a Gray code.
G0 to CSG2.

【００２４】従って、各２入力信号選択回路内における
２入力信号の選択切替でハザードが生じないばかりか、
複数段についてもいずれか１つの段しか選択切替が生じ
ないため、信号選択回路の全体でもハザードは発生しな
い。Therefore, not only does a hazard not occur when two input signals are selectively switched in each two-input signal selection circuit,
Since only one of the stages is switched, the hazard does not occur in the entire signal selection circuit.

【００２５】[0025]

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる複数の実施の形態を詳細に説明する。なお 、
全図を通して同一符号は同一又は相当部分を示すものと
する。Preferred embodiments of the present invention will be described in detail below with reference to the accompanying drawings. Note that
Throughout the drawings, the same reference numerals indicate the same or corresponding parts.

【００２６】図１は第１の実施の形態による信号選択回
路を示す図で、位相が異なる２つの入力クロック信号を
切り替える簡単（基本的）な場合を示す。FIG. 1 is a diagram showing a signal selection circuit according to the first embodiment, showing a simple (basic) case of switching between two input clock signals having different phases.

【００２７】図１（Ａ）はそのブロック構成図を示し、
図において、ＳＥＬ１（セレクタ回路に相当）には上記
図１３と同様の入力クロック信号ＩＣＫ０，ＩＣＫ１が
入力する。一方、ＦＦ１（リタイミング回路に相当）の
データ入力端子Ｄには任意タイミングに変化する選択信
号ＣＳが入力しており、該選択信号ＣＳはＦＦ１で入力
クロック信号ＩＣＫ０，ＩＣＫ１中の位相の遅い方のク
ロック信号ＩＣＫ１のエッジ（立上り／立下りエッジ）
でリタイミングされ、その出力の選択信号ＣＳＣがＳＥ
Ｌ１の選択入力端子Ｓに加えられる。以下、そのクロッ
ク切替動作を説明する。FIG. 1 (A) shows a block diagram of the system.
In the figure, SEL1 (corresponding to a selector circuit) receives input clock signals ICK0 and ICK1 similar to those in FIG. On the other hand, a selection signal CS that changes at an arbitrary timing is input to the data input terminal D of the FF1 (corresponding to a retiming circuit), and the selection signal CS is the FF1 which has a lower phase among the input clock signals ICK0 and ICK1. Edge of clock signal ICK1 (rising / falling edge)
And the selection signal CSC of the output is SE.
It is applied to the selection input terminal S of L1. Hereinafter, the clock switching operation will be described.

【００２８】図１（Ｂ）にＦＦ１がＩＣＫ１の立上りエ
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号ＣＳがタイミングｔ１で
「０」から「１」に変化すると、ＦＦ１の出力選択信号
ＣＳＣはその後のＩＣＫ１の立上りエッジで「０」から
「１」に変化する。このとき、ＳＥＬ１では、切替前に
選択されていたＩＣＫ０のレベル「１」と、切替後に選
択されるＩＣＫ１のレベル「１」とが一致するため、出
力のクロック信号ＯＣＫにはハザードは発生し得ない。FIG. 1B shows a timing chart when FF1 is retimed at the rising edge of ICK1. First, when the input selection signal CS changes from “0” to “1” at the timing t1, the output selection signal CSC of the FF1 changes from “0” to “1” at the subsequent rising edge of ICK1. At this time, in SEL1, since the level “1” of ICK0 selected before switching and the level “1” of ICK1 selected after switching match, a hazard may occur in the output clock signal OCK. Absent.

【００２９】次に、入力の選択信号ＣＳがタイミングｔ
２で「１」から「０」に変化すると、ＦＦ１の出力選択
信号ＣＳＣはその後のＩＣＫ１の立上りエッジで「１」
から「０」に変化する。このとき、ＳＥＬ１では、切替
前に選択され、かつ既にレベル「１」に変化しているＩ
ＣＫ１のレベル「１」と、切替後に選択されるＩＣＫ０
のレベル「１」とが一致するため、この場合も出力のク
ロック信号ＯＣＫにはハザードは発生し得ない。なお、
この切替エッジはＩＣＫ１の立上りエッジに限らない。Next, the input selection signal CS is set at the timing t.
2 changes from “1” to “0”, the output selection signal CSC of FF1 changes to “1” at the subsequent rising edge of ICK1.
From “0” to “0”. At this time, in SEL1, I which has been selected before switching and has already changed to level "1" is selected.
CK1 level "1" and ICK0 selected after switching
In this case, no hazard can be generated in the output clock signal OCK. In addition,
This switching edge is not limited to the rising edge of ICK1.

【００３０】図１（Ｃ）にＦＦ１がＩＣＫ１の立下りエ
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号ＣＳがタイミングｔ１で
「０」から「１」に変化すると、ＦＦ１の出力選択信号
ＣＳＣはその後のＩＣＫ１の立下りエッジで「０」から
「１」に変化する。このとき、ＳＥＬ１では、切替前に
選択されていたＩＣＫ０のレベル「０」と、切替後に選
択されるＩＣＫ１のレベル「０」とが一致するため、出
力のクロック信号ＯＣＫにはハザードは発生し得ない。FIG. 1C shows a timing chart when FF1 is retimed at the falling edge of ICK1. First, when the input selection signal CS changes from “0” to “1” at the timing t1, the output selection signal CSC of the FF1 changes from “0” to “1” at the subsequent falling edge of ICK1. At this time, in SEL1, since the level “0” of ICK0 selected before switching and the level “0” of ICK1 selected after switching match, a hazard may occur in the output clock signal OCK. Absent.

【００３１】次に、入力の選択信号ＣＳがタイミングｔ
２で「１」から「０」に変化すると、ＦＦ１の出力選択
信号ＣＳＣはその後のＩＣＫ１の立下りエッジで「１」
から「０」に変化する。このとき、ＳＥＬ１では、切替
前に選択され、かつ既にレベル「０」に変化しているＩ
ＣＫ１のレベル「０」と、切替後に選択されるＩＣＫ０
のレベル「０」とが一致するため、この場合も出力のク
ロック信号ＯＣＫにはハザードは発生し得ない。Next, when the input selection signal CS is at the timing t
When the signal changes from “1” to “0” in step 2, the output selection signal CSC of the FF1 changes to “1” at the subsequent falling edge of ICK1.
From “0” to “0”. At this time, in SEL1, I which has been selected before switching and has already changed to level "0" is selected.
CK1 level “0” and ICK0 selected after switching
In this case, no hazard is generated in the output clock signal OCK.

【００３２】図２〜図４は第２の実施の形態による信号
選択回路を説明する図（１）〜（３）で、８相クロック
リカバリ回路への適用例を示す。FIGS. 2 to 4 are diagrams (1) to (3) for explaining a signal selection circuit according to the second embodiment, and show an example of application to an eight-phase clock recovery circuit.

【００３３】図２はそのブロック構成図を示し、図にお
いて、ＳＥＬ１，ＳＥＬ２（第１，第２のセレクタ回路
に相当）の各入力端子０〜７には位相が２π／８づつ異
なる８つの入力クロック信号ＩＣＫ０〜ＩＣＫ７が入力
している。一方、３ビットレジスタＲＧ１（リタイミン
グ回路に相当）のデータ入力端子Ｄには任意タイミング
に変化するような、好ましくはグレイコード（Gray Cod
e）信号からなる選択信号ＣＳＧ０〜ＣＳＧ２が入力し
ている。この選択信号ＣＳＧは、ＲＧ１でＡＮＤゲート
回路Ａ１の出力信号（ＳＥＬ１，ＳＥＬ２の各出力の論
理積信号）Ｂによりリタイミングされ、その出力のリタ
イミング選択信号ＣＳＧＣ０〜ＣＳＧＣ２がＳＥＬ１の
選択入力端子Ｓに加えられる。なお、ＳＥＬ１，ＳＥＬ
２の内部回路は後述の図７に示すものと同様で良い。以
下、図２の回路のクロック切替動作を説明する。FIG. 2 is a block diagram showing the configuration. In FIG. 2, each of input terminals 0 to 7 of SEL1 and SEL2 (corresponding to first and second selector circuits) has eight inputs having phases different by 2π / 8 from each other. Clock signals ICK0 to ICK7 are input. On the other hand, the data input terminal D of the 3-bit register RG1 (corresponding to a retiming circuit) preferably has a gray code (Gray Code) which changes at an arbitrary timing.
e) Selection signals CSG0 to CSG2 composed of signals are input. The selection signal CSG is re-timed by RG1 by the output signal (AND signal of each output of SEL1 and SEL2) B of the AND gate circuit A1, and the retiming selection signals CSGC0 to CSGC2 of the output are changed to the selection input terminal S of SEL1. Is added to Note that SEL1, SEL
2 may be the same as that shown in FIG. 7 described later. Hereinafter, the clock switching operation of the circuit of FIG. 2 will be described.

【００３４】図３は出力クロック信号ＯＣＫを入力クロ
ック信号のＩＣＫ０からＩＣＫ１に切り替える場合のタ
イミングチャートを示す。今、入力の選択信号ＣＳＧが
タイミングｔ１で「０」から「１」に変化すると、ＳＥ
Ｌ２では、切替前に選択されていたＩＣＫ０がレベル
「０」になって後、ＩＣＫ１のレベル「１」が選択され
るため、その出力信号Ａにはハザードが発生する。一
方、このとき、ＳＥＬ１では、まだ切替前のＩＣＫ０を
選択・出力しているため、その出力クロック信号ＯＣＫ
にはハザードの無いＩＣＫ０のみが出力される。従っ
て、これらの信号の論理積（Ａ＊ＯＣＫ）をとったＡＮ
Ｄゲート回路Ａ１の出力信号Ｂにもハザードの無いＩＣ
Ｋ０のみが出力される。FIG. 3 is a timing chart for switching the output clock signal OCK from the input clock signal ICK0 to ICK1. Now, when the input selection signal CSG changes from “0” to “1” at timing t1, SE
In L2, after the level of ICK0 selected before the switching is changed to level "0", the level "1" of ICK1 is selected, so that a hazard is generated in the output signal A. On the other hand, at this time, in SEL1, since ICK0 before switching is still selected and output, its output clock signal OCK
Output only ICK0 having no hazard. Therefore, the AND of these signals (A * OCK)
Hazard-free IC for output signal B of D-gate circuit A1
Only K0 is output.

【００３５】更に、この出力信号Ｂは、その後のＩＣＫ
１の立上りエッジで「０」から「１」に変化し、これに
よりＲＧ１の出力リタイミング選択信号ＣＳＧＣも
「０」から「１」に変化する。このとき、ＳＥＬ１で
は、切替前に選択されているＩＣＫ０のレベル「１」
と、切替後に選択されるＩＣＫ１のレベル「１」とが一
致するため、出力のクロック信号ＯＣＫにはハザードは
発生し得ない。Further, the output signal B is output from the subsequent ICK
At the rising edge of 1, the signal changes from "0" to "1", and the output retiming selection signal CSGC of RG1 also changes from "0" to "1". At this time, in SEL1, the level “1” of ICK0 selected before switching is performed.
And the level “1” of ICK1 selected after the switching, and therefore, no hazard can be generated in the output clock signal OCK.

【００３６】図４は出力クロック信号ＯＣＫを入力クロ
ック信号のＩＣＫ１からＩＣＫ０に切り替える場合のタ
イミングチャートを示す。今、入力の選択信号ＣＳＧが
タイミングｔ２で「１」から「０」に変化すると、ＳＥ
Ｌ２では、位相の遅れたＩＣＫ１から位相の進んだＩＣ
Ｋ０に切り替わるため、その出力信号Ａにはハザードが
発生しない。一方、このとき、ＳＥＬ１では、まだ切替
前のＩＣＫ１を選択・出力しているため、その出力クロ
ック信号ＯＣＫにはハザードの無いＩＣＫ１のみが出力
される。従って、これらの信号の論理積（Ａ＊ＯＣＫ）
をとったＡＮＤゲート回路Ａ１の出力信号Ｂにもハザー
ドの無い信号（図の例ではＩＣＫ１相当）が出力され
る。FIG. 4 is a timing chart for switching the output clock signal OCK from the input clock signal ICK1 to ICK0. Now, when the input selection signal CSG changes from “1” to “0” at timing t2, SE
In L2, the IC whose phase is advanced from ICK1 whose phase is delayed
Since the mode is switched to K0, no hazard is generated in the output signal A. On the other hand, at this time, in SEL1, since ICK1 before switching is still selected and output, only ICK1 having no hazard is output as its output clock signal OCK. Therefore, the logical product of these signals (A * OCK)
A signal without hazard (corresponding to ICK1 in the example in the figure) is also output to the output signal B of the AND gate circuit A1 which takes the above.

【００３７】更に、この出力信号Ｂは、はその後のＩＣ
Ｋ１の立上りエッジで「１」から「０」に変化し、これ
によりＲＧ１の出力選択信号ＣＳＧＣも「１」から
「０」に変化する。このとき、ＳＥＬ１では、切替前に
選択され、かつ既にレベル「１」に変化しているＩＣＫ
１のレベル「１」と、切替後に選択されるＩＣＫ０のレ
ベル「１」とが一致するため、この場合も出力のクロッ
ク信号ＯＣＫにはハザードは発生し得ない。Further, the output signal B is output from the IC
At the rising edge of K1, the signal changes from "1" to "0", whereby the output selection signal CSGC of RG1 also changes from "1" to "0". At this time, in SEL1, ICK selected before switching and already changed to level "1"
Since the level “1” of “1” matches the level “1” of ICK0 selected after switching, no hazard can occur in the output clock signal OCK in this case as well.

【００３８】なお、上記本第２の実施の形態では、例え
ば入力クロック信号ＩＣＫ０と次位相のＩＣＫ１との間
で切り替える場合を述べたが、これに限らない。例えば
ＩＣＫ０と、該ＩＣＫ０との位相差φが０＜φ＜πの範
囲内に含まれるような他のＩＣＫ２，ＩＣＫ３との間で
も、上記ＩＣＫ０とＩＣＫ１との間におけると同様の切
替動作が得られることは明らかである。In the second embodiment, for example, the case of switching between the input clock signal ICK0 and the next phase ICK1 has been described. However, the present invention is not limited to this. For example, the same switching operation as between ICK0 and ICK1 can be obtained between ICK0 and other ICK2 and ICK3 in which the phase difference φ between ICK0 is within the range of 0 <φ <π. It is clear that

【００３９】従って、上記本第２の実施の形態による信
号選択回路は、現在選択中の入力信号ＩＣＫ０から次に
選択することのある入力信号ＩＣＫ３までのグループ内
の任意ＩＣＫ１〜ＩＣＫ３との間で瞬時の切替が可能で
ある。即ち、例えばＩＣＫ０→ＩＣＫ３→ＩＣＫ６→Ｉ
ＣＫ２、又は逆にＩＣＫ２→ＩＣＫ７→ＩＣＫ４→ＩＣ
Ｋ１の如く飛び飛びに切り替えることも可能である。こ
のことは、以下の第３、第５の各実施の形態でも同様で
ある。Therefore, the signal selection circuit according to the second embodiment can be used between any of the groups ICK1 to ICK3 in the group from the currently selected input signal ICK0 to the input signal ICK3 to be selected next. Instantaneous switching is possible. That is, for example, ICK0 → ICK3 → ICK6 → I
CK2 or vice versa ICK2 → ICK7 → ICK4 → IC
It is also possible to switch between K1 and K2 like K1. This is the same in the following third and fifth embodiments.

【００４０】また、上記本第２の実施の形態では、ＳＥ
Ｌ１，ＳＥＬ２で８相の入力クロック信号ＩＣＫ０〜Ｉ
ＣＫ７をハザード無く選択・出力するために、その選択
入力端子Ｓにはグレイコードからなる選択信号ＣＳＧ０
〜２が入力している。ここで、グレイコードを説明す
る。In the second embodiment, the SE
8-phase input clock signals ICK0 to ICK at L1 and SEL2
In order to select and output CK7 without hazard, the selection input terminal S has a selection signal CSG0 made of a gray code.
~ 2 have been entered. Here, the gray code will be described.

【００４１】図１１にバイナリ／グレイコード変換の表
を示す。バイナリコードＣＳＢのビットＢ２〜Ｂ０が図
の左欄に示す如く「０」〜「７」の内容で変化すると
き、グレイコードＣＳＧのビットＧ２〜Ｇ０は図の右欄
に示す如く「０」〜「７」の内容で変化する。グレイコ
ードでは、図示の如く、コード「０」〜「７」，「０」
の方向に変化する場合でも、又は逆にコード「７」〜
「０」，「７」の方向に変化する場合でも、隣り合うコ
ード間のビットが常に１ビットしか違わないために、ビ
ットＧ２〜Ｇ０間の遷移遅延差は問題とはならず，よっ
て図２のＳＥＬ１，ＳＥＬ２の信号選択によるハザード
の発生を有効に防止できる。なお、図１１は３ビットコ
ードの例を示すが、２ビット又は４ビット以上でも同様
である。FIG. 11 shows a table of binary / Gray code conversion. When the bits B2 to B0 of the binary code CSB change with the contents of "0" to "7" as shown in the left column of the figure, the bits G2 to G0 of the gray code CSG become "0" to "0" as shown in the right column of the figure. It changes with the content of “7”. In the gray code, as shown in the figure, codes “0” to “7”, “0”
, Or vice versa.
Even in the case of changing in the direction of "0" or "7", the difference between the bits G2 and G0 does not matter because the bits between adjacent codes always differ by only one bit. Can be effectively prevented from occurring due to the selection of the SEL1 and SEL2 signals. Although FIG. 11 shows an example of a 3-bit code, the same applies to 2-bit or 4-bit or more.

【００４２】かくして、本第２の実施の形態によれば、
入力クロック信号をＩＣＫ０〜ＩＣＫ７，ＩＣＫ０の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にＩＣＫ７〜ＩＣＫ０，ＩＣＫ７の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号ＯＣＫにはハザードを生じない。Thus, according to the second embodiment,
Even if the input clock signal is switched in the direction of ICK0 to ICK7, ICK0 one by one or in a discrete manner, or conversely, the input clock signal is switched in the direction of ICK7 to ICK0, ICK7 one by one or in a discrete manner, the output is maintained. There is no hazard in the clock signal OCK.

【００４３】図５，図６は第３の実施の形態による信号
選択回路を説明する図（１），（２）で、８相クロック
リカバリ回路への他の適用例を示す。FIGS. 5 and 6 are diagrams (1) and (2) for explaining a signal selection circuit according to the third embodiment, showing another example of application to an eight-phase clock recovery circuit.

【００４４】図５はそのブロック構成図を示し、図にお
いて、ＳＥＬ１（第１のセレクタ回路に相当）の入力端
子０〜７には上記図２と同様に入力クロック信号ＩＣＫ
０〜ＩＣＫ７が入力している。一方、ＳＥＬ２（第２の
セレクタ回路に相当）の入力端子０〜７には上記ＳＥＬ
１から夫々に１位相（２π／８）だけ位相の遅れた、入
力クロック信号ＩＣＫ１〜ＩＣＫ７，ＩＣＫ０が入力し
ている。FIG. 5 is a block diagram showing the arrangement. In FIG. 5, input terminals 0 to 7 of SEL1 (corresponding to a first selector circuit) are provided with an input clock signal ICK as in FIG.
0 to ICK7 are input. On the other hand, the input terminals 0 to 7 of SEL2 (corresponding to the second selector circuit)
Input clock signals ICK1 to ICK7 and ICK0 which are delayed by one phase (2π / 8) respectively from 1 are input.

【００４５】更に、３ビットレジスタＲＧ１（リタイミ
ング回路に相当）のデータ入力端子Ｄには任意タイミン
グに変化するような、好ましくはグレイコード信号から
なる選択信号ＣＳＧ０〜ＣＳＧ２が入力しており、該選
択信号ＣＳＧはＲＧ１でＳＥＬ２の出力信号Ａによりリ
タイミングされ、その出力の選択信号ＣＳＧＣ０〜ＣＳ
ＧＣ２がＳＥＬ１，ＳＥＬ２の各選択入力端子Ｓに加え
られる。以下、そのクロック切替動作を説明する。Further, selection signals CSG0 to CSG2, preferably consisting of a gray code signal, which change at an arbitrary timing, are input to a data input terminal D of a 3-bit register RG1 (corresponding to a retiming circuit). The selection signal CSG is retimed by the output signal A of SEL2 at RG1, and the selection signals CSGC0 to CSGC
GC2 is applied to each select input terminal S of SEL1 and SEL2. Hereinafter, the clock switching operation will be described.

【００４６】図６は出力クロック信号ＯＣＫを入力クロ
ック信号のＩＣＫ０からＩＣＫ１に切り替え、その後に
ＩＣＫ１からＩＣＫ０に切り替える場合のタイミングチ
ャートを示す。今、入力の選択信号ＣＳＧがタイミング
ｔ１で「０」から「１」に変化すると、ＳＥＬ２では、
予め選択されている１位相遅れのＩＣＫ１を出力すると
共に、その立上りエッジによりＲＧ１の内容が「０」か
ら「１」に変化する。FIG. 6 is a timing chart for switching the output clock signal OCK from the input clock signal ICK0 to ICK1 and then switching from ICK1 to ICK0. Now, when the input selection signal CSG changes from “0” to “1” at the timing t1, in SEL2,
A signal ICK1 with a one-phase delay selected in advance is output, and the content of RG1 changes from "0" to "1" due to its rising edge.

【００４７】このとき、ＳＥＬ１では、切替前に選択さ
れていたＩＣＫ０のレベル「１」と、切替後に選択され
るＩＣＫ１のレベル「１」とが一致するため、出力のク
ロック信号ＯＣＫにはハザードは発生し得ない。またこ
のとき、ＳＥＬ２では、その選択が直前のＩＣＫ１から
続くＩＣＫ２に切り替わるため、その出力信号Ａには図
示のようなハザードが発生するが、このような短い期間
内には入力の選択信号ＣＳＧを変化させないとすれば、
ＲＧ１の出力の選択信号ＣＳＧＣは変化しない。なお、
実際上はこのような条件を課しても不都合は生じない。At this time, in SEL1, since the level “1” of ICK0 selected before switching and the level “1” of ICK1 selected after switching match, a hazard is present in the output clock signal OCK. It cannot occur. Also, at this time, in SEL2, the selection is switched to ICK2 following from immediately preceding ICK1, so that a hazard as shown in the output signal A is generated. If you do not change,
The selection signal CSGC of the output of RG1 does not change. In addition,
In practice, there is no inconvenience even if such conditions are imposed.

【００４８】次に、入力の選択信号ＣＳＧがタイミング
ｔ２で「１」から「０」に変化すると、ＳＥＬ２では、
予め選択されている１位相遅れのＩＣＫ２を出力すると
共に、その立上りエッジによりＲＧ１の内容が「１」か
ら「０」に変化する。Next, when the input selection signal CSG changes from "1" to "0" at timing t2, SEL2:
A signal ICK2 with one phase delay selected in advance is output, and the content of RG1 changes from "1" to "0" due to its rising edge.

【００４９】このとき、ＳＥＬ１では、切替前に選択さ
れていたＩＣＫ１のレベル「１」と、切替後に選択され
るＩＣＫ０のレベル「１」とが一致するため、出力のク
ロック信号ＯＣＫにはハザードは発生し得ない。またこ
のとき、ＳＥＬ２では、切替前に選択され、かつ既にレ
ベル「１」に変化しているＩＣＫ２のレベル「１」と、
切替後に選択されるＩＣＫ１のレベル「１」とが一致す
るため、この場合の出力信号Ａにはハザードは発生し得
ない。At this time, in SEL1, since the level “1” of ICK1 selected before switching and the level “1” of ICK0 selected after switching match, the hazard is present in the output clock signal OCK. It cannot occur. At this time, in SEL2, the level “1” of ICK2 that has been selected before switching and has already changed to level “1”,
Since the level of ICK1 selected after switching is equal to “1”, no hazard can be generated in the output signal A in this case.

【００５０】かくして、本第３の実施の形態によれば、
入力クロック信号をＩＣＫ０〜ＩＣＫ７，ＩＣＫ０の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にＩＣＫ７〜ＩＣＫ０，ＩＣＫ７の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号ＯＣＫにはハザードを生じない。Thus, according to the third embodiment,
Even if the input clock signal is switched in the direction of ICK0 to ICK7, ICK0 one by one or in a discrete manner, or conversely, the input clock signal is switched in the direction of ICK7 to ICK0, ICK7 one by one or in a discrete manner, the output is maintained. There is no hazard in the clock signal OCK.

【００５１】図７，図８は第４の実施の形態による信号
選択回路を説明する図（１），（２）で、８相クロック
リカバリ回路への更に他の適用例（構成が簡単な例）を
示す。FIGS. 7 and 8 are diagrams (1) and (2) for explaining a signal selection circuit according to the fourth embodiment. FIG. 7 and FIG. 8 show still another example of application to an eight-phase clock recovery circuit (an example in which the configuration is simple). ).

【００５２】図７はそのブロック構成図を示し、図にお
いて、ＳＥＬ１〜ＳＥＬ７は夫々２端子入力のセレクタ
回路、１１は入力のバイナリコードＣＳＢを出力のグレ
イコードＣＳＧに変換するバイナリ／グレイコードエン
コーダ（ＧＣＥ）である。このエンコーダ１１出力のビ
ットＣＳＧ０はＳＥＬ１〜ＳＥＬ４に、ビットＣＳＧ１
はＳＥＬ５，ＳＥＬ６に、そして、ビットＣＳＧ２はＳ
ＥＬ７に夫々加えられる。なお、このグレイコード（図
１１参照）による選択に対応して、ＳＥＬ２，４及びＳ
ＥＬ６の各入力端子の１／０が逆転していることに注意
されたい。係る構成では、少なくともＳＥＬ１〜ＳＥＬ
７の各内部ではハザードは生じない。FIG. 7 is a block diagram showing the configuration. In FIG. 7, reference numerals SEL1 to SEL7 denote selector circuits each having a two-terminal input, and reference numeral 11 denotes a binary / gray code encoder for converting an input binary code CSB into an output gray code CSG. GCE). The bit CSG0 output from the encoder 11 is set to SEL1 to SEL4,
Is SEL5 and SEL6, and bit CSG2 is S
Each is added to EL7. It should be noted that SEL2, 4 and S
Note that 1/0 of each input terminal of EL6 is inverted. In such a configuration, at least SEL1 to SEL
Hazard does not occur inside each of 7.

【００５３】図８は出力クロック信号ＯＣＫを入力クロ
ック信号のＩＣＫ３からＩＣＫ４に切り替える場合のタ
イミングチャートを示す。今，任意タイミングｔ１で、
選択信号ＣＳＧの内容が「３」から「４」に変化したと
すると、選択の切替動作が発生するのはビットＣＳＧ２
の「０」→「１」に対応するＳＥＬ７のみである。この
とき、ＳＥＬ７の内部では、信号ＣＳＧ２の遅延有／無
によらず、ＩＣＫ３のレベル「１」からＩＣＫ４のレベ
ル「１」に直接切り替わることとなり、それ以外のレベ
ルは取り得ない。従って、出力クロック信号ＯＣＫには
ハザードは発生しない。他の任意タイミングで切り替わ
る場合も同様である。FIG. 8 is a timing chart for switching the output clock signal OCK from the input clock signal ICK3 to ICK4. Now, at an arbitrary timing t1,
Assuming that the content of the selection signal CSG changes from “3” to “4”, the selection switching operation occurs only in the bit CSG2.
Only SEL7 corresponding to “0” → “1” in FIG. At this time, inside the SEL7, the signal CSG2 is directly switched from the level "1" of the ICK3 to the level "1" of the ICK4 regardless of the presence / absence of the delay of the signal CSG2, and other levels cannot be taken. Therefore, no hazard occurs in the output clock signal OCK. The same applies to the case of switching at another arbitrary timing.

【００５４】なお、本第４の実施の形態による信号選択
回路は、上記クロック信号の切替のみならず、他の任意
の信号（非クロック信号）の切替制御にも適用できる。The signal selection circuit according to the fourth embodiment can be applied not only to the switching of the clock signal but also to the switching control of another arbitrary signal (non-clock signal).

【００５５】図９，図１０は第５の実施の形態による信
号選択回路を説明する図（１），（２）で、上記図１の
ＳＥＬとＦＦとからなる基本的な信号選択回路の構成を
８相のクロックリカバリ回路に適用した場合を示す。FIGS. 9 and 10 are diagrams (1) and (2) for explaining a signal selection circuit according to the fifth embodiment. The configuration of a basic signal selection circuit composed of the SEL and FF shown in FIG. Is applied to an eight-phase clock recovery circuit.

【００５６】図９はそのブロック構成図を示し、図にお
いて、ＳＥＬ１〜ＳＥＬ８（セレクタ回路に相当）は夫
々２端子入力のセレクタ、ＦＦ１〜ＦＦ７（リタイミン
グ回路に相当）はＤタイプのフリップフロップ回路、１
２は出力がグレイコードに従って変化するアップ／ダウ
ンカウンタ（ＧＣＵ／ＤＣＴＲ）である。なお、参照容
易のため、挿入図（ａ）にグレイコード表を付記する。FIG. 9 is a block diagram showing the configuration. In FIG. 9, SEL1 to SEL8 (corresponding to a selector circuit) are two-terminal input selectors, and FF1 to FF7 (corresponding to a retiming circuit) are D-type flip-flop circuits. , 1
Reference numeral 2 denotes an up / down counter (GCU / DCTR) whose output changes according to the Gray code. For easy reference, a gray code table is added to the inset (a).

【００５７】カウンタ１２は、入力のカウントイネーブ
ル信号Ｅが「１」の時にそのカウント動作を付勢（許
容）され、入力のアップ／ダウンモード信号Ｕ／Ｄの
「１／０」に応じて、入力のクロック信号ＳＣＫにより
アップ／ダウンする。この例では、このクロック信号Ｓ
ＣＫは出力クロック信号ＯＣＫ（即ち、現在選択されて
いる入力クロック信号）に位相同期しているものとす
る。The counter 12 is energized (allowed) when the input count enable signal E is "1", and responds to "1/0" of the input up / down mode signal U / D. Up / down by the input clock signal SCK. In this example, the clock signal S
CK is assumed to be phase-synchronized with the output clock signal OCK (ie, the currently selected input clock signal).

【００５８】更に、このカウンタ１２出力のビットＣＳ
Ｇ０はＦＦ１〜ＦＦ４、ビットＣＳＧ１はＦＦ５，ＦＦ
６、そして、ビットＣＳＧ２はＦＦ７の各データ入力端
子Ｄに夫々加えられる。なお、このグレイコードによる
選択制御に対応して、ＳＥＬ２，４及びＳＥＬ６の各デ
ータ入力端子が１／０に逆転していることに注意された
い。係る構成では、少なくともＳＥＬ１〜ＳＥＬ７の各
回路内部では選択切替によるハザードは生じない。Further, the bit CS output from the counter 12 is
G0 is FF1 to FF4, bit CSG1 is FF5, FF
6, and the bit CSG2 is applied to each data input terminal D of the FF7. Note that the data input terminals of SEL2, SEL4, and SEL6 are reversed to 1/0 in response to the selection control using the gray code. In such a configuration, no hazard occurs due to selection switching at least in each of the circuits SEL1 to SEL7.

【００５９】図１１は図１０の構成の動作タイミングチ
ャートで、以下、これらの図１０，図１１を参照して動
作を説明する。FIG. 11 is an operation timing chart of the configuration shown in FIG. 10. The operation will be described below with reference to FIGS.

【００６０】まず、出力クロック信号ＯＣＫが入力のＩ
ＣＫ０からＩＣＫ１に切り替わる場合を説明する。この
ときの出力クロック信号をＯＣＫ０１で示す。今、タイ
ミングｔ０でカウンタ１２のカウント値（選択信号ＣＳ
ＧＣに相当）が「０」から「１」に変化したとすると、
このときに変化するのはビットＧ０の「０」→「１」の
みである。一方、ＦＦ１はその後のＩＣＫ１（ＩＣＫ０
より位相が遅い）の立上りでその出力Ｑが「０」から
「１」に変化する。このとき、ＳＥＬ１では、切替前に
選択されていたＩＣＫ０のレベル「１」と、切替後に選
択されるＩＣＫ１のレベル「１」とが一致するため、Ｓ
ＥＬ１の出力信号にはハザードは発生し得ない。そし
て、ＳＥＬ１は、その後は入力のＩＣＫ１を選択・出力
しつづける。First, the output clock signal OCK is applied to the input I
The case of switching from CK0 to ICK1 will be described. The output clock signal at this time is indicated by OCK01. Now, at timing t0, the count value of the counter 12 (selection signal CS
GC) changes from "0" to "1".
At this time, only the bit G0 changes from “0” to “1”. On the other hand, FF1 is connected to the subsequent ICK1 (ICK0
The output Q changes from “0” to “1” at the rising edge of the phase (slower phase). At this time, in SEL1, since the level "1" of ICK0 selected before switching and the level "1" of ICK1 selected after switching match, SEL1
No hazard can occur in the output signal of EL1. Then, SEL1 continues to select and output the input ICK1.

【００６１】ところで、この例ではその後のタイミング
ｔ３になると、ＩＣＫ３の立ち上がりによりＦＦ２の出
力Ｑが「０」から「１」に変化し、これによりＳＥＬ２
の出力はＩＣＫ３からＩＣＫ２に切り替わる。しかし、
カウンタ１２の上位ビット出力Ｇ１，Ｇ２は共に「０」
のままであるから、これらに対応するＳＥＬ５，ＳＥＬ
７は共にその入力端子０の側に接続したままである。従
って、出力クロック信号ＯＣＫ０１にはＳＥＬ５、ＳＥ
Ｌ７を介して上記ＳＥＬ１の出力信号がそのまま出力さ
れ、よって出力クロック信号ＯＣＫ０１にはハザードは
発生しない。他のＦＦ３，ＦＦ４の変化に対しても同様
である。In this example, at the subsequent timing t3, the output Q of the FF2 changes from "0" to "1" due to the rise of ICK3.
Is switched from ICK3 to ICK2. But,
The upper bit outputs G1 and G2 of the counter 12 are both "0"
SEL5 and SEL corresponding to these
7 are both connected to the input terminal 0 side. Therefore, the output clock signal OCK01 has SEL5, SE
The output signal of SEL1 is output as it is via L7, so that no hazard occurs in the output clock signal OCK01. The same applies to other changes in FF3 and FF4.

【００６２】次に、出力クロック信号ＯＣＫが入力のＩ
ＣＫ１からＩＣＫ２に切り替わる場合を説明する。この
ときの出力クロック信号をＯＣＫ１２で示す。今、タイ
ミングｔ１でカウンタ１２のカウント値が「１」から
「２」に変化したとすると、このときに変化するのはビ
ットＧ１の「０」→「１」のみである。一方、ＦＦ５は
その後のＩＣＫ２（ＩＣＫ１より位相が遅い）の立上り
でその出力Ｑが「０」から「１」に変化する。このと
き、ＳＥＬ５では、切替前に選択されていたＩＣＫ１の
レベル「１」と、切替後に選択されるＩＣＫ２のレベル
「１」とが一致するため、ＳＥＬ５の出力信号にはハザ
ードは発生し得ない。そして、ＳＥＬ５は、その後は入
力のＩＣＫ２を選択・出力しつづけ、出力クロック信号
ＯＣＫ１２にはＳＥＬ７を介して上記ＳＥＬ５の出力信
号がそのまま出力される。従って、出力クロック信号Ｏ
ＣＫ１２にはハザードは発生しない。Next, the output clock signal OCK is applied to the input I
The case of switching from CK1 to ICK2 will be described. The output clock signal at this time is indicated by OCK12. If the count value of the counter 12 changes from "1" to "2" at the timing t1, only the bit G1 changes from "0" to "1" at this time. On the other hand, the output Q of the FF5 changes from "0" to "1" at the subsequent rise of ICK2 (having a phase later than ICK1). At this time, in SEL5, since the level “1” of ICK1 selected before switching and the level “1” of ICK2 selected after switching match, no hazard can be generated in the output signal of SEL5. . Then, the SEL5 continues to select and output the input ICK2, and the output signal of the SEL5 is output to the output clock signal OCK12 via the SEL7 as it is. Therefore, the output clock signal O
Hazard does not occur in CK12.

【００６３】次に、出力クロック信号ＯＣＫが入力のＩ
ＣＫ３からＩＣＫ４に切り替わる場合を説明する。この
ときの出力クロック信号をＯＣＫ３４で示す。今、タイ
ミングｔ３でカウンタ１２のカウント値が「３」から
「４」に変化したとすると、このときに変化するのはビ
ットＧ２の「０」→「１」のみである。一方、ＦＦ７は
その後のＩＣＫ４（ＩＣＫ３より位相が遅い）の立上り
でその出力Ｑが「０」から「１」に変化する。このと
き、ＳＥＬ７では、切替前に選択されていたＩＣＫ３の
レベル「１」と、切替後に選択されるＩＣＫ４のレベル
「１」とが一致するため、ＳＥＬ７の出力信号にはハザ
ードは発生し得ない。そして、ＳＥＬ７は、その後は入
力のＩＣＫ４を選択・出力しつづけ、これが出力クロッ
ク信号ＯＣＫ３４となる。従って、出力クロック信号Ｏ
ＣＫ３４にはハザードは発生しない。Next, the output clock signal OCK is applied to the input I
The case of switching from CK3 to ICK4 will be described. The output clock signal at this time is indicated by OCK34. Assuming that the count value of the counter 12 changes from “3” to “4” at the timing t3, only the bit G2 changes from “0” to “1” at this time. On the other hand, the output Q of the FF 7 changes from "0" to "1" at the subsequent rise of ICK4 (having a phase later than ICK3). At this time, in the SEL7, since the level “1” of the ICK3 selected before the switching and the level “1” of the ICK4 selected after the switching match, no hazard can be generated in the output signal of the SEL7. . After that, the SEL 7 continues to select and output the input ICK4, which becomes the output clock signal OCK34. Therefore, the output clock signal O
Hazard does not occur in CK34.

【００６４】次に、出力クロック信号ＯＣＫが入力のＩ
ＣＫ７からＩＣＫ０に切り替わる場合を説明する。この
ときの出力クロック信号をＯＣＫ７０で示す。今、タイ
ミングｔ７でカウンタ１２のカウント値が「７」から
「０」に変化したとすると、このときに変化するのはビ
ットＧ２の「１」→「０」のみである。一方、ＦＦ７は
その後のＩＣＫ０（ＩＣＫ７より位相が遅い）の立上り
でその出力Ｑが「１」から「０」に変化する。このと
き、ＳＥＬ７では、切替前に選択されていたＩＣＫ７の
レベル「１」と、切替後に選択されるＩＣＫ０のレベル
「１」とが一致するため、ＳＥＬ７の出力信号にはハザ
ードは発生し得ない。そして、ＳＥＬ７は、その後は入
力のＩＣＫ０を選択・出力しつづけ、これが出力クロッ
ク信号ＯＣＫ７０となる。従って、出力クロック信号Ｏ
ＣＫ７０にはハザードは発生しない。Next, the output clock signal OCK is applied to the input I
The case of switching from CK7 to ICK0 will be described. The output clock signal at this time is indicated by OCK70. If the count value of the counter 12 changes from "7" to "0" at the timing t7, only the bit G2 changes from "1" to "0" at this time. On the other hand, the output Q of the FF 7 changes from “1” to “0” at the subsequent rise of ICK0 (having a phase later than ICK7). At this time, in the SEL7, since the level “1” of the ICK7 selected before the switching and the level “1” of the ICK0 selected after the switching match, no hazard can be generated in the output signal of the SEL7. . Then, the SEL7 continues to select and output the input ICK0, which becomes the output clock signal OCK70. Therefore, the output clock signal O
Hazard does not occur in CK70.

【００６５】次に、上記タイミングｔ１でＩＣＫ０〜Ｉ
ＣＫ１に切り替わった出力クロック信号ＯＣＫ０１が後
のタイミングｔ１で入力のＩＣＫ１からＩＣＫ０に切り
替わる（切り戻される）場合を説明する。このときの出
力クロック信号をＯＣＫ１０で示す。今、タイミングｔ
０でカウンタ１２のカウント値が「１」から「０」に変
化したとすると、このときに変化するのはビットＧ０の
「１」→「０」のみである。一方、ＦＦ１はその後のＩ
ＣＫ１（ＩＣＫ０より位相が遅い）の立上りでその出力
Ｑが「１」から「０」に変化する。このとき、ＳＥＬ１
では、切替前に選択され、既にレベル「１」に変化して
いるＩＣＫ１のレベル「１」と、切替後に選択されるＩ
ＣＫ０のレベル「１」とが一致するため、ＳＥＬ１の出
力信号にはハザードは発生し得ない。そして、ＳＥＬ１
は、その後は入力のＩＣＫ１を選択・出力しつづける。
一方、カウンタ１２の上位ビット出力Ｇ１，Ｇ２は共に
「０」のままであるから、これらに対応するＳＥＬ５，
ＳＥＬ７は共にその入力端子０の側に接続したままであ
る。従って、出力クロック信号ＯＣＫ１０にはＳＥＬ
５，ＳＥＬ７を介して上記ＳＥＬ１の出力信号がそのま
ま出力され、よって出力クロック信号ＯＣＫ１０にはハ
ザードは発生しない。他のクロック信号の切り戻しの場
合も同様である。Next, at the timing t1, ICK0 to ICK0
A case where the output clock signal OCK01 switched to CK1 switches (switches back) from the input ICK1 to ICK0 at a later timing t1 will be described. The output clock signal at this time is indicated by OCK10. Now, timing t
Assuming that the count value of the counter 12 changes from "1" to "0" at 0, only the bit G0 changes from "1" to "0" at this time. On the other hand, FF1
The output Q changes from “1” to “0” at the rise of CK1 (having a phase later than ICK0). At this time, SEL1
Then, the level “1” of ICK1 that is selected before switching and has already changed to level “1”, and the level of ICK1 selected after switching
Since the level “1” of CK0 matches, no hazard can occur in the output signal of SEL1. And SEL1
Continues to select and output the input ICK1 thereafter.
On the other hand, since both the upper bit outputs G1 and G2 of the counter 12 remain "0", the corresponding SEL5 and SEL5 are output.
Both SEL7 remain connected to its input terminal 0 side. Therefore, the output clock signal OCK10 has SEL
5, the output signal of the SEL1 is output as it is via the SEL7, so that no hazard is generated in the output clock signal OCK10. The same applies to the case of switching back another clock signal.

【００６６】かくして、本第５の実施の形態によれば、
入力クロック信号をＩＣＫ０〜ＩＣＫ７，ＩＣＫ０の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にＩＣＫ７〜ＩＣＫ０，ＩＣＫ７の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号ＯＣＫにはハザードを生じない。Thus, according to the fifth embodiment,
Even if the input clock signal is switched in the direction of ICK0 to ICK7, ICK0 one by one or in a discrete manner, or conversely, the input clock signal is switched in the direction of ICK7 to ICK0, ICK7 one by one or in a discrete manner, the output is maintained. There is no hazard in the clock signal OCK.

【００６７】なお、上記複数の実施の形態を具体的に述
べたが、本発明はこれらの実施の形態に制限されない。Although the above embodiments have been specifically described, the present invention is not limited to these embodiments.

【００６８】また、上記本発明に好適なる複数の実施の
形態を述べたが、本発明思想を逸脱しない範囲内で各部
の構成、制御、及びこれらの組み合わせの様々な変更が
行えることは言うまでも無い。Although a plurality of embodiments suitable for the present invention have been described, it is needless to say that various changes can be made in the configuration, control, and combination of these components without departing from the spirit of the present invention. Not even.

【００６９】（付記１） 位相φが０＜φ＜πの範囲内
で異なり得る第１，第２の入力クロック信号の内のいず
れか一つを選択・出力するセレクタ回路と、入力の選択
信号をリタイミングして前記セレクタ回路の選択用信号
を生成するリタイミング回路であって、前記第１，第２
の入力クロック信号の内の位相の遅い入力クロック信号
のエッジによりリタイミングするもの、とを備えること
を特徴とする信号選択回路。(Supplementary Note 1) A selector circuit for selecting and outputting one of first and second input clock signals whose phases φ may differ within a range of 0 <φ <π, and an input selection signal A retiming circuit for generating a selection signal for the selector circuit by retiming the first and second signals.
A re-timing by an edge of the input clock signal having a late phase among the input clock signals of the above.

【００７０】（付記２） リタイミング選択信号に従い
位相φが０＜φ＜２πの範囲内で異なり得る複数の入力
クロック信号の内のいずれか一つを選択・出力する第１
のセレクタ回路と、入力の選択信号に従い前記複数の入
力クロック信号の内のいずれか一つを選択・出力する第
２のセレクタ回路と、前記入力の選択信号をリタイミン
グして前記第１のセレクタ回路のリタイミング選択信号
を生成するリタイミング回路であって、前記第１，第２
のセレクタ回路の出力の論理積信号によりリタイミング
するもの、とを備えることを特徴とする信号選択回路。(Supplementary Note 2) A first method for selecting and outputting any one of a plurality of input clock signals whose phase φ may differ within a range of 0 <φ <2π according to a retiming selection signal.
A second selector circuit for selecting and outputting one of the plurality of input clock signals according to an input selection signal; and a first selector for retiming the input selection signal. A retiming circuit for generating a retiming selection signal for the circuit, wherein
And retiming by an AND signal of the output of the selector circuit.

【００７１】（付記３） リタイミング選択信号に従い
位相φが０＜φ＜２πの範囲内で異なり得る複数の入力
クロック信号の内のいずれか一つを選択・出力する第１
のセレクタ回路と、前記リタイミング選択信号に従い前
記第１のセレクタ回路による現在選択中の入力信号から
次に選択する入力信号までの所定のグループ内で、その
信号レベルが現在選択中の入力信号と一致する方向に最
も遅く変化する入力信号を選択する第２のセレクタ回路
と、入力の選択信号をリタイミングして前記第１，第２
のセレクタ回路のリタイミング選択信号を生成するリタ
イミング回路であって、前記第２のセレクタ回路の出力
信号のエッジによりリタイミングするもの、とを備える
ことを特徴とする信号選択回路。(Supplementary Note 3) A first method for selecting and outputting any one of a plurality of input clock signals whose phase φ may differ within a range of 0 <φ <2π according to a retiming selection signal.
And a selector circuit according to the retiming selection signal, in a predetermined group from an input signal currently being selected by the first selector circuit to an input signal to be selected next, the signal level of which is equal to the currently selected input signal. A second selector circuit for selecting an input signal that changes most slowly in a matching direction; and retiming an input selection signal to perform the first and second input signals.
A retiming circuit for generating a retiming selection signal for the selector circuit according to the above (1), wherein the retiming is performed by an edge of an output signal of the second selector circuit.

【００７２】（付記４） 入力の選択信号に従い各２入
力信号の内のいずれか１つを選択・出力する複数のセレ
クタ回路をピラミッド状の複数段に接続してＮ入力対１
出力の信号選択回路を構成すると共に、各段のセレクタ
回路に入力する前記選択信号をグレイコードを構成する
各ビット信号としたことを特徴とする信号選択回路。(Supplementary Note 4) A plurality of selector circuits for selecting and outputting any one of the two input signals in accordance with the input selection signal are connected to a plurality of pyramid-shaped stages, and N input pairs
A signal selection circuit which constitutes an output signal selection circuit and wherein the selection signal input to the selector circuit of each stage is each bit signal which constitutes a gray code.

【００７３】（付記５） 付記１に記載の複数の２入力
信号選択回路をピラミッド状の複数段に接続してＮ入力
対１出力の信号選択回路を構成すると共に、各段のリタ
イミング回路に入力する選択信号をグレイコードを構成
する各ビット信号としたことを特徴とする信号選択回
路。(Supplementary Note 5) The plurality of two-input signal selection circuits described in Supplementary Note 1 are connected to a plurality of pyramid-shaped stages to form an N-input one-output signal selection circuit, and a retiming circuit for each stage is provided. A signal selection circuit, wherein the input selection signal is each bit signal constituting a Gray code.

【００７４】（付記６） リタイミング回路はグレイコ
ードからなる選択用信号を生成することを特徴とする付
記２又は３に記載の信号選択回路。(Supplementary note 6) The signal selection circuit according to supplementary note 2 or 3, wherein the retiming circuit generates a selection signal composed of a gray code.

【００７５】[0075]

【発明の効果】以上述べた如く本発明によれば、複数位
相の高速入力クロック信号等をその出力信号にハザード
を生じることなく切替可能となり、クロックリカバリ回
路等の信頼性向上に寄与するところが極めて大きい。As described above, according to the present invention, a high-speed input clock signal having a plurality of phases can be switched without causing a hazard in its output signal, which greatly contributes to the improvement of the reliability of a clock recovery circuit and the like. large.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１の実施の形態による信号選択回路を説明す
る図である。FIG. 1 is a diagram illustrating a signal selection circuit according to a first embodiment.

【図２】第２の実施の形態による信号選択回路を説明す
る図（１）である。FIG. 2 is a diagram (1) illustrating a signal selection circuit according to a second embodiment;

【図３】第２の実施の形態による信号選択回路を説明す
る図（２）である。FIG. 3 is a diagram (2) illustrating a signal selection circuit according to a second embodiment;

【図４】第２の実施の形態による信号選択回路を説明す
る図（３）である。FIG. 4 is a diagram (3) illustrating a signal selection circuit according to a second embodiment;

【図５】第３の実施の形態による信号選択回路を説明す
る図（１）である。FIG. 5 is a diagram (1) illustrating a signal selection circuit according to a third embodiment;

【図６】第３の実施の形態による信号選択回路を説明す
る図（２）である。FIG. 6 is a diagram (2) illustrating a signal selection circuit according to a third embodiment;

【図７】第４の実施の形態による信号選択回路を説明す
る図（１）である。FIG. 7 is a diagram (1) illustrating a signal selection circuit according to a fourth embodiment;

【図８】第４の実施の形態による信号選択回路を説明す
る図（２）である。FIG. 8 is a diagram (2) illustrating a signal selection circuit according to a fourth embodiment.

【図９】第５の実施の形態による信号選択回路を説明す
る図（１）である。FIG. 9 is a diagram (1) illustrating a signal selection circuit according to a fifth embodiment;

【図１０】第５の実施の形態による信号選択回路を説明
する図（２）である。FIG. 10 is a diagram (2) illustrating a signal selection circuit according to a fifth embodiment;

【図１１】バイナリ／グレイコード変換を説明する図で
ある。FIG. 11 is a diagram illustrating binary / Gray code conversion.

【図１２】従来技術を説明する図（１）である。FIG. 12 is a diagram (1) illustrating a conventional technique.

【図１３】従来技術を説明する図（２）である。FIG. 13 is a diagram (2) illustrating a conventional technique.

【図１４】従来技術を説明する図（３）である。FIG. 14 is a diagram (3) illustrating a conventional technique.

【図１５】従来技術を説明する図（４）である。FIG. 15 is a diagram (4) explaining a conventional technique.

【符号の説明】[Explanation of symbols]

１１ バイナリ／グレイコードエンコーダ（ＧＣＥ） １２ グレイコードアップ／ダウンカウンタ（ＧＣＵ／
ＤＣＴＲ） Ａ ＡＮＤゲート回路 ＦＦ フリップフロップ回路 ＲＧ レジスタ回路 ＳＥＬ セレクタ回路11 Binary / Gray code encoder (GCE) 12 Gray code up / down counter (GCU /
DCTR) A AND gate circuit FF flip-flop circuit RG register circuit SEL selector circuit

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 位相φが０＜φ＜πの範囲内で異なり得
る第１，第２の入力クロック信号の内のいずれか一つを
選択・出力するセレクタ回路と、 入力の選択信号をリタイミングして前記セレクタ回路の
選択用信号を生成するリタイミング回路であって、前記
第１，第２の入力クロック信号の内の位相の遅い入力ク
ロック信号のエッジによりリタイミングするもの、とを
備えることを特徴とする信号選択回路。1. A selector circuit for selecting and outputting one of first and second input clock signals whose phases φ may differ within a range of 0 <φ <π, and a selector circuit for reselecting an input selection signal. A retiming circuit for generating a selection signal for the selector circuit at a timing, the retiming circuit retiming by an edge of an input clock signal having a late phase among the first and second input clock signals. A signal selection circuit, characterized in that: 【請求項２】 リタイミング選択信号に従い位相φが０
＜φ＜２πの範囲内で異なり得る複数の入力クロック信
号の内のいずれか一つを選択・出力する第１のセレクタ
回路と、 入力の選択信号に従い前記複数の入力クロック信号の内
のいずれか一つを選択・出力する第２のセレクタ回路
と、 前記入力の選択信号をリタイミングして前記第１のセレ
クタ回路のリタイミング選択信号を生成するリタイミン
グ回路であって、前記第１，第２のセレクタ回路の出力
の論理積信号によりリタイミングするもの、とを備える
ことを特徴とする信号選択回路。2. The phase φ is set to 0 according to a retiming selection signal.
A first selector circuit for selecting and outputting any one of a plurality of input clock signals that may differ within a range of <φ <2π, and any one of the plurality of input clock signals according to an input selection signal A second selector circuit for selecting and outputting one; and a retiming circuit for retiming the input selection signal to generate a retiming selection signal for the first selector circuit, wherein And retiming by an AND signal of the outputs of the two selector circuits. 【請求項３】 リタイミング選択信号に従い位相φが０
＜φ＜２πの範囲内で異なり得る複数の入力クロック信
号の内のいずれか一つを選択・出力する第１のセレクタ
回路と、 前記リタイミング選択信号に従い前記第１のセレクタ回
路による現在選択中の入力信号から次に選択する入力信
号までの所定のグループ内で、その信号レベルが現在選
択中の入力信号と一致する方向に最も遅く変化する入力
信号を選択する第２のセレクタ回路と、 入力の選択信号をリタイミングして前記第１，第２のセ
レクタ回路のリタイミング選択信号を生成するリタイミ
ング回路であって、前記第２のセレクタ回路の出力信号
のエッジによりリタイミングするもの、とを備えること
を特徴とする信号選択回路。3. The phase φ is 0 according to a retiming selection signal.
A first selector circuit for selecting and outputting any one of a plurality of input clock signals that may differ within a range of <φ <2π, and a current selection by the first selector circuit according to the retiming selection signal A second selector circuit for selecting an input signal whose signal level changes most slowly in a direction corresponding to the currently selected input signal within a predetermined group from the input signal to the next input signal to be selected; A re-timing circuit for re-timing the selection signal to generate a re-timing selection signal for the first and second selector circuits, the re-timing circuit retiming by an edge of an output signal of the second selector circuit. A signal selection circuit comprising: 【請求項４】 入力の選択信号に従い各２入力信号の内
のいずれか１つを選択・出力する複数のセレクタ回路を
ピラミッド状の複数段に接続してＮ入力対１出力の信号
選択回路を構成すると共に、各段のセレクタ回路に入力
する前記選択信号をグレイコードを構成する各ビット信
号としたことを特徴とする信号選択回路。4. An N-input / one-output signal selection circuit comprising a plurality of pyramid-shaped stages connected to a plurality of selector circuits for selecting and outputting one of the two input signals in accordance with an input selection signal. And a selection signal input to a selector circuit of each stage is a bit signal forming a gray code. 【請求項５】 請求項１に記載の複数の２入力信号選択
回路をピラミッド状の複数段に接続してＮ入力対１出力
の信号選択回路を構成すると共に、各段のリタイミング
回路に入力する選択信号をグレイコードを構成する各ビ
ット信号としたことを特徴とする信号選択回路。5. A plurality of two-input signal selection circuits according to claim 1 are connected to a plurality of pyramid-shaped stages to form an N-input one-output signal selection circuit and input to a retiming circuit of each stage. A signal selection circuit, wherein the selection signal to be performed is each bit signal constituting a Gray code.