JP4339145B2 - 同期化回路 - Google Patents
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Description
この同期化回路は、前段のフリップフロップで発生する可能性があるメタステーブル状態が1クロック以内に回復し、後段のフリップフロップはメタステーブル状態でない。ここで、メタステーブル状態とは、フリップフロップの入力信号において、セットアップ時間やホールド時間が経過する前に、クロックが立ち上がりまたは立ち下がる場合に、フリップフロップの出力信号が不安定な状態になることをいう。
具体的には、論理和演算を行う場合は、最大(n−1)クロックだけ同期化信号のハイレベルの時間幅が長くなるとともにローレベルの時間幅が短くなり、論理積演算を行う場合は、最大(n−1)クロックだけ同期化信号のローレベルの時間幅が長くなるとともにハイレベルの時間幅が短くなる。
そこで、本発明の目的は、上記の点に鑑み、入力された非同期信号のハイレベルおよびローレベルの時間幅に対して、出力信号のハイレベルおよびローレベルの時間幅を、基準クロックの1周期以内の誤差で高速に同期化を行うことができるようにした同期化回路を提供することにある。
すなわち、請求項1に係る発明は、基準クロックに同期して、互いに(360/n)度だけ位相がずれたn個のタイミング信号を発生するタイミング発生回路と、前記タイミング発生回路が発生する前記n個のタイミング信号の各タイミングで、基準クロックのn倍の周期でかつ互いに(360/n)度だけ位相がずれたn個のクロックを発生するクロック発生回路と、少なくとも前記クロック発生回路が発生するn個のクロックで入力信号をそれぞれ同期化し、n個の同期化信号をそれぞれ生成する同期化信号生成回路と、前記同期化信号生成回路が生成するn個の同期化信号から、前記基準クロックの周期ごとに、前記n個のタイミング信号に従って順にその1つを選択し、この選択に基づいて最終的な同期化信号を生成する選択回路と、を備え、前記同期化信号生成回路はn個からなり、それぞれが、前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込む第1フリップフロップと、この第1フリップフロップに直列に接続され、前記所定のクロックと同じクロックが供給され、そのクロックに応じて前記第1フリップフロップの出力信号を取り込む第2フリップフロップと、からなる。
請求項2に係る発明は、基準クロックに同期して、互いに(360/n)度だけ位相がずれたn個のタイミング信号を発生するタイミング発生回路と、前記タイミング発生回路が発生する前記n個のタイミング信号の各タイミングで、基準クロックのn倍の周期でかつ互いに(360/n)度だけ位相がずれたn個のクロックを発生するクロック発生回路と、少なくとも前記クロック発生回路が発生するn個のクロックで入力信号をそれぞれ同期化し、n個の同期化信号をそれぞれ生成する同期化信号生成回路と、前記同期化信号生成回路が生成するn個の同期化信号から、前記基準クロックの周期ごとに、前記n個のタイミング信号に従って順にその1つを選択し、この選択に基づいて最終的な同期化信号を生成する選択回路と、を備え、前記同期化信号生成回路はn個からなり、それぞれが、直列に接続される第1フリップフロップ、マルチプレクサ、および第2フリップフロップからなり、前記第1フリップフロップは、前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込むようになっており、前記マルチプレクサは、前記第1フリップフロップの出力信号と前記第2フリップフロップの出力信号とを入力し、前記タイミング発生回路からの所定のタイミング信号で前記両出力信号を選択的に取り出すようになっており、前記第2フリップフロップは、前記基準クロックが供給され、そのクロックに応じて前記マルチプレクサの出力信号を取り込むようになっている。
すなわち、請求項5に係る発明は、基準クロックに同期して、その基準クロックのn倍の周期でかつ(360/n)度だけ位相がずれたn個のクロックを発生するクロック発生回路と、前記クロック発生回路が発生するn個のクロックで入力信号をそれぞれ同期化し、n個の同期化信号をそれぞれ生成する同期化信号生成回路と、前記同期化信号生成回路が生成するn個の同期化信号の論理積演算を行う第1アンド回路と、前記同期化信号生成回路が生成するn個の同期化信号の論理和演算を行う第1オア回路と、前記第1オア回路の出力の立ち上がりを検出するとともに、前記第1アンド回路の立ち下がりを検出する入力変化検出回路と、前記入力変化検出回路からの立ち上がりの検出と立ち下がりの検出とに基づいて、最終的な同期化出力信号を生成する出力生成回路と、を備え、前記同期化信号生成回路はn個からなり、それぞれが、前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込む第1フリップフロップと、この第1フリップフロップに直列に接続され、前記所定のクロックと同じクロックが供給され、そのクロックに応じて前記第1フリップフロップの出力信号を取り込む第2フリップフロップと、からなる。
(第1実施形態)
本発明の第1実施形態に係る同期化回路は、図1に示すように、タイミング発生回路3と、クロック発生回路2と、n個の同期化信号生成回路1x〜nxと、選択回路1と、を備えている。
タイミング発生回路3は、基準クロックCLKに同期して、互いに(360/n)度だけ位相がずれたn個(n通り)のタイミング信号P1〜Pnをそれぞれ生成する回路である。したがって、このタイミング発生回路3で生成されるタイミング信号Pk(k=2〜n)は、タイミング信号P1に対して{360×(k−1)/n}度、位相が遅れた関係になる。
同期化信号生成回路1x〜nxは、クロック発生回路2が発生するn個のクロックC1〜Cnで、非同期の入力信号SIをそれぞれ同期化し、n個の同期化信号S12,S22・・・Sn2をそれぞれ生成する回路である。
上記のn個の同期化信号生成回路kx(k=1〜n)は、この例では、図2に示すように2つのフリップフロップを直列に接続した構成を採用する。
このような構成によれば、前段のフリップフロップk1x(k=1〜n)で発生するメタステーブル状態からの回復時間が、クロック発生回路2からのクロックCk(k=1〜n)の1周期未満であれば、後段のフリップフロップk2x(k=1〜n)にメタステーブル状態が伝搬せず、非同期の入力信号SIをクロックCkで確実に同期化することができる。
また、通常は、同期化信号SOを生成するのに(n+j)クロック遅延を要するが、同期化回路1x〜nx内の前段のフリップフロップ11x〜n1xの動作クロックC1〜Cnのいずれかのエッジと入力信号SIのレベル変化点が重なった場合、前段のフリップフロップ11x〜n1xの出力S11〜Sn1のいずれかにメタステーブル状態が発生し、この出力が変化前のレベルに安定すれば、(n+j+1)クロックの遅延を要する。
ただし、入力信号SIのハイレベルまたはローレベルの時間幅が基準クロックCLKのjクロック未満となり得る時は、同期化信号SOにおいてそのハイレベルまたはローレベルが消滅する可能性がある。
そして、このハイレベル(ローレベル)はN回または(N+1)回の基準クロックのエッジでn個の同期化信号生成回路1x〜nx内の前段のn個のフリップフロップ11x〜n1xのいずれかに必ず取り込まれてn倍の周期のクロックで同期化され、選択規則Rjに従う限り必ず位相が(360/n)度ずつ遅れる方向にn個の同期化信号S12〜Sn2の1つが順に選択されるため、最終的な同期化信号SOのハイレベル(ローレベル)の時間幅は、基準クロックCLKのN周期または(N+1)周期に等しい。
すなわち、入力信号SIのハイレベルおよびローレベルの時間幅を基準クロックの1周期以内の誤差で高速の基準クロックで同期化信号SOが生成されることになる。
本発明の第2実施形態に係る同期化回路は、図1に示す第1実施形態においてn=4の場合であり、その具体的な構成を図3に示す。
すなわち、本発明の第2実施形態に係る同期化回路は、図3に示すように、4個のタイミング信号P1〜P4を生成するタイミング発生回路3Aと、4個のクロックC1〜C4を生成するクロック発生回路2Aと、4個の同期化信号生成回路1x〜4xと、選択回路1Aと、を備えている。
タイミング発生回路3Aは、基準クロックCLKに同期して、基準クロックCLKの4倍の周期を持ち、互いに90°位相のずれた4個のタイミング信号P1〜P4を生成する回路である。この生成されるタイミング信号P2、P3、P4は、タイミング信号P1に対してそれぞれ90°、180°、270°位相が遅れた信号となる。
ここで、上記の反転機能付きとは、入力信号を反転する反転回路(インバータ)を含むという意味であり、以下の場合についても同様の意味である。
このために、各オアゲート21〜24は、反転入力付きの入力端子にタイミング発生回路3Aからのタイミング信号P1〜P4がそれぞれ入力され、反転入力付きでない入力端子に共通の基準クロックCLKがそれぞれ入力されるようになっている。
なお、クロック発生回路2Aは、同期化信号生成回路1x〜4xのフリップフロップ11x,12xなどがクロックの立ち上がりエッジで動作する場合は、クロックスパイクの発生を避けるために、上記のようにオア系の論理ゲートを使用する。
ここで、クロック発生回路2AからのクロックC1は基準クロックCLKの4倍の周期を持つため、フリップフロップ11xの出力信号S11にメタステーブル状態が発生しても基準クロックCLKの4クロック以内に安定すれば、フリップフロップ12xからの同期化信号S12にメタステーブル状態が伝搬することはない。
従って、選択回路1Aが、j=1の場合の選択規則R1を実現する場合が最良の実施形態になり、ハイレベルまたはローレベルの時間幅が基準クロックCLKの1クロック以上の時間幅を持つような入力信号に対して、基準クロックCLKの5〜6クロックの遅延で、入力信号のハイレベルまたはローレベルの時間幅に対して基準クロックCLKの1周期以内の誤差で同期化信号SOが生成される。
この選択回路1Aは、図5に示すように、例えば4個のアンドゲート11〜14と、4入力のオアゲート15と、フリップフロップ16と、を備えている。
各アンドゲート11〜14は、4個の同期化信号生成回路1x〜4xからの各同期化信号S12,S22,S32,S42と、タイミング発生回路3Aからの対応する各タイミング信号P1〜P4との論理積演算をそれぞれ行い、その各論理積演算の結果をオアゲート15に出力するようになっている。
フリップフロップ16は、オアゲート15から出力される選択信号S15を基準クロックCLKで同期化して取り込み、その出力端子Qから最終的な同期化信号SOを出力するようになっている。このために、フリップフロップ16は、そのクロック入力端子CPに基準クロックCLKが入力され、そのデータ入力端子Dにオアゲート15の出力信号S15が入力されるようになっている。
ただし、その同期化信号SOを使用する後段の回路が、すべて基準クロックCLKの立ち上がりエッジで動作し、かつ、選択信号S15の生成論理の最大遅延時間と同期化信号SOを使用する後段の同期回路の初段のフリップフロップまでの論理の最大遅延時間の和が基準クロックCLKの1クロックより短い場合には、フリップフロップ16は省略可能である。
ここで、図6は、図3の同期化信号生成回路1x〜4xを構成する、前段の4つのフリップフロップ11x,21x,31x,41xの各出力信号S11,S21,S31,S41について、いずれもメタステーブル状態が発生しない場合の同期化の動作タイミングを示す。
すなわち、図6に示すように、例えば基準クロックCLKの2つ目が立ち上がると、タイミング信号P4が立ち下がると同時に、タイミング信号P1が立ち上がる。次に3つ目の基準クロックCLKが立ち上がると、タイミング信号P1が立ち下がると同時に、タイミング信号P2が立ち上がる。次に4つ目の、基準クロックCLKが立ち上がると、タイミング信号P2が立ち下がると同時に、タイミング信号P3が立ち上がる。次に5つ目の基準クロックCLKが立ち上がると、タイミング信号P3が立ち下がると同時に、タイミング信号P4が立ち上がる。さらに6つ目の基準クロックCLKが立ち上がると、タイミング信号P4が立ち下がると同時に、タイミング信号P1が立ち上がる。
各オアゲート21〜24は、上記のタイミング信号P1〜P4をそれぞれ入力するとともに反転させ、かつ、基準クロックCLKをそれぞれ入力する。さらに、各オアゲート21〜24は、その反転させた各タイミング信号P1〜P4と基準クロックCLKとの論理和演算をそれぞれ行う。この結果、オアゲート21〜24からは、図6に示すようなクロック信号C1〜C4がそれぞれ生成出力される。
その後、クロックC1が再び立ち上がると、図6に示すようにフリップフロップ12xの同期化信号S12が立ち上がる。同様に、各クロックC2〜C4が再びそれぞれ立ち上がると、フリップフロップ22x,32x,42xの同期化信号S22,S32,S42が、図6に示すようにそれぞれ立ち上がる。
オアゲート15は、アンドゲート11〜14からの各出力信号を入力信号とし、この各入力信号の論理和演算を行い、この論理和演算の結果をフリップフロップ16に出力する。フリップフロップ16は、オアゲート15から出力される選択信号S15を基準クロックCLKで同期化して取り込み、この取り込んだ選択信号S15を図6に示すような最終的な同期化信号SOを出力する。
すなわち、図6に示すように、4つの同期化信号S12,S22,S32,S42のうち、入力信号SIの立ち上がりに反応してタイミング信号P1のタイミングで最初に立ち上がった同期化信号S12を直後のタイミング信号P2のタイミングで選択して、同期化信号SOの立ち上がりエッジが生成される。そして、入力信号SIの立ち下がりに反応してタイミング信号P2のタイミングで最初に立ち下がった同期化信号S22を直後のP3のタイミングで選択して同期化信号SOの立ち下がりエッジが生成される。
次に、同期化信号生成回路4xを構成する、前段のフリップフロップ41xの出力S41にメタステーブル状態が発生した場合の入力信号SIの同期化の動作について、図7を参照して説明する。
本発明の第3実施形態に係る同期化回路は、図1に示す第1実施形態においてn=4の場合の別の例であり、その具体的な構成は図8に示す通りである。
すなわち、本発明の第3実施形態に係る同期化回路は、図8に示すように、4個のタイミング信号P1〜P4を生成するタイミング発生回路3Aと、4個のクロックC1〜C4を生成するクロック発生回路2Aと、4個の同期化信号生成回路1x〜4xと、選択回路1Aと、を備えている。
クロック発生回路2Aは、図8に示すように、反転入力付きの2入力のオアゲート21〜24からなる。このオアゲート21〜24は、タイミング発生回路3Aからのタイミング信号P1〜P4の各タイミングで、クロックC1〜C4をそれぞれ生成するための論理ゲートである。
さらに、各オアゲート21〜24で生成される各クロックC1〜C4は、同期化信号生成回路1x〜4xを構成する、前段のフリップフロップ11x,21x,31x,41xの各クロック入力端子CPに、それぞれ供給されるようになっている。
同期化信号生成回路1xは、図8に示すように、直列に接続されるフリップフロップ11x、マルチプレクサ1m、およびフリップフロップ12xからなる。
フリップフロップ11xは、クロック発生回路2Aのオアゲート21からのクロックC1に応じて入力信号SIを取り込むようになっている。このために、フリップフロップ11xは、そのデータ入力端子Dに入力信号SIが入力され、そのクロック入力端子CPにオアゲート21からのクロックC1が入力されるようになっている。
すなわち、マルチプレクサ1mは、タイミング信号P1がハイレベル(Hレベル)の時には前段のフリップフロップ11xの出力信号S11を選択し、そのタイミング信号P1がローレベル(Lレベル)の時には後段のフリップフロップ12xの出力信号S12を選択し、この選択した信号を出力信号S1mとして生成するようになっている。
同様に、同期化信号生成回路2xは、フリップフロップ21x、マルチプレクサ2m、およびフリップフロップ22xからなる。
フリップフロップ31xは、クロック発生回路2Aのオアゲート23からのクロックC3に応じて入力信号SIを取り込むようになっている。マルチプレクサ3mは、フリップフロップ31xの出力信号S31とフリップフロップ32xの出力信号S32とを入力し、タイミング発生回路3からのタイミング信号P3で、その出力信号S31,S32を選択的に出力するようになっている。フリップフロップ32xは、基準クロックCLKに応じてマルチプレクサ3mの出力信号S3mを取り込むようになっている。
フリップフロップ41xは、クロック発生回路2Aのオアゲート24からのクロックC4に応じて入力信号SIを取り込むようになっている。マルチプレクサ4mは、フリップフロップ41xの出力信号S41とフリップフロップ42xの出力信号S42とを入力し、タイミング発生回路3Aからのタイミング信号P4で、その出力信号S41,S42を選択的に出力するようになっている。フリップフロップ42xは、基準クロックCLKに応じてマルチプレクサ4mの出力信号S4mを取り込むようになっている。
ここで、図9は、同期化信号生成回路4xを構成する、前段のフリップフロップ41xの出力S41にメタステーブル状態が発生した場合の入力信号SIの同期化の動作タイミングを示す。
この場合のタイミング発生回路3Aは、その動作と発生するタイミング信号P1〜P4が第2実施形態の場合と同様であるので、その説明は省略する。また、クロック発生回路2Aは、その動作と発生するクロックC1〜C4が第2実施形態の場合と同様であるので、その説明は省略する。従って、タイミング信号P1〜P4の各波形と、クロックC1〜C4の各波形は、図9に示すようになり、これは図6と同様である。
さらに、タイミング発生回路3からのタイミング信号P2,P3,P4に対する入力信号SIの同期化信号S22,S32,S42も同期化信号S12と同様に生成される。
すなわち、図9に示すように、前段のフリップフロップ41xの出力信号S41に発生したメタステーブル状態が、基準クロックCLKの3クロック以内、すなわち、タイミング信号P4がローレベルの期間に安定すれば、マルチプレクサ4mの出力信号S4mにメタステーブル状態は伝搬しないので、後段のフリップフロップ42xの出力信号S42にもメタステーブル状態は伝搬しない。
以上説明したように、第3実施形態によれば、同期化信号生成回路1x〜4xの後段のフリップフロップ12x,22x,32x,42xと、選択回路1Aとが共通の基準クロックCLKで動作するため、スキューを小さくすることができるという効果がある。
本発明の第4実施形態に係る同期化回路は、図10に示すように、クロック発生回路8と、n個の同期化信号生成回路1x〜nxと、n入力のアンドゲート4と、n入力のオアゲート5と、入力変化検出回路6と、出力生成回路7と、を備えている。
クロック発生回路8は、基準クロックCLKに同期して、その基準クロックCLKのn倍の周期でかつ(360/n)度だけ位相がずれたn個のクロックC1〜Cnを発生する回路である。
アンドゲート4は、同期化信号生成回路1x〜nxが生成するn個の同期化信号S12,S22・・・Sn2の論理積演算を行い、その演算結果を論理積信号Sandとして出力するn入力のアンドゲートである。
オアゲート5は、同期化信号生成回路1x〜nxが生成するn個の同期化信号S12,S22・・・Sn2の論理和演算を行い、その演算結果を論理和信号Sorとして出力するn入力のオアゲートである。
出力生成回路7は、入力変化検出回路6からの立ち上がり検出信号Srおよび立ち下がり検出信号Sfに基づき、、最終的な同期化信号SOを生成する回路である。
このため、第4実施形態では、入力信号SIのハイレベルおよびローレベルの時間幅を基準クロックCLKの1周期以内の誤差で高速の基準クロックで同期化された同期化信号SOを生成することが可能である。
フリップフロップ61は、基準クロックCLKに応じてアンドゲート4からの論理積信号Sandを取り込むようになっている。フリップフロップ62は、基準クロックCLKに応じてオアゲート5からの論理和信号Sorを取り込むようになっている。
アンドゲート64は、オアゲート5からの論理和信号Sorを入力して反転するとともに、フリップフロップ62からの出力信号を入力し、その反転した論理和信号Sorとその出力信号との論理積演算を行い、この演算結果を立ち上がり検出信号Srとして出力するようになっている。
アンドゲート71は、入力変化検出回路6からの立ち下がり検出信号Sfを入力して反転するとともに、この反転した立ち下がり検出信号Sfとフリップフロップ73からの出力信号との論理積演算を行い、その演算結果をオアゲート72に対して出力するようになっている。
ここで、入力SIのハイレベル(ローレベル)の時間幅が基準クロックCLKのN周期以上(N+1)周期未満とすると、入力信号SIと基準クロックCLKの位相関係によって入力信号SIのハイレベルの期間に基準クロックCLKのエッジがN回または(N+1)回存在することになるため、同期化信号SOのハイレベル(ローレベル)の時間幅は基準クロックCLKのN周期または(N+1)周期に等しい。すなわち、入力信号SIのハイレベルおよびローレベルの時間幅を基準クロックCLKの1周期以内の誤差で高速の基準クロックで同期化信号SOが生成されることになる。
本発明の第5実施形態に係る同期化回路は、図10に示す第4実施形態においてn=4の場合の例であり、その具体的な構成は図13に示す通りである。
すなわち、本発明の第5実施形態に係る同期化回路は、図13に示すように、クロック発生回路8Aと、4個の同期化信号生成回路1x〜4xと、4入力のアンドゲート4と、4入力のオアゲート5と、入力変化検出回路6と、出力生成回路7と、を備えている。
クロック発生回路8Aは、基準クロックCLKの4倍の周期を持ち、互いに(360/4)=90度だけ位相のずれた4個のクロックC1〜C4を発生する回路である。このクロック発生回路8Aは、上記の機能を備えれば良く、例えば図3のゲーティッドクロックC1,C2,C3,C4を生成するようなクロック生成回路2Aでも良い。
フリップフロップ81は、そのデータ入力端子Dにフリップフロップ82の反転出力信号が入力され、そのクロック入力端子に基準クロックCLKが入力されるようになっている。また、フリップフロップ81は、その出力端子QからクロックC2が出力され、その反転出力端子QNからクロックC4が出力されるようになっている。
このような構成によれば、図14に示す各クロックC2,C3,C4は、それぞれクロックC1に対して90°、180°、270°位相が遅れたものとなる。
同期化信号生成回路1xは、図13に示すように、フリップフロップ11xとフリップフロップ12xとを直列に接続させ、基準クロックCLKの4倍の周期のクロックC1で入力信号SIを同期化した同期化信号S12を出力するようになっている。
同様に、同期化信号生成回路2xは、フリップフロップ21xとフリップフロップ22xとを直列に接続させ、基準クロックCLKの4倍の周期のクロックC2で入力信号SIを同期化した同期化信号S22を出力するようになっている。
さらに、同期化信号生成回路3xは、フリップフロップ41xとフリップフロップ42xとを直列に接続させ、基準クロックCLKの4倍の周期のクロックC4で入力信号SIを同期化した同期化信号S42を出力するようになっている。
アンドゲート4は、同期化信号生成回路1x〜4xが生成する4個の同期化信号S12,S22,S32,S42の論理積演算を行い、その演算結果を論理積信号Sandとして出力する4入力のアンドゲートである。
入力変化検出回路6は、アンドゲート4からの論理積信号Sand信号とオアゲート5からの論理和信号Sorとに基づき、入力信号SIのレベル変化点を検出して、その入力信号SIの立ち上がりと立ち下がりとを示す旨の立ち上がり検出信号Srおよび立ち下がり検出信号Sfを、それぞれ生成する回路である。
これらの入力変化検出回路7および出力生成回路8は、それぞれ図11および図12に示すような構成からなり、ハイレベルまたはローレベルの時間幅が基準クロックCLKの1周期以上の時間幅を持つような入力信号SIに対して、基準クロックCLKの5〜6クロックの遅延で、入力信号SIのハイレベルまたはローレベルの時間幅に対して基準クロックCLKの1周期以内の誤差で同期化信号SOを生成するようになっている。
ここで、図15は、同期化信号生成回路4xを構成する前段のフリップフロップ41xの出力信号S41に、メタステーブル状態が発生した場合の同期化の動作タイミング図である。
図13および図14に示すクロック発生回路8Aは、基準クロックCLKの4倍の周期を持ち、互いに90度だけ位相のずれた4個のクロックC1〜C4を発生する(図15参照)。
ところで、図15に示すように、クロック発生回路8Aの発生するクロックC4が立ち上がり、このときに同時に入力信号SIが立ち上がり、同期化信号生成回路4xを構成する前段のフリップフロップ41xの出力信号S41にメタステーブル状態が発生したものとする。
この場合には、入力信号SIの立ち上がりに最初に反応して生成された同期化信号S12の立ち上がりエッジと、オアゲート5から出力される論理和信号Sorの立ち上がりエッジが一致し、論理和信号Sorに対する立ち上がり検出信号Srは、ケース2のタイミングでハイレベルになる。また、入力信号SIの立ち下がりに最初に反応して生成された同期化信号S12の立ち下がりエッジと、アンドゲート4から出力される論理積信号Sand信号の立ち下がりエッジとが一致し、論理積信号Sandに対する立ち下がり検出信号Sfが図示のタイミングでハイレベルになる。
この結果、基準クロックCLKの6クロックの遅延時間で、入力信号SIのハイレベルの時間幅(16.5クロック)に対して0.5クロック短い16クロックの時間幅のハイレベルを持つ同期化信号SOが生成される(図15のケース2の場合を参照)。
この場合には、入力信号SIの立ち上がりに最初に反応して生成された同期化信号S42の立ち上がりエッジと、オアゲート5から出力される論理和信号Sorの立ち上がりエッジとが一致し、論理和信号Sorに対する立ち上がり検出信号Srがケース1のタイミングでハイレベルになる。また、入力信号SIの立ち下がりに最初に反応して生成された同期化信号S12の立ち下がりエッジと、アンドゲート4から出力される論理積信号Sandの立ち下がりエッジとが一致し、論理積信号Sandに対する立ち下がり検出信号Sfが図示のタイミングでハイレベルになる。
この結果、基準クロックCLKの5クロックの遅延時間で、入力信号SIのハイレベルの時間幅(16.5クロック)に対して0.5クロック長い17クロックの時間幅のハイレベルを持つ同期化信号SOが生成される(図15のケース1の場合を参照)。
11〜14 2入力アンドゲート(アンド回路)
15 4入力オアゲート(オア回路)
16 フリップフロップ
2,2A クロック発生回路
21〜24 反転入力付き2入力オアゲート(オア回路)
3,3A タイミング発生回路
31 2入力ノアゲート(ノア回路)
32、34 反転入力付き2入力アンドゲート(アンド回路)
33 2入力アンドゲート(アンド回路)
31z〜34z フリップフロップ
4 n入力アンドゲート(アンド回路)
5 n入力オアゲート(オア回路)
6 入力変化検出回路
61、62リップフロップ
63、64 反転入力付き2入力アンドゲート(アンド回路)
7 出力生成回路
71 反転入力付き2入力アンドゲート(アンド回路)
72 2入力オアゲート(オア回路)
73 フリップフロップ
8,8A クロック発生回路
81、82 フリップフロップ
1x〜nx 同期化信号生成回路
11x,21x,31x,41x 前段のフリップフロップ
12x,22x,32x,42x 後段のフリップフロップ
1m〜4m マルチプレクサ
SI 入力信号(非同期入力信号)
CLK 基準クロック
C1〜Cn クロック
P1〜Pn タイミング信号
Claims (7)
- 基準クロックに同期して、互いに(360/n)度だけ位相がずれたn個のタイミング信号を発生するタイミング発生回路と、
前記タイミング発生回路が発生する前記n個のタイミング信号の各タイミングで、基準クロックのn倍の周期でかつ互いに(360/n)度だけ位相がずれたn個のクロックを発生するクロック発生回路と、
少なくとも前記クロック発生回路が発生するn個のクロックで入力信号をそれぞれ同期化し、n個の同期化信号をそれぞれ生成する同期化信号生成回路と、
前記同期化信号生成回路が生成するn個の同期化信号から、前記基準クロックの周期ごとに、前記n個のタイミング信号に従って順にその1つを選択し、この選択に基づいて最終的な同期化信号を生成する選択回路と、
を備え、
前記同期化信号生成回路はn個からなり、それぞれが、
前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込む第1フリップフロップと、
この第1フリップフロップに直列に接続され、前記所定のクロックと同じクロックが供給され、そのクロックに応じて前記第1フリップフロップの出力信号を取り込む第2フリップフロップと、
からなることを特徴とする同期化回路。 - 基準クロックに同期して、互いに(360/n)度だけ位相がずれたn個のタイミング信号を発生するタイミング発生回路と、
前記タイミング発生回路が発生する前記n個のタイミング信号の各タイミングで、基準クロックのn倍の周期でかつ互いに(360/n)度だけ位相がずれたn個のクロックを発生するクロック発生回路と、
少なくとも前記クロック発生回路が発生するn個のクロックで入力信号をそれぞれ同期化し、n個の同期化信号をそれぞれ生成する同期化信号生成回路と、
前記同期化信号生成回路が生成するn個の同期化信号から、前記基準クロックの周期ごとに、前記n個のタイミング信号に従って順にその1つを選択し、この選択に基づいて最終的な同期化信号を生成する選択回路と、
を備え、
前記同期化信号生成回路はn個からなり、
それぞれが、直列に接続される第1フリップフロップ、マルチプレクサ、および第2フリップフロップからなり、
前記第1フリップフロップは、前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込むようになっており、
前記マルチプレクサは、前記第1フリップフロップの出力信号と前記第2フリップフロップの出力信号とを入力し、前記タイミング発生回路からの所定のタイミング信号で前記両出力信号を選択的に取り出すようになっており、
前記第2フリップフロップは、前記基準クロックが供給され、そのクロックに応じて前記マルチプレクサの出力信号を取り込むようになっていることを特徴とする同期化回路。 - 前記クロック発生回路は、
前記タイミング発生回路からのn個のタイミング信号をそれぞれ反転するn個のインバータと、
このn個のインバータからの各出力信号と前記基準クロックとの論理和演算をそれぞれ行いn個のクロックを出力するn個のオア回路と、
からなることを特徴とする請求項1または請求項2に記載の同期化回路。 - 前記選択回路は、
前記同期化信号生成回路からのn個の同期化信号と、前記タイミング発生回路からのn個のタイミング信号との論理積演算をそれぞれ行うn個のアンド回路と、
このn個のアンド回路からの各出力信号の論理和演算を行うオア回路と、
このオア回路の出力信号を前記基準クロックに応じて取り込むフリップフロップとからなることを特徴とする請求項1乃至請求項3のいずれかに記載の同期化回路。 - 基準クロックに同期して、その基準クロックのn倍の周期でかつ(360/n)度だけ位相がずれたn個のクロックを発生するクロック発生回路と、
前記クロック発生回路が発生するn個のクロックで入力信号をそれぞれ同期化し、n個の同期化信号をそれぞれ生成する同期化信号生成回路と、
前記同期化信号生成回路が生成するn個の同期化信号の論理積演算を行う第1アンド回路と、
前記同期化信号生成回路が生成するn個の同期化信号の論理和演算を行う第1オア回路と、
前記第1オア回路の出力の立ち上がりを検出するとともに、前記第1アンド回路の立ち下がりを検出する入力変化検出回路と、
前記入力変化検出回路からの立ち上がりの検出と立ち下がりの検出とに基づいて、最終的な同期化出力信号を生成する出力生成回路と、
を備え、
前記同期化信号生成回路はn個からなり、それぞれが、
前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込む第1フリップフロップと、
この第1フリップフロップに直列に接続され、前記所定のクロックと同じクロックが供給され、そのクロックに応じて前記第1フリップフロップの出力信号を取り込む第2フリップフロップと、
からなることを特徴とする同期化回路。 - 前記入力変化検出回路は、
前記基準クロックに応じて前記第1アンド回路の出力信号を取り込む第3フリップフロップと、
前記基準クロックに応じて前記第1オア回路の出力信号を取り込む第4フリップフロップと、
前記第1アンド回路の出力信号と前記第3フリップフロップの出力信号との所定の演算を行う第1ゲート回路と、
前記第1オア回路の出力信号と前記第4フリップフロップの出力信号との所定の演算を行う第2ゲート回路と、
からなることを特徴とする請求項5に記載の同期化回路。 - 前記出力生成回路は、インバータ、第2アンド回路、第2オア回路、および第5フリップフロップからなり、
前記インバータは、前記第1ゲート回路の出力信号を反転して出力するようになっており、
前記第2アンド回路は、前記インバータの出力信号と前記第5フリップフロップの出力信号との論理積演算を行うようになっており、
前記第2オア回路は、前記第2ゲート回路の出力信号と前記第2アンド回路の出力信号との論理和演算を行うようになっており、
前記第5フリップフロップは、前記基準クロックに応じて前記第2オア回路の出力信号を取り込むようになっていることを特徴とする請求項5または請求項6に記載の同期化回路。
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