JP4339145B2 - Synchronization circuit - Google Patents

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Description

本発明は、基準クロックに対して非同期の入力信号を同期化する同期化回路に関するものである。   The present invention relates to a synchronization circuit that synchronizes an input signal that is asynchronous with respect to a reference clock.

従来、この種の同期化回路としては、フリップフロップを２段直列に接続し、その両フリップフロップに対して共通のクロックを供給することにより、非同期の入力信号を同期化している。
この同期化回路は、前段のフリップフロップで発生する可能性があるメタステーブル状態が１クロック以内に回復し、後段のフリップフロップはメタステーブル状態でない。ここで、メタステーブル状態とは、フリップフロップの入力信号において、セットアップ時間やホールド時間が経過する前に、クロックが立ち上がりまたは立ち下がる場合に、フリップフロップの出力信号が不安定な状態になることをいう。 Conventionally, this type of synchronization circuit synchronizes asynchronous input signals by connecting two stages of flip-flops in series and supplying a common clock to both flip-flops.
In this synchronization circuit, the metastable state that may occur in the preceding flip-flop is recovered within one clock, and the succeeding flip-flop is not in the metastable state. Here, the metastable state means that the output signal of the flip-flop becomes unstable when the clock rises or falls before the setup time or hold time elapses in the input signal of the flip-flop. Say.

従って、上記の同期化回路は、安定したハイレベルまたはローレベルの信号をサンプリングすることを前提として、フリップフロップの直列２段接続の構成としている。そのため、上記の同期化回路に供給されるクロックの周期は、メタステーブル状態が回復する時間よりも短くすることができない。すなわち、上記の同期化回路では、高速に非同期信号の同期化を行うことができない。   Therefore, the above-described synchronization circuit has a configuration in which two flip-flops are connected in series on the assumption that a stable high-level or low-level signal is sampled. Therefore, the period of the clock supplied to the synchronization circuit cannot be made shorter than the time for recovering the metastable state. In other words, the above synchronization circuit cannot synchronize asynchronous signals at high speed.

そこで、このような不都合を解消するための同期化回路として、位相が３６０／ｎ度だけずれたｎ通りのクロック信号を用いてｎ通りの同期化信号を生成し、これらの信号の論理和演算または論理積演算により生成される信号を出力とすることにより、高速の基準クロックで入力信号の同期化を実現するようにしたものが知られている（例えば、特許文献１参照）。
特許第３４２７８１０号公報 Therefore, as a synchronization circuit for eliminating such inconvenience, n synchronization signals are generated using n clock signals whose phases are shifted by 360 / n degrees, and OR operation of these signals is performed. Alternatively, it is known that an input signal is synchronized with a high-speed reference clock by using a signal generated by an AND operation as an output (see, for example, Patent Document 1).
Japanese Patent No. 3427810

しかし、特許文献１に記載の同期化回路では、入力された非同期信号のハイレベルおよびローレベルの時間幅に対して、出力信号のハイレベルおよびローレベルの時間幅を基準クロックの１周期分以内の誤差で同期化を行うことが保証できない。
具体的には、論理和演算を行う場合は、最大（ｎ−１）クロックだけ同期化信号のハイレベルの時間幅が長くなるとともにローレベルの時間幅が短くなり、論理積演算を行う場合は、最大（ｎ−１）クロックだけ同期化信号のローレベルの時間幅が長くなるとともにハイレベルの時間幅が短くなる。 However, in the synchronization circuit described in Patent Document 1, the time width of the high level and low level of the output signal is within one cycle of the reference clock with respect to the time width of the high level and low level of the input asynchronous signal. It cannot be guaranteed that synchronization will occur due to the error of.
More specifically, when performing a logical OR operation, the high level time width of the synchronization signal is increased and the low level time width is shortened by the maximum (n-1) clocks, and a logical product operation is performed. The time width of the low level of the synchronization signal is increased and the time width of the high level is shortened by the maximum (n-1) clocks.

そのため、同期化された信号のハイレベル時間幅またはローレベル時間幅を計測するシステムなどでは、この同期化回路は使用できないという不具合がある。
そこで、本発明の目的は、上記の点に鑑み、入力された非同期信号のハイレベルおよびローレベルの時間幅に対して、出力信号のハイレベルおよびローレベルの時間幅を、基準クロックの１周期以内の誤差で高速に同期化を行うことができるようにした同期化回路を提供することにある。 Therefore, this synchronization circuit cannot be used in a system that measures the high level time width or low level time width of a synchronized signal.
In view of the above, an object of the present invention is to set the time width of the high level and low level of the output signal to one period of the reference clock with respect to the time width of the high level and low level of the input asynchronous signal. It is an object of the present invention to provide a synchronization circuit capable of performing synchronization at high speed with an error within.

上記課題を解決して本発明の目的を達成するために、本発明者は、鋭意研究を重ねた結果、基準クロックのｎ倍の周期で同期化された、互いに（３６０／ｎ）度だけ位相がずれたｎ通りのタイミング信号から一の信号を位相の前後関係を保つように、基準クロックの周期で順番に選択すれば、入力非同期信号のハイレベルの時間幅およびローレベルの時間幅を基準クロックの１周期以内の誤差で高速に同期化を行うことが可能であることを見い出した。   In order to solve the above-described problems and achieve the object of the present invention, the present inventor has conducted extensive research and as a result, the phases are mutually (360 / n) degrees synchronized with each other at a period of n times the reference clock. If one signal is selected in order with the period of the reference clock so that the phase relationship of the phase is maintained from the n timing signals shifted from each other, the high-level time width and low-level time width of the input asynchronous signal are used as a reference. It has been found that it is possible to synchronize at high speed with an error within one cycle of the clock.

そして、この知見に基づき、請求項１〜請求項４に係る各発明を完成させ、その各発明の構成は以下の通りである。
すなわち、請求項１に係る発明は、基準クロックに同期して、互いに（３６０／ｎ）度だけ位相がずれたｎ個のタイミング信号を発生するタイミング発生回路と、前記タイミング発生回路が発生する前記ｎ個のタイミング信号の各タイミングで、基準クロックのｎ倍の周期でかつ互いに（３６０／ｎ）度だけ位相がずれたｎ個のクロックを発生するクロック発生回路と、少なくとも前記クロック発生回路が発生するｎ個のクロックで入力信号をそれぞれ同期化し、ｎ個の同期化信号をそれぞれ生成する同期化信号生成回路と、前記同期化信号生成回路が生成するｎ個の同期化信号から、前記基準クロックの周期ごとに、前記ｎ個のタイミング信号に従って順にその１つを選択し、この選択に基づいて最終的な同期化信号を生成する選択回路と、を備え、前記同期化信号生成回路はｎ個からなり、それぞれが、前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込む第１フリップフロップと、この第１フリップフロップに直列に接続され、前記所定のクロックと同じクロックが供給され、そのクロックに応じて前記第１フリップフロップの出力信号を取り込む第２フリップフロップと、からなる。
請求項２に係る発明は、基準クロックに同期して、互いに（３６０／ｎ）度だけ位相がずれたｎ個のタイミング信号を発生するタイミング発生回路と、前記タイミング発生回路が発生する前記ｎ個のタイミング信号の各タイミングで、基準クロックのｎ倍の周期でかつ互いに（３６０／ｎ）度だけ位相がずれたｎ個のクロックを発生するクロック発生回路と、少なくとも前記クロック発生回路が発生するｎ個のクロックで入力信号をそれぞれ同期化し、ｎ個の同期化信号をそれぞれ生成する同期化信号生成回路と、前記同期化信号生成回路が生成するｎ個の同期化信号から、前記基準クロックの周期ごとに、前記ｎ個のタイミング信号に従って順にその１つを選択し、この選択に基づいて最終的な同期化信号を生成する選択回路と、を備え、前記同期化信号生成回路はｎ個からなり、それぞれが、直列に接続される第１フリップフロップ、マルチプレクサ、および第２フリップフロップからなり、前記第１フリップフロップは、前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込むようになっており、前記マルチプレクサは、前記第１フリップフロップの出力信号と前記第２フリップフロップの出力信号とを入力し、前記タイミング発生回路からの所定のタイミング信号で前記両出力信号を選択的に取り出すようになっており、前記第２フリップフロップは、前記基準クロックが供給され、そのクロックに応じて前記マルチプレクサの出力信号を取り込むようになっている。 And based on this knowledge, each invention which concerns on Claims 1-4 is completed, and the structure of each invention is as follows.
That is, according to the first aspect of the present invention, in synchronization with a reference clock, a timing generation circuit that generates n timing signals whose phases are shifted by (360 / n) degrees from each other, and the timing generation circuit that generates the timing signal. At each timing of the n timing signals, a clock generation circuit that generates n clocks having a period n times the reference clock and shifted in phase by (360 / n) degrees, and at least the clock generation circuit generates Each of the input signals is synchronized with the n clocks to be generated, the synchronization signal generation circuit for generating the n synchronization signals respectively, and the reference clock from the n synchronization signals generated by the synchronization signal generation circuit A selection circuit that sequentially selects one of the n timing signals according to the n timing signals and generates a final synchronization signal based on the selection. Wherein the synchronizing signal generating circuit is composed of n, respectively, said predetermined clock from the clock generating circuit is supplied, a first flip flop for capturing the input signal in response to the clock, the first flip And a second flip-flop which is connected in series with the same clock and supplied with the same clock as the predetermined clock and takes in the output signal of the first flip-flop according to the clock .
According to a second aspect of the present invention, there are provided a timing generation circuit for generating n timing signals whose phases are shifted by (360 / n) degrees in synchronization with a reference clock, and the n generations generated by the timing generation circuit. And a clock generation circuit that generates n clocks having a period n times that of the reference clock and shifted from each other by (360 / n) degrees, and at least n generated by the clock generation circuit. The input signal is synchronized with each of the clocks, and a synchronization signal generation circuit that generates n synchronization signals, respectively, and a period of the reference clock from the n synchronization signals generated by the synchronization signal generation circuit A selection circuit that sequentially selects one according to the n timing signals and generates a final synchronization signal based on the selection, The synchronization signal generation circuit includes n pieces, each of which includes a first flip-flop, a multiplexer, and a second flip-flop connected in series, and the first flip-flop receives a predetermined clock from the clock generation circuit. And the multiplexer receives the input signal in response to the clock, and the multiplexer inputs the output signal of the first flip-flop and the output signal of the second flip-flop, and outputs the timing generation circuit. The two output signals are selectively extracted with a predetermined timing signal from the first flip-flop, and the second flip-flop is supplied with the reference clock and takes in the output signal of the multiplexer according to the clock. It has become.

請求項３に係る発明は、請求項１または請求項２に記載の同期化回路において、前記クロック発生回路は、前記タイミング発生回路からのｎ個のタイミング信号をそれぞれ反転するｎ個のインバータと、このｎ個のインバータからの各出力信号と前記基準クロックとの論理和演算をそれぞれ行いｎ個のクロックを出力するｎ個のオア回路と、からなる。 The invention according to claim 3 is the synchronization circuit according to claim 1 or 2 , wherein the clock generation circuit includes n inverters that respectively invert n timing signals from the timing generation circuit; Each of the n output circuits from the n inverters and the reference clock are each subjected to a logical OR operation to output n clocks.

請求項４に係る発明は、請求項１乃至請求項３のいずれかに記載の同期化回路において、前記選択回路は、前記同期化信号生成回路からのｎ個の同期化信号と、前記タイミング発生回路からのｎ個のタイミング信号との論理積演算をそれぞれ行うｎ個のアンド回路と、このｎ個のアンド回路からの各出力信号の論理和演算を行うオア回路と、このオア回路の出力信号を前記基準クロックに応じて取り込むフリップフロップとからなる。 The invention according to claim 4 is the synchronization circuit according to any one of claims 1 to 3 , wherein the selection circuit includes n synchronization signals from the synchronization signal generation circuit and the timing generation. N AND circuits that perform an AND operation with n timing signals from the circuit, an OR circuit that performs an OR operation on each output signal from the n AND circuits, and an output signal of the OR circuit And a flip-flop that captures the signal according to the reference clock.

さらに、本発明者は、上記の課題を解決するために、基準クロックのｎ倍の周期で同期化された、互いに（３６０／ｎ）度だけ位相がずれたｎ通りの同期化信号のうち、入力信号のローレベルからハイレベルへの立ち上がりに反応して最初に立ち上がった同期化信号を基準クロックのエッジで検出した時にハイレベルを出力し、入力信号のハイレベルからローレベルへの立ち下がりに反応して最初に立ち下がった同期化信号を基準クロックのエッジで検出した時にローレベルを出力し、その他の時は現在の出力値を保持すれば、入力非同期信号のハイレベルの時間幅およびローレベルの時間幅を基準クロックの１周期以内の誤差で高速に同期化を行うことが可能であることを見出した。   Further, in order to solve the above problem, the inventor of the present invention, among n synchronization signals that are synchronized with a period n times the reference clock and that are out of phase with each other by (360 / n) degrees, Outputs a high level when the synchronization signal that first rises in response to the rising edge of the input signal from a low level to a high level is detected at the edge of the reference clock, and causes the input signal to fall from a high level to a low level. A low level is output when the first falling synchronization signal is detected at the edge of the reference clock, and if the current output value is maintained at other times, the high level time width and low level of the input asynchronous signal are output. It was found that the time width of the level can be synchronized at high speed with an error within one cycle of the reference clock.

そして、この知見に基づき、請求項５〜請求項７に係る各発明を完成させ、その各発明の構成は以下の通りである。
すなわち、請求項５に係る発明は、基準クロックに同期して、その基準クロックのｎ倍の周期でかつ（３６０／ｎ）度だけ位相がずれたｎ個のクロックを発生するクロック発生回路と、前記クロック発生回路が発生するｎ個のクロックで入力信号をそれぞれ同期化し、ｎ個の同期化信号をそれぞれ生成する同期化信号生成回路と、前記同期化信号生成回路が生成するｎ個の同期化信号の論理積演算を行う第１アンド回路と、前記同期化信号生成回路が生成するｎ個の同期化信号の論理和演算を行う第１オア回路と、前記第１オア回路の出力の立ち上がりを検出するとともに、前記第１アンド回路の立ち下がりを検出する入力変化検出回路と、前記入力変化検出回路からの立ち上がりの検出と立ち下がりの検出とに基づいて、最終的な同期化出力信号を生成する出力生成回路と、を備え、前記同期化信号生成回路はｎ個からなり、それぞれが、前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込む第１フリップフロップと、この第１フリップフロップに直列に接続され、前記所定のクロックと同じクロックが供給され、そのクロックに応じて前記第１フリップフロップの出力信号を取り込む第２フリップフロップと、からなる。 Based on this finding, completed the respective inventions according to claims 5 to claim 7, the configuration of the respective inventions are as follows.
That is, the invention according to claim 5 is a clock generation circuit for generating n clocks having a period n times that of the reference clock and having a phase shifted by (360 / n) degrees in synchronization with the reference clock; A synchronization signal generation circuit that synchronizes input signals with n clocks generated by the clock generation circuit and generates n synchronization signals, respectively, and n synchronizations generated by the synchronization signal generation circuit A first AND circuit that performs a logical product operation of the signals, a first OR circuit that performs a logical sum operation of n synchronization signals generated by the synchronization signal generation circuit, and a rise of the output of the first OR circuit. and it detects the input change detection circuit for detecting a falling edge of the first aND circuit, based on the rise of the detection and fall detection from the input change detection circuit, leaving the final synchronization Comprising an output generating circuit which generates a signal, wherein the synchronizing signal generating circuit is composed of n, respectively, a predetermined clock is supplied from the clock generation circuit, first capturing the input signal in response to the clock 1 flip-flop, and a second flip-flop connected in series to the first flip-flop, supplied with the same clock as the predetermined clock, and taking in the output signal of the first flip-flop according to the clock .

請求項６に係る発明は、請求項５に記載の同期化回路において、前記入力変化検出回路は、前記基準クロックに応じて前記第１アンド回路の出力信号を取り込む第３フリップフロップと、前記基準クロックに応じて前記第１オア回路の出力信号を取り込む第４フリップフロップと、前記第１アンド回路の出力信号と前記第３フリップフロップの出力信号との所定の演算を行う第１ゲート回路と、前記第１オア回路の出力信号と前記第４フリップフロップの出力信号との所定の演算を行う第２ゲート回路とからなる。 The invention according to claim 6 is the synchronization circuit according to claim 5 , wherein the input change detection circuit includes a third flip-flop that takes in an output signal of the first AND circuit according to the reference clock, and the reference A fourth flip-flop that captures an output signal of the first OR circuit according to a clock; a first gate circuit that performs a predetermined operation on the output signal of the first AND circuit and the output signal of the third flip-flop; And a second gate circuit that performs a predetermined operation on the output signal of the first OR circuit and the output signal of the fourth flip-flop.

請求項７に係る発明は、請求項５または請求項６に記載の同期化回路において、前記出力生成回路は、インバータ、第２アンド回路、第２オア回路、および第５フリップフロップからなり、前記インバータは、前記第１ゲート回路の出力信号を反転して出力するようになっており、前記第２アンド回路は、前記インバータの出力信号と前記第５フリップフロップの出力信号との論理積演算を行うようになっており、前記第２オア回路は、前記第２ゲート回路の出力信号と前記第２アンド回路の出力信号との論理和演算を行うようになっており、前記第５フリップフロップは、前記基準クロックに応じて前記第２オア回路の出力信号を取り込むようになっている。 The invention according to claim 7 is the synchronization circuit according to claim 5 or claim 6 , wherein the output generation circuit includes an inverter, a second AND circuit, a second OR circuit, and a fifth flip-flop, The inverter inverts the output signal of the first gate circuit and outputs the inverted signal, and the second AND circuit performs an AND operation between the output signal of the inverter and the output signal of the fifth flip-flop. The second OR circuit performs an OR operation between the output signal of the second gate circuit and the output signal of the second AND circuit, and the fifth flip-flop The output signal of the second OR circuit is captured according to the reference clock.

このような構成からなる本発明によれば、入力された非同期信号のハイレベルの時間幅およびローレベルの時間幅を、基準クロック１周期以内の誤差で高速に同期化を行う同期化回路を提供することができる。   According to the present invention having such a configuration, a synchronization circuit that synchronizes the high-level time width and low-level time width of the input asynchronous signal at high speed with an error within one cycle of the reference clock is provided. can do.

以下、本発明の実施の形態について図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態に係る同期化回路は、図１に示すように、タイミング発生回路３と、クロック発生回路２と、ｎ個の同期化信号生成回路１ｘ〜ｎｘと、選択回路１と、を備えている。
タイミング発生回路３は、基準クロックＣＬＫに同期して、互いに（３６０／ｎ）度だけ位相がずれたｎ個（ｎ通り）のタイミング信号Ｐ１〜Ｐｎをそれぞれ生成する回路である。したがって、このタイミング発生回路３で生成されるタイミング信号Ｐｋ（ｋ＝２〜ｎ）は、タイミング信号Ｐ１に対して｛３６０×（ｋ−１）／ｎ｝度、位相が遅れた関係になる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
As shown in FIG. 1, the synchronization circuit according to the first embodiment of the present invention includes a timing generation circuit 3, a clock generation circuit 2, n synchronization signal generation circuits 1 x to nx, and a selection circuit 1. It is equipped with.
The timing generation circuit 3 is a circuit that generates n (n) timing signals P1 to Pn that are out of phase with each other by (360 / n) degrees in synchronization with the reference clock CLK. Therefore, the timing signal Pk (k = 2 to n) generated by the timing generation circuit 3 has a phase delayed by {360 × (k−1) / n} degrees with respect to the timing signal P1.

クロック発生回路２は、タイミング発生回路３が発生するｎ個のタイミング信号Ｐ１〜Ｐｎの各タイミングで、基準クロックＣＬＫのｎ倍の周期でかつ互いに（３６０／ｎ）度だけ位相がずれたｎ個のクロックＣ１〜Ｃｎを発生する回路である。
同期化信号生成回路１ｘ〜ｎｘは、クロック発生回路２が発生するｎ個のクロックＣ１〜Ｃｎで、非同期の入力信号ＳＩをそれぞれ同期化し、ｎ個の同期化信号Ｓ１２，Ｓ２２・・・Ｓｎ２をそれぞれ生成する回路である。 The clock generation circuit 2 has n timings shifted from each other by (360 / n) degrees in a cycle of n times the reference clock CLK at each timing of the n timing signals P1 to Pn generated by the timing generation circuit 3. This circuit generates the clocks C1 to Cn.
The synchronization signal generation circuits 1x to nx synchronize the asynchronous input signal SI with the n clocks C1 to Cn generated by the clock generation circuit 2, respectively, and the n synchronization signals S12, S22,. Each is a generated circuit.

選択回路１は、同期化信号生成回路１ｘ〜ｎｘから出力されるｎ個の同期化信号Ｓ１２，Ｓ２２・・・Ｓｎ２から、基準クロックＣＬＫの周期ごとに、タイミング発生回路３からのｎ個のタイミング信号Ｐ１〜Ｐｎに従って順に一の信号を選択し、この選択に基づいて最終的な同期化信号ＳＯを生成出力する回路である。
上記のｎ個の同期化信号生成回路ｋｘ（ｋ＝１〜ｎ）は、この例では、図２に示すように２つのフリップフロップを直列に接続した構成を採用する。 The selection circuit 1 receives n timings from the timing generation circuit 3 for each period of the reference clock CLK from the n synchronization signals S12, S22... Sn2 output from the synchronization signal generation circuits 1x to nx. This is a circuit that selects one signal in order according to the signals P1 to Pn, and generates and outputs a final synchronization signal SO based on this selection.
In this example, the n synchronization signal generation circuits kx (k = 1 to n) employ a configuration in which two flip-flops are connected in series as shown in FIG.

すなわち、各同期化信号生成回路１ｘ〜ｎｘは、クロック発生回路２からの対応するクロックＣｋに応じて入力信号ＳＩを取り込むフリップフロップｋ１ｘと、このフリップフロップｋ１ｘに直列に接続され、そのクロックＣｋと同じクロックに応じてフリップフロップｋ１ｘの出力信号を取り込むフリップフロップｋ２ｘと、からなる。
このような構成によれば、前段のフリップフロップｋ１ｘ（ｋ＝１〜ｎ）で発生するメタステーブル状態からの回復時間が、クロック発生回路２からのクロックＣｋ（ｋ＝１〜ｎ）の１周期未満であれば、後段のフリップフロップｋ２ｘ（ｋ＝１〜ｎ）にメタステーブル状態が伝搬せず、非同期の入力信号ＳＩをクロックＣｋで確実に同期化することができる。 That is, each of the synchronization signal generation circuits 1x to nx is connected in series with the flip-flop k1x that takes in the input signal SI in accordance with the corresponding clock Ck from the clock generation circuit 2, and the clock Ck A flip-flop k2x that takes in an output signal of the flip-flop k1x in accordance with the same clock.
According to such a configuration, the recovery time from the metastable state generated in the preceding flip-flop k1x (k = 1 to n) is one cycle of the clock Ck (k = 1 to n) from the clock generation circuit 2. If it is less, the metastable state does not propagate to the subsequent flip-flop k2x (k = 1 to n), and the asynchronous input signal SI can be reliably synchronized with the clock Ck.

この第１実施形態は、入力信号ＳＩをｎ個のタイミングで同期化した同期化信号Ｓ１２〜Ｓｎ２を一定の規則に従って選択することで、（ｎ＋ｊ）〜（ｎ＋ｊ＋１）クロック遅延後に同期化信号ＳＯを出力するものである。ここで、ｊは１〜ｎの整数であり、信号選択の方法に依存する。
また、通常は、同期化信号ＳＯを生成するのに（ｎ＋ｊ）クロック遅延を要するが、同期化回路１ｘ〜ｎｘ内の前段のフリップフロップ１１ｘ〜ｎ１ｘの動作クロックＣ１〜Ｃｎのいずれかのエッジと入力信号ＳＩのレベル変化点が重なった場合、前段のフリップフロップ１１ｘ〜ｎ１ｘの出力Ｓ１１〜Ｓｎ１のいずれかにメタステーブル状態が発生し、この出力が変化前のレベルに安定すれば、（ｎ＋ｊ＋１）クロックの遅延を要する。 In the first embodiment, the synchronization signal S12 to Sn2 obtained by synchronizing the input signal SI with n timings is selected according to a certain rule, so that the synchronization signal SO is obtained after a delay of (n + j) to (n + j + 1) clocks. Output. Here, j is an integer of 1 to n and depends on the signal selection method.
Normally, (n + j) clock delay is required to generate the synchronization signal SO, but the edge of any one of the operation clocks C1 to Cn of the preceding flip-flops 11x to n1x in the synchronization circuits 1x to nx When the level change point of the input signal SI overlaps, if a metastable state occurs in any of the outputs S11 to Sn1 of the preceding flip-flops 11x to n1x, and this output is stabilized at the level before the change, (n + j + 1) Requires clock delay.

ここで、ｎ通りの選択規則Ｒｊ（ｊ＝１〜ｎ）が存在し、１≦ｉ≦ｊとなるｉに対してｋ＝ｎ＋ｉ−ｊ、ｊ＋１＜ｉ≦ｎとなるｉに対してｋ＝ｉ−ｊが対応するようにタイミング信号Ｐｉ（ｉ＝１〜ｎ）のタイミングでＳｋ２（ｋ＝１〜ｎ）が選択される。
ただし、入力信号ＳＩのハイレベルまたはローレベルの時間幅が基準クロックＣＬＫのｊクロック未満となり得る時は、同期化信号ＳＯにおいてそのハイレベルまたはローレベルが消滅する可能性がある。 Here, there are n selection rules Rj (j = 1 to n), k = n + i−j for i where 1 ≦ i ≦ j, and k = i for i where j + 1 <i ≦ n. Sk2 (k = 1 to n) is selected at the timing of the timing signal Pi (i = 1 to n) so that i-j corresponds.
However, when the time width of the high level or low level of the input signal SI can be less than j clocks of the reference clock CLK, the high level or low level may disappear in the synchronization signal SO.

従って、選択回路１の論理として、選択規則Ｒ１（すなわち、ｊ＝１）を使用した時が最良の実施形態になり、ハイレベルおよびローレベルの時間幅が基準クロックＣＬＫの１クロック以上の時間幅を持つような入力信号ＳＩに対して、基準クロックＣＬＫの（ｎ＋１）〜（ｎ＋２）クロックの遅延で同期化信号ＳＯが生成される。例えば、ｎ＝４，ｊ＝１の時の選択規則Ｒ１では、タイミング信号Ｐ１のタイミングで同期化信号Ｓ４２が、タイミング信号Ｐ２のタイミングで同期化信号Ｓ１２が、タイミング信号Ｐ３のタイミングで同期化信号Ｓ２２が、タイミング信号Ｐ４のタイミングで同期化信号Ｓ３２がそれぞれ選択され、５クロック〜６クロックの遅延で同期化信号ＳＯが生成される。   Accordingly, when the selection rule R1 (that is, j = 1) is used as the logic of the selection circuit 1, the best embodiment is obtained, and the time width of the high level and the low level is equal to or more than one clock of the reference clock CLK. Is generated with a delay of (n + 1) to (n + 2) clocks of the reference clock CLK. For example, in the selection rule R1 when n = 4 and j = 1, the synchronization signal S42 is synchronized with the timing signal P1, the synchronization signal S12 is synchronized with the timing signal P2, and the synchronization signal is synchronized with the timing signal P3. In S22, the synchronization signal S32 is selected at the timing of the timing signal P4, and the synchronization signal SO is generated with a delay of 5 to 6 clocks.

一方、入力信号ＳＩのハイレベル（ローレベル）の時間幅が基準クロックＣＬＫのＮ周期以上（Ｎ＋１）周期未満とすると、入力信号ＳＩと基準クロックＣＬＫとの位相関係によって、入力信号ＳＩのハイレベルの期間に基準クロックＣＬＫのエッジがＮ回または（Ｎ＋１）回存在することになる。
そして、このハイレベル（ローレベル）はＮ回または（Ｎ＋１）回の基準クロックのエッジでｎ個の同期化信号生成回路１ｘ〜ｎｘ内の前段のｎ個のフリップフロップ１１ｘ〜ｎ１ｘのいずれかに必ず取り込まれてｎ倍の周期のクロックで同期化され、選択規則Ｒｊに従う限り必ず位相が（３６０／ｎ）度ずつ遅れる方向にｎ個の同期化信号Ｓ１２〜Ｓｎ２の１つが順に選択されるため、最終的な同期化信号ＳＯのハイレベル（ローレベル）の時間幅は、基準クロックＣＬＫのＮ周期または（Ｎ＋１）周期に等しい。
すなわち、入力信号ＳＩのハイレベルおよびローレベルの時間幅を基準クロックの１周期以内の誤差で高速の基準クロックで同期化信号ＳＯが生成されることになる。 On the other hand, if the time width of the high level (low level) of the input signal SI is greater than or equal to N cycles of the reference clock CLK and less than (N + 1) cycles, the high level of the input signal SI depends on the phase relationship between the input signal SI and the reference clock CLK. In this period, the edge of the reference clock CLK exists N times or (N + 1) times.
This high level (low level) is at the edge of the reference clock N times or (N + 1) times, and is one of n flip-flops 11x to n1x in the preceding stage in the n synchronizing signal generation circuits 1x to nx. Since it is always taken in and synchronized with a clock having a cycle of n times, one of the n synchronization signals S12 to Sn2 is selected in order in a direction in which the phase is always delayed by (360 / n) degrees as long as the selection rule Rj is followed. The time width of the final synchronization signal SO at the high level (low level) is equal to the N period or (N + 1) period of the reference clock CLK.
That is, the synchronization signal SO is generated with a high-speed reference clock with an error within the time width of the high level and low level of the input signal SI within one cycle of the reference clock.

（第２実施形態）
本発明の第２実施形態に係る同期化回路は、図１に示す第１実施形態においてｎ＝４の場合であり、その具体的な構成を図３に示す。
すなわち、本発明の第２実施形態に係る同期化回路は、図３に示すように、４個のタイミング信号Ｐ１〜Ｐ４を生成するタイミング発生回路３Ａと、４個のクロックＣ１〜Ｃ４を生成するクロック発生回路２Ａと、４個の同期化信号生成回路１ｘ〜４ｘと、選択回路１Ａと、を備えている。
タイミング発生回路３Ａは、基準クロックＣＬＫに同期して、基準クロックＣＬＫの４倍の周期を持ち、互いに９０°位相のずれた４個のタイミング信号Ｐ１〜Ｐ４を生成する回路である。この生成されるタイミング信号Ｐ２、Ｐ３、Ｐ４は、タイミング信号Ｐ１に対してそれぞれ９０°、１８０°、２７０°位相が遅れた信号となる。 (Second Embodiment)
The synchronization circuit according to the second embodiment of the present invention is a case where n = 4 in the first embodiment shown in FIG. 1, and its specific configuration is shown in FIG.
That is, the synchronization circuit according to the second embodiment of the present invention generates a timing generator circuit 3A that generates four timing signals P1 to P4 and four clocks C1 to C4 as shown in FIG. A clock generation circuit 2A, four synchronization signal generation circuits 1x to 4x, and a selection circuit 1A are provided.
The timing generation circuit 3A is a circuit that generates four timing signals P1 to P4 having a period four times that of the reference clock CLK and being 90 ° out of phase with each other in synchronization with the reference clock CLK. The generated timing signals P2, P3 and P4 are signals whose phases are delayed by 90 °, 180 ° and 270 °, respectively, with respect to the timing signal P1.

このタイミング発生回路３Ａは、図４に示すように、例えば２つのフリップフロップ３５、３６と、２入力のノアゲート３１と、反転入力付きの２入力アンドゲート３２と、２入力のアンドゲートと３３と、反転入力付きの２入力アンドゲート３４と、４つのフリップフロップ３１ｚ，３２ｚ，３３ｚ，３４ｚと、を備えている。
ここで、上記の反転機能付きとは、入力信号を反転する反転回路（インバータ）を含むという意味であり、以下の場合についても同様の意味である。 As shown in FIG. 4, the timing generation circuit 3A includes, for example, two flip-flops 35 and 36, a 2-input NOR gate 31, a 2-input AND gate 32 with an inverting input, a 2-input AND gate 33, , A two-input AND gate 34 with an inverting input, and four flip-flops 31z, 32z, 33z, 34z.
Here, “with an inverting function” means that an inverting circuit (inverter) that inverts an input signal is included, and the same meaning applies to the following cases.

フリップフロップ３５は、そのクロック入力端子ＣＰに基準クロックＣＬＫが入力され、そのデータ入力端子Ｄにフリップフロップ３６からの反転出力信号が入力されるようになっている。さらに、フリップフロップ３５の出力信号は、ノアゲート３１の一方の入力端子、アンドゲート３２の一方の入力端子、アンドゲート３３の一方の入力端子、アンドゲート３４の一方の入力端子、およびフリップフロップ３６のデータ入力端子Ｄにそれぞれ入力されるようになっている。   The flip-flop 35 is configured such that the reference clock CLK is input to its clock input terminal CP and the inverted output signal from the flip-flop 36 is input to its data input terminal D. Further, the output signal of the flip-flop 35 includes one input terminal of the NOR gate 31, one input terminal of the AND gate 32, one input terminal of the AND gate 33, one input terminal of the AND gate 34, and the flip-flop 36. Each is input to a data input terminal D.

フリップフロップ３６は、そのクロック入力端子ＣＰに基準クロックＣＬＫが入力され、そのデータ入力端子Ｄにフリップフロップ３５の出力信号が入力されるようになっている。さらに、フリップフロップ３６の出力信号は、ノアゲート３１の他方の入力端子、アンドゲート３２の他方の入力端子、アンドゲート３３の他方の入力端子、アンドゲート３４の他方の入力端子にそれぞれ入力されるようになっている。   The flip-flop 36 is configured such that the reference clock CLK is input to its clock input terminal CP and the output signal of the flip-flop 35 is input to its data input terminal D. Further, the output signal of the flip-flop 36 is input to the other input terminal of the NOR gate 31, the other input terminal of the AND gate 32, the other input terminal of the AND gate 33, and the other input terminal of the AND gate 34, respectively. It has become.

ノアゲート３１、アンドゲート３２、アンドゲート３３、およびアンドゲート３４からの各出力信号は、フリップフロップ３１ｚ，３２ｚ，３３ｚ，３４ｚの各入力データ端子にそれぞれ入力されるようになっている。フリップフロップ３１ｚ，３２ｚ，３３ｚ，３４ｚの各クロック入力端子ＣＰには、共通の基準クロックＣＬＫがそれぞれ入力されるようになっている。また、フリップフロップ３１ｚ，３２ｚ，３３ｚ，３４ｚの各出力端子Ｄからは、タイミング信号Ｐ１〜Ｐ４がそれぞれ出力されるようになっている。   Output signals from the NOR gate 31, the AND gate 32, the AND gate 33, and the AND gate 34 are input to the input data terminals of the flip-flops 31z, 32z, 33z, and 34z, respectively. A common reference clock CLK is input to each of the clock input terminals CP of the flip-flops 31z, 32z, 33z, and 34z. Timing signals P1 to P4 are output from the output terminals D of the flip-flops 31z, 32z, 33z, and 34z, respectively.

クロック発生回路２Ａは、図３に示すように、反転入力付きの２入力のオアゲート２１〜２４からなる。このオアゲート２１〜２４は、タイミング発生回路３Ａからのタイミング信号Ｐ１〜Ｐ４の各タイミングで、ゲーティッドクロックＣ１〜Ｃ４をそれぞれ生成するための論理ゲートである。
このために、各オアゲート２１〜２４は、反転入力付きの入力端子にタイミング発生回路３Ａからのタイミング信号Ｐ１〜Ｐ４がそれぞれ入力され、反転入力付きでない入力端子に共通の基準クロックＣＬＫがそれぞれ入力されるようになっている。 As shown in FIG. 3, the clock generation circuit 2A is composed of two-input OR gates 21 to 24 with an inverting input. The OR gates 21 to 24 are logic gates for generating gated clocks C1 to C4 at the respective timings of the timing signals P1 to P4 from the timing generation circuit 3A.
Therefore, each of the OR gates 21 to 24 receives the timing signals P1 to P4 from the timing generation circuit 3A at the input terminal with the inverting input, and the common reference clock CLK to the input terminal without the inverting input. It has become so.

さらに、オアゲート２１〜２４からのクロックＣ１〜Ｃ４は、同期化信号生成回路１ｘ〜４ｘを構成する、フリップフロップ１１ｘ，１２ｘ、フリップフロップ２１ｘ，２２ｘ、フリップフロップ３１ｘ，３２ｘ、およびフリップフロップ４１ｘ，４２ｘに、それぞれ供給されるようになっている。
なお、クロック発生回路２Ａは、同期化信号生成回路１ｘ〜４ｘのフリップフロップ１１ｘ，１２ｘなどがクロックの立ち上がりエッジで動作する場合は、クロックスパイクの発生を避けるために、上記のようにオア系の論理ゲートを使用する。 Further, the clocks C1 to C4 from the OR gates 21 to 24 constitute flip-flops 11x and 12x, flip-flops 21x and 22x, flip-flops 31x and 32x, and flip-flops 41x and 42x, which constitute the synchronization signal generation circuits 1x to 4x. Each of them is supplied.
When the flip-flops 11x and 12x of the synchronization signal generation circuits 1x to 4x operate at the rising edge of the clock, the clock generation circuit 2A is ORed as described above in order to avoid the occurrence of clock spikes. Use logic gates.

同期化信号生成回路１ｘは、フリップフロップ１１ｘとフリップフロップ１２ｘとが直列に接続され、基準クロックＣＬＫの４倍の周期のクロックＣ１で、入力信号ＳＩを同期化した同期化信号Ｓ１２を出力するようになっている。
ここで、クロック発生回路２ＡからのクロックＣ１は基準クロックＣＬＫの４倍の周期を持つため、フリップフロップ１１ｘの出力信号Ｓ１１にメタステーブル状態が発生しても基準クロックＣＬＫの４クロック以内に安定すれば、フリップフロップ１２ｘからの同期化信号Ｓ１２にメタステーブル状態が伝搬することはない。 The synchronization signal generation circuit 1x has a flip-flop 11x and a flip-flop 12x connected in series, and outputs a synchronization signal S12 obtained by synchronizing the input signal SI with a clock C1 having a cycle four times the reference clock CLK. It has become.
Here, since the clock C1 from the clock generation circuit 2A has a period four times that of the reference clock CLK, even if a metastable state occurs in the output signal S11 of the flip-flop 11x, the clock C1 is stabilized within four clocks of the reference clock CLK. For example, the metastable state does not propagate to the synchronization signal S12 from the flip-flop 12x.

同様に、同期化信号生成回路２ｘ〜４ｘは、フリップフロップ２１ｘとフリップフロップ２２ｘとが、フリップフロップ３１ｘとフリップフロップ３２ｘとが、フリップフロップ４１ｘとフリップフロップ４２ｘとが、それぞれ直列に接続されている。そして、基準クロックＣＬＫの４倍の周期のクロックＣ２，Ｃ３，Ｃ４で、それぞれ入力信号ＳＩを同期化した同期化信号Ｓ２２、Ｓ３２、Ｓ４２を出力するようになっている。すなわち、同期化信号Ｓ２２，Ｓ３２，Ｓ４２は、同期化信号Ｓ１２に対してそれぞれ９０°，１８０°，２７０°位相が遅れることになる。   Similarly, in the synchronization signal generation circuits 2x to 4x, the flip-flop 21x and the flip-flop 22x, the flip-flop 31x and the flip-flop 32x, and the flip-flop 41x and the flip-flop 42x are connected in series, respectively. . The synchronization signals S22, S32, and S42 obtained by synchronizing the input signal SI with the clocks C2, C3, and C4 having a period four times that of the reference clock CLK are output. That is, the synchronization signals S22, S32, and S42 are delayed in phase by 90 °, 180 °, and 270 °, respectively, with respect to the synchronization signal S12.

選択回路１Ａは、同期化信号生成回路１ｘ〜４ｘのフリップフロップ１２ｘ，２２ｘ，３２ｘ，４２ｘから出力される４個の同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２から、基準クロックＣＬＫの周期ごとに、タイミング発生回路３Ａからのタイミング信号Ｐ１〜Ｐ４に従って順に一の信号を選択し、この選択に基づいて最終的な同期化信号ＳＯを生成出力する回路である。   The selection circuit 1A receives four synchronization signals S12, S22, S32, and S42 output from the flip-flops 12x, 22x, 32x, and 42x of the synchronization signal generation circuits 1x to 4x for each period of the reference clock CLK. This circuit sequentially selects one signal in accordance with the timing signals P1 to P4 from the timing generating circuit 3A, and generates and outputs a final synchronization signal SO based on this selection.

ここで、入力信号ＳＩのハイレベルまたはローレベルの時間幅に対して基準クロックＣＬＫの１周期以内の誤差で同期化信号ＳＯを生成するためには、４個の選択規則Ｒｊ（ｊ＝１〜４）が存在し、１≦ｉ≦ｊとなるｉに対してｋ＝４＋ｉ−ｊ、ｊ＋１＜ｉ≦４となるｉに対してｋ＝ｉ−ｊが対応するようにタイミング信号Ｐｉ（ｉ＝１〜４）のタイミングでＳｋ２（ｋ＝１〜４）が選択される。   Here, in order to generate the synchronization signal SO with an error within one cycle of the reference clock CLK with respect to the time width of the high level or low level of the input signal SI, four selection rules Rj (j = 1 to 1) are generated. 4), the timing signal Pi (i = i = j) so that k = 4 + i−j corresponds to i satisfying 1 ≦ i ≦ j, and k = i−j corresponds to i satisfying j + 1 <i ≦ 4. Sk2 (k = 1 to 4) is selected at the timing of 1 to 4).

ただし、入力信号ＳＩのハイレベルまたはローレベルの時間幅が基準クロックＣＬＫのｊクロック未満となり得る時は、同期化信号ＳＯにおいてそのハイレベルまたはローレベルが消滅する可能性がある。また、入力信号ＳＩに対する同期化信号ＳＯが出力されるまでに、基準クロックＣＬＫの（４＋ｊ）〜（５＋ｊ）クロックの遅延が生じる。
従って、選択回路１Ａが、ｊ＝１の場合の選択規則Ｒ１を実現する場合が最良の実施形態になり、ハイレベルまたはローレベルの時間幅が基準クロックＣＬＫの１クロック以上の時間幅を持つような入力信号に対して、基準クロックＣＬＫの５〜６クロックの遅延で、入力信号のハイレベルまたはローレベルの時間幅に対して基準クロックＣＬＫの１周期以内の誤差で同期化信号ＳＯが生成される。 However, when the time width of the high level or low level of the input signal SI can be less than j clocks of the reference clock CLK, the high level or low level may disappear in the synchronization signal SO. Further, a delay of (4 + j) to (5 + j) clocks of the reference clock CLK occurs before the synchronization signal SO with respect to the input signal SI is output.
Accordingly, the case where the selection circuit 1A realizes the selection rule R1 when j = 1 is the best embodiment, and the time width of the high level or the low level has a time width of one clock or more of the reference clock CLK. The synchronization signal SO is generated with an error within one cycle of the reference clock CLK with respect to the time width of the high level or low level of the input signal with a delay of 5 to 6 clocks of the reference clock CLK with respect to the input signal. The

図５は、ｊ＝１である場合の選択回路１Ａの具体的な構成を示す。
この選択回路１Ａは、図５に示すように、例えば４個のアンドゲート１１〜１４と、４入力のオアゲート１５と、フリップフロップ１６と、を備えている。
各アンドゲート１１〜１４は、４個の同期化信号生成回路１ｘ〜４ｘからの各同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２と、タイミング発生回路３Ａからの対応する各タイミング信号Ｐ１〜Ｐ４との論理積演算をそれぞれ行い、その各論理積演算の結果をオアゲート１５に出力するようになっている。 FIG. 5 shows a specific configuration of the selection circuit 1A when j = 1.
As shown in FIG. 5, the selection circuit 1 </ b> A includes, for example, four AND gates 11 to 14, a four-input OR gate 15, and a flip-flop 16.
Each of the AND gates 11 to 14 includes the synchronization signals S12, S22, S32, and S42 from the four synchronization signal generation circuits 1x to 4x and the corresponding timing signals P1 to P4 from the timing generation circuit 3A. Each logical product operation is performed, and the result of each logical product operation is output to the OR gate 15.

オアゲート１５は、アンドゲート１１〜１４からの各出力信号を入力信号とし、これらの各入力信号の論理和演算を行い、この論理和演算の結果をフリップフロップ１６のデータ入力端子Ｄに出力するようになっている。
フリップフロップ１６は、オアゲート１５から出力される選択信号Ｓ１５を基準クロックＣＬＫで同期化して取り込み、その出力端子Ｑから最終的な同期化信号ＳＯを出力するようになっている。このために、フリップフロップ１６は、そのクロック入力端子ＣＰに基準クロックＣＬＫが入力され、そのデータ入力端子Ｄにオアゲート１５の出力信号Ｓ１５が入力されるようになっている。 The OR gate 15 uses the output signals from the AND gates 11 to 14 as input signals, performs a logical OR operation on these input signals, and outputs the result of the logical OR operation to the data input terminal D of the flip-flop 16. It has become.
The flip-flop 16 takes in the selection signal S15 output from the OR gate 15 in synchronization with the reference clock CLK, and outputs the final synchronization signal SO from its output terminal Q. For this purpose, the flip-flop 16 is configured such that the reference clock CLK is input to its clock input terminal CP and the output signal S15 of the OR gate 15 is input to its data input terminal D.

図５に示すような構成からなる選択回路１Ａでは、オアゲート１５から選択信号Ｓ１５が出力され、その選択信号Ｓ１５の切り替わりのタイミングで選択信号Ｓ１５にハザードが生じる可能性があるが、フリップフロップ１６によってハザードが消されて最終的な同期化信号ＳＯが得られる。
ただし、その同期化信号ＳＯを使用する後段の回路が、すべて基準クロックＣＬＫの立ち上がりエッジで動作し、かつ、選択信号Ｓ１５の生成論理の最大遅延時間と同期化信号ＳＯを使用する後段の同期回路の初段のフリップフロップまでの論理の最大遅延時間の和が基準クロックＣＬＫの１クロックより短い場合には、フリップフロップ１６は省略可能である。 In the selection circuit 1A configured as shown in FIG. 5, a selection signal S15 is output from the OR gate 15, and a hazard may occur in the selection signal S15 at the switching timing of the selection signal S15. The hazard is eliminated and the final synchronization signal SO is obtained.
However, the subsequent-stage circuit using the synchronization signal SO operates at the rising edge of the reference clock CLK, and uses the maximum delay time of the generation logic of the selection signal S15 and the synchronization signal SO. The flip-flop 16 can be omitted when the sum of the maximum logic delay times up to the first flip-flop is shorter than one clock of the reference clock CLK.

次に、このような構成からなる第２実施形態の動作例について、図３〜図６を参照して説明する。
ここで、図６は、図３の同期化信号生成回路１ｘ〜４ｘを構成する、前段の４つのフリップフロップ１１ｘ，２１ｘ，３１ｘ，４１ｘの各出力信号Ｓ１１，Ｓ２１，Ｓ３１，Ｓ４１について、いずれもメタステーブル状態が発生しない場合の同期化の動作タイミングを示す。 Next, an operation example of the second embodiment having such a configuration will be described with reference to FIGS.
Here, FIG. 6 shows all of the output signals S11, S21, S31, and S41 of the four flip-flops 11x, 21x, 31x, and 41x in the previous stage that constitute the synchronization signal generation circuits 1x to 4x of FIG. The synchronization operation timing when a metastable state does not occur is shown.

図３および図４に示すタイミング発生回路３Ａは、図６に示すように、基準クロックＣＬＫに同期して、基準クロックＣＬＫの４倍の周期を持ち、互いに９０°位相のずれた４個のタイミング信号Ｐ１〜Ｐ４を生成する。
すなわち、図６に示すように、例えば基準クロックＣＬＫの２つ目が立ち上がると、タイミング信号Ｐ４が立ち下がると同時に、タイミング信号Ｐ１が立ち上がる。次に３つ目の基準クロックＣＬＫが立ち上がると、タイミング信号Ｐ１が立ち下がると同時に、タイミング信号Ｐ２が立ち上がる。次に４つ目の、基準クロックＣＬＫが立ち上がると、タイミング信号Ｐ２が立ち下がると同時に、タイミング信号Ｐ３が立ち上がる。次に５つ目の基準クロックＣＬＫが立ち上がると、タイミング信号Ｐ３が立ち下がると同時に、タイミング信号Ｐ４が立ち上がる。さらに６つ目の基準クロックＣＬＫが立ち上がると、タイミング信号Ｐ４が立ち下がると同時に、タイミング信号Ｐ１が立ち上がる。 As shown in FIG. 6, the timing generation circuit 3A shown in FIGS. 3 and 4 has four timings that are four times the reference clock CLK and are 90 ° out of phase with each other in synchronization with the reference clock CLK. Signals P1-P4 are generated.
That is, as shown in FIG. 6, for example, when the second reference clock CLK rises, the timing signal P1 rises at the same time as the timing signal P4 falls. Next, when the third reference clock CLK rises, the timing signal P1 rises and at the same time the timing signal P2 rises. Next, when the fourth reference clock CLK rises, the timing signal P3 rises simultaneously with the fall of the timing signal P2. Next, when the fifth reference clock CLK rises, the timing signal P4 rises simultaneously with the fall of the timing signal P3. Further, when the sixth reference clock CLK rises, the timing signal P4 rises at the same time as the timing signal P4 falls.

このように生成されるタイミング信号Ｐ２、Ｐ３、Ｐ４は、タイミング信号Ｐ１に対してそれぞれ９０°、１８０°、２７０°位相が遅れた信号となる（図６参照）。
各オアゲート２１〜２４は、上記のタイミング信号Ｐ１〜Ｐ４をそれぞれ入力するとともに反転させ、かつ、基準クロックＣＬＫをそれぞれ入力する。さらに、各オアゲート２１〜２４は、その反転させた各タイミング信号Ｐ１〜Ｐ４と基準クロックＣＬＫとの論理和演算をそれぞれ行う。この結果、オアゲート２１〜２４からは、図６に示すようなクロック信号Ｃ１〜Ｃ４がそれぞれ生成出力される。 The timing signals P2, P3, and P4 generated in this way are signals whose phases are delayed by 90 °, 180 °, and 270 °, respectively, with respect to the timing signal P1 (see FIG. 6).
Each of the OR gates 21 to 24 inputs and inverts the timing signals P1 to P4, and inputs the reference clock CLK. Further, each of the OR gates 21 to 24 performs an OR operation between the inverted timing signals P1 to P4 and the reference clock CLK. As a result, the OR gates 21 to 24 generate and output clock signals C1 to C4 as shown in FIG.

図６に示すように、入力信号ＳＩが立ち上がった後、クロックＣ１が立ち上がると、フリップフロップ１１ｘの出力信号Ｓ１１が立ち上がる。同様に、各クロックＣ２〜Ｃ４がそれぞれ立ち上がると、フリップフロップ２１ｘ，３１ｘ，４１ｘの各出力信号Ｓ２１，Ｓ３１，Ｓ４１が、図６に示すようにそれぞれ立ち上がる。
その後、クロックＣ１が再び立ち上がると、図６に示すようにフリップフロップ１２ｘの同期化信号Ｓ１２が立ち上がる。同様に、各クロックＣ２〜Ｃ４が再びそれぞれ立ち上がると、フリップフロップ２２ｘ，３２ｘ，４２ｘの同期化信号Ｓ２２，Ｓ３２，Ｓ４２が、図６に示すようにそれぞれ立ち上がる。 As shown in FIG. 6, when the clock C1 rises after the input signal SI rises, the output signal S11 of the flip-flop 11x rises. Similarly, when the clocks C2 to C4 rise, the output signals S21, S31, and S41 of the flip-flops 21x, 31x, and 41x rise as shown in FIG.
Thereafter, when the clock C1 rises again, the synchronization signal S12 of the flip-flop 12x rises as shown in FIG. Similarly, when the clocks C2 to C4 rise again, the synchronization signals S22, S32, and S42 of the flip-flops 22x, 32x, and 42x rise as shown in FIG.

図５に示す選択回路１Ａの各アンドゲート１１〜１４は、上記のようにして得られた各同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２と、タイミング発生回路３Ａからの対応する各タイミング信号Ｐ１〜Ｐ４との論理積演算をそれぞれ行い、その各論理積演算の結果をオアゲート１５に出力する。
オアゲート１５は、アンドゲート１１〜１４からの各出力信号を入力信号とし、この各入力信号の論理和演算を行い、この論理和演算の結果をフリップフロップ１６に出力する。フリップフロップ１６は、オアゲート１５から出力される選択信号Ｓ１５を基準クロックＣＬＫで同期化して取り込み、この取り込んだ選択信号Ｓ１５を図６に示すような最終的な同期化信号ＳＯを出力する。 Each of the AND gates 11 to 14 of the selection circuit 1A shown in FIG. 5 includes the synchronization signals S12, S22, S32, and S42 obtained as described above and the corresponding timing signals P1 to P1 from the timing generation circuit 3A. A logical product operation with P4 is performed, and the result of each logical product operation is output to the OR gate 15.
The OR gate 15 uses the output signals from the AND gates 11 to 14 as input signals, performs a logical sum operation on the input signals, and outputs the result of the logical sum operation to the flip-flop 16. The flip-flop 16 captures the selection signal S15 output from the OR gate 15 in synchronization with the reference clock CLK, and outputs the captured selection signal S15 as a final synchronization signal SO as shown in FIG.

以上の動作をまとめると、フリップフロップ１１ｘ，２１ｘ，３１ｘ，４１ｘの各出力信号Ｓ１１，Ｓ２１，Ｓ３１，Ｓ４１について、いずれもメタステーブル状態が発生しない場合には、以下のようになる。
すなわち、図６に示すように、４つの同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２のうち、入力信号ＳＩの立ち上がりに反応してタイミング信号Ｐ１のタイミングで最初に立ち上がった同期化信号Ｓ１２を直後のタイミング信号Ｐ２のタイミングで選択して、同期化信号ＳＯの立ち上がりエッジが生成される。そして、入力信号ＳＩの立ち下がりに反応してタイミング信号Ｐ２のタイミングで最初に立ち下がった同期化信号Ｓ２２を直後のＰ３のタイミングで選択して同期化信号ＳＯの立ち下がりエッジが生成される。 The above operations are summarized as follows when the metastable state does not occur for the output signals S11, S21, S31, and S41 of the flip-flops 11x, 21x, 31x, and 41x.
That is, as shown in FIG. 6, among the four synchronization signals S12, S22, S32, and S42, the synchronization signal S12 that first rises at the timing of the timing signal P1 in response to the rise of the input signal SI is immediately after. The rising edge of the synchronization signal SO is generated by selecting at the timing of the timing signal P2. Then, the synchronizing signal S22 that first falls at the timing of the timing signal P2 in response to the falling of the input signal SI is selected at the timing of the immediately following P3 to generate the falling edge of the synchronizing signal SO.

このため、選択回路１Ａで生成される最終的な同期化信号ＳＯは、図６に示すように、基準クロックＣＬＫの５クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１７クロック）を保持したままのものとなる。
次に、同期化信号生成回路４ｘを構成する、前段のフリップフロップ４１ｘの出力Ｓ４１にメタステーブル状態が発生した場合の入力信号ＳＩの同期化の動作について、図７を参照して説明する。 Therefore, as shown in FIG. 6, the final synchronization signal SO generated by the selection circuit 1A has a delay time of 5 clocks of the reference clock CLK and a high level time width (17 clocks) of the input signal SI. Will remain the same.
Next, the operation of synchronizing the input signal SI when the metastable state occurs in the output S41 of the preceding flip-flop 41x configuring the synchronization signal generation circuit 4x will be described with reference to FIG.

この場合において、タイミング発生回路３Ａは、その動作と発生するタイミング信号Ｐ１〜Ｐ４が上記の場合と同様であるので、その説明は省略する。また、クロック発生回路２Ａは、その動作と発生するクロックＣ１〜Ｃ４が上記の場合と同様であるので、その説明は省略する。従って、タイミング信号Ｐ１〜Ｐ４の各波形と、クロックＣ１〜Ｃ４の各波形は、図７に示すようになり、これは図６と同様となる。   In this case, the timing generation circuit 3A has the same operation and generated timing signals P1 to P4 as those in the above case, so that the description thereof is omitted. Further, the operation of the clock generation circuit 2A and the generated clocks C1 to C4 are the same as those in the above case, and the description thereof is omitted. Therefore, the waveforms of the timing signals P1 to P4 and the waveforms of the clocks C1 to C4 are as shown in FIG. 7, which is the same as in FIG.

ところで、この場合には、図３の同期化信号生成回路４ｘの前段のフリップフロップ４１ｘの出力信号Ｓ４１に発生したメタステーブル状態が、基準クロックＣＬＫの４クロック以内、すなわち、クロックＣ４の１周期以内にハイレベルまたはローレベルに安定すれば、同期化信号生成回路４ｘの後段のフリップフロップ４２ｘの出力信号Ｓ４２にメタステーブル状態は伝搬しない。   In this case, the metastable state generated in the output signal S41 of the preceding flip-flop 41x of the synchronization signal generation circuit 4x in FIG. 3 is within 4 clocks of the reference clock CLK, that is, within 1 cycle of the clock C4. If stable to a high level or a low level, the metastable state is not propagated to the output signal S42 of the flip-flop 42x in the subsequent stage of the synchronization signal generation circuit 4x.

すなわち、図７に示すように、メタステーブル状態発生後、フリップフロップ４１ｘの出力信号Ｓ４１が変化前の値、すなわちローレベルに安定した場合には、基準クロックＣＬＫの６クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック短い１６クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図７のケース１の場合）。   That is, as shown in FIG. 7, after the metastable state occurs, when the output signal S41 of the flip-flop 41x stabilizes to the value before the change, that is, the low level, the input is performed with a delay time of 6 clocks of the reference clock CLK. A synchronization signal SO having a high level with a time width of 16 clocks, which is 0.5 clock shorter than the high level time width (16.5 clocks) of the signal SI, is generated (case 1 in FIG. 7).

一方、メタステーブル状態発生後、フリップフロップ４１ｘの出力信号Ｓ４１が変化後の値、すなわちハイレベルに安定した場合は、基準クロックＣＬＫの５クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック長い１７クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図７のケース２の場合）。   On the other hand, when the output signal S41 of the flip-flop 41x is stabilized at the high level after the metastable state occurs, the time width of the high level of the input signal SI with the delay time of 5 clocks of the reference clock CLK A synchronization signal SO having a high level with a time width of 17 clocks that is 0.5 clocks longer than (16.5 clocks) is generated (case 2 in FIG. 7).

（第３実施形態）
本発明の第３実施形態に係る同期化回路は、図１に示す第１実施形態においてｎ＝４の場合の別の例であり、その具体的な構成は図８に示す通りである。
すなわち、本発明の第３実施形態に係る同期化回路は、図８に示すように、４個のタイミング信号Ｐ１〜Ｐ４を生成するタイミング発生回路３Ａと、４個のクロックＣ１〜Ｃ４を生成するクロック発生回路２Ａと、４個の同期化信号生成回路１ｘ〜４ｘと、選択回路１Ａと、を備えている。 (Third embodiment)
The synchronization circuit according to the third embodiment of the present invention is another example in the case of n = 4 in the first embodiment shown in FIG. 1, and its specific configuration is as shown in FIG.
That is, the synchronization circuit according to the third embodiment of the present invention generates a timing generation circuit 3A that generates four timing signals P1 to P4 and four clocks C1 to C4 as shown in FIG. A clock generation circuit 2A, four synchronization signal generation circuits 1x to 4x, and a selection circuit 1A are provided.

この第３実施形態は、図３に示す第２実施形態の同期化信号生成回路１ｘ〜４ｘを、図８に示すように同期化信号生成回路１ｘ〜４ｘに置き換えたものである。従って、同一の構成要素には同一符号を付してその説明は省略する。
クロック発生回路２Ａは、図８に示すように、反転入力付きの２入力のオアゲート２１〜２４からなる。このオアゲート２１〜２４は、タイミング発生回路３Ａからのタイミング信号Ｐ１〜Ｐ４の各タイミングで、クロックＣ１〜Ｃ４をそれぞれ生成するための論理ゲートである。 In the third embodiment, the synchronization signal generation circuits 1x to 4x of the second embodiment shown in FIG. 3 are replaced with the synchronization signal generation circuits 1x to 4x as shown in FIG. Accordingly, the same components are denoted by the same reference numerals, and the description thereof is omitted.
As shown in FIG. 8, the clock generation circuit 2A is composed of two-input OR gates 21 to 24 with an inverting input. The OR gates 21 to 24 are logic gates for generating clocks C1 to C4 at each timing of the timing signals P1 to P4 from the timing generation circuit 3A.

このために、各オアゲート２１〜２４は、反転入力付きの入力端子にタイミング発生回路３Ａからのタイミング信号Ｐ１〜Ｐ４がそれぞれ入力され、反転入力付きでない入力端子に共通の基準クロックＣＬＫがそれぞれ入力されるようになっている。
さらに、各オアゲート２１〜２４で生成される各クロックＣ１〜Ｃ４は、同期化信号生成回路１ｘ〜４ｘを構成する、前段のフリップフロップ１１ｘ，２１ｘ，３１ｘ，４１ｘの各クロック入力端子ＣＰに、それぞれ供給されるようになっている。 Therefore, each of the OR gates 21 to 24 receives the timing signals P1 to P4 from the timing generation circuit 3A at the input terminal with the inverting input, and the common reference clock CLK to the input terminal without the inverting input. It has become so.
Further, the clocks C1 to C4 generated by the OR gates 21 to 24 are respectively connected to the clock input terminals CP of the preceding flip-flops 11x, 21x, 31x, and 41x constituting the synchronization signal generation circuits 1x to 4x. It comes to be supplied.

次に、４つの同期化信号生成回路１ｘ〜４ｘの具体的な各構成について、図８を参照して説明する。
同期化信号生成回路１ｘは、図８に示すように、直列に接続されるフリップフロップ１１ｘ、マルチプレクサ１ｍ、およびフリップフロップ１２ｘからなる。
フリップフロップ１１ｘは、クロック発生回路２Ａのオアゲート２１からのクロックＣ１に応じて入力信号ＳＩを取り込むようになっている。このために、フリップフロップ１１ｘは、そのデータ入力端子Ｄに入力信号ＳＩが入力され、そのクロック入力端子ＣＰにオアゲート２１からのクロックＣ１が入力されるようになっている。 Next, specific configurations of the four synchronization signal generation circuits 1x to 4x will be described with reference to FIG.
As shown in FIG. 8, the synchronization signal generation circuit 1x includes a flip-flop 11x, a multiplexer 1m, and a flip-flop 12x connected in series.
The flip-flop 11x takes in the input signal SI according to the clock C1 from the OR gate 21 of the clock generation circuit 2A. For this purpose, the flip-flop 11x is configured such that the input signal SI is input to the data input terminal D, and the clock C1 from the OR gate 21 is input to the clock input terminal CP.

マルチプレクサ１ｍは、フリップフロップ１１ｘの出力信号Ｓ１１とフリップフロップ１２ｘの出力信号Ｓ１２とを入力し、タイミング発生回路３Ａからのタイミング信号Ｐ１で、その出力信号Ｓ１１，Ｓ１２を選択的に出力するようになっている。
すなわち、マルチプレクサ１ｍは、タイミング信号Ｐ１がハイレベル（Ｈレベル）の時には前段のフリップフロップ１１ｘの出力信号Ｓ１１を選択し、そのタイミング信号Ｐ１がローレベル（Ｌレベル）の時には後段のフリップフロップ１２ｘの出力信号Ｓ１２を選択し、この選択した信号を出力信号Ｓ１ｍとして生成するようになっている。 The multiplexer 1m receives the output signal S11 of the flip-flop 11x and the output signal S12 of the flip-flop 12x, and selectively outputs the output signals S11 and S12 by the timing signal P1 from the timing generation circuit 3A. ing.
That is, the multiplexer 1m selects the output signal S11 of the preceding flip-flop 11x when the timing signal P1 is high level (H level), and selects the output signal S11 of the subsequent flip-flop 12x when the timing signal P1 is low level (L level). The output signal S12 is selected, and the selected signal is generated as the output signal S1m.

フリップフロップ１２ｘは、基準クロックＣＬＫに応じてマルチプレクサ１ｍの出力信号Ｓ１ｍを取り込むようになっている。このために、フリップフロップ１２ｘは、そのデータ入力端子Ｄにマルチプレクサ１ｍの出力信号Ｓ１ｍが入力され、そのクロック入力端子ＣＰに基準クロックＣＬＫが入力されるようになっている。
同様に、同期化信号生成回路２ｘは、フリップフロップ２１ｘ、マルチプレクサ２ｍ、およびフリップフロップ２２ｘからなる。 The flip-flop 12x takes in the output signal S1m of the multiplexer 1m according to the reference clock CLK. For this purpose, the flip-flop 12x receives the output signal S1m of the multiplexer 1m at its data input terminal D, and receives the reference clock CLK at its clock input terminal CP.
Similarly, the synchronization signal generation circuit 2x includes a flip-flop 21x, a multiplexer 2m, and a flip-flop 22x.

フリップフロップ２１ｘは、クロック発生回路２Ａのオアゲート２２からのクロックＣ２に応じて入力信号ＳＩを取り込むようになっている。マルチプレクサ２ｍは、フリップフロップ２１ｘの出力信号Ｓ２１とフリップフロップ２２ｘの出力信号Ｓ２２とを入力し、タイミング発生回路３Ａからのタイミング信号Ｐ２で、その出力信号Ｓ２１，Ｓ２２を選択的に出力するようになっている。フリップフロップ２２ｘは、基準クロックＣＬＫに応じてマルチプレクサ２ｍの出力信号Ｓ２ｍを取り込むようになっている。   The flip-flop 21x takes in the input signal SI according to the clock C2 from the OR gate 22 of the clock generation circuit 2A. The multiplexer 2m receives the output signal S21 of the flip-flop 21x and the output signal S22 of the flip-flop 22x, and selectively outputs the output signals S21 and S22 by the timing signal P2 from the timing generation circuit 3A. ing. The flip-flop 22x takes in the output signal S2m of the multiplexer 2m according to the reference clock CLK.

また、同期化信号生成回路３ｘは、フリップフロップ３１ｘ、マルチプレクサ３ｍ、およびフリップフロップ３２ｘからなる。
フリップフロップ３１ｘは、クロック発生回路２Ａのオアゲート２３からのクロックＣ３に応じて入力信号ＳＩを取り込むようになっている。マルチプレクサ３ｍは、フリップフロップ３１ｘの出力信号Ｓ３１とフリップフロップ３２ｘの出力信号Ｓ３２とを入力し、タイミング発生回路３からのタイミング信号Ｐ３で、その出力信号Ｓ３１，Ｓ３２を選択的に出力するようになっている。フリップフロップ３２ｘは、基準クロックＣＬＫに応じてマルチプレクサ３ｍの出力信号Ｓ３ｍを取り込むようになっている。 The synchronization signal generation circuit 3x includes a flip-flop 31x, a multiplexer 3m, and a flip-flop 32x.
The flip-flop 31x takes in the input signal SI according to the clock C3 from the OR gate 23 of the clock generation circuit 2A. The multiplexer 3m receives the output signal S31 of the flip-flop 31x and the output signal S32 of the flip-flop 32x, and selectively outputs the output signals S31 and S32 by the timing signal P3 from the timing generation circuit 3. ing. The flip-flop 32x takes in the output signal S3m of the multiplexer 3m in accordance with the reference clock CLK.

さらに、同期化信号生成回路４ｘは、フリップフロップ４１ｘ、マルチプレクサ４ｍ、およびフリップフロップ４２ｘからなる。
フリップフロップ４１ｘは、クロック発生回路２Ａのオアゲート２４からのクロックＣ４に応じて入力信号ＳＩを取り込むようになっている。マルチプレクサ４ｍは、フリップフロップ４１ｘの出力信号Ｓ４１とフリップフロップ４２ｘの出力信号Ｓ４２とを入力し、タイミング発生回路３Ａからのタイミング信号Ｐ４で、その出力信号Ｓ４１，Ｓ４２を選択的に出力するようになっている。フリップフロップ４２ｘは、基準クロックＣＬＫに応じてマルチプレクサ４ｍの出力信号Ｓ４ｍを取り込むようになっている。 Further, the synchronization signal generation circuit 4x includes a flip-flop 41x, a multiplexer 4m, and a flip-flop 42x.
The flip-flop 41x takes in the input signal SI in accordance with the clock C4 from the OR gate 24 of the clock generation circuit 2A. The multiplexer 4m receives the output signal S41 of the flip-flop 41x and the output signal S42 of the flip-flop 42x, and selectively outputs the output signals S41 and S42 by the timing signal P4 from the timing generation circuit 3A. ing. The flip-flop 42x takes in the output signal S4m of the multiplexer 4m in accordance with the reference clock CLK.

次に、このような構成からなる第３実施形態の動作例について、図８および図９を参照して説明する。
ここで、図９は、同期化信号生成回路４ｘを構成する、前段のフリップフロップ４１ｘの出力Ｓ４１にメタステーブル状態が発生した場合の入力信号ＳＩの同期化の動作タイミングを示す。
この場合のタイミング発生回路３Ａは、その動作と発生するタイミング信号Ｐ１〜Ｐ４が第２実施形態の場合と同様であるので、その説明は省略する。また、クロック発生回路２Ａは、その動作と発生するクロックＣ１〜Ｃ４が第２実施形態の場合と同様であるので、その説明は省略する。従って、タイミング信号Ｐ１〜Ｐ４の各波形と、クロックＣ１〜Ｃ４の各波形は、図９に示すようになり、これは図６と同様である。 Next, an operation example of the third embodiment having such a configuration will be described with reference to FIGS.
Here, FIG. 9 shows the operation timing of the synchronization of the input signal SI when the metastable state occurs in the output S41 of the preceding flip-flop 41x constituting the synchronization signal generation circuit 4x.
The timing generation circuit 3A in this case is the same as that in the second embodiment in its operation and the timing signals P1 to P4 to be generated, and thus the description thereof is omitted. Further, the operation of the clock generation circuit 2A and the generated clocks C1 to C4 are the same as those in the second embodiment, and the description thereof is omitted. Therefore, the waveforms of the timing signals P1 to P4 and the waveforms of the clocks C1 to C4 are as shown in FIG. 9, which is the same as FIG.

この第３実施形態では、マルチプレクサ１ｍは、タイミング信号Ｐ１がハイレベルの時には前段のフリップフロップ１１ｘの出力信号Ｓ１１を選択し、そのタイミング信号Ｐ１がローレベルの時には後段のフリップフロップ１２ｘの出力信号Ｓ１２を選択し、この選択した信号を出力信号Ｓ１ｍとして生成する。また、フリップフロップ１２ｘは、基準クロックＣＬＫの立ち上がりエッジでマルチプレクサ１ｍの出力信号Ｓ１ｍを取り込み、タイミング信号Ｐ１の位相に対応する同期化信号Ｓ１２を生成する。   In the third embodiment, the multiplexer 1m selects the output signal S11 of the preceding flip-flop 11x when the timing signal P1 is high level, and outputs the output signal S12 of the subsequent flip-flop 12x when the timing signal P1 is low level. And the selected signal is generated as the output signal S1m. Further, the flip-flop 12x takes in the output signal S1m of the multiplexer 1m at the rising edge of the reference clock CLK, and generates a synchronization signal S12 corresponding to the phase of the timing signal P1.

また、図９に示すように、タイミング発生回路３Ａからのタイミング信号Ｐ１は、基準クロックＣＬＫの４クロック中のうち、１クロックの期間のみハイレベルとなる。このため、タイミング信号Ｐ１がハイレベルの時のみ生成されるゲーティッドクロックＣ１のエッジで、前段のフリップフロップ１１ｘの出力信号Ｓ１１にメタステーブル状態が発生しても、その後の基準クロックＣＬＫの３クロックの期間は、タイミング信号Ｐ１がローレベルでありマルチプレクサ１ｍにおいて出力信号Ｓ１１入力は選択されない。   As shown in FIG. 9, the timing signal P1 from the timing generation circuit 3A is at a high level only during one clock period among the four clocks of the reference clock CLK. For this reason, even if a metastable state occurs in the output signal S11 of the preceding flip-flop 11x at the edge of the gated clock C1 that is generated only when the timing signal P1 is at the high level, three clocks of the subsequent reference clock CLK are generated. During this period, the timing signal P1 is at a low level, and the output signal S11 input is not selected in the multiplexer 1m.

このため、フリップフロップ１１ｘの出力信号Ｓ１１に発生したメタステーブル状態が、その３クロックの期間にローレベルかハイレベルに安定していれば、マルチプレクサ１ｍの出力信号Ｓ１ｍにメタステーブル状態は伝搬しない。従って、後段のフリップフロップ１２ｘの出力信号Ｓ１２がメタステーブル状態になることは無く，確実に同期化信号Ｓ１２が生成される。
さらに、タイミング発生回路３からのタイミング信号Ｐ２，Ｐ３，Ｐ４に対する入力信号ＳＩの同期化信号Ｓ２２，Ｓ３２，Ｓ４２も同期化信号Ｓ１２と同様に生成される。 For this reason, if the metastable state generated in the output signal S11 of the flip-flop 11x is stable at the low level or the high level during the three clock periods, the metastable state is not propagated to the output signal S1m of the multiplexer 1m. Therefore, the output signal S12 of the subsequent flip-flop 12x does not enter the metastable state, and the synchronization signal S12 is reliably generated.
Further, the synchronization signals S22, S32, S42 of the input signal SI with respect to the timing signals P2, P3, P4 from the timing generation circuit 3 are also generated in the same manner as the synchronization signal S12.

次に、前段のフリップフロップ４１ｘの出力信号Ｓ４１に、メタステーブル状態が発生した場合の動作は、以下のようになる。
すなわち、図９に示すように、前段のフリップフロップ４１ｘの出力信号Ｓ４１に発生したメタステーブル状態が、基準クロックＣＬＫの３クロック以内、すなわち、タイミング信号Ｐ４がローレベルの期間に安定すれば、マルチプレクサ４ｍの出力信号Ｓ４ｍにメタステーブル状態は伝搬しないので、後段のフリップフロップ４２ｘの出力信号Ｓ４２にもメタステーブル状態は伝搬しない。 Next, the operation when the metastable state occurs in the output signal S41 of the preceding flip-flop 41x is as follows.
That is, as shown in FIG. 9, if the metastable state generated in the output signal S41 of the preceding flip-flop 41x is within 3 clocks of the reference clock CLK, that is, if the timing signal P4 is stable during the low level, the multiplexer Since the metastable state does not propagate to the 4 m output signal S4m, the metastable state also does not propagate to the output signal S42 of the subsequent flip-flop 42x.

すなわち、メタステーブル状態の発生後、フリップフロップ４１ｘの出力信号Ｓ４１が変化前の値、すなわちローレベルに安定した場合は、基準クロックＣＬＫの６クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック短い１６クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図９のケース２の場合）。   That is, after the occurrence of the metastable state, when the output signal S41 of the flip-flop 41x stabilizes to the value before the change, that is, the low level, the time of the high level of the input signal SI with the delay time of 6 clocks of the reference clock CLK A synchronization signal SO having a high level with a time width of 16 clocks that is 0.5 clock shorter than the width (16.5 clocks) is generated (case 2 in FIG. 9).

一方、メタステーブル状態の発生後、フリップフロップ４１ｘの出力信号Ｓ４１が変化後の値、すなわちハイレベルに安定した場合は、基準クロックＣＬＫの５クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック長い１７クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図９のケース１の場合）。
以上説明したように、第３実施形態によれば、同期化信号生成回路１ｘ〜４ｘの後段のフリップフロップ１２ｘ，２２ｘ，３２ｘ，４２ｘと、選択回路１Ａとが共通の基準クロックＣＬＫで動作するため、スキューを小さくすることができるという効果がある。 On the other hand, when the output signal S41 of the flip-flop 41x is stabilized at the high level after the occurrence of the metastable state, that is, the high level time of the input signal SI with the delay time of 5 clocks of the reference clock CLK. A synchronization signal SO having a high level with a time width of 17 clocks, which is 0.5 clocks longer than the width (16.5 clocks), is generated (case 1 in FIG. 9).
As described above, according to the third embodiment, the flip-flops 12x, 22x, 32x, and 42x in the subsequent stage of the synchronization signal generation circuits 1x to 4x and the selection circuit 1A operate with the common reference clock CLK. There is an effect that the skew can be reduced.

（第４実施形態）
本発明の第４実施形態に係る同期化回路は、図１０に示すように、クロック発生回路８と、ｎ個の同期化信号生成回路１ｘ〜ｎｘと、ｎ入力のアンドゲート４と、ｎ入力のオアゲート５と、入力変化検出回路６と、出力生成回路７と、を備えている。
クロック発生回路８は、基準クロックＣＬＫに同期して、その基準クロックＣＬＫのｎ倍の周期でかつ（３６０／ｎ）度だけ位相がずれたｎ個のクロックＣ１〜Ｃｎを発生する回路である。 (Fourth embodiment)
As shown in FIG. 10, the synchronization circuit according to the fourth embodiment of the present invention includes a clock generation circuit 8, n synchronization signal generation circuits 1x to nx, an n-input AND gate 4, and an n input. OR gate 5, input change detection circuit 6, and output generation circuit 7.
The clock generation circuit 8 is a circuit that generates n clocks C1 to Cn having a period n times that of the reference clock CLK and a phase shift of (360 / n) degrees in synchronization with the reference clock CLK.

同期化信号生成回路１ｘ〜ｎｘは、クロック発生回路８が発生するｎ個のクロックＣ１〜Ｃｎで入力信号ＳＩをそれぞれ同期化し、ｎ個の同期化信号Ｓ１２，Ｓ２２・・・Ｓｎ２をそれぞれ生成する回路である。ここで、各同期化信号生成回路１ｘ〜ｎｘは、第１実施形態と同様に、図２に示すように構成される。
アンドゲート４は、同期化信号生成回路１ｘ〜ｎｘが生成するｎ個の同期化信号Ｓ１２，Ｓ２２・・・Ｓｎ２の論理積演算を行い、その演算結果を論理積信号Ｓａｎｄとして出力するｎ入力のアンドゲートである。
オアゲート５は、同期化信号生成回路１ｘ〜ｎｘが生成するｎ個の同期化信号Ｓ１２，Ｓ２２・・・Ｓｎ２の論理和演算を行い、その演算結果を論理和信号Ｓｏｒとして出力するｎ入力のオアゲートである。 The synchronization signal generation circuits 1x to nx synchronize the input signal SI with n clocks C1 to Cn generated by the clock generation circuit 8, and generate n synchronization signals S12, S22,... Sn2, respectively. Circuit. Here, each of the synchronization signal generation circuits 1x to nx is configured as shown in FIG. 2 as in the first embodiment.
The AND gate 4 performs an AND operation on n synchronization signals S12, S22... Sn2 generated by the synchronization signal generation circuits 1x to nx, and outputs the operation result as an AND signal Sand. Andgate.
The OR gate 5 performs an OR operation on the n synchronization signals S12, S22... Sn2 generated by the synchronization signal generation circuits 1x to nx, and outputs the operation result as an OR signal Sor. It is.

入力変化検出回路６は、アンドゲート４からの論理積信号Ｓａｎｄ信号とオアゲート５からの論理和信号Ｓｏｒとに基づき、入力信号ＳＩのレベル変化点を検出して、その入力信号ＳＩの立ち上がりと立ち下がりとを示す旨の立ち上がり検出信号Ｓｒおよび立ち下がり検出信号Ｓｆをそれぞれ生成する回路である。
出力生成回路７は、入力変化検出回路６からの立ち上がり検出信号Ｓｒおよび立ち下がり検出信号Ｓｆに基づき、、最終的な同期化信号ＳＯを生成する回路である。 The input change detection circuit 6 detects the level change point of the input signal SI based on the logical product signal Sand signal from the AND gate 4 and the logical sum signal Sor from the OR gate 5, and rises and falls of the input signal SI. It is a circuit that generates a rising edge detection signal Sr and a falling edge detection signal Sf each indicating a fall.
The output generation circuit 7 is a circuit that generates a final synchronization signal SO based on the rising detection signal Sr and the falling detection signal Sf from the input change detection circuit 6.

この第４実施形態では、図１０に示すように、入力信号ＳＩをｎ通りのタイミングで同期化した同期化信号Ｓ１２〜Ｓｎ２の論理和信号Ｓｏｒは、入力信号ＳＩのローレベルからハイレベルへの変化に対して、ｎ通りの同期化信号Ｓ１２〜Ｓｎ２のうち最初にローレベルからハイレベルに遷移した同期化信号の立ち上がりエッジによってローレベルからハイレベルに遷移する。さらに、論理和信号Ｓｏｒは、入力信号ＳＩのハイレベルからローレベルへの変化に対して、ｎ通りの同期化信号Ｓ１２〜Ｓｎ２のうち最後にハイレベルからローレベルに遷移した同期化信号の立ち下がりエッジによってハイレベルからローレベルに遷移する。   In the fourth embodiment, as shown in FIG. 10, the logical sum signal Sor of the synchronization signals S12 to Sn2 obtained by synchronizing the input signal SI with n timings is changed from the low level to the high level of the input signal SI. In response to the change, the transition from the low level to the high level is performed by the rising edge of the synchronization signal that first transits from the low level to the high level among the n synchronization signals S12 to Sn2. Further, the logical sum signal Sor is the rising edge of the synchronization signal that finally transitioned from the high level to the low level among the n synchronization signals S12 to Sn2 in response to the change of the input signal SI from the high level to the low level. Transition from high level to low level by a falling edge.

また、この第４実施形態では、入力信号ＳＩをｎ通りのタイミングで同期化した同期化信号Ｓ１２〜Ｓｎ２の論理積信号Ｓａｎｄは、入力信号ＳＩのローレベルからハイレベルへの変化に対して、ｎ通りの同期化信号Ｓ１２〜Ｓｎ２のうち最後にローレベルからハイレベルに遷移した同期化信号の立ち上がりエッジによってローレベルからハイレベルに遷移する。さらに、論理積信号Ｓａｎｄは、入力信号ＳＩのハイレベルからローレベルへの変化に対して、ｎ通りの同期化信号Ｓ１２〜Ｓｎ２のうち最初にハイレベルからローレベルに遷移した同期化信号の立ち下がりエッジによってハイレベルからローレベルに遷移する。   In the fourth embodiment, the logical product signal Sand of the synchronization signals S12 to Sn2 obtained by synchronizing the input signal SI at n different timings is changed with respect to the change of the input signal SI from the low level to the high level. Among the n synchronization signals S12 to Sn2, the transition is made from the low level to the high level by the rising edge of the synchronization signal that has finally transited from the low level to the high level. Further, the logical product signal Sand is the rising edge of the synchronization signal that first transits from the high level to the low level among the n synchronization signals S12 to Sn2 in response to the change of the input signal SI from the high level to the low level. Transition from high level to low level by a falling edge.

従って、この第４実施形態では、論理積信号Ｓａｎｄの立ち下がりと論理和信号Ｓｏｒの立ち上がりを検出すれば、入力信号ＳＩのレベル変化に対して、ｎ通りの同期化信号Ｓ１２〜Ｓｎ２のうち最初にレベル変化する同期化信号のレベル変化タイミングを基準クロックＣＬＫのエッジで確実にとらえることができる。
このため、第４実施形態では、入力信号ＳＩのハイレベルおよびローレベルの時間幅を基準クロックＣＬＫの１周期以内の誤差で高速の基準クロックで同期化された同期化信号ＳＯを生成することが可能である。 Therefore, in the fourth embodiment, if the falling edge of the logical product signal Sand and the rising edge of the logical sum signal Sor are detected, the first of the n synchronization signals S12 to Sn2 is detected with respect to the level change of the input signal SI. Thus, the level change timing of the synchronization signal whose level changes can be reliably detected at the edge of the reference clock CLK.
Therefore, in the fourth embodiment, the synchronization signal SO in which the time width of the high level and the low level of the input signal SI is synchronized with the high-speed reference clock with an error within one cycle of the reference clock CLK may be generated. Is possible.

図１１に、図１０に示す入力変化検出回路６の具体的な構成の一例を示す。この入力変換検出回路６は、図１１に示すように、フリップフロップ６１と、フリップフロップ６２と、反転入力付きのアンドゲート６３と、反転入力付きのアンドゲート６４とからなる。
フリップフロップ６１は、基準クロックＣＬＫに応じてアンドゲート４からの論理積信号Ｓａｎｄを取り込むようになっている。フリップフロップ６２は、基準クロックＣＬＫに応じてオアゲート５からの論理和信号Ｓｏｒを取り込むようになっている。 FIG. 11 shows an example of a specific configuration of the input change detection circuit 6 shown in FIG. As shown in FIG. 11, the input conversion detection circuit 6 includes a flip-flop 61, a flip-flop 62, an AND gate 63 with an inverting input, and an AND gate 64 with an inverting input.
The flip-flop 61 takes in the logical product signal Sand from the AND gate 4 in accordance with the reference clock CLK. The flip-flop 62 takes in the logical sum signal Sor from the OR gate 5 according to the reference clock CLK.

アンドゲート６３は、アンドゲート４からの論理積信号Ｓａｎｄを入力して反転するとともに、フリップフロップ６１からの出力信号を入力し、その反転した論理積信号Ｓａｎｄとその出力信号との論理積演算を行い、この演算結果を立ち下がり検出信号Ｓｆとして出力するようになっている。
アンドゲート６４は、オアゲート５からの論理和信号Ｓｏｒを入力して反転するとともに、フリップフロップ６２からの出力信号を入力し、その反転した論理和信号Ｓｏｒとその出力信号との論理積演算を行い、この演算結果を立ち上がり検出信号Ｓｒとして出力するようになっている。 The AND gate 63 inputs and inverts the logical product signal Sand from the AND gate 4, and also receives the output signal from the flip-flop 61, and performs an AND operation on the inverted logical product signal Sand and the output signal. This calculation result is output as the fall detection signal Sf.
The AND gate 64 inputs the logical sum signal Sor from the OR gate 5 and inverts it, and also inputs the output signal from the flip-flop 62, and performs a logical product operation of the inverted logical sum signal Sor and the output signal. The calculation result is output as the rising detection signal Sr.

このような構成からなる入力変化検出回路６では、論理積信号Ｓａｎｄは、基準クロックＣＬＫのエッジでフリップフロップ６１に取り込まれるとともに、アンドゲート６３に入力され反転される。さらに、アンドゲート６３は、その反転された論理積信号Ｓａｎｄとフリップフロップ６１の出力との論理積演算を行い、論理積信号Ｓａｎｄの立ち下がりを検出した旨の立ち下がり検出信号Ｓｆを出力する。従って、その立ち下がり検出信号Ｓｆは、基準クロックＣＬＫの１クロック分だけハイレベルになるような信号となる。   In the input change detection circuit 6 having such a configuration, the logical product signal Sand is taken into the flip-flop 61 at the edge of the reference clock CLK, and inputted to the AND gate 63 and inverted. Further, the AND gate 63 performs an AND operation on the inverted AND signal Sand and the output of the flip-flop 61, and outputs a falling detection signal Sf indicating that the falling of the AND signal Sand has been detected. Therefore, the falling detection signal Sf is a signal that is at a high level for one clock of the reference clock CLK.

また、論理和信号Ｓｏｒは、基準クロックＣＬＫのエッジでフリップフロップ６２に取り込まれるとともに、アンドゲート６４に入力される。さらに、アンドゲート６４は、その入力された論理和信号Ｓｏｒとフリップフロップ６２の出力を入力して反転した信号との論理積演算を行い、論理和信号Ｓｏｒの立ち上がりを検出した旨の立ち上がり検出信号Ｓｒを出力する。従って、その立ち上がり検出信号Ｓｒは、基準クロックＣＬＫの１クロック分だけハイレベルになるような信号となる。   Further, the logical sum signal Sor is taken into the flip-flop 62 at the edge of the reference clock CLK and inputted to the AND gate 64. Further, the AND gate 64 performs a logical AND operation on the input logical sum signal Sor and the inverted signal of the output of the flip-flop 62, and detects the rise of the logical sum signal Sor. Sr is output. Therefore, the rising edge detection signal Sr is a signal that is at a high level for one clock of the reference clock CLK.

図１２に、図１０に示す出力生成回路７の具体的な構成の一例を示す。この出力生成回路７は、図１２に示すように、反転入力付きの２入力のアンドゲート７１、２入力のオアゲート７２、およびフリップフロップ７３からなる。
アンドゲート７１は、入力変化検出回路６からの立ち下がり検出信号Ｓｆを入力して反転するとともに、この反転した立ち下がり検出信号Ｓｆとフリップフロップ７３からの出力信号との論理積演算を行い、その演算結果をオアゲート７２に対して出力するようになっている。 FIG. 12 shows an example of a specific configuration of the output generation circuit 7 shown in FIG. As shown in FIG. 12, the output generation circuit 7 includes a two-input AND gate 71 with an inverting input, a two-input OR gate 72, and a flip-flop 73.
The AND gate 71 receives and inverts the falling detection signal Sf from the input change detection circuit 6, performs an AND operation between the inverted falling detection signal Sf and the output signal from the flip-flop 73, and The calculation result is output to the OR gate 72.

オアゲート７２は、入力変化検出回路６からの立ち上がり検出信号Ｓｒとアンドゲート７１からの出力信号との論理和演算を行い、その演算結果をフリップフロップ７３に出力するようになっている。フリップフロップ７３は、基準クロックＣＬＫに応じてオアゲート７２の出力信号を取り込み、最終的な同期化信号ＳＯを生成出力するようになっている。   The OR gate 72 performs a logical OR operation on the rising detection signal Sr from the input change detection circuit 6 and the output signal from the AND gate 71, and outputs the calculation result to the flip-flop 73. The flip-flop 73 takes in the output signal of the OR gate 72 in accordance with the reference clock CLK, and generates and outputs the final synchronization signal SO.

このような構成からなる出力生成回路７では、フリップフロップ７３が、論理ゲート７１、７２を介して、立ち上がり検出信号Ｓｒがハイレベルならばハイレベルを基準クロックＣＬＫのエッジで取り込んで出力し、立ち下がり検出信号信号がハイレベルならばローレベルを基準クロックＣＬＫのエッジで取り込んで出力し、立ち上がり検出信号Ｓｒと立ち下がり検出信号Ｓｆ信号が共にローレベルならば以前の値を保持して出力することで、最終的な同期化信号ＳＯを生成する。   In the output generation circuit 7 configured as described above, the flip-flop 73 captures and outputs the high level at the edge of the reference clock CLK if the rising detection signal Sr is at the high level via the logic gates 71 and 72, and outputs the rising edge. If the falling detection signal signal is high level, the low level is captured and output at the edge of the reference clock CLK, and if both the rising detection signal Sr and the falling detection signal Sf signal are low level, the previous value is held and output. Thus, the final synchronization signal SO is generated.

すなわち、ハイレベルの時間幅およびローレベルの時間幅が基準クロックＣＬＫの１クロック以上の時間幅を持つような入力信号ＳＩに対して、基準クロックＣＬＫの（ｎ＋１）〜（ｎ＋２）クロックの遅延で同期化信号ＳＯが生成される。
ここで、入力ＳＩのハイレベル（ローレベル）の時間幅が基準クロックＣＬＫのＮ周期以上（Ｎ＋１）周期未満とすると、入力信号ＳＩと基準クロックＣＬＫの位相関係によって入力信号ＳＩのハイレベルの期間に基準クロックＣＬＫのエッジがＮ回または（Ｎ＋１）回存在することになるため、同期化信号ＳＯのハイレベル（ローレベル）の時間幅は基準クロックＣＬＫのＮ周期または（Ｎ＋１）周期に等しい。すなわち、入力信号ＳＩのハイレベルおよびローレベルの時間幅を基準クロックＣＬＫの１周期以内の誤差で高速の基準クロックで同期化信号ＳＯが生成されることになる。 That is, with respect to an input signal SI in which the time width of the high level and the time width of the low level have a time width of one clock or more of the reference clock CLK, the delay of the (n + 1) to (n + 2) clocks of the reference clock CLK. A synchronization signal SO is generated.
Here, when the time width of the high level (low level) of the input SI is not less than N cycles of the reference clock CLK and less than (N + 1) cycles, the high level period of the input signal SI depending on the phase relationship between the input signal SI and the reference clock CLK. Since the edge of the reference clock CLK exists N times or (N + 1) times, the time width of the high level (low level) of the synchronization signal SO is equal to the N period or (N + 1) period of the reference clock CLK. That is, the synchronization signal SO is generated with the high-speed reference clock with an error within the time width of the high level and low level of the input signal SI within one cycle of the reference clock CLK.

なお、図１１に示す入力変化検出回路６の構成例において、論理積信号Ｓａｎｄの入力と論理和信号Ｓｏｒの入力を入れ替えても同様の効果が得られる。すなわち、入力信号ＳＩに対して同期化信号ＳＯが生成されるまでに、基準クロックＣＬＫの２ｎ〜（２ｎ＋１）クロックの遅延が生じるが、ハイレベルおよびローレベルの時間幅を基準クロックＣＬＫの１周期以内の誤差で高速の基準クロックで同期化信号ＳＯが生成される。   In the configuration example of the input change detection circuit 6 shown in FIG. 11, the same effect can be obtained even if the input of the logical product signal Sand and the input of the logical sum signal Sor are interchanged. That is, a delay of 2n to (2n + 1) clocks of the reference clock CLK occurs until the synchronization signal SO is generated with respect to the input signal SI, but the time width of the high level and the low level is set to one cycle of the reference clock CLK. The synchronization signal SO is generated with a high-speed reference clock with an error within.

（第５実施形態）
本発明の第５実施形態に係る同期化回路は、図１０に示す第４実施形態においてｎ＝４の場合の例であり、その具体的な構成は図１３に示す通りである。
すなわち、本発明の第５実施形態に係る同期化回路は、図１３に示すように、クロック発生回路８Ａと、４個の同期化信号生成回路１ｘ〜４ｘと、４入力のアンドゲート４と、４入力のオアゲート５と、入力変化検出回路６と、出力生成回路７と、を備えている。
クロック発生回路８Ａは、基準クロックＣＬＫの４倍の周期を持ち、互いに（３６０／４）＝９０度だけ位相のずれた４個のクロックＣ１〜Ｃ４を発生する回路である。このクロック発生回路８Ａは、上記の機能を備えれば良く、例えば図３のゲーティッドクロックＣ１，Ｃ２，Ｃ３，Ｃ４を生成するようなクロック生成回路２Ａでも良い。 (Fifth embodiment)
The synchronization circuit according to the fifth embodiment of the present invention is an example in the case of n = 4 in the fourth embodiment shown in FIG. 10, and its specific configuration is as shown in FIG.
That is, the synchronization circuit according to the fifth embodiment of the present invention includes a clock generation circuit 8A, four synchronization signal generation circuits 1x to 4x, a four-input AND gate 4, as shown in FIG. A 4-input OR gate 5, an input change detection circuit 6, and an output generation circuit 7 are provided.
The clock generation circuit 8A is a circuit that generates four clocks C1 to C4 having a period four times that of the reference clock CLK and having phases shifted from each other by (360/4) = 90 degrees. The clock generation circuit 8A only needs to have the above-described function, and may be, for example, a clock generation circuit 2A that generates the gated clocks C1, C2, C3, and C4 of FIG.

このクロック発生回路８Ａの最も簡単な例を図１４に示す。このクロック発生回路８Ａは、図１４に示すように、２つのフリップフロップ８１、８２からなる。
フリップフロップ８１は、そのデータ入力端子Ｄにフリップフロップ８２の反転出力信号が入力され、そのクロック入力端子に基準クロックＣＬＫが入力されるようになっている。また、フリップフロップ８１は、その出力端子ＱからクロックＣ２が出力され、その反転出力端子ＱＮからクロックＣ４が出力されるようになっている。 The simplest example of this clock generation circuit 8A is shown in FIG. As shown in FIG. 14, the clock generation circuit 8A includes two flip-flops 81 and 82.
The flip-flop 81 is configured such that the inverted output signal of the flip-flop 82 is input to the data input terminal D, and the reference clock CLK is input to the clock input terminal. The flip-flop 81 outputs a clock C2 from its output terminal Q, and outputs a clock C4 from its inverted output terminal QN.

さらに、フリップフロップ８２は、そのデータ入力端子Ｄにフリップフロップ８１の出力信号が入力され、そのクロック入力端子に基準クロックＣＬＫが入力されるようになっている。また、フリップフロップ８２は、その出力端子ＱからクロックＣ３が出力され、その反転出力端子ＱＮからクロックＣ１が出力されるようになっている。
このような構成によれば、図１４に示す各クロックＣ２，Ｃ３，Ｃ４は、それぞれクロックＣ１に対して９０°、１８０°、２７０°位相が遅れたものとなる。 Further, the flip-flop 82 is configured such that the output signal of the flip-flop 81 is input to the data input terminal D, and the reference clock CLK is input to the clock input terminal. The flip-flop 82 is configured such that a clock C3 is output from its output terminal Q and a clock C1 is output from its inverted output terminal QN.
According to such a configuration, the clocks C2, C3, and C4 shown in FIG. 14 are delayed in phase by 90 °, 180 °, and 270 ° with respect to the clock C1, respectively.

同期化信号生成回路１ｘ〜４ｘは、クロック発生回路８Ａが発生する４個のクロックＣ１〜Ｃ４で入力信号ＳＩをそれぞれ同期化し、４個の同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２をそれぞれ生成する回路である。
同期化信号生成回路１ｘは、図１３に示すように、フリップフロップ１１ｘとフリップフロップ１２ｘとを直列に接続させ、基準クロックＣＬＫの４倍の周期のクロックＣ１で入力信号ＳＩを同期化した同期化信号Ｓ１２を出力するようになっている。 The synchronization signal generation circuits 1x to 4x synchronize the input signal SI with the four clocks C1 to C4 generated by the clock generation circuit 8A, respectively, and generate four synchronization signals S12, S22, S32, and S42, respectively. Circuit.
As shown in FIG. 13, the synchronization signal generation circuit 1x connects the flip-flop 11x and the flip-flop 12x in series, and synchronizes the input signal SI with the clock C1 having a cycle four times the reference clock CLK. The signal S12 is output.

すなわち、フリップフロップ１１ｘは、そのデータ入力端子Ｄに入力信号ＳＩが入力され、そのクロック入力端子ＣＰにクロック発生回路８ＡからのクロックＣ１が入力され、その出力端子Ｄからは出力信号Ｓ１１が出力されるようになっている。また、フリップフロップ１２ｘは、そのデータ入力端子Ｄにフリップフロップ１１ｘからの出力信号Ｓ１１が入力され、そのクロック入力端子ＣＰにクロック発生回路８ＡからのクロックＣ１が入力され、その出力端子Ｄからの同期化信号Ｓ１２が出力されるようになっている。   That is, the flip-flop 11x receives the input signal SI at its data input terminal D, receives the clock C1 from the clock generation circuit 8A at its clock input terminal CP, and outputs the output signal S11 from its output terminal D. It has become so. Further, the flip-flop 12x receives the output signal S11 from the flip-flop 11x at its data input terminal D, receives the clock C1 from the clock generation circuit 8A as its clock input terminal CP, and synchronizes from its output terminal D. The signal S12 is output.

ここで、クロックＣ１は基準クロックＣＬＫの４倍の周期を持つため、フリップフロップ１１ｘの出力信号Ｓ１１にメタステーブル状態が発生しても、基準クロックＣＬＫの４クロック以内に安定すれば、フリップフロップ１２ｘの同期化信号Ｓ１２にメタステーブル状態が伝搬することはない。
同様に、同期化信号生成回路２ｘは、フリップフロップ２１ｘとフリップフロップ２２ｘとを直列に接続させ、基準クロックＣＬＫの４倍の周期のクロックＣ２で入力信号ＳＩを同期化した同期化信号Ｓ２２を出力するようになっている。 Here, since the clock C1 has a period four times that of the reference clock CLK, even if the metastable state occurs in the output signal S11 of the flip-flop 11x, the flip-flop 12x if the metastable state occurs within 4 clocks of the reference clock CLK. The metastable state does not propagate to the synchronization signal S12.
Similarly, the synchronization signal generation circuit 2x connects the flip-flop 21x and the flip-flop 22x in series, and outputs a synchronization signal S22 in which the input signal SI is synchronized with the clock C2 having a cycle four times the reference clock CLK. It is supposed to be.

また、同期化信号生成回路３ｘは、フリップフロップ３１ｘとフリップフロップ３２ｘとを直列に接続させ、基準クロックＣＬＫの４倍の周期のクロックＣ３で入力信号ＳＩを同期化した同期化信号Ｓ３２を出力するようになっている。
さらに、同期化信号生成回路３ｘは、フリップフロップ４１ｘとフリップフロップ４２ｘとを直列に接続させ、基準クロックＣＬＫの４倍の周期のクロックＣ４で入力信号ＳＩを同期化した同期化信号Ｓ４２を出力するようになっている。 Further, the synchronization signal generation circuit 3x connects the flip-flop 31x and the flip-flop 32x in series, and outputs the synchronization signal S32 in which the input signal SI is synchronized with the clock C3 having a cycle four times the reference clock CLK. It is like that.
Further, the synchronization signal generation circuit 3x connects the flip-flop 41x and the flip-flop 42x in series, and outputs a synchronization signal S42 obtained by synchronizing the input signal SI with the clock C4 having a cycle four times the reference clock CLK. It is like that.

このような構成からなる同期化信号生成回路１ｘ〜４ｘで生成される同期化信号Ｓ２２，Ｓ３２，Ｓ４２は、同期化信号Ｓ１２に対してそれぞれ９０°，１８０°，２７０°位相が遅れている。
アンドゲート４は、同期化信号生成回路１ｘ〜４ｘが生成する４個の同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２の論理積演算を行い、その演算結果を論理積信号Ｓａｎｄとして出力する４入力のアンドゲートである。 The synchronization signals S22, S32, and S42 generated by the synchronization signal generation circuits 1x to 4x having such a configuration are delayed in phase by 90 °, 180 °, and 270 °, respectively, with respect to the synchronization signal S12.
The AND gate 4 performs a logical product operation of the four synchronization signals S12, S22, S32, and S42 generated by the synchronization signal generation circuits 1x to 4x, and outputs the operation result as a logical product signal Sand. Andgate.

オアゲート５は、同期化信号生成回路１ｘ〜４ｘが生成する４個の同期化信号Ｓ１２，Ｓ２２，Ｓ３２，Ｓ４２の論理和演算を行い、その演算結果を論理和信号Ｓｏｒとして出力する４入力のオアゲートである。
入力変化検出回路６は、アンドゲート４からの論理積信号Ｓａｎｄ信号とオアゲート５からの論理和信号Ｓｏｒとに基づき、入力信号ＳＩのレベル変化点を検出して、その入力信号ＳＩの立ち上がりと立ち下がりとを示す旨の立ち上がり検出信号Ｓｒおよび立ち下がり検出信号Ｓｆを、それぞれ生成する回路である。 The OR gate 5 performs a logical sum operation of the four synchronization signals S12, S22, S32, and S42 generated by the synchronization signal generation circuits 1x to 4x, and outputs the operation result as a logical sum signal Sor. It is.
The input change detection circuit 6 detects the level change point of the input signal SI based on the logical product signal Sand signal from the AND gate 4 and the logical sum signal Sor from the OR gate 5, and rises and falls of the input signal SI. It is a circuit that generates a rising edge detection signal Sr and a falling edge detection signal Sf each indicating a fall.

出力信号生成回路７は、入力変化検出回路６からの立ち上がり検出信号Ｓｒおよび立ち下がり検出信号Ｓｆに基づき、最終的な同期信号ＳＯを生成する回路である。
これらの入力変化検出回路７および出力生成回路８は、それぞれ図１１および図１２に示すような構成からなり、ハイレベルまたはローレベルの時間幅が基準クロックＣＬＫの１周期以上の時間幅を持つような入力信号ＳＩに対して、基準クロックＣＬＫの５〜６クロックの遅延で、入力信号ＳＩのハイレベルまたはローレベルの時間幅に対して基準クロックＣＬＫの１周期以内の誤差で同期化信号ＳＯを生成するようになっている。 The output signal generation circuit 7 is a circuit that generates a final synchronization signal SO based on the rising detection signal Sr and the falling detection signal Sf from the input change detection circuit 6.
These input change detection circuit 7 and output generation circuit 8 are configured as shown in FIGS. 11 and 12, respectively, so that the time width of the high level or the low level has a time width of one period or more of the reference clock CLK. The synchronization signal SO is generated with an error within one cycle of the reference clock CLK with respect to the time width of the high level or low level of the input signal SI with a delay of 5 to 6 clocks of the reference clock CLK with respect to the input signal SI. It is designed to generate.

次に、このような構成からなる第５実施形態の動作例について、図１３〜図１５を参照して説明する。
ここで、図１５は、同期化信号生成回路４ｘを構成する前段のフリップフロップ４１ｘの出力信号Ｓ４１に、メタステーブル状態が発生した場合の同期化の動作タイミング図である。
図１３および図１４に示すクロック発生回路８Ａは、基準クロックＣＬＫの４倍の周期を持ち、互いに９０度だけ位相のずれた４個のクロックＣ１〜Ｃ４を発生する（図１５参照）。 Next, an operation example of the fifth embodiment having such a configuration will be described with reference to FIGS.
Here, FIG. 15 is an operation timing chart of synchronization when a metastable state occurs in the output signal S41 of the preceding flip-flop 41x constituting the synchronization signal generation circuit 4x.
The clock generation circuit 8A shown in FIGS. 13 and 14 generates four clocks C1 to C4 having a period four times that of the reference clock CLK and having phases shifted from each other by 90 degrees (see FIG. 15).

すなわち、クロック発生回路８Ａは、図１５に示すように、基準クロックＣＬＫが立ち上がると、このタイミングで立ち上がるクロックＣ１を生成し、その後、基準クロックＣＬＫが立ち上がるたびに、その各タイミングで立ち上がるクロックＣ２，Ｃ３，Ｃ４をそれぞれ生成する。
ところで、図１５に示すように、クロック発生回路８Ａの発生するクロックＣ４が立ち上がり、このときに同時に入力信号ＳＩが立ち上がり、同期化信号生成回路４ｘを構成する前段のフリップフロップ４１ｘの出力信号Ｓ４１にメタステーブル状態が発生したものとする。 That is, as shown in FIG. 15, when the reference clock CLK rises, the clock generation circuit 8A generates a clock C1 that rises at this timing, and thereafter, every time the reference clock CLK rises, the clock C2 that rises at each timing C3 and C4 are generated respectively.
By the way, as shown in FIG. 15, the clock C4 generated by the clock generation circuit 8A rises, and at this time, the input signal SI rises at the same time, and the output signal S41 of the preceding flip-flop 41x constituting the synchronization signal generation circuit 4x. Assume that a metastable condition has occurred.

しかし、フリップフロップ４１ｘの出力信号Ｓ４１に発生したメタステーブル状態が基準クロックＣＬＫの４クロック以内、すなわち、クロックＣ４の１周期以内にハイレベルまたはローレベルに安定すれば、同期化信号生成回路４ｘの後段のフリップフロップ４２ｘの出力信号Ｓ４２にメタステーブル状態は伝搬しない。   However, if the metastable state generated in the output signal S41 of the flip-flop 41x is stabilized at a high level or a low level within four clocks of the reference clock CLK, that is, within one cycle of the clock C4, the synchronization signal generating circuit 4x The metastable state does not propagate to the output signal S42 of the subsequent flip-flop 42x.

そこで、図１５に示すように、出力信号Ｓ４１にメタステーブル状態の発生後、その出力信号Ｓ４１が変化前の値、すなわちローレベルに安定した場合について検討する。
この場合には、入力信号ＳＩの立ち上がりに最初に反応して生成された同期化信号Ｓ１２の立ち上がりエッジと、オアゲート５から出力される論理和信号Ｓｏｒの立ち上がりエッジが一致し、論理和信号Ｓｏｒに対する立ち上がり検出信号Ｓｒは、ケース２のタイミングでハイレベルになる。また、入力信号ＳＩの立ち下がりに最初に反応して生成された同期化信号Ｓ１２の立ち下がりエッジと、アンドゲート４から出力される論理積信号Ｓａｎｄ信号の立ち下がりエッジとが一致し、論理積信号Ｓａｎｄに対する立ち下がり検出信号Ｓｆが図示のタイミングでハイレベルになる。
この結果、基準クロックＣＬＫの６クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック短い１６クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図１５のケース２の場合を参照）。 Therefore, as shown in FIG. 15, a case where the output signal S41 is stabilized at a value before the change, that is, a low level after the occurrence of the metastable state in the output signal S41 is examined.
In this case, the rising edge of the synchronization signal S12 generated in response to the rising edge of the input signal SI first coincides with the rising edge of the logical sum signal Sor output from the OR gate 5, and the logical sum signal Sor corresponds to the logical sum signal Sor. The rising edge detection signal Sr becomes high level at the timing of case 2. Further, the falling edge of the synchronization signal S12 generated in response to the falling edge of the input signal SI first coincides with the falling edge of the AND signal Sand signal output from the AND gate 4, and the logical product The falling detection signal Sf with respect to the signal Sand becomes high level at the timing shown in the drawing.
As a result, with a delay time of 6 clocks of the reference clock CLK, a synchronization signal having a high level with a time width of 16 clocks shorter by 0.5 clocks than the time width of the high level of the input signal SI (16.5 clocks). SO is generated (see case 2 in FIG. 15).

次に、図１５に示すように、出力信号Ｓ４１にメタステーブル状態の発生後、その出力信号Ｓ４１が変化後の値、すなわちハイレベルに安定した場合について検討する。
この場合には、入力信号ＳＩの立ち上がりに最初に反応して生成された同期化信号Ｓ４２の立ち上がりエッジと、オアゲート５から出力される論理和信号Ｓｏｒの立ち上がりエッジとが一致し、論理和信号Ｓｏｒに対する立ち上がり検出信号Ｓｒがケース１のタイミングでハイレベルになる。また、入力信号ＳＩの立ち下がりに最初に反応して生成された同期化信号Ｓ１２の立ち下がりエッジと、アンドゲート４から出力される論理積信号Ｓａｎｄの立ち下がりエッジとが一致し、論理積信号Ｓａｎｄに対する立ち下がり検出信号Ｓｆが図示のタイミングでハイレベルになる。
この結果、基準クロックＣＬＫの５クロックの遅延時間で、入力信号ＳＩのハイレベルの時間幅（１６．５クロック）に対して０．５クロック長い１７クロックの時間幅のハイレベルを持つ同期化信号ＳＯが生成される（図１５のケース１の場合を参照）。 Next, as shown in FIG. 15, a case where the output signal S41 stabilizes to a value after change, that is, a high level after the occurrence of the metastable state in the output signal S41 will be considered.
In this case, the rising edge of the synchronization signal S42 generated in response to the rising edge of the input signal SI first coincides with the rising edge of the OR signal Sor output from the OR gate 5, and the OR signal Sor. The rising detection signal Sr with respect to becomes high level at the timing of case 1. Further, the falling edge of the synchronization signal S12 generated in response to the falling edge of the input signal SI first coincides with the falling edge of the AND signal Sand output from the AND gate 4, and the AND signal The falling detection signal Sf with respect to Sand becomes high level at the timing shown in the figure.
As a result, with a delay time of 5 clocks of the reference clock CLK, a synchronization signal having a high level of 17 clocks, which is 0.5 clocks longer than the high level of the input signal SI (16.5 clocks). SO is generated (see case 1 in FIG. 15).

本発明は、非同期信号のハイレベルの時間幅およびローレベルの時間幅を保持したまま高速クロックで同期化する回路として好適である。   The present invention is suitable as a circuit that synchronizes with a high-speed clock while maintaining a high-level time width and a low-level time width of an asynchronous signal.

本発明の第１実施形態に係る同期化回路の構成を示すブロック図である。1 is a block diagram showing a configuration of a synchronization circuit according to a first embodiment of the present invention. 図１に示す同期化信号生成回路の具体的な構成を示す回路図である。FIG. 2 is a circuit diagram showing a specific configuration of a synchronization signal generation circuit shown in FIG. 1. 本発明の第２実施形態に係る同期化回路の構成を示すブロック図である。It is a block diagram which shows the structure of the synchronization circuit which concerns on 2nd Embodiment of this invention. 図３に示すタイミング発生回路の具体的な構成を示す回路図である。FIG. 4 is a circuit diagram showing a specific configuration of the timing generation circuit shown in FIG. 3. 図３に示す選択回路の具体的な構成を示す回路図である。FIG. 4 is a circuit diagram showing a specific configuration of a selection circuit shown in FIG. 3. 第２実施形態の動作時の各部の第１の波形例を示す波形図である。It is a wave form diagram which shows the 1st waveform example of each part at the time of operation | movement of 2nd Embodiment. 第２実施形態の動作時の各部の第２の波形例を示す波形図である。It is a wave form diagram which shows the 2nd waveform example of each part at the time of operation | movement of 2nd Embodiment. 本発明の第３実施形態に係る同期化回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the synchronization circuit which concerns on 3rd Embodiment of this invention. 第３実施形態の動作時の各部の波形例を示す波形図である。It is a wave form diagram which shows the example of a waveform of each part at the time of operation | movement of 3rd Embodiment. 本発明の第４実施形態に係る同期化回路の構成を示すブロック図である。It is a block diagram which shows the structure of the synchronization circuit which concerns on 4th Embodiment of this invention. 図１０に示す入力変化検出回路の具体的な構成を示す回路図である。It is a circuit diagram which shows the specific structure of the input change detection circuit shown in FIG. 図１０に示す出力生成回路の具体的な構成を示す回路図である。FIG. 11 is a circuit diagram showing a specific configuration of the output generation circuit shown in FIG. 10. 本発明の第５実施形態に係る同期化回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the synchronization circuit which concerns on 5th Embodiment of this invention. 図１３に示すクロック発生回路の具体的な構成を示す回路図である。FIG. 14 is a circuit diagram showing a specific configuration of the clock generation circuit shown in FIG. 13. 第５実施形態の動作時の各部の波形例を示す波形図である。It is a wave form diagram which shows the example of a waveform of each part at the time of operation | movement of 5th Embodiment.

符号の説明Explanation of symbols

１，１Ａ 選択回路
１１〜１４ ２入力アンドゲート（アンド回路）
１５ ４入力オアゲート（オア回路）
１６ フリップフロップ
２，２Ａ クロック発生回路
２１〜２４ 反転入力付き２入力オアゲート（オア回路）
３，３Ａ タイミング発生回路
３１ ２入力ノアゲート（ノア回路）
３２、３４ 反転入力付き２入力アンドゲート（アンド回路）
３３ ２入力アンドゲート（アンド回路）
３１ｚ〜３４ｚ フリップフロップ
４ ｎ入力アンドゲート（アンド回路）
５ ｎ入力オアゲート（オア回路）
６ 入力変化検出回路
６１、６２リップフロップ
６３、６４ 反転入力付き２入力アンドゲート（アンド回路）
７ 出力生成回路
７１ 反転入力付き２入力アンドゲート（アンド回路）
７２ ２入力オアゲート（オア回路）
７３ フリップフロップ
８，８Ａ クロック発生回路
８１、８２ フリップフロップ
１ｘ〜ｎｘ 同期化信号生成回路
１１ｘ，２１ｘ，３１ｘ，４１ｘ 前段のフリップフロップ
１２ｘ，２２ｘ，３２ｘ，４２ｘ 後段のフリップフロップ
１ｍ〜４ｍ マルチプレクサ
ＳＩ 入力信号（非同期入力信号）
ＣＬＫ 基準クロック
Ｃ１〜Ｃｎ クロック
Ｐ１〜Ｐｎ タイミング信号 1,1A selection circuit 11-14 2-input AND gate (AND circuit)
15 4-input OR gate (OR circuit)
16 Flip-flop 2, 2A Clock generation circuit 21-24 Two-input OR gate with inverting input (OR circuit)
3, 3A Timing generation circuit 31 2-input NOR gate (NOR circuit)
32, 34 2-input AND gate with inverting input (AND circuit)
33 2-input AND gate (AND circuit)
31z to 34z flip-flop 4 n input AND gate (AND circuit)
5 n input OR gate (OR circuit)
6 Input change detection circuit 61, 62 Lip-flop 63, 64 2-input AND gate with inverting input (AND circuit)
7 Output generation circuit 71 2-input AND gate with inverting input (AND circuit)
72 2-input OR gate (OR circuit)
73 Flip-flop 8, 8A Clock generation circuit 81, 82 Flip-flop 1x to nx Synchronization signal generation circuit 11x, 21x, 31x, 41x Previous flip-flop 12x, 22x, 32x, 42x Rear flip-flop 1m to 4m Multiplexer SI input Signal (asynchronous input signal)
CLK reference clock C1-Cn clock P1-Pn timing signal

Claims (7)

基準クロックに同期して、互いに（３６０／ｎ）度だけ位相がずれたｎ個のタイミング信号を発生するタイミング発生回路と、
前記タイミング発生回路が発生する前記ｎ個のタイミング信号の各タイミングで、基準クロックのｎ倍の周期でかつ互いに（３６０／ｎ）度だけ位相がずれたｎ個のクロックを発生するクロック発生回路と、
少なくとも前記クロック発生回路が発生するｎ個のクロックで入力信号をそれぞれ同期化し、ｎ個の同期化信号をそれぞれ生成する同期化信号生成回路と、
前記同期化信号生成回路が生成するｎ個の同期化信号から、前記基準クロックの周期ごとに、前記ｎ個のタイミング信号に従って順にその１つを選択し、この選択に基づいて最終的な同期化信号を生成する選択回路と、
を備え、
前記同期化信号生成回路はｎ個からなり、それぞれが、
前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込む第１フリップフロップと、
この第１フリップフロップに直列に接続され、前記所定のクロックと同じクロックが供給され、そのクロックに応じて前記第１フリップフロップの出力信号を取り込む第２フリップフロップと、
からなることを特徴とする同期化回路。 A timing generation circuit for generating n timing signals whose phases are shifted by (360 / n) degrees in synchronization with the reference clock;
A clock generation circuit for generating n clocks having a period n times that of a reference clock and shifted in phase by (360 / n) degrees at each timing of the n timing signals generated by the timing generation circuit; ,
A synchronization signal generation circuit that synchronizes input signals with at least n clocks generated by the clock generation circuit and generates n synchronization signals;
From the n synchronization signals generated by the synchronization signal generation circuit, one of them is sequentially selected according to the n timing signals for each period of the reference clock, and final synchronization is performed based on this selection. A selection circuit for generating a signal;
Equipped with a,
The synchronization signal generation circuit is composed of n pieces,
A first flip-flop that receives a predetermined clock from the clock generation circuit and captures the input signal according to the clock;
A second flip-flop connected in series to the first flip-flop, supplied with the same clock as the predetermined clock, and capturing the output signal of the first flip-flop according to the clock;
Synchronizing circuit, characterized in that it consists of. 基準クロックに同期して、互いに（３６０／ｎ）度だけ位相がずれたｎ個のタイミング信号を発生するタイミング発生回路と、A timing generation circuit for generating n timing signals whose phases are shifted by (360 / n) degrees in synchronization with the reference clock;
前記タイミング発生回路が発生する前記ｎ個のタイミング信号の各タイミングで、基準クロックのｎ倍の周期でかつ互いに（３６０／ｎ）度だけ位相がずれたｎ個のクロックを発生するクロック発生回路と、A clock generation circuit for generating n clocks having a period n times that of a reference clock and shifted in phase by (360 / n) degrees at each timing of the n timing signals generated by the timing generation circuit; ,
少なくとも前記クロック発生回路が発生するｎ個のクロックで入力信号をそれぞれ同期化し、ｎ個の同期化信号をそれぞれ生成する同期化信号生成回路と、A synchronization signal generation circuit that synchronizes input signals with at least n clocks generated by the clock generation circuit and generates n synchronization signals;
前記同期化信号生成回路が生成するｎ個の同期化信号から、前記基準クロックの周期ごとに、前記ｎ個のタイミング信号に従って順にその１つを選択し、この選択に基づいて最終的な同期化信号を生成する選択回路と、From the n synchronization signals generated by the synchronization signal generation circuit, one of them is sequentially selected according to the n timing signals for each period of the reference clock, and final synchronization is performed based on this selection. A selection circuit for generating a signal;
を備え、With
前記同期化信号生成回路はｎ個からなり、The synchronization signal generation circuit is composed of n pieces,
それぞれが、直列に接続される第１フリップフロップ、マルチプレクサ、および第２フリップフロップからなり、Each consists of a first flip-flop, a multiplexer, and a second flip-flop connected in series,
前記第１フリップフロップは、前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込むようになっており、The first flip-flop is supplied with a predetermined clock from the clock generation circuit, and takes in the input signal according to the clock,
前記マルチプレクサは、前記第１フリップフロップの出力信号と前記第２フリップフロップの出力信号とを入力し、前記タイミング発生回路からの所定のタイミング信号で前記両出力信号を選択的に取り出すようになっており、The multiplexer receives the output signal of the first flip-flop and the output signal of the second flip-flop, and selectively takes out both output signals with a predetermined timing signal from the timing generation circuit. And
前記第２フリップフロップは、前記基準クロックが供給され、そのクロックに応じて前記マルチプレクサの出力信号を取り込むようになっていることを特徴とする同期化回路。The synchronization circuit according to claim 1, wherein the second flip-flop is supplied with the reference clock and receives an output signal of the multiplexer according to the clock. 前記クロック発生回路は、The clock generation circuit includes:
前記タイミング発生回路からのｎ個のタイミング信号をそれぞれ反転するｎ個のインバータと、N inverters for inverting each of n timing signals from the timing generation circuit;
このｎ個のインバータからの各出力信号と前記基準クロックとの論理和演算をそれぞれ行いｎ個のクロックを出力するｎ個のオア回路と、N OR circuits that perform an OR operation on each of the output signals from the n inverters and the reference clock, respectively, and output n clocks;
からなることを特徴とする請求項１または請求項２に記載の同期化回路。The synchronization circuit according to claim 1 or 2, characterized by comprising: 前記選択回路は、The selection circuit includes:
前記同期化信号生成回路からのｎ個の同期化信号と、前記タイミング発生回路からのｎ個のタイミング信号との論理積演算をそれぞれ行うｎ個のアンド回路と、N AND circuits that perform an AND operation on n synchronization signals from the synchronization signal generation circuit and n timing signals from the timing generation circuit,
このｎ個のアンド回路からの各出力信号の論理和演算を行うオア回路と、An OR circuit that performs a logical OR operation of the output signals from the n AND circuits;
このオア回路の出力信号を前記基準クロックに応じて取り込むフリップフロップとからなることを特徴とする請求項１乃至請求項３のいずれかに記載の同期化回路。4. The synchronizing circuit according to claim 1, further comprising a flip-flop that takes an output signal of the OR circuit in accordance with the reference clock. 基準クロックに同期して、その基準クロックのｎ倍の周期でかつ（３６０／ｎ）度だけ位相がずれたｎ個のクロックを発生するクロック発生回路と、A clock generation circuit for generating n clocks having a period n times that of the reference clock and shifted in phase by (360 / n) in synchronization with the reference clock;
前記クロック発生回路が発生するｎ個のクロックで入力信号をそれぞれ同期化し、ｎ個の同期化信号をそれぞれ生成する同期化信号生成回路と、A synchronization signal generation circuit that synchronizes input signals with n clocks generated by the clock generation circuit and generates n synchronization signals;
前記同期化信号生成回路が生成するｎ個の同期化信号の論理積演算を行う第１アンド回路と、A first AND circuit that performs an AND operation of n synchronization signals generated by the synchronization signal generation circuit;
前記同期化信号生成回路が生成するｎ個の同期化信号の論理和演算を行う第１オア回路と、A first OR circuit that performs an OR operation of n synchronization signals generated by the synchronization signal generation circuit;
前記第１オア回路の出力の立ち上がりを検出するとともに、前記第１アンド回路の立ち下がりを検出する入力変化検出回路と、An input change detection circuit for detecting a rising edge of the output of the first OR circuit and detecting a falling edge of the first AND circuit;
前記入力変化検出回路からの立ち上がりの検出と立ち下がりの検出とに基づいて、最終的な同期化出力信号を生成する出力生成回路と、An output generation circuit for generating a final synchronized output signal based on the detection of the rise and the detection of the fall from the input change detection circuit;
を備え、With
前記同期化信号生成回路はｎ個からなり、それぞれが、The synchronization signal generation circuit is composed of n pieces,
前記クロック発生回路から所定のクロックが供給され、そのクロックに応じて前記入力信号を取り込む第１フリップフロップと、A first flip-flop that receives a predetermined clock from the clock generation circuit and captures the input signal according to the clock;
この第１フリップフロップに直列に接続され、前記所定のクロックと同じクロックが供給され、そのクロックに応じて前記第１フリップフロップの出力信号を取り込む第２フリップフロップと、A second flip-flop connected in series to the first flip-flop, supplied with the same clock as the predetermined clock, and capturing the output signal of the first flip-flop according to the clock;
からなることを特徴とする同期化回路。A synchronization circuit comprising: 前記入力変化検出回路は、The input change detection circuit includes:
前記基準クロックに応じて前記第１アンド回路の出力信号を取り込む第３フリップフロップと、A third flip-flop that captures an output signal of the first AND circuit according to the reference clock;
前記基準クロックに応じて前記第１オア回路の出力信号を取り込む第４フリップフロップと、A fourth flip-flop that captures an output signal of the first OR circuit according to the reference clock;
前記第１アンド回路の出力信号と前記第３フリップフロップの出力信号との所定の演算を行う第１ゲート回路と、A first gate circuit that performs a predetermined operation on the output signal of the first AND circuit and the output signal of the third flip-flop;
前記第１オア回路の出力信号と前記第４フリップフロップの出力信号との所定の演算を行う第２ゲート回路と、A second gate circuit for performing a predetermined operation on the output signal of the first OR circuit and the output signal of the fourth flip-flop;
からなることを特徴とする請求項５に記載の同期化回路。The synchronization circuit according to claim 5, comprising: 前記出力生成回路は、インバータ、第２アンド回路、第２オア回路、および第５フリップフロップからなり、The output generation circuit includes an inverter, a second AND circuit, a second OR circuit, and a fifth flip-flop.
前記インバータは、前記第１ゲート回路の出力信号を反転して出力するようになっており、The inverter is configured to invert and output the output signal of the first gate circuit,
前記第２アンド回路は、前記インバータの出力信号と前記第５フリップフロップの出力信号との論理積演算を行うようになっており、The second AND circuit is configured to perform an AND operation between the output signal of the inverter and the output signal of the fifth flip-flop.
前記第２オア回路は、前記第２ゲート回路の出力信号と前記第２アンド回路の出力信号との論理和演算を行うようになっており、The second OR circuit is configured to perform an OR operation between the output signal of the second gate circuit and the output signal of the second AND circuit,
前記第５フリップフロップは、前記基準クロックに応じて前記第２オア回路の出力信号を取り込むようになっていることを特徴とする請求項５または請求項６に記載の同期化回路。7. The synchronization circuit according to claim 5, wherein the fifth flip-flop captures an output signal of the second OR circuit according to the reference clock. 8.
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