JP3458769B2 - Clock switching circuit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、特に供給される複
数の位相が異なる入力クロックの中から一つのクロック
を選択して出力クロックとして出力するクロック切替回
路に属する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock switching circuit which selects one clock from a plurality of supplied input clocks having different phases and outputs the selected clock as an output clock.

【０００２】[0002]

【従来の技術】従来、近年大容量、高速のデータ処理を
行なう装置が増えている。このような装置を実現するた
めに装置内でのＬＳＩ間データ伝送も多ビットで且つ高
速の伝送を行なう必要がある。しかし、数１００ＭＨｚ
以上の高速データ伝送を行なう場合にはデータのｐｅｒ
ｉｏｄが短い為、多ビットデータ間の遅延時間のバラツ
キの影響が大きく１相のクロックで全てのデータを確実
に取り込むことが困難になっている。2. Description of the Related Art In recent years, an increasing number of devices have been capable of high-capacity, high-speed data processing. In order to realize such a device, it is necessary to perform multi-bit and high-speed data transmission between LSIs in the device. However, several hundred MHz
When performing the above high-speed data transmission, data per
Since the iod is short, the influence of the variation in the delay time between the multi-bit data is large, and it is difficult to reliably capture all the data with the one-phase clock.

【０００３】この問題を解決するため各データビットに
対し個別にクロックの位相を調整しデータを取り込むビ
ット同期回路が提案されている。このビット同期回路の
中で、データの入力位相に合わせてクロックの位相を調
整するために、複数の入力クロックを用意し、それを切
り替えるタイプのビット同期回路が提案されている（特
開平１０−２４７９０３号公報、特開平９−６４８５８
号公報）。また、特開平４−３４２３３０号公報に示さ
れている従来のクロック切替回路には、微分回路によっ
て切替タイミングを生成する方式が提案されている。To solve this problem, a bit synchronization circuit has been proposed in which the phase of the clock is adjusted individually for each data bit and the data is fetched. Among the bit synchronization circuits, there is proposed a bit synchronization circuit of a type in which a plurality of input clocks are prepared and are switched in order to adjust the clock phase according to the data input phase. No. 247903, JP-A-9-64858.
Issue). Further, as a conventional clock switching circuit disclosed in Japanese Patent Laid-Open No. 4-342330, a method of generating switching timing by a differentiating circuit has been proposed.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。特開平１０−２４
７９０３号公報や、特開平９−６４８５８号公報に示さ
れるタイプのビット同期回路は、クロックの切替時にク
ロックにひげ（リンギング）が発生すると回路の誤動作
が発生してしまう。クロック同期方式（特開平７−１２
３０８５）のひげの出ないクロック切替回路は、２つの
クロック生成部間のクロック切替時におけるひげの発生
を抑えるものであるが、外部から供給される３つ以上の
クロック切替を行なう回路に適用する事はできない。However, the prior art has the following problems. JP-A-10-24
In the bit synchronization circuit of the type disclosed in Japanese Patent No. 7903 and Japanese Patent Laid-Open No. 9-64858, if a whisker (ringing) occurs in the clock when switching the clock, the circuit malfunctions. Clock synchronization method (Japanese Patent Laid-Open No. 7-12
The whisker-free clock switching circuit 3085) suppresses whisker generation during clock switching between two clock generation units, but is applied to a circuit for switching three or more clocks supplied from the outside. I can't do that.

【０００５】また、特開平４−３４２３３０号公報に示
されている従来の回路では、切替タイミング信号を作る
微分回路を素子遅延もしくは、データ取り込みクロック
よりさらに高速のクロックを用いて構成する必要があ
る。素子遅延を利用する方法は、素子遅延のバラツキを
考慮する必要があり動作の安定性の面で問題が残る。高
速クロックを使用する方法は、数１００ＭＨｚの高速イ
ンターフェースに適合する場合、ギガＨｚクラスのクロ
ックを用意する必要となる可能性があり実現性の面で問
題点があった。Further, in the conventional circuit disclosed in Japanese Patent Laid-Open No. 4-342330, it is necessary to configure a differentiating circuit for producing a switching timing signal by using an element delay or a clock faster than the data fetch clock. . The method of utilizing the element delay needs to consider the variation of the element delay, and thus a problem remains in terms of operation stability. The method using a high-speed clock has a problem in terms of feasibility because it may be necessary to prepare a clock of a gigahertz class when it is suitable for a high-speed interface of several 100 MHz.

【０００６】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、クロック切替時の
ひげを防止し、動作安定性の高いクロック切替回路を提
供する点にある。The present invention has been made in view of such problems, and an object thereof is to provide a clock switching circuit which prevents whiskers at the time of clock switching and has high operation stability.

【０００７】[0007]

【課題を解決するための手段】本発明は上記課題を解決
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、供給される複数の位相が異なる入力クロック
の中から一つのクロックを選択して出力クロックとして
出力するクロック切替回路であって、１つの選択信号１
ビットと、該選択信号とはレベルの異なる複数の非選択
信号数ビットにより構成されたクロック選択信号を出力
し、前記出力クロックの立ち下がりに応じて前記選択信
号と該選択信号と隣り合うどちらか一方の前記非選択信
号の一つとのレベルを入れ替え、前記レベルの入れ替わ
った非選択信号を新たな選択信号とする選択信号生成手
段と、前記クロック選択信号を入力し、前記出力クロッ
クに応じてクロック選択タイミング信号を出力するとと
もに、前記クロック選択信号に応じて前記出力クロック
の立ち上がりタイミングで、クロック選択タイミング信
号の内、非選択状態の信号を選択状態に変更し、次の出
力クロックの立ち下りタイミングで選択状態の信号を非
選択状態に変更するタイミング生成手段と、前記クロッ
ク選択タイミング信号に従って、前記入力クロックの中
から前記新たなクロック選択信号に対応する一つを選択
して前記出力クロックとして出力するクロック選択手段
とを備えることを特徴とするクロック切替回路に存す
る。請求項２記載の発明の要旨は、前記選択信号生成手
段は、外部から入力される、前記選択信号に隣り合う２
つの前記非選択信号のうち前記選択信号に対して上位ビ
ットあるいは下位ビットかを表すクロック位相変更方向
信号に応じて、該選択信号と隣り合う２つの前記非選択
信号のうち前記選択信号に対して上位ビットあるいは下
位ビットのどちらか一方を選択し、前記選択信号とレベ
ルを入れ替えることを特徴とする請求項１に記載のクロ
ック切替回路に存する。請求項３記載の発明の要旨は、
前記選択信号生成手段は、外部から入力されるクロック
変更許可信号が許可を表す状態のときのみ前記クロック
選択信号のレベルの切り替えを実行することを特徴とす
る請求項１または２に記載のクロック切替回路に存す
る。請求項４記載の発明の要旨は、前記選択信号生成手
段は、外部から入力される初期化信号に応じて前記クロ
ック選択信号の内の一つを前記選択信号に強制的に設定
することを特徴とする請求項１〜３のいずれかに記載の
クロック切替回路に存する。請求項５記載の発明の要旨
は、前記選択信号生成手段は、前記クロック選択信号の
それぞれを生成するクロック選択信号生成回路を複数備
え、前記クロック選択信号生成回路は、前記クロック変
更許可信号が許可を表す状態であれば、生成する前記ク
ロック選択信号の出力レベルを、前記出力クロックの立
ち下がりに応じて、隣り合う他のクロック選択信号生成
回路のうち前記クロック位相変更方向信号が指示する上
位または下位ビットの他のクロック選択信号を生成する
前記他のクロック選択信号生成回路の出力レベルに切り
替えて出力することを特徴とする請求項１〜４のいずれ
かに記載のクロック切替回路に存する。請求項６記載の
発明の要旨は、前記クロック選択信号生成回路は、隣り
合う前記他のクロック選択信号生成回路が生成する前記
他のクロック選択信号のうち、前記クロック位相変更方
向信号に応じて、上位ビットあるいは下位ビットの前記
他のクロック選択信号のレベルを選択して出力する論理
回路Ａと、前記クロック変更許可信号が許可を表す状態
であれば、それまでの出力レベルを前記論理回路Ａの出
力レベルに切り替えて出力する論理回路Ｂと、前記出力
クロックの立ち下がりに応じて、それまでの出力レベル
を前記論理回路Ｂの出力レベルに切り替えて前記クロッ
ク選択信号の一つとして出力する論理回路Ｃを備えるこ
とを特徴とする請求項５に記載のクロック切替回路に存
する。請求項７記載の発明の要旨は、前記論理回路Ａ
は、前記クロック位相変更方向信号がＨレベルであれ
ば、隣り合う前記他のクロック選択信号のうち上位ビッ
ト（ｎ−１）の前記他のクロック選択信号のレベルを選
択し、Ｌレベルであれば下位ビット（ｎ＋１）の前記他
のクロック選択信号のレベルを選択して出力するセレク
タであることを特徴とする請求項６に記載のクロック切
替回路に存する。請求項８記載の発明の要旨は、前記論
理回路Ｂは、前記クロック変更許可信号がＨレベルであ
れば前記論理回路Ａの出力レベルを選択し、前記クロッ
ク変更許可信号がＬレベルであれば前記論理回路Ｃの出
力レベルを選択して出力するセレクタであることを特徴
とする請求項６または７に記載のクロック切替回路に存
する。請求項９記載の発明の要旨は、前記論理回路Ｃ
は、前記出力クロックの立ち下がりに応じて、前記論理
回路Ｂの出力レベルをセットして出力する組み合わせ論
理回路であることを特徴とする請求項６〜８のいずれか
に記載のクロック切替回路に存する。請求項１０記載の
発明の要旨は、前記論理回路Ｃのひとつは、前記初期化
信号がＬレベルとなると、出力レベルが強制的に前記選
択信号のレベルにセットされるフリップフロップである
ことを特徴とする請求項６〜９のいずれかに記載のクロ
ック切替回路に存する。請求項１１記載の発明の要旨
は、前記切替タイミング生成手段は、前記クロック選択
タイミング信号のそれぞれを生成するクロック選択タイ
ミング信号生成回路を複数備え、前記クロック選択タイ
ミング信号生成回路はそれぞれ、前記クロック選択信号
のそれぞれに対応しており、前記出力クロックの立ち上
がりに応じて出力レベルをそれまで維持していた出力か
ら、それぞれが対応する前記クロック選択信号のレベル
に切り替えて出力する論理回路Ｄと、前記出力クロック
の立ち下がりに応じて出力レベルをそれまで維持してい
た出力から、前記論理回路Ｄに対応する前記クロック選
択信号のレベルに切り替えて出力する論理回路Ｅと、前
記論理回路Ｄの出力レベルと論理回路Ｅの出力レベルの
どちらか一方がＨレベルであれば、Ｈレベルを前記クロ
ック選択タイミング信号の一つとして出力する論理回路
Ｆとを備えることを特徴とする請求項１〜１０のいずれ
かに記載のクロック切替回路に存する。請求項１２記載
の発明の要旨は、論理回路Ｄはフリップフロップである
ことを特徴とする請求項１１記載のクロック切替回路に
存する。請求項１３記載の発明の要旨は、論理回路Ｅは
フリップフロップであることを特徴とする請求項１１ま
たは１２に記載のクロック切替回路に存する。請求項１
４記載の発明の要旨は、論理回路ＦはＯＲであることを
特徴とする請求項１０〜１３のいずれかに記載のクロッ
ク切替回路に存する。請求項１５記載の発明の要旨は、
前記クロック選択手段は、前記入力クロックのそれぞれ
に対応する前記クロック選択タイミング信号を監視し、
Ｈレベルである前記クロック選択タイミング信号に対応
する入力クロックを選択し、前記出力クロックとして出
力することを特徴とする請求項１〜１４のいずれかに記
載のクロック切替回路に存する。請求項１６記載の発明
の要旨は、前記クロック選択手段は、前記入力クロック
の一つと、該入力クロックに対応する前記クロック選択
タイミング信号の一つとを入力とし、入力された前記入
力クロックと前記クロック選択タイミング信号の双方が
Ｈレベルであれば、Ｈレベルを出力する複数の論理回路
Ｇと、前記複数の論理回路Ｇの全てを入力とし、そのう
ち一つでもＨレベルとなればその間Ｈレベルを出力する
論理回路Ｈとを備えることを特徴とする請求項１〜１５
のいずれかに記載のクロック切替回路に存する。請求項
１７記載の発明の要旨は、前記論理回路ＧはＡＮＤであ
ることを特徴とする請求項１６に記載のクロック切替回
路に存する。請求項１８記載の発明の要旨は、前記論理
回路ＨはＯＲであることを特徴とする請求項１６または
１７に記載のクロック切替回路に存する。請求項１９記
載の発明の要旨は、請求項１〜１８に記載のクロック切
替回路を備えるＬＳＩに存する。請求項２０記載の発明
の要旨は、請求項１〜１８に記載のクロック切替回路を
備えるＩＣに存する。請求項２１記載の発明の要旨は、
請求項１〜１８に記載のクロック切替回路を備える電気
回路基盤に存する。The present invention has the following constitution in order to solve the above problems. The gist of the invention according to claim 1 is a clock switching circuit which selects one clock from a plurality of supplied input clocks having different phases and outputs the selected clock as an output clock.
A clock selection signal composed of a plurality of bits and a plurality of bits of non-selection signals having different levels from that of the selection signal is output, and either the selection signal or the selection signal is adjacent to the selection signal in response to the fall of the output clock. One of the non-selection signals is switched in level, and the selection signal generating means for using the non-selection signal in which the levels are switched as a new selection signal, and the clock selection signal are input, and the output clock is input.
When the clock selection timing signal is output according to
According to the clock selection signal, the output clock
The clock selection timing signal
Signal in the non-selected state is changed to the selected state and the next signal is output.
The selected signal at the falling edge of the input clock.
Timing generating means for changing to a selected state and clock selecting means for selecting one of the input clocks corresponding to the new clock selection signal and outputting it as the output clock according to the clock selection timing signal The present invention resides in a clock switching circuit. The gist of the invention according to claim 2 is that the selection signal generation means is adjacent to the selection signal, which is input from the outside.
Of the two non-selection signals adjacent to the selection signal in response to a clock phase change direction signal indicating an upper bit or a lower bit of the non-selection signals of the two non-selection signals. The clock switching circuit according to claim 1, wherein either the upper bit or the lower bit is selected and the level of the selection signal is exchanged. The gist of the invention of claim 3 is
3. The clock switching according to claim 1, wherein the selection signal generating unit switches the level of the clock selection signal only when a clock change permission signal input from the outside is in a state indicating permission. Exists in the circuit. The gist of the invention according to claim 4 is that the selection signal generating means forcibly sets one of the clock selection signals as the selection signal according to an initialization signal input from the outside. The clock switching circuit according to any one of claims 1 to 3. The gist of the invention according to claim 5 is that the selection signal generation means includes a plurality of clock selection signal generation circuits that generate each of the clock selection signals, and the clock selection signal generation circuit is enabled by the clock change permission signal. In the state of expressing the clock selection signal, the output level of the clock selection signal to be generated is higher or lower than the one indicated by the clock phase change direction signal of the other adjacent clock selection signal generation circuits according to the fall of the output clock. The clock switching circuit according to any one of claims 1 to 4, wherein the clock switching circuit switches to an output level of the other clock selection signal generation circuit that generates another clock selection signal of the lower bit, and outputs the clock selection signal. The gist of the invention according to claim 6 is that the clock selection signal generation circuit is responsive to the clock phase change direction signal among the other clock selection signals generated by the other adjacent clock selection signal generation circuits. If the logic circuit A that selects and outputs the level of the other clock selection signal of the upper bit or the lower bit and the clock change permission signal indicate permission, the output level up to that time is set to the logic circuit A. A logic circuit B for switching to and outputting the output level, and a logic circuit for switching the output level up to that point to the output level of the logic circuit B and outputting it as one of the clock selection signals in response to the fall of the output clock. The clock switching circuit according to claim 5, further comprising C. The gist of the invention according to claim 7 is the logic circuit A.
If the clock phase change direction signal is at the H level, the level of the other clock selection signal of the upper bit (n-1) is selected from among the adjacent other clock selection signals, and if it is at the L level. 7. The clock switching circuit according to claim 6, wherein the selector is a selector that selects and outputs the level of the other clock selection signal of the lower bit (n + 1). The gist of the invention according to claim 8 is that the logic circuit B selects the output level of the logic circuit A when the clock change permission signal is at the H level, and the logic circuit B selects the output level when the clock change permission signal is at the L level. The clock switching circuit according to claim 6 or 7, wherein the selector is a selector that selects and outputs the output level of the logic circuit C. The gist of the invention according to claim 9 is the logic circuit C.
9. The clock switching circuit according to claim 6, wherein is a combinational logic circuit that sets and outputs the output level of the logic circuit B in response to the fall of the output clock. Exist. The gist of the invention according to claim 10 is that one of the logic circuits C is a flip-flop whose output level is forcibly set to the level of the selection signal when the initialization signal becomes L level. The clock switching circuit according to any one of claims 6 to 9. The gist of the invention according to claim 11 is that the switching timing generation means includes a plurality of clock selection timing signal generation circuits that generate each of the clock selection timing signals, and each of the clock selection timing signal generation circuits includes the clock selection timing signal generation circuit. A logic circuit D that corresponds to each of the signals and that switches from the output that has maintained the output level until then according to the rising of the output clock to the level of the corresponding clock selection signal and outputs the logic circuit D; A logic circuit E that switches the level of the output that has been maintained until then according to the fall of the output clock to the level of the clock selection signal corresponding to the logic circuit D, and the output level of the logic circuit D If either the output level of the logic circuit E or the output level of the logic circuit E is H level, H level It consists in the clock switching circuit according to claim 1, characterized in that it comprises a logic circuit F outputs as one of the clock selection timing signal. The twelfth aspect of the invention resides in the clock switching circuit according to the eleventh aspect, in which the logic circuit D is a flip-flop. The gist of the invention according to claim 13 resides in the clock switching circuit according to claim 11 or 12, wherein the logic circuit E is a flip-flop. Claim 1
A fourth aspect of the invention resides in the clock switching circuit according to any one of claims 10 to 13, wherein the logic circuit F is an OR. The gist of the invention of claim 15 is as follows.
The clock selection means monitors the clock selection timing signal corresponding to each of the input clocks,
15. The clock switching circuit according to claim 1, wherein an input clock corresponding to the clock selection timing signal at H level is selected and output as the output clock. The gist of the invention according to claim 16 is that the clock selection means receives one of the input clocks and one of the clock selection timing signals corresponding to the input clocks, and the input clocks and the clocks are input. If both of the selection timing signals are at the H level, the plurality of logic circuits G that output the H level and all of the plurality of logic circuits G are input, and if at least one of them becomes the H level, the H level is output during that time. 16. A logic circuit H for performing the same.
In the clock switching circuit described in any one of 1. The gist of the invention according to claim 17 resides in the clock switching circuit according to claim 16 characterized in that the logic circuit G is an AND. The gist of the invention according to claim 18 resides in the clock switching circuit according to claim 16 or 17, wherein the logic circuit H is an OR. The gist of the invention according to claim 19 resides in an LSI including the clock switching circuit according to claims 1 to 18. The gist of the invention according to claim 20 resides in an IC including the clock switching circuit according to claims 1 to 18. The gist of the invention of claim 21 is as follows.
An electrical circuit board comprising the clock switching circuit according to any one of claims 1 to 18.

【０００８】[0008]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。 −実施の形態１− 図１は、本発明の第１の実施の形態におけるクロック切
替回路１０の全体の構成を表す電気回路のブロック図で
ある。図１に示すように、選択信号生成回路１は、クロ
ック選択信号ＳＥＬ０〜ＳＥＬ６を出力する。クロック
選択信号ＳＥＬ０〜ＳＥＬ６は、必ず１つだけＨレベル
で、その他はＬレベルとなる。クロック選択信号ＳＥＬ
０〜ＳＥＬ６のＨレベルは、クロック位相変更方向信号
ＤＷＮとクロック変更許可信号ＥＮＢに従って一つずつ
隣のビットに移動してゆく。例えば現在クロック選択信
号ＳＥＬ３＝Ｈの時次にＨとなり得るのは、クロック選
択信号ＳＥＬ２またはクロック選択信号ＳＥＬ４とな
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. -Embodiment 1-FIG. 1 is a block diagram of an electric circuit showing an overall configuration of a clock switching circuit 10 according to a first embodiment of the present invention. As shown in FIG. 1, the selection signal generation circuit 1 outputs clock selection signals SEL0 to SEL6. Only one of the clock selection signals SEL0 to SEL6 is at H level, and the other is at L level. Clock selection signal SEL
The H level of 0 to SEL6 moves to the adjacent bit one by one according to the clock phase change direction signal DWN and the clock change permission signal ENB. For example, when the current clock selection signal SEL3 = H, the next H can be the clock selection signal SEL2 or the clock selection signal SEL4.

【０００９】切替タイミング回路２は、選択信号生成回
路１出力のクロック選択信号ＳＥＬ０〜ＳＥＬ６からク
ロックを選択するタイミングを生成し、クロック選択タ
イミング信号Ｓ０〜Ｓ６を出力する。The switching timing circuit 2 generates timing for selecting a clock from the clock selection signals SEL0 to SEL6 output from the selection signal generation circuit 1 and outputs clock selection timing signals S0 to S6.

【００１０】クロック選択タイミング信号Ｓ０〜Ｓ６
は、クロック切替時にひげが発生しないように切替タイ
ミング回路２内のフリップフロップ２０１〜２０７及
び、フリップフロップ２１１〜２１７とＯＲ論理２２１
〜２２７により生成される。また、クロック切替回路１
０は、フリップフロップ２１１〜２１７を出力クロック
ＣＯの立ち下がりタイミングで動作させるためのインバ
ータ２３１を有する。Clock selection timing signals S0 to S6
Are flip-flops 201 to 207 in the switching timing circuit 2, flip-flops 211 to 217, and an OR logic 221 so that whiskers do not occur at the time of clock switching.
~ 227. Also, the clock switching circuit 1
0 has an inverter 231 for operating the flip-flops 211 to 217 at the falling timing of the output clock CO.

【００１１】クロック選択回路３は、切替タイミング回
路２のクロック選択タイミング信号Ｓ０〜Ｓ６に従って
入力クロックＣＫ０〜ＣＫ６のクロックを選択し、出力
クロックＣＯとして出力端子に出力する。The clock selection circuit 3 selects the clocks of the input clocks CK0 to CK6 according to the clock selection timing signals S0 to S6 of the switching timing circuit 2 and outputs it as an output clock CO to the output terminal.

【００１２】図２に、図１に示した選択信号生成回路１
の電気回路図を示す。図２に示すように、選択信号生成
回路１は、リセット付きフリップフロップ１０１〜１０
３及び、同じくリセット付きフリップフロップ１０５〜
１０７と、セット付きフリップフロップ１０４、セレク
タ１１１〜１１７及び、セレクタ１２２〜１２６、ＡＮ
Ｄ１２１，１２７、ＯＲ１３１，１３２、クロックのイ
ンバータ１４１によって構成される。初期化信号ＲＳＴ
Ｂにより初期化を行なうことにより、セット付きフリッ
プフロップ１０４によりＳＥＬ３＝Ｈとなり、リセット
付きフリップフロップ１０１〜１０３，リセット付きフ
リップフロップ１０５〜１０７によりクロック選択信号
ＳＥＬ０〜ＳＥＬ２，クロック選択信号ＳＥＬ４〜ＳＥ
Ｌ６＝Ｌとなる。FIG. 2 shows the selection signal generation circuit 1 shown in FIG.
The electric circuit diagram of is shown. As shown in FIG. 2, the selection signal generation circuit 1 includes flip-flops 101-10 with reset.
3 and the flip-flop 105 with reset
107, a flip-flop 104 with a set, selectors 111 to 117, and selectors 122 to 126, AN
D121, 127, OR131, 132, and a clock inverter 141. Initialization signal RST
By initialization by B, SEL3 = H is set by the flip-flop with set 104, and flip-flops 101-103 with reset and flip-flops 105-107 with reset select signals SEL0-SEL2 and select signals SEL4-SE.
L6 = L.

【００１３】選択信号生成回路１は、クロック変更許可
信号ＥＮＢ＝ＨのときにクロックＣＬＫの立ち下がりの
タイミングでＨの信号を隣あったクロック選択信号ＳＥ
Ｌｎ±１へシフトする。シフトする方向はクロック位相
変更方向信号ＤＷＮできまる。クロック位相変更方向信
号ＤＷＮ＝Ｈの時は、クロック選択信号ＳＥＬｎからク
ロック選択信号ＳＥＬｎ−１へシフトし、ＤＷＮ＝Ｌの
時は、クロック選択信号ＳＥＬｎからクロック選択信号
ＳＥＬｎ＋１へ変化する。When the clock change enable signal ENB = H, the selection signal generation circuit 1 outputs the H signal adjacent to the clock selection signal SE at the falling timing of the clock CLK.
Shift to Ln ± 1. The direction of shifting depends on the clock phase change direction signal DWN. When the clock phase change direction signal DWN = H, the clock selection signal SELn shifts to the clock selection signal SELn−1, and when DWN = L, the clock selection signal SELn changes to the clock selection signal SELn + 1.

【００１４】図３に図１に示したクロック選択回路３の
内部回路を表す電気回路図を示す。クロック選択回路３
は、ＡＮＤ−ＯＲ３０１から構成される。出力クロック
ＣＯは、入力クロックＣＫ０〜ＣＫ６の中からクロック
選択タイミング信号Ｓ０〜Ｓ６＝Ｈによって選択され
る。FIG. 3 is an electric circuit diagram showing an internal circuit of the clock selection circuit 3 shown in FIG. Clock selection circuit 3
Is composed of AND-OR 301. The output clock CO is selected from the input clocks CK0 to CK6 by the clock selection timing signals S0 to S6 = H.

【００１５】以下に、図１に示した本実施の形態におけ
るクロック切替回路１０の動作について説明する。The operation of clock switching circuit 10 in the present embodiment shown in FIG. 1 will be described below.

【００１６】図４に示すように、入力クロックとして、
ＣＫ０からＣＫ６の７つの入力クロックをクロック位相
の順番に並べておく。本発明は、この入力クロックＣＫ
０〜ＣＫ６の中から出力クロックＣＯを選択し、出力す
るもので、現在選択しているクロックから隣のクロック
へ切替可能なクロック切替回路である。As shown in FIG. 4, as the input clock,
Seven input clocks CK0 to CK6 are arranged in the order of clock phases. The present invention uses this input clock CK
The clock switching circuit selects and outputs the output clock CO from 0 to CK6, and is a clock switching circuit capable of switching the currently selected clock to the adjacent clock.

【００１７】出力クロックＣＯとしての選択クロックを
入力クロックＣＫｎから入力クロックＣＫｎ−１へと切
り替えるときのタイミング例として、入力クロックＣＫ
３から入力クロックＣＫ２への切替例のタイミングチャ
ートを図５に示す。図５では、まず入力クロックＣＫ３
を選択クロックとして出力クロックＣＯの端子に出力し
ている。選択クロックを入力クロックＣＫ３から入力ク
ロックＣＫ２に変更する為に、クロック位相変更方向信
号ＤＷＮ＝Ｈ，クロック変更許可信号ＥＮＢ＝Ｈとする
と、タイミング２の出力クロックＣＯの立ち下がりでク
ロック選択信号ＳＥＬ３＝Ｈ→Ｌ、クロック選択信号Ｓ
ＥＬ２＝Ｌ→Ｈとなる。As an example of timing when switching the selected clock as the output clock CO from the input clock CKn to the input clock CKn-1, the input clock CK
A timing chart of an example of switching from 3 to the input clock CK2 is shown in FIG. In FIG. 5, first, the input clock CK3
Is output to the terminal of the output clock CO as the selected clock. In order to change the selected clock from the input clock CK3 to the input clock CK2, if the clock phase change direction signal DWN = H and the clock change permission signal ENB = H, the clock selection signal SEL3 = at the falling edge of the output clock CO at the timing 2 H → L, clock selection signal S
EL2 = L → H.

【００１８】次に、タイミング３の出力クロックＣＯの
立ち上がりでクロック選択信号ＳＥＬ３＝Ｌ，クロック
選択信号ＳＥＬ２＝Ｈをそれぞれフリップフロップ２０
４とフリップフロップ２０３が取り込み、クロック選択
タイミング信号Ｓ３，１＝Ｈ→Ｌ、クロック選択タイミ
ング信号Ｓ２，１＝Ｌ→Ｈとなる。また、クロック選択
タイミング信号Ｓ２，１＝Ｌ→Ｈによりクロック選択タ
イミング信号Ｓ２＝Ｌ→Ｈとなる。この状態では、クロ
ック選択タイミング信号Ｓ２＝Ｓ３＝Ｈとなり、クロッ
ク選択回路３では、入力クロックＣＫ２，入力クロック
ＣＫ３双方のクロックのＯＲ波形を出力している。Next, at the rising edge of the output clock CO at timing 3, the flip-flop 20 outputs the clock selection signal SEL3 = L and the clock selection signal SEL2 = H.
4 and the flip-flop 203 take in the clock selection timing signals S3,1 = H → L and the clock selection timing signals S2,1 = L → H. Further, the clock selection timing signal S2 = L → H by the clock selection timing signal S2, 1 = L → H. In this state, the clock selection timing signal S2 = S3 = H, and the clock selection circuit 3 outputs OR waveforms of both the input clock CK2 and the input clock CK3.

【００１９】タイミング４では、入力クロックＣＫ３の
立ち下がりによって出力クロックＣＯが立ち下がる。こ
の立ち下がりによってフリップフロップ２１４とフリッ
プフロップ２１３がそれぞれクロック選択信号ＳＥＬ３
＝Ｌとクロック選択信号ＳＥＬ２＝Ｈを取り込み、クロ
ック選択タイミング信号Ｓ３，２＝Ｈ→Ｌとクロック選
択タイミング信号Ｓ２，２＝Ｌ→Ｈとなる。また、クロ
ック選択タイミング信号Ｓ３，２＝Ｈ→Ｌによりクロッ
ク選択タイミング信号Ｓ３＝Ｈ→Ｌとなる。この状態
で、選択クロックは、入力クロックＣＫ２のみとなって
出力クロックＣＯから出力されている。At timing 4, the output clock CO falls due to the fall of the input clock CK3. This fall causes the flip-flop 214 and the flip-flop 213 to respectively select the clock selection signal SEL3.
= L and the clock selection signal SEL2 = H, and the clock selection timing signals S3, 2 = H → L and the clock selection timing signals S2, 2 = L → H. Further, the clock selection timing signal S3 = H → L by the clock selection timing signal S3, 2 = H → L. In this state, the selected clock is only the input clock CK2 and is output from the output clock CO.

【００２０】次に、出力クロックＣＯとしての選択クロ
ックを入力クロックＣＫｎから入力クロックＣＫｎ＋１
へと切り替えるときのタイミング例として入力クロック
ＣＫ３から入力クロックＣＫ４への切替例のタイミング
チャートを図６に示す。図６では、まず入力クロックＣ
Ｋ３を選択クロックとして出力クロックＣＯに出力して
いる。選択クロックを、入力クロックＣＫ３から入力ク
ロックＣＫ４に変更する為にクロック位相変更方向信号
ＤＷＮ＝Ｌ，クロック変更許可信号ＥＮＢ＝Ｈとする
と、タイミング２の出力クロックＣＯの立ち下がりでク
ロック選択信号ＳＥＬ３＝Ｈ→Ｌ、クロック選択信号Ｓ
ＥＬ４＝Ｌ→Ｈとなる。Next, the selected clock as the output clock CO is changed from the input clock CKn to the input clock CKn + 1.
FIG. 6 shows a timing chart of an example of switching from the input clock CK3 to the input clock CK4 as an example of the timing when switching to. In FIG. 6, first, the input clock C
K3 is output to the output clock CO as a selected clock. When the clock phase change direction signal DWN = L and the clock change permission signal ENB = H to change the selected clock from the input clock CK3 to the input clock CK4, the clock selection signal SEL3 = at the falling edge of the output clock CO at the timing 2 H → L, clock selection signal S
EL4 = L → H.

【００２１】次に、タイミング３の出力クロックＣＯの
立ち上がりでクロック選択信号ＳＥＬ３＝Ｌ，クロック
選択信号ＳＥＬ４＝Ｈをそれぞれフリップフロップ２０
４とフリップフロップ２０５が取り込み、Ｓ３，１＝Ｈ
→Ｌ、Ｓ４，１＝Ｌ→Ｈとなる。また、クロック選択タ
イミング信号Ｓ４，１＝Ｌ→Ｈによりクロック選択タイ
ミング信号Ｓ４＝Ｌ→Ｈとなる。この状態では、クロッ
ク選択タイミング信号Ｓ３＝Ｓ４＝Ｈとなり、クロック
選択回路３では、入力クロックＣＫ３，入力クロックＣ
Ｋ４双方のクロックのＯＲ波形を出力している。Next, at the rising edge of the output clock CO at timing 3, the flip-flop 20 outputs the clock selection signal SEL3 = L and the clock selection signal SEL4 = H.
4 and the flip-flop 205 take in, S3, 1 = H
→ L, S4,1 = L → H. Further, the clock selection timing signal S4 = L → H by the clock selection timing signal S4, 1 = L → H. In this state, the clock selection timing signal S3 = S4 = H, and in the clock selection circuit 3, the input clock CK3 and the input clock C are input.
The OR waveform of both K4 clocks is output.

【００２２】タイミング４では、入力クロックＣＫ４の
立ち下がりによって出力クロックＣＯが立ち下がる。こ
の立ち下がりによってフリップフロップ２１４とフリッ
プフロップ２１５がそれぞれクロック選択信号ＳＥＬ３
＝Ｌとクロック選択信号ＳＥＬ４＝Ｈを取り込みクロッ
ク選択タイミング信号Ｓ３，２＝Ｈ→Ｌとクロック選択
タイミング信号Ｓ４，２＝Ｌ→Ｈとなる。また、クロッ
ク選択タイミング信号Ｓ３，２＝Ｈ→Ｌによりクロック
選択タイミング信号Ｓ３＝Ｈ→Ｌとなる。この状態で、
選択信号は、入力クロックＣＫ４のみとなって出力クロ
ックＣＯから出力されている。At timing 4, the output clock CO falls due to the fall of the input clock CK4. This fall causes the flip-flop 214 and the flip-flop 215 to respectively select the clock selection signal SEL3.
= L and the clock selection signal SEL4 = H are taken in, and clock selection timing signals S3, 2 = H → L and clock selection timing signals S4, 2 = L → H. Further, the clock selection timing signal S3 = H → L by the clock selection timing signal S3, 2 = H → L. In this state,
The selection signal is output from the output clock CO only as the input clock CK4.

【００２３】実施の形態に係る名前は上記の如く構成さ
れているので、以下に掲げる効果を奏する。第１の効果
は、クロックの切替時にひげが発生しないことである。
その理由は、ＯＲ論理であるクロック選択回路３に出力
するクロック選択タイミング信号Ｓ０〜Ｓ６の切り替え
タイミングを切替対象クロックのＨレベルのタイミング
において選択信号の選択時間を重ねる様にタイミングを
生成している為である。よって、クロック切替時に出力
クロックにひげが発生しない効果を有する。Since the name according to the embodiment is configured as described above, the following effects can be obtained. The first effect is that whiskers do not occur when the clock is switched.
The reason is that the switching timing of the clock selection timing signals S0 to S6 output to the clock selection circuit 3 which is the OR logic is generated so that the selection time of the selection signal is overlapped with the H level timing of the switching target clock. Because of that. Therefore, there is an effect that whiskers do not occur in the output clock when the clock is switched.

【００２４】第２の効果は、安定した動作が可能となる
ことである。その理由は、素子遅延に頼らずクロックの
エッジタイミングを利用して切替タイミングを生成して
いる為である。よって、製造プロセス条件のバラツキ、
電圧、周囲温度等の環境条件の変動に対して安定した動
作の実現が可能となる。The second effect is that stable operation is possible. The reason is that the switching timing is generated using the edge timing of the clock without depending on the element delay. Therefore, variations in manufacturing process conditions,
It is possible to realize stable operation with respect to changes in environmental conditions such as voltage and ambient temperature.

【００２５】なお、本実施の形態においては入力クロッ
クの数を７としているが、この数は２以上であれば制限
は無い。In the present embodiment, the number of input clocks is 7, but there is no limitation as long as this number is 2 or more.

【００２６】−実施の形態２− 次に、本発明の第２の実施の形態について説明する。図
７に第２の実施の形態におけるクロック入力波形を示
す。入力クロックＣＫ０〜ＣＫ６は、クロック１周期の
時間内に全てのクロック位相を配置する。-Second Embodiment- Next, a second embodiment of the present invention will be described. FIG. 7 shows a clock input waveform according to the second embodiment. For the input clocks CK0 to CK6, all clock phases are arranged within the time of one clock cycle.

【００２７】図８に本実施の形態の選択信号生成回路１
Ａを示す。他の構成及び機能は、前述の実施の形態１に
準じるものであるので説明を省略する。本選択信号生成
回路は、リセット付きフリップフロップ１１０１〜１１
０３及びリセット付きフリップフロップ１１０５〜１１
０７と、セット付きフリップフロップ１１０４、セレク
タ１１１１〜１１１７及びセレクタ１１２１〜１１２
７、クロックのインバータ１１４１によって構成され
る。FIG. 8 shows a selection signal generation circuit 1 of this embodiment.
A is shown. Other configurations and functions are the same as those in the first embodiment described above, and therefore description thereof will be omitted. This selection signal generation circuit is composed of flip-flops 1101 to 11 with reset.
03 and flip-flops 1105 to 11 with reset
07, a flip-flop with a set 1104, selectors 1111 to 1117, and selectors 1121 to 112
7. Clock inverter 1141.

【００２８】初期化信号ＲＳＴＢにより初期化を行なう
ことにより、セット付きフリップフロップ１１０４の出
力＝Ｈ、クロック選択信号ＳＥＬ３＝Ｈとなり、リセッ
ト付きフリップフロップ１１０１〜１１０３，１１０５
〜１１０７＝Ｌ、クロック選択信号ＳＥＬ０〜ＳＥＬ
２，ＳＥＬ４〜ＳＥＬ６＝Ｌとなる。By performing initialization by the initialization signal RSTB, the output of the flip-flop with set 1104 = H, the clock selection signal SEL3 = H, and the flip-flops with reset 1101-1103, 1105.
˜1107 = L, clock selection signals SEL0 to SEL
2, SEL4 to SEL6 = L.

【００２９】第１の実施の形態との動作と異なる点は、
クロック選択信号ＳＥＬ０＝Ｈの時にクロック位相変更
方向信号ＤＷＮ＝Ｈ，クロック変更許可信号ＥＮＢ＝Ｈ
の時、第１の実施の形態においては、クロック選択信号
ＳＥＬ０＝Ｈを保持するが、本実施の形態においては、
クロック選択信号ＳＥＬ６＝Ｈとなる。また、クロック
選択信号ＳＥＬ６＝Ｈの時にクロック位相変更方向信号
ＤＷＮ＝Ｌ，クロック変更許可信号ＥＮＢ＝Ｈの時、第
１の実施の形態においては、クロック選択信号ＳＥＬ６
＝Ｈを保持するが、本実施の形態においては、クロック
選択信号ＳＥＬ０＝Ｈとなる点である。本実施の形態に
おいては入力クロックＣＫ０→ＣＫ６，入力クロックＣ
Ｋ６→ＣＫ０とクロック位相を切り替える事が可能とな
る。この為、図７のように入力クロック位相を設定する
ことによりクロック位相を巡回的に制限無く切り替える
事が可能となる効果を有する。The difference from the operation of the first embodiment is that
When the clock selection signal SEL0 = H, the clock phase change direction signal DWN = H and the clock change permission signal ENB = H
At this time, in the first embodiment, the clock selection signal SEL0 = H is held, but in the present embodiment,
The clock selection signal SEL6 = H. Further, when the clock selection signal SEL6 = H, the clock phase change direction signal DWN = L, and the clock change permission signal ENB = H, the clock selection signal SEL6 in the first embodiment.
= H is held, but the point is that the clock selection signal SEL0 = H in the present embodiment. In the present embodiment, the input clock CK0 → CK6, the input clock C
It is possible to switch the clock phase from K6 to CK0. Therefore, by setting the input clock phase as shown in FIG. 7, it is possible to cyclically switch the clock phase without limitation.

【００３０】なお、これらの実施の形態においては、本
発明はそれに限定されず、本発明を適用する上で好適な
形態に適用することができる。Note that the present invention is not limited to these embodiments, but can be applied to a suitable mode for applying the present invention.

【００３１】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。Further, the number, position, shape, etc. of the above-mentioned constituent members are not limited to those in the above-mentioned embodiment, and the number, position, shape, etc. suitable for carrying out the present invention can be adopted.

【００３２】なお、各図において、同一構成要素には同
一符号を付している。In each figure, the same components are designated by the same reference numerals.

【００３３】[0033]

【発明の効果】本発明は以上のように構成されているの
で、クロック切替時のひげを防止し、動作安定性の高い
クロック切替回路を提供できるという効果を奏する。Since the present invention is configured as described above, it is possible to prevent a whisker at the time of clock switching and provide a clock switching circuit having high operation stability.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施の形態におけるクロック切
替回路１０の全体の構成を表す電気回路図である。FIG. 1 is an electric circuit diagram showing an overall configuration of a clock switching circuit 10 according to a first embodiment of the present invention.

【図２】図１に示した選択信号生成回路１の電気回路図
である。FIG. 2 is an electric circuit diagram of a selection signal generation circuit 1 shown in FIG.

【図３】図１に示したクロック選択回路３の内部回路を
表す電気回路図である。FIG. 3 is an electric circuit diagram showing an internal circuit of a clock selection circuit 3 shown in FIG.

【図４】入力クロッＣＫ０〜ＣＫ６のタイミングチャー
トである。FIG. 4 is a timing chart of input clocks CK0 to CK6.

【図５】出力クロックＣＯを入力クロックＣＫ３から入
力クロックＣＫ２へ切替える例のタイミングチャートで
ある。FIG. 5 is a timing chart of an example in which the output clock CO is switched from the input clock CK3 to the input clock CK2.

【図６】出力クロックＣＯを入力クロックＣＫ３から入
力クロックＣＫ４へ切替える例のタイミングチャートで
ある。FIG. 6 is a timing chart of an example in which the output clock CO is switched from the input clock CK3 to the input clock CK4.

【図７】図７に第２の実施の形態におけるクロック入力
波形を示すタイミングチャートである。FIG. 7 is a timing chart showing a clock input waveform in the second embodiment.

【図８】本発明の第２の実施の形態における選択信号生
成回路１Ａの電気回路図である。FIG. 8 is an electric circuit diagram of a selection signal generation circuit 1A according to a second embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１，１Ａ 選択信号生成回路 ２ 切替タイミング回路 ３ クロック選択回路 １０ クロック切替回路 ２０１〜２０７ フリップフロップ ２１１〜２１７ フリップフロップ ２２１〜２２７ ＯＲ論理 ２３１ インバータ １０１〜１０３ リセット付きフリップフロップ １０５〜１０７ リセット付きフリップフロップ １０４ セット付きフリップフロップ １１１〜１１７ セレクタ １２２〜１２６ セレクタ １２１，１２７ ＡＮＤ １３１，１３２ ＯＲ １４１ クロックのインバータ ３０１ ＡＮＤ−ＯＲ ＣＫ０〜ＣＫ６ 入力クロック ＣＬＫ クロック ＣＯ 出力クロック Ｓ０〜Ｓ６ クロック選択タイミング信号 ＳＥＬ０〜ＳＥＬ６ クロック選択信号 ＤＷＮ クロック位相変更方向信号 ＥＮＢ クロック変更許可信号 ＲＳＴＢ 初期化信号 １１０１〜１１０３ リセット付きフリップフロップ １１０５〜１１０７ リセット付きフリップフロップ １１０４ セット付きフリップフロップ １１１１〜１１１７ セレクタ １１２１〜１１２７ セレクタ １１４１ クロックのインバータ 1,1A selection signal generation circuit 2 switching timing circuit 3 clock selection circuit 10 clock switching circuit 201-207 flip-flops 211-217 flip-flops 221-227 OR logic 231 inverter 101-103 Flip-flop with reset 105-107 Flip-flop with reset Flip-flop with 104 sets 111-117 Selector 122-126 selector 121,127 AND 131,132 OR 141 clock inverter 301 AND-OR CK0 to CK6 Input clock CLK clock CO output clock S0 to S6 Clock selection timing signal SEL0 to SEL6 Clock selection signal DWN Clock phase change direction signal ENB clock change enable signal RSTB initialization signal 1101 to 1103 flip-flop with reset 1105-1107 Flip-flop with reset 1104 Flip-flop with set 1111 to 1117 selector 1121-1127 selector 1141 clock inverter

Claims (21)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 供給される複数の位相が異なる入力クロ
ックの中から一つのクロックを選択して出力クロックと
して出力するクロック切替回路であって、 １つの選択信号１ビットと、該選択信号とはレベルの異
なる複数の非選択信号数ビットにより構成されたクロッ
ク選択信号を出力し、前記出力クロックの立ち下がりに
応じて前記選択信号と該選択信号と隣り合うどちらか一
方の前記非選択信号の一つとのレベルを入れ替え、前記
レベルの入れ替わった非選択信号を新たな選択信号とす
る選択信号生成手段と、前記クロック選択信号を入力し、前記出力クロックに応
じてクロック選択タイミング信号を出力するとともに、
前記クロック選択信号に応じて前記出力クロックの立ち
上がりタイミングで、クロック選択タイミング信号の
内、非選択状態の信号を選択状態に変更し、次の出力ク
ロックの立ち下りタイミングで選択状態の信号を非選択
状態に変更する タイミング生成手段と、 前記クロック選択タイミング信号に従って、前記入力ク
ロックの中から前記新たなクロック選択信号に対応する
一つを選択して前記出力クロックとして出力するクロッ
ク選択手段とを備えることを特徴とするクロック切替回
路。1. A clock switching circuit for selecting one clock from a plurality of supplied input clocks having different phases and outputting the selected clock as an output clock, wherein one selection signal 1 bit and the selection signal are provided. A clock selection signal composed of a plurality of bits of non-selection signals having different levels is output, and one of the non-selection signals adjacent to the selection signal and the selection signal is output in response to the fall of the output clock. Selection signal generating means for exchanging the levels of the two clocks , and selecting the non-selection signal with the changed levels as a new selection signal, and inputting the clock selection signal and responding to the output clock.
While outputting the clock selection timing signal,
The rising edge of the output clock according to the clock selection signal
At the rising timing, the clock selection timing signal
Change the signal in the non-selected state to the selected state, and
Deselect the selected signal at the lock falling timing
Timing generating means for changing to a state, and clock selecting means for selecting one of the input clocks corresponding to the new clock selection signal and outputting it as the output clock according to the clock selection timing signal. Clock switching circuit characterized by. 【請求項２】 前記選択信号生成手段は、外部から入力
される、前記選択信号に隣り合う２つの前記非選択信号
のうち前記選択信号に対して上位ビットあるいは下位ビ
ットかを表すクロック位相変更方向信号に応じて、該選
択信号と隣り合う２つの前記非選択信号のうち前記選択
信号に対して上位ビットあるいは下位ビットのどちらか
一方を選択し、前記選択信号とレベルを入れ替えること
を特徴とする請求項１に記載のクロック切替回路。2. The selection signal generating means is a clock phase changing direction that represents an upper bit or a lower bit with respect to the selection signal of the two non-selection signals adjacent to the selection signal, which is input from the outside. According to the signal, either the upper bit or the lower bit of the selection signal is selected from the two non-selection signals adjacent to the selection signal, and the level of the selection signal is exchanged. The clock switching circuit according to claim 1. 【請求項３】 前記選択信号生成手段は、外部から入力
されるクロック変更許可信号が許可を表す状態のときの
み前記クロック選択信号のレベルの切り替えを実行する
ことを特徴とする請求項１または２に記載のクロック切
替回路。3. The selection signal generating means switches the level of the clock selection signal only when a clock change permission signal input from the outside is in a state indicating permission. The clock switching circuit described in. 【請求項４】 前記選択信号生成手段は、外部から入力
される初期化信号に応じて前記クロック選択信号の内の
一つを前記選択信号に強制的に設定することを特徴とす
る請求項１〜３のいずれかに記載のクロック切替回路。4. The selection signal generating means forcibly sets one of the clock selection signals as the selection signal according to an initialization signal input from the outside. 4. The clock switching circuit according to any one of 3 to 3. 【請求項５】 前記選択信号生成手段は、前記クロック
選択信号のそれぞれを生成するクロック選択信号生成回
路を複数備え、 前記クロック選択信号生成回路は、前記クロック変更許
可信号が許可を表す状態であれば、生成する前記クロッ
ク選択信号の出力レベルを、前記出力クロックの立ち下
がりに応じて、隣り合う他のクロック選択信号生成回路
のうち前記クロック位相変更方向信号が指示する上位ま
たは下位ビットの他のクロック選択信号を生成する前記
他のクロック選択信号生成回路の出力レベルに切り替え
て出力することを特徴とする請求項１〜４のいずれかに
記載のクロック切替回路。5. The selection signal generation means includes a plurality of clock selection signal generation circuits that generate each of the clock selection signals, and the clock selection signal generation circuit may be in a state where the clock change permission signal indicates permission. For example, the output level of the clock selection signal to be generated is determined by the other of the upper or lower bits designated by the clock phase change direction signal of the other adjacent clock selection signal generation circuits according to the fall of the output clock. 5. The clock switching circuit according to claim 1, wherein the clock switching signal is switched to an output level of the other clock selection signal generating circuit that generates a clock selection signal and output. 【請求項６】 前記クロック選択信号生成回路は、 隣り合う前記他のクロック選択信号生成回路が生成する
前記他のクロック選択信号のうち、前記クロック位相変
更方向信号に応じて、上位ビットあるいは下位ビットの
前記他のクロック選択信号のレベルを選択して出力する
論理回路Ａと、 前記クロック変更許可信号が許可を表す状態であれば、
それまでの出力レベルを前記論理回路Ａの出力レベルに
切り替えて出力する論理回路Ｂと、 前記出力クロックの立ち下がりに応じて、それまでの出
力レベルを前記論理回路Ｂの出力レベルに切り替えて前
記クロック選択信号の一つとして出力する論理回路Ｃを
備えることを特徴とする請求項５に記載のクロック切替
回路。6. The clock selection signal generation circuit is configured so that among the other clock selection signals generated by the other adjacent clock selection signal generation circuits, an upper bit or a lower bit depending on the clock phase change direction signal. And a logic circuit A for selecting and outputting the level of the other clock selection signal, and the clock change permission signal indicates permission.
A logic circuit B that switches the output level up to that time to the output level of the logic circuit A and outputs the output signal, and switches the output level up to that time to the output level of the logic circuit B in response to the fall of the output clock. The clock switching circuit according to claim 5, further comprising a logic circuit C that outputs the clock selection signal as one of the clock selection signals. 【請求項７】 前記論理回路Ａは、前記クロック位相変
更方向信号がＨレベルであれば、隣り合う前記他のクロ
ック選択信号のうち上位ビット（ｎ−１）の前記他のク
ロック選択信号のレベルを選択し、Ｌレベルであれば下
位ビット（ｎ＋１）の前記他のクロック選択信号のレベ
ルを選択して出力するセレクタであることを特徴とする
請求項６に記載のクロック切替回路。7. The logic circuit A, if the clock phase change direction signal is at H level, the level of the other clock selection signal of the higher order bit (n−1) of the other adjacent clock selection signals. 7. The clock switching circuit according to claim 6, wherein the clock switching circuit is a selector for selecting and outputting the level of the other clock selection signal of the lower bit (n + 1) when L level is selected. 【請求項８】 前記論理回路Ｂは、前記クロック変更許
可信号がＨレベルであれば前記論理回路Ａの出力レベル
を選択し、前記クロック変更許可信号がＬレベルであれ
ば前記論理回路Ｃの出力レベルを選択して出力するセレ
クタであることを特徴とする請求項６または７に記載の
クロック切替回路。8. The logic circuit B selects the output level of the logic circuit A when the clock change permission signal is at H level, and the output of the logic circuit C when the clock change permission signal is at L level. 8. The clock switching circuit according to claim 6, which is a selector that selects and outputs a level. 【請求項９】 前記論理回路Ｃは、前記出力クロックの
立ち下がりに応じて、前記論理回路Ｂの出力レベルをセ
ットして出力する組み合わせ論理回路であることを特徴
とする請求項６〜８のいずれかに記載のクロック切替回
路。9. The logic circuit C is a combinational logic circuit which sets and outputs the output level of the logic circuit B in response to the fall of the output clock. The clock switching circuit according to any one. 【請求項１０】 前記論理回路Ｃのひとつは、前記初期
化信号がＬレベルとなると、出力レベルが強制的に前記
選択信号のレベルにセットされるフリップフロップであ
ることを特徴とする請求項６〜９のいずれかに記載のク
ロック切替回路。10. The one of the logic circuits C is a flip-flop whose output level is forcibly set to the level of the selection signal when the initialization signal becomes L level. 10. The clock switching circuit according to any one of 9 to 9. 【請求項１１】 前記切替タイミング生成手段は、前記
クロック選択タイミング信号のそれぞれを生成するクロ
ック選択タイミング信号生成回路を複数備え、 前記クロック選択タイミング信号生成回路はそれぞれ、
前記クロック選択信号のそれぞれに対応しており、前記
出力クロックの立ち上がりに応じて出力レベルをそれま
で維持していた出力から、それぞれが対応する前記クロ
ック選択信号のレベルに切り替えて出力する論理回路Ｄ
と、前記出力クロックの立ち下がりに応じて出力レベル
をそれまで維持していた出力から、前記論理回路Ｄに対
応する前記クロック選択信号のレベルに切り替えて出力
する論理回路Ｅと、前記論理回路Ｄの出力レベルと論理
回路Ｅの出力レベルのどちらか一方がＨレベルであれ
ば、Ｈレベルを前記クロック選択タイミング信号の一つ
として出力する論理回路Ｆとを備えることを特徴とする
請求項１〜１０のいずれかに記載のクロック切替回路。11. The switching timing generation means includes a plurality of clock selection timing signal generation circuits that generate each of the clock selection timing signals, and each of the clock selection timing signal generation circuits includes:
A logic circuit D that corresponds to each of the clock selection signals and that switches from the output that has maintained the output level until then to the corresponding level of the clock selection signal and outputs the corresponding signal.
A logic circuit E for switching the level of the output that has been maintained until then to the level of the clock selection signal corresponding to the logic circuit D and outputting according to the fall of the output clock; and the logic circuit D. 1. If either one of the output level of the logic circuit E and the output level of the logic circuit E is the H level, the logic circuit F for outputting the H level as one of the clock selection timing signals is provided. 10. The clock switching circuit according to any one of 10. 【請求項１２】 論理回路Ｄはフリップフロップである
ことを特徴とする請求項１１記載のクロック切替回路。12. The clock switching circuit according to claim 11, wherein the logic circuit D is a flip-flop. 【請求項１３】 論理回路Ｅはフリップフロップである
ことを特徴とする請求項１１または１２に記載のクロッ
ク切替回路。13. The clock switching circuit according to claim 11, wherein the logic circuit E is a flip-flop. 【請求項１４】 論理回路ＦはＯＲであることを特徴と
する請求項１０〜１３のいずれかに記載のクロック切替
回路。14. The clock switching circuit according to claim 10, wherein the logic circuit F is an OR. 【請求項１５】 前記クロック選択手段は、前記入力ク
ロックのそれぞれに対応する前記クロック選択タイミン
グ信号を監視し、Ｈレベルである前記クロック選択タイ
ミング信号に対応する入力クロックを選択し、前記出力
クロックとして出力することを特徴とする請求項１〜１
４のいずれかに記載のクロック切替回路。15. The clock selection means monitors the clock selection timing signal corresponding to each of the input clocks, selects the input clock corresponding to the clock selection timing signal at the H level, and selects the input clock as the output clock. It outputs, It is characterized by the above-mentioned.
4. The clock switching circuit according to any one of 4 above. 【請求項１６】 前記クロック選択手段は、前記入力ク
ロックの一つと、該入力クロックに対応する前記クロッ
ク選択タイミング信号の一つとを入力とし、入力された
前記入力クロックと前記クロック選択タイミング信号の
双方がＨレベルであれば、Ｈレベルを出力する複数の論
理回路Ｇと、前記複数の論理回路Ｇの全てを入力とし、
そのうち一つでもＨレベルとなればその間Ｈレベルを出
力する論理回路Ｈとを備えることを特徴とする請求項１
〜１５のいずれかに記載のクロック切替回路。16. The clock selection means receives one of the input clocks and one of the clock selection timing signals corresponding to the input clock as input, and both the input clock and the clock selection timing signal that have been input. Is H level, all of the plurality of logic circuits G outputting H level and the plurality of logic circuits G are input,
2. A logic circuit H which outputs an H level during the time when even one of them becomes an H level.
15. The clock switching circuit according to any one of 15 to 15. 【請求項１７】 前記論理回路ＧはＡＮＤであることを
特徴とする請求項１６に記載のクロック切替回路。17. The clock switching circuit according to claim 16, wherein the logic circuit G is an AND. 【請求項１８】 前記論理回路ＨはＯＲであることを特
徴とする請求項１６または１７に記載のクロック切替回
路。18. The clock switching circuit according to claim 16, wherein the logic circuit H is an OR. 【請求項１９】 請求項１〜１８に記載のクロック切替
回路を備えるＬＳＩ。19. An LSI including the clock switching circuit according to claim 1. 【請求項２０】 請求項１〜１８に記載のクロック切替
回路を備えるＩＣ。20. An IC comprising the clock switching circuit according to claim 1. 【請求項２１】 請求項１〜１８に記載のクロック切替
回路を備える電気回路基盤。21. An electric circuit board comprising the clock switching circuit according to claim 1.