JP2615040B2 - Synchronous counter - Google Patents
Synchronous counterInfo
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- JP2615040B2 JP2615040B2 JP62071503A JP7150387A JP2615040B2 JP 2615040 B2 JP2615040 B2 JP 2615040B2 JP 62071503 A JP62071503 A JP 62071503A JP 7150387 A JP7150387 A JP 7150387A JP 2615040 B2 JP2615040 B2 JP 2615040B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はカウンタさらには同期型カウンタに関し、例
えばディジタル・フェーズ・ロックド・ループ回路に適
用して有効な技術に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a counter and, more particularly, to a synchronous counter, and more particularly to a technique effective when applied to a digital phase locked loop circuit.
FM復調回路、AM検波回路、位相周波数同期化回路、又
は周波数変換回路などには周波数帰還回路としての機能
を有するディジタル・フェーズ・ロックド・ループ回路
を利用することができる。このディジタル・フェーズ・
ロックド・ループ回路は、例えば、昭和60年12月25日オ
ーム社発行の「マイクロコンピュータハンドブック」P8
0及びP81に記載されているように、位相制御カウンタの
カウント出力と入力信号との位相を位相比較回路で比較
し、その比較結果に相違がある場合には、上記位相比較
回路はその位相の違いの方向と大きさに呼応するデータ
を出力して、その位相制御カウンタの出力位相を制御す
るようになっている。For an FM demodulation circuit, an AM detection circuit, a phase frequency synchronization circuit, a frequency conversion circuit, or the like, a digital phase locked loop circuit having a function as a frequency feedback circuit can be used. This digital phase
The locked loop circuit is described in, for example, "Microcomputer Handbook" P8 published by Ohmsha on December 25, 1985.
As described in 0 and P81, the phase of the count output of the phase control counter and the phase of the input signal are compared by a phase comparison circuit, and when there is a difference in the comparison result, the phase comparison circuit Data corresponding to the direction and magnitude of the difference is output, and the output phase of the phase control counter is controlled.
ところで、ディジタル・フェーズ・ロックド・ループ
回路に適用される位相制御カウンタは、初段から最終前
段までの各フリップフロップ回路の出力情報によって入
力クロック信号に対する各段の計数動作を決定する形式
の同期型カウンタを主体とするものであるが、位相制御
の性質上、そのカウントアップ値を適宜変更して出力位
相を制御可能であることが必要とされる。Incidentally, a phase control counter applied to a digital phase locked loop circuit is a synchronous counter of a type that determines the counting operation of each stage with respect to an input clock signal based on output information of each flip-flop circuit from the first stage to the last preceding stage. However, the nature of the phase control requires that the output phase can be controlled by appropriately changing the count-up value.
このような出力位相制御方式としては、マルチプレク
サによって所望のフリップフロップ回路の出力を選択す
るようにすることができる。As such an output phase control method, a desired output of a flip-flop circuit can be selected by a multiplexer.
しかしながら、マルチプレクサによって所望のフリッ
プフロップ回路の出力を選択するように構成すると、マ
ルチプレクサによる選択動作の分だけ位相制御動作が遅
延すると共に、そのマルチプレクサによって位相制御カ
ウンタの回路規模もしくは論理構成が大型化してしまう
という問題点があった。However, when a desired output of the flip-flop circuit is selected by the multiplexer, the phase control operation is delayed by the amount of the selection operation by the multiplexer, and the circuit scale or logic configuration of the phase control counter is increased by the multiplexer. There was a problem that it would.
本発明の目的は、カウントアップ値を簡単な構成によ
って制御することができると共に、計数動作の高速化を
図ることができる同期型カウンタを提供することにあ
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a synchronous counter capable of controlling a count-up value with a simple configuration and increasing the speed of a counting operation.
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。The outline of a representative invention among the inventions disclosed in the present application will be briefly described as follows.
すなわち、２ビット構成の位相制御信号の論理組合せ
に呼応してカウントアップ値を0,＋1,＋２の３態様に制
御可能な論理回路を設け、上記位相制御信号における第
１ビット目の信号（B1）と第１フリップフロップ回路
（FF1）の出力信号とのイクスクルッシブオア論理を得
て、それを上記第１フリップフロップ回路（FF1）に出
力する第１ゲート、上記位相制御信号における第１ビッ
ト目の信号（B1）と上記第１フリップフロップ回路（FF
1）の出力信号とのアンド論理を得る第２ゲート、上記
位相制御信号における第２ビット目の信号（B2）と上記
第２ゲートの出力信号とのノア論理を得る第３ゲート、
第２フリップフロップ回路（FF2）の出力信号と上記第
３ゲートの出力信号とのイクスクルッシブノア論理を得
て、それを上記第２フリップフロップ回路（FF2）に出
力する第４ゲート、上記第２フリップフロップ回路（FF
2）の出力信号と上記第３ゲートの出力信号とのノア論
理を得る第５ゲート、上記第３フリップフロップ回路
（FF3）の出力信号と上記第５ゲートの出力信号とのイ
クスクルッシブオア論理を得て、それを上記第３フリッ
プフロップ回路（FF3）に出力する第６ゲート、上記第
２フリップフロップ回路（FF2）の出力信号と上記第３
フリップフロップ回路（FF3）の出力信号と上記第３ゲ
ートの出力信号とのノア論理を得る第７ゲートと上記第
４フリップフロップ回路（FF4）の出力信号と上記第７
ゲートの出力信号とのイクスクルッシブオア論理を得
て、それを第４フリップフロップ回路（FF4）に出力す
る第８ゲート、上記第２フリップフロップ回路の出力信
号と上記第３フリップフロップ回路（FF3）の出力信号
と上記第４フリップフロップ回路（FF4）の出力信号と
上記第３ゲートの出力信号とのノア論理を得る第９ゲー
トと、第５フリップフロップ回路（FF5）の出力信号と
上記第９ゲートの出力信号とのイクスクルッシブオア論
理を得て、それを上記第５フリップフロップ回路（FF
5）に出力する第10ゲートとを含んで、上記制御論理を
形成する。That is, a logic circuit capable of controlling the count-up value in three modes of 0, +1 and +2 is provided in response to the logical combination of the 2-bit phase control signal, and the first bit signal (B1 ) And an output signal of the first flip-flop circuit (FF1) to obtain an exclusive OR logic, and to output it to the first flip-flop circuit (FF1), a first gate, and a first bit in the phase control signal Signal (B1) and the first flip-flop circuit (FF)
A second gate for obtaining an AND logic with the output signal of 1), a third gate for obtaining a NOR logic of the signal (B2) of the second bit in the phase control signal and the output signal of the second gate,
A fourth gate for obtaining an exclusive NOR logic of the output signal of the second flip-flop circuit (FF2) and the output signal of the third gate, and outputting it to the second flip-flop circuit (FF2); 2 flip-flop circuits (FF
A fifth gate for obtaining a NOR logic of the output signal of 2) and the output signal of the third gate, and an exclusive OR logic of an output signal of the third flip-flop circuit (FF3) and an output signal of the fifth gate. And a sixth gate for outputting it to the third flip-flop circuit (FF3), an output signal of the second flip-flop circuit (FF2) and the third
A seventh gate for obtaining the NOR logic of the output signal of the flip-flop circuit (FF3) and the output signal of the third gate; the output signal of the fourth flip-flop circuit (FF4);
An eighth gate for obtaining an exclusive OR logic with the output signal of the gate and outputting it to a fourth flip-flop circuit (FF4); an output signal of the second flip-flop circuit and the third flip-flop circuit (FF3) ), The output signal of the fourth flip-flop circuit (FF4) and the output signal of the third gate to obtain the NOR logic of the output signal of the third gate, the output signal of the fifth flip-flop circuit (FF5) and the output signal of the fifth flip-flop circuit (FF5). The exclusive OR logic with the output signal of the 9th gate is obtained, and is obtained by the fifth flip-flop circuit (FF).
And the tenth gate to output the control logic to form the control logic.
上記した手段によれば、カウントアップ値を0,＋1,＋
２の３態様に制御可能な論理回路の構成、及びゲート段
数は比較的小規模に形成可能であることにより、カウン
トアップ値を制御する構成の簡素化と、計数動作の高速
化とを達成するものである。According to the above means, the count-up value is set to 0, + 1, +
Since the configuration of the logic circuit that can be controlled in two modes and the number of gate stages can be formed relatively small, simplification of the configuration for controlling the count-up value and speeding up of the counting operation are achieved. Things.
第１図は本発明に係る同期型カウンタの一実施例を示
すブロック図である。同図に示される同期型カウンタ
は、特に制限されないが、入力信号からクロック信号を
抽出するために利用されるディジタル・フェーズ・ロッ
クド・ループ（以下端にDPLLとも記す）回路の位相制御
カウンタに適用されるものである。FIG. 1 is a block diagram showing one embodiment of a synchronous counter according to the present invention. The synchronous counter shown in the figure is not particularly limited, but is applied to a phase control counter of a digital phase locked loop (hereinafter abbreviated as DPLL) circuit used for extracting a clock signal from an input signal. Is what is done.
DPLL回路は、位相制御カウンタ１の出力MSB（最上位
カウント値信号）及びCRY（計数動作のオーバーフロー
に呼応する桁上げ信号）と、エッジ検出回路２で検出さ
れた入力信号Dinのエッジ検出信号EDGとに基づいて、位
相制御カウンタ１のカウント出力と入力信号Dinにおけ
るエッジ検出位置との位相を位相比較回路３で比較し、
その比較結果に基づいて上記位相制御カウンタ１による
カウントアップ値を２ビットの位相制御信号B1及びB2で
制御して、当該位相制御カウンタ１の出力位相を制御す
る。The DPLL circuit outputs the MSB (the highest count value signal) and CRY (the carry signal corresponding to the overflow of the counting operation) of the phase control counter 1 and the edge detection signal EDG of the input signal Din detected by the edge detection circuit 2. Based on the above, the phase between the count output of the phase control counter 1 and the edge detection position in the input signal Din is compared by the phase comparison circuit 3,
Based on the comparison result, the count-up value of the phase control counter 1 is controlled by the 2-bit phase control signals B1 and B2, and the output phase of the phase control counter 1 is controlled.
上記位相制御カウンタ１は、そのカウントビット数が
切り換え設定可能とされ、特に制限されないが、プログ
ラマブルに設定可能な最大カウントビット数に呼応する
数のフリップフロップ回路を持つ同期型カウンタを主体
として、前段に出力に代えて後段の各フリップフロップ
回路に強制的にキャリーを伝達可能なカウント数制御用
ゲート手段（第２図におけるノアゲート回路NOR2及びNO
R3）を設けて成り、２ビットの選択制御信号S1及びS2に
よって、３ビット、４ビット、又は５ビットのカウンタ
として選択的に機能し得るようになっている。したがっ
て、例えば、８カウントのときは最大転送速度が3.6Mbp
s、16カウントのときは最大転送速度が1.8Mbps、32カウ
ントのときは最大転送速度が0.9Mbpsとされるような周
波数のクロック信号CLKが選択的に位相制御カウンタ１
に供給されることになる。The phase control counter 1 is configured such that the number of count bits thereof can be switched and set, and is not particularly limited, but mainly includes a synchronous counter having a number of flip-flop circuits corresponding to the maximum number of count bits that can be set programmably. The count number control gate means (NOR gate circuits NOR2 and NOR2 in FIG. 2) capable of forcibly transmitting a carry to each subsequent flip-flop circuit instead of the output.
R3), and can selectively function as a 3-bit, 4-bit, or 5-bit counter by the 2-bit selection control signals S1 and S2. Therefore, for example, at 8 counts, the maximum transfer rate is 3.6Mbp
s, a clock signal CLK having a frequency such that the maximum transfer speed is 1.8 Mbps for 16 counts and 0.9 Mbps for 32 counts is selectively applied to the phase control counter 1.
Will be supplied.
上記位相比較回路３は、位相制御カウンタ１から出力
される最上位カウント値信号MSBとエッジ検出回路２か
ら出力されるエッジ検出信号EDGとを比較して位相のず
れの方向を示す方向指示信号/Dと、位相制御カウンタ
１から出力される桁上げ信号CRYとエッジ検出信号EDGと
を比較して位相の一致を示すイネーブル信号▲▼と
を出力する。The phase comparison circuit 3 compares the most significant count value signal MSB output from the phase control counter 1 with the edge detection signal EDG output from the edge detection circuit 2 to indicate the direction of the phase shift. D and the carry signal CRY output from the phase control counter 1 are compared with the edge detection signal EDG to output an enable signal ▼ indicating phase coincidence.
第１図において４は、上記位相比較回路３で比較され
た結果に基づく位相のずれの度合いが、プログマブルに
設定されたしきい値を超えたときに位相制御カウンタ１
に対する位相制御を実施する引き込み時間制御回路であ
る。この引き込み時間制御回路４は、位相比較回路３か
ら出力される上記方向指示信号/Dのイネーブル信号▲
▼とに基づいて、位相のずれの度合いを双方向に計
数する４ビット双方向カウンタ５を備える。４ビット双
方向カウンタ５は、その１ビットが符号ビットとされ、
残り３ビットで８カウントを行い、補数表示で０を中心
に７乃至−８までの数を実質的に採り得るカウンタとさ
れる。上記方向指示信号/Dがロウレベルにされたと
き、４ビット双方向カウンタ５は実質的に１が加算さ
れ、それがハイレベルにされたときは実質的に１が減算
され、また、イネーブル信号▲▼がハイレベルにさ
れたときは４ビット双方向カウンタ５による加減算処理
が停止される。In FIG. 1, reference numeral 4 denotes a phase control counter when the degree of the phase shift based on the result of comparison by the phase comparison circuit 3 exceeds a threshold value set to be programmable.
Is a pull-in time control circuit that performs phase control on. The pull-in time control circuit 4 outputs an enable signal の of the direction indication signal / D output from the phase comparison circuit 3.
And a 4-bit bi-directional counter 5 for bi-directionally counting the degree of phase shift based on ▼. The 4-bit bidirectional counter 5 has one bit as a sign bit,
The remaining 3 bits perform 8 counts, and can be a counter capable of substantially taking numbers from 7 to -8 around 0 in complement. When the direction indication signal / D is set to the low level, the 4-bit bidirectional counter 5 substantially adds 1 and when it is set to the high level, the 4-bit bidirectional counter 5 substantially subtracts 1. When ▼ is set to the high level, the addition / subtraction processing by the 4-bit bidirectional counter 5 is stopped.
６は上記位相制御カウンタ１に対する位相制御のため
のしきい値を、上記４ビット双方向カウンタ５によるカ
ウント範囲に呼応してプログラマブルに設定可能なしき
い値設定レジスタである。７は、上記しきい値設定レジ
スタ６に設定されたしきい値Dthと上記４ビット双方向
カウンタ５のカウント出力Dcountとを比較し、その比較
結果状態に呼応した２ビットの上記位相制御信号B1及び
B2を出力する比較制御回路である。比較制御回路７によ
る比較判別は、４ビット双方向カウンタ５の出力Dcount
が＋側しきい値に一致するか（位相制御カウンタ１の位
相が入力信号Dinの位相よりも進んでいるか）、−側し
きい値に一致するか（位相制御カウンタ１の位相が入力
信号Dinの位相よりも遅れているか）、０に一致するか
（位相制御カウンタ１の位相が入力信号Dinの位相に合
っているか）の３態様とされる。尚、位相比較回路３で
位相の一致が検出されたとき、又は上記比較制御回路７
で４ビット双方向カウンタ５によるカウント値「０」が
検出されたとき、オア回路ORを介して４ビット双方向カ
ウンタ５はリセットされるようになっている。Reference numeral 6 denotes a threshold value setting register that can programmably set a threshold value for controlling the phase of the phase control counter 1 in accordance with the count range of the 4-bit bidirectional counter 5. Reference numeral 7 compares the threshold value Dth set in the threshold value setting register 6 with the count output Dcount of the 4-bit bidirectional counter 5, and outputs the 2-bit phase control signal B1 corresponding to the comparison result state. as well as
This is a comparison control circuit that outputs B2. The comparison control circuit 7 compares the output Dcount of the 4-bit bidirectional counter 5
Coincides with the positive threshold value (whether the phase of the phase control counter 1 is ahead of the phase of the input signal Din) or coincides with the negative threshold value (the phase of the phase control counter 1 is the input signal Din). 3) or coincides with 0 (whether the phase of the phase control counter 1 matches the phase of the input signal Din). When the phase comparison circuit 3 detects the coincidence of the phases, or when the comparison control circuit 7
When the count value "0" is detected by the 4-bit bidirectional counter 5, the 4-bit bidirectional counter 5 is reset via the OR circuit OR.
上記位相制御カウンタ１は、例えば第２図に示される
ように、５段のＤ型フリップフロップFF1乃至FF5を有す
るキャリー先見加算回路形式の同期型カウンタを主体と
するが、まず、カウントアップ値を上記２ビットの位相
制御信号B1及びB2で制御して、当該位相制御カウンタ１
の位相を制御可能とするために、カウントアップ値制御
用ゲート手段として、イクスクルッシブオア回路EOR1、
イクスクルッシブノア回路ENOR、ノア回路NOR1、及びア
ンド回路ANDが設けられている。更に、２ビットの選択
制御信号S1及びS2によって、位相制御カウンタ１を３ビ
ット、４ビット、又は５ビットのカウンタとして選択的
に機能し得るようにするために、前段の出力に代えて後
段の各フリップフロップ回路に強制的にキャリーを伝達
可能なカウントビット数制御用ゲート手段として、フリ
ップフロップ回路FF2の出力信号伝達経路にノア回路NOR
2が設けられると共に、フリップフロップ回路FF3の出力
信号伝達経路にノアゲート回路NOR3が設けられ、更に、
ノア回路NOR4、インバータ回路IV、及びイクスクルッシ
ブオア回路EOR2が設けられている。For example, as shown in FIG. 2, the phase control counter 1 is mainly a synchronous look-ahead circuit type counter having five stages of D-type flip-flops FF1 to FF5. The phase control counter 1 is controlled by the 2-bit phase control signals B1 and B2.
In order to be able to control the phase, the exclusive OR circuit EOR1,
An exclusive NOR circuit ENOR, a NOR circuit NOR1, and an AND circuit AND are provided. Further, in order to enable the phase control counter 1 to selectively function as a 3-bit, 4-bit, or 5-bit counter by the 2-bit selection control signals S1 and S2, the output of the preceding stage is replaced with the output of the preceding stage. As a gate means for controlling the number of count bits capable of forcibly transmitting a carry to each flip-flop circuit, a NOR circuit NOR is provided in the output signal transmission path of the flip-flop circuit FF2.
2 is provided, and a NOR gate circuit NOR3 is provided in the output signal transmission path of the flip-flop circuit FF3.
A NOR circuit NOR4, an inverter circuit IV, and an exclusive OR circuit EOR2 are provided.
位相制御カウンタ１を５ビットカウンタとしたときの
主な論理式は、位相制御信号B2＝０とB1＝０とに場合分
けすると、次式によって夫々与えられる。The main logical expressions when the phase control counter 1 is a 5-bit counter are given by the following expressions, respectively, when the phase control signals B2 = 0 and B1 = 0.
［B2＝０のとき］ ［B1＝０のとき］ 上記式からも明らかなように、位相制御カウンタ１は、
位相制御信号がB1＝B2＝０のときカウントアップ値は０
とされ（入力信号Dinの位相に対して位相制御カウンタ
１の位相が速いときの処理であり、それによって位相を
遅らせる）、また、位相制御信号がB1＝１及びB2＝０の
ときカウントアップ値は＋１とされ（入力信号Dinの位
相に対して位相制御カウンタ１の位相が合っているとき
の処理であり、通常のカウンタ動作である）、更に、位
相制御信号がB1＝０及びB2＝１のときカウントアップ値
は＋２とされる（入力信号Dinの位相に対して位相制御
カウンタ１の位相が遅いときの処理であり、それによっ
て位相を進ませる）。[When B2 = 0] [When B1 = 0] As is clear from the above equation, the phase control counter 1
The count-up value is 0 when the phase control signal is B1 = B2 = 0.
(This is processing when the phase of the phase control counter 1 is faster than the phase of the input signal Din, thereby delaying the phase). When the phase control signals are B1 = 1 and B2 = 0, the count-up value is calculated. Is set to +1 (processing when the phase of the phase control counter 1 matches the phase of the input signal Din, which is a normal counter operation), and further, when the phase control signals are B1 = 0 and B2 = 1 At this time, the count-up value is set to +2 (this is processing when the phase of the phase control counter 1 is later than the phase of the input signal Din, and the phase is advanced accordingly).
位相制御カウンタ１を３ビットカウンタとするとき
は、上記選択制御信号S1＝1,S2＝０とする。位相制御カ
ウンタ１を４ビットカウンタとするときは、上記選択制
御信号S1＝0,S2＝１とする。位相制御カウンタ１を５ビ
ットカウンタとするときは、上記選択制御信号S1＝0,S2
＝０（又はS1＝1,S2＝１）とする。When the phase control counter 1 is a 3-bit counter, the selection control signals S1 = 1 and S2 = 0. When the phase control counter 1 is a 4-bit counter, the selection control signals S1 = 0 and S2 = 1. When the phase control counter 1 is a 5-bit counter, the selection control signals S1 = 0, S2
= 0 (or S1 = 1, S2 = 1).
尚、本実施例においては、特に制限されないが、入力
信号Dinの位相に対して所定周期ずれたクロック信号と
してのストローブパルス信号STRBを抽出するため、スト
ローブパルス合成回路８が設けられている。ストローブ
パルス合成回路８の入力はフリップフロップFF4及びFF5
の入力信号とされている。In the present embodiment, although not particularly limited, a strobe pulse synthesizing circuit 8 is provided to extract a strobe pulse signal STRB as a clock signal shifted by a predetermined period from the phase of the input signal Din. The inputs of the strobe pulse synthesizing circuit 8 are flip-flops FF4 and FF5
Input signal.
次に上記実施例の動作を説明する。 Next, the operation of the above embodiment will be described.
DPLL回路において所望の位相制御の荒さもしくは位相
制御のための最大動作速度に応じて、上記選択制御信号
S1及びS2のレベルを決定する。それに応じて入力信号Di
nの周波数との関係において所定のサンプリングレート
を得るためのクロックCLK周波数を決定する。例えば、
位相制御カウンタ１を３ビットカウンタとするときは、
上記選択制御信号S1＝1,S2＝０とする。位相制御カウン
タ１を４ビットカウンタとするときは、上記選択制御信
号S1＝0,S2＝１とする。位相制御カウンタ１を５ビット
カウンタとするときは、上記選択制御信号S1＝0,S2＝０
（又はS1＝1,S2＝１）とする。そして、３ビットカウン
タのときは最大転送速度が3.6Mbps、４ビットカウンタ
のときは最大転送速度が1.8Mbps、５ビットカウンタの
ときは最大転送速度が0.9Mbpsとされるような周波数の
クロック信号CLKが選択的に位相制御カウンタ１に供給
されることになる。Depending on the desired phase control roughness or the maximum operation speed for phase control in the DPLL circuit, the selection control signal
Determine the levels of S1 and S2. The input signal Di accordingly
A clock CLK frequency for obtaining a predetermined sampling rate in relation to the frequency of n is determined. For example,
When the phase control counter 1 is a 3-bit counter,
It is assumed that the selection control signals S1 = 1 and S2 = 0. When the phase control counter 1 is a 4-bit counter, the selection control signals S1 = 0 and S2 = 1. When the phase control counter 1 is a 5-bit counter, the selection control signals S1 = 0, S2 = 0
(Or S1 = 1, S2 = 1). A clock signal CLK having a frequency such that the maximum transfer speed is 3.6 Mbps for a 3-bit counter, the maximum transfer speed is 1.8 Mbps for a 4-bit counter, and the maximum transfer speed is 0.9 Mbps for a 5-bit counter. Is selectively supplied to the phase control counter 1.
位相制御に際しての位相制御カウンタ１の動作安定性
ひいては位相制御の動作安定性の要求に応じて、しきい
値設定レジスタ６にデータを初期設定して、位相の合わ
せ込みの為の引き込み時間をプログラマブルに設定す
る。０を中心に７乃至−８までの数を実質的に採り得る
４ビット双方向カウンタ５を備える引き込み時間制御回
路４においては、そのカウント範囲でしきい値設定レジ
スタ６にデータを初期設定することができ、例えば、し
きい値を±３とするデータが初期設定される。In accordance with the operation stability of the phase control counter 1 during the phase control, and thus the demand for the operation stability of the phase control, data is initially set in the threshold setting register 6 and the pull-in time for the phase adjustment is programmable. Set to. In the pull-in time control circuit 4 including the 4-bit bi-directional counter 5 which can take a number from 7 to -8 around 0, the data is initially set in the threshold setting register 6 within the count range. For example, data with a threshold value of ± 3 is initialized.
入力信号Dinがエッジ検出回路２に供給されると、そ
れに呼応してエッジ検出信号EDGが位相比較回路３に供
給される。位相比較回路３は、位相制御カウンタ１から
出力される最上位カウント値信号MSBとエッジ検出信号E
DGのエッジ位置とを比較して位相遅い速い即ち位相のず
れの±方向を示す方向指示信号/Dと、位相制御カウン
タ１から出力される桁上げ信号CRYとエッジ検出信号EDG
におけるエッジ位置とを比較して位相の一致を示すイネ
ーブル信号▲▼とを出力する。When the input signal Din is supplied to the edge detection circuit 2, the edge detection signal EDG is supplied to the phase comparison circuit 3 in response thereto. The phase comparison circuit 3 includes the most significant count value signal MSB output from the phase control counter 1 and the edge detection signal E
A direction indicating signal / D indicating a phase slow and fast, that is, ± direction of phase shift, compared with the edge position of DG, a carry signal CRY output from the phase control counter 1 and an edge detection signal EDG
And outputs an enable signal ▼ indicating that the phases match.
４ビット双方向カウンタ５は、所定のサンプリング周
期にしたがって、上記方向指示信号/Dがロウレベルに
されたときには実質的に１を加算し、それがハイレベル
にされたときは実質的に１を減算し、また、イネーブル
信号▲▼がハイレベルにされたときは加減算処理を
停止し、その加算出力Dcountを比較制御回路７に供給す
る。比較制御回路７は、上記しきい値設定レジスタ６に
設定されたしきい値Dth（例えば±３）と加算出力Dcoun
tとを比較し、その比較結果状態に呼応した２ビットの
上記位相制御信号B1及びB2を出力する。即ち、位相制御
カウンタ１の位相が入力信号Dinの位相よりも進むこと
に呼応して、加算出力Dcountが＋値しきい値（＋３）に
一致した場合、位相制御信号はB1＝B2＝０とされ、それ
によって、そのときの位相制御カウンタ１によるカウン
トアップ値は０とされて、そのカウンタ出力の位相が１
クロック周期分遅延される。また、位相制御カウンタ１
の位相が入力信号Dinの位相よりも遅れていることに呼
応して、加算出力Dcountが−側しきい値（−３）に一致
した場合、位相制御信号はB1＝０及びB2＝１とされ、そ
れによって、そのときのカウントアップ値は＋２とされ
て、そのカウンタ出力の位相が１クロック周期分早めら
れる。また、位相制御カウンタ１の位相が入力信号Din
の位相が合っていることに呼応して、加算出力Dcountが
０にされたときは、位相制御信号はB1＝１及びB2＝０と
され、それによって、そのときのカウントアップ値は＋
１とされて、そのカウンタ出力の位相はそのままとされ
る。斯る位相制御動作によって入力信号Dinの位相に対
して位相制御カウンタ１の出力位相が合うと、４ビット
双方向カウンタ５はリセットされる。The 4-bit bidirectional counter 5 adds 1 substantially when the direction indication signal / D is set to a low level and substantially subtracts 1 when it is set to a high level according to a predetermined sampling period. When the enable signal ▼ is set to the high level, the addition / subtraction process is stopped, and the addition output Dcount is supplied to the comparison control circuit 7. The comparison control circuit 7 compares the threshold value Dth (for example, ± 3) set in the threshold value setting register 6 with the addition output Dcoun.
and outputs the 2-bit phase control signals B1 and B2 corresponding to the comparison result state. That is, in response to the fact that the phase of the phase control counter 1 is ahead of the phase of the input signal Din and the addition output Dcount matches the + value threshold value (+3), the phase control signal becomes B1 = B2 = 0. As a result, the count-up value of the phase control counter 1 at that time is set to 0, and the phase of the counter output becomes 1
Delayed by the clock period. Also, the phase control counter 1
Is delayed from the phase of the input signal Din, and the added output Dcount matches the negative threshold value (−3), the phase control signals are set to B1 = 0 and B2 = 1. Thereby, the count-up value at that time is set to +2, and the phase of the counter output is advanced by one clock cycle. The phase of the phase control counter 1 is equal to the input signal Din.
When the addition output Dcount is set to 0 in response to the phase match, the phase control signals are set to B1 = 1 and B2 = 0, whereby the count-up value at that time is +
It is set to 1 and the phase of the counter output is kept as it is. When the output phase of the phase control counter 1 matches the phase of the input signal Din by such a phase control operation, the 4-bit bidirectional counter 5 is reset.
上記実施例によれば以下の作用効果を得るものであ
る。According to the above embodiment, the following effects can be obtained.
（１）位相制御カウンタ１は、アンドゲートAND及びノ
アゲートNOR1を介して供給される２ビットの位相制御信
号B1及びB2により、カウントアップ値を、0,＋1,＋２の
３種類にしてカウンタ出力の位相制御を行うようにした
ものであり、例えば、位相制御信号がB1＝0,B2＝０のと
きは最上位カウント値信号MSB及び計数動作のオーバー
フローに呼応する桁上げ信号CRYを初期状態に維持させ
てカウントアップ値を実質的に０とし、また、位相制御
信号がB1＝1,B2＝０のときはカウントアップ値を「＋
１」として通常のカウント動作を実行させ、更に、位相
制御信号がB1＝0,B2＝１のときは初段のフリップフロッ
プFF1を強制的にカウント動作させたと同じ状態を達成
して、カウントアップ値を「＋２」とする。したがっ
て、その制御のために特別に設けるべきゲート回路をも
含め、最大ゲート段数を４段とすることができることに
よって、計数動作の高速化を達成することができると共
に、当該位相制御カウンタの構成トランジスタ数を減少
させることができることによって、位相制御カウンタ１
さらにはDPLL回路の小型化を達成することができる。(1) The phase control counter 1 sets the count-up value to three types of 0, +1 and +2 by using 2-bit phase control signals B1 and B2 supplied via an AND gate AND and a NOR gate NOR1, and outputs the counter output. The phase control is performed. For example, when the phase control signal is B1 = 0, B2 = 0, the most significant count value signal MSB and the carry signal CRY corresponding to the overflow of the counting operation are maintained in the initial state. Then, the count-up value is set to substantially 0, and when the phase control signals are B1 = 1 and B2 = 0, the count-up value is set to “+”.
1 ”to execute the normal count operation, and when the phase control signal is B1 = 0, B2 = 1, the same state as when the first-stage flip-flop FF1 is forcibly operated is achieved, and the count-up value is obtained. Is “+2”. Therefore, the maximum number of gate stages can be increased to four, including a gate circuit that should be specially provided for the control, so that the counting operation can be speeded up and the constituent transistors of the phase control counter can be realized. The ability to reduce the number allows the phase control counter 1
Further, the size of the DPLL circuit can be reduced.
（２）上記選択制御信号がS1＝1,S2＝０にされると、ノ
アゲートNOR2及びNOR3はフリップフロップ回路FF2及びF
F3から出力されるべきキャリーを強制的に出力可能な状
態に制御されることにより、位相制御カウンタ１は実質
的に３ビットカウンタとされ、また、上記選択制御信号
がS1＝0,S2＝１にされると、ノアゲートNOR3はフリップ
フロップ回路FF3から出力されるべきキャリーを強制的
に出力可能な状態に制御されることにより、位相制御カ
ウンタ１は実質的に４ビットカウンタとされ、更に、上
記選択制御信号がS1＝0,S2＝０（又はS1＝1,S2＝１）に
されると、ノアゲートNOR2及びNOR3は共にフリップフロ
ップ回路FF2及びFF3の出力に応じたレベルの出力を次の
段に伝達可能な状態に制御されることにより、位相制御
カウンタ１は５ビットカウンタとされる。したがって、
上記選択制御信号S1及びS2のレベルを選択的に決定する
ことによって、DPLL回路において所望の位相制御の荒さ
もしくは位相制御のための最大動作速度を選択的に設定
することができる。(2) When the selection control signals are set to S1 = 1 and S2 = 0, the NOR gates NOR2 and NOR3 are connected to the flip-flop circuits FF2 and FF.
By controlling the carry to be output from F3 to a forcible output state, the phase control counter 1 is substantially a 3-bit counter, and the selection control signal is S1 = 0, S2 = 1. In this case, the NOR gate NOR3 is controlled so that the carry to be output from the flip-flop circuit FF3 can be forcibly output, so that the phase control counter 1 is substantially a 4-bit counter. When the selection control signal is set to S1 = 0, S2 = 0 (or S1 = 1, S2 = 1), the NOR gates NOR2 and NOR3 both output an output having a level according to the outputs of the flip-flop circuits FF2 and FF3 to the next stage. , So that the phase control counter 1 is a 5-bit counter. Therefore,
By selectively determining the levels of the selection control signals S1 and S2, it is possible to selectively set the desired phase control roughness or the maximum operation speed for the phase control in the DPLL circuit.
（３）上記作用効果（２）より、カウントビット数の選
択に際しては、フリップフロップFF1乃至FF5の出力をマ
ルチプレクサなどによって選択する構成ではないから、
ストローブパルス合成回路８の入力信号をフリップフロ
ップFF1乃至FF5の選択状態に呼応させて特別に選択する
必要がなく、ストローブパルス合成回路８の簡素化を達
成することができる。(3) According to the above operation and effect (2), when selecting the number of count bits, the output of the flip-flops FF1 to FF5 is not selected by a multiplexer or the like.
It is not necessary to select the input signal of the strobe pulse synthesizing circuit 8 in response to the selected state of the flip-flops FF1 to FF5, and the strobe pulse synthesizing circuit 8 can be simplified.
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更することができる。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and can be variously modified without departing from the gist thereof.
例えば、上記実施例では同期型カウンタを位相制御カ
ウンタとして説明したが、本発明はそれに限定されるも
のではなく、そのカウント数は必ずしも上記実施例のよ
うに8,16,32に変更可能である必要はなく、固定的であ
ってもよく、また、それに含まれるフリップフロップ回
路はＤ型フリップフロップ回路に限定されず、Ｔ型JK型
フリップフロップ回路などに変更することができる。For example, in the above embodiment, the synchronous counter is described as a phase control counter, but the present invention is not limited to this, and the count number can be changed to 8, 16, 32 as in the above embodiment. It is not necessary and may be fixed. The flip-flop circuit included in the flip-flop circuit is not limited to the D-type flip-flop circuit, but may be changed to a T-type JK-type flip-flop circuit or the like.
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるDPLLの位相制御カ
ウンタに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、種々の同期型カウンタに
適用することができる。本発明は、少なくともカウント
アップ値を制御する条件のものに適用することができ
る。In the above description, the case where the invention made by the present inventor is mainly applied to the phase control counter of the DPLL, which is the field of application as the background, has been described, but the present invention is not limited to this, and various synchronous Applicable to type counters. The present invention can be applied to at least a condition for controlling the count-up value.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。The effects obtained by the representative inventions among the inventions disclosed in the present application will be briefly described as follows.
すなわち、前段までの各フリップフロップ回路の出力
情報によって入力クロック信号に対する計数動作を決定
する形式の同期型カウンタにおいて、カウントアップ値
を、２ビット構成の制御信号に基づいて0,＋1,＋２のよ
うに制御することにより、制御論理の最大ゲート段数が
４段で済むので、制御論理の簡素化と計数動作の高速化
とを達成することができる。That is, in a synchronous counter of the type in which the counting operation for the input clock signal is determined based on the output information of each flip-flop circuit up to the preceding stage, the count-up value is set to 0, +1 or +2 based on a 2-bit control signal. , The maximum number of gate stages of the control logic is four, so that the control logic can be simplified and the counting operation can be speeded up.
第１図は本発明に係る同期型カウンタの一実施例である
DPLLを示すブロック図、 第２図はDPLLに含まれる同期型カウンタとしての位相制
御カウンタの一例を示す論理回路図である。 １…位相制御カウンタ、２…エッジ検出回路、３…位相
比較回路、４…引き込み時間制御回路、５…４ビット双
方向カウンタ、６…しきい値設定レジスタ、７…比較制
御回路、S1及びS2…カウントビット数制御用選択制御信
号、B1及びB2…カウントアップ値制御用位相制御信号、
FF1乃至FF5…フリップフロップ回路、AND…アンド回
路、NOR1…ノア回路、EOR1…イクスクルッシブオア回
路、ENOR…イクスクルッシブノア回路、NOR2,NOR3,NOR4
…ノア回路、IV…インバータ回路、EOR…イクスクルッ
シブオア回路。FIG. 1 shows an embodiment of a synchronous counter according to the present invention.
FIG. 2 is a block diagram showing a DPLL. FIG. 2 is a logic circuit diagram showing an example of a phase control counter as a synchronous counter included in the DPLL. DESCRIPTION OF SYMBOLS 1 ... Phase control counter, 2 ... Edge detection circuit, 3 ... Phase comparison circuit, 4 ... Pull-in time control circuit, 5 ... 4-bit bidirectional counter, 6 ... Threshold setting register, 7 ... Comparison control circuit, S1 and S2 ... Selection control signals for controlling the number of count bits, B1 and B2 ... Phase control signals for controlling the count-up value,
FF1 to FF5: flip-flop circuit, AND: AND circuit, NOR1: NOR circuit, EOR1: exclusive-OR circuit, ENOR: exclusive-NOR circuit, NOR2, NOR3, NOR4
... Noah circuit, IV ... Inverter circuit, EOR ... Exclusive or circuit.
Claims (2)
して入力信号を取込むようにされた第１フリップフロッ
プ回路と、第２桁目に対応され、上記クロック信号に同
期して入力信号を取込むようにされた第２フリップフロ
ップ回路と、第３桁目に対応され、上記クロック信号に
同期して入力信号を取込むようにされた第３フリップフ
ロップ回路と、第４桁目に対応され、上記クロック信号
に同期して入力信号取込むようにされた第４フリップフ
ロップ回路と、第５桁目に対応され、上記クロック信号
に同期して入力信号を取込むようにされた第５フリップ
フロップ回路とを含み、キャリー先見加算回路形式によ
り、位相制御された信号を最上位桁に対応するフリップ
フロップ回路から出力する同期型カウンタであって、 ２ビット構成の位相制御信号の論理組合せに呼応してカ
ウントアップ値を0,＋1,＋２の３態様に制御可能な制御
論理を含み、この制御論理は、 上記位相制御信号における第１ビット目の信号と、上記
第１フリップフロップ回路の出力信号とのイクスクルッ
シブオア論理を得て、それを上記第１フリップフロップ
回路の上記入力信号として出力する第１ゲートと、 上記位相制御信号における第１ビット目の信号と、上記
第１フリップフロップ回路の出力信号とのアンド論理を
得る第２ゲートと、 上記位相制御信号における第２ビット目の信号と、上記
第２ゲートの出力信号とのノア論理を得る第３ゲート
と、 上記第２フリップフロップ回路の出力信号と、上記第３
ゲートの出力信号とのイクスクルッシブノア論理を得
て、それを上記第２フリップフロップ回路の上記入力信
号として出力する第４ゲートと、 上記第２フリップフロップ回路の出力信号と上記第３ゲ
ートの出力信号とのノア論理を得る第５ゲートと、 上記第３フリップフロップ回路の出力信号と上記第５ゲ
ートの出力信号とのイクスクルッシブオア論理を得て、
それを上記第３フリップフロップ回路の上記入力信号と
して出力する第６ゲートと、 上記第２フリップフロップ回路の出力信号と、上記第３
フリップフロップ回路の出力信号と、上記第３ゲートの
出力信号とのノア論理を得る第７ゲートと、 上記第４フリップフロップ回路の出力信号と、上記第７
ゲートの出力信号とのイクスクルッシブオア論理を得
て、それを上記第４フリップフロップ回路の上記入力信
号として出力する第８ゲートと、 上記２フリップフロップ回路の出力信号と、上記第３フ
リップフロップ回路の出力信号と、上記第４フリップフ
ロップ回路の出力信号と、上記第３ゲートの出力信号と
のノア論理を得る第９ゲートと、 上記第５フリップフロップ回路の出力信号と、上記第９
ゲートの出力信号とのイクスクルッシブオア論理を得
て、それを上記第５フリップフロップ回路の上記入力信
号として出力する第10ゲートと、 を含んで成ることを特徴とする同期型カウンタ。1. A first flip-flop circuit corresponding to a first digit and adapted to take in an input signal in synchronization with a clock signal, and a second flip-flop circuit corresponding to a second digit and synchronized with the clock signal. A second flip-flop circuit adapted to take in the input signal, a third flip-flop circuit corresponding to the third digit and adapted to take in the input signal in synchronization with the clock signal; A fourth flip-flop circuit adapted to take in an input signal in synchronization with the clock signal; and a fifth flip-flop circuit adapted to take in the input signal in synchronization with the clock signal. And a fifth flip-flop circuit for outputting a phase-controlled signal from the flip-flop circuit corresponding to the most significant digit in the form of a carry look-ahead addition circuit. The control logic includes a control logic capable of controlling the count-up value to three modes of 0, +1 and +2 in response to a logical combination of the control signals, and the control logic includes a signal of a first bit in the phase control signal, A first gate for obtaining an exclusive OR logic with the output signal of the one flip-flop circuit and outputting it as the input signal of the first flip-flop circuit; a first bit signal of the phase control signal; A second gate for obtaining an AND logic with an output signal of the first flip-flop circuit; a third gate for obtaining a NOR logic of a signal of a second bit in the phase control signal and an output signal of the second gate An output signal of the second flip-flop circuit;
A fourth gate for obtaining an exclusive NOR logic with an output signal of the gate and outputting the same as the input signal of the second flip-flop circuit; an output signal of the second flip-flop circuit and a third gate; A fifth gate for obtaining a NOR logic with an output signal; and an exclusive OR logic between an output signal of the third flip-flop circuit and an output signal of the fifth gate;
A sixth gate for outputting the same as the input signal of the third flip-flop circuit, an output signal of the second flip-flop circuit,
A seventh gate for obtaining a NOR logic of an output signal of the flip-flop circuit and an output signal of the third gate; an output signal of the fourth flip-flop circuit;
An eighth gate for obtaining an exclusive OR logic with the output signal of the gate and outputting it as the input signal of the fourth flip-flop circuit; an output signal of the second flip-flop circuit; A ninth gate for obtaining a NOR logic of an output signal of the circuit, an output signal of the fourth flip-flop circuit, and an output signal of the third gate; an output signal of the fifth flip-flop circuit;
And a tenth gate for obtaining an exclusive-OR logic with an output signal of the gate and outputting the same as the input signal of the fifth flip-flop circuit.
て、下位の桁からの桁上げ信号を桁上げ信号レベルに強
制して上位の各フリップフロップ回路に伝達すること
で、上記第１フリップフロップ回路ないし第５フリップ
フロップ回路による見かけ上の桁数を選択的に減少可能
なカウント数制御用ゲート手段を含む特許請求の範囲第
１項記載の同期型カウンタ。2. The first flip-flop circuit according to claim 1, wherein the control logic forcibly carries a carry signal from a lower digit to a carry signal level based on a selection control signal and transmits the signal to each of the upper flip-flop circuits. 2. The synchronous counter according to claim 1, further comprising count number control gate means capable of selectively reducing an apparent number of digits by a flip-flop circuit to a fifth flip-flop circuit.
Priority Applications (1)
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|---|---|---|---|
| JP62071503A JP2615040B2 (en) | 1987-03-27 | 1987-03-27 | Synchronous counter |
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Family Applications (1)
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Family Cites Families (1)
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1987
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Also Published As
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