JP2002110983A - Mosトランジスタ - Google Patents
MosトランジスタInfo
- Publication number
- JP2002110983A JP2002110983A JP2000296209A JP2000296209A JP2002110983A JP 2002110983 A JP2002110983 A JP 2002110983A JP 2000296209 A JP2000296209 A JP 2000296209A JP 2000296209 A JP2000296209 A JP 2000296209A JP 2002110983 A JP2002110983 A JP 2002110983A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- main semiconductor
- cross
- sectional
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 92
- 239000012535 impurity Substances 0.000 claims description 15
- 239000010410 layer Substances 0.000 claims 16
- 239000002344 surface layer Substances 0.000 claims 1
- 210000000746 body region Anatomy 0.000 abstract description 43
- 239000010408 film Substances 0.000 description 112
- 238000004519 manufacturing process Methods 0.000 description 51
- 239000000758 substrate Substances 0.000 description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000617550 Dictyostelium discoideum Presenilin-A Proteins 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
を提供する。 【解決手段】本発明のパワーMOSFET1は、ソース
領域36と、ドレインとなる主半導体層12との間に電
圧を印加した状態で、第1のゲート電極41に閾値電圧
以上の電圧を印加すると、トレンチ22の側面に形成さ
れた第1のゲート絶縁膜95とボディ領域32との界面
に反転層が形成され、その反転層を通って主半導体層1
2からソース領域36へと電流が流れる。かかるMOS
トランジスタ1のチャネル幅は、第1のゲート電極41
の深さに依存し、第1のゲート電極41の深さが深いほ
どチャネル幅は大きくなり、MOSトランジスタ1の導
通抵抗が小さくなる。従って、第1のゲート電極41を
深く形成すると、占有面積を大きくしなくとも導通抵抗
を小さくすることができるので、従来に比して導通抵抗
を低くすることができる。
Description
に関し、特に、電源回路等に多用されるパワーMOSF
ETに関する。
のトレンチ型パワーMOSFETを示す。図43(b)
は、図43(a)のZ−Z線断面図である。
(b)に示すように、N+型シリコン基板111上に、N-
型エピタキシャル層からなるドレイン層112と、P型
ボディ領域115とが順次形成されてなる半導体基板1
05と、複数のセル103とを有している。ここでは、
半導体基板105の表面に、矩形形状のセル103が複
数千鳥格子状に配置されている。図43(a)には、6個
のセル1031〜1036が示されており、後述するソー
ス電極膜は省略した。
すように、P型ボディ領域115に、底部がドレイン層
112まで達する断面が矩形の溝118が形成されてお
り、隣接する溝118の間の位置には、P型ボディ領域
115の表面から所定深さにP+型拡散領域124が形
成されている。P+型拡散領域124の周囲であって、
溝の開口周辺には、P型ボディ領域115の表面からド
レイン層112に達しない程度の深さまで、N+型のソ
ース領域127が形成されている。
ト絶縁膜119が形成されており、ゲート絶縁膜119
の表面には、溝118内部を充填し、その上端がソース
領域127の下端よりも上部に位置するようにポリシリ
コンゲート130が形成されている。
SG(Phoso-Silicate Glass)膜128が形成され、PS
G膜128と半導体基板105の表面とを被覆するよう
にAlからなるソース電極膜129が形成されている。
ポリシリコンゲート130とソース電極膜129とは、
PSG膜128によって電気的に絶縁されるようにされ
ている。
1では、ソース電極膜129とドレイン層112との間
に高電圧を印加した状態で、ポリシリコンゲート130
とソース電極膜129との間に閾値電圧以上の電圧を印
加すると、ポリシリコンゲート130の側面に配置され
たゲート酸化膜119とP型ボディ領域115の界面に
反転層が形成され、その反転層を通ってドレインからソ
ースへと縦方向に電流が流れる。
チャネル幅は、半導体基板表面のポリシリコンゲート1
30の幅に対応する。このため、導通抵抗を小さくする
ためチャネル幅を大きくするには、半導体基板表面での
ポリシリコンゲート130の幅を大きくしなければなら
ない。このため、導通抵抗を小さくすると、パワーMO
SFETの占有面積が大きくなってしまうという問題が
あった。
の不都合を解決するために創作されたものであり、その
目的は、従来に比して半導体基板表面での占有面積を大
きくすることなく、MOSトランジスタの導通抵抗を低
減することが可能な技術を提供することにある。
に、請求項1記載の発明は、MOSトランジスタであっ
て、第1導電型の不純物が添加された主半導体層と、前
記主半導体層に形成された有底の孔と、前記孔の少なく
とも一部の側面に形成された第1のゲート絶縁膜と、前
記孔内に配置され、前記第1のゲート絶縁膜と密着され
た第1のゲート電極と、前記第1のゲート絶縁膜に密着
配置された状態で前記主半導体層内に形成され、前記第
1導電型とは反対の導電型である第2導電型の第1、第
2の反対導電領域と、前記第1、第2の反対導電領域内
にそれぞれ形成され、前記第1のゲート絶縁膜に密着配
置された第1導電型の第1、第2のソース領域とを有
し、前記第1、第2の反対導電領域の間に位置する部分
の前記主半導体層がドレイン層にされ、前記ドレイン層
と、前記第1、第2のソース領域の間に位置する部分の
前記第1、第2の反対導電領域が、それぞれチャネル領
域にされている。請求項2記載の発明は、請求項1記載
のMOSトランジスタであって、前記第1、第2の反対
導電領域及び前記第1、第2のソース領域は、その一部
が前記主半導体層の表面側に位置し、少なくとも前記主
半導体層表面の前記第1、第2の反対導電領域上に配置
された第2のゲート絶縁膜と、前記第2のゲート絶縁膜
上に配置された第2のゲート電極とを有する。請求項3
記載の発明は、請求項1又は請求項2のいずれか1項記
載のMOSトランジスタであって、前記第1のゲート電
極は、その内部底面が前記ソース領域の底面よりも浅く
位置するように形成されている。請求項4記載の発明
は、請求項1又は請求項2のいずれか1項記載のMOS
トランジスタであって、前記第1のゲート電極は、その
内部底面が前記第1、第2の反対導電領域の底面よりも
深く位置するように構成されている。請求項5記載の発
明は、請求項1乃至請求項4のいずれか1項記載のMO
Sトランジスタであって、前記第1、第2の反対導電領
域の間に位置する前記主半導体層の表面には、第1導電
型で前記主半導体層よりも高濃度の表面高濃度層が形成
されている。請求項6記載の発明は、請求項1乃至請求
項5のいずれか1項記載のMOSトランジスタであっ
て、前記主半導体層の裏面に形成され、前記主半導体層
よりも高濃度である第1導電型の副半導体層と、前記副
半導体層の裏面に形成されたドレイン電極とを有する。
請求項7記載の発明は、請求項1乃至請求項5のいずれ
か1項記載のMOSトランジスタであって、前記主半導
体層の裏面に形成された第2導電型の副半導体層と、前
記副半導体層に電気的に接続されたコレクタ電極を有す
る。
第2のソース領域と、ドレインとなる主半導体層との間
に電圧を印加した状態で、第1のゲート電極に閾値電圧
以上の電圧を印加すると、孔の側面に形成されたゲート
絶縁膜と第1、第2のチャネル領域との界面に反転層が
形成され、その反転層を通って主半導体層から第1、第
2のソース領域へと電流が流れる。
は、第1のゲート電極の深さに依存し、第1のゲート電
極の深さが深いほどチャネル幅は大きくなり、MOSト
ランジスタの導通抵抗が小さくなる。
ことで、占有面積を大きくすることなく導通抵抗を小さ
くすることができるので、従来構造のMOSトランジス
タと同じ占有面積でも、従来に比して導通抵抗を低くす
ることができる。
て、第1、第2のチャネル領域及び第1、第2のソース
領域は、その一部が主半導体層の表面側に位置してお
り、少なくとも主半導体表面の第1、第2のチャネル領
域上に配置された第2のゲート絶縁膜と、第2のゲート
絶縁膜上に配置された第2のゲート電極とを有するよう
に構成してもよい。
2のソース領域と、ドレインとなる主半導体層との間に
電圧を印加した状態で、第1、第2のゲート電極に閾値
電圧以上の電圧を印加すると、孔の側面に形成された第
1のゲート絶縁膜と第1、第2のチャネル領域との界面
のみならず、第2のゲート絶縁膜と、主半導体層表面の
第1、第2のチャネル領域との間にも反転層が形成さ
れ、これらの反転層を通って主半導体層から第1、第2
のソース領域へと電流が流れるので、第2のゲート絶縁
膜と、主半導体層表面の第1、第2のチャネル領域との
間の反転層に流れる分だけ電流量が大きくなり、さらに
導通抵抗が小さくなる。
いて、主半導体層の裏面に第2導電型の副半導体層を形
成し、副半導体層に電気的に接続されたコレクタ電極を
有する構成のIGBT(Insulated gate bipolar transi
stor)としてもよい。
施の形態について説明する。図1、図2(a)、(b)、
(c)の符号1に、本発明の一実施形態のトレンチ型パワ
ーMOSFETを示す。図1は、本実施形態のパワーM
OSFET1の平面上の配置を説明する平面図である。
図1には、後述するソース電極膜39は図示していな
い。また、図2(a)は、図1のA−A線断面図であり、
図2(b)は、図1のB−B線断面図である。また、図2
(c)は、図1のE−E線断面図である。
示すように、N+型のシリコン基板11を有している。
シリコン基板11の表面には、N-型エピタキシャル層
からなる主半導体層12が形成されており、主半導体層
12の表面には、P型不純物からなり、その底部がシリ
コン基板11まで達しない深さのボディ領域32が複数
設けられている。このボディ領域32は、図1に示すよ
うに主半導体層12表面に帯状に配置され、それぞれが
所定間隔をおいて互いに平行になっている。主半導体層
12表面には、多数のボディ領域32が形成されている
が、図1にはその一部のみを示している。
開口を有する縦穴29が設けられている。この縦穴29
は図1に示すように、その開口の長手方向がボディ領域
32の長手方向と同じ方向になっており、その底部は、
ボディ領域32の底部にまで達しない深さになってい
る。
(b)に示すように縦穴29の内部側面には、N+型の不
純物からなるソース領域36が設けられている。このソ
ース領域36は、その底部が主半導体層12までは達し
ないように形成され、図1に示すようにボディ領域32
の表面では縦穴29の両側に帯状に配置されており、そ
の長手方向はボディ領域32の長手方向と同方向になっ
ている。
傍には、ソース領域36と接触し、P+型不純物からな
るオーミック拡散層38が設けられている。このオーミ
ック拡散層38は、ボディ領域32の表面では縦穴29
の底部で露出し、図1に示すように縦穴29に沿って帯
状に配置されている。
半導体層12が露出している。主半導体層12と、その
両側のボディ領域32には、図1に示すように、主半導
体層12の表面から伸び、両端がソース領域36の形成
位置まで達する矩形形状の開口を有するトレンチ22が
複数設けられている。
は、第1のゲート絶縁膜95が形成されている。トレン
チ22は、ポリシリコンからなる第1のゲート電極41
により充填され、その下端部がソース領域36の下端部
よりも下方に位置しており、第1のゲート電極41は、
第1のゲート絶縁膜95と接触している。
に位置する2個のボディ領域32の表面とには、帯状に
形成された第2のゲート絶縁膜15が設けられている。
第2のゲート絶縁膜15は、第1のゲート絶縁膜95の
形成工程で同時に形成され、トレンチ22の周囲の領域
で第1のゲート絶縁膜95上に配置されており、第1の
ゲート絶縁膜95とつながっている。
電極41の上には、ポリシリコンからなる第2のゲート
電極18が形成されている。この第2のゲート電極18
は、それぞれが第1のゲート電極41と接触し、第1の
ゲート電極41と電気的に接続されている。
はキャップ酸化膜19が形成されており、キャップ酸化
膜19上にはPSG膜からなる絶縁膜30が形成されて
いる。絶縁膜30の表面と縦穴29の内部には、Alか
らなるソース電極膜39が形成されている。このソース
電極膜39は、縦穴29内部の側面及び底面で、ソース
領域36及びオーミック拡散層38とそれぞれ接触して
おり、ソース領域36及びオーミック拡散層38と電気
的に接続されるとともに、絶縁膜30及びキャップ酸化
膜19によって第2のゲート電極18と電気的に絶縁さ
れている。また、シリコン基板11の裏面には、金属膜
からなるドレイン電極膜40が形成されている。
は、ソース電極膜39とドレイン電極膜40との間に高
電圧を印加した状態で、第1、第2のゲート電極41、
18とソース電極膜39との間に閾値電圧以上の電圧を
印加すると、主半導体層12はドレイン層として機能
し、主半導体層12からソース領域36へと電流が流れ
る。
ース領域36から主半導体層12へと流れるキャリアを
示す。図3(a)は、図1のA−A線断面図を示し、図3
(b)は、図1のX−X線断面図を示している。
からは離間した位置にあり、このA−A線断面において
は、第1、第2のゲート電極41、18に電圧が印加さ
れた状態では、主半導体層12及びボディ領域32の表
面を被覆する第2のゲート絶縁膜15とボディ領域32
の界面にのみ反転層が形成され、このA−A線断面にお
いては、図3(a)に示すように、キャリア881は主半
導体層12の両側に位置するソース領域36の両方か
ら、第2のゲート絶縁膜15とボディ領域32の界面を
流れて主半導体層12へと流れる。
縁膜95と非常に近接した位置にあり、このX−X線断
面では、第1、第2のゲート電極41、18に電圧が印
加された状態で、第2のゲート絶縁膜15及びボディ領
域32の界面に反転層が形成されるのみならず、第1の
ゲート電極41の側面と対向する位置に配置された第1
のゲート絶縁膜95とボディ領域32の界面にも反転層
が形成され、キャリアはこれらの反転層を流れる。この
ため、このX−X線断面において流れるキャリア882
は、図3(b)に示すように、主半導体層12の両側に位
置するソース領域36の両方から、第1のゲート絶縁膜
95及びボディ領域32の界面に沿って、主半導体層1
2へと流れる。
れた第1のゲート絶縁膜95の近傍では、第1のゲート
電極41と対向する位置の第1のゲート絶縁膜95に沿
ってキャリア882が流れるので、MOSトランジスタ
1のチャネル幅は、第1のゲート電極41の深さに依存
し、第1のゲート電極41が深く形成されれば、その分
チャネル幅が大きくなり、MOSトランジスタ1の導通
抵抗が小さくなる。
することにより、占有面積を大きくすることなく導通抵
抗を小さくすることができるので、従来構造のMOSト
ランジスタと同じ占有面積でも、従来に比してその導通
抵抗を低くすることができる。
上述した本実施形態のパワーMOSFET1の製造工程
について説明する。図4(a)〜図23(a)は、製造工程
上の図1のA−A線に対応する断面図であり、図4(b)
〜図23(b)は、同様に図1のB−B線に対応する断面
図である。また、図24〜図31は、製造工程を説明す
る平面図である。
型シリコン基板11の表面上に、厚み5〜6μmで抵抗
率が0.3Ω・cmのN-型シリコン単結晶をエピタキシャ
ル成長させ、主半導体層12を形成する(図4(a)、図
4(b))。
全表面にSiO2膜13を成膜する(図5(a)、図5(b))。
次いで、SiO2膜13の表面にCVD法でPSG膜14を
0.5μmの厚みに形成する(図6(a)、図6(b))。
部を複数有するレジスト膜(図示せず)を形成し、そのレ
ジスト膜をマスクにしてPSG膜14とSiO2膜13とを
エッチング・除去すると、PSG膜14とSiO2膜13と
に矩形の開口部が複数形成される。その開口部を図24
の符号21に示す。図24に示すように、この矩形の開
口部21は、島状に配置されており、その底部から主半
導体層12が露出している。図24のA−A線断面図、
B−B線断面図をそれぞれ図7(a)、(b)に示す。図2
4に示すA−A線は、開口部21を横切っていないの
で、図7(a)に示す断面図には、開口部21は現れてい
ない。
スクにして、主半導体層12表面を所定時間エッチング
すると、開口部21が形成された領域と同じ領域に、深
さ2〜3μmのトレンチ22が形成される(図8(a)、
図8(b))。次に、主半導体層12表面に残存するPS
G膜14及びSiO2膜13をエッチングして除去すると、
主半導体層12の全表面が露出する(図9(a)、図9
(b))。
と、トレンチ22の内部側面及び内部底面を熱酸化し、
トレンチ22の内部側面及び内部底面と、主半導体層1
2の表面とにわたって、膜厚50nmのシリコン酸化膜を
形成する。以下では、トレンチ22の内部側面及び内部
底面に形成されたシリコン酸化膜を第1のゲート絶縁膜
95と称し、主半導体層12の表面に形成されたシリコ
ン酸化膜を第2のゲート絶縁膜15と称する(図10
(a)、図10(b))。この状態の平面図を図25に示
す。図10(a)、(b)は、図25のA−A線断面図と、
B−B線断面図とにそれぞれ対応している。
ト絶縁膜95、15の表面にポリシリコン層17を堆積
させる(図11(a)、図11(b))。次いで、トレンチ2
2の形成領域のポリシリコン層17上にレジスト膜を選
択的に形成し、このレジスト膜をマスクにして、ポリシ
リコン層17をエッチングすると、ポリシリコン層17
に開口26が形成される。開口26が形成された後、レ
ジスト膜を除去する。その状態の平面図を図26に示
す。この開口26は、トレンチ22の長手方向と垂直な
方向に延伸するように複数配置され、それぞれが互いに
平行に配置されている。図26のA−A線断面図、B−
B線断面図をそれぞれ図12(a)、(b)に示す。この開
口26の底部からは、第2のゲート絶縁膜15が露出し
ている。
(a)に示すように主半導体層12の表面から露出し、残
りの大部分は、図12(b)に示すようにトレンチ22の
内部に充填される。以下で、トレンチ22の内部に充填
されたポリシリコン層を第1のゲート電極と称し、符号
41に示す。また、主半導体層12の表面から露出する
ポリシリコン層を第2のゲート電極と称し、符号18に
示す。
して、キャップ酸化膜19を成膜する(図13(a)、図
13(b))。次いで、全面にCVD法でPSG膜からな
る膜厚1μmの絶縁膜30を成膜し(図14(a)、図1
4(b))、その絶縁膜30表面に、トレンチ22が形成
されていない領域に開口部を有するレジスト膜(図示せ
ず)を形成する。
及び第2のゲート絶縁膜15をエッチングし、絶縁膜3
0に開口27を形成して、開口27底部から主半導体層
12を露出させる。この開口27は、図27に示すよう
に、図26で示した開口26とほぼ同じ領域に配置され
ている。図27のA−A線断面図、B−B線断面図をそ
れぞれ図15(a)、(b)に示す。
15をマスクにして、主半導体層12をエッチングし、
主半導体層12の表面に深さ2〜3μmの溝28を形成
する(図16(a)、図16(b))。
ら、シリコン基板11の斜め方向から、溝28の側面に
p型不純物であるボロンイオン(B+)を注入し、溝28
の側面及び底面近くの主半導体層12内にp型注入層3
1を形成する(図17(a)、図17(b))。その後基板1
1を熱処理すると、p型不純物が主半導体層12内で拡
散し、溝28の側面及び底面の主半導体層12内に、ボ
ロンを不純物とするp型のボディ領域32が形成され
る。このボディ領域32は、図28にその平面図を示す
ように、溝28の両側に、溝28と平行になるように配
置される。図28のA−A線断面図、B−B線断面図を
それぞれ図18(a)、図18(b)に示す。
ら、シリコン基板11の斜め方向から、溝28の側面に
n型不純物である砒素イオン(As+)を注入し、溝28
の全ての側面及び底面のボディ領域32内にn型注入層
34を形成する(図19(a)、図19(b))。
n型不純物が主半導体層12内で拡散し、溝28内部の
側面及び底面の主半導体層12内に、砒素を不純物とす
るn型の高濃度領域35が形成される。この高濃度領域
35は、図29にその平面図を示すように、溝28の両
側に、溝28と平行になるように配置される。図29の
A−A線断面図、B−B線断面図をそれぞれ図20
(a)、図20(b)に示す。
マスクにして、溝28の底面で露出する高濃度領域35
をエッチングして縦穴29を形成し、縦穴29の底面か
らボディ領域32の表面を露出させる。この縦穴29
は、図30にその平面図を示すように、溝28の形成領
域とほぼ同じ領域に配置されている。図30のA−A線
断面図、B−B線断面図をそれぞれ図21(a)、図21
(b)に示す。
底面にボロンイオンを注入して、p型注入層37を形成
する(図22(a)、図22(b))。その後基板11を熱処
理すると、p型不純物がボディ領域32内部で拡散し、
縦穴29の底面のボディ領域32内に、p+型不純物が
拡散されて成るオーミック拡散層38が形成される。こ
のオーミック拡散層38は、図31にその平面図を示す
ように、縦穴29の形成領域とほぼ同じ領域に形成され
る。図31のA−A線断面図、B−B線断面図をそれぞ
れ図23(a)、図23(b)に示す。
成し、パターニングして、Al薄膜からなるソース電極
膜39を形成し、蒸着法などにより金属膜からなるドレ
イン電極膜40をシリコン基板11の裏面に成膜するこ
とにより、図1、図2(a)、(b)、(c)に示したパワー
MOSFET1が形成される。
では、第1のゲート電極41が島状に配置され、オーミ
ック拡散層38が縦穴29に沿って帯状に配置されたも
のとしたが、本発明のMOSトランジスタはこれに限ら
れるものではなく、例えば図32、図33の符号71に
示すように構成してもよい。図32は、MOSトランジ
スタ71の平面図であり、図33(a)は、図32のC−
C線断面図である。また、図33(b)は図32のD−D
線断面図であり、図33(c)は、図32のF−F線断面
図である。
1のゲート電極431、432を、ボディ領域32と直交
する方向に延伸するように複数配置し、互いに隣接する
第1のゲート電極431、432の間の領域のボディ領域
32上に、オーミック拡散層が複数形成されるように構
成されている。図32のC−C線は第1のゲート電極4
31、432を横切っていないので、図33(a)にはこれ
ら第1のゲート電極431、432は示されていない。
では、第1のゲート電極41の底面が、ソース領域36
の底面よりも深く、かつボディ領域32の底面よりも浅
い位置に位置しているが、本発明のMOSトランジスタ
はこれに限られるものではなく、例えば図34の符号7
2に示すように、第1のゲート電極41の底面が、ソー
ス領域36の底面よりも浅い位置に位置していてもよ
く、また、図35の符号73に示すように、第1のゲー
ト電極41の底面が、ボディ領域32の底面よりも深い
位置に位置していてもよい。なお、図34、図35はい
ずれも図1のB−B線断面に対応する位置の断面を示し
ている。図34、図35で符号51は、第1のゲート電
極41の底面の深さを示しており、符号52は、ソース
領域36の底面の深さを示している。また、符号53
は、ボディ領域32の底面の深さを示している。
では、第2のゲート電極18は帯状に形成され、その幅
は第1のゲート電極41の幅とほぼ同じであって、第1
のゲート電極41を全部被覆するように配置されていた
が、本発明のMOSトランジスタはこれに限られるもの
ではなく、例えば図36の符号74に示すように、1本
の第1のゲート電極41上に細幅の2本の第2のゲート
電極181、182を配置し、第1のゲート電極41の一
部が第2のゲート電極181、182の間から露出するよ
うな構成としてもよい。
では、各第1のゲート電極41は、主半導体層12と、
その両側にそれぞれ位置するボディ領域32と、ボディ
領域32の外側にそれぞれ位置するソース領域36とに
亘って配置されていたが、本発明はこれに限られるもの
ではなく、例えば、図37(a)、(b)、(c)の符号75
に示すように構成してもよい。図37(a)は、MOSト
ランジスタ75の平面図を示しており、図37(b)は、
同図(a)のI−I線断面図であり、図37(c)は、同図
(a)のJ−J線断面図である。このMOSトランジスタ
75は、
離し、分離した第1のゲート電極のそれぞれを被覆する
ように、第2のゲート電極が配置されている。図37の
符号451、452及び453、454に、それぞれ分離さ
れた第1のゲート電極を示し、符号181、182に、第
1のゲート電極451、453と、第1のゲート電極45
2、454とをそれぞれ被覆する第2のゲート電極を示
す。
では、オーミック拡散層38は、図2(a)、(b)に示す
ように、縦穴29の底部に配置されていたが、本発明の
MOSトランジスタ1はこれに限られるものではなく、
例えば図38(a)、(b)、(c)の符号76に示すように
構成してもよい。図38(a)は、MOSトランジスタ7
6の平面図を示し、同図(b)は同図(a)のK−K線断面
図を示しており、同図(c)は同図(a)のL−L線断面図
を示している。このMOSトランジスタ76は、オーミ
ック拡散層381〜386が、縦穴29の開口付近のソー
ス領域36の表面に配置されるように構成されている。
では、縦穴を形成してその側面にソース領域を形成して
いたが、本発明はこれに限られるものではなく、図39
(a)、(b)、(c)の符号77に示すように構成してもよ
い。図39(a)は、MOSトランジスタ77の平面図を
示し、同図(b)は同図(a)のM−M線断面図を示してお
り、同図(c)は同図(a)のN−N線断面図を示してい
る。このMOSトランジスタ77は、縦穴が形成されて
おらず、ボディ領域32の表面に不純物拡散でソース領
域36が形成されている。
では、基板表面において互いに隣接するボディ領域32
の間では、主半導体層12が露出していたが、本発明は
これに限られるものではなく、例えば図40(a)、
(b)、(c)の符号78に示すように構成してもよい。図
40(a)はMOSトランジスタ78の平面図を示し、同
図(b)は同図(a)のO−O線断面図を示しており、同図
(c)は同図(a)のP−P線断面図を示している。このM
OSトランジスタ78は、互いに隣接するボディ領域3
2の間に、n型の不純物からなるn型高濃度領域61が
配置されるように構成されている。
1では、N+型のシリコン基板11を用いたが、本発明
はこれに限られるものではなく、例えば、図41の符号
79に示すように構成してもよい。図41(a)はMOS
トランジスタ79の平面図を示し、同図(b)は同図(a)
のQ−Q線断面図を示しており、同図(c)は同図(a)の
R−R線断面図を示している。このMOSトランジスタ
79は、図1のMOSトランジスタ1のN+型のシリコ
ン基板に代えてp型のシリコン基板91を用い、その裏
面にコレクタ電極98が形成されており、IGBTを構
成している。
に示すように、図1、図2で示したMOSトランジスタ
1において、シリコン基板11を用いずに、主半導体層
12の裏面に、直接主半導体層12とショットキーコン
タクトをとる電極膜80が配置された構造のショットキ
ーバリア型IGBTを構成してもよい。図42(a)、
(b)、(c)は、それぞれ図1のA−A線、B−B線、E
−E線断面に対応する断面図である。このショットキー
バリア型IGBT81は、ソース領域36、電極膜8
0、第1、第2のゲート電極41、18がそれぞれエミ
ッタ、コレクタ、ゲートとして動作する。
型を第1導電型とし、P型を第2導電型としているが、
本発明はこれに限らず、P型を第1導電型とし、N型を
第2導電型としてもよい。さらに、絶縁膜30としてP
SG膜を用いているが、本発明の絶縁膜はこれに限られ
るものではなく、例えばシリコン窒化膜を用いてもよ
い。
いているが、本発明はこれに限らず、例えば銅膜などを
用いてもよい。さらに、ドレイン層12をエピタキシャ
ル成長で形成しているが、本発明のドレイン層12の形
成方法はこれに限らず、表面拡散で形成してもよい。
基板としてシリコン基板を用いているが、本発明の半導
体基板はこれに限らず、例えばSiC等の基板に適用し
てもよい。
15としてシリコン酸化膜を用いたが、本発明の第1、
第2のゲート絶縁膜95、15はこれに限らず、例えば
シリコン窒化膜を用いてもよいし、シリコン酸化膜とシ
リコン窒化膜との複合膜を用いてもよい。
をポリシリコンゲートで構成しているが、本発明の第
1、第2のゲート電極41、18はこれに限らず、例え
ばメタルゲートで構成してもよい。
さくなる。
明する平面図
Tに流れる電流の状態を説明する第1の断面図 (b):本発明の一実施形態のパワーMOSFETに流れ
る電流の状態を説明する第2の断面図
態のパワーMOSFETの製造工程を説明する第1の断
面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第1の断面図
態のパワーMOSFETの製造工程を説明する第2の断
面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第2の断面図
態のパワーMOSFETの製造工程を説明する第3の断
面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第3の断面図
態のパワーMOSFETの製造工程を説明する第4の断
面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第4の断面図
態のパワーMOSFETの製造工程を説明する第5の断
面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第5の断面図
態のパワーMOSFETの製造工程を説明する第6の断
面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第6の断面図
形態のパワーMOSFETの製造工程を説明する第7の
断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第7の断面図
形態のパワーMOSFETの製造工程を説明する第8の
断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第8の断面図
形態のパワーMOSFETの製造工程を説明する第9の
断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第9の断面図
形態のパワーMOSFETの製造工程を説明する第10
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第10の断面図
形態のパワーMOSFETの製造工程を説明する第11
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第11の断面図
形態のパワーMOSFETの製造工程を説明する第12
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第12の断面図
形態のパワーMOSFETの製造工程を説明する第13
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第13の断面図
形態のパワーMOSFETの製造工程を説明する第14
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第14の断面図
形態のパワーMOSFETの製造工程を説明する第15
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第15の断面図
形態のパワーMOSFETの製造工程を説明する第16
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第16の断面図
形態のパワーMOSFETの製造工程を説明する第17
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第17の断面図
形態のパワーMOSFETの製造工程を説明する第18
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第18の断面図
形態のパワーMOSFETの製造工程を説明する第19
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第19の断面図
形態のパワーMOSFETの製造工程を説明する第20
の断面図 (b):図1のB−B線断面に対応する本実施形態のパワ
ーMOSFETの製造工程を説明する第20の断面図
を説明する第1の平面図
を説明する第2の平面図
を説明する第3の平面図
を説明する第4の平面図
を説明する第5の平面図
を説明する第6の平面図
を説明する第7の平面図
を説明する第8の平面図
おいて、オーミック拡散層が分離された構造を説明する
平面図
おいて、第1のゲート電極が浅く形成された構造を説明
する断面図
おいて、第1のゲート電極が深く形成された構造を説明
する断面図
ETにおいて、第2のゲート電極が分離された構造を説
明する平面図 (b):図36(a)のG−G線断面図 (c):図36(a)のH−H線断面図
ETにおいて、第1及び第2のゲート電極が分離された
構造を説明する平面図 (b):図37(a)のI−I線断面図 (c):図37(a)のJ−J線断面図
ETにおいて、オーミック拡散層がソース領域の上部に
設けられた構造を説明する平面図 (b):図38(a)のK−K線断面図 (c):図38(a)のL−L線断面図
ETにおいて、ソース領域が拡散で形成された構造を説
明する平面図 (b):図39(a)のM−M線断面図 (c):図39(a)のN−N線断面図
ETにおいて、主半導体層の表面に高濃度領域が設けら
れた構造を説明する平面図 (b):図38(a)のO−O線断面図 (c):図38(a)のP−P線断面図
ETにおいて、IGBT構造の素子を説明する平面図 (b):図38(a)のQ−Q線断面図 (c):図38(a)のR−R線断面図
ETにおいて、ショットキーバリア型IGBT構造の素
子を説明する第1の断面図 (b):本発明の一実施形態のパワーMOSFETにおい
て、ショットキーバリア型IGBT構造の素子を説明す
る第2の断面図 (c):本発明の一実施形態のパワーMOSFETにおい
て、ショットキーバリア型IGBT構造の素子を説明す
る第3の断面図
平面図 (b):従来のパワーMOSFETを説明する断面図
……パワーMOSFET(MOSトランジスタ) 11
……シリコン基板 12……主半導体層 15……第2のゲート絶縁膜 18……第2のゲート
電極 32……ボディ領域(反対導電領域) 36…
…ソース領域 40……ドレイン電極膜 41……
第1のゲート電極 95……第1のゲート絶縁膜
Claims (7)
- 【請求項1】第1導電型の不純物が添加された主半導体
層と、 前記主半導体層に形成された有底の孔と、 前記孔の少なくとも一部の側面に形成された第1のゲー
ト絶縁膜と、 前記孔内に配置され、前記第1のゲート絶縁膜と密着さ
れた第1のゲート電極と、 前記第1のゲート絶縁膜に密着配置された状態で前記主
半導体層内に形成され、前記第1導電型とは反対の導電
型である第2導電型の第1、第2の反対導電領域と、 前記第1、第2の反対導電領域内にそれぞれ形成され、
前記第1のゲート絶縁膜に密着配置された第1導電型の
第1、第2のソース領域とを有し、 前記第1、第2の反対導電領域の間に位置する部分の前
記主半導体層がドレイン層にされ、 前記ドレイン層と、前記第1、第2のソース領域の間に
位置する部分の前記第1、第2の反対導電領域が、それ
ぞれチャネル領域にされたMOSトランジスタ。 - 【請求項2】前記第1、第2の反対導電領域及び前記第
1、第2のソース領域は、その一部が前記主半導体層の
表面側に位置し、 少なくとも前記主半導体層表面の前記第1、第2の反対
導電領域上に配置された第2のゲート絶縁膜と、 前記第2のゲート絶縁膜上に配置された第2のゲート電
極とを有する請求項1記載のMOSトランジスタ。 - 【請求項3】前記第1のゲート電極は、その内部底面が
前記ソース領域の底面よりも浅く位置するように形成さ
れた請求項1又は請求項2のいずれか1項記載のMOS
トランジスタ。 - 【請求項4】前記第1のゲート電極は、その内部底面が
前記第1、第2の反対導電領域の底面よりも深く位置す
るように構成された請求項1又は請求項2のいずれか1
項記載のMOSトランジスタ。 - 【請求項5】前記第1、第2の反対導電領域の間に位置
する前記主半導体層の表面には、第1導電型で前記主半
導体層よりも高濃度の表面高濃度層が形成された請求項
1乃至請求項4のいずれか1項記載のMOSトランジス
タ。 - 【請求項6】前記主半導体層の裏面に形成され、前記主
半導体層よりも高濃度である第1導電型の副半導体層
と、 前記副半導体層の裏面に形成されたドレイン電極とを有
する請求項1乃至請求項5のいずれか1項記載のMOS
トランジスタ。 - 【請求項7】前記主半導体層の裏面に形成された第2導
電型の副半導体層と、 前記副半導体層に電気的に接続されたコレクタ電極を有
する請求項1乃至請求項5のいずれか1項記載のMOS
トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000296209A JP4870865B2 (ja) | 2000-09-28 | 2000-09-28 | Mosトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000296209A JP4870865B2 (ja) | 2000-09-28 | 2000-09-28 | Mosトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002110983A true JP2002110983A (ja) | 2002-04-12 |
JP4870865B2 JP4870865B2 (ja) | 2012-02-08 |
Family
ID=18778515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000296209A Expired - Fee Related JP4870865B2 (ja) | 2000-09-28 | 2000-09-28 | Mosトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4870865B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011027540A1 (ja) * | 2009-09-02 | 2011-03-10 | パナソニック株式会社 | 半導体素子およびその製造方法 |
JP2013084990A (ja) * | 2013-01-11 | 2013-05-09 | Toshiba Corp | 半導体装置の製造方法 |
JP2013172111A (ja) * | 2012-02-23 | 2013-09-02 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置およびその製造方法 |
WO2016116998A1 (ja) * | 2015-01-19 | 2016-07-28 | 株式会社日立製作所 | 半導体装置及びその製造方法、電力変換装置、3相モータシステム、自動車、並びに鉄道車両 |
JP2019503591A (ja) * | 2016-02-02 | 2019-02-07 | アーベーベー・シュバイツ・アーゲー | パワー半導体デバイス |
US11978794B2 (en) | 2018-12-25 | 2024-05-07 | Hitachi, Ltd. | Silicon carbide semiconductor device, power conversion device, three-phase motor system, automobile, and railway vehicle |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59167066A (ja) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | 縦形mosfet |
JPH08250732A (ja) * | 1994-12-30 | 1996-09-27 | Siliconix Inc | デルタ層を有する低オン抵抗のトレンチ型mosfet及びその製造方法 |
JPH0923001A (ja) * | 1995-07-05 | 1997-01-21 | Nec Corp | 半導体装置の製造方法 |
JPH10321848A (ja) * | 1997-05-22 | 1998-12-04 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
JPH11307767A (ja) * | 1998-04-21 | 1999-11-05 | Nec Kansai Ltd | 絶縁ゲート型半導体装置 |
JP2000223695A (ja) * | 1999-01-28 | 2000-08-11 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
JP2001267509A (ja) * | 2000-03-16 | 2001-09-28 | Denso Corp | 半導体装置及びその製造方法 |
-
2000
- 2000-09-28 JP JP2000296209A patent/JP4870865B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59167066A (ja) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | 縦形mosfet |
JPH08250732A (ja) * | 1994-12-30 | 1996-09-27 | Siliconix Inc | デルタ層を有する低オン抵抗のトレンチ型mosfet及びその製造方法 |
JPH0923001A (ja) * | 1995-07-05 | 1997-01-21 | Nec Corp | 半導体装置の製造方法 |
JPH10321848A (ja) * | 1997-05-22 | 1998-12-04 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
JPH11307767A (ja) * | 1998-04-21 | 1999-11-05 | Nec Kansai Ltd | 絶縁ゲート型半導体装置 |
JP2000223695A (ja) * | 1999-01-28 | 2000-08-11 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
JP2001267509A (ja) * | 2000-03-16 | 2001-09-28 | Denso Corp | 半導体装置及びその製造方法 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011027540A1 (ja) * | 2009-09-02 | 2011-03-10 | パナソニック株式会社 | 半導体素子およびその製造方法 |
JP2013172111A (ja) * | 2012-02-23 | 2013-09-02 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置およびその製造方法 |
JP2013084990A (ja) * | 2013-01-11 | 2013-05-09 | Toshiba Corp | 半導体装置の製造方法 |
WO2016116998A1 (ja) * | 2015-01-19 | 2016-07-28 | 株式会社日立製作所 | 半導体装置及びその製造方法、電力変換装置、3相モータシステム、自動車、並びに鉄道車両 |
JPWO2016116998A1 (ja) * | 2015-01-19 | 2017-06-29 | 株式会社日立製作所 | 半導体装置及びその製造方法、電力変換装置、3相モータシステム、自動車、並びに鉄道車両 |
CN107112362A (zh) * | 2015-01-19 | 2017-08-29 | 株式会社日立制作所 | 半导体装置及其制造方法、电力变换装置、三相电动机***、汽车和铁路车辆 |
US9960259B2 (en) | 2015-01-19 | 2018-05-01 | Hitachi, Ltd. | Semiconductor device, method for manufacturing same, power conversion device, three-phase motor system, automobile, and railway carriage |
DE112015005397B4 (de) | 2015-01-19 | 2022-06-09 | Hitachi, Ltd. | Halbleitervorrichtung, Verfahren zum Herstellen derselben, Leistungsumsetzer, Dreiphasenmotorsystem, Kraftfahrzeug und Eisenbahnfahrzeug |
JP2019503591A (ja) * | 2016-02-02 | 2019-02-07 | アーベーベー・シュバイツ・アーゲー | パワー半導体デバイス |
US11978794B2 (en) | 2018-12-25 | 2024-05-07 | Hitachi, Ltd. | Silicon carbide semiconductor device, power conversion device, three-phase motor system, automobile, and railway vehicle |
Also Published As
Publication number | Publication date |
---|---|
JP4870865B2 (ja) | 2012-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4363736B2 (ja) | トランジスタ及びその製造方法 | |
US6737704B1 (en) | Transistor and method of manufacturing the same | |
US8148224B2 (en) | Insulated gate type semiconductor device and method for fabricating the same | |
CN113178481A (zh) | 半导体装置 | |
KR20040082337A (ko) | 탄화규소 반도체장치 및 그 제조방법 | |
EP0663698B1 (en) | Semiconductor device and its manufacture | |
CN108550618B (zh) | 半导体装置 | |
US8841719B2 (en) | Semiconductor device and method for manufacturing the same | |
JPH0817233B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
JPH0548936B2 (ja) | ||
US7385273B2 (en) | Power semiconductor device | |
JP2006019608A (ja) | Misfetデバイス | |
JP4870865B2 (ja) | Mosトランジスタ | |
JP2007053226A (ja) | 半導体装置およびその製造方法 | |
JP2006303111A (ja) | 半導体素子 | |
JPWO2006082618A1 (ja) | 半導体装置およびその製造方法 | |
JP4406535B2 (ja) | ショットキーダイオード付きトランジスタ | |
JP5239254B2 (ja) | 絶縁ゲート型半導体素子の製造方法 | |
JP4929559B2 (ja) | 半導体素子 | |
JP4246334B2 (ja) | 電界効果トランジスタ | |
JP7034214B2 (ja) | 半導体装置 | |
WO2023189438A1 (ja) | 半導体装置 | |
JP3358558B2 (ja) | 半導体装置 | |
JP2006196583A (ja) | 半導体装置の製造方法 | |
JPH1117164A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060804 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100813 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100824 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101022 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101022 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110201 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110330 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110330 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111115 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111118 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |