JP2004063789A - 不揮発性半導体記憶装置の製造方法、及び、不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置の製造方法、及び、不揮発性半導体記憶装置 Download PDFInfo
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Abstract
【課題】層間絶縁膜の埋め込み不良が発生しないようにする。
【解決手段】制御ゲート電極CG上に形成されたシリコン酸化膜206の側壁部分に、なだらかな形状のサイドウォール212を形成する。このサイドウォール212があることにより、制御ゲート電極CGと浮遊ゲート電極FGとから構成されるメモリセルの間に、層間絶縁膜150を埋め込む際に、層間絶縁膜150が入り込みやすくなり、層間絶縁膜150の埋め込み不良が発生しにくくなる。
【選択図】 図27
【解決手段】制御ゲート電極CG上に形成されたシリコン酸化膜206の側壁部分に、なだらかな形状のサイドウォール212を形成する。このサイドウォール212があることにより、制御ゲート電極CGと浮遊ゲート電極FGとから構成されるメモリセルの間に、層間絶縁膜150を埋め込む際に、層間絶縁膜150が入り込みやすくなり、層間絶縁膜150の埋め込み不良が発生しにくくなる。
【選択図】 図27
Description
【0001】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関し、特に、層間絶縁膜を形成する際にメモリセルの間の埋め込み不良を発生しにくくした不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置の1つの種類として、浮遊ゲート電極と制御ゲート電極とが積層されて形成された電気的書き換え可能なメモリセルを有する不揮発性半導体記憶装置がある。特に、複数のメモリセルを、各メモリセルのソース/ドレイン拡散領域を隣接するもの同士で共用する形で直列接続してNAND型メモリセルを構成したNAND型の不揮発性半導体記憶装置は、高集積化ができるものとして注目されている。
【0003】
図1は、NAND型メモリセルの等価回路を示す図であり、図2は、その平面レイアウトを示す図である。図1に示すように、NAND型メモリセルにおいては、浮遊ゲート電極と制御ゲート電極とが積層されたメモリセルCG1.1、CG2.1、CG3.1、…、CGn.1が直列に接続されている。また、これらのメモリセル列の一端側にあるメモリセルCG1.1のドレイン拡散層は、選択用のトランジスタSG1.1を介して、ビット線コンタクトにより、ビット線BL1に接続されている。一方、これらのメモリセル列の他端側にあるメモリセルCGn.1のソース拡散層は、選択用のトランジスタSG2.1を介して、ソース線コンタクトにより、ソース線Sに接続されている。このようなメモリセルが複数個マトリックス状に配置されて、メモリセルアレイが構成されている。
【0004】
図2に示すように、各メモリセルは、半導体基板の同一ウェル上に形成されており、メモリセルCG1.1、CG2.1、CG3.1、…、CGn.1(メモリセルCG1.2、CG2.2、CG3.2、…、CGn.2)の制御ゲート電極は、ビット線方向と交差する方向に連続的に形成されて、ワード線WL1、WL2、…、WLnを構成する。選択用のトランジスタSG1.1、SG2.1(トランジスタSG1.2、SG2.2)の制御ゲート電極も、同様に、ワード線方向に連続的に形成されて、選択線SL1、SL2を構成する。各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、各メモリセル毎に分離独立して形成されている。
【0005】
このような不揮発性半導体記憶装置の製造方法としては、例えば、特開2002−83884号公報、特開2000−174145号公報などが存在する。この特開2002−83884号公報に開示されている不揮発性半導体記憶装置の製造方法を、図3乃至図16に基づいて説明する。
【0006】
図3乃至図13、及び、図15は、図2に示す不揮発性半導体記憶装置のA−A’断面図であり、図14及び図16は、図2に示す不揮発性半導体記憶装置のB−B’断面図である。
【0007】
まず、図3に示すように、シリコン基板等の半導体基板100上に、ゲート絶縁膜となる第1のシリコン酸化膜102を形成する。本実施形態においては、この第1のシリコン酸化膜102は、10nmの膜厚で形成される。続いて、この第1のシリコン酸化膜102上に、第1の多結晶シリコン膜104を形成する。本実施形態においては、この第1の多結晶シリコン膜104は、60nmの膜厚で形成される。次に、この第1の多結晶シリコン膜104上に、シリコン窒化膜106を形成し、このシリコン窒化膜106上に、第2のシリコン酸化膜108を形成する。
【0008】
次に、図4に示すように、この第2のシリコン酸化膜108上に、フォトレジスト110を塗布して、光蝕刻法により、このフォトレジスト110にビット線方向に延びるスリットを形成する。続いて、このフォトレジスト110をマスクとして用いて、RIE(Reactive Ion Etching)法により、第2のシリコン酸化膜108と、シリコン窒化膜106とを、エッチングする。
【0009】
次に、図5に示すように、O2プラズマ中にこの半導体基板100をさらし、フォトレジスト110を除去するとともに、第2のシリコン酸化膜108をマスクとして用いて、第1の多結晶シリコン膜104と、第1のシリコン酸化膜102と、半導体基板100をエッチングして、半導体基板100に溝112を形成する。続いて、この半導体基板100を酸化雰囲気で加熱し、第3のシリコン酸化膜114を形成する。本実施形態においては、この第3のシリコン酸化膜114は、6nmの膜厚で形成される。続いて、HDP(High Density Plasma)法により、半導体基板100の溝112を埋めるように、第4のシリコン酸化膜116を形成する。
【0010】
次に、図6に示すように、CMP(chemical mechanical polish)法により、第4のシリコン酸化膜116を研磨して、平坦化する。この研磨は、シリコン窒化膜106の途中まで行われる。続いて、この半導体基板100を、窒素雰囲気中で加熱する。
【0011】
次に、図7に示すように、NH4F溶液に浸した後、150℃のリン酸処理によるウェットエッチングにより、シリコン窒化膜106を除去する。これにより、第3のシリコン酸化膜114と第4のシリコン酸化膜116から、STI(shallow trench isolation)素子分離領域が形成される。
【0012】
次に、図8に示すように、LPCVD(low pressure chemical vapor deposition)法により、この半導体装置上に、リンが添加された第2の多結晶シリコン膜120を形成し、この第2の多結晶シリコン膜120の上に、第5のシリコン酸化膜122を形成する。続いて、この第5のシリコン酸化膜122の上に、フォトレジスト124を塗布して、光蝕刻法により、フォトレジスト124にビット線方向に延びるスリットを形成する。
【0013】
次に、図9に示すように、このフォトレジスト124をマスクとして用いて、RIE法により、第5のシリコン酸化膜122をエッチングする。続いて、O2プラズマ中にシリコン基板100をさらして、フォトレジスト124を除去する。続いて、LPCVD法により、第6のシリコン酸化膜126を形成する。
【0014】
次に、図10に示すように、この第6のシリコン酸化膜126をエッチバックすることにより、第5のシリコン酸化膜122の側壁部分にサイドウォール126aを形成する。このサイドウォール126aと第5のシリコン酸化膜122とにより、ビット線方向に延びるスリットを有するマスク材が形成される。
【0015】
次に、図11に示すように、サイドウォール126aと第5のシリコン酸化膜122とをマスク材として用いて、第2の多結晶シリコン膜120をRIE法によりエッチングする。続いて、この半導体基板100をHF−Vaporにさらして、サイドウォール126aと第5のシリコン酸化膜122とを剥離する。これにより、後に浮遊ゲート電極FGとなる、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120とが、ビット線方向に分離される。
【0016】
次に、図12に示すように、絶縁膜として、ONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)130をLPCVD法により形成し、酸化雰囲気で熱処理を施す。続いて、このONO膜130上に、第3の多結晶シリコン膜132をLPCVD法により形成する。続いて、この第3の多結晶シリコン膜132上に、PVD(physical vapor deposition)法により、タングステンシリサイド(WSi)膜134を形成する。続いて、このタングステンシリサイド膜134上に、LPCVD法により、第7のシリコン酸化膜136を形成する。本実施形態においては、この第7のシリコン酸化膜136は、20nmの膜厚で形成する。
【0017】
次に、図13及び図14に示すように、フォトレジスト140を塗布して、光蝕刻法により、このフォトレジスト140を所望のパターンに加工する。すなわち、ワード線方向にスリットが開口したフォトレジスト140を、形成する。続いて、このフォトレジスト140をマスクとして用いて、RIE法により、第7のシリコン酸化膜136をエッチングする。
【0018】
次に、図15及び図16に示すように、フォトレジスト140を剥離する。続いて、第7のシリコン酸化膜136をマスク材として用いて、タングステンシリサイド膜134と、第3の多結晶シリコン膜132と、ONO膜130と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104を、エッチングする。これにより、タングステンシリサイド膜134と、第3の多結晶シリコン膜132と、ONO膜130と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とが、ワード線方向に分離される。このため、タングステンシリサイド膜134と第3の多結晶シリコン膜132から、制御ゲート電極CGが形成され、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120とから、浮遊ゲート電極FGが形成される。すなわち、これにより、浮遊ゲート電極FGと制御ゲート電極CGとを有する、不揮発性のメモリセルが形成される。
【0019】
次に、酸化工程(RTO)により、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120と第3の多結晶シリコン膜132とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜162を形成する。続いて、イオン打ち込みにより、ソース/ドレイン拡散領域160を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜164を、40nmの膜厚で全体的に形成する。続いて、各メモリセルの間を埋めて、且つ、各メモリセルを覆うように、層間絶縁膜150を形成した後、この層間絶縁膜150を平坦化する。本実施形態においては、この層間絶縁膜150は、次のような工程で形成される。すなわち、窒素雰囲気で熱処理を施し、酸化処理により、第8のシリコン酸化膜を形成し、LPCVD法により、第9のシリコン酸化膜を形成し、第2のシリコン窒化膜を形成する。続いて、ボロン(B)や燐(P)を添加した第10のシリコン酸化膜を形成し、酸化雰囲気で熱処理を施す。この後、CMPにより平坦化することにより、層間絶縁膜150が形成される。
【0020】
【発明が解決しようとする課題】
ところで、一般に、メモリセルの特性を改善するためには、ゲート電極の幅を広げることが好ましい。すなわち、図16において、メモリセルの制御ゲート電極CGの幅W1を広くし、及び、浮遊ゲート電極FGの幅W1を広くすることが望ましい。しかし、ゲート電極の幅W1を広げると、その分、ゲート電極同士の間の幅W2が狭くなり、このゲート電極の間の埋め込み層間絶縁膜150の形成が困難になるという問題が生じる。すなわち、上述した層間絶縁膜150の形成の際に、埋め込み不良が発生しやすくなる。
【0021】
そこで本発明は、前記課題に鑑みてなされたものであり、上述した層間絶縁膜を形成する際に、埋め込み不良を発生しにくくした不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。
【0022】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、浮遊ゲート電極材料膜を形成する工程と、前記浮遊ゲート電極材料膜上に、第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に、制御ゲート電極材料膜を形成する工程と、前記制御ゲート電極材料膜上に、第1方向に延びるスリットを有する第1のマスク材を形成する工程と、前記第1のマスク材の側壁部分に、サイドウォールを形成する工程と、前記第1のマスク材と前記サイドウォールとをマスクとして用いて、前記制御ゲート電極材料膜と前記第2の絶縁膜と前記浮遊ゲート電極材料膜とをエッチングして、浮遊ゲート電極と制御ゲート電極とを有するメモリセルを形成する工程と、を備えることを特徴とする。
【0023】
本発明に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを有する不揮発性半導体記憶装置であって、各メモリセルは、半導体基板上に形成された、第1の絶縁膜と、前記ゲート絶縁膜上に形成された、浮遊ゲート電極と、前記浮遊ゲート電極上に形成された、第2の絶縁膜と、前記第2の絶縁膜上に形成された、制御ゲート電極と、前記制御ゲート電極上に形成された、第3の絶縁膜と、前記第3の絶縁膜の側壁部分で、且つ、前記制御ゲート電極に形成された段差部分に形成された、サイドウォールと、を備えることを特徴とする。
【0024】
【発明の実施の形態】
〔第1実施形態〕
本発明の第1実施形態は、上述した図16における第7のシリコン酸化膜136の肩部がなだらかになるように、別途、シリコン酸化膜からなるサイドウォールを形成することにより、その後にメモリセル間の幅W2に層間絶縁膜150を埋め込む際に、埋め込み不良が発生しにくいようにしたものである。より詳しくを、以下に説明する。
【0025】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図11までは、上述した従来技術と同様である。
【0026】
この図11の後、本実施形態においては、図17に示すように、絶縁膜として、ONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)200をLPCVD法により形成し、850℃の酸化雰囲気で熱処理を施す。続いて、このONO膜200上に、第3の多結晶シリコン膜202をLPCVD法により形成する。続いて、この第3の多結晶シリコン膜202上に、PVD(physical vapordeposition)法により、タングステンシリサイド(WSi)膜204を形成する。続いて、600℃〜700℃の温度で、このタングステンシリサイド膜204上に、LPCVD法により、第7のシリコン酸化膜206を形成する。本実施形態においては、この第7のシリコン酸化膜206は、絶縁膜の一例であり、200nm〜300nmの膜厚で形成する。
【0027】
次に、図18及び図19に示すように、フォトレジスト208を塗布して、光蝕刻法により、所望のパターンに加工する。すなわち、ワード線方向にスリットが開口されたフォトレジスト208を形成する。続いて、このフォトレジスト208をマスクとして用いて、RIE法により、第7のシリコン酸化膜206をエッチングする。この際、タングステンシリサイド膜204も、オーバーエッチングされる。これにより、第7のシリコン酸化膜206に、ワード線方向に延びるスリットが形成される。
【0028】
次に、図20及び図21に示すように、フォトレジスト208を除去する。続いて、LPCVD法により、600℃以下で、シリコン酸化膜210を形成する。本実施形態においては、このシリコン酸化膜210は、絶縁膜の一例であり、20nmの膜厚で形成する。ここで、シリコン酸化膜210を600℃以下で形成するのは、次のような理由によるものである。すなわち、第7のシリコン酸化膜206を形成する際に、既にこの不揮発性半導体記憶装置のタングステンシリサイド膜204は、600℃以上の温度である600℃〜700℃の温度に曝されている。このため、タングステンシリサイド(WSi)膜204の表面側のシリコン(Si)が既に酸素と反応してしまっており、未反応のシリコン(Si)が表面側に残されていなくなっている。この状態で、タングステンシリサイドが酸素と反応してしまう温度である600℃以上の温度により、シリコン酸化膜210を形成すると、タングステンシリサイド(WSi)膜204のタングステン(W)が酸素と反応してしまい、異常酸化物(W2O3)がタングステンシリサイド膜204に形成されてしまう。
【0029】
そこで、本実施形態においては、シリコン酸化膜210を、タングステンシリサイドが酸素とほとんど反応しない600℃以下の温度のLPCVD法により、形成することとしているのである。このような観点からすれば、シリコン酸化膜210を形成する際の温度の下限は、特に制限のあるものではないが、LPCVD法によりシリコン酸化膜210を形成し得るだけの温度以上である必要がある。
【0030】
次に、図22及び図23に示すように、シリコン酸化膜210をエッチバックすることにより、第7のシリコン酸化膜206における各スリットの側壁部分に、サイドウォール212を形成する。すなわち、シリコン酸化膜210を全体的にエッチバックすることにより、自己整合的に、このシリコン酸化膜210をサイドウォール212とする。
【0031】
次に、図24及び図25に示すように、第7のシリコン酸化膜206とシリコン酸化膜から構成されたサイドウォール212とをマスク材として用いて、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とを、エッチングする。これにより、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とが、ワード線方向に分離される。このため、タングステンシリサイド膜204と第3の多結晶シリコン膜202から構成された制御ゲート電極CGが形成され、第2の多結晶シリコン膜120と第1の多結晶シリコン膜104とから構成された浮遊ゲート電極FGが形成される。また、制御ゲート電極CGのタングステンシリサイド膜204の上部には、階段状の段差が形成され、この段差部分上に、サイドウォール212が位置することとなる。
【0032】
次に、図26及び図27に示すように、酸化工程(RTO)により、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120と第3の多結晶シリコン膜202とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜262を形成する。続いて、イオン打ち込みにより、ソース/ドレイン拡散領域160を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜264を、40nmの膜厚で全体的に形成する。
【0033】
次に、メモリセルの間を埋めるように、層間絶縁膜150を形成する。この層間絶縁膜150を形成するための工程は、上述した従来技術と同様である。但し、本実施形態においては、制御ゲート電極CG上の第7のシリコン酸化膜206の肩部に、なだらかな形状のサイドウォール212が形成されている。このため、メモリセルの間の幅W2に層間絶縁膜150を形成する際に、層間絶縁膜150が埋め込みやすくなり、埋め込み不良が発生しにくくなる。
【0034】
なお、本実施形態においては、第7のシリコン酸化膜206を、タングステンシリサイドが酸素と反応する600℃以上の温度である600℃〜700℃の温度で形成し、シリコン酸化膜210を600℃以下の温度で形成することとしたが、これを反対にしてもよい。すなわち、第7のシリコン酸化膜206を600℃以下で形成し、シリコン酸化膜210を600℃以上の温度である600℃〜700℃の温度で形成するようにしてもよい。さらには、第7のシリコン酸化膜206及びシリコン酸化膜210の双方を、600℃以下の温度で形成するようにしてもよい。
【0035】
〔第2実施形態〕
本発明の第2実施形態は、上述した第1実施形態を変形して、シリコン酸化膜206、210を、シリコン窒化膜で形成するようにしたものである。なお、本実施形態に係る不揮発性半導体記憶装置の製造工程も、図11までは、上述した第1実施形態と同様である。
【0036】
この図11の後、本実施形態においては、図28に示すように、絶縁膜として、ONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)200をLPCVD法により形成し、850℃の酸化雰囲気で熱処理を施す。続いて、このONO膜200上に、第3の多結晶シリコン膜202をLPCVD法により形成する。続いて、この第3の多結晶シリコン膜202上に、PVD(physical vapordeposition)法により、タングステンシリサイド(WSi)膜204を形成する。続いて、700℃〜800℃の温度で、このタングステンシリサイド膜204上に、LPCVD法により、シリコン窒化膜306を形成する。本実施形態においては、このシリコン窒化膜306は、絶縁膜の一例であり、200nm〜300nmの膜厚で形成する。
【0037】
次に、図29及び図30に示すように、フォトレジスト208を塗布して、光蝕刻法により、所望のパターンに加工する。すなわち、ワード線方向にスリットが開口されたフォトレジスト208を形成する。続いて、このフォトレジスト208をマスクとして用いて、RIE法により、シリコン窒化膜306をエッチングする。この際、タングステンシリサイド膜204も、オーバーエッチングされる。
【0038】
次に、図31及び図32に示すように、フォトレジスト208を除去する。続いて、LPCVD法により、600℃以下で、シリコン窒化膜310を形成する。本実施形態においては、このシリコン窒化膜310は、絶縁膜の一例であり、20nmの膜厚で形成する。ここで、このシリコン窒化膜310を600℃以下で形成するのは、上述した第1実施形態と同様の理由によるものである。
【0039】
次に、図33及び図34に示すように、シリコン窒化膜310をエッチバックすることにより、シリコン窒化膜306における各スリットの側壁部分に、サイドウォール312を形成する。すなわち、シリコン窒化膜310を全体的にエッチバックすることにより、自己整合的に、このシリコン窒化膜310をサイドウォール312とする。
【0040】
次に、図35及び図36に示すように、シリコン窒化膜306とシリコン窒化膜から構成されたサイドウォール312とをマスク材として用いて、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とを、エッチングする。これにより、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とが、ワード線方向に分離される。このため、タングステンシリサイド膜204と第3の多結晶シリコン膜202から構成された制御ゲート電極CGが形成され、第2の多結晶シリコン膜120と第1の多結晶シリコン膜104とから構成された浮遊ゲート電極FGが形成される。また、制御ゲート電極CGのタングステンシリサイド膜204の上部には、階段状の段差が形成され、この段差部分上に、サイドウォール312が位置することとなる。
【0041】
次に、図37及び図38に示すように、酸化工程(RTO)により、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120と第3の多結晶シリコン膜202とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜362を形成する。続いて、イオン打ち込みにより、ソース/ドレイン拡散領域160を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜364を、40nmの膜厚で全体的に形成する。
【0042】
次に、メモリセルの間を埋めるように、層間絶縁膜150を形成する。この層間絶縁膜150を形成するための工程は、上述した従来技術と同様である。但し、本実施形態においては、制御ゲート電極CG上のシリコン窒化膜306の肩部に、なだらかな形状のサイドウォール312が形成されている。このため、メモリセルの間の幅W2に層間絶縁膜150を形成する際に、層間絶縁膜150が埋め込みやすくなり、埋め込み不良が発生しにくくなる。
【0043】
なお、本実施形態においては、シリコン窒化膜306を、タングステンシリサイドが酸素と反応する600℃以上の温度である700℃〜800℃の温度で形成し、シリコン窒化膜310を600℃以下の温度で形成することとしたが、これを反対にしてもよい。すなわち、シリコン窒化膜306を600℃以下で形成し、シリコン窒化膜310を600℃以上の温度である700℃〜800℃の温度で形成するようにしてもよい。さらには、シリコン窒化膜306、310の双方を、600℃以下の温度で形成するようにしてもよい。
【0044】
〔第3実施形態〕
本発明の第3実施形態は、上述した第1実施形態を変形して、シリコン酸化膜206を、シリコン窒化膜で形成するようにしたものである。なお、本実施形態に係る不揮発性半導体記憶装置の製造工程も、図11までは、上述した第1実施形態と同様である。
【0045】
この図11の後、本実施形態においては、図39に示すように、絶縁膜として、ONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)200をLPCVD法により形成し、850℃の酸化雰囲気で熱処理を施す。続いて、このONO膜200上に、第3の多結晶シリコン膜202をLPCVD法により形成する。続いて、この第3の多結晶シリコン膜202上に、PVD(physical vapordeposition)法により、タングステンシリサイド(WSi)膜204を形成する。続いて、700℃〜800℃の温度で、このタングステンシリサイド膜204上に、LPCVD法により、シリコン窒化膜406を形成する。本実施形態においては、このシリコン窒化膜406は、絶縁膜の一例であり、200nm〜300nmの膜厚で形成する。
【0046】
次に、図40及び図41に示すように、フォトレジスト208を塗布して、光蝕刻法により、所望のパターンに加工する。すなわち、ワード線方向にスリットが開口されたフォトレジスト208を形成する。続いて、このフォトレジスト208をマスクとして用いて、RIE法により、シリコン窒化膜406をエッチングする。この際、タングステンシリサイド膜204も、オーバーエッチングされる。
【0047】
次に、図42及び図43に示すように、フォトレジスト208を除去する。続いて、LPCVD法により、600℃以下で、シリコン酸化膜410を形成する。本実施形態においては、このシリコン酸化膜410は、絶縁膜の一例であり、20nmの膜厚で形成する。ここで、このシリコン酸化膜410を600℃以下で形成するのは、上述した第1実施形態と同様の理由によるものである。
【0048】
次に、図44及び図45に示すように、シリコン酸化膜410をエッチバックすることにより、シリコン窒化膜406における各スリットの側壁部分に、サイドウォール412を形成する。すなわち、シリコン酸化膜410を全体的にエッチバックすることにより、自己整合的に、このシリコン酸化膜410をサイドウォール412とする。
【0049】
次に、図46及び図47に示すように、シリコン窒化膜406とシリコン酸化膜から構成されたサイドウォール412とをマスク材として用いて、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とを、エッチングする。これにより、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とが、ワード線方向に分離される。このため、タングステンシリサイド膜204と第3の多結晶シリコン膜202から構成された制御ゲート電極CGが形成され、第2の多結晶シリコン膜120と第1の多結晶シリコン膜104とから構成された浮遊ゲート電極FGが形成される。また、制御ゲート電極CGのタングステンシリサイド膜204の上部には、階段状の段差が形成され、この段差部分上に、サイドウォール412が位置することとなる。
【0050】
次に、図48及び図49に示すように、酸化工程(RTO)により、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120と第3の多結晶シリコン膜202とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜462を形成する。続いて、イオン打ち込みにより、ソース/ドレイン拡散領域160を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜464を、40nmの膜厚で全体的に形成する。
【0051】
次に、メモリセルの間を埋めるように、層間絶縁膜150を形成する。この層間絶縁膜150を形成するための工程は、上述した従来技術と同様である。但し、本実施形態においては、制御ゲート電極CG上のシリコン窒化膜406の肩部に、なだらかな形状のサイドウォール412が形成されている。このため、メモリセルの間の幅W2に層間絶縁膜150を形成する際に、層間絶縁膜150が埋め込みやすくなり、埋め込み不良が発生しにくくなる。
【0052】
なお、本実施形態においては、シリコン窒化膜406を、タングステンシリサイドが酸素と反応する600℃以上の温度である700℃〜800℃の温度で形成し、シリコン酸化膜410を600℃以下の温度で形成することとしたが、これを反対にしてもよい。すなわち、シリコン窒化膜406を600℃以下で形成し、シリコン酸化膜410を600℃以上の温度である600℃〜700℃の温度で形成するようにしてもよい。さらには、シリコン窒化膜406及びシリコン酸化膜410の双方を、600℃以下の温度で形成するようにしてもよい。
【0053】
また、いずれの温度条件であっても、シリコン窒化膜406とシリコン酸化膜410とを入れ替えることができる。すなわち、シリコン窒化膜406をシリコン酸化膜にし、シリコン酸化膜410をシリコン窒化膜にしてもよい。
【0054】
〔第4実施形態〕
本発明の第4実施形態は、上述した第1実施形態を変形して、第1実施形態におけるシリコン酸化膜210の形成前に、この不揮発性半導体記憶装置を熱処理することにより、シリコン酸化膜210を、タングステンシリサイドが酸素と反応する温度である600℃以上で形成することができるようにしてものである。より詳しくを、以下に説明する。
【0055】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図18及び図19までは、上述した第1実施形態と同様である。
【0056】
この図18及び図19の後、本実施形態においては、図50及び図51に示すように、フォトレジスト208を除去する。続いて、この不揮発性半導体記憶装置を窒素雰囲気の中で、800℃〜1000℃の温度で熱処理をする。続いて、LPCVD法により、600℃〜700℃で、シリコン酸化膜210を形成する。本実施形態においては、このシリコン酸化膜210は、20nmの膜厚で形成する。
【0057】
ここで、シリコン酸化膜210をタングステンシリサイドが酸素と反応してしまう600℃以上の温度である600℃〜700℃の温度で形成できるのは、次のような理由によるものである。すなわち、本実施形態においては、シリコン酸化膜206を形成した後、シリコン酸化膜210を形成する前に、不揮発性半導体記憶装置を熱処理している。このため、タングステンシリサイド(WSi)膜204の表面側のシリコン(Si)が既に酸素と反応してしまっている場合でも、この熱処理によりシリコン(Si)が中心部から表面側に移動してくる。この状態で、600℃以上の温度でシリコン酸化膜210を形成しても、再び、タングステンシリサイド(WSi)膜204の表面側のシリコンが、酸素と反応することができるので、タングステンシリサイド膜204に異常酸化物(W2O3)が形成されないようにすることができる。
【0058】
これら図50及び図51以降の製造工程は、上述した第1実施形態と同様であるので、その説明は省略する。
【0059】
本実施形態によれば、シリコン酸化膜210を600℃以上で形成することができるので、第1実施形態よりも速い成膜速度のLPCVDで、このシリコン酸化膜210を形成することができる。
【0060】
〔第5実施形態〕
本発明の第5実施形態は、上述した第2実施形態を変形して、第2実施形態におけるシリコン窒化膜310の形成前に、この不揮発性半導体記憶装置を熱処理することにより、シリコン窒化膜310を、タングステンシリサイドが酸素と反応する温度である600℃以上で形成することができるようにしてものである。より詳しくを、以下に説明する。
【0061】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図29及び図30までは、上述した第2実施形態と同様である。
【0062】
この図29及び図30の後、本実施形態においては、図52及び図53に示すように、この不揮発性半導体記憶装置を窒素雰囲気の中で、800℃〜1000℃の温度で熱処理をする。続いて、LPCVD法により、700℃〜800℃で、シリコン窒化膜310を形成する。本実施形態においては、このシリコン窒化膜310は、20nmの膜厚で形成する。
【0063】
ここで、シリコン窒化膜310を、タングステンシリサイドが酸素と反応してしまう600℃以上の温度である700℃〜800℃の温度で形成できるのは、上述した第4実施形態と同様の理由によるものである。これら図52及び図53以降の製造工程は、上述した第1実施形態と同様であるので、その説明は省略する。
【0064】
本実施形態によれば、シリコン窒化膜310を700℃以上で形成することができるので、第1実施形態よりも速い成膜速度のLPCVDで、このシリコン窒化膜310を形成することができる。
【0065】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した各実施形態では、制御ゲート電極の高融点金属シリサイドを、タングステンシリサイド膜204により形成したが、コバルト(Co)、ニッケル(Ni)等の他の高融点金属を用いて形成するようにしてもよい。但し、この場合、CoSi及びNiSiについては、600℃以上の温度に曝しても異常酸化物は生成されないが、CoSiは700℃以上の熱を加えると高抵抗化してしまい、NiSiは500℃以上の熱を加えると高抵抗化してしまう。
【0066】
このため、コバルトやニッケルを制御ゲート電極の高融点金属シリサイド膜に用いる場合には、上述した第1実施形態乃至第3実施形態を適用する必要がある。そして、コバルトを用いた場合には、シリコン酸化膜206、210、410、及び、シリコン窒化膜306、310、406を、700℃未満で形成し、ニッケルを用いた場合にはこれらを500℃未満で形成する必要がある。
【0067】
また、上述した各実施形態においては、NAND型の不揮発性半導体記憶装置を例に説明したが、NOR型、AND型等の他のタイプの不揮発性半導体記憶装置についても本発明を適用することができる。さらには、本発明は不揮発性半導体記憶装置に限らず、層間絶縁膜により素子の間を埋める他の半導体装置についても適用することができる。
【0068】
また、上述した各実施形態で用いたシリコン酸化膜及びシリコン窒化膜は、絶縁膜の一例であり、他の種類の絶縁膜をこれらの代わりに用いることもできる。
【0069】
【発明の効果】
以上説明したように、本発明に係る不揮発性半導体記憶装置の製造方法、及び、不揮発性半導体記憶装置によれば、制御ゲート電極上にサイドウォールを形成したので、メモリセルの間に層間絶縁膜を埋め込む際に、埋め込み不良が発生しにくいようにすることができる。
【図面の簡単な説明】
【図1】一般的なNAND型メモリセルの等価回路を示す図である。
【図2】図1のNAND型メモリセルの平面レイアウト図である。
【図3】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図4】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図5】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図6】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図7】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図8】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図9】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図10】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図11】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図12】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図13】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図14】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図13に対応する図である。
【図15】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図16】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図15に対応する図である。
【図17】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図18】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図19】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図18に対応する図である。
【図20】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図21】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図20に対応する図である。
【図22】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図23】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図22に対応する図である。
【図24】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図25】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図24に対応する図である。
【図26】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図27】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図26に対応する図である。
【図28】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図29】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図30】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図29に対応する図である。
【図31】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図32】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図31に対応する図である。
【図33】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図34】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図33に対応する図である。
【図35】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図36】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図35に対応する図である。
【図37】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図38】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図37に対応する図である。
【図39】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図40】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図41】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図40に対応する図である。
【図42】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図43】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図42に対応する図である。
【図44】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図45】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図44に対応する図である。
【図46】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図47】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図46に対応する図である。
【図48】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図49】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図48に対応する図である。
【図50】本発明の第4実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図51】本発明の第4実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図50に対応する図である。
【図52】本発明の第5実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図53】本発明の第5実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図52に対応する図である。
【符号の説明】
FG 浮遊ゲート電極
CG 制御ゲート電極
100 半導体基板
102 第1のシリコン酸化膜
104 第1の多結晶シリコン膜
120 第2の多結晶シリコン膜
150 層間絶縁膜
150 ソース/ドレイン拡散領域
200 ONO膜
202 第3の多結晶シリコン膜
204 タングステンシリサイド膜
206 第7のシリコン酸化膜
212 サイドウォール
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関し、特に、層間絶縁膜を形成する際にメモリセルの間の埋め込み不良を発生しにくくした不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置の1つの種類として、浮遊ゲート電極と制御ゲート電極とが積層されて形成された電気的書き換え可能なメモリセルを有する不揮発性半導体記憶装置がある。特に、複数のメモリセルを、各メモリセルのソース/ドレイン拡散領域を隣接するもの同士で共用する形で直列接続してNAND型メモリセルを構成したNAND型の不揮発性半導体記憶装置は、高集積化ができるものとして注目されている。
【0003】
図1は、NAND型メモリセルの等価回路を示す図であり、図2は、その平面レイアウトを示す図である。図1に示すように、NAND型メモリセルにおいては、浮遊ゲート電極と制御ゲート電極とが積層されたメモリセルCG1.1、CG2.1、CG3.1、…、CGn.1が直列に接続されている。また、これらのメモリセル列の一端側にあるメモリセルCG1.1のドレイン拡散層は、選択用のトランジスタSG1.1を介して、ビット線コンタクトにより、ビット線BL1に接続されている。一方、これらのメモリセル列の他端側にあるメモリセルCGn.1のソース拡散層は、選択用のトランジスタSG2.1を介して、ソース線コンタクトにより、ソース線Sに接続されている。このようなメモリセルが複数個マトリックス状に配置されて、メモリセルアレイが構成されている。
【0004】
図2に示すように、各メモリセルは、半導体基板の同一ウェル上に形成されており、メモリセルCG1.1、CG2.1、CG3.1、…、CGn.1(メモリセルCG1.2、CG2.2、CG3.2、…、CGn.2)の制御ゲート電極は、ビット線方向と交差する方向に連続的に形成されて、ワード線WL1、WL2、…、WLnを構成する。選択用のトランジスタSG1.1、SG2.1(トランジスタSG1.2、SG2.2)の制御ゲート電極も、同様に、ワード線方向に連続的に形成されて、選択線SL1、SL2を構成する。各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、各メモリセル毎に分離独立して形成されている。
【0005】
このような不揮発性半導体記憶装置の製造方法としては、例えば、特開2002−83884号公報、特開2000−174145号公報などが存在する。この特開2002−83884号公報に開示されている不揮発性半導体記憶装置の製造方法を、図3乃至図16に基づいて説明する。
【0006】
図3乃至図13、及び、図15は、図2に示す不揮発性半導体記憶装置のA−A’断面図であり、図14及び図16は、図2に示す不揮発性半導体記憶装置のB−B’断面図である。
【0007】
まず、図3に示すように、シリコン基板等の半導体基板100上に、ゲート絶縁膜となる第1のシリコン酸化膜102を形成する。本実施形態においては、この第1のシリコン酸化膜102は、10nmの膜厚で形成される。続いて、この第1のシリコン酸化膜102上に、第1の多結晶シリコン膜104を形成する。本実施形態においては、この第1の多結晶シリコン膜104は、60nmの膜厚で形成される。次に、この第1の多結晶シリコン膜104上に、シリコン窒化膜106を形成し、このシリコン窒化膜106上に、第2のシリコン酸化膜108を形成する。
【0008】
次に、図4に示すように、この第2のシリコン酸化膜108上に、フォトレジスト110を塗布して、光蝕刻法により、このフォトレジスト110にビット線方向に延びるスリットを形成する。続いて、このフォトレジスト110をマスクとして用いて、RIE(Reactive Ion Etching)法により、第2のシリコン酸化膜108と、シリコン窒化膜106とを、エッチングする。
【0009】
次に、図5に示すように、O2プラズマ中にこの半導体基板100をさらし、フォトレジスト110を除去するとともに、第2のシリコン酸化膜108をマスクとして用いて、第1の多結晶シリコン膜104と、第1のシリコン酸化膜102と、半導体基板100をエッチングして、半導体基板100に溝112を形成する。続いて、この半導体基板100を酸化雰囲気で加熱し、第3のシリコン酸化膜114を形成する。本実施形態においては、この第3のシリコン酸化膜114は、6nmの膜厚で形成される。続いて、HDP(High Density Plasma)法により、半導体基板100の溝112を埋めるように、第4のシリコン酸化膜116を形成する。
【0010】
次に、図6に示すように、CMP(chemical mechanical polish)法により、第4のシリコン酸化膜116を研磨して、平坦化する。この研磨は、シリコン窒化膜106の途中まで行われる。続いて、この半導体基板100を、窒素雰囲気中で加熱する。
【0011】
次に、図7に示すように、NH4F溶液に浸した後、150℃のリン酸処理によるウェットエッチングにより、シリコン窒化膜106を除去する。これにより、第3のシリコン酸化膜114と第4のシリコン酸化膜116から、STI(shallow trench isolation)素子分離領域が形成される。
【0012】
次に、図8に示すように、LPCVD(low pressure chemical vapor deposition)法により、この半導体装置上に、リンが添加された第2の多結晶シリコン膜120を形成し、この第2の多結晶シリコン膜120の上に、第5のシリコン酸化膜122を形成する。続いて、この第5のシリコン酸化膜122の上に、フォトレジスト124を塗布して、光蝕刻法により、フォトレジスト124にビット線方向に延びるスリットを形成する。
【0013】
次に、図9に示すように、このフォトレジスト124をマスクとして用いて、RIE法により、第5のシリコン酸化膜122をエッチングする。続いて、O2プラズマ中にシリコン基板100をさらして、フォトレジスト124を除去する。続いて、LPCVD法により、第6のシリコン酸化膜126を形成する。
【0014】
次に、図10に示すように、この第6のシリコン酸化膜126をエッチバックすることにより、第5のシリコン酸化膜122の側壁部分にサイドウォール126aを形成する。このサイドウォール126aと第5のシリコン酸化膜122とにより、ビット線方向に延びるスリットを有するマスク材が形成される。
【0015】
次に、図11に示すように、サイドウォール126aと第5のシリコン酸化膜122とをマスク材として用いて、第2の多結晶シリコン膜120をRIE法によりエッチングする。続いて、この半導体基板100をHF−Vaporにさらして、サイドウォール126aと第5のシリコン酸化膜122とを剥離する。これにより、後に浮遊ゲート電極FGとなる、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120とが、ビット線方向に分離される。
【0016】
次に、図12に示すように、絶縁膜として、ONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)130をLPCVD法により形成し、酸化雰囲気で熱処理を施す。続いて、このONO膜130上に、第3の多結晶シリコン膜132をLPCVD法により形成する。続いて、この第3の多結晶シリコン膜132上に、PVD(physical vapor deposition)法により、タングステンシリサイド(WSi)膜134を形成する。続いて、このタングステンシリサイド膜134上に、LPCVD法により、第7のシリコン酸化膜136を形成する。本実施形態においては、この第7のシリコン酸化膜136は、20nmの膜厚で形成する。
【0017】
次に、図13及び図14に示すように、フォトレジスト140を塗布して、光蝕刻法により、このフォトレジスト140を所望のパターンに加工する。すなわち、ワード線方向にスリットが開口したフォトレジスト140を、形成する。続いて、このフォトレジスト140をマスクとして用いて、RIE法により、第7のシリコン酸化膜136をエッチングする。
【0018】
次に、図15及び図16に示すように、フォトレジスト140を剥離する。続いて、第7のシリコン酸化膜136をマスク材として用いて、タングステンシリサイド膜134と、第3の多結晶シリコン膜132と、ONO膜130と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104を、エッチングする。これにより、タングステンシリサイド膜134と、第3の多結晶シリコン膜132と、ONO膜130と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とが、ワード線方向に分離される。このため、タングステンシリサイド膜134と第3の多結晶シリコン膜132から、制御ゲート電極CGが形成され、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120とから、浮遊ゲート電極FGが形成される。すなわち、これにより、浮遊ゲート電極FGと制御ゲート電極CGとを有する、不揮発性のメモリセルが形成される。
【0019】
次に、酸化工程(RTO)により、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120と第3の多結晶シリコン膜132とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜162を形成する。続いて、イオン打ち込みにより、ソース/ドレイン拡散領域160を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜164を、40nmの膜厚で全体的に形成する。続いて、各メモリセルの間を埋めて、且つ、各メモリセルを覆うように、層間絶縁膜150を形成した後、この層間絶縁膜150を平坦化する。本実施形態においては、この層間絶縁膜150は、次のような工程で形成される。すなわち、窒素雰囲気で熱処理を施し、酸化処理により、第8のシリコン酸化膜を形成し、LPCVD法により、第9のシリコン酸化膜を形成し、第2のシリコン窒化膜を形成する。続いて、ボロン(B)や燐(P)を添加した第10のシリコン酸化膜を形成し、酸化雰囲気で熱処理を施す。この後、CMPにより平坦化することにより、層間絶縁膜150が形成される。
【0020】
【発明が解決しようとする課題】
ところで、一般に、メモリセルの特性を改善するためには、ゲート電極の幅を広げることが好ましい。すなわち、図16において、メモリセルの制御ゲート電極CGの幅W1を広くし、及び、浮遊ゲート電極FGの幅W1を広くすることが望ましい。しかし、ゲート電極の幅W1を広げると、その分、ゲート電極同士の間の幅W2が狭くなり、このゲート電極の間の埋め込み層間絶縁膜150の形成が困難になるという問題が生じる。すなわち、上述した層間絶縁膜150の形成の際に、埋め込み不良が発生しやすくなる。
【0021】
そこで本発明は、前記課題に鑑みてなされたものであり、上述した層間絶縁膜を形成する際に、埋め込み不良を発生しにくくした不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。
【0022】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、浮遊ゲート電極材料膜を形成する工程と、前記浮遊ゲート電極材料膜上に、第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に、制御ゲート電極材料膜を形成する工程と、前記制御ゲート電極材料膜上に、第1方向に延びるスリットを有する第1のマスク材を形成する工程と、前記第1のマスク材の側壁部分に、サイドウォールを形成する工程と、前記第1のマスク材と前記サイドウォールとをマスクとして用いて、前記制御ゲート電極材料膜と前記第2の絶縁膜と前記浮遊ゲート電極材料膜とをエッチングして、浮遊ゲート電極と制御ゲート電極とを有するメモリセルを形成する工程と、を備えることを特徴とする。
【0023】
本発明に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを有する不揮発性半導体記憶装置であって、各メモリセルは、半導体基板上に形成された、第1の絶縁膜と、前記ゲート絶縁膜上に形成された、浮遊ゲート電極と、前記浮遊ゲート電極上に形成された、第2の絶縁膜と、前記第2の絶縁膜上に形成された、制御ゲート電極と、前記制御ゲート電極上に形成された、第3の絶縁膜と、前記第3の絶縁膜の側壁部分で、且つ、前記制御ゲート電極に形成された段差部分に形成された、サイドウォールと、を備えることを特徴とする。
【0024】
【発明の実施の形態】
〔第1実施形態〕
本発明の第1実施形態は、上述した図16における第7のシリコン酸化膜136の肩部がなだらかになるように、別途、シリコン酸化膜からなるサイドウォールを形成することにより、その後にメモリセル間の幅W2に層間絶縁膜150を埋め込む際に、埋め込み不良が発生しにくいようにしたものである。より詳しくを、以下に説明する。
【0025】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図11までは、上述した従来技術と同様である。
【0026】
この図11の後、本実施形態においては、図17に示すように、絶縁膜として、ONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)200をLPCVD法により形成し、850℃の酸化雰囲気で熱処理を施す。続いて、このONO膜200上に、第3の多結晶シリコン膜202をLPCVD法により形成する。続いて、この第3の多結晶シリコン膜202上に、PVD(physical vapordeposition)法により、タングステンシリサイド(WSi)膜204を形成する。続いて、600℃〜700℃の温度で、このタングステンシリサイド膜204上に、LPCVD法により、第7のシリコン酸化膜206を形成する。本実施形態においては、この第7のシリコン酸化膜206は、絶縁膜の一例であり、200nm〜300nmの膜厚で形成する。
【0027】
次に、図18及び図19に示すように、フォトレジスト208を塗布して、光蝕刻法により、所望のパターンに加工する。すなわち、ワード線方向にスリットが開口されたフォトレジスト208を形成する。続いて、このフォトレジスト208をマスクとして用いて、RIE法により、第7のシリコン酸化膜206をエッチングする。この際、タングステンシリサイド膜204も、オーバーエッチングされる。これにより、第7のシリコン酸化膜206に、ワード線方向に延びるスリットが形成される。
【0028】
次に、図20及び図21に示すように、フォトレジスト208を除去する。続いて、LPCVD法により、600℃以下で、シリコン酸化膜210を形成する。本実施形態においては、このシリコン酸化膜210は、絶縁膜の一例であり、20nmの膜厚で形成する。ここで、シリコン酸化膜210を600℃以下で形成するのは、次のような理由によるものである。すなわち、第7のシリコン酸化膜206を形成する際に、既にこの不揮発性半導体記憶装置のタングステンシリサイド膜204は、600℃以上の温度である600℃〜700℃の温度に曝されている。このため、タングステンシリサイド(WSi)膜204の表面側のシリコン(Si)が既に酸素と反応してしまっており、未反応のシリコン(Si)が表面側に残されていなくなっている。この状態で、タングステンシリサイドが酸素と反応してしまう温度である600℃以上の温度により、シリコン酸化膜210を形成すると、タングステンシリサイド(WSi)膜204のタングステン(W)が酸素と反応してしまい、異常酸化物(W2O3)がタングステンシリサイド膜204に形成されてしまう。
【0029】
そこで、本実施形態においては、シリコン酸化膜210を、タングステンシリサイドが酸素とほとんど反応しない600℃以下の温度のLPCVD法により、形成することとしているのである。このような観点からすれば、シリコン酸化膜210を形成する際の温度の下限は、特に制限のあるものではないが、LPCVD法によりシリコン酸化膜210を形成し得るだけの温度以上である必要がある。
【0030】
次に、図22及び図23に示すように、シリコン酸化膜210をエッチバックすることにより、第7のシリコン酸化膜206における各スリットの側壁部分に、サイドウォール212を形成する。すなわち、シリコン酸化膜210を全体的にエッチバックすることにより、自己整合的に、このシリコン酸化膜210をサイドウォール212とする。
【0031】
次に、図24及び図25に示すように、第7のシリコン酸化膜206とシリコン酸化膜から構成されたサイドウォール212とをマスク材として用いて、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とを、エッチングする。これにより、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とが、ワード線方向に分離される。このため、タングステンシリサイド膜204と第3の多結晶シリコン膜202から構成された制御ゲート電極CGが形成され、第2の多結晶シリコン膜120と第1の多結晶シリコン膜104とから構成された浮遊ゲート電極FGが形成される。また、制御ゲート電極CGのタングステンシリサイド膜204の上部には、階段状の段差が形成され、この段差部分上に、サイドウォール212が位置することとなる。
【0032】
次に、図26及び図27に示すように、酸化工程(RTO)により、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120と第3の多結晶シリコン膜202とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜262を形成する。続いて、イオン打ち込みにより、ソース/ドレイン拡散領域160を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜264を、40nmの膜厚で全体的に形成する。
【0033】
次に、メモリセルの間を埋めるように、層間絶縁膜150を形成する。この層間絶縁膜150を形成するための工程は、上述した従来技術と同様である。但し、本実施形態においては、制御ゲート電極CG上の第7のシリコン酸化膜206の肩部に、なだらかな形状のサイドウォール212が形成されている。このため、メモリセルの間の幅W2に層間絶縁膜150を形成する際に、層間絶縁膜150が埋め込みやすくなり、埋め込み不良が発生しにくくなる。
【0034】
なお、本実施形態においては、第7のシリコン酸化膜206を、タングステンシリサイドが酸素と反応する600℃以上の温度である600℃〜700℃の温度で形成し、シリコン酸化膜210を600℃以下の温度で形成することとしたが、これを反対にしてもよい。すなわち、第7のシリコン酸化膜206を600℃以下で形成し、シリコン酸化膜210を600℃以上の温度である600℃〜700℃の温度で形成するようにしてもよい。さらには、第7のシリコン酸化膜206及びシリコン酸化膜210の双方を、600℃以下の温度で形成するようにしてもよい。
【0035】
〔第2実施形態〕
本発明の第2実施形態は、上述した第1実施形態を変形して、シリコン酸化膜206、210を、シリコン窒化膜で形成するようにしたものである。なお、本実施形態に係る不揮発性半導体記憶装置の製造工程も、図11までは、上述した第1実施形態と同様である。
【0036】
この図11の後、本実施形態においては、図28に示すように、絶縁膜として、ONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)200をLPCVD法により形成し、850℃の酸化雰囲気で熱処理を施す。続いて、このONO膜200上に、第3の多結晶シリコン膜202をLPCVD法により形成する。続いて、この第3の多結晶シリコン膜202上に、PVD(physical vapordeposition)法により、タングステンシリサイド(WSi)膜204を形成する。続いて、700℃〜800℃の温度で、このタングステンシリサイド膜204上に、LPCVD法により、シリコン窒化膜306を形成する。本実施形態においては、このシリコン窒化膜306は、絶縁膜の一例であり、200nm〜300nmの膜厚で形成する。
【0037】
次に、図29及び図30に示すように、フォトレジスト208を塗布して、光蝕刻法により、所望のパターンに加工する。すなわち、ワード線方向にスリットが開口されたフォトレジスト208を形成する。続いて、このフォトレジスト208をマスクとして用いて、RIE法により、シリコン窒化膜306をエッチングする。この際、タングステンシリサイド膜204も、オーバーエッチングされる。
【0038】
次に、図31及び図32に示すように、フォトレジスト208を除去する。続いて、LPCVD法により、600℃以下で、シリコン窒化膜310を形成する。本実施形態においては、このシリコン窒化膜310は、絶縁膜の一例であり、20nmの膜厚で形成する。ここで、このシリコン窒化膜310を600℃以下で形成するのは、上述した第1実施形態と同様の理由によるものである。
【0039】
次に、図33及び図34に示すように、シリコン窒化膜310をエッチバックすることにより、シリコン窒化膜306における各スリットの側壁部分に、サイドウォール312を形成する。すなわち、シリコン窒化膜310を全体的にエッチバックすることにより、自己整合的に、このシリコン窒化膜310をサイドウォール312とする。
【0040】
次に、図35及び図36に示すように、シリコン窒化膜306とシリコン窒化膜から構成されたサイドウォール312とをマスク材として用いて、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とを、エッチングする。これにより、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とが、ワード線方向に分離される。このため、タングステンシリサイド膜204と第3の多結晶シリコン膜202から構成された制御ゲート電極CGが形成され、第2の多結晶シリコン膜120と第1の多結晶シリコン膜104とから構成された浮遊ゲート電極FGが形成される。また、制御ゲート電極CGのタングステンシリサイド膜204の上部には、階段状の段差が形成され、この段差部分上に、サイドウォール312が位置することとなる。
【0041】
次に、図37及び図38に示すように、酸化工程(RTO)により、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120と第3の多結晶シリコン膜202とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜362を形成する。続いて、イオン打ち込みにより、ソース/ドレイン拡散領域160を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜364を、40nmの膜厚で全体的に形成する。
【0042】
次に、メモリセルの間を埋めるように、層間絶縁膜150を形成する。この層間絶縁膜150を形成するための工程は、上述した従来技術と同様である。但し、本実施形態においては、制御ゲート電極CG上のシリコン窒化膜306の肩部に、なだらかな形状のサイドウォール312が形成されている。このため、メモリセルの間の幅W2に層間絶縁膜150を形成する際に、層間絶縁膜150が埋め込みやすくなり、埋め込み不良が発生しにくくなる。
【0043】
なお、本実施形態においては、シリコン窒化膜306を、タングステンシリサイドが酸素と反応する600℃以上の温度である700℃〜800℃の温度で形成し、シリコン窒化膜310を600℃以下の温度で形成することとしたが、これを反対にしてもよい。すなわち、シリコン窒化膜306を600℃以下で形成し、シリコン窒化膜310を600℃以上の温度である700℃〜800℃の温度で形成するようにしてもよい。さらには、シリコン窒化膜306、310の双方を、600℃以下の温度で形成するようにしてもよい。
【0044】
〔第3実施形態〕
本発明の第3実施形態は、上述した第1実施形態を変形して、シリコン酸化膜206を、シリコン窒化膜で形成するようにしたものである。なお、本実施形態に係る不揮発性半導体記憶装置の製造工程も、図11までは、上述した第1実施形態と同様である。
【0045】
この図11の後、本実施形態においては、図39に示すように、絶縁膜として、ONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)200をLPCVD法により形成し、850℃の酸化雰囲気で熱処理を施す。続いて、このONO膜200上に、第3の多結晶シリコン膜202をLPCVD法により形成する。続いて、この第3の多結晶シリコン膜202上に、PVD(physical vapordeposition)法により、タングステンシリサイド(WSi)膜204を形成する。続いて、700℃〜800℃の温度で、このタングステンシリサイド膜204上に、LPCVD法により、シリコン窒化膜406を形成する。本実施形態においては、このシリコン窒化膜406は、絶縁膜の一例であり、200nm〜300nmの膜厚で形成する。
【0046】
次に、図40及び図41に示すように、フォトレジスト208を塗布して、光蝕刻法により、所望のパターンに加工する。すなわち、ワード線方向にスリットが開口されたフォトレジスト208を形成する。続いて、このフォトレジスト208をマスクとして用いて、RIE法により、シリコン窒化膜406をエッチングする。この際、タングステンシリサイド膜204も、オーバーエッチングされる。
【0047】
次に、図42及び図43に示すように、フォトレジスト208を除去する。続いて、LPCVD法により、600℃以下で、シリコン酸化膜410を形成する。本実施形態においては、このシリコン酸化膜410は、絶縁膜の一例であり、20nmの膜厚で形成する。ここで、このシリコン酸化膜410を600℃以下で形成するのは、上述した第1実施形態と同様の理由によるものである。
【0048】
次に、図44及び図45に示すように、シリコン酸化膜410をエッチバックすることにより、シリコン窒化膜406における各スリットの側壁部分に、サイドウォール412を形成する。すなわち、シリコン酸化膜410を全体的にエッチバックすることにより、自己整合的に、このシリコン酸化膜410をサイドウォール412とする。
【0049】
次に、図46及び図47に示すように、シリコン窒化膜406とシリコン酸化膜から構成されたサイドウォール412とをマスク材として用いて、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とを、エッチングする。これにより、タングステンシリサイド膜204と、第3の多結晶シリコン膜202と、ONO膜200と、第2の多結晶シリコン膜120と、第1の多結晶シリコン膜104とが、ワード線方向に分離される。このため、タングステンシリサイド膜204と第3の多結晶シリコン膜202から構成された制御ゲート電極CGが形成され、第2の多結晶シリコン膜120と第1の多結晶シリコン膜104とから構成された浮遊ゲート電極FGが形成される。また、制御ゲート電極CGのタングステンシリサイド膜204の上部には、階段状の段差が形成され、この段差部分上に、サイドウォール412が位置することとなる。
【0050】
次に、図48及び図49に示すように、酸化工程(RTO)により、第1の多結晶シリコン膜104と第2の多結晶シリコン膜120と第3の多結晶シリコン膜202とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜462を形成する。続いて、イオン打ち込みにより、ソース/ドレイン拡散領域160を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン窒化膜464を、40nmの膜厚で全体的に形成する。
【0051】
次に、メモリセルの間を埋めるように、層間絶縁膜150を形成する。この層間絶縁膜150を形成するための工程は、上述した従来技術と同様である。但し、本実施形態においては、制御ゲート電極CG上のシリコン窒化膜406の肩部に、なだらかな形状のサイドウォール412が形成されている。このため、メモリセルの間の幅W2に層間絶縁膜150を形成する際に、層間絶縁膜150が埋め込みやすくなり、埋め込み不良が発生しにくくなる。
【0052】
なお、本実施形態においては、シリコン窒化膜406を、タングステンシリサイドが酸素と反応する600℃以上の温度である700℃〜800℃の温度で形成し、シリコン酸化膜410を600℃以下の温度で形成することとしたが、これを反対にしてもよい。すなわち、シリコン窒化膜406を600℃以下で形成し、シリコン酸化膜410を600℃以上の温度である600℃〜700℃の温度で形成するようにしてもよい。さらには、シリコン窒化膜406及びシリコン酸化膜410の双方を、600℃以下の温度で形成するようにしてもよい。
【0053】
また、いずれの温度条件であっても、シリコン窒化膜406とシリコン酸化膜410とを入れ替えることができる。すなわち、シリコン窒化膜406をシリコン酸化膜にし、シリコン酸化膜410をシリコン窒化膜にしてもよい。
【0054】
〔第4実施形態〕
本発明の第4実施形態は、上述した第1実施形態を変形して、第1実施形態におけるシリコン酸化膜210の形成前に、この不揮発性半導体記憶装置を熱処理することにより、シリコン酸化膜210を、タングステンシリサイドが酸素と反応する温度である600℃以上で形成することができるようにしてものである。より詳しくを、以下に説明する。
【0055】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図18及び図19までは、上述した第1実施形態と同様である。
【0056】
この図18及び図19の後、本実施形態においては、図50及び図51に示すように、フォトレジスト208を除去する。続いて、この不揮発性半導体記憶装置を窒素雰囲気の中で、800℃〜1000℃の温度で熱処理をする。続いて、LPCVD法により、600℃〜700℃で、シリコン酸化膜210を形成する。本実施形態においては、このシリコン酸化膜210は、20nmの膜厚で形成する。
【0057】
ここで、シリコン酸化膜210をタングステンシリサイドが酸素と反応してしまう600℃以上の温度である600℃〜700℃の温度で形成できるのは、次のような理由によるものである。すなわち、本実施形態においては、シリコン酸化膜206を形成した後、シリコン酸化膜210を形成する前に、不揮発性半導体記憶装置を熱処理している。このため、タングステンシリサイド(WSi)膜204の表面側のシリコン(Si)が既に酸素と反応してしまっている場合でも、この熱処理によりシリコン(Si)が中心部から表面側に移動してくる。この状態で、600℃以上の温度でシリコン酸化膜210を形成しても、再び、タングステンシリサイド(WSi)膜204の表面側のシリコンが、酸素と反応することができるので、タングステンシリサイド膜204に異常酸化物(W2O3)が形成されないようにすることができる。
【0058】
これら図50及び図51以降の製造工程は、上述した第1実施形態と同様であるので、その説明は省略する。
【0059】
本実施形態によれば、シリコン酸化膜210を600℃以上で形成することができるので、第1実施形態よりも速い成膜速度のLPCVDで、このシリコン酸化膜210を形成することができる。
【0060】
〔第5実施形態〕
本発明の第5実施形態は、上述した第2実施形態を変形して、第2実施形態におけるシリコン窒化膜310の形成前に、この不揮発性半導体記憶装置を熱処理することにより、シリコン窒化膜310を、タングステンシリサイドが酸素と反応する温度である600℃以上で形成することができるようにしてものである。より詳しくを、以下に説明する。
【0061】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図29及び図30までは、上述した第2実施形態と同様である。
【0062】
この図29及び図30の後、本実施形態においては、図52及び図53に示すように、この不揮発性半導体記憶装置を窒素雰囲気の中で、800℃〜1000℃の温度で熱処理をする。続いて、LPCVD法により、700℃〜800℃で、シリコン窒化膜310を形成する。本実施形態においては、このシリコン窒化膜310は、20nmの膜厚で形成する。
【0063】
ここで、シリコン窒化膜310を、タングステンシリサイドが酸素と反応してしまう600℃以上の温度である700℃〜800℃の温度で形成できるのは、上述した第4実施形態と同様の理由によるものである。これら図52及び図53以降の製造工程は、上述した第1実施形態と同様であるので、その説明は省略する。
【0064】
本実施形態によれば、シリコン窒化膜310を700℃以上で形成することができるので、第1実施形態よりも速い成膜速度のLPCVDで、このシリコン窒化膜310を形成することができる。
【0065】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した各実施形態では、制御ゲート電極の高融点金属シリサイドを、タングステンシリサイド膜204により形成したが、コバルト(Co)、ニッケル(Ni)等の他の高融点金属を用いて形成するようにしてもよい。但し、この場合、CoSi及びNiSiについては、600℃以上の温度に曝しても異常酸化物は生成されないが、CoSiは700℃以上の熱を加えると高抵抗化してしまい、NiSiは500℃以上の熱を加えると高抵抗化してしまう。
【0066】
このため、コバルトやニッケルを制御ゲート電極の高融点金属シリサイド膜に用いる場合には、上述した第1実施形態乃至第3実施形態を適用する必要がある。そして、コバルトを用いた場合には、シリコン酸化膜206、210、410、及び、シリコン窒化膜306、310、406を、700℃未満で形成し、ニッケルを用いた場合にはこれらを500℃未満で形成する必要がある。
【0067】
また、上述した各実施形態においては、NAND型の不揮発性半導体記憶装置を例に説明したが、NOR型、AND型等の他のタイプの不揮発性半導体記憶装置についても本発明を適用することができる。さらには、本発明は不揮発性半導体記憶装置に限らず、層間絶縁膜により素子の間を埋める他の半導体装置についても適用することができる。
【0068】
また、上述した各実施形態で用いたシリコン酸化膜及びシリコン窒化膜は、絶縁膜の一例であり、他の種類の絶縁膜をこれらの代わりに用いることもできる。
【0069】
【発明の効果】
以上説明したように、本発明に係る不揮発性半導体記憶装置の製造方法、及び、不揮発性半導体記憶装置によれば、制御ゲート電極上にサイドウォールを形成したので、メモリセルの間に層間絶縁膜を埋め込む際に、埋め込み不良が発生しにくいようにすることができる。
【図面の簡単な説明】
【図1】一般的なNAND型メモリセルの等価回路を示す図である。
【図2】図1のNAND型メモリセルの平面レイアウト図である。
【図3】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図4】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図5】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図6】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図7】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図8】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図9】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図10】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図11】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図12】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図13】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図14】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図13に対応する図である。
【図15】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図16】従来の不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図15に対応する図である。
【図17】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図18】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図19】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図18に対応する図である。
【図20】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図21】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図20に対応する図である。
【図22】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図23】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図22に対応する図である。
【図24】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図25】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図24に対応する図である。
【図26】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図27】本発明の第1実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図26に対応する図である。
【図28】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図29】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図30】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図29に対応する図である。
【図31】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図32】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図31に対応する図である。
【図33】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図34】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図33に対応する図である。
【図35】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図36】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図35に対応する図である。
【図37】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図38】本発明の第2実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図37に対応する図である。
【図39】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図40】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図41】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図40に対応する図である。
【図42】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図43】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図42に対応する図である。
【図44】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図45】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図44に対応する図である。
【図46】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図47】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図46に対応する図である。
【図48】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図49】本発明の第3実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図48に対応する図である。
【図50】本発明の第4実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図51】本発明の第4実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図50に対応する図である。
【図52】本発明の第5実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である(図2のA−A’断面図)。
【図53】本発明の第5実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図であり(図2のB−B’断面図)、図52に対応する図である。
【符号の説明】
FG 浮遊ゲート電極
CG 制御ゲート電極
100 半導体基板
102 第1のシリコン酸化膜
104 第1の多結晶シリコン膜
120 第2の多結晶シリコン膜
150 層間絶縁膜
150 ソース/ドレイン拡散領域
200 ONO膜
202 第3の多結晶シリコン膜
204 タングステンシリサイド膜
206 第7のシリコン酸化膜
212 サイドウォール
Claims (13)
- 半導体基板上に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、浮遊ゲート電極材料膜を形成する工程と、
前記浮遊ゲート電極材料膜上に、第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に、制御ゲート電極材料膜を形成する工程と、
前記制御ゲート電極材料膜上に、第1方向に延びるスリットを有する第1のマスク材を形成する工程と、
前記第1のマスク材の側壁部分に、サイドウォールを形成する工程と、
前記第1のマスク材と前記サイドウォールとをマスクとして用いて、前記制御ゲート電極材料膜と前記第2の絶縁膜と前記浮遊ゲート電極材料膜とをエッチングして、浮遊ゲート電極と制御ゲート電極とを有するメモリセルを形成する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記制御ゲート電極材料膜は、タングステンシリサイド膜を含んでいる、ことを特徴とする請求項1に記載の不揮発性半導体記憶装置の製造方法。
- 前記第1のマスク材を形成する工程、及び、前記サイドウォールを形成する工程の少なくとも一方は、600℃以下の工程である、ことを特徴とする請求項2に記載の不揮発性半導体記憶装置の製造方法。
- 前記第1のマスク材を形成する工程は、600℃以上の工程であり、
前記第1のマスク材を形成する工程の後、前記サイドウォールを形成する工程の前に、窒素雰囲気で熱処理する工程を、さらに備えていることを特徴とする請求項2に記載の不揮発性半導体記憶装置の製造方法。 - 前記サイドウォールを形成する工程は、600℃以上の工程である、ことを特徴とする請求項4に記載の不揮発性半導体記憶装置の製造方法。
- 前記第1のマスク材は、シリコン酸化膜により構成されており、前記サイドウォールもシリコン酸化膜により構成されている、ことを特徴とする請求項1乃至請求項5のいずれかに記載の不揮発性半導体記憶装置の製造方法。
- 前記第1のマスク材は、シリコン窒化膜により構成されており、前記サイドウォールもシリコン窒化膜により構成されている、ことを特徴とする請求項1乃至請求項5のいずれかに記載の不揮発性半導体記憶装置の製造方法。
- 前記第1のマスク材は、シリコン酸化膜とシリコン窒化膜とのうちの一方により構成されており、前記サイドウォールはシリコン酸化膜とシリコン窒化膜とのうちの他方により構成されている、ことを特徴とする請求項1乃至請求項5のいずれかに記載の不揮発性半導体記憶装置の製造方法。
- 前記浮遊ゲート電極材料膜上に、前記第1方向と交差する方向である第2方向に沿ってスリットを有する第2のマスク材を形成する工程と、
前記第2のマスク材をマスクとして用いて、前記浮遊ゲート電極材料膜をエッチングする工程と、
をさらに備えることを特徴とする請求項1乃至請求項8のいずれかに記載の不揮発性半導体記憶装置の製造方法。 - 前記制御ゲート電極材料膜は、高融点金属シリサイド膜を含んでいる、ことを特徴とする請求項1に記載の不揮発性半導体記憶装置の製造方法。
- 前記メモリセルを形成する工程の後に、前記各メモリセルを覆い、且つ、前記各メモリセルの間を埋める層間絶縁膜を形成する工程を、さらに備えることを特徴とする請求項1乃至請求項10のいずれかに記載の不揮発性半導体記憶装置の製造方法。
- 電気的に書き換え可能な複数のメモリセルを有する不揮発性半導体記憶装置であって、各メモリセルは、
半導体基板上に形成された、第1の絶縁膜と、
前記ゲート絶縁膜上に形成された、浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された、第2の絶縁膜と、
前記第2の絶縁膜上に形成された、制御ゲート電極と、
前記制御ゲート電極上に形成された、第3の絶縁膜と、
前記第3の絶縁膜の側壁部分で、且つ、前記制御ゲート電極に形成された段差部分に形成された、サイドウォールと、
を備えることを特徴とする不揮発性半導体記憶装置。 - 前記各メモリセルを覆い、且つ、前記各メモリセルの間を埋める層間絶縁膜を、さらに備えることを特徴とする請求項12に記載の不揮発性半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002220140A JP2004063789A (ja) | 2002-07-29 | 2002-07-29 | 不揮発性半導体記憶装置の製造方法、及び、不揮発性半導体記憶装置 |
US10/251,754 US20040018682A1 (en) | 2002-07-29 | 2002-09-23 | Method for producing nonvolatile semiconductor memory device and the device itself |
TW092119836A TWI238497B (en) | 2002-07-29 | 2003-07-21 | Manufacturing method for non-volatile semiconductor memory device and the non-volatile semiconductor memory device |
CNB031330932A CN1245754C (zh) | 2002-07-29 | 2003-07-25 | 非易失性半导体存储器的制造方法和非易失性半导体存储器 |
KR1020030051933A KR100550169B1 (ko) | 2002-07-29 | 2003-07-28 | 불휘발성 반도체 기억 장치의 제조 방법 및 불휘발성반도체 기억 장치 |
US10/683,355 US6927132B2 (en) | 2002-07-29 | 2003-10-14 | Method for producing nonvolatile semiconductor memory device and the device itself |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002220140A JP2004063789A (ja) | 2002-07-29 | 2002-07-29 | 不揮発性半導体記憶装置の製造方法、及び、不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004063789A true JP2004063789A (ja) | 2004-02-26 |
Family
ID=30768013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002220140A Pending JP2004063789A (ja) | 2002-07-29 | 2002-07-29 | 不揮発性半導体記憶装置の製造方法、及び、不揮発性半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20040018682A1 (ja) |
JP (1) | JP2004063789A (ja) |
KR (1) | KR100550169B1 (ja) |
CN (1) | CN1245754C (ja) |
TW (1) | TWI238497B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7383269B2 (en) * | 2003-09-12 | 2008-06-03 | Accenture Global Services Gmbh | Navigating a software project repository |
JP4829015B2 (ja) * | 2006-06-20 | 2011-11-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2008085131A (ja) | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体記憶装置 |
JP2010021496A (ja) * | 2008-07-14 | 2010-01-28 | Toshiba Corp | 半導体装置、及びその製造方法 |
US8704289B2 (en) * | 2011-12-27 | 2014-04-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
CN107180832B (zh) * | 2016-03-09 | 2020-04-03 | 中芯国际集成电路制造(上海)有限公司 | 闪存结构及其形成方法 |
TWI802316B (zh) * | 2022-03-10 | 2023-05-11 | 華邦電子股份有限公司 | 半導體結構之形成方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3043135B2 (ja) * | 1991-09-26 | 2000-05-22 | 新日本製鐵株式会社 | 不揮発性半導体メモリの製造方法 |
US5661053A (en) * | 1994-05-25 | 1997-08-26 | Sandisk Corporation | Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
KR100244292B1 (ko) * | 1997-07-09 | 2000-02-01 | 김영환 | 비휘발성 메모리 소자의 제조방법 |
JP3144484B2 (ja) | 1998-12-04 | 2001-03-12 | 日本電気株式会社 | フラッシュメモリおよびその製造法 |
US6329685B1 (en) | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
US6355524B1 (en) | 2000-08-15 | 2002-03-12 | Mosel Vitelic, Inc. | Nonvolatile memory structures and fabrication methods |
JP2002083884A (ja) | 2000-09-06 | 2002-03-22 | Toshiba Corp | 半導体記憶装置の製造方法 |
-
2002
- 2002-07-29 JP JP2002220140A patent/JP2004063789A/ja active Pending
- 2002-09-23 US US10/251,754 patent/US20040018682A1/en not_active Abandoned
-
2003
- 2003-07-21 TW TW092119836A patent/TWI238497B/zh not_active IP Right Cessation
- 2003-07-25 CN CNB031330932A patent/CN1245754C/zh not_active Expired - Fee Related
- 2003-07-28 KR KR1020030051933A patent/KR100550169B1/ko not_active IP Right Cessation
- 2003-10-14 US US10/683,355 patent/US6927132B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20040011369A (ko) | 2004-02-05 |
US20040018682A1 (en) | 2004-01-29 |
CN1477701A (zh) | 2004-02-25 |
CN1245754C (zh) | 2006-03-15 |
TWI238497B (en) | 2005-08-21 |
KR100550169B1 (ko) | 2006-02-08 |
US20040077146A1 (en) | 2004-04-22 |
US6927132B2 (en) | 2005-08-09 |
TW200410373A (en) | 2004-06-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
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