KR100936585B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 장치의 제조 방법은, 상면을 갖는 반도체 기판의 상기 상면에 상부에 반도체층을 갖는 복수의 메모리 셀 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 복수의 게이트 전극 사이에 충전하도록 제1 실리콘 산화막을 형성하는 공정과, 상기 제1 실리콘 산화막의 상부를 제거하여 상기 게이트 전극의 상기 반도체층을 노출시키도록 가공하는 공정과, 상기 게이트 전극의 상기 반도체층의 상면에 금속층을 퇴적시켜 합금화하여 금속 반도체 합금층을 형성하고, 상기 합금층으로서 사용되고 있지 않은 나머지의 금속층을 제거하는 공정과, 상기 게이트 전극 상 및 상기 게이트 전극 사이에 제2 실리콘 산화막을 형성하는 공정으로서, 상기 제2 실리콘 산화막의 상면이 상기 게이트 전극 상 및 상기 게이트 전극 사이의 영역 상에서, 상기 반도체 기판의 표면으로부터의 상기 게이트 전극의 상면의 높이보다 높은 위치에 위치하도록 형성하는 공정과, 상기 제2 실리콘 산화막 상에 실리콘 질화막을 형성하는 공정을 포함하여 이루어지는 것에 특징을 갖는다.
게이트 전극, 실리콘 산화막, 실리콘 질화막, 반도체 기판, 층간 절연막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 메모리 셀을 구성하는 셀 트랜지스터의 게이트 전극 사이에 절연막을 매립하는 구성의 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
이러한 종류의 반도체 장치로서는, 예를 들면 NAND형 플래시 메모리 장치가 있다. 메모리 셀을 구성하고 있는 각 셀 트랜지스터에는, 워드선을 구성하는 컨트롤 게이트 전극이 셀 사이를 연결하도록 형성되어 있다. 종래에서는, 이 워드선의 측벽에, 실리콘 산화막을 형성함과 함께 후공정에서 필요로 되는 실리콘 질화막 등을 형성하고 있다. 그리고, 또한 워드선 사이에는 층간 절연막이 충전된 상태로 형성되도록 되어 있다. 이와 같은 구성은, 예를 들면 일본 특허 출원 특개 2000-311992호 공보 등에 개시되어 있다.
상기한 바와 같은 구성은, 반도체 집적 회로에서의 설계 룰의 미세화가 진행됨에 따라서, 다음의 점에서 채용하는 것이 어렵게 되고 있다. 즉, 게이트 전극을 연결한 워드선의 간격이 좁아짐으로써, 인접하는 메모리 셀 트랜지스터 사이의 결합 용량이 증대된다. 이 경우, 워드선 사이에 충전하는 절연막의 유전률이 높은 것에서는 특히 결합 용량이 문제로 된다. 이 때문에, 상기한 문헌에 개시된 구성과 같이, 실리콘 산화막에 비해 유전률이 높은 실리콘 질화막을 워드선의 측벽부에 형성하는 구성은 적용하는 것이 곤란하게 된다.
한편, 미세화에 수반하여, 게이트 전극 상부에 형성하고 있던 실리사이드의 저항값의 크기가 디바이스의 특성에 악영향을 미칠 정도로 되어 가고 있어, 종래의 텅스텐 실리사이드(WSi)와 같은 재료로는 대응할 수 없게 되고 있다. 이것 대신에, 예를 들면 코발트 실리사이드(CoSi2) 등의 재료를 이용하면, 저항값의 점에서는 충분히 특성을 만족시킬 수 있는 것이 얻어지는 것을 알고 있다.
메모리 셀의 게이트 전극으로서 코발트 실리사이드를 사용하는 경우, 처리 온도가 낮은 공정을 후공정에서 행할 필요가 있기 때문에, 게이트 전극을 에칭 가공한 후에 게이트 전극의 상부를 부분적으로 실리사이드화하기 위한 처리를 하는 공정을 실시하게 된다. 이 때문에, 우선, 게이트 전극을 구성하는 다결정 실리콘막을 게이트 전극의 형상으로 분리 가공한 상태에서 다결정 실리콘막의 상면에 실리사이드 형성용의 코발트막을 형성(주로 스퍼터법이 사용됨)하고, 계속해서 전술한 실리사이드 합금화 반응을 시키기 위해서 열처리를 행한다. 이 때, 다결정 실리콘막이 코발트막에 의해 확실하게 실리사이드 반응을 일으키도록 하기 위해서, 코발트막의 형성 전에, 다결정 실리콘막의 표면을 청정화할 목적으로 희불산(DHF : dilute HF) 등의 웨트 처리를 넣는 것이 통례이다.
또한, 실리사이드 형성 공정의 후공정에서, 메탈 배선으로서 구리(Cu)를 이 용하는 프로세스를 갖는 경우에는, Cu가 메모리 셀 등의 소자부에 침입하는 것을 방지할 목적으로, 예를 들면 Cu 침입 방지에 효과가 있는 실리콘 질화막을 배리어막으로서 게이트 전극과 메탈 배선 사이에 배치 형성하는 것이 행해진다.
그러나, 다결정 실리콘막의 표면을 청정화할 목적으로 희불산 등의 웨트 처리를 넣는 것이 반대로 다음과 같은 문제점을 일으킨다. 우선, 게이트 전극 사이를 매립하는 실리콘 산화막 등의 층간 절연막이 형성되어 있는 경우에는, 그 층간 절연막을 에치백하게 된다. 한편, 게이트 전극 사이에의 실리콘 산화막의 매립은 어스펙트비가 높기 때문에 내부에 심이 형성되기 쉽기 때문에, 에치백을 하였을 때에 심이 노출되는 상태로 되어 있는 경우에는, 웨트 처리가 행해지면 그 심에 에칭 액이 침입하여 에칭이 진행되어 보이드로 되게 된다.
이와 같은 움푹 패임이나 보이드가 발생하면, 후공정에서 배리어막으로서 형성되는 실리콘 질화막이 보이드 내에 들어가게 되지만, 실리콘 질화막은 실리콘 산화막보다도 고유전률의 재료이기 때문에 셀간의 기생 용량이 증가하는 등의 악영향이 나타난다. 또한, 워드선 사이에 실리콘 질화막이 들어가 있으면, 비교적 고전압이 인가되는 선택 게이트로부터 워드선에 전위가 걸리는 등의 문제점도 발생한다.
본 발명은, 게이트 전극 형성 후에 코발트 실리사이드와 같은 합금화를 함과 함께, 배리어 절연막을 형성하는 구성의 경우라도, 게이트간 용량의 증대를 방지할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 반도체 장치의 제조 방법은, 상면을 갖는 반도체 기판의 상기 상면에 상부에 반도체층을 갖는 복수의 메모리 셀 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 복수의 게이트 전극 사이에 충전하도록 제1 실리콘 산화막을 형성하는 공정과, 상기 제1 실리콘 산화막의 상부를 제거하여 상기 게이트 전극의 상기 반도체층을 노출시키도록 가공하는 공정과, 상기 게이트 전극의 상기 반도체층의 상면에 금속층을 퇴적시켜 합금화하여 금속 반도체 합금층을 형성하고, 상기 합금층으로서 사용되고 있지 않은 나머지의 금속층을 제거하는 공정과, 상기 게이트 전극 상 및 상기 게이트 전극 사이에 제2 실리콘 산화막을 형성하는 공정으로서, 상기 제2 실리콘 산화막의 상면이 상기 게이트 전극 상 및 상기 게이트 전극 사이의 영역 상에서, 상기 반도체 기판의 표면으로부터의 상기 게이트 전극 상면의 높이보다 높은 위치에 위치하도록 형성하는 공정과, 상기 제2 실리콘 산화막 상에 실리콘 질화막을 형성하는 공정을 포함하여 이루어지는 것에 특징을 갖는다.
본 발명의 반도체 장치는, 제1 상면을 갖는 반도체 기판과, 상기 제1 상면 상에 형성된 복수의 게이트 전극과, 상기 게이트 전극 상 및 상기 게이트 전극 사이에 형성된 제2 상면을 갖는 실리콘 산화막으로서, 상기 제2 상면이, 상기 게이트 전극이 형성되는 영역 및 상기 게이트 전극 사이의 영역에서, 상기 게이트 전극 상면의 상기 반도체 기판 표면으로부터의 높이보다 높은 위치에 위치하도록 형성된 실리콘 산화막과, 상기 제2 상면 상에 형성된 실리콘 질화막을 구비한 것에 특징을 갖는다.
이하, 본 발명을 NAND형 플래시 메모리 장치에 적용한 경우의 일 실시 형태에 대해서 도면을 참조하면서 설명한다. 또한，이하의 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호로 나타내고 있다. 단, 도면은 모식적인 것으로서, 두께와 평면 치수와의 관계, 각 층의 두께의 비율 등은 현실의 것과는 상이하다.
우선, 본 실시 형태의 NAND형 플래시 메모리 장치의 구성을 설명한다.
도 1은, NAND형 플래시 메모리 장치의 메모리 셀 영역에 형성되는 메모리 셀 어레이의 일부를 도시하는 등가 회로도이다.
NAND형 플래시 메모리 장치의 메모리 셀 어레이는, 2개의 선택 게이트 트랜지스터 Trs와, 그 선택 게이트 트랜지스터 Trs 사이에 대하여 직렬 접속된 복수개(예를 들면 8개 : 2의 n승개(n은 양수))의 메모리 셀 트랜지스터 Trm으로 이루어지는 NAND셀 유닛 SU가 행렬 형상으로 형성됨으로써 구성되어 있다. NAND 셀 유닛 SU 내에서, 복수개의 메모리 셀 트랜지스터 Trm은 인접하는 것끼리 소스/드레인 영역을 공용하여 형성되어 있다.
도 1 중 X 방향(워드선 방향, 게이트 폭 방향에 상당함)으로 배열된 메모리 셀 트랜지스터 Trm은, 워드선(컨트롤 게이트선) WL에 의해 공통 접속되어 있다. 또한, 도 1 중 X 방향으로 배열된 선택 게이트 트랜지스터 Trs1은 선택 게이트선 SGL1에 의해 공통 접속되고, 선택 게이트 트랜지스터 Trs2는 선택 게이트선 SGL2에 의해 공통 접속되어 있다. 선택 게이트 트랜지스터 Trs1의 드레인 영역에는 비트선 컨택트 CB가 접속되어 있다. 이 비트선 컨택트 CB는 도 1 중 X 방향에 직교하는 Y 방향(게이트 길이 방향, 비트선 방향에 상당함)으로 연장되는 비트선 BL에 접속되어 있다. 또한, 선택 게이트 트랜지스터 Trs2는 소스 영역을 개재하여 도 1 중 X 방향으로 연장되는 소스선 SL에 접속되어 있다.
도 2는 메모리 셀 영역의 일부의 레이아웃 패턴을 도시하는 평면도이다. 반도체 기판으로서의 실리콘 기판(1)에, 소자 분리 영역으로서의 STI(shallow trench isolation)(2)가 도 2 중 Y 방향을 따라서 소정 간격으로 복수개 형성되고, 이에 의해 활성 영역(3)이 도 2 중 X 방향으로 분리 형성되어 있다. 활성 영역(3)과 직교하는 도 2 중 X 방향을 따라서 소정 간격으로 메모리 셀 트랜지스터의 워드선 WL이 형성되어 있다. 또한, 도 2 중 X 방향을 따라서 한 쌍의 선택 게이트 트랜지스터의 선택 게이트선 SGL1이 형성되어 있다. 한 쌍의 선택 게이트선 SGL1 사이의 활성 영역(3)에는 비트선 컨택트 CB가 각각 형성되어 있다. 워드선 WL과 교차하는 활성 영역(3) 상에는 메모리 셀 트랜지스터의 게이트 전극 G가, 선택 게이트선 SGL1과 교차하는 활성 영역(3) 상에는 선택 게이트 트랜지스터의 게이트 전극 SG가 형성되어 있다.
도 3은, 도 2 중, 절단선 3-3으로 나타내는 부분의 단면도이다. 즉, 활성 영역(active area)(3)에서의 게이트 전극 SG 부분을 중심으로 하여 도시한 것이다. 이 도 3에서, 실리콘 기판(1) 상에 형성된 게이트 전극 G 및 게이트 전극 SG는, 터널 절연막(4)을 개재하여 플로팅 게이트 전극용의 다결정 실리콘막(5), ONO막 등으 로 이루어지는 게이트간 절연막(6), 컨트롤 게이트 전극용의 다결정 실리콘막(7) 및 코발트 실리사이드막(8)이 순차적으로 적층된 구성으로 되어 있다. 또한, 게이트 전극 SG의 게이트간 절연막(6)에는, 다결정 실리콘막(5)과 다결정 실리콘막(7)을 도통하기 위한 개구(6a)가 형성되고, 이 개구(6a) 내에 다결정 실리콘막(7)이 매립되어 있다.
게이트 전극 G 및 게이트 전극 SG의 측벽에는, 실리콘 기판(1)의 표면으로부터 소정 높이(도 3에서는 다결정 실리콘막(7)의 측벽이 2/3 정도 덮여지는 높이)까지 RTP(rapid thermal processor)법 등의 처리에 의한 실리콘 산화막(9)이 형성되어 있다. 게이트 전극 G의 실리콘 산화막(9)과 게이트 전극 SG의 실리콘 산화막(9) 사이 및 게이트 전극 G의 실리콘 산화막(9) 사이에는, LP-CVD법에 의한 실리콘 산화막(10)이 형성되어 있다. 이 실리콘 산화막(10)에는, 후술하는 바와 같은 제조 공정을 거침으로써 도시한 바와 같이 보이드(10a)가 발생하고 있다.
한 쌍의 게이트 전극 SG 사이에서는, 실리콘 산화막(9)끼리가 대향하고 있는 표면 및 실리콘 기판(1)의 표면에 걸쳐 실리콘 질화막(11)이 형성되어 있다. 또한 실리콘 질화막(11)의 내측의 영역을 충전하도록 BPSG(boro phospho silicate glass)막 등의 실리콘 산화막(12)이 형성되어 있다. 실리콘 질화막(11)은, 구술하는 가공 공정을 거치는 관계로부터 실리콘 산화막(9)의 상단 부분보다 상방으로 돌출되는 부분을 갖는 형상으로 형성되어 있다.
상기 구성의 상면 즉, 게이트 전극 G, SG 및 이들 사이의 상면 부분에는, 이들을 피복하도록 TEOS(tetraethyl orthosilicate)막(13)이 형성되어 있다. TEOS 막(13)은, 그 상면이, 게이트 전극 G, SG가 형성된 영역 및 게이트 전극 G와 게이트 전극 G 사이의 영역 및 게이트 전극 G와 게이트 전극 SG 사이의 영역에서, 코발트 실리사이드막(8)의 상면의 실리콘 기판(1)으로부터의 높이보다 높은 위치에 위치하도록 형성되어 있다. 또한, 도 3에서는，TEOS막(13)의 상면은, 게이트 전극 G, SG가 형성된 영역 및 게이트 전극 G와 게이트 전극 G 사이의 영역 및 게이트 전극 G와 게이트 전극 SG 사이의 영역에서, 평탄하게 형성되어 있지만, 본 발명은 그것에 한하지 않고, TEOS막(13)의 상면은 요철 형상으로 형성되어 있어도 된다. 이 TEOS막(13) 상에 배리어막으로서의 실리콘 질화막(14)이 형성되어 있다. 또한 그 상부에는, TEOS막(15)이 형성되어, 평탄화되어 있다.
게이트 전극 SG와 게이트 전극 SG 사이의 실리콘 산화막(12) 상에서，TEOS막(13)의 상면은 코발트 실리사이드막(8)의 상면의 높이보다 낮게 위치하도록 형성되어 있다. 이 형상에 따라서, 실리콘 산화막(12) 상에서 실리콘 질화막(14)도 코발트 실리사이드막(8)의 상면의 높이보다 낮은 위치에 위치하도록 형성되어 있다. 또한, 게이트 전극 SG 사이에는, 도시한 바와 같이 TEOS막(15)으로부터 실리콘 기판(1)의 표면에 도달하는 컨택트홀(16)이 실리콘 산화막(12)의 형성 영역에 형성되어 있다. 이 컨택트홀(16)은, TEOS막(15), 실리콘 질화막(14), TEOS막(13), 실리콘 산화막(12), 실리콘 질화막(11)을 관통하여, 실리콘 기판(1)의 표면을 노출시키도록 형성되어 있다. 컨택트홀(16)의 내부에는 도체를 매립하여 형성한 컨택트 플러그(17)가 형성되며, 실리콘 기판(1)에 전기적으로 접속되어 있다.
상기 구성에서는, 배리어막으로서의 실리콘 질화막(14)이 게이트 전극 G 사 이 혹은 게이트 전극 G와 게이트 전극 SG 사이에 들어가지 않도록 구성하고 있으므로, 셀 트랜지스터간의 결합 용량의 증대를 초래하는 것을 방지할 수 있다.
다음으로, 상기 구성을 제조하는 경우의 제조 공정에 대해서 도 4∼도 13을 참조하여 설명한다.
우선, 도 4에 도시한 바와 같이, 실리콘 기판(1) 상에 터널 절연막(4)을 성막하고, 이 후, 플로팅 게이트로 되는 다결정 실리콘막(5), 게이트간 절연막(6) 및 컨트롤 게이트(워드선)로 되는 다결정 실리콘막(7)을 적층 형성한다. 또한, 다결정 실리콘막(7) 상에, 드라이 에칭 가공에서의 하드마스크로 되는 실리콘 질화막(18)을 적층 형성한다. 이 후, 포토리소그래피 처리에 의해, 레지스트(19)를 도포하여 소정의 선택 게이트 및 워드선 패턴을 형성한다. 또한, 게이트간 절연막(6)을 다결정 실리콘막(5) 상에 형성한 후, 게이트 전극 SG 형성 영역의 게이트간 절연막(6)의 일부를 제거하여, 개구(6a)를 형성하고 있다. 게이트간 절연막(6) 상에 다결정 실리콘막(7)을 형성하였을 때, 이 개구(6a) 내에 다결정 실리콘막(7)이 매립된다.
다음으로, 도 5에 도시한 바와 같이, 드라이 에칭 기술(예를 들면 RIE(reactive ion etching)법)에 의해, 우선 패터닝한 레지스트(19)를 마스크로 하여 실리콘 질화막(18)을 에칭 가공하고 이것을 하드마스크로 하여, 계속해서 다결정 실리콘막(7), 게이트간 절연막(6) 및 다결정 실리콘막(5)을 에칭한다. 이 후, 레지스트(19)를 제거한다.
다음으로，RTP 등을 이용하여, 산화 처리를 실시한다. 이에 의해, 도 6에 도시한 바와 같이, 게이트 전극 G 및 게이트 전극 SG의 다결정 실리콘막(5나 7) 등의 측벽부가 산화되어 실리콘 산화막(9)이 형성된다.
계속해서, 도 7에 도시한 바와 같이, 메모리 셀 트랜지스터 및 선택 게이트 트랜지스터의 각 소스/드레인 영역에 상당하는 확산층(1a, 1b)을 형성하기 위한 이온 주입 처리를 실시한다. 이 후, LP-CVD(low pressure CVD)법을 이용하여 약 50㎚의 실리콘 산화막(10)을 형성하고, 드라이 에칭 처리에 의해 스페이서(10b)를 형성하는 가공을 행한다. 실리콘 산화막(10)은, 게이트 전극 G 사이 및 게이트 전극 G와 게이트 전극 SG 사이의 좁은 부분에도 형성된다. 이들 부분은 어스펙트비가 높기 때문에, 실리콘 산화막(10)의 성막 시에 도시한 바와 같은 심(10c)이 게이트 전극 G 사이 및 게이트 전극 G와 게이트 전극 SG 사이의 영역에서 생기기 쉽다. 또한, 드라이 에칭 처리에서는, 실리콘 질화막(18)의 상면으로부터 조금 내려간 위치까지 에치백되지만, 대부분은 그대로 남은 상태로 된다. 이 후, 스페이서(10b)를 마스크로 하여 게이트 전극 SG 사이의 부분에 이온 주입 처리를 행하여 불순물 확산 영역(1c)을 형성한다. 이에 의해 게이트 전극 SG 사이의 부분에 LDD(lightly doped drain) 구조가 형성된다.
다음으로, 도 8에 도시한 바와 같이, 리소그래피 처리에 의해, 게이트 전극 SG 사이의 영역만을 개구하는 패터닝을 행하고, 불산계의 약액 처리에 의해 전술한 스페이서(10b)를 제거한다.
계속해서, 도 9에 도시한 바와 같이, LP-CVD법을 이용하여 20㎚ 정도의 실리콘 질화막(11)을 성막하고, 그 후 CVD법에 의해 BPSG막 등의 실리콘 산화막(12)을 성막한다. 계속해서, 고온 웨트 산화 분위기 하에서 멜트 처리를 행한 후 평탄화 처리를 한다. 평탄화 처리에서는, 예를 들면 CMP(chemical mechanical polishing)처리에 의해 실리콘 질화막(11)을 스토퍼로 하여 실리콘 산화막(12)이 제거된다.
다음으로, 도 10에 도시한 바와 같이, RIE법에 의해 실리콘 질화막(9) 및 실리콘 산화막(12)을 에칭하여, 게이트 전극 G, SG의 다결정 실리콘막(7)의 상면 및 측면의 상부를 노출시킨다. 이 후, 도 11에 도시한 바와 같이, 희불산 처리 등의 산화막 제거 기술에 의해, 제어 게이트로 되는 다결정 실리콘막(7)의 노출되어 있는 표면의 자연 산화막 등을 박리하여 청정화하고, 스퍼터 기술에 의해 실리사이드 형성용의 코발트막(20)을 형성한다.
또한, 전술한 RIE에 의한 에칭에서는, 실리콘 질화막(9)을 제거한 후에 실리콘 산화막(7)을 에칭할 때에, 게이트 전극 G와 게이트 전극 SG 사이의 어스펙트비가 높은 부분에 형성되어 있는 실리콘 산화막(10)의 표면이 노출되고, 이 때 심(10c)이 노출되는 경우가 있다. 이 때문에, 계속되는 산화막 제거를 위한 희불산(DHF)에 의한 웨트 처리에서는, 심(10c)이 노출되어 있는 부분에서 급속히 에칭이 진행되어, 도 10에 도시하고 있는 같은 보이드(10a)가 형성된다.
다음으로, 도 12에 도시한 바와 같이, 실리사이드 형성용으로 퇴적한 코발트막(20)을 어닐링 처리함으로써 코발트 실리사이드(8)를 형성한다. 어닐링 처리는, RTP 등의 램프 어닐링 기술을 이용하여 행한다. 코발트막(20)은, 다결정 실리콘막(7)과 접촉하고 있는 부분만이 실리사이드화되고, 다른 부분은 무반응인 상태 그대로 남으므로, 이것을 박리액에 의해 처리하여 제거한다. 이 후, 필요에 따라서 다시 RTP 등에 의한 어닐링 처리를 행하여 안정된 코발트 실리사이드막(8)을 형성한다. 이 후, LP-CVD법에 의해 TEOS막(13)을 50㎚ 정도 성막한다. 이 때, TEOS막(13)의 상면은, 게이트 전극 G, SG가 형성된 영역 및 게이트 전극 G와 게이트 전극 G 사이의 영역 및 게이트 전극 G와 게이트 전극 SG 사이의 영역에서, 코발트 실리사이드막(8)의 상면의 실리콘 기판(1)으로부터의 높이보다 높은 위치에 위치하도록 형성된다. 또한, 게이트 전극 SG와 게이트 전극 SG 사이의 실리콘 산화막(12) 상에서，TEOS막(13)의 상면은 코발트 실리사이드막(8)의 상면의 높이보다 낮게 위치하도록 형성된다.
계속해서, 도 13에 도시한 바와 같이, LP-CVD 기술에 의해, 30㎚ 정도의 실리콘 질화막(14)을 배리어 절연막으로서 형성하고, 또한 CVD 기술에 의해 TEOS막(15)을 400㎚ 성막한다. 이 후, TEOS막(15)의 평탄화 처리를 행한다. 그 후, 도 1에 도시한 바와 같이 포토리소그래피 처리에 의해, 비트선 컨택트로 되는 컨택트 플러그(17) 형성을 위한 컨택트홀(16)의 패턴을 형성하고，RIE 기술에 의해 TEOS막(15), 실리콘 질화막(14), TEOS막(13), 실리콘 산화막(12), 실리콘 질화막(11)을 관통하여, 실리콘 기판(1)의 표면을 노출시키도록 컨택트홀(16)의 형성을 행하고, 컨택트홀(16) 내에 도체를 매립하여 컨택트 플러그(17)를 형성한다. 이후, 도시는 하지 않지만, 이 상층에의 다층 배선 프로세스로 이어진다.
이와 같은 본 실시 형태에 따르면, 종래 배리어 절연막으로서의 실리콘 질화막이 게이트 전극 G 사이 및 게이트 전극 G와 게이트 전극 SG 사이에 들어가 있었던 문제에 대하여, 이것을 방지하도록 실리콘 산화막(13)을 형성하여 물리적으로 들어가는 것을 방지할 수 있어, 선간 용량의 증대나, 게이트 전극 G-게이트 전극 SG 사이의 전기적 리크 등의 문제점을 완전히 해소할 수 있다.
본 발명은, 상기 실시예에만 한정되는 것이 아니라, 다음과 같이 변형 또는 확장할 수 있다.
본 실시 형태에서는, 메모리 셀의 게이트 전극 G의 형성으로서 코발트 실리사이드막(8)을 적용한 사례를 소개하였지만, 전극으로서, 텅스텐 실리사이드(SiW)막이나 그 밖에 메탈 게이트막에서도 마찬가지의 프로세스를 이용하는 것이 가능하다. 또한, 전극 상의 실리콘 산화막(13)에 대해서는, 전극의 내열성에 따라서 성막 방법을 변화시켜야 하고, 본 실시예에서는 LP-CVD법을 이용하였지만, 보다 저온 프로세스가 필요하면, 플라즈마 CVD에 의한 성막을 이용해도 된다.
또한, 상기 전극 상의 실리콘 산화막의 막 두께에 대해서는, 메모리 셀에서 인접하는 워드선의 전극 상부의 폭 치수의 50% 이상의 막 두께를 필요로 하면 된다. 이것은, 형성하는 실리콘 산화막의 상기 전극 상부의 폭 치수의 50% 이상의 막 두께가 있으면, 원리적으로 반드시 폭부 사이에 충전할 수 있기 때문이다.
도 1은 본 발명의 일 실시 형태를 나타내는 NAND형의 플래시 메모리 장치의 메모리 셀 어레이의 일부를 도시하는 등가 회로도.
도 2는 메모리 셀 영역의 일부의 레이아웃 패턴을 도시하는 모식적인 평면도.
도 3은 도 2에서의 절단선 A-A로 나타내는 부분의 단면도.
도 4는 제조 공정의 1단계에서의 모식적인 종단면도.
도 5는 제조 공정의 1단계에서의 모식적인 종단면도.
도 6은 제조 공정의 1단계에서의 모식적인 종단면도.
도 7은 제조 공정의 1단계에서의 모식적인 종단면도.
도 8은 제조 공정의 1단계에서의 모식적인 종단면도.
도 9는 제조 공정의 1단계에서의 모식적인 종단면도.
도 10은 제조 공정의 1단계에서의 모식적인 종단면도.
도 11은 제조 공정의 1단계에서의 모식적인 종단면도.
도 12는 제조 공정의 1단계에서의 모식적인 종단면도.
도 13은 제조 공정의 1단계에서의 모식적인 종단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판 3 : 활성 영역
4 : 터널 절연막 5, 7 : 다결정 실리콘막
6 : 게이트간 절연막 6a : 개구
9, 10, 12 : 실리콘 산화막 10a : 보이드
11, 14 : 실리콘 질화막

Claims (18)

  1. 상면을 갖는 반도체 기판의 상기 상면에 반도체층을 상부에 갖는 복수의 메모리 셀 트랜지스터의 게이트 전극을 형성하는 공정과,
    상기 복수의 게이트 전극 사이에 충전하도록 제1 실리콘 산화막을 형성하는 공정과,
    상기 제1 실리콘 산화막의 상부를 제거하여 상기 게이트 전극의 상기 반도체층을 노출시키도록 가공하는 공정과,
    상기 게이트 전극의 상기 반도체층의 상면에 금속층을 퇴적시켜 합금화하여 금속 반도체 합금층을 형성하고, 상기 합금층으로서 사용되고 있지 않은 나머지의 금속층을 제거하는 공정과,
    상기 게이트 전극 상 및 상기 게이트 전극 사이에 제2 실리콘 산화막을 형성하는 공정으로서, 상기 제2 실리콘 산화막의 상면이 상기 게이트 전극 상 및 상기 게이트 전극 사이의 영역 상에서, 상기 반도체 기판의 표면으로부터의 상기 게이트 전극 상면의 높이보다 높은 위치에 위치하도록 형성하는 공정과,
    상기 제2 실리콘 산화막 상에 실리콘 질화막을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 실리콘 산화막의 상부를 제거하여 상기 게이트 전극의 상기 반도체 층을 노출시키도록 가공하는 공정에서는, 상기 반도체층이 노출된 상태에서 희불산 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 실리콘 산화막은, 인접하는 상기 게이트 전극과의 폭 치수의 50% 이상의 막 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 제2 실리콘 산화막은, 인접하는 상기 게이트 전극과의 폭 치수의 50% 이상의 막 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 게이트 전극의 금속 반도체 합금층으로서, 코발트 실리사이드(CoSi2)막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 게이트 전극의 금속 반도체 합금층으로서, 코발트 실리사이드(CoSi2)막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제3항에 있어서,
    상기 게이트 전극의 금속 반도체 합금층으로서, 코발트 실리사이드(CoSi2)막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 게이트 전극의 금속 반도체 합금층으로서, 코발트 실리사이드(CoSi2)막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 장치는, 복수의 상기 메모리 셀 트랜지스터의 단부에서 선택 트랜지스터를 구비하는 구성으로 되고,
    상기 제1 실리콘 산화막은, 성막 후에 스페이서 가공하는 공정이 실시됨과 함께, 그 스페이서를 이용하여 인접하는 상기 선택 트랜지스터 사이의 상기 반도체 기판의 표면에 고농도의 불순물 확산층을 형성하는 공정이 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1 상면을 갖는 반도체 기판과,
    상기 제1 상면 상에 형성되고, 제2 상면을 각각 갖는 복수의 게이트 전극과,
    상기 복수의 게이트 전극 사이의 상기 제1 상면 상에 형성되고, 상기 제1 상면으로부터의 높이가 상기 제2 상면의 높이보다 낮은 제3 상면을 갖는 제1 실리콘 산화막과,
    상기 복수의 게이트 전극의 상기 제2 상면 상 및 상기 제1 실리콘 산화막의 상기 제3 상면 상에 형성되고, 상기 복수의 게이트 전극 사이에서 상기 제1 상면으로부터의 높이가 상기 제2 상면의 높이보다 높은 제4 상면을 갖는 제2 실리콘 산화막과,
    상기 제2 실리콘 산화막의 상기 제4 상면 상에 형성된 실리콘 질화막
    을 구비한 반도체 장치.
  11. 삭제
  12. 제10항에 있어서,
    상기 복수의 게이트 전극 사이를 절연막을 개재하여 공통으로 접속하도록 형성된 워드선을 구비하고,
    상기 워드선은, 반도체층과 금속층을 합금 반응시켜 형성한 금속 반도체 합금층인 것을 특징으로 하는 반도체 장치.
  13. 삭제
  14. 제12항에 있어서,
    상기 금속 반도체 합금층은, 코발트 실리사이드막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제10항에 있어서,
    상기 복수의 게이트 전극은, 각각, 상기 반도체 기판의 상기 제1 상면에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 형성된 게이트간 절연막과, 상기 게이트간 절연막 상에 형성된 컨트롤 게이트 전극을 갖고, 상기 제1 실리콘 산화막의 제3 상면의 높이는 상기 컨트롤 게이트 전극의 하면의 높이보다 높은 것을 특징으로 하는 반도체 장치.
  16. 제1 상면을 갖는 반도체 기판과,
    상기 제1 상면 상에 형성된 복수의 메모리 셀 트랜지스터의 제1 게이트 전극 및 선택 게이트 트랜지스터의 제2 게이트 전극과,
    상기 제1 및 상기 제2 게이트 전극 상, 상기 제1 게이트 전극 사이, 상기 제2 게이트 전극 사이, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성된 제2 상면을 갖는 실리콘 산화막으로서, 상기 제2 상면이, 상기 제1 및 상기 제2 게이트 전극이 형성되는 영역, 상기 제1 게이트 전극 사이의 영역, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 영역에서는, 상기 제1 및 제2 게이트 전극의 상면의 상기 반도체 기판 표면으로부터의 높이보다 높은 위치에 위치하도록 형성됨 과 함께, 상기 제2 게이트 전극 사이의 영역에서는 상기 제1 및 제2 게이트 전극의 상면의 상기 반도체 기판 표면으로부터의 높이보다 낮은 위치에 위치하도록 형성된 실리콘 산화막과,
    상기 제2 상면 상에 형성된 실리콘 질화막과,
    상기 제2 게이트 전극 사이에 형성되며, 상기 반도체 기판과 접속된 컨택트 플러그
    를 구비한 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 복수의 제1 게이트 전극 사이를 절연막을 개재하여 공통으로 접속하도록 형성된 워드선을 구비하고,
    상기 워드선은, 반도체층과 금속층을 합금 반응시켜 형성한 금속 반도체 합금층인 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 금속 반도체 합금층은, 코발트 실리사이드막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
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