JPS6231146A - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPS6231146A JPS6231146A JP60169886A JP16988685A JPS6231146A JP S6231146 A JPS6231146 A JP S6231146A JP 60169886 A JP60169886 A JP 60169886A JP 16988685 A JP16988685 A JP 16988685A JP S6231146 A JPS6231146 A JP S6231146A
- Authority
- JP
- Japan
- Prior art keywords
- signal wiring
- thin film
- wiring
- multilayer
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超高性能コンピュータのＬＳＩチップを火装
するために用いて好適な多層配線基板に関するものでめ
る。
するために用いて好適な多層配線基板に関するものでめ
る。
従来より、この種の多層配線基板の１例として、アイ・
ビー書エム ジャーナル オプ リサーチアンド デベ
ロプメントｒＩＢＭ Ｊｏｕｒｎａｌ ｏｆＡ３ 、Ｍ
ａｙ １９８２，２８６ページ〜２９６ページ。
ビー書エム ジャーナル オプ リサーチアンド デベ
ロプメントｒＩＢＭ Ｊｏｕｒｎａｌ ｏｆＡ３ 、Ｍ
ａｙ １９８２，２８６ページ〜２９６ページ。
’ Ｔｈｅ Ｔｈｉｎ−Ｆｉｌｍ Ｍｏｄｕｌｅ ａ
ｓ＋ ａ Ｈｉｇｈ −Ｐｏｒｆｏｒｍａｎｃｅ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ’ Ｐａｃｋａｇｅ“。
ｓ＋ ａ Ｈｉｇｈ −Ｐｏｒｆｏｒｍａｎｃｅ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ’ Ｐａｃｋａｇｅ“。
２９３ページ、第１０図（Ｆｉｇｕｒｅ １０） Ｊで
紹介されている工うなものがるる。
紹介されている工うなものがるる。
この多層配線基板は、同論文の２９３ペ一ジ左段におい
て、ｒ ＩｔＩｔ＠ｇｒａｔｅｄ Ｃａｐａｃｉｔｏｒ
５ｔｒａ−ｅｔｕｒ・１（容量集積化構造〕Ｊと題し
ｆｃ項目の最初の行凌為ら「第１０囚に示す（配線基板
の）構造は薄膜配線とＶＬＳＩチップのために用意され
次多層セラミック基板でるる。コと記述している如く、
また、同ページの布設の第１０図の説明において「平面
上に敷かれた電源層間に形成され次集積化デカプリング
容量？もつ基板の１１Ｆｒ面図」と示、している如く、
内部に電源配線層上もっ多層セラミック基板と、その上
に形成さｎた薄膜信号配線層とから放り立つ構造のもの
でるる。このような多層配線基板は、一般的に高速度動
作を必要とする超高速コンピュータなどにマルテチッグ
バッケチップを高密度に搭載できるパッケージの配線基
板として、下記のような理由で最適でるる。
て、ｒ ＩｔＩｔ＠ｇｒａｔｅｄ Ｃａｐａｃｉｔｏｒ
５ｔｒａ−ｅｔｕｒ・１（容量集積化構造〕Ｊと題し
ｆｃ項目の最初の行凌為ら「第１０囚に示す（配線基板
の）構造は薄膜配線とＶＬＳＩチップのために用意され
次多層セラミック基板でるる。コと記述している如く、
また、同ページの布設の第１０図の説明において「平面
上に敷かれた電源層間に形成され次集積化デカプリング
容量？もつ基板の１１Ｆｒ面図」と示、している如く、
内部に電源配線層上もっ多層セラミック基板と、その上
に形成さｎた薄膜信号配線層とから放り立つ構造のもの
でるる。このような多層配線基板は、一般的に高速度動
作を必要とする超高速コンピュータなどにマルテチッグ
バッケチップを高密度に搭載できるパッケージの配線基
板として、下記のような理由で最適でるる。
すなわち、一般に超高速コンピュータでは、上述のよう
なマルチナツプパッケージを多数個必要とし、シカも、
それぞれのマルチテップパッケージは機能が全く異なる
場合か多い。つまり、個々の機能金持つマルチチップパ
ッケージの組み合わせにより、１つの超高速コンピュー
タが構成されている。しかるに、多層配線基板の配線も
、それぞｎ全く異なつ友もの全形成する必要がある。し
かし、他の観点、丁なわち多層配線基板全袈造する観点
からみると、同じ配線はなるべく、共通化することによ
り、多層配線基板の製造工程全少しでも単純化すること
が工業的に好ましいことに明らかでろる。このような意
味力≧ら、共通配線、すなわち電源配線をセラミック基
板内に集約化することにエフ、製造工程全単純化できる
構造がとれる点で有利である。
なマルチナツプパッケージを多数個必要とし、シカも、
それぞれのマルチテップパッケージは機能が全く異なる
場合か多い。つまり、個々の機能金持つマルチチップパ
ッケージの組み合わせにより、１つの超高速コンピュー
タが構成されている。しかるに、多層配線基板の配線も
、それぞｎ全く異なつ友もの全形成する必要がある。し
かし、他の観点、丁なわち多層配線基板全袈造する観点
からみると、同じ配線はなるべく、共通化することによ
り、多層配線基板の製造工程全少しでも単純化すること
が工業的に好ましいことに明らかでろる。このような意
味力≧ら、共通配線、すなわち電源配線をセラミック基
板内に集約化することにエフ、製造工程全単純化できる
構造がとれる点で有利である。
つまり、多層配線基板の品種に関係なく、電源配線の集
約化され友多層セラミック基板を大量生産し、この多層
セラミック基板の上に個別に薄膜信号配線Ｎ全形成する
ことに工９、多品種の多層配線基板上作り上げることが
できる。このような製造方法により完成された多層配線
基板の各々は、個別な機能を有するものでろっても、そ
の製造工程にｔ・いては、共通化できるＳ分が集約化さ
れており、大幅に製造性を向上し、低価格化ケはかるこ
とができている。
約化され友多層セラミック基板を大量生産し、この多層
セラミック基板の上に個別に薄膜信号配線Ｎ全形成する
ことに工９、多品種の多層配線基板上作り上げることが
できる。このような製造方法により完成された多層配線
基板の各々は、個別な機能を有するものでろっても、そ
の製造工程にｔ・いては、共通化できるＳ分が集約化さ
れており、大幅に製造性を向上し、低価格化ケはかるこ
とができている。
〔発明か解決しようとする問題点」
して為しながら、匠米のこの工うな多層配線基板による
と、薄膜信号配線の歩留１りに問題がめ９、この歩留ま
りの問題がコストアップの檄因となってい友。
と、薄膜信号配線の歩留１りに問題がめ９、この歩留ま
りの問題がコストアップの檄因となってい友。
丁なわち、薄膜信号配線層全形成するときは、品種対応
で、異なつ几マスク′に使用しなけｎばならず、マスク
の準備や製造時のマスク取ｐ扱いの複雑さ？のがれるた
めに、薄膜信号配線層の層数はできるだけ少ないことが
好ましい。通常、この工うな理由から、薄膜信号配線層
の暦数に最少の２層構成が選ばれている。しかるに、多
層配線基板上に搭載する多数個のＬＳＩチップ間ｔ−接
続する信号配線等全充分に提供しようとすると、前記２
膚の薄膜信号配線層には、高密度化の次めに微細な配線
が必要でるる。薄膜による配線形成は微細化には適して
いるとは言え、微細な配線ヲ織丁はど歩留りが悪くなる
という問題がるる。この歩留りの問題がコストアップの
要因となるものテロ９、ニス１１−低減させるｔめの手
段として歩留りの向上を考えるならば、その微細化は必
要最小限に留めておくことが好ましい。
で、異なつ几マスク′に使用しなけｎばならず、マスク
の準備や製造時のマスク取ｐ扱いの複雑さ？のがれるた
めに、薄膜信号配線層の層数はできるだけ少ないことが
好ましい。通常、この工うな理由から、薄膜信号配線層
の暦数に最少の２層構成が選ばれている。しかるに、多
層配線基板上に搭載する多数個のＬＳＩチップ間ｔ−接
続する信号配線等全充分に提供しようとすると、前記２
膚の薄膜信号配線層には、高密度化の次めに微細な配線
が必要でるる。薄膜による配線形成は微細化には適して
いるとは言え、微細な配線ヲ織丁はど歩留りが悪くなる
という問題がるる。この歩留りの問題がコストアップの
要因となるものテロ９、ニス１１−低減させるｔめの手
段として歩留りの向上を考えるならば、その微細化は必
要最小限に留めておくことが好ましい。
本発明は、このような問題点に鑑みてなされたもので、
薄膜信号配線層に含まれる共通信号配線を多層セラミッ
ク基板に移設したものでるる。
薄膜信号配線層に含まれる共通信号配線を多層セラミッ
ク基板に移設したものでるる。
し九がって、この発明の多層配線基板によれば、薄膜信
号配線層内の信号配線密度が減少させることができる。
号配線層内の信号配線密度が減少させることができる。
１１Ｔ ｉ″８慕日日η−を区２１名屑西Ｐ鋺某ぷ
り１−露独劇ηηｔ１− 明する。図は、この多層配線
基板の一実施例を示す側断面図である。同図において、
１は多層セラミック基板、２はこのセラミック基板１内
に形成され九電源配線層、３はこのセラミック基板１の
上面に形成され友薄膜信号配線層、４は共通信号配線、
５は入出力ピン、６はスルーホール配線であり、これら
１〜６の要素より多層配線基板７が構成されている。尚
、８にこの多層配線基板７に搭載されたＬＳＩチップで
ろり、複数個搭載されている。
り１−露独劇ηηｔ１− 明する。図は、この多層配線
基板の一実施例を示す側断面図である。同図において、
１は多層セラミック基板、２はこのセラミック基板１内
に形成され九電源配線層、３はこのセラミック基板１の
上面に形成され友薄膜信号配線層、４は共通信号配線、
５は入出力ピン、６はスルーホール配線であり、これら
１〜６の要素より多層配線基板７が構成されている。尚
、８にこの多層配線基板７に搭載されたＬＳＩチップで
ろり、複数個搭載されている。
スルーホール配線６は、入出力ピン５力島ら供給される
電源全電源配線層２に伝え、さらにＬＳＩテップ８に供
給するための導体径路でるると共に、薄膜信号配線層３
を通じてＬＳＩ テップ８に信号を伝達する導体径路で
もめる。電源配線Ｍ４は、複数個のＬＳＩテップ８に均
一に電源全供給することができるように設けられている
。薄膜信号配線層３は、搭載された複数個のＬＳＩチッ
プ８間の信号線の接続およびＬＳＩチップ８と入出力ピ
ン５との信号お工び電源接続のＩこめに設けられており
、予め製造された多層セラミック基板１の上面に後工程
で形成することにより得られている。
電源全電源配線層２に伝え、さらにＬＳＩテップ８に供
給するための導体径路でるると共に、薄膜信号配線層３
を通じてＬＳＩ テップ８に信号を伝達する導体径路で
もめる。電源配線Ｍ４は、複数個のＬＳＩテップ８に均
一に電源全供給することができるように設けられている
。薄膜信号配線層３は、搭載された複数個のＬＳＩチッ
プ８間の信号線の接続およびＬＳＩチップ８と入出力ピ
ン５との信号お工び電源接続のＩこめに設けられており
、予め製造された多層セラミック基板１の上面に後工程
で形成することにより得られている。
この薄膜信号配線Ｎ３は、多層配線基板の品種に応じて
異なることは前述した通りでるる。
異なることは前述した通りでるる。
一方、共通信号配線４は、薄膜信号配線層３に包含きれ
るべき信号配線の内、各品種にわたって共通化すること
の可能な信号配線密度離し、多層セラミック基板１内に
移設したものでめる。したがって、薄膜信号配線層３内
の信号配線密度は従来に比して減少している。
るべき信号配線の内、各品種にわたって共通化すること
の可能な信号配線密度離し、多層セラミック基板１内に
移設したものでめる。したがって、薄膜信号配線層３内
の信号配線密度は従来に比して減少している。
本実施例においては、この共通信号配線４ｔクロック信
号配線とした。丁なわち、一般的にクロック信号端子は
、各ＬＳＩテップ８の端子において共通であり、また通
常のコンピュータに使用するデジタル論理回路では必ら
ず必要であるから、予め、多層配線基板の品種に関係な
く固定的、即ち共通的に設けておくことができる。この
工うな構造をとることに裏って、薄膜信号配線層内のク
ロック信号上＃’に除去することができ、その減少割合
だけ薄膜信号配線の歩留ｖ全向上させることができてい
る。クロック信号配線は超高速論理回路では、クロック
スキューの低減のため、しばしば等長装置全要求される
ため、予想外に大きい配線領域全専有し、その割合は１
０〜２０チのレベルに違することかめる。し友がって、
クロック信号配置［−移設したことによる効果は極めて
大きいと言える。
号配線とした。丁なわち、一般的にクロック信号端子は
、各ＬＳＩテップ８の端子において共通であり、また通
常のコンピュータに使用するデジタル論理回路では必ら
ず必要であるから、予め、多層配線基板の品種に関係な
く固定的、即ち共通的に設けておくことができる。この
工うな構造をとることに裏って、薄膜信号配線層内のク
ロック信号上＃’に除去することができ、その減少割合
だけ薄膜信号配線の歩留ｖ全向上させることができてい
る。クロック信号配線は超高速論理回路では、クロック
スキューの低減のため、しばしば等長装置全要求される
ため、予想外に大きい配線領域全専有し、その割合は１
０〜２０チのレベルに違することかめる。し友がって、
クロック信号配置［−移設したことによる効果は極めて
大きいと言える。
ところで、セラミック基板１内に、共通信号配線４、即
ちクロック信号配線？移設したことによって、セラミッ
ク基板１の製造性が若干悪くなるという問題はるるが、
この製造性の犠牲は、薄膜信号配線の歩留りの向上に比
して少ないと言える。
ちクロック信号配線？移設したことによって、セラミッ
ク基板１の製造性が若干悪くなるという問題はるるが、
この製造性の犠牲は、薄膜信号配線の歩留りの向上に比
して少ないと言える。
何故なら、まず第１にセラミック基板１内の共通信号配
線４、即ちクロック信号配線は、同一層内において、他
に障害となる配線が全くないため充分な歩留り全確保で
きるような設計？適用できること、第２にセラミック基
板１で一括製造できることによるコスト低減効果が、共
通信号配線４會移設したことによるコスト上昇分全凌駕
すると言えるからでるる。
線４、即ちクロック信号配線は、同一層内において、他
に障害となる配線が全くないため充分な歩留り全確保で
きるような設計？適用できること、第２にセラミック基
板１で一括製造できることによるコスト低減効果が、共
通信号配線４會移設したことによるコスト上昇分全凌駕
すると言えるからでるる。
尚、本実施例において、共通信号配線４１にクロック信
号配線としたが、このクロック信号配線に限定されるも
のでないことは言うまでもない。
号配線としたが、このクロック信号配線に限定されるも
のでないことは言うまでもない。
以上説明し友ように本発明による多層配線基板によると
、薄膜信号配線層に含まれる共通信号配線全多層セラミ
ック基板に移設するようにしたので、薄膜信号配線層内
の信号配線密度を減少させることができ、従来に比して
全体コストヒ低減させることができる。
、薄膜信号配線層に含まれる共通信号配線全多層セラミ
ック基板に移設するようにしたので、薄膜信号配線層内
の信号配線密度を減少させることができ、従来に比して
全体コストヒ低減させることができる。
図は、本発明に係る多層配線基板の一笑九例全示す側Ｗ
ｒ面図でるる。 １・・φ・多層セラミック基板、２・・・・電源配線層
、３・・・・薄膜信号配線層、４・・・・共通信号配線
、７・−・・・多層配線基板。
ｒ面図でるる。 １・・φ・多層セラミック基板、２・・・・電源配線層
、３・・・・薄膜信号配線層、４・・・・共通信号配線
、７・−・・・多層配線基板。
Claims (1)
- 電源配線層を含む多層セラミック基板と、このセラミ
ック基板の表面に形成された薄膜信号配線層とを備えて
なる多層配線基板において、前記薄膜信号配線層に含ま
れる共通信号配線を前記多層セラミック基板に移設した
ことを特徴とする多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169886A JPH0722189B2 (ja) | 1985-08-02 | 1985-08-02 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169886A JPH0722189B2 (ja) | 1985-08-02 | 1985-08-02 | 多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231146A true JPS6231146A (ja) | 1987-02-10 |
| JPH0722189B2 JPH0722189B2 (ja) | 1995-03-08 |
Family
ID=15894777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169886A Expired - Lifetime JPH0722189B2 (ja) | 1985-08-02 | 1985-08-02 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722189B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926241A (en) * | 1988-02-19 | 1990-05-15 | Microelectronics And Computer Technology Corporation | Flip substrate for chip mount |
| US5039628A (en) * | 1988-02-19 | 1991-08-13 | Microelectronics & Computer Technology Corporation | Flip substrate for chip mount |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114361A (en) * | 1980-02-13 | 1981-09-08 | Mitsubishi Electric Corp | Semiconductor container |
| JPS60117796A (ja) * | 1983-11-30 | 1985-06-25 | 日本電気株式会社 | 多層配線基板及びその製造方法 |
-
1985
- 1985-08-02 JP JP60169886A patent/JPH0722189B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114361A (en) * | 1980-02-13 | 1981-09-08 | Mitsubishi Electric Corp | Semiconductor container |
| JPS60117796A (ja) * | 1983-11-30 | 1985-06-25 | 日本電気株式会社 | 多層配線基板及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926241A (en) * | 1988-02-19 | 1990-05-15 | Microelectronics And Computer Technology Corporation | Flip substrate for chip mount |
| US5039628A (en) * | 1988-02-19 | 1991-08-13 | Microelectronics & Computer Technology Corporation | Flip substrate for chip mount |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722189B2 (ja) | 1995-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |