JP2002110692A

JP2002110692A - 絶縁ゲート型パワーｉｃの製造方法、絶縁ゲート型パワーｉｃの検査方法及び絶縁ゲート型パワーｉｃの検査用のプローブ

Info

Publication number: JP2002110692A
Application number: JP2000303523A
Authority: JP
Inventors: Fuminari Suzuki; 文成鈴木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-10-03
Filing date: 2000-10-03
Publication date: 2002-04-12

Abstract

(57)【要約】【課題】チップサイズを大形化した場合の良品率の低
下を防ぎ、チップ移載機でチップ特性を検査するとき
に、従来のチップ移載機を使用可能にする。【解決手段】本発明の絶縁ゲート型パワーＩＣの検査
用のプローブ４１は、ゲート接続用ピン４５とエミッタ
（ソース）接続用ピン４６とコレクタ（ドレイン）接続
用ピン４７を有するプローブ本体４２を備えると共に、
ゲート用導体４９とエミッタ（ソース）用導体５０とコ
レクタ（ドレイン）用導体５１を有する中継基板４３を
備え、そして、中継基板４３において、不良品のセルブ
ロック１２のゲートパッド１６に接触されるゲート接続
用ピン４５をゲート用導体４９に接続しないでエミッタ
（ソース）用導体５０に接続できるように構成したもの
である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板の表面
に電流制御用のゲート電極を備えた絶縁ゲート型パワー
ＩＣの製造方法、絶縁ゲート型パワーＩＣの検査方法及
び絶縁ゲート型パワーＩＣの検査用のプローブに関す
る。

【０００２】

【従来の技術】高耐圧、大電流用のパワーＩＣである例
えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
において、チップサイズを大形化すると、チップの外周
部に設ける耐圧構造（例えばガードリング構造）が占め
る面積の割合を小さくすることができる。また、部品点
数を削減できることから、組立構造を簡略化できると共
に、コストを低減できるという効果を得ることができ
る。

【０００３】一方、ＩＧＢＴを製造する半導体ウエハプ
ロセスにおいては、例えばパーティクル等に起因して欠
陥が発生することにより、ゲート・エミッタ間が短絡す
るという不良が発生することがある。そして、このよう
な不良は、チップサイズが大きくなるほど、発生し易く
なり、良品率（歩留まり）が低下するという問題点があ
った。

【０００４】このような問題点を解消する技術として、
特開平８−１９１１４５号公報に記載されたＩＧＢＴの
製造方法がある。この方法では、ＩＧＢＴを複数のセル
ブロック（ゲートブロック）に分け、各ゲートブロック
から各ブロック共通のゲートボンディングパッドへの配
線取出しを二層配線構造とすることを提案している。上
記方法の場合、半導体ウエハプロセスの途中、すなわ
ち、各ブロック個別に設定された一層目ゲート配線の形
成後、複数個のセルブロックについて、それぞれゲート
・エミッタ間が短絡しているか否か、即ち、良否の判定
を行い、その後、層間絶縁膜を形成し、良否の判定結果
に従い、層間絶縁膜に設けた各ブロック毎のヴィアホー
ルをディスペンサ等によりポリイミド液を滴下し、良品
のセルブロックの一層目ゲート配線だけを二層目ゲート
配線に接続し、不良品のセルブロックの一層目ゲート配
線を二層目ゲート配線から切り離してソース電極に短絡
するような２層配線を形成するように構成している。

【０００５】この方法によれば、複数のセルブロックの
中に不良ブロックがある場合でも、良品のセルブロック
だけでＩＧＢＴを構成することができ、ＩＧＢＴが正常
に動作するようになることから、良品率が低下すること
を防止できる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記公
報の方法では、半導体ウエハプロセスの途中で、複数個
のセルブロックについて良否の判定を行い、その後、良
品のセルブロックだけを選択してゲートボンディングパ
ッドに接続する多層配線構造を形成する半導体ウエハプ
ロセスを実行しなければならないので、工程が非常に複
雑になるという欠点があった。また、半導体ウエハプロ
セスの途中で、電気特性を計測してセルブロックの良否
の判定を行うことは、実際にはかなり困難である（上記
公報にも、その具体的方法は全く開示されていない）と
共に、製造設備が汚染するため、上記公報の方法を実際
に使用することは、ほとんど不可能であると考えられ
る。

【０００７】これに対して、本出願人は、上記公報の方
法の欠点を解消する構成を発明し、先に出願（特願平１
１−２８８２５０号）している。この出願の構成では、
複数のセルブロック毎に互いに独立するゲート電極をそ
れぞれ設け、これらゲート電極にそれぞれ接続される複
数のゲートパッドを設ける構成とした。この構成によれ
ば、複数のゲートパッドを利用することにより、周知の
検査装置を使用して、複数のセルブロックの良否の判定
を容易に行うことができる。そして、この構成の場合、
良品のセルブロックのゲートパッドだけを、外部のゲー
ト端子に例えばワイヤボンディングにより接続してい
る。このため、複数のセルブロックの中に不良品がある
場合でも、良品のセルブロックだけで半導体装置（絶縁
ゲート型パワーＩＣ）を構成することができ、半導体装
置が正常に動作するようになることから、良品率（歩留
まり）が低下することを防止できる。

【０００８】そして、上記構成の場合、半導体ウエハプ
ロセスのプロセス数は従来構成と同じで済む。従って、
半導体装置のチップサイズを大形化した場合でも、良品
率が低下することを防止でき、しかも、半導体ウエハプ
ロセスが複雑になることを防止できる。

【０００９】さて、上記出願の構成においては、ウエハ
にデバイスを作成した段階でＷＡＴ（ウエハアクセプタ
ンステスト）を実行するときに、ウエハ上の多数のチッ
プの各セルブロックの良否を判定している。そして、ウ
エハを切断した後、チップ移載機によってチップをその
特性に応じて仕分けする。このとき、チップ移載機は、
チップの特性（例えば大電流検査やスイッチング特性
等）を検査しながらチップを仕分けするように構成され
ている。

【００１０】ここで、チップ移載機によってチップの特
性検査を行う場合、図８に示すようなプローブ１０１を
使用する。このプローブ１０１は、ほぼ矩形板状の絶縁
体からなるプローブ本体１０２と、このプローブ本体１
０２に取り付けられた中継基板１０３と、この中継基板
１０３に接続された接続ケーブル１０４とから構成され
ている。上記プローブ本体１０２には、複数のゲート接
続用ピン１０５と複数のエミッタ接続用ピン１０６と複
数のコレクタ接続用ピン１０７が上方及び下方に向けて
突出するように設けられている。

【００１１】そして、プローブ本体１０２の上面には、
該プローブ本体１０２に立設された取付支持部１０８、
１０８を介して中継基板１０３が取り付けられている。
中継基板１０３の下面には、ゲート用導体パターン、エ
ミッタ用導体パターン、コレクタ用導体パターン（いず
れも図示しない）が設けられており、ゲート用導体パタ
ーンと複数のゲート接続用ピン１０５の上端部とをワイ
ヤ１０９を介して接続し、エミッタ用導体パターンと複
数のエミッタ接続用ピン１０６の上端部とをワイヤ（図
示しない）を介して接続し、コレクタ用導体パターンと
複数のコレクタ接続用ピン１０７の上端部とをワイヤ１
０９を介して接続している。

【００１２】更に、接続ケーブル１０４は、ゲート用接
続線１１０と、エミッタ用接続線１１１と、コレクタ用
接続線１１２とから構成されている。ゲート用接続線１
１０の一端部は、中継基板１０３のゲート用導体パター
ンに接続されたランド１１３ａに半田付けされている。
エミッタ用接続線１１１の一端部は、中継基板１０３の
エミッタ用導体パターンに接続されたランド１１３ｂに
半田付けされている。コレクタ用接続線１１２の一端部
は、中継基板１０３のコレクタ用導体パターンに接続さ
れたランド１１３ｃに半田付けされている。尚、上記３
本の接続線１１０〜１１２の他端部は、コネクタ（図示
しない）に接続されている。

【００１３】上記構成のプローブ１０１によってＩＧＢ
Ｔのチップ１１４を検査する場合、図示しないステージ
の上にチップ１１４を載置して固定しておく。また、プ
ローブ本体１０２を、ロボットのＸＹＺ軸方向に移動可
能なアームに取り付けておく。この状態で、チップ１１
４の上方からプローブ本体１０２を下降させて、プロー
ブ本体１０２の複数のゲート接続用ピン１０５をチップ
１１４に設けられた複数のゲートパッド１１５に接続さ
せ、プローブ本体１０２の複数のエミッタ接続用ピン１
０６をチップ１１４に設けられた複数のエミッタパッド
１１６に接続させる。

【００１４】また、プローブ本体１０２の複数のコレク
タ接続用ピン１０７を、ステージ上に設けられた図示し
ないコレクタ電極（この電極はチップ１１４の下面のコ
レクタに接続されている）に接続させる。そして、プロ
ーブ１０１をチップ１１４に上述したように接続させた
状態で、チップ１１４の特性を測定している。

【００１５】上記検査方法の場合、プローブ１０１の複
数のゲート接続用ピン１０５は、全てゲート用接続線１
１０に接続されているので、チップ１１４の全てのゲー
トパッド１１５に、ゲート駆動電圧が印加されてしま
う。ここで、チップ１１４の中には、複数のセルブロッ
クの中に不良品のセルブロックが存在するものがある。
この不良品のセルブロックのゲートパッド１１５にゲー
ト駆動電圧を印加すると、チップ１１４の特性を正確に
測定できないことがあり、そのような場合には、そのチ
ップ１１４を不良品であると判断してしまうおそれがあ
る。

【００１６】これに対して、従来のチップ移載機に、Ｗ
ＡＴで使用する検査装置の機能（電気的構成）を追加す
れば、不良品のセルブロックのゲートパッド１１５にゲ
ート駆動電圧を印加しないで、該ゲートパッド１１５を
エミッタ電位に固定するように設定することができるか
ら、チップ１１４の特性を正確に測定できる。しかし、
ＷＡＴで使用する検査装置はかなり高価な装置であるの
で、チップ移載機にＷＡＴで使用する検査装置の機能を
追加すると、チップ移載機の製造コストがかなり高くな
ってしまう。従って、上記出願の構成の場合、このよう
な点が改善すべき課題であった。

【００１７】そこで、本発明の目的は、チップサイズを
大形化した場合でも、良品率が低下することを防止でき
ると共に、半導体ウエハプロセスが複雑になることを防
止でき、しかも、チップ移載機でチップの特性を検査す
るときに、従来のチップ移載機をそのまま使用すること
ができる絶縁ゲート型パワーＩＣの製造方法、絶縁ゲー
ト型パワーＩＣの検査方法及び絶縁ゲート型パワーＩＣ
の検査用のプローブを提供することにある。

【００１８】

【課題を解決するための手段】請求項１の発明によれ
ば、半導体基板の表面に複数のセルブロックを設け、こ
れらセルブロックに互いに独立するゲート電極をそれぞ
れ設け、そして、半導体基板に各ゲート電極にそれぞれ
接続された複数のゲートパッドを設けるように構成した
ので、チップサイズを大形化した場合でも、良品率が低
下することを防止できると共に、半導体ウエハプロセス
が複雑になることを防止できる。

【００１９】そして、複数のセルブロックのうちの不良
品のセルブロックの配置位置が同じものが集まるように
前記絶縁ゲート型パワーＩＣのチップを仮仕分けすると
共に、仮仕分けしたチップ群毎にチップ特性を検査する
ようにした。更に、検査用のプローブは、複数のゲート
接続用ピンと複数のエミッタ（ソース）接続用ピンと複
数のコレクタ（ドレイン）接続用ピンを有するプローブ
本体を備えると共に、このプローブ本体に取り付けられ
前記複数のゲート接続用ピンを接続するためのゲート用
導体と前記複数のエミッタ（ソース）接続用ピンを接続
するためのエミッタ（ソース）用導体と前記複数のコレ
クタ（ドレイン）接続用ピンを接続するためのコレクタ
（ドレイン）用導体を有する中継基板を備えるように構
成した。更に、前記中継基板において、不良品のセルブ
ロックのゲートパッドに接触されるゲート接続用ピンを
前記ゲート用導体に接続しないで前記エミッタ（ソー
ス）用導体に接続できるように構成した。この構成によ
れば、従来のチップ移載機を使用しながら、不良品のセ
ルブロックのゲートパッドにゲート駆動電圧を印加しな
いように設定することができ、チップの特性を正確に測
定できる。

【００２０】請求項２または３の発明によれば、請求項
１の発明と同様な作用効果を得ることができる。

【００２１】請求項４の発明においては、前記中継基板
に前記複数のゲート接続用ピンがそれぞれ接続された複
数の基板ゲートピンを設け、前記中継基板に前記複数の
基板ゲートピンとそれぞれ対応するように前記ゲート用
導体に接続された複数のゲート中継用ピンを設け、前記
中継基板に前記複数の基板ゲートピンとそれぞれ対応す
るように前記エミッタ（ソース）用導体に接続された複
数のゲート短絡用ピンを設け、そして、良品のセルブロ
ックのゲートパッドに接触されたゲート接続用ピンに接
続された基板ゲートピンと、この基板ゲートピンに対応
するゲート中継用ピンとを接続するものであって着脱可
能な第１の接続部材を備えると共に、不良品のセルブロ
ックのゲートパッドに接触されたゲート接続用ピンに接
続された基板ゲートピンと、この基板ゲートピンに対応
するゲート短絡用ピンとを接続するものであって着脱可
能な第２の接続部材を備えた。この構成によれば、中継
基板において、不良品のセルブロックのゲートパッドに
接触されるゲート接続用ピンを前記ゲート用導体に接続
しないでエミッタ（ソース）用導体に接続する構成を、
簡単な構成にて容易に実現できる。

【００２２】請求項５の発明によれば、前記中継基板
に、セルブロックのゲートパッドに接触されたゲート接
続用ピンを、前記ゲート用導体に接続する第１の接続態
様と、前記ゲート用導体に接続しないで前記エミッタ
（ソース）用導体に接続する第２の接続態様とを切り替
える切替スイッチを設けたので、請求項４の発明とほぼ
同様な効果を得ることができる。

【００２３】

【発明の実施の形態】以下、本発明をＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）に適用した一実施例に
ついて、図１ないし図７を参照しながら説明する。ま
ず、図５は本実施例のＩＧＢＴのチップ１の縦断面構造
を概略的に示す縦断面模式図である。この図５に示すよ
うに、本実施例のＩＧＢＴはトレンチゲート型ＩＧＢＴ
である。このＩＧＢＴのチップ１は、半導体基板である
例えばｐ＋基板（ｐ＋シリコン基板）２を備えており、
このｐ＋基板２の上に、ｎ＋バッファ層３とｎ−ドリフ
ト層４が順にエピタキシャル成長法を用いて形成されて
いる。

【００２４】そして、ｎ−ドリフト層４の上面には、ｐ
ベース層５が形成されている。このｐベース層５には、
多数のトレンチ６が上記ｐベース層５を貫通してｎ−ド
リフト層４に達するように形成されている。トレンチ６
の内部には、ゲート絶縁膜７を介してゲート電極８が形
成されている。ゲート絶縁膜７は例えば酸化シリコン膜
或いはＯＮＯ膜で形成されており、ゲート電極８は例え
ば多結晶シリコンで形成されている。

【００２５】更に、ｐベース層５の表面におけるトレン
チ６の上部に接する部分には、高濃度のｎ＋エミッタ層
９が選択的に形成されている。そして、ｐベース層５の
上面には、エミッタ電極１０がｐベース層５とｎ＋エミ
ッタ層９に接するように形成されている。また、ｐ＋基
板２の裏面（下面）には、コレクタ電極１１が形成され
ている。

【００２６】ここで、上記した構成のＩＧＢＴのチップ
１、即ち、半導体基板２の表面は、複数（即ち、２個以
上）のＩＧＢＴ領域であるセルブロック１２（１２ａ、
１２ｂ、１２ｃ、………）に分割されるように構成され
ている（図４も参照）。即ち、ＩＧＢＴのチップ１の表
面には、複数のセルブロック１２（１２ａ、１２ｂ、１
２ｃ、………）が設けられている。尚、セルブロック１
２の個数については、ＩＧＢＴのチップ１のサイズによ
って好ましい数値が変化するが、本実施例の場合、図３
に示すように、例えば６個設けるように構成したが、こ
れに限られるものではなく、１０〜２０個程度設けるこ
とも好ましい。

【００２７】そして、各セルブロック１２（１２ａ、１
２ｂ、１２ｃ、………）に設けられているゲート電極８
は、セルブロック毎に互いに独立する（即ち、電気的に
分離される）ように構成されている。ここで、隣接する
２つのセルブロック１２、１２の境界部分の縦断面模式
図を、図６に示す。この図６に示すように、２つのセル
ブロック１２、１２の境界部分には、分離用の酸化膜
（Ｓｉ０_２膜）３１が形成されており、この酸化膜３１
の上に、電気的に分離されたゲート電極８ａ、８ｂが形
成されている。ゲート電極８ａ、８ｂ、８の上には、層
間絶縁膜（Ｓｉ０ _２膜）３２が形成されている。そし
て、左側のゲート電極８ａは左側のセルブロック１２内
の全てのゲート電極８に接続され、右側のゲート電極８
ｂは右側のセルブロック１２内の全てのゲート電極８に
接続されている。

【００２８】尚、１個のセルブロック１２に設けられて
いるＭＯＳＦＥＴセルの個数（即ち、ゲート電極８また
はトレンチ６）の個数は、セルピッチ及びセルエリアの
サイズ（セルブロックのサイズ）により変化するが、数
百〜数千個程度である。これは、通常、セルピッチが数
μｍ程度であり、セルエリアのサイズが数ｍｍ角程度で
あるためである。そして、１個のセルブロック１２内の
ゲート電極８は、図５に示すように、配線層１３により
全て互いに接続されている。また、１個のセルブロック
１２内のエミッタ電極１０も、図５に示すように、配線
層１４により全て互いに接続されている。

【００２９】さて、図４は、上記ＩＧＢＴのチップ１の
平面構造を概略的に示す平面模式図である。この図４に
示すように、ＩＧＢＴのチップ１は、ほぼ矩形平板状に
構成されており、その表面における複数のセルブロック
１２（１２ａ、１２ｂ、１２ｃ、………）に対応する部
位には、セルブロック１２とほぼ同じ形状の複数のエミ
ッタパッド１５（１５ａ、１５ｂ、１５ｃ、………）が
設けられている。また、ＩＧＢＴのチップ１の表面にお
ける一辺部（図４中、上辺部）には、ほぼ正方形状の複
数個のゲートパッド１６（１６ａ、１６ｂ、１６ｃ、…
……）が一列に並ぶように設けられている。

【００３０】上記各エミッタパッド１５（１５ａ、１５
ｂ、１５ｃ、………）は、図５において２点鎖線で示す
ように、各セルブロック１２内の多数のエミッタ電極１
０に接続するように形成されており、前記配線層１４と
しての機能も有するものである。そして、各エミッタパ
ッド１５は、チップ１の外部と電気的な導通をとるため
のものであり、本実施例の場合、チップ１の外部に設け
られたエミッタ端子（図示しない）にワイヤボンディン
グにより接続されている。尚、ＩＧＢＴのチップ１を例
えば配線基板に取り付ける場合は、上記エミッタ端子は
基板に設けられたエミッタ端子用の電極で構成され、Ｉ
ＧＢＴのチップ１を例えばリードフレームに取り付ける
場合は、上記エミッタ端子はリードフレームに設けられ
たエミッタ端子用のリード部で構成される。

【００３１】また、上記各ゲートパッド１６（１６ａ、
１６ｂ、１６ｃ、………）は、前記配線層１３を介して
各セルブロック１２内の多数のゲート電極８に接続され
ている。この場合、上記配線層１３は、横向きに引き出
され、エミッタパッド１５の図４において上下方向の辺
部（即ち、２個のエミッタパッド１５の間の部位）に沿
うように配置され、各ゲートパッド１６に接続されてい
る。

【００３２】各ゲートパッド１６は、ＩＢＧＴのチップ
１の外部と電気的な導通をとるためのものであり、本実
施例の場合、チップ１の外部に設けられたゲート端子１
７（図７参照）に例えばワイヤボンディングにより接続
されている。ここで、ゲート端子１７に接続するゲート
パッド１６は、良品のセルブロック１２のゲート電極８
に接続されているゲートパッドである。これにより、良
品のセルブロック１２のゲート電極８（ゲートパッド１
６）とゲート端子１７との間は、ボンディングワイヤ１
８によって接続される構成となる。

【００３３】この構成の場合、外部からゲート制御用の
信号がゲート端子１７に与えられると、その信号は良品
のセルブロック１２のゲート電極８に与えられ、良品の
セルブロック１２内の素子が動作するようになる。

【００３４】これに対して、不良品のセルブロック１２
のゲート電極８に接続されているゲートパッド１６（１
６ｂ）は、図７に示すように、チップの外部のグランド
端子１９に例えばワイヤボンディングにより接続されて
いる。これにより、不良品のゲートパッド１６（１６
ｂ）とグランド端子１９との間は、ボンディングワイヤ
１８によって接続される構成となる。

【００３５】この結果、不良品のセルブロック１２のゲ
ート電極８（ゲートパッド１６ｂ）は、グランド電位
（ＧＮＤ電位）に固定される構成となる。これにより、
不良品のセルブロック１２のゲート電極８には、ゲート
制御用の信号が与えられることがないから、不良品のセ
ルブロック１２内の素子が動作することはない。

【００３６】尚、ＩＧＢＴのチップ１を配線基板に取り
付ける場合は、上記ゲート端子１７及び上記グランド端
子１９は、配線基板に設けられた電極で構成される。ま
た、ＩＧＢＴのチップ１をリードフレームに取り付ける
場合は、上記ゲート端子１７及び上記グランド端子１９
は、リードフレームに設けられたリード部で構成され
る。

【００３７】次に、上記した構成のＩＧＢＴのチップ１
を製造し、検査し、仕分けする工程について、図１、図
２、図３も参照して説明する。

【００３８】まず、図２に示すように、ウエハ３５に対
して周知の半導体ウエハプロセスを実行することによ
り、デバイスを形成する工程を行う。この工程の実行に
より、ウエハ３５の上に図４〜図６に示すような構成の
ＩＧＢＴチップ１が多数形成される。

【００３９】そして、上記デバイス形成工程を行った後
は、ウエハ３５上の各チップ１を検査する工程を実行す
る。この場合、まず、周知のテストエレメントグループ
ウエハアクセプタンステスト（ＴＥＧＷＡＴ）を実行す
る。続いて、周知のウエハアクセプタンステスト（ＷＡ
Ｔ）を実行する。そして、このＷＡＴの実行時に、各チ
ップ１について、複数個のセルブロック１２の各良否の
判定を行うように構成されている。上記各セルブロック
１２の良否の判定は、ゲート・エミッタ間の耐圧を測定
する図示しない周知構成の検査装置（ＷＡＴ用の検査装
置）を使用して行う。

【００４０】具体的には、ＩＧＢＴチップ１にエミッタ
パッド１５とゲートパッド１６が形成されているので、
上記検査装置に接続されたチップ検査用のプローブの検
査用針（即ち、ゲート接続用ピンとエミッタ接続用ピン
とコレクタ接続用ピン）をチップ１のゲートパッド１６
とエミッタパッド１５とコレクタ用電極（コレクタ電極
１１に接続された電極）に接続し、まず、１番目のセル
ブロック１２ａについてそのゲートパッド１６とエミッ
タパッド１５との間、即ち、ゲート電極８とエミッタ電
極１０との間の耐圧を測定する。

【００４１】このとき、例えば２０Ｖ以上の耐圧があれ
ば、そのセルブロック１２ａは良品であると判定し、そ
うでなければ（２０Ｖ未満の耐圧であれば）、そのセル
ブロック１２ａは不良品であると判定するように構成さ
れている。続いて、２番目以降のセルブロック１２ｂに
ついても、同様にして、ゲートパッド１６とエミッタパ
ッド１５との間、即ち、ゲート電極８とエミッタ電極１
０との間の耐圧を順に測定していくように構成されてい
る。

【００４２】そして、全てのセルブロック１２につい
て、ゲート電極８とエミッタ電極１０間の耐圧を測定し
て、良否の判定を完了したら、その良否の判定データを
記憶し、次のチップ１について、同様にして、各セルブ
ロック１２の良否の判定を行い、その良否の判定データ
を記憶する。以下、ウエハ３５上の全てのチップ１につ
いて、同様にして、各セルブロック１２の良否の判定を
行い、その良否の判定データを記憶する。この場合、記
憶した各チップ１の判定データが、各チップ１を仮仕分
けするためのチップ情報となる。このチップ情報は、チ
ップ移載機（図示しない）へ与えられるように構成され
ている。

【００４３】そして、上記ＷＡＴを実行した後は、ウエ
ハ３５をカット（切断）するダイシング工程を実行す
る。続いて、上記切断されたチップ１を仮仕分けする工
程、即ち、チップ１の複数のセルブロック１２のうちの
不良品のセルブロック１２の配置位置が同じものが集ま
るように、チップ１を仮仕分けする仮仕分け工程を実行
する。

【００４４】この場合、チップ１には、６個のセルブロ
ック１２があるから、図３に示すように、左から１番目
のセルブロック１２が不良であるチップ１のグループ
と、左から２番目のセルブロック１２が不良であるチッ
プ１のグループと、………、左から６番目（右から１番
目）のセルブロック１２が不良であるチップ１のグルー
プと、全てのセルブロック１２が良品であるチップ１の
グループとに仮仕分けされる。尚、不良のセルブロック
１２が１個存在する場合について説明したが、不良のセ
ルブロック１２が２個以上存在する場合についても、同
様にして各グループに仮仕分けするように構成すること
が好ましい。

【００４５】そして、本実施例では、周知構成のチップ
移載機（図示しない）を使用して上記仮仕分けを実行し
ている。具体的には、前記ＷＡＴ工程時に獲得されたウ
エハ情報を、仮仕分け情報として上記チップ移載機に与
えてこれを動作させるように構成されている。これによ
り、ウエハカットされたチップ１が、ピックアップされ
て、不良品のセルブロック１２の配置位置が同じものが
集まるように仕分けされて、複数のトレイ３７（３７
ａ、３７ｂ、３７ｃ、………）に選別されて収納される
ようになっている（図２及び図３参照）。

【００４６】さて、上記仮仕分け工程を実行した後は、
図２に示すように、仮仕分けされたチップ１群毎にチッ
プ特性（例えば大電流検査やスイッチング特性等）を測
定して検査する検査工程を実行する。このチップ１の特
性検査は、周知構成のチップ移載機（の検査機能）によ
って実行されるように構成されている。そして、上記チ
ップ移載機は、測定したチップ１の特性（例えば大電流
検査やスイッチング特性等）に応じて該特性がほぼ揃う
ようにチップ１を仕分けするように構成されている。こ
の結果、チップ１は、複数のトレイ３８（３８ａ、３８
ｂ、３８ｃ、………）に選別されて収納されるようにな
っている（図２参照）。

【００４７】ここで、チップ移載機によってチップの特
性検査を行う場合、図１に示すようなチップ検査用のプ
ローブ４１を使用する。このプローブ４１は、ほぼ矩形
板状の絶縁体からなるプローブ本体４２と、このプロー
ブ本体４２に取り付けられた中継基板４３と、この中継
基板４３に接続された接続ケーブル４４とから構成され
ている。

【００４８】上記プローブ本体４２には、複数である例
えば６本のゲート接続用ピン４５と、複数である例えば
６本のエミッタ接続用ピン４６と、複数である例えば４
本のコレクタ接続用ピン４７が上方及び下方に向けて突
出するように設けられている。このプローブ本体４２の
構成は、従来構成（図８参照）のプローブ本体１０２と
ほぼ同じである。尚、エミッタ接続用ピン４６の本数
は、ピンの電流容量とエミッタに通電したい電流の大き
さとを考慮して適宜決めれば良い。

【００４９】そして、プローブ本体４２の上面には、該
プローブ本体４２に立設された例えば２個の取付支持部
４８、４８を介して中継基板４３がねじ止めにより取り
付けられている。この中継基板４３の図１中の上面に
は、ゲート接続用ピン４５を接続するためのゲート用導
体４９と、エミッタ接続用ピン４６を接続するためのエ
ミッタ用導体５０と、コレクタ接続用ピン４７を接続す
るためのコレクタ用導体５１が設けられている。

【００５０】上記エミッタ用導体５０には、上記６本の
エミッタ接続用ピン４６の上端部が例えばワイヤ及びス
ルーホール等（いずれも図示しない）を介して接続され
ている。そして、コレクタ用導体５１には、上記６本の
コレクタ接続用ピン４７の上端部が例えばワイヤ５３及
びスルーホール等（図示しない）を介して接続されてい
る。

【００５１】また、中継基板４３の上面には、複数であ
る例えば６本の基板ゲートピン５２が前記６本のゲート
接続用ピン４５にそれぞれ対応するように配置されて立
設されている。これら６本の基板ゲートピン５２には、
前記６本のゲート接続用ピン４５の上端部が例えばワイ
ヤ５３及びスルーホール等（図示しない）を介して接続
されている。

【００５２】更に、中継基板４３の上面におけるゲート
用導体４９上には、複数である例えば６本のゲート中継
用ピン５４が上記６本の基板ゲートピン５２にそれぞれ
対応するように立設されている。これら６本のゲート中
継用ピン５４は上記ゲート用導体４９に接続されてい
る。

【００５３】そして、中継基板４３の上面におけるエミ
ッタ用導体５０上には、複数である例えば６本のゲート
短絡用ピン５５が上記６本の基板ゲートピン５２にそれ
ぞれ対応するように立設されている。これら６本のゲー
ト短絡用ピン５５は上記エミッタ用導体５０に接続され
ている。

【００５４】上記構成の場合、６本の基板ゲートピン５
２と、これら６本の基板ゲートピン５２にそれぞれ対応
するゲート中継用ピン５４は、それぞれ第１の接続部材
（ジャンパ線）５６によって接続されるように構成され
ている。この第１の接続部材５６には、基板ゲートピン
５２とゲート中継用ピン５４を嵌合させる嵌合孔５６
ａ、５６ｂが形成されており、これら嵌合孔５６ａ、５
６ｂに基板ゲートピン５２とゲート中継用ピン５４を着
脱可能に嵌合させることが可能な構成となっている。そ
して、第１の接続部材５６の嵌合孔５６ａ、５６ｂに基
板ゲートピン５２とゲート中継用ピン５４を嵌合させた
ときに、基板ゲートピン５２とゲート中継用ピン５４を
接続する導体（図示しない）が第１の接続部材５６内に
埋設されている。

【００５５】また、６本の基板ゲートピン５２と、これ
ら６本の基板ゲートピン５２にそれぞれ対応するゲート
短絡用ピン５５は、それぞれ第２の接続部材（ジャンパ
線）５７によって接続されるように構成されている。こ
の第２の接続部材５７には、基板ゲートピン５２とゲー
ト中継用ピン５４とゲート短絡用ピン５５を嵌合させる
嵌合孔５７ａ、５７ｂ、５７ｃが形成されており、これ
ら嵌合孔５７ａ、５７ｂ、５７ｃに基板ゲートピン５２
とゲート中継用ピン５４とゲート短絡用ピン５５を着脱
可能に嵌合させることが可能な構成となっている。そし
て、第２の接続部材５６の嵌合孔５７ａ、５７ｂ、５７
ｃに基板ゲートピン５２とゲート中継用ピン５４とゲー
ト短絡用ピン５５を嵌合させたときに、基板ゲートピン
５２とゲート短絡用ピン５５を接続する導体（図示しな
い）が第２の接続部材５７内に埋設されている。

【００５６】このような構成のプローブ４１によってチ
ップ１を検査する場合、検査対象のチップ１のセルブロ
ック１２が良品であるときには、その良品のセルブロッ
ク１２のゲートパッド１６に接触されたゲート接続用ピ
ン４５に接続された基板ゲートピン５２と、この基板ゲ
ートピン５２に対応するゲート中継用ピン５４とを、第
１の接続部材５６によって接続する。一方、検査対象の
チップ１のセルブロック１２が不良品であるときには、
その不良品のセルブロック１２のゲートパッド１６に接
触されたゲート接続用ピン４５に接続された基板ゲート
ピン５２と、この基板ゲートピン５２に対応するゲート
短絡用ピン５５とを、第２の接続部材５７によって接続
するように構成されている。

【００５７】また、プローブ４１の接続ケーブル４４
は、ゲート用接続線５８と、エミッタ用接続線５９と、
コレクタ用接続線６０とから構成されている。ゲート用
接続線５８の一端部は、中継基板４３のゲート用導体４
９に接続されたランド６１に半田付けされている。エミ
ッタ用接続線５９の一端部は、中継基板４３のエミッタ
用導体５０に接続されたランド６２に半田付けされてい
る。コレクタ用接続線６０の一端部は、中継基板４３の
コレクタ用導体５１に接続されたランド６３に半田付け
されている。尚、上記３本の接続線５８〜６０の他端部
は、チップ移載機（のチップ検査部のコネクタ）に接続
するコネクタ（図示しない）に接続されている。

【００５８】さて、上記構成のプローブ４１によってＩ
ＧＢＴのチップ１を検査する場合、図示しないステージ
の上に検査対象のチップ１を載置して固定しておく。ま
た、プローブ４１のプローブ本体４２を、ロボットのＸ
ＹＺ軸方向に移動可能なアームに取り付けておく。この
とき、検査対象のチップ１に不良品のセルブロック１２
が存在するときには、その不良品のセルブロック１２の
ゲートパッド１６に接触されたゲート接続用ピン４５に
接続された基板ゲートピン５２と、この基板ゲートピン
５２に対応するゲート短絡用ピン５５とを、第２の接続
部材５７によって接続しておく。

【００５９】更に、そのチップ１の良品のセルブロック
１２のゲートパッド１６に接触されたゲート接続用ピン
４５に接続された基板ゲートピン５２と、この基板ゲー
トピン５２に対応するゲート中継用ピン５４とを、第１
の接続部材５６によって接続しておく。尚、第１の接続
部材５６や第２の接続部材５７等の接続作業は、前記Ｗ
ＡＴ工程時に獲得されたウエハ情報（各セルブロック１
２の良否の判定データ等）に基づいて例えば作業者の手
作業により実行される。

【００６０】そして、この状態で、チップ１の上方から
プローブ本体４２を下降させて、プローブ本体４２の複
数のゲート接続用ピン４５をチップ１に設けられた複数
のゲートパッド１６に接触（接続）させ、プローブ本体
４２の複数のエミッタ接続用ピン４６をチップ１に設け
られた複数のエミッタパッド１５に接触（接続）させ
る。

【００６１】更に、プローブ本体４２の複数のコレクタ
接続用ピン４７を、ステージ上に設けられたコレクタ電
極（この電極はチップ１の下面のコレクタ電極１１に接
続されている）に接続させる。そして、プローブ４１を
チップ１に上述したように接続させた状態で、接続ケー
ブル４４の各接続線５８、５９、６０を介して検査用の
電圧及び電流を通電し、チップ１の特性（大電流やスイ
ッチング特性等）を測定する。

【００６２】続いて、チップ移載機は、上記測定によっ
て得られたチップ特性に基づいてチップ１を仕分けする
ように構成されている（図２参照）。この結果、仕分け
されたチップ１は、チップ特性がほぼ揃っていると共
に、不良品のセルブロック１２の配置位置が同じものが
集まっている。

【００６３】このような構成の本実施例においては、１
個のＩＧＢＴのチップ１（半導体基板）の表面に複数の
セルブロック１２を設け、これらセルブロック１２に互
いに独立する複数のゲート電極８をそれぞれ設け、そし
て、ＩＧＢＴのチップ１に各ゲート電極８にそれぞれ接
続されたボンディング用の複数のゲートパッド１６を設
けた。これによって、複数のゲートパッド１６を利用す
ることにより、周知の検査装置を使用して、複数のセル
ブロック１２の各良否の判定を容易に行うことができ
る。

【００６４】そして、上記構成の場合、良品のセルブロ
ック１２のゲートパッド１６だけを、外部のゲート端子
１７に例えばワイヤボンディングにより接続することが
可能となる。このため、複数個のセルブロック１２の中
に不良品がある場合でも、良品のセルブロック１２だけ
でＩＧＢＴ（絶縁ゲート型パワーＩＣ）を構成すること
ができ、ＩＧＢＴが正常に動作するようになる。これに
より、ＩＧＢＴのチップサイズを大形化した場合でも、
良品率が低下することを防止できる。

【００６５】しかも、上記実施例の場合、多層配線構成
とする必要がないため、半導体ウエハプロセスの工程数
は、通常のＩＧＢＴの構成と同じで済む。というのは、
ゲートパッド１６をセルブロック１２毎に設けること
は、フォトマスクのパターン設計の変更で実現すること
ができるためである。従って、ＩＧＢＴのチップサイズ
を大形化した場合でも、良品率が低下することを防止で
き（即ち、歩留りを高くすることができ）、しかも、特
開平８−１９１１４５号公報に提案された構成とは異な
り、半導体ウエハプロセスが複雑になることを防止でき
る。

【００６６】また、上記実施例においては、チップ１の
複数のセルブロック１２のうちの不良品のセルブロック
１２の配置位置が同じものが集まるようにチップ１を仮
仕分けすると共に、この仮仕分けしたチップ１群毎にチ
ップ特性を検査するように構成した。加えて、チップ検
査用のプローブとして、複数のゲート接続用ピン４５と
複数のエミッタ接続用ピン４６と複数のコレクタ接続用
ピン４７を有するプローブ本体４２を備えると共に、こ
のプローブ本体４２に取り付けられた中継基板４３を備
え、そして、中継基板４３に、複数のゲート接続用ピン
４５を接続するためのゲート用導体４９と、複数のエミ
ッタ接続用ピン４６を接続するためのエミッタ用導体５
０と、複数のコレクタ接続用ピン４７を接続するための
コレクタ用導体５１を設け、更に、中継基板４３におい
て、不良品のセルブロック１２のゲートパッド１６に接
触されるゲート接続用ピン４５をゲート用導体４９に接
続しないでエミッタ用導体５０に接続できるように構成
されたプローブ４１を使用した。

【００６７】この構成によれば、不良品のセルブロック
１２が存在するチップ１を検査する場合、プローブ４１
の中継基板４３において、良品のセルブロック１２のゲ
ートパッド１６に接触されるゲート接続用ピン４５をゲ
ート用導体４９に接続すると共に、不良品のセルブロッ
ク１２のゲートパッド１６に接触されるゲート接続用ピ
ン４５をゲート用導体４９に接続しないでエミッタ用導
体５０に接続する。このように接続したプローブ４１を
用いてチップ１を検査すれば、従来構成（周知）のチッ
プ移載機を使用しながら、不良品のセルブロック１２の
ゲートパッド１６にゲート駆動電圧を印加しないように
することができ、チップ１の特性を正確に測定すること
ができる。

【００６８】また、上記実施例において、不良品のセル
ブロック１２の配置位置が異なるチップ１を検査する場
合は、プローブ４１の中継基板４３において、上記配置
位置が異なる不良品のセルブロック１２のゲートパッド
１６に接触されるゲート接続用ピン４５をゲート用導体
４９に接続しないでエミッタ用導体５０に接続するよう
に切り換えれば良い。

【００６９】更に、上記実施例では、中継基板４３にお
いて、不良品のセルブロック１２のゲートパッド１６に
接触されるゲート接続用ピン４５をゲート用導体４９に
接続しないでエミッタ用導体５０に接続するための具体
的構成を、次の通りの構成で実現した。

【００７０】即ち、中継基板４３に、複数のゲート接続
用ピン４５がそれぞれ接続された複数の基板ゲートピン
５２を設けると共に、複数の基板ゲートピン５２とそれ
ぞれ対応するようにゲート用導体４９に接続された複数
のゲート中継用ピン５４を設け、更に、複数の基板ゲー
トピン５２とそれぞれ対応するようにエミッタ用導体５
０に接続された複数のゲート短絡用ピン５５を設けた。

【００７１】そして、チップ１を検査するときに、中継
基板４３において、良品のセルブロック１２のゲートパ
ッド１６に接触されたゲート接続用ピン４５に接続され
た基板ゲートピン５２と、この基板ゲートピン５２に対
応するゲート中継用ピン５４とを、第１の接続部材５６
を装着することによって接続した。これと共に、不良品
のセルブロック１２のゲートパッド１６に接触されたゲ
ート接続用ピン４５に接続された基板ゲートピン５２
と、この基板ゲートピン５２に対応するゲート短絡用ピ
ン５５とを、第２の接続部材５７を装着することによっ
て接続した。

【００７２】この構成によれば、プローブ４１の中継基
板４３において、不良品のセルブロック１２のゲートパ
ッド１６に接触されるゲート接続用ピン４５をゲート用
導体４９に接続しないでエミッタ用導体５０に接続する
構成を、簡単な構成にて容易に実現することができる。
また、第１の接続部材５６または第２の接続部材５７を
装着するだけであるから、上記した接続作業も簡単であ
る。更に、不良品のセルブロック１２の配置位置が異な
るチップ１を検査する場合は、プローブ４１の中継基板
４３において、上記配置位置が異なる不良品のセルブロ
ック１２のゲートパッド１６に接触されるゲート接続用
ピン４５に接続された基板ゲートピン５２と、この基板
ゲートピン５２に対応するゲート短絡用ピン５５とを、
第２の接続部材５７を装着することによって接続するよ
うに切り換えれば良い。この切換作業は、第１の接続部
材５６及び第２の接続部材５７を取り付けたり、取り外
したりするだけであるから、容易な作業である。

【００７３】尚、上記実施例においては、中継基板４３
において、不良品のセルブロック１２のゲートパッド１
６に接触されるゲート接続用ピン４５をゲート用導体４
９に接続しないでエミッタ用導体５０に接続するに当た
って、中継基板４３に基板ゲートピン５２、ゲート中継
用ピン５４、ゲート短絡用ピン５５を設け、第１の接続
部材５６及び第２の接続部材５７の取り付け位置を適宜
設定することにより実現したが、これに限られるもので
はない。例えば、中継基板４３に、セルブロック１２の
ゲートパッド１６に接触されたゲート接続用ピン４５
を、ゲート用導体４９に接続する第１の接続態様と、ゲ
ート用導体に４９接続しないでエミッタ用導体５０に接
続する第２の接続態様とを切り替える切替スイッチ（デ
ィップスイッチや半導体スイッチ等）を設けるように構
成しても良い。尚、この構成の場合、ディップスイッチ
の切換は手作業で実行すれば良く、半導体スイッチの切
換はチップ移載機により制御するように構成すれば良
い。

【００７４】また、上記実施例においては、ＩＧＢＴの
チップ１に、複数のセルブロック１２の各エミッタ電極
１０にそれぞれ接続された複数のエミッタパッド１５を
設けるように構成したが、これに代えて、ゲート電極８
のみセルブロック別に独立とし、全セルブロック共通、
あるいは、複数のセルブロック毎に共通のエミッタパッ
ドを設けるように構成しても良い。また、Ｐベース層５
は、各セルブロック共通のシングルベースとしても良い
し、各セルブロック毎あるいは複数のセルブロック毎に
設定された島状ベースとしても良い。尚、島状ベースと
した場合、ゲートオフ時に隣合う島状ベースからｎ−ド
リフト層４側へ延びる空乏層が互いに連結するようにベ
ース間距離を設定すれば、耐圧に優れた構成となる。

【００７５】また、上記実施例では、ゲートパッド１６
と外部のゲート端子との接続、並びに、ゲートパッド１
６と外部のグランド端子との接続を、ワイヤボンディン
グにより行う構成としたが、これに限られるものではな
く、例えば半田接合や直接接合（圧着）等により行うよ
うに構成しても良い。

【００７６】更に、上記実施例では、複数個のゲートパ
ッド１６をＩＧＢＴ１のチップの一辺部に並べて配置す
るように構成したが、これに限られるものではなく、複
数個のゲートパッド１６の配置位置は、ゲートパッド１
６を外部のゲート端子に接続する接続形態に対応するよ
うに設計すれば良い。また、上記実施例では、ｎチャネ
ルタイプのＩＧＢＴに適用した例を示したが、勿論、ｐ
チャネルタイプのものに適用しても良く、不良品のセル
ブロックのゲート電極８の電位もグランド電位に限ら
ず、各セルのチャネルが反転しない電位に固定できれば
良い。

【００７７】更にまた、上記実施例においては、本発明
をＩＧＢＴに適用したが、これに限られるものではな
く、半導体基板の表面に電流制御用のゲート電極を備え
た絶縁ゲート型パワーＩＣ、例えばＭＯＳＦＥＴやＭＯ
Ｓ型の電界効果素子に適用しても良い。

【図面の簡単な説明】

【図１】本発明の一実施例を示すプローブ及びＩＧＢＴ
チップの斜視図

【図２】ＩＧＢＴチップの製造工程、検査工程、仕分け
工程等を説明する図

【図３】不良品のセルブロックの配置位置を示すＩＧＢ
Ｔチップの平面図

【図４】ＩＧＢＴチップの部分平面模式図

【図５】ＩＧＢＴチップの縦断面模式図

【図６】ＩＧＢＴチップのセルブロックの境界部分の縦
断面模式図

【図７】ゲートパッドとゲート端子またはグランド端子
とをワイヤボンディングにより接続した状態を示す図４
相当図

【図８】従来構成を示す図１相当図

【符号の説明】

１はチップ、２はｐ＋基板（半導体基板）、６はトレン
チ、７はゲート絶縁膜、８はゲート電極、１０はエミッ
タ電極、１１はコレクタ電極、１２はセルブロック、１
３は配線層、１４は配線層、１５はエミッタパッド、１
６はゲートパッド、１７はゲート端子、１８はボンディ
ングワイヤ、１９はグランド端子、３１は酸化膜、３２
は層間絶縁膜、３５はウエハ、３７はトレイ、４１はプ
ローブ、４２はプローブ本体、４３は中継基板、４４は
接続ケーブル、４５はゲート接続用ピン、４６はエミッ
タ接続用ピン、４７はコレクタ接続用ピン、４８は取付
支持部、４９はゲート用導体、５０はエミッタ用導体、
５１はコレクタ用導体、５２は基板ゲートピン、５３は
ワイヤ、５４はゲート中継用ピン、５５はゲート短絡用
ピン、５６は第１の接続部材、５７は第２の接続部材、
５８はゲート用接続線、５９はエミッタ用接続線、６０
はコレクタ用接続線を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６５３Ｈ０１Ｌ 29/78 ６５５Ｇ６５５６５８Ｌ

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面に設けられた複数のセ
ルブロックと、これらセルブロックにそれぞれ設けられ
互いに独立する複数のゲート電極と、前記半導体基板に
設けられ前記各ゲート電極にそれぞれ接続された複数の
ゲートパッドとを備え、複数のセルブロックのうちの良
品のセルブロックのゲートパッドを外部のゲート端子に
接続すると共に、不良品のセルブロックのゲートパッド
を外部のグランド端子または前記半導体基板に設けられ
たエミッタ（ソース）パッドに接続して成る絶縁ゲート
型パワーＩＣを製造する方法において、前記複数のセルブロックのうちの不良品のセルブロック
の配置位置が同じものが集まるように前記絶縁ゲート型
パワーＩＣのチップを仮仕分けする仮仕分け工程と、仮仕分けされたチップ群毎にチップ特性を検査する検査
工程とを備え、前記検査工程で使用する検査用のプローブは、複数のゲ
ート接続用ピンと複数のエミッタ（ソース）接続用ピン
と複数のコレクタ（ドレイン）接続用ピンを有するプロ
ーブ本体と、このプローブ本体に取り付けられ前記複数
のゲート接続用ピンを接続するためのゲート用導体と前
記複数のエミッタ（ソース）接続用ピンを接続するため
のエミッタ（ソース）用導体と前記複数のコレクタ（ド
レイン）接続用ピンを接続するためのコレクタ（ドレイ
ン）用導体を有する中継基板とを備えるように構成する
と共に、前記中継基板において、不良品のセルブロック
のゲートパッドに接触されるゲート接続用ピンを前記ゲ
ート用導体に接続しないで前記エミッタ（ソース）用導
体に接続できるように構成したことを特徴とする絶縁ゲ
ート型パワーＩＣの製造方法。
【請求項２】半導体基板の表面に設けられた複数のセ
ルブロックと、これらセルブロックにそれぞれ設けられ
互いに独立する複数のゲート電極と、前記半導体基板に
設けられ前記各ゲート電極にそれぞれ接続された複数の
ゲートパッドとを備え、複数のセルブロックのうちの良
品のセルブロックのゲートパッドを外部のゲート端子に
接続すると共に、不良品のセルブロックのゲートパッド
を外部のグランド端子または前記半導体基板に設けられ
たエミッタ（ソース）パッドに接続して成る絶縁ゲート
型パワーＩＣを検査する方法において、前記複数のセルブロックのうちの不良品のセルブロック
の配置位置が同じものが集まるように前記絶縁ゲート型
パワーＩＣのチップを仮仕分けする仮仕分け工程と、仮仕分けされたチップ群毎にチップ特性を検査する検査
工程とを備え、前記検査工程で使用する検査用のプローブは、複数のゲ
ート接続用ピンと複数のエミッタ（ソース）接続用ピン
と複数のコレクタ（ドレイン）接続用ピンを有するプロ
ーブ本体と、このプローブ本体に取り付けられ前記複数
のゲート接続用ピンを接続するためのゲート用導体と前
記複数のエミッタ（ソース）接続用ピンを接続するため
のエミッタ（ソース）用導体と前記複数のコレクタ（ド
レイン）接続用ピンを接続するためのコレクタ（ドレイ
ン）用導体を有する中継基板とを備えるように構成する
と共に、前記中継基板において、不良品のセルブロック
のゲートパッドに接触されるゲート接続用ピンを前記ゲ
ート用導体に接続しないで前記エミッタ（ソース）用導
体に接続できるように構成したことを特徴とする絶縁ゲ
ート型パワーＩＣの検査方法。
【請求項３】半導体基板の表面に設けられた複数のセ
ルブロックと、これらセルブロックにそれぞれ設けられ
互いに独立する複数のゲート電極と、前記半導体基板に
設けられ前記各ゲート電極にそれぞれ接続された複数の
ゲートパッドとを備え、複数のセルブロックのうちの良
品のセルブロックのゲートパッドを外部のゲート端子に
接続すると共に、不良品のセルブロックのゲートパッド
を外部のグランド端子または前記半導体基板に設けられ
たエミッタ（ソース）パッドに接続して成る絶縁ゲート
型パワーＩＣの検査用のプローブは、複数のゲート接続用ピンと複数のエミッタ（ソース）接
続用ピンと複数のコレクタ（ドレイン）接続用ピンを有
するプローブ本体と、このプローブ本体に取り付けられ、前記複数のゲート接
続用ピンを接続するためのゲート用導体と前記複数のエ
ミッタ（ソース）接続用ピンを接続するためのエミッタ
（ソース）用導体と前記複数のコレクタ（ドレイン）接
続用ピンを接続するためのコレクタ（ドレイン）用導体
を有する中継基板とを備えるように構成し、前記中継基板において、不良品のセルブロックのゲート
パッドに接触されるゲート接続用ピンを前記ゲート用導
体に接続しないで前記エミッタ（ソース）用導体に接続
できるように構成したことを特徴とする絶縁ゲート型パ
ワーＩＣの検査用のプローブ。
【請求項４】前記中継基板に設けられ、前記複数のゲ
ート接続用ピンがそれぞれ接続された複数の基板ゲート
ピンと、前記中継基板に前記複数の基板ゲートピンとそれぞれ対
応するように設けられ、前記ゲート用導体に接続された
複数のゲート中継用ピンと、前記中継基板に前記複数の基板ゲートピンとそれぞれ対
応するように設けられ、前記エミッタ（ソース）用導体
に接続された複数のゲート短絡用ピンと、良品のセルブロックのゲートパッドに接触されたゲート
接続用ピンに接続された基板ゲートピンと、この基板ゲ
ートピンに対応するゲート中継用ピンとを接続するもの
であって着脱可能な第１の接続部材と、不良品のセルブロックのゲートパッドに接触されたゲー
ト接続用ピンに接続された基板ゲートピンと、この基板
ゲートピンに対応するゲート短絡用ピンとを接続するも
のであって着脱可能な第２の接続部材とを備えたことを
特徴とする請求項３記載の絶縁ゲート型パワーＩＣの検
査用のプローブ。
【請求項５】前記中継基板に、セルブロックのゲート
パッドに接触されたゲート接続用ピンを、前記ゲート用
導体に接続する第１の接続態様と、前記ゲート用導体に
接続しないで前記エミッタ（ソース）用導体に接続する
第２の接続態様とを切り替える切替スイッチを設けたこ
とを特徴とする請求項３記載の絶縁ゲート型パワーＩＣ
の検査用のプローブ。