JP2008010640A - 化合物半導体スイッチ回路装置 - Google Patents
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Abstract
【課題】FETを直列に多段接続したスイッチ回路装置は、各FETの直流検査をすることができず、出荷前に高周波測定による選別が必要であった。
【解決手段】基板を貫通するバイアホールとその内壁の縦型金属層によって、基板の第1主面のスイッチング素子と、第2主面の電極パッドを接続したスイッチ回路装置において、全てのFETの電極が検査できるように検査用電極パッドを第2主面に設け、外部端子電極パッドおよび検査用電極パッドを用いて各FETの直流検査を行う。これにより、出荷前の高周波測定による選別が不要となり、計測のための工数が低減できる。検査用電極パッドには外部端子となるバンプ電極を設けず、小さい面積で十分であるので、チップサイズの増大を回避できる。また実装基板上の配線等と検査用電極パッドが十分離間しているため、高周波信号の漏れを防止できる。
【選択図】 図2
【解決手段】基板を貫通するバイアホールとその内壁の縦型金属層によって、基板の第1主面のスイッチング素子と、第2主面の電極パッドを接続したスイッチ回路装置において、全てのFETの電極が検査できるように検査用電極パッドを第2主面に設け、外部端子電極パッドおよび検査用電極パッドを用いて各FETの直流検査を行う。これにより、出荷前の高周波測定による選別が不要となり、計測のための工数が低減できる。検査用電極パッドには外部端子となるバンプ電極を設けず、小さい面積で十分であるので、チップサイズの増大を回避できる。また実装基板上の配線等と検査用電極パッドが十分離間しているため、高周波信号の漏れを防止できる。
【選択図】 図2
Description
本発明は、化合物半導体スイッチ回路装置に係り、特に高周波特性検査を不要とした小型の化合物半導体スイッチ回路装置に関する。
第3世代携帯電話端末のアンテナ切り替え用途に採用されるスイッチ回路装置では、26dBm程度の信号を通すためFETを3段に直列接続する必要がある。このスイッチ回路装置は、SPDTと呼ばれ、計6個のFETを使用し、外部端子は共通入力端子IN、出力端子OUT1、OUT2、制御端子Ctl−1、Ctl−2の5端子である。
図13は、従来の化合物半導体スイッチ回路装置の一例を示す回路図である。図13の如くスイッチ回路装置は、FETをそれぞれ3段直列に接続した第1のFET群F1と第2のFET群F2からなる。また、第1のFET群F1のFET1−1のソース電極(あるいはドレイン電極)と第2のFET群F2のFET2−1のソース電極(あるいはドレイン電極)が共通入力端子INに接続し、第1のFET群F1の3つのFETのゲート電極がそれぞれ抵抗を介して共通の第1の制御端子Ctl−1に接続し、第2のFET群F2の3つのゲート電極がそれぞれ抵抗を介して第2の制御端子Ctl−2に接続する。更に、第1のFET群F1のFET1−3のドレイン電極(あるいはソース電極)が第1の出力端子OUT1に接続し、第2のFET群F2のFET2−3のドレイン電極(あるいはソース電極)が第2の出力端子OUT2に接続したものである。第1と第2の制御端子Ctl−1、Ctl−2に印加される制御信号は相補信号であり、Hレベルの信号が印加された側のFET群がONして、共通入力端子INに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ctl−1、Ctl−2の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
そして、上記の如き多段接続のFETにより構成されたスイッチ回路装置において、各FETに接続する検査用端子によって、各FETの直流検査を行う方法も知られている。
図14は、すべてのFETの直流検査が可能なスイッチ回路装置を示す。
チップの表面に、ユーザが使用する外部端子(共通入力端子IN、出力端子OUT1、OUT2、制御端子Ctl−1、Ctl−2)に接続する電極パッドと、直流検査用端子C1−1、C1−2、C2−1、C2−2に接続する電極パッドを配置する。そして外部端子および直流検査用端子によって、スイッチ回路装置を構成するFETのすべての電極が外部に導出される。外部端子および直流検査用端子は、セラミック基板裏面に設けられた導電パターン2である(例えば特許文献1参照)。
特開2004−254086号公報
スイッチ回路装置は高周波特性として、インサーションロス、アイソレーション、出力電力の3つの特性をユーザに保証する必要があるが、これらは、スイッチ回路装置を構成するすべてのFETについて直流検査が行えれば、保証することができる。
ここで、FETが1段のSPDTスイッチなどでは、計2つのFET1、FET2のソース電極、ドレイン電極、ゲート電極がそれぞれすべて外部に導出されるため、2つのFETともその直流特性を検査することができる。すなわち、FETが1段のSPDTスイッチではFETを直流検査することにより上記の高周波特性を保証できるので、高周波特性の検査を省略することができる。
しかし、図13の如く多段のスイッチ回路装置では、FET1−1のドレイン電極およびFET1−2のソース電極、FET1−2のドレイン電極およびFET1−3のソース電極、FET2−1のドレイン電極およびFET2−2のソース電極、FET2−2のドレイン電極およびFET2−3のソース電極が外部に導出されない。つまり、各FETのすべての電極が外部に導出されないので、すべてのFETの直流検査をそれぞれ完全には行うことができない。従って、各FETがスペックどおりにできているかどうかの確認や、全FETの良品、不良品の選別ができない。
従って、上記の高周波特性を保証するために直流検査とは別に高周波特性を検査する必要があった。高周波特性の検査装置は直流検査装置と別の装置となるため、測定工数としては、高周波特性検査時間が付加されるだけでなく、直流検査装置から高周波特性検査装置へ被測定素子を搬送する時間も付加される。従って検査工数が大幅に増大し、高価な高周波特性検査装置の投資を必要とするため、その償却も加わり、トータルコストが大幅に増加してしまう。
そこで、図14の如く、ユーザが使用する外部端子の他に検査用端子を設け、これらを用いて、全てのFETのソース電極およびドレイン電極を外部に導出する方法がある。これにより、各FET毎に直流検査が可能となり、高周波特性検査が省略できる。
しかし、この場合はユーザがスイッチ回路装置の端子として実際に使用する端子(外部端子)以外に検査用端子が増え、パッケージサイズが大きくなる問題がある。
またこの方法の場合、検査用端子はユーザで使用されることが無く、ユーザのセットの実装基板上で何れの配線等にも接続されない状態となる。しかし、検査用端子はチップ上ではすべてのFETのソース電極およびドレイン電極に接続されるため、その電位は高周波信号により高周波振動している。つまり、ユーザのセットの実装基板上において検査用端子と隣接する配線などとの間で干渉が発生し、高周波信号が漏れる問題があった。
本発明は上述した諸々の事情に鑑み成されたもので、第1に、化合物半導体基板と、前記基板の第1主面に設けられ複数のFETを直列に接続したFET群により構成されたスイッチング素子と、前記基板の第2主面に設けられ、前記FETの一部の電極と前記スイッチング素子の外部端子とに接続する第1電極パッドと、前記基板の第2主面に設けられ前記FETの他の電極と接続する第2電極パッドと、前記基板の第1主面から第2主面に達して設けられ、前記FETと、前記第1電極パッドおよび前記第2電極パッドとをそれぞれ接続する導電手段とを具備することにより解決するものである。
第2に、化合物半導体基板と、前記基板の第1主面に設けられ、ソース電極、ドレイン電極およびゲート電極を有する複数のFETを直列に接続したFET群により構成されたスイッチング素子と、前記基板の第2主面に設けられた前記スイッチング素子の共通入力端子、出力端子および制御端子と、前記基板の第2主面に設けられ、前記FETの一部の電極と前記共通入力端子、出力端子および制御端子とにそれぞれ接続する第1電極パッドと、前記基板の第2主面に設けられ、前記FETの他の電極と接続する第2電極パッドと、前記基板の第1主面から第2主面に達して設けられ、前記FETと、前記第1電極パッドおよび前記第2電極パッドとをそれぞれ接続する導電手段とを具備することにより解決するものである。
本発明に依れば以下の効果が得られる。
第1に、チップの裏面に、ユーザが使用する外部端子に接続する外部端子電極パッドと、検査用電極パッドをそれぞれ設けたフリップチップのスイッチ回路装置とする。そして、外部端子電極パッドおよび検査用電極パッドに直接プロービングしてFETの直流検査を行う。つまり、多段FETの全てのソース電極およびドレイン電極が接続する電極パッドがチップ裏面に配置され、ゲート電極は制御端子に接続されるので、所望のFETについて3つの電極すべてを使用した直流検査が可能となる。従って、出荷前に高周波測定による選別が不要となる。
従来は、高周波特性の検査装置は直流検査装置と別の装置であったため、測定工数としては、高周波特性検査時間が付加されるだけでなく、直流検査装置から高周波特性検査装置へ被測定素子を搬送する時間も付加される。従って検査工数が大幅に増大し、高価な高周波特性検査装置の投資を必要とするため、その償却も加わり、トータルコストが大幅に増加してしまう。
しかし、本発明の実施形態によれば、高価な高周波計測器を生産ラインに準備する必要が無く、高周波計測のための工数も不要となる。
第2に、外部端子電極パッドとおよび検査用電極パッドを直接プロービングして直流検査を行うため、検査用電極パッドを検査用端子として外部に導出する必要はない。つまり、外部端子電極パッドにはバンプ電極を設けるが、検査用電極パッドにはバンプ電極を設けない。検査用電極パッドは、直流検査用のプローブが接触可能な面積を確保すれば十分であり、外部端子電極パッドに比較して十分小さくできる。従って、外部端子電極パッド間の隙間に配置でき、従来のチップサイズを維持できる。
また、検査用電極パッドにはバンプ電極が設けられないため、ユーザのセットの実装基板とはコンタクトせず、基板表面と離間している。従って、ソース電極およびドレイン電極に接続することにより検査用電極パッドに高周波信号が伝搬する場合であっても、実装基板上の隣接する配線などに高周波信号が漏れることはない。
図1から図12を参照し、本発明の実施の形態を詳細に説明する。本実施形態では、化合物半導体スイッチ回路装置の一例として、3つのスイッチング素子を有するSP3T(Single Pole Three Throw)を用いて説明する。
まず、図1から図9を参照し、本発明の第1の実施形態を説明する。
図1は、SP3Tの一例を示す図であり、1チップ上に集積化される回路図と電極パッドを併記した回路概要図である。
本実施形態のスイッチ回路装置は、化合物半導体基板と、スイッチング素子と、外部端子と、第1電極パッドと、第2電極パッドと、導電手段を有する。
スイッチング素子は、基板1の第1主面に設けられ、複数のFETを直列に接続したFET群により構成される。外部端子は、共通入力端子IN、第1出力端子OUT1、第2出力端子OUT2、第3出力端子OUT3、第1制御端子Ctl1、第2制御端子Ctl2、第3制御端子Ctl3であり、各FETの一部の電極が接続する。
第1電極パッドおよび第2電極パッドは、基板1の第2主面S2に設けられる。第1電極パッド31には外部端子となるバンプ電極(ここでは不図示)が設けられる。
また、第2電極パッド32は、第1電極パッド31とは直接的には非接続のFETの他の電極が接続する。第1電極パッド31とFETの一部の電極、および第2電極パッド32とFETの他の電極とは、基板1の第1主面から第2主面に達して設けられた導電手段によりそれぞれ接続される。
スイッチ回路装置は、FETをそれぞれ3段直列に接続しスイッチング素子となる第1のFET群F1、第2のFET群F2、第3のFET群F3からなる。また、第1のFET群F1の一端のFETのソース電極(あるいはドレイン電極)、第2のFET群F2の一端のFETのソース電極(あるいはドレイン電極)および第3のFET群F3の一端のFETのソース電極(あるいはドレイン電極)が共通入力端子INに接続する。また、第1のFET群F1の3つのFETのゲート電極がそれぞれ第1制御抵抗CR1を介して第1制御端子Ctl1に接続し、第2のFET群F2の3つのゲート電極がそれぞれ第2制御抵抗CR2を介して第2制御端子Ctl2に接続する。また第3のFET群F3の3つのゲート電極がそれぞれ第3制御抵抗CR3を介して第3制御端子Ctl3に接続する。
第1制御抵抗CR1の一部は第1のFET群F1の各ゲート電極に接続する抵抗VR1−1、VR1−2、VR1−3により構成され、第2制御抵抗CR2の一部は第2のFET群F2の各ゲート電極に接続する抵抗VR2−1、VR2−2、VR2−3により構成され、第3制御抵抗CR3の一部は第3のFET群F3の各ゲート電極に接続する抵抗VR3−1、VR3−2、VR3−3により構成される。
更に、第1のFET群F1の他端のFETのドレイン電極(あるいはソース電極)が第1出力端子OUT1に接続する。また第2のFET群F2の他端のFETのドレイン電極(あるいはソース電極)が第2出力端子OUT2に接続し、第3のFET群F3の他端のFETのドレイン電極(あるいはソース電極)が第3出力端子OUT3に接続したものである。尚、FETにおいてソース電極およびドレイン電極は等価であり、以下いずれかを用いて説明するが、これらを入れ替えても同様である。
第1、第2および第3制御端子Ctl1、Ctl2、Ctl3に印加される制御信号はいずれか1つがHレベルでその他がLレベルの組み合わせとなっており、Hレベルの信号が印加されたFET群がONして、共通入力端子INに入力された高周波アナログ信号をいずれかの出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ctl1、Ctl2、Ctl3の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
以下、このスイッチ回路装置において外部に導出され、ユーザ側で使用される共通入力端子IN、第1制御端子Ctl1、第2制御端子Ctl2、第3制御端子Ctl3、および第1出力端子OUT1、第2出力端子OUT2、第3出力端子OUT3をスイッチ回路装置の外部端子と称する。
各外部端子は、第1電極パッド31である外部端子電極パッドと接続する。外部端子電極パッド31はすなわち共通入力端子パッドI、第1制御端子パッドC1、第2制御端子パッドC2、第3制御端子パッドC3、および第1出力端子パッドO1、第2出力端子パッドO2、第3出力端子パッドO3である。
更に、本実施形態では外部端子電極パッド31の他に第2電極パッド32である6つの検査用電極パッドCK1−1、CK1−2、CK2−1、CK2−2、CK3−1、CK3−2を設ける。後に詳述するが検査用電極パッド32には、各FETにおいて外部端子電極パッド31と直接的には非接続のソース電極またはドレイン電極が接続し、これによりFETのすべての電極に完成品として検査可能な電極パッドを供給することができる。
例えば、第1のFET群F1側について説明する。FET1−1のドレイン電極とFET1−2のソース電極が接続し、これらの電極は共通の検査用電極パッドCK1−1に接続される。また、FET1−2のドレイン電極とFET1−3のソース電極が接続し、これらの電極は共通の検査用電極パッドCK1−2に接続される。FET1−1のソース電極は、共通入力端子パッドIに接続して外部に導出され、FET1−3のドレイン電極は第1出力端子パッドO1に接続して外部に導出される。更に3つのFETのゲート電極は共通で第1制御端子パッドC1に接続して外部に導出される。
即ち、第1のFET群F1を構成するFETの全てのソース電極、ゲート電極、ドレイン電極が、外部端子電極パッド31または検査用電極パッド32のどちらかに接続される。
第2のFET群F2、第3のFET群F3も第1のFET群F1と同様であるので詳細な説明は省略するが、第2のFET群F2においては、FET2−1、FET2−2、FET2−3の全てのソース電極、ゲート電極、ドレイン電極が、共通入力端子パッドI、第2制御端子パッドC2、第2出力端子パッドO2および検査用電極パッドCK2−1、CK2−2に接続される。
また、第3のFET群F3においては、FET3−1、FET3−2、FET3−3の全てのソース電極、ゲート電極、ドレイン電極が、共通入力端子パッドI、第3制御端子パッドC3、第3出力端子パッドO3および検査用電極パッドCK3−1、CK3−2に接続される。
このように、全てのFETの電極を外部端子電極パッド31または検査用電極パッド32に接続することで、各々のFETに対して完全な直流検査をすることができる。これにより高周波特性検査を省いてスイッチ回路装置の高周波特性を保証することができる。その理由を以下に説明する。
前述の如く、スイッチ回路装置は高周波特性として、インサーションロス、アイソレーション、出力電力の3つの特性をユーザに保証する必要がある。まず、インサーションロスは、FETのON抵抗と強い相関が有る。つまり、FETの直流検査によりON抵抗を検査すれば、インサーションロスそのものを測定しなくてもインサーションロスをユーザに保証できる。次に、アイソレーションは、FETのリーク電流(Igss)が大きいとアイソレーションが悪く、リーク電流(Igss)が所定の大きさ以下であれば、アイソレーションの生産バラツキはほとんどない。すなわち、アイソレーションもFETの直流検査により良品、不良品の選別ができる。更に出力電力は、FETのIDSSとピンチオフ電圧に強い相関がある。すなわち、FETの直流検査により、FETのIDSSとピンチオフ電圧を検査すれば、出力電力そのものを測定しなくても出力電力をユーザに保証できる。
本発明の実施形態においては、共通入力端子IN、第1制御端子Ctl−1、第2制御端子Ctl−2、第3制御端子Ctl−3および第1出力端子OUT1、第2出力端子OUT2、第3出力端子OUT3に接続する外部端子電極パッド31の他に、検査用電極パッド32が設けられ、スイッチ回路装置を構成する多段接続のFETの全ての電極が外部端子電極パッド31または検査用電極パッド32に接続されている。つまり外部端子電極パッド31および検査用電極パッド32にプロービングすることで、それぞれのFETのON抵抗、Igss、IDSS、ピンチオフ電圧を検査することができ、直流検査のみで高周波特性を保証することができる。
図2は、図1の回路を1チップに集積化したスイッチ回路装置の平面図である。尚、本実施形態では、GaAs基板1の第1主面(表面)S1にスイッチング素子が配置され、第1主面S1と対向する第2主面(裏面)S2に、スイッチング素子に接続する全ての電極パッドが配置される。図2は、第1主面S1および第2主面S2の平面図を重畳させた図である。
GaAs基板1の第1主面S1にスイッチング素子となる3つのFET群を配置する。第1のFET群F1は例えば、ソース電極、ドレイン電極およびゲート電極を有するFET1−1、FET1−2、FET1−3の3つのFETを直列に接続したものである。第2のFET群F2は、FET2−1、FET2−2、FET2−3を直列に接続したものである。第3のFET群F3は、FET3−1、FET3−2、FET3−3を直列に接続したものである。
各FET群を構成する9つのゲート電極にはそれぞれ、第1制御抵抗CR1、第2制御抵抗CR2、第3制御抵抗CR3が接続されている。
第1層目の金属層であり基板1の第1主面S1にオーミックに接触する表面オーミック金属層(AuGe/Ni/Au)10sは各FETのソース電極、ドレイン電極等を形成するものであり、図2では、第3層目の金属層である表面配線金属層(Ti/Pt/Au)30sと重なるために図示されていない。
基板1の第1主面に点線で示した第2層目の金属層による配線は、各FETのゲート電極形成時に同時に形成されるゲート金属層(例えばPt/Mo)20であり、実線で示した表面配線金属層30sは、各素子を接続する配線を形成する。
第2主面S2には、外部端子電極パッド31および検査用電極パッド32が設けられる。外部端子電極パッド31は、共通入力端子パッドI、第1出力端子パッドO1、第2出力端子パッドO2、第3出力端子パッドO3、第1制御端子パッドC1、第2制御端子パッドC2、第3制御端子パッドC3であり、それぞれスイッチ回路装置の共通入力端子IN、第1出力端子OUT1、第2出力端子OUT2、第3出力端子OUT3、第1制御端子Ctl1、第2制御端子Ctl2、第3制御端子Ctl3と接続する。一方、検査用電極パッドCK1−1、CK1−2、CK2−1、CK2−2、CK3−1、CK3−2は外部端子(共通入力端子IN、第1出力端子OUT1、第2出力端子OUT2、第3出力端子OUT3、第1制御端子Ctl1、第2制御端子Ctl2、第3制御端子Ctl3)と直接的には接続しない。
全ての電極パッドは第1主面(表面)S1と対向する第2主面(裏面)S2に設けられ、各FETの電極と導電手段により接続される。
図3は、第1主面S1を示す平面図である。
第1のFET群F1、第2のFET群F2、第3のFET群F3の構成は同様であるので、以下主に第1のFET群F1について説明する。FET1−1は上側から伸びる櫛歯状の3本の表面配線金属層30sが、第2主面S2に設けられた共通入力端子パッドI(ここでは不図示)に接続されるソース電極35であり、この下に表面オーミック金属層で形成されるソース電極がある。また下側から伸びる櫛歯状の3本の表面配線金属層30sがFET1−1のドレイン電極36であり、この下に表面オーミック金属層で形成されるドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層20で形成されるゲート電極27が5本の櫛歯形状に配置されている。
FET1−2では、上側から延びる3本のソース電極35は、FET1−1のドレイン電極36と接続している。
FETを多段に直列に接続したスイッチ回路装置はFET1段のスイッチ回路装置に比べ、FET群がOFFの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。このFET1−1とFET1−2の接続部CPとなるソース電極35およびドレイン電極36は、一般には高周波信号の通過点に過ぎず外部に導出する必要が無い。つまりユーザが使用する外部端子とはならず、外部端子用電極パッド31とは接続しない。
しかし、本実施形態では、各FETの接続部CPとなるソース電極35およびドレイン電極36を、直流検査用のパッドに接続する。すなわち第2主面S2に検査用電極パッドCK1−1(ここでは不図示)を設け、FET1−1のドレイン電極36およびFET1−2のソース電極35を接続する。つまり、検査用電極パッドCK1−1と対応する接続部CPの表面配線金属層30sの下方に、基板1を貫通するバイアホール55を設け、バイアホール55の少なくとも側壁には縦型金属層65を設ける。
また、FET1−2の下側から延びる3本のドレイン電極36は、FET1−3のソース電極35に接続している。この両電極の下に表面オーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート金属層20で形成されるゲート電極27が5本の櫛歯形状に配置されている。FET1−2とFET1−3の接続部CPとなるドレイン電極36およびソース電極35も高周波信号の通過点に過ぎず、一般には外部に導出する必要が無いため外部端子用電極パッド31とは接続しない。
本実施形態では、FET1−2とFET1−3の接続部CPの表面配線金属層30s下方にもバイアホール55および縦型金属層65を設ける。そして縦型金属層65を第2主面S2に設けた検査用電極パッドCK1−2(不図示)と接続する。これによりFET1−2とFET1−3の接続部CPとなるドレイン電極36およびソース電極35も検査することができる。
FET1−3は上側から伸びる櫛歯状の3本の表面配線金属層30sがソース電極35であり、この下に表面オーミック金属層で形成されるソース電極がある。また下側から伸びる櫛歯状の3本の表面配線金属層30sが、第2主面S2に設けられた出力端子パッドO1(不図示)に接続するドレイン電極36であり、この下に表面オーミック金属層で形成されるドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層20で形成されるゲート電極27が5本の櫛歯形状に配置されている。各ゲート電極27は、同じくゲート金属層20で形成されるゲート配線21によって各櫛歯が束ねられる。
動作領域100は、GaAs基板1に、一点鎖線の如く例えばn型不純物を選択的にイオン注入した領域であり、動作領域100内には高濃度のn型不純物領域でなるソース領域およびドレイン領域が選択的に形成されている。
基板1の周辺にも、基板1を貫通するバイアホール55が設けられる。バイアホール55は、第2主面S2に配置され、高周波信号が伝搬する共通入力端子パッドI、第1〜第3出力端子パッドO1〜O3に対応して設けられる。また、バイアホール55の少なくとも側壁は縦型金属層65で被覆され、これにより第1〜第3のFET群F1〜F3と、共通入力端子パッドI、第1〜第3出力端子パッドO1〜O3が接続される。
また、各縦型金属層65に添って伝導領域155が設けられる。伝導領域155は、基板1の第1主面S1から第2主面S2まで達して設けられたn型の不純物領域155(以下縦型n+型領域155)である。縦型n+型領域155は、隣り合って配置され、異なる高周波信号が伝搬する縦型金属層65間に配置される。これにより、縦型金属層65間に漏れる高周波信号を防止できるものであるが、これについては後述する。
また、第1のFET群F1、第2のFET群F2、第3のFET群F3の間の基板1の第1主面S1表面には、浮遊伝導領域170を設ける。浮遊伝導領域170は外部よりいかなる電位も印加されず、島状に設けられたn型不純物領域であり、不純物濃度は1×1018cm−3〜5×1018cm−3程度である。
FETを直列に接続する領域、すなわちFET1−1とFET1−2、およびFET1−2とFET1−3の接続部CPにおいては、基板1表面に設けられた窒化膜(不図示)上に表面配線金属層30sが延在している。また、第1のFET群F1と第2のFET群F2が隣接する領域では、互いの表面配線金属層30sが窒化膜上で近接する。表面配線金属層30sには、高周波アナログ信号が伝搬するため、その下層の窒化膜が容量成分となり、高周波信号が窒化膜を通過して半絶縁基板1に達してしまう。
さらに半絶縁基板1が誘電体として働き、半絶縁基板1中で漏れた高周波信号による電荷の充放電が発生し、隣り合う表面配線金属層30sとの間で高周波信号が漏れる。また半絶縁基板1中の第1のFET群F1側の伝導領域(例えば動作領域100)および第2のFET群F2側の伝導領域(例えば動作領域100)の間の領域において、同様に高周波信号による電荷の充放電が発生し、隣り合う伝導領域との間で高周波信号の漏れが発生する。しかし、図の如く浮遊伝導領域170を間に配置することにより、半絶縁基板1が連続した一様な誘電体として働かなくなり、半絶縁基板1中に高周波信号が漏れた場合であっても、隣り合う表面配線金属層30s間および伝導領域間において電荷の充放電による高周波信号の漏れが発生することを阻止できる。
FET1−1、FET1―2、FET1−3のゲート配線21は、動作領域100外で抵抗VR1(抵抗VR1−1、VR1−2、VR1−3)とそれぞれ接続する。抵抗VR1は、基板1の第1主面S1から第2主面S2まで達して設けられた他の伝導領域であり、具体的には10KΩ程度の抵抗値を有するn型不純物領域である。抵抗VR1(以下縦型抵抗VR1)は、第2主面S2上で配線され第1制御端子パッドC1(不図示)に接続する。すなわち、縦型抵抗VR1は各FETのゲート配線21と第1制御端子パッドC1を接続する導電手段であり、第1制御抵抗CR1(不図示)の一部を構成する抵抗である。
第2FET群F2のゲート配線21も同様に、縦型抵抗VR2(抵抗VR2−1、VR2−2、VR2−3)に接続し、第3のFET群F3のゲート配線21も、縦型抵抗VR3(抵抗VR3−1、VR3−2、VR3−3)に接続する。
図4は、図3のa−a線断面図である。
ノンドープのGaAs基板1にp−型領域13およびn型のチャネル層12を設け、その両側にソース領域18およびドレイン領域19を形成する高濃度のn+型の不純物領域が設けられる。チャネル層12にはゲート電極27がショットキー接合する。ゲート電極27の周囲はパッシベーション膜となる窒化膜60sにより被覆される。またソース領域18およびドレイン領域19には、表面オーミック金属層10sで形成されるソース電極15およびドレイン電極16が設けられる。更にこの上に窒化膜60saが設けられ、窒化膜60saの開口部を介して表面配線金属層30sで形成されるソース電極35およびドレイン電極36が、1層目のソース電極15およびドレイン電極16とコンタクトする。尚、FET1−1、FET1−2、FET1−3の接続点CPを構成する表面配線金属層30sは、窒化膜60sa上に延在する。また、隣り合うFET群(例えば第1のFET群F1と第2のFET群F2)の表面配線金属層30sは窒化膜60sa上で近接して配置される(図2、図3、図6参照)。基板1表面は、ジャケットコート膜となる窒化膜60sbで被覆される。
図5は、第2主面S2の平面図である。
第2主面S2には、全ての電極パッド、すなわち外部端子電極パッド31と検査用電極パッド32が配置される。例えばチップの周辺部に、共通入力端子パッドI、第1制御端子パッドC1、第2制御端子パッドC2、第3制御端子パッドC3、第1出力端子パッドO1、第2出力端子パッドO2、第3出力端子パッドO3の7つの外部端子電極パッド31が配置される。そしてそれらの内側に、6つの検査用電極パッドCK1−1、CK1−2、CK2−1、CK2−2、CK1−3、CK2−3が配置される。各電極パッドは、表面配線金属層30sと同じ構成の裏面配線金属層30rにより形成される。
高周波信号が伝搬する共通入力端子パッドIおよび第1〜第3出力端子パッドO1〜O3と、検査用電極パッド32にはバイアホール55がそれぞれ対応して設けられ、バイアホール55側壁の縦型金属層65が共通入力端子パッドIおよび第1〜第3出力端子パッドO1〜O3、検査用電極パッド32と電気的に接続する。ここではバイアホール55を電極パッドに重畳して設け、バイアホール55側壁の縦型金属層65を直接電極パッドに接続する例を示すが、第2主面S2に電極パッドに接続する配線を設け、配線とバイアホール55を重畳させて、バイアホール55側壁の縦型金属層65と接続してもよい。また1つの配線(または電極パッド)と複数のバイアホール55を重畳させて、各バイアホール55側壁に設けた縦型金属層65を1つの配線(または電極パッド)にそれぞれ接続しても良い。
また基板1を貫通する縦型n+型領域155が、それぞれの縦型金属層65に添って、配置される。縦型n+型領域155を設けることにより、縦型金属層65から基板1内部に伸びる空乏層を阻止できるため、異なる高周波信号が伝搬し、隣り合う縦型金属層65間で漏れる高周波信号を防止できる。
更に、DC電位(高周波GND電位)が印加される第1〜第3制御端子パッドC1〜C3に対応して縦型抵抗VR1、VR2、VR3が設けられる。縦型抵抗VR1、VR2、VR3は第1主面S1から第2主面S2まで達し、第1〜第3制御端子パッドC1〜C3と接続する。例えば第1のFET群F1においては、縦型抵抗VR1−1が第1制御端子パッドC1と直接接続し、縦型抵抗VR1−2、VR1−3は裏面配線Wを介して第1制御端子パッドC1に接続する。裏面配線Wは、各電極パッドを構成する裏面配線金属層30rにより形成される。
すべての外部端子電極パッド31には、破線の如くバンプ電極112が設けられる。バンプ電極112は例えば半田ボールであり、スイッチ回路装置の外部端子となる。バンプ電極112の直径は例えば300μmであり、外部端子電極パッド31はバンプ電極112の接続に十分な面積(例えば320μm×320μm)を有する。
一方、検査用電極パッド32には、バンプ電極112が設けられない。検査用電極パッド32は直流検査を行うための電極パッドであり、プローブが接触可能な面積を確保すれば十分である。つまり検査用電極パッド32にはユーザが使用する端子が接続することはない。検査用電極パッド32の面積は、外部端子電極パッド31の面積より十分小さく、例えば30μm×30μmである。
更に、各電極パッドがコンタクトする基板1の第2主面S2の表面には、例えばn+型の不純物領域である、裏面n+型領域130rが設けられる。これらは、各電極パッドよりはみ出して、これらの周辺に設けられる。
裏面n+型領域130rの不純物濃度は、1×1017cm−3〜50×1017cm−3であり、各電極パッドを介して基板1に広がる空乏層を抑制し、アイソレーションを向上できる。
図6を参照して、更に説明する。図6は、図2、図3、図5のb−b線断面図であり、第1のFET群F1についての説明するが、第2のFET群F2、第3のFET群F3についても同様である。
全ての電極パッドは第1主面(表面)S1に対向する第2主面(裏面)S2に設けられ、各FETの電極と導電手段を介して接続される。導電手段は、少なくとも側壁が金属層65で被覆されたバイアホール55、または縦型抵抗VRである。
第1出力端子パッドO1と検査用電極パッドCK1−1、CK1−2においては、これらに対応するバイアホール55が基板1の第1主面S1から第2主面S2に達し、基板1を貫通して設けられる。バイアホール55は、ここでは対応する電極パッドと重畳して設けられる。表面配線金属層30sは、第1のFET群F1において2層目のソース電極35およびドレイン電極36を構成する金属層であり、各電極パッドを構成する裏面配線金属層30rは、表面配線金属層30sと同じ構成の金属層である。
そしてバイアホール55の側壁は縦型金属層65で被覆される。ここではバイアホール55内に縦型金属層65が充填される場合を示すが、少なくともバイアホール55の側壁が被覆されていればよい。これにより、例えば、FET1−3のドレイン電極36と、第1出力端子パッドO1とが縦型金属層65により電気的に接続される。また外部端子とは接続しないFET1−1のドレイン電極36とFET1−2のソース電極35が接続点CPにおいて検査用電極パッドCK1−1と接続し、外部端子とは接続しないFET1−2のドレイン電極36とFET1−3のソース電極35が接続点CPにおいて検査用電極パッドCK1−2と接続する(図3参照)。
尚、縦型金属層65と、表面配線金属層30sおよび裏面配線金属層30rとは、それぞれ基板とのオーミック性を向上させるための表面オーミック金属層10sおよび裏面オーミック金属層10rを介してコンタクトする。表面オーミック金属層10sは、各FETの1層目のソース電極15およびドレイン電極16を構成する金属層である。また裏面オーミック金属層10rは、表面オーミック金属層10sと同じ構成の金属層である。表面オーミック金属層10sおよび裏面オーミック金属層10rは、バイアホール55より大きければよい。
表面配線金属層30sは、パッシベーション膜となる窒化膜60saに設けた開口部を介して表面オーミック金属層10sとコンタクトする。表面配線金属層30s上はジャケットコート膜となる窒化膜60sbで被覆される。
裏面配線金属層30rも同様に、パッシベーション膜となる窒化膜60raに設けた開口部を介して裏面オーミック金属層10rとコンタクトする。裏面配線金属層30r上はジャケットコート膜となる窒化膜60rbで被覆される。
但し、縦型金属層65と、表面配線金属層30sおよび裏面配線金属層30rとは、それぞれ必ずしも表面オーミック金属層10sおよび裏面オーミック金属層10rを介してコンタクトさせる必要は無く、それぞれ直接コンタクトさせても良い。
そして、共通入力端子パッドI、第1出力端子パッドO1、第2出力端子パッドO2、第3出力端子パッドO3、第1制御端子パッドC1、第2制御端子パッドC2、第3制御端子パッドC3は、それぞれにバンプ電極112を設けることにより、スイッチ回路装置の共通入力端子IN、第1出力端子OUT1、第2出力端子OUT2、第3出力端子OUT3、第1制御端子Ctl1、第2制御端子Ctl2、第3制御端子Ctl3と接続する。また、検査用電極パッドCK1−1、CK1−2、CK2−1、CK2−2、CK3−1、CK3−2は、各FETにおいて、外部端子電極パッド31とは直接的には接続しないソース電極35またはドレイン電極36と接続する。
また、第1出力端子パッドO1と検査用電極パッドCK1−2の如く、異なる高周波信号が伝搬する縦型金属層65が隣り合って配置された場合、それらの間に縦型n+型領域155を配置する。以下、これについて説明する。
共通入力端子パッドI−第1出力端子パッドO1(第2出力端子パッドO2、第3出力端子パッドO3も同様)間には高周波アナログ信号が伝搬する。また、例えば第1出力端子パッドO1に接続する縦型金属層65は、バイアホール55内の基板1とショットキー接合を形成する。
図6において、第1出力端子パッドO1は伝搬する高周波信号によりその電位が時々刻々変化し、すなわち第1出力端子パッドO1に接続する縦型金属層65aの電位も時々刻々変化する。また同じ金属配線上であっても高周波信号がある距離を伝搬する前と伝搬した後で、位置が異なれば位相が異なるため、電位も異なる。更に、検査用電極パッドCK1−2は外部端子には接続しないが、その縦型金属層65bはFETのソース電極35またはドレイン電極36に接続している。すなわち、縦型金属層65bも伝搬する高周波信号によりその電位が時々刻々に変化する。
このように、異なる高周波信号が伝搬する縦型金属層65a、65bが隣り合って配置された場合、その離間距離が短いと、例えば縦型金属層65aによるショットキー接合から基板1に広がった空乏層が隣り合う縦型金属層65bに達し、これらの間で高周波信号が漏れる。空乏層は縦型金属層65aと65bのどちらか電位の低い方から高い方に向かって広がる。従って縦型金属層65bの方が低い電位の場合は、縦型金属層65bによるショットキー電極から縦型金属層65aに向かって空乏層が広がる。
そこで本実施形態では、電極パッドにそれぞれ接続し、異なる高周波信号がそれぞれ伝搬する縦型金属層65a、65bが隣り合って配置された場合、これらの間に縦型n+型領域155を配置する。
縦型n+型領域155の不純物濃度は、1×1017cm−3〜50×1017cm−3であり、イオン注入などにより形成したn+型不純物領域である。従って、不純物がドープされていない基板1と異なり、縦型n+型領域155内では空乏層がほとんど広がることはない。
尚、基板1は、基板の比抵抗は1×107Ω・cm以上、1×109Ω・cm以下の半絶縁性基板である。これに対し、ガラス、セラミック、ゴム、酸化膜および窒化膜のような絶縁物の比抵抗は1×1010Ω・cm以上である。つまり半絶縁性基板1は半導体であり、絶縁物とは本質的に異なる。
つまり、縦型金属層65a、65bから基板1に水平方向に空乏層が広がる場合であっても、縦型n+型領域155により隣り合う縦型金属層65に空乏層が達することを防止できる。従って、隣接する縦型金属層65a、65b間で漏れる高周波信号を防止でき、スイッチ回路装置のアイソレーションを向上できる。
尚、縦型n+型領域155は、縦型金属層65と離間させて、隣り合う縦型金属層65間に配置することによりアイソレーションの向上を図ることもできる。しかし、この場合、縦型n+型領域155を設けることによってパターン上の制約が発生する場合もある。
そこで、本実施形態では、それぞれの縦型金属層65の外側にそれらに添ってコンタクトする縦型n+型領域155を設けた。これにより、隣り合う縦型金属層65間には常に縦型n+型領域155が配置されることになり、何れの方向に広がる空乏層であってもその広がり抑制できる。つまり、縦型n+型領域155を設けることによるパターン上の制約がなく、パターンが密集する場合などに好適である。
また、隣接する他の縦型金属層65との間に、縦型金属層65にコンタクトする縦型n+型領域155と、離間した縦型n+型領域155を併設してもよい。これにより高周波信号の漏れを防止する効果が増し、より大きなパワーの高周波信号の漏れを防止できる。
また、表面オーミック金属層10s、ゲート金属層20、表面配線金属層30s、裏面オーミック金属層10r、裏面配線金属層30rがコンタクトする基板1の第1主面S1および第2主面S2の表面には、表面n+型領域130sおよび裏面n+型領域130rが設けられる。これらは、各金属層よりはみ出して、各金属層の周辺に設けられる。これにより各金属層と基板1との間に形成されるショットキー接合から基板1に広がる空乏層を抑制する。すなわち、近接して配置される伝導領域(金属層や不純物領域)との間において高周波信号が漏れることを防止し、アイソレーションを向上できる。
すなわち、表面n+型領域130sおよび裏面n+型領域130rのいずれも、各電極パッドまたは各配線と、基板1表面とのコンタクト面積より大きいパターンで配置するとよい。
尚、表面n+型領域130sおよび裏面n+型領域130rは、これらとコンタクトする金属層(表面オーミック金属層10s、裏面オーミック金属層10r、表面配線金属層30s、裏面配線金属層30r、またはゲート配線21)の下方全面に配置される場合を示したが、これに限らず当該金属層と直流電流が流れる状態で接続(以下直流的に接続)すればよい。すなわち、これらの金属層の下方周辺部で金属層よりはみ出して設けられてもよく、また金属層から5μm以下程度離間して金属層の周辺に設けられてもよい。
次に、縦型抵抗VRについて図6の縦型抵抗VR1−1を参照して説明する。
FET1−1のゲート電極27を束ねたゲート配線21は、動作領域100外で、表面配線金属層30sおよび表面オーミック金属層10sを介して、縦型抵抗VR1−1と接続する。表面配線金属層30sは、窒化膜60saに設けた開口部を介して表面オーミック金属層10sおよびゲート配線21とコンタクトする。表面配線金属層30s上は窒化膜60sbで被覆される。
縦型抵抗VR1−1は第1主面S1から第2主面S2に達して設けられ、第2主面S2の表面において裏面オーミック金属層10rを介して裏面配線金属層30rに接続する。裏面配線金属層30rは、窒化膜60raに設けた開口部を介して、裏面オーミック金属層10rとコンタクトし、裏面配線金属層30rの表面は窒化膜60rbで被覆される。裏面配線金属層30rは、第1制御端子パッドC1の一部である。
縦型抵抗VR1−2、VR1−3も縦型抵抗VR1−1とほぼ同様の構成であるが、裏面配線金属層30rは、裏面配線Wの一部であり、これを介して第1制御端子パッドC1に接続する。第1制御端子パッドC1には、第1制御端子Ctl1となるバンプ電極112が接続する。縦型抵抗VR1は、第1主面S1または第2主面S2の表面において数μm2程度の面積を有し、抵抗値は10KΩ程度である。縦型抵抗VR1と裏面配線Wは、第1制御抵抗CR1の一部を構成する(図2、図3、図5参照)。
第1主面S1および第2主面S2の表面には、縦型n+型領域155と同様の理由から表面n+型領域130sおよび裏面n+型領域130rが設けられ、アイソレーション向上を図っている。表面n+型領域130sは、表面オーミック金属層10sおよびゲート配線21の下方に連続してこれらよりはみ出して設けられる。また、裏面n+型領域130rは、裏面オーミック金属層10rよりはみ出して設けられる。
スイッチ回路装置の制御抵抗は、5KΩ以上の高い抵抗値が必要である。従って、従来の構造では、例えば図14の如く、所定の抵抗値を得るために制御抵抗をチップ表面で引き回す必要があり、チップの小型化を阻んでいる。
しかし、本実施形態によれば、基板1の垂直方向の厚みを利用して縦型抵抗VR1を形成できる。これによってチップ表面での第1制御抵抗CR1の占有面積を小さくできるので、チップの小型化が実現する。
また、縦型抵抗VR1と他の伝導領域(例えば縦型n+型領域155)は同じ構造であり、同一工程にて形成できるので、縦型抵抗VR1を形成するための新たな工数を追加することなく実施できる。
尚、説明は省略するが、縦型抵抗VR2、VR3は縦型抵抗VR1と同様の構成である。
図6において縦型抵抗VR1−1と、隣り合う縦型金属層65(ここでは例えば検査用電極パッドCK1−1に接続する縦型金属層65)の間にも縦型n+型領域155を設けると良い。
縦型抵抗VR1−1(他の縦型抵抗も同様)は不純物の拡散領域であり、半絶縁性の基板1との間に接合は形成されない。空乏層は接合に逆バイアスが印加されたとき接合部から発生し、接合部に印加された逆バイアス電圧が大きいほど広がる距離が大きくなる。従って、縦型抵抗VR1−1側面から空乏層は発生しない。
一方、検査用端子パッドCK1−1は、既述の如く高周波信号が伝搬するFET1−1とFET1−2の接合部に接続する。従って検査用端子パッドCK1−1に接続する縦型金属層65と基板1とのショットキー接合からは空乏層が広がる。ここで、前述の如く縦型金属層65を伝搬する高周波信号の電位と、第1制御端子パッドC1に印加される電位は時々刻々変化する。そして、検査用電極パッドCK1−1に接続する縦型金属層65を伝搬する高周波信号の電位が、第1制御端子パッドC1の電位より低い場合のみ、縦型金属層65から基板1に空乏層が広がる。
例えば、第1制御端子パッドC1の制御信号が3V/0Vで変化する場合、検査用電極パッドCK1−1のDCバイアス電位は2.4V程度である。そして検査用電極パッドCK1−1には高周波信号が伝搬するため、その高周波信号レベルに応じて、検査用電極パッドCK1−1の実際の電位は2.4Vを中心に変化する。例えば第1制御端子パッドC1が3Vの場合、当然であるが検査用電極パッドCK1−1の方が第1制御端子パッドC1より電位が低い時間帯が発生する。そしてこの時間帯において、検査用電極パッドCK1−1に接続する縦型金属層65からの空乏層が第1制御端子パッドC1(又はそれに接続する縦型抵抗VR1−1)に達する場合がある。この場合、検査用電極パッドCK1−1に伝搬する高周波信号が高周波信号としてGND電位(以下高周波GND電位)である第1制御端子パッドC1に漏れてインサーションロスが増大する。
このような場合に、高周波信号が伝搬する縦型金属層65と高周波GND電位(またはDC電位)の縦型抵抗VRとの間に、縦型n+型領域155を配置する。これにより縦型金属層65からの空乏層の広がりを抑制できるので、近接する縦型抵抗VR(伝導領域)に漏れる高周波信号を防止できる。縦型n+型領域155は、図6では縦型金属層65に接して設けられているが、縦型金属層65から離間して縦型抵抗VR1−1と縦型金属層65の間に配置されても良い。
尚、例えば第1制御抵抗CR1と第2制御抵抗CR2にそれぞれ接続する2つの縦型金属層65があり、これらが隣り合う場合には、これらの間に縦型n+型領域155を設ける必要はない。例えば、両者の電位が異なる場合、空乏層は電位の低い方から高い方に広がり、電位が高い側の縦型金属層に到達する場合がある。そしてこのとき数nA程度のリーク電流が流れる。しかしこの程度のリーク電流が、例えば第1制御端子Ctl1−第2制御端子Ctl2間で流れても、スイッチ回路装置のスイッチングには何ら影響を及ぼすことはない。また、制御端子などのDC端子には高周波が伝搬していないため、制御端子から高周波信号が漏れてインサーションロスやアイソレーションという高周波特性を劣化させることもない。従って、隣り合う縦型金属層65が共にDC電位の場合には、これらの間に縦型n+型領域155を設ける必要はない。
図7、図8は、バイアホール55および縦型金属層65を示す図である。
図7(A)は、図6と同様でありバイアホール55内に縦型金属層65を充填した場合である。表面n+型領域130sおよび裏面n+型領域130rは、それぞれ表面配線金属層30sおよび裏面配線金属層30rと直流的に接続し、これらの金属層よりはみ出して設けられる。尚、例えば図2に示す第1〜第3出力端子パッドO1〜O3のように表面配線金属層30sが表面オーミック金属層10sを介して表面n+型領域130sと接続する場合も直流的な接続である。
縦型n+型領域155は、バイアホール55側壁の基板1に不純物を注入および拡散するなどし、第1主面S1から第2主面S2に達して設けられる。そして表面n+型領域130sおよび裏面n+型領域130rと連続する。このような場合、縦型n+型領域155の厚みdは数千Å程度でよい。
縦型n+型領域155を縦型金属層65とコンタクトさせることにより、縦型金属層65から何れの方向に広がる空乏層であっても縦型n+型領域155によってその広がりを抑制できる。
図7(B)は、縦型n+型領域155を縦型金属層65と離間して、隣り合う縦型金属層65間に配置した場合である。縦型n+型領域155は、異なる高周波信号が伝搬する縦型金属層65間に配置すればよく、図7(A)の如く縦型金属層65とコンタクトしなくても良い。
また、図7(C)の如く縦型金属層65は、バイアホール55に充填はされず側壁のみを被覆して設けられてもよい。
図8は、バイアホール55の形状が図7と異なるものである。図7の場合、バイアホール55は異方性エッチングにより形成したトレンチ型であるが、図8はすり鉢状にエッチングした形状である。この場合も、縦型金属層65をバイアホール55内に充填しても良いし(図8(A))、バイアホール55の側壁のみを被覆するように設けても良い(図8(B))。
尚、図7(B)の如く、縦型n+型領域155を縦型金属層65とは離間して隣り合う縦型金属層65間に配置してもよい。
また、隣り合う2つの縦型金属層65(およびバイアホール55)は共に同じ形状である必要はなく、さらに一方が縦型抵抗VRであってもよい。
図9および図10は、第2の実施形態を示す。第2の実施形態はHEMT(High Electron Mobility Transistor:高電子移動度トランジスタ)をスイッチング素子としたスイッチ回路装置の場合である。平面図は第1実施形態と同様である。図9が、動作領域100の断面図(図3のa−a線断面に相当)、図10が、バイアホール55および縦型金属層65、縦型抵抗の断面図(図2のb−b線断面に相当)である。尚、第1実施形態と同様の構成については説明を省略する。
図9の如く、基板1は、半絶縁性GaAs基板131上にノンドープのバッファ層132を積層し、バッファ層132上に、電子供給層となるn+型AlGaAs層133、チャネル(電子走行)層となるノンドープInGaAs層135、電子供給層となるn+型AlGaAs層133を順次積層したものである。電子供給層133とチャネル層135間には、スペーサ層134が配置される。
バッファ層132は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。上側の電子供給層133上には、例えばノンドープAlGaAs層141を積層し、所定の耐圧とピンチオフ電圧を確保している。その上に化学的に安定な安定層(n+型あるいはノンドープのInGaP層)140を配置し、更にキャップ層となるn+型GaAs層137を最上層に積層している。キャップ層137には高濃度の不純物が添加されており、その不純物濃度は、1×1018cm−3〜5×1018cm−3程度である。
電子供給層133、ノンドープAlGaAs層141、スペーサ層134は、チャネル層135よりバンドギャップが大きい材料が用いられる。また電子供給層133には、n型不純物(例えばSi)が2×1018cm−3〜4×1018cm−3程度に添加されている。
そして、このような構造により、電子供給層133であるn+型AlGaAs層のドナー不純物から発生した電子が、チャネル層135側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層135を走行するが、チャネル層135にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
HEMTの動作領域100は、バッファ層132に達する絶縁化領域50によって一点鎖線の如く他の領域と分離される。絶縁化領域50は、電気的に完全な絶縁ではなく、不純物(ボロン、水素または酸素)をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域50にもエピタキシャル層として不純物は存在しているが、絶縁化のための例えばB+イオン注入により不活性化されている。絶縁化領域50の比抵抗は1×107Ω・cm以上、1×109Ω・cm以下である。一方ガラス、セラミック、ゴム、酸化膜および窒化膜のような絶縁物の比抵抗は1×1010Ω・cm以上である。絶縁化領域50は半導体であり、絶縁物とは本質的に異なる。
動作領域100の、高濃度不純物が添加されたキャップ層137を部分的に除去することにより、ソース領域137sおよびドレイン領域137dを設ける。ソース領域137sおよびドレイン領域137dには表面オーミック金属層10sで形成されるソース電極15、ドレイン電極16が接続し、その上層には表面配線金属層30sによりソース電極35、ドレイン電極36が形成される。
また、第1主面S1の動作領域100において、ゲート電極27が配置される部分のキャップ層137および安定層140をエッチングにより除去して、ノンドープAlGaAs層141を露出し、ゲート金属層20をショットキー接続させてゲート電極27を形成する。尚ゲート電極27はPt/Poを蒸着して形成される。蒸着後、熱処理により最下層金属(Pt)の一部はノンドープAlGaAs層41内に埋め込まれる。このため、高耐圧特性を得ることができる。
HEMTのエピタキシャル構造はキャップ層137を含んでいる。キャップ層137の不純物濃度は1×1018cm−3〜5×1018cm−3程度と高濃度であるため、キャップ層137の配置されている領域は機能的には高濃度(n+型)の不純物領域といえる。
図10の如く、各電極パッドは裏面配線金属層30rによって第2主面S2に設けられる。尚、基板1は図9と同様であるので詳細は省略する。また各電極パッドに対応し、第1主面S1から第2主面S2まで、基板1を貫通するバイアホール55が設けられる。バイアホール55の少なくとも側壁は縦型金属層65で被覆され、これにより外部端子電極パッド31(ここでは第1出力端子パッドO1、第1制御端子パッドC1)とスイッチング素子(HEMT)の一部の電極が接続される。また、検査用電極パッド32(ここでは検査用電極パッドCK1−1、CK1−2)と、外部端子電極パッド31とは直接的には非接続のスイッチング素子の他の電極とが接続される。そして、スイッチング素子を構成するFETの全ての電極を、第2主面S2に接続するパッドにより検査することができる。
また縦型金属層65にコンタクトする縦型n+型領域155をイオン注入などにより設ける。縦型n+型領域155は、その深さ方向のうち、バッファ層132および半絶縁性基板131に位置する部分はノンドープのバッファ層132および半絶縁性基板131により隣接する伝導領域(他の縦型n+型領域155、縦型金属層65および縦型抵抗VR)と分離される。またバッファ層132より上のドーピングされた半導体層に位置する部分については所望のパターンで絶縁化領域50を設けることにより、隣接する他の伝導領域と分離する。また、図7(B)の如く縦型n+型領域155は、縦型金属層65と離間しても良い。
HEMTではアイソレーション向上のための表面n+型領域130sも絶縁化領域50で分離され、キャップ層137を含む半導体層により構成される。一方、裏面n+型領域130rは、第2主面S2の表面に不純物をイオン注入して形成する。
尚、第1制御抵抗〜第3制御抵抗CR1〜CR3に接続する縦型金属層65を設ける場合も同様である。
ゲート配線21は、ゲート電極27と同様にノンドープAlGaAs層141上に設けられ、最下層金属(Pt)の一部がノンドープAlGaAs層141内に埋め込まれる。表面オーミック金属層10sはキャップ層137上に設けられ、表面配線金属層30sは、パッシベーション膜となる窒化膜60saに設けた開口部を介してゲート配線21および表面オーミック金属層10sとコンタクトする。それらを覆ってジャケットコート膜となる窒化膜60sbが設けられる。
縦型抵抗VR(ここでは縦型抵抗VR1−1)は、第1主面S1から第2主面S2に達する伝導領域であり、不純物濃度1×1017cm−3〜50×1017cm−3のn型不純物をイオン注入などにより添加したn型不純物領域である。
第1制御抵抗CR1(第2制御抵抗CR2、第3制御抵抗CR3も同様)を構成する縦型抵抗VRは所望の抵抗値を有する断面形状を確保して、他の領域と絶縁化領域50により分離される。
また、表面n+型領域130sおよび裏面n+型領域130rは、これらとコンタクトする金属層(表面オーミック金属層10s、裏面オーミック金属層10r、表面配線金属層30s、裏面配線金属層30r、またはゲート配線21)の下方全面に配置される場合を示したが、これらの金属層の下方周辺部で金属層よりはみ出して設けられてもよい。また金属層から5μm以下程度離間して金属層の周辺に設けられてもよい。
次に、図11を参照し、本実施形態の直流検査の方法を説明する。直流検査は、図2に示すチップの個々のFETについて行う。
図11は第2主面S2を示す。直流検査は、第2主面S2の外部端子電極パッド31および検査用電極パッド32にプローブ118を直接接触させ、所望の直流バイアスを印加し、電流または電圧を計測する。図11は、煩雑さを避けるため第1制御端子パッドC1および検査用電極パッドCK1−1にのみプローブ118が接触している場合を示すが、実際はすべての外部端子電極パッド31および検査用電極パッド32にそれぞれ個々に対応する別のプローブ118が同時に接触している。すなわち同時に計13本のプローブ118が対応する電極パッドに接触している。既述の如く外部端子電極パッド31および検査用電極パッド32は、第1主面S1に設けられたFETの全てのソース電極、ドレイン電極およびゲート電極と接続している。
つまり、多段FETの全てのソース電極およびドレイン電極が接続する電極パッドがチップ裏面に配置され、ゲート電極は制御端子に接続される。従って、バイアスの印加および計測を行う外部端子電極パッド31および検査用電極パッド32を適宜測定プログラムにより選択することで、所望のFETについて3つの電極すべてを使用した(すべての項目の)直流検査を行ことができる。
これにより本実施形態では、従来プロービングが不可能であったFET1−1のドレイン電極とFET1−2のソース電極、FET1−2のドレイン電極とFET1−3のソース電極、FET2−1のドレイン電極とFET2−2のソース電極、FET2−2のドレイン電極とFET2−3のソース電極、FET3−1のドレイン電極とFET3−2のソース電極、FET3−2のドレイン電極とFET3−3のソース電極にプローブ118を接触させることができる。従って、スイッチング回路を構成する全てのFETの直流検査が可能となる。
この直流検査によりすべてのFETのON抵抗を測定することで、ユーザにスイッチ回路装置のインサーションロスを保証できる。また、FETのリーク電流(Igss)を測定することによりスイッチ回路装置のアイソレーションを保証できる。更に、FETのIDSSとピンチオフ電圧を測定することで、ユーザにスイッチ回路装置の出力電力を保証できる。
図12の断面図を参照し、本実施形態の半導体チップの実装例を説明する。
本実施形態の半導体チップ100はフリップチップで実装される。すなわち、第2主面S2に設けられた裏面金属層30rによる外部端子電極パッド31に、外部端子となるバンプ電極112を形成する。バンプ電極112は例えば半田などにより設けられ、バンプ電極112をユーザのセットの実装基板110に設けられた導電パターン120と固着する。
外部端子電極パッド31は、ユーザ側で使用されるものであり、はんだ付けの接続抵抗を十分小さくし、所定の接続強度を確保するため、最低320μm×320μm程度の面積が必要である。一方検査用端子パッド32は、ユーザ側で使用することはなく、外部端子電極パッド31と比較して十分小さくできる。具体的には、出荷前の直流検査に使用するためだけであり、直流検査用のプローブ118が接触できれば良いので、30μm×30μm程度の面積があれば十分である。
従って、検査用電極パッド32は外部端子電極パッド31間の隙間に配置でき、従来のチップサイズを維持できる。また、外部端子電極パッドとおよび検査用電極パッドを直接プロービングして直流検査を行うため、検査用電極パッド32を検査用端子として外部に導出する必要はない。
すなわち、検査用電極パッド32はバンプ電極112が設けられないため、図12の如くユーザのセットの実装基板110とはコンタクトせず、実装基板110表面より少なくとも数十μm以上大きく離間させることができる。従って、各FETのソース電極およびドレイン電極に接続することにより検査用電極パッド32に高周波信号が伝搬する場合であっても、ユーザの実装基板110上の隣接する配線などの導電パターン120に高周波信号が漏れることはない。
また一般的なフリップチップはチップの第1主面S1上に設けた電極パッドに半田バンプなどを設け、ユーザのセットの実装基板110に実装する。しかしチップの第1主面上には高周波信号が伝搬するFETなどの素子が一面に集積化されており、これらの素子と、ユーザのセットの実装基板110が向かい合わせになっている。そのためこれらの素子とセットの実装基板110との間において複雑な高周波信号の干渉が発生し、高周波特性を劣化させていた。
しかし本願の構造では、セットの実装基板110と向かい合うのはチップの第2主面S2である。そして第2主面は図5の如く、端子として使用する外部端子電極パッド31以外に、高周波信号が伝搬するのは、30μm×30μm程度の面積の小さい検査用電極パッド32が6個あるだけである。つまり、従来のフリップチップで発生していた、チップと実装基板との間における高周波信号の干渉はなく、高周波特性の劣化も無い。
以上、SP3Tスイッチ回路装置を例に説明したが、スイッチ回路装置の構成は上記の例に限らず、SPDT、SP4T、SP7T、DPDT、DP4T、DP7Tのように入力ポートおよび出力ポートの数が異なるスイッチ回路装置であってもよく、またロジック回路を備えていても良い。さらにオフ側出力端子に、高周波信号の漏れを防止するシャントFETを接続しても良い。
1 基板
10s 表面オーミック金属層
10r 裏面オーミック金属層
12 チャネル層
15、35 ソース電極
16、36 ドレイン電極
27 ゲート電極
18、137s ソース領域
19、137d ドレイン領域
20 ゲート金属層
21 ゲート配線
30s 表面配線金属層
30r 裏面配線金属層
31 外部端子電極パッド
32 検査用電極パッド
55 バイアホール
65 縦型金属層
112 バンプ電極
118 プローブ
130s 表面n+型領域
130r 裏面n+型領域
170 浮遊伝導領域
131 GaAs基板
132 バッファ層
133 電子供給層
134 スペーサ層
135 チャネル層
137 キャップ層
140 安定層
141 ノンドープ層
155 縦型n+型領域
50 絶縁化領域
60sa、60sb、60ra、60rb、60s、60r 窒化膜
100 動作領域
VR1、VR2、VR3、VR 縦型抵抗
IN 共通入力端子
Ctl1 第1制御端子
Ctl2 第2制御端子
Ctl3 第3制御端子
OUT1 第1出力端子
OUT2 第2出力端子
OUT3 第2出力端子
I 共通入力端子パッド
C1 第1制御端子パッド
C2 第2御端子パッド
C3 第3御端子パッド
O1 第1出力端子パッド
O2 第2出力端子パッド
O3 第3出力端子パッド
CR 制御抵抗
CR1 第1制御抵抗
CR2 第2制御抵抗
CR3 第3制御抵抗
F1 第1スイッチング素子
F2 第2スイッチング素子
F3 第3スイッチング素子
W 裏面配線
10s 表面オーミック金属層
10r 裏面オーミック金属層
12 チャネル層
15、35 ソース電極
16、36 ドレイン電極
27 ゲート電極
18、137s ソース領域
19、137d ドレイン領域
20 ゲート金属層
21 ゲート配線
30s 表面配線金属層
30r 裏面配線金属層
31 外部端子電極パッド
32 検査用電極パッド
55 バイアホール
65 縦型金属層
112 バンプ電極
118 プローブ
130s 表面n+型領域
130r 裏面n+型領域
170 浮遊伝導領域
131 GaAs基板
132 バッファ層
133 電子供給層
134 スペーサ層
135 チャネル層
137 キャップ層
140 安定層
141 ノンドープ層
155 縦型n+型領域
50 絶縁化領域
60sa、60sb、60ra、60rb、60s、60r 窒化膜
100 動作領域
VR1、VR2、VR3、VR 縦型抵抗
IN 共通入力端子
Ctl1 第1制御端子
Ctl2 第2制御端子
Ctl3 第3制御端子
OUT1 第1出力端子
OUT2 第2出力端子
OUT3 第2出力端子
I 共通入力端子パッド
C1 第1制御端子パッド
C2 第2御端子パッド
C3 第3御端子パッド
O1 第1出力端子パッド
O2 第2出力端子パッド
O3 第3出力端子パッド
CR 制御抵抗
CR1 第1制御抵抗
CR2 第2制御抵抗
CR3 第3制御抵抗
F1 第1スイッチング素子
F2 第2スイッチング素子
F3 第3スイッチング素子
W 裏面配線
Claims (10)
- 化合物半導体基板と、
前記基板の第1主面に設けられ複数のFETを直列に接続したFET群により構成されたスイッチング素子と、
前記基板の第2主面に設けられ、前記FETの一部の電極と前記スイッチング素子の外部端子とに接続する第1電極パッドと、
前記基板の第2主面に設けられ前記FETの他の電極と接続する第2電極パッドと、
前記基板の第1主面から第2主面に達して設けられ、前記FETと、前記第1電極パッドおよび前記第2電極パッドとをそれぞれ接続する導電手段と、
を具備することを特徴とする化合物半導体スイッチ回路装置。 - 前記第2電極パッドは前記外部端子に非接続であることを特徴とする請求項1に記載の化合物半導体スイッチ回路装置。
- 前記外部端子はバンプ電極であり、該バンプ電極は前記第2主面に設けられることを特徴とする請求項1に記載の化合物半導体スイッチ回路装置。
- 化合物半導体基板と、
前記基板の第1主面に設けられ、ソース電極、ドレイン電極およびゲート電極を有する複数のFETを直列に接続したFET群により構成されたスイッチング素子と、
前記基板の第2主面に設けられた前記スイッチング素子の共通入力端子、出力端子および制御端子と、
前記基板の第2主面に設けられ、前記FETの一部の電極と前記共通入力端子、出力端子および制御端子とにそれぞれ接続する第1電極パッドと、
前記基板の第2主面に設けられ、前記FETの他の電極と接続する第2電極パッドと、
前記基板の第1主面から第2主面に達して設けられ、前記FETと、前記第1電極パッドおよび前記第2電極パッドとをそれぞれ接続する導電手段と、
を具備することを特徴とする化合物半導体スイッチ回路装置。 - 前記共通入力端子、出力端子および制御端子はバンプ電極であることを特徴とする請求項4に記載の化合物半導体スイッチ回路装置。
- 前記第2電極パッドは前記第1電極パッドより小さいことを特徴とする請求項1または請求項4に記載の化合物半導体スイッチ回路装置。
- 前記第2電極パッドは検査用電極パッドであることを特徴とする請求項1または請求項4に記載の化合物半導体スイッチ回路装置。
- 少なくとも2つの前記導電手段は、前記基板を貫通し、前記第1電極パッドおよび第2電極パッドに対応して設けられたバイアホールと、該バイアホールの少なくとも側壁に設けられた金属層により構成されることを特徴とする請求項1または請求項4に記載の化合物半導体スイッチ回路装置。
- 隣り合う前記金属層の間に設けられ、前記第1主面から前記第2主面に達する伝導領域を有することを特徴とする請求項8に記載の化合物半導体スイッチ回路装置。
- 前記制御端子に接続する前記導電手段は、前記第1主面から前記第2主面に達する伝導領域であることを特徴とする請求項4に記載の化合物半導体スイッチ回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006179788A JP2008010640A (ja) | 2006-06-29 | 2006-06-29 | 化合物半導体スイッチ回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006179788A JP2008010640A (ja) | 2006-06-29 | 2006-06-29 | 化合物半導体スイッチ回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008010640A true JP2008010640A (ja) | 2008-01-17 |
Family
ID=39068587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006179788A Pending JP2008010640A (ja) | 2006-06-29 | 2006-06-29 | 化合物半導体スイッチ回路装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2008010640A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012094798A (ja) * | 2010-10-22 | 2012-05-17 | Jiaotong Univ | 直列接続式の高電子移動度トランジスターデバイス及びその製造方法 |
JP2020180895A (ja) * | 2019-04-26 | 2020-11-05 | 新電元工業株式会社 | 電流検出器及びパワーモジュール |
DE112019007035T5 (de) | 2019-03-18 | 2021-12-02 | Mitsubishi Electric Corporation | Phasenschieber und Verfahren zur Herstellung eines Phasenschiebers |
-
2006
- 2006-06-29 JP JP2006179788A patent/JP2008010640A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE112019007035T5 (de) | 2019-03-18 | 2021-12-02 | Mitsubishi Electric Corporation | Phasenschieber und Verfahren zur Herstellung eines Phasenschiebers |
JP2020180895A (ja) * | 2019-04-26 | 2020-11-05 | 新電元工業株式会社 | 電流検出器及びパワーモジュール |
JP7385368B2 (ja) | 2019-04-26 | 2023-11-22 | 新電元工業株式会社 | 電流検出器及びパワーモジュール |
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