KR20000048277A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
볼록 형상의 축적 전극과, 이 축적 전극의 표면을 덮도록 형성된 커패시터 절연막과, 이 커패시터 절연막 상에 형성된 축적 전극을 포함하는 스택형 커패시터 셀에서, 축적 전극의 상단부의 예각 코너에서의 전계 집중을 억제하는 것을 목적으로 한다.
볼록 형상의 축적 전극과, 이 축적 전극의 표면을 덮도록 형성된 커패시터 절연막과, 이 커패시터 절연막 상에 형성된 축적 전극을 포함하는 스택형 커패시터를 구비하는 반도체 장치에서, 상기 축적 전극의 축적 표면과 상기 커패시터 절연막과의 사이에, 상기 커패시터 절연막과 다른 절연체 재료로 구성된 축적 전극 캡막이 형성되어 있다.
Description
본 발명은 볼록 형상의 하부 전극을 덮도록 커패시터 절연막 및 상부 전극이 적층된 구조의 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
근래, 반도체 집적 회로의 고집적화에 동반하여 최소 가공 치수의 미세화와 함께 메모리 셀 면적의 미세화가 진행되어 왔다. 그에 따라 메모리 셀에서의 커패시터 면적은 매우 작게 되어 왔다. 메모리 셀 면적이 작게 되면 커패시터 용량(축적 용량 Cs)도 작아져 버리지만, 커패시터 용량은 센스 감도, 소프트 에러, 회로 노이즈 등의 측면에서 일정치 이상의 값이 필요하다. 이것을 해결하는 방법으로서, 커패시터를 3차원적으로 형성하여 작은 셀 면적으로 커패시터 표면적을 가능한 한 크게하여 커패시터 용량을 얻는 방법과, 커패시터 절연막에 유전율이 높은 절연막(소위 고유전체막)을 이용하는 방법의 2가지 방법이 검토되고 있다.
0.15㎛ 이하의 디자인 룰의 세대(512 Mbit DRAM 세대 상당 이하)가 오면, 복잡한 3차원 형상을 한 축적(SN; Storage Node) 전극의 가공은 미세 가공을 필요로하므로 점점 어려워진다. 그래서, 커패시터 용량을 얻는 방법으로서, 커패시터의 3차원화를 얻는 것과 함께, 커패시터 절연막에 유전율이 높은 절연막을 이용하는 것이 매우 중요해지고 있다.
유전율이 높은 절연막으로서 대표적인 것으로 (Ba, Sr)TiO3(이하 BST막)이 있다. BST막을 이용하는 경우, 축적 전극으로는 BST막의 성막 도중에 산소 분위기를 이용하므로 공정 도중에 산화되더라도 도전성을 나타내는 Ru막(RuO2막은 도전성) 또는 RuO2막/Ru막의 적층막을 이용하는 검토가 행해져 있다(1995년 IDEM Technical Digest, S.Yamamichi등, p.119-p.122).
RuO2막/Ru막의 적층막을 축적 전극으로 한 스택형 DRAM의 커패시터 구조의 구성에 대해서 도 19를 이용하여 설명한다. 우선, p형 Si기판(11)상에 소자 분리 영역(12)을 형성한 후, 트랜지스터의 게이트 산화막(13), 메모리 셀부에서는 워드선이 되는 게이트 전극(14), 게이트 캡층(15), 소스/드레인 확산층(16), 실리콘 질화막(17)을 형성하고, 제1 층간 절연막(191)을 퇴적하여 평탄화한 후, 축적 전극 콘택트와 비트선 콘택트의 영역에 폴리실리콘 플러그(20a, 20b)를 매립 형성하며, 그 후 제2 층간 절연막(192)을 개재하여 비트선(26)을 형성한다. 그후, 또한 제3 층간 절연막(193)을 퇴적한 후, 표면의 평탄화, SN 콘택트 홀의 개구를 행하여, n-형 폴리실리콘 플러그(194)를 매립 형성한다. 그리고, 축적 전극재를 성막한 후, 레지스트막을 이용한 통상의 리소그래피법과 RIE법을 이용하여 전극재의 패터닝을 행하고, 축적 전극(27)을 형성한다. 레지스트막을 제거한 후에 BST막 등의 고유전율체로 이루어지는 커패시터 절연막(29)을 성막하여 플레이트 전극(30)을 더 형성한다.
축적 전극은 전극재에 대해 RIE를 행하여 형성되므로, 축적 전극의 측면은 손상을 받음과 함께, 그 표면 형태는 악화되게 된다. BST는 기초의 축적 전극의 결정 상태를 인계하여 성장하므로, BST막의 결정성의 성장에 영향을 미치고, BST막의 유전율의 저하의 원인이나 BST 결정에 왜곡이 들어와 특히 누설 전류가 큰 BST막이 되며, BST막의 박막화에 대한 제한 요인이 되고 있다.
또한, 축적 전극은 층간 절연막의 표면으로부터 성장하고 있으므로, 주로 종방향으로 기둥 형상(柱狀)의 결정 구조를 갖게 되어, 주요 커패시터를 구성하는 축적 전극의 측면에서는 축적 전극의 결정 방향은 BST막에 대해 주로 90°다른 방향이 된다.
또한, 이와 같은 축적 전극 구조에서는 축적 전극의 상부 코너가 예각이 되어 코너부에서의 전계 집중에 의해 커패시터 절연막의 누설 전류가 증대한다고 하는 문제가 있다.
또한, 도 20에 도시한 바와 같이, Si 기판(11)상에 형성된 볼록 형상의 TEOS막(201)에 연하여 형성된 SrRuO3전극(202; 축적 전극에 상당)의 상부 코너에서, BST막(203)의 결정의 배향성이 크게 변화하고, 결정에 왜곡이 들어가 특히 누설 전류가 큰 커패시터 절연막이 되며, 커패시터 절연막의 박막화를 저해하는 제한 요인이 되고 있다.
상술한 바와 같이, 축적 전극의 표면 형태가 나쁘므로, 커패시터 유전체막의 결정에 왜곡이 들어가 특히 누설 전류가 큰 커패시터 절연막이 되고, 커패시터 절연막의 박막화를 저해하는 제한 요인이 되고 있다는 문제가 있었다.
스택형 커패시터에서는 하부 전극의 코너에서 전계 집중이 발생하여 누설 전류가 증대한다고 하는 문제가 있었다.
또한, 하부 전극의 코너부에서 커패시터 절연막의 배향성이 크게 변화하여 결정에 왜곡이 발생되므로, 커패시터 절연막의 박막화를 저해하고, 커패시터 용량의 증대를 저해하고 있었다.
본 발명의 목적은 누설 전류를 억제하고, 커패시터 절연막의 누설 전류를 저감하며, 커패시터 용량을 증대시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 상기 목적을 달성하기 위해 이하와 같이 구성되어 있다.
(1) 본 발명(청구항 1)의 반도체 장치는 반도체 기판 상에 형성된 볼록 형상의 하부 전극, 상기 하부 전극의 표면을 덮도록 형성된 커패시터 절연막, 및 상기 커패시터 절연막 상에 형성된 상부 전극을 포함하는 커패시터 셀을 구비하는 반도체 장치에서, 상기 하부 전극의 상면의 적어도 단부와 상기 커패시터 절연막과의 사이에 절연 재료로 구성된 적어도 1층의 캡막이 형성되어 있는 것을 특징으로 한다.
본 발명의 바람직한 실시 형태를 이하에 기재한다.
캡막과 커패시터 절연막은 다른 절연 재료로 구성되어 있다.
상기 하부 전극의 측면과 상기 캡막의 측면이 연속적으로 형성되어 있다.
(2) 본 발명(청구항 3)의 반도체 장치는 반도체 기판 상에 형성된 볼록 형상의 하부 전극, 상기 하부 전극의 표면을 덮도록 형성된 커패시터 절연막, 및 상기 커패시터 절연막 상에 형성된 상부 전극을 포함하는 커패시터 셀을 구비하는 반도체 장치에서, 상기 하부 전극을 구성하는 결정은, 서로 인접하는 결정 입자의 입계가 상기 하부 전극의 측면에 대해 수직으로 형성되어 있는 것을 특징으로 한다.
본 발명의 바람직한 실시 형태를 이하에 기재한다.
상기 서로 인접하는 결정 입자의 입계가 상기 전극의 측면에 대해 수직으로 형성되어 있는 결정은 상기 하부 전극 측면을 구성하는 것이다.
상기 하부 전극의 측면의 결정 입자의 입계의 방향과 상기 커패시터 절연막의 결정 입자의 입계의 방향의 적어도 일부가 동일한 것이다. 상기 2개의 발명의 바람직한 실시 형태를 이하에 기재한다.
상기 커패시터 셀의 하부 전극의 측면의 하부 단부는 절연막으로 덮혀 있는 것. 상기 하부 전극의 상부 표면에 형성된 상기 커패시터 절연막의 막 두께는 상기 하부 전극의 측면에 형성된 상기 커패시터 절연막의 막 두께보다 두껍게 형성되어 있는 것.
상기 커패시터 셀의 하부 전극은 DRAM의 메모리 셀의 트랜지스터의 소스/드레인 영역에 전기적으로 접속되고, 상기 커패시터 셀은 DRAM의 메모리 셀을 구성한다.
상기 커패시터 절연막은 (Ba, Sr)TiO3나 SrTiO3로 구성되어 있는 것.
(3) 본 발명(청구항 10)의 반도체 장치의 제조 방법은 반도체 기판 상에, 표면 일부에 플러그 전극이 노출하는 층간 절연막을 형성하는 공정; 상기 층간 절연막 상에, 상기 플러그 전극에 접속하고 절연체로 이루어지는 적어도 1층의 캡막이 형성된 볼록 형상의 하부 전극을 형성하는 공정; 상기 하부 전극의 측면 및 상기 캡막의 표면을 덮는 커패시터 절연막을 형성하는 공정; 및 상기 커패시터 절연막 상에 상부 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
(4) 본 발명(청구항 11)의 반도체 장치의 제조 방법은 반도체 기판 상에, 표면 일부에 플러그 전극이 노출하는 층간 절연막을 형성하는 공정; 상기 층간 절연막 상에 절연막을 형성하는 공정; 상기 절연막에, 상기 플러그 전극이 노출하는 개구부를 형성하는 공정; 상기 개구부에 하부 전극을 매립하여 형성하는 공정; 상기 하부 전극의 표면을 거의 균일하게 제거하여, 측면이 상기 절연막이고 저면이 상기 전극인 오목부를 형성하는 공정; 상기 오목부에 절연체로 이루어지는 적어도 1층의 캡막을 매립하여 형성하는 공정; 상기 절연막을 제거하여, 볼록 형상의 상기 하부 전극 및 캡막의 적층 구조를 노출시키는 공정; 상기 하부 전극 및 캡막의 표면을 덮는 커패시터 절연막을 형성하는 공정; 및 상기 커패시터 절연막 상에 상부 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
(5) 본 발명(청구항 12)의 반도체 장치의 제조 방법은 반도체 기판 상에, 표면 일부에 플러그 전극이 노출하는 층간 절연막을 형성하는 공정; 상기 층간 절연막 상에 하부 전극, 및 절연체로 이루어지는 적어도 1층의 캡막을 순차 적층하는 공정; 상기 플러그 전극을 포함하는 영역의 상기 캡막 상에 선택적으로 마스크 패턴을 형성하는 공정; 상기 마스크 패턴을 마스크로하여 상기 하부 전극 및 캡막을 선택적으로 에칭하여 상기 층간 절연막을 노출시키고, 상기 하부 전극 및 캡막의 적층 구조를 볼록 형상으로 형성하는 공정; 상기 하부 전극 및 캡막의 표면을 덮는 커패시터 절연막을 형성하는 공정; 및 상기 커패시터 절연막 상에 상부 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
(6) 본 발명(청구항 13)의 반도체 장치의 제조 방법은 반도체 기판 상에, 표면 일부에 플러그 전극이 노출하는 홀을 갖는 마스크 층을 형성하는 공정; 상기 마스크 층의 홀 내에 하부 전극을 매립하여 형성하는 공정; 상기 하부 전극의 표면을 덮는 커패시터 절연막을 형성하는 공정; 및 상기 커패시터 절연막 상에 상부 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명은 상기 구성에 따라 이하의 작용/효과를 갖는다.
하부 전극의 상부 표면상에 절연체로 이루어지는 캡막이 형성되어 있으므로, 하부 전극의 상단부에서는 예각인 코너부가 존재하지 않게 되어 전계 집중이 발생하지 않아 누설 전류가 증대하지 않는다.
또한, 하부 전극의 측부에서는 커패시터 절연막의 배향성이 크게 변화하지 않으므로, 캡 절연막의 박막화를 얻을 수 있고 커패시터 용량의 증대를 얻을 수 있다.
하부 전극의 측면에서의 커패시터 유전체막(BST막)의 결정성을 향상시킬 수 있으므로 커패시터 유전체막의 유전율을 안정되게 형성할 수 있고, 그 결과 커패시터 용량을 안정되게 향상시킬 수 있다.
하부 전극의 상부 평면은 커패시터 유전체막의 배향성이 측면에 비해 떨어지지만, 하부 전극 상부의 면적은 측면에 비해 작고, 유전체막을 CVD법을 이용하여 형성하면, 측면에 비해 두꺼운 막으로 성막함으로써 누설 전류의 증가 등을 방지할 수 있으므로, 하부 전극의 상부 평면의 영향을 작게 할 수 있다.
하부 전극의 측면 저면에서 금속막의 결정 배향성이 산란되어 있는 영역은 절연막을 형성하여 커패시터로서 이용하지 않음으로써, 하부 전극 측면의 BST 커패시터 유전체막의 특성(누설 전류, 비유전율 등) 균일성이 향상하여 DRAM 소자로서의 수율을 향상시킨다.
도 1은 제1 실시 형태에 따른 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 도면.
도 2는 도 1에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 3은 도 1에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 4는 도 1에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 5는 도 1에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 6은 도 1에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 7은 도 1에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 8은 제2 실시 형태에 따른 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 단면도.
도 9는 제3 실시 형태에 따른 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 단면도.
도 10은 도 9에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 11은 제4 실시 형태에 따른 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 단면도.
도 12는 제5 실시 형태에 따른 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 도면.
도 13은 도 12에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 14는 도 12에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 15는 제6 실시 형태에 따른 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 도면.
도 16은 제7 실시 형태에 따른 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 도면.
도 17은 제8 실시 형태에 따른 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 도면.
도 18은 도 17에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 도시한 공정 단면도.
도 19는 종래의 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 도면.
도 20은 스택형 DRAM의 메모리 셀의 문제점을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판
12 : 소자 분리 영역
13 : 게이트 산화막
14 : 게이트 전극
15 : 게이트 캡층
16 : 드레인 확산층
17 : 실리콘 질화막
18 : 제1 BPSG막
19 : 컨택트 홀
20 : 폴리실리콘 컨택트
21 : 제2 BPSG막
22 : TEOS 산화막
23 : W 플러그
24 : 베리어 메탈
25 : bl 컨택트 플러그
26 : 비트선
27 : 축적 전극
28 : 시리콘 질화막
29 : BST막
30 : 플레이트 전극
31 : PL 캡막
32 : 층간 절연막
41 : 소자 영역
42 : 레지스트막
43 : 마스크층
44 : 레지스트막
45 : 홀
121 : SN 캡막
본 발명의 실시 형태를 도면을 참조하여 설명한다.
[제1 실시 형태]
도 1은 본 발명의 제1 실시 형태에 따른 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 도면이다. 또한 도 1의 (a)는 DRAM의 평면도이고, 도 1의 (b)는 A-A'선에 따른 단면도이다.
도 1에 도시된 바와 같이, 예를 들면 p형 Si 기판(11)의 표면에, 홈에 절연막이 매립 형성된 소자 분리 영역(12)이 설치되어 있다. 소자 분리 영역(12)상 또는 Si 기판(11)상의 게이트 산화막(13)을 개재하여 폴리실리콘막(14a) 및 WSi2막(14b)이 적층된 게이트 전극(워드선; 14)이 형성되어 있다. 본 실시 형태에서는 저향을 작게 하기 위해, 소위 폴리사이드 구조의 다층막으로 이루어지는 게이트 전극의 예를 기술하고 있지만, 다른 구조 예를 들면 단순한 폴리실리콘층만이나 폴리실콘 층과 W막을 이용한 적층 구조라도 좋다.
게이트 전극(14)상에 실리콘 질화막으로 이루어지는 게이트 캡층(15)이 형성되어 있다. 소자 영역의 Si 기판(11)의 표면에, 게이트 전극(14)을 개재하도록 소스/드레인 확산층(16)이 형성되어 있다. 게이트 전극(14) 및 게이트 캡층(15)의 적층 구조의 측부에 실리콘 질화막(17)이 형성되어 있다. 인접하는 실리콘 질화막(17)과 제1 BPSG막(도시되지 않음)으로 측벽이 구성된 콘택트 홀(19)에 폴리실리콘으로 이루어지는 폴리실리콘 콘택트(20; SN 콘택트(20a), BL 콘택트(20b))가 매립 형성되어 있다. 또한, 게이트 갭층(15), 폴리실리콘 콘택트(20) 및 도시되지 않은 제1 BPSG막의 표면은 평탄화되며 높이가 동일하다.
전면에 제2 및 제3 층간 절연막으로 이루어진 제2 BPSG막(21) 및 TEOS 산화막(22)이 순차 적층된다. 제2 BPSG막(21) 및 TEOS 산화막(22)에 형성된 곳에 BL 콘택트 플러그(25)를 개재하여 BL 콘택트(20b)에 접속하는 비트선(26)이 형성된다. 또, 이하에서는 제2 BPSG막(21) 및 TEOS 산화막(22)이 적층된 구조를 통합하여 층간 절연막(21, 22)라 한다.
층간 절연막(21, 22)에 형성되며, SN 콘택트(20a)에 접속하는 SN 콘택트 홀에 W 플러그(23) 및 베리어 메탈(24)이 적층된다. 또, 베리어 메탈(24) 및 TEOS 산화막(22)의 표면의 높이는 거의 동일하다.
TEOS 산화막(22)상에 베리어 메탈(24)을 개재하여 W 플러그(23)에 전기적으로 접속하는 SrRuO3로 이루어진 축적 전극(하부 전극)(27)이 형성된다. 축적 전극(27) 측면의 SrRuO3결정은 상호 인접하는 결정의 입계 방향이 축적 전극(27)의 측면에 대하여 수직 방향으로 형성된다.
축적 전극(27)이 형성되지 않은 TEOS 산화막(22)상에는 실리콘 질화막(28)이 형성된다. 축적 전극(27) 및 실리콘 질화막(28)의 표면을 중첩하도록 (Ba, Sr)TiO3[BST]막(29)이 형성된다.
다음에, 이와 같은 축적 전극 구조를 갖는 DRAM 메모리 셀의 제조 방법에 대하여 설명한다. 도 2 내지 도 7은 본 발명의 제1 실시 형태에 관한 DRAM 메모리 셀의 제조 방법을 도시한 공정 단면도이다. 여기서는, 메모리 셀에 N 채널 MOS 트랜지스터를 이용한 경우에 대하여 설명한다. P채널 MOS 트랜지스터를 이용한 경우도 마찬가지다.
먼저, 도 2의 (a)에 도시한 바와 같이, 예를 들면, 불순물 농도 5×1015㎝-3정도의 (100)면의 p형 실리콘 기판(11) 또는 N형 실리콘 기판의 표면에 n 채널 트랜지스터 형성 영역에는 p웰, 또는 p채널 트랜지스터 형성 영역에는 n웰을 형성한다(도시하지 않음). 다음에, 예를 들면, 반응성 이온 에칭(RIE)을 이용하여 소자 영역(41) 이외의 영역의 Si 기판(11)에 깊이 0.2㎛ 정도의 홈을 판 후에, 홈에 절연막을 매립하며, 즉 STI(Shallow Trench Isolation) 기술을 이용한 소자 분리 영역(12)을 형성한다.
다음에, 트랜지스터의 게이트 절연막으로서 깊이 60㎚ 정도의 게이트 산화막(13)을 형성한다. 그리고, 각각 막 두께 50㎚ 정도의 폴리실리콘막(14a) 및 WSi2막(14b)을 순차 증착한다.
다음에, WSi2막(14b)상에 이후 공정의 자기 정합 공정시의 에칭 스톱층으로 되는 실리콘 질화막(Si3N4막)으로 이루어진 게이트 갭 층(15)을 형성한다. 그 후에, 게이트 갭 층(15)상의 게이트 전극의 형성 영역에 도시되지 않은 레지스트막을 형성하며, 계속해서 이 레지스트막을 마스크로 이용하여 게이트 갭 층(15)을 가공하여 레지스트막을 제거한다. 그리고, 게이트 갭 층(15)을 마스크로 WSi2막(14b) 및 폴리실리콘막(14a)을 패터닝함으로써 메모리 셀부에서는 워드선으로 되는 게이트 전극(14)을 형성한다.
본 실시 형태의 게이트 전극(14)은 저항을 작게 하기 위해 예를 들면 폴리실리콘(14a) 및 WSi2막(14b)의 다층막, 즉 폴리사이드 구조예를 말하지만, 다른 구조, 예를 들면, 단순한 폴리실리콘층만이나 폴리실리콘층과 W막을 이용한 적층막 구조에서도 좋다.
다음에, 게이트 전극(14)과 후에 형성되는 저농도의 불순물 확산층(소스/드레인 확산층)과의 내압을 향상시키기 위해, 예를 들면, 산소 분위기 내에서 1050℃ 100초 정도의 RTO(Rapid Thermal Oxidation)법에 의한 급속 열산화를 행하는 Si 기판(11)의 표면에 즉 후산화막(도시되지 않음)을 형성한다.
레지스트막을 형성한 후, 이 레지스트막, 게이트 갭 층(15), 게이트 전극(14)을 마스크로 소스/드레인 확산층(16)이 되는 n-형 불순물 확산층을 Si 기판(11)의 소망의 영역 표면에, 예를 들면 이온 주입법에 의해 형성한다.
다음에, 전면에, 예를 들면, 막 두께 20㎚ 정도의 실리콘 질화막(Si3N4막)(17)을 LP-CVD법에 의해 퇴적한다. 이 후, 다시 전면에 제1 BPSG막(18)을 CVD법으로 약 500㎚ 퇴적한다. 이 후, 제1 BPSG막(18)의 표면을 예를 들면, CMP(화학적 기계 연마)법을 이용하여 게이트 갭 층(15)상에서의 제1 BPSG막(18)의 막 두께가 100㎚ 정도가 되도록 전면을 연마하여 평탄화한다. 이 CMP법에 의한 제1 BPSG막(18)의 평탄화에 의해 웨이퍼 전면이 거의 전면에 걸쳐 평탄화된다.
또, 여기서는 설명을 간략화하기 위해, 실리콘 질화막(17)을 형성하기 전에, 전면에, 예를 들면, 막 두께 20㎚ 정도의 실리콘 질화막(Si3N4막)을 LP-CVD법에 의해 퇴적한 후, 실리콘 질화막에 대하여 RIE법에 의한 에칭을 행하여, 게이트 전극의 측벽부에 측벽 절연막을 형성한 후, 레지스트막과 측벽 절연막 및 게이트 전극을 마스크로 소망의 영역에 이온 주입법으로 n-(또는 p+) 불순물 확산층으로 이루어진 소스/드레인 확산층을 형성할 수 있다. 이 경우, 전면에 다시 한번, 나중에 CMP를 행할 때의 스톱막으로서, 예를 들면, 20㎚ 정도의 실리콘 질화막(Si3N4막)을 LP-CVD법에 의해 퇴적한다.
다음에, 도 2의 (b)에 도시한 바와 같이, 리소그래피를 이용하여 제1 BPSG막(18)상에 형성된 레지스트막(42)을 마스크로 소스/드레인 확산층(16)과 비트선 또는 축적 전극의 콘택트를 이루기 위한 폴리실리콘 플러그용의 콘택트 홀(19)을 형성한다. 이 콘택트 홀(19)의 형성에는, BPSG막의 에칭 레이트가 실리콘 질화막의 에칭 레이트에 대해 10배 이상의 고선택비 RIE를 이용하여 자기 정합적으로 행한다. 이에 따라, 게이트 전극(14)과 이 후 콘택트 홀(19)에 매립되는 n형 폴리실리콘 콘택트(19a, b)의 단락을 방지할 수 있으며, 제품의 수율을 향상시킬 수 있다.
또한, 이 때의 레지스트막(42)은 홀 패턴을 갖는 레지스트막이 아닌, 예를 들면 게이트 전극(14)상의 실리콘 질화막(17)과 구형의 패턴을 이용하여 소망의 콘택트 홀(19)을 형성한다. 이와 같은 가공법을 이용하면, 홀 패턴을 갖는 레지스트막을 사용하여 형성되는 콘택트 홀이 환형의 홀이 되지 않고 콘택트 홀(19)이 큰 개구 면적의 구형의 홀로 이루어지는 메모리가 있다.
다음에, 도 3의 (c)에 도시한 바와 같이, 레지스트막(42)을 소거한 후, 전면에 인(P-)이나 비소(As+)등을 불순물로 도핑한 n-형 폴리실리콘층을 LP-CVD법에 의해 퇴적한 후, CMP법이나 RIE을 이용한 에칭법을 이용하여 콘택트 홀에 n-형의 폴리실리콘 콘택트(20)(SN 콘택트(20a), BL 콘택트(20b)를 완전히 매립 형성한다. 이 매립된 n+형의 폴리실리콘 콘택트(20)는 소스/드레인 확산층(16)과 전기적으로 접속된다.
다음에, 도 3의 (d)에 도시된 바와 같이, 예를 들면, 제2 BPSG막(21)을 전면에 CVD법에 의해, 예를 들면, 300㎚ 정도 퇴적하며, 그 위에 CMP시의 스톱층으로서 TEOS 산화막(22)을 100㎚ 정도의 CVD법에 의해 퇴적한다. 그리고, BL 콘택트 홀에 접속하는 깊이 350㎚ 정도의 라인형의 홈을 형성한 후, 층간 절연막(21, 22)에 BL 콘택트(20b)에 접속하는 BL 콘택트 홀을 통상의 리소그래피법과 RIE법을 이용하여 개공한다. 그리고, 예를 들면, W막/TiN막/Ti막 등의 적층막을 층간 절연막(21, 22)내에 형성한 깊이350㎚ 정도의 라인형의 홈 및 BL 콘택트 홀 내에, 예를 들면 CMP법을 이용한 듀얼 다마신(Dual damascene 공정)을 이용하여 BL 콘택트 홀 내에 매립된 BL 콘택트 플러그(25)와, BL 콘택트(20b)에 BL 콘택트 플러그(25)를 개재하여 전기적으로 접속하는 비트선(26)을 형성한다.
그리고, 홈내에 매립된 비트선(26)의 표면을, 예를 들면, 100㎚ 정도 에칭 제거하기 때문에, 전면에 실리콘 질화막을 300㎚ 정도 퇴적하며, CMP법이나 CDE(Chemical Dry Etching)법 등에 의해 비트선(26)의 표면에만 실리콘 질화막을 선택적으로 형성한다.
또, 비트선(26)을 매립 형성하기 전에 주변 회로부의 콘택트 영역에도 통상의 리소그래피법과 RIE법을 이용하여 콘택트 홀과 메모리 셀부의 비트선을 형성할 때에 이용하는 홈을 미리 형성해둔다. 이와 같이 하면, 듀얼·다마신 공정을 이용하여 비트선을 형성할 때에 주변 회로부의 콘택트에도 소스/드레인 확산층과 전기적으로 접속되는 콘택트 플러그를 동시에 형성할 수 있다.
다음에, 도 4의 (e)에 도시한 바와 같이, 통상의 리소그래피와 RIE법을 이용하여 층간 절연막(21, 22)에 SN 콘택트(20a)에 접속하는 콘택트 홀을 개공하여, 예를 들면, W막/TiN막/Ti막 등의 적층막을 전면에 퇴적한 후, CMP법 등에 의해 TEOS 산화막(22)상의 적층막을 소거하여, 콘택트 홀 내에만 SN 메모리 플러그용의 W 플러그(23)을 매립 형성한다. W 플러그(23)는 n+형의 SN 콘택트(20a)를 개재하여 소스/드레인 확산층(16)에 전기적으로 접속된다. 콘택트 홀의 개공에는 비트선(26)상의 실리콘 질화막과 레지스트막을 마스크로 이용하여 소망의 미세한 콘택트 홀을 비트선 간의 미세한 영역에 형성한다. 이 단계에서는, 메모리 셀부도 주변 회로부도 평탄해진다.
다음에, 도 4의 (f)에 도시한 바와 같이, 노출한 W 플러그(23)를 CDE법에 의해 약 30㎚정도 에치백(리세스)하여 홈을 형성한 후, 예를 들면 스퍼러터법을 이용하여 베리어 메탈(24)(TiN막, TiSi막, TiAlN막, TaSiN막, WSi3막, TiCN막 등)을 형성한 후, CMP법등을 이용하여 표면을 연마함으로써, W 플러그(23)가 제거되어 형성된 홈에 베리어 메탈(24)을 선택적으로 매립 형성한다.
다음에, 도 5의 (g)에 도시한 바와 같이, 전면에, 예를 들면, 20㎚ 정도의 막 두께의 실리콘 질화막(Si3N4막)(28)과, 예를 들면, TEOS 산화막으로 이루어진 마스크층(43)을 400㎚ 정도 퇴적한다. 다음에, 축적 전극의 형성 영역에 홀을 갖는 레지스트막(44)을 형성하며, 레지스트막(44)을 마스크로 RIE법을 이용하여 마스크층(43)과 실리콘 질화막(28)을 에칭하여 베리어 메탈(24)이 노출하는 홀(45)을 형성한다. 이 때, 마스크층(43), 실리콘 질화막(28)의 에칭 각도는 약 90°가 되도록 주의한다.
홀(45)을 형성할 때, 마스크층(43)의 에칭은 실리콘 질화막(28)을 스톱층으로서 RIE법을 행하며, 다음에 실리콘 질화막(28)을 선택적으로 에칭함과 같은 조건으로 변경하여 행하면 TEOS 산화막(22)을 알맞게 오버에칭하지 않고 축적 전극 패턴의 홀(45)을 형성할 수 있다. 이 때, 주변 회로부등의 에칭하지 않은 영역은 레지스트막(44)에서 피복해 두면 에칭되지 않는다. 또한, 병(26) 위의 실리콘 질화막을 실리콘 질화막(28)의 에칭으로부터 보호하기 위해 실리콘 질화막(28) 아래에 산화막을 형성해도 좋다.
다음에, 도 5의 (h)에 도시한 바와 같이, 레지스트막(44)을 제거한 후, 노출한 홀(45) 저부의 베리어 메탈(24)의 표면을 포함한 전면에, 예를 들면, CVD법 또는 스터퍼법에 의해 퍼로브스카이드(perovskite) 결정 구조를 갖는 금속 산화막인 SrRuO3막; 축적 전극재(27)를, 예를 들면, 막 두께 400㎚ 정도 퇴적한다.
이 때, 축적 전극재(27)의 결정 구조를 제어하는 경우가 필요하다. 축적 전극재(27)의 실리콘 질화막(28), 마스크층(43)에 접하는 영역에서, 축적 전극재(27)의 주요한 결정은 원주형 결정의 방향과 약 90°각도를 갖고 형성되도록 하는 경우가 필요하다. 또한, 이 때, 축적 전극재는 홈부에 매립 형성되기 때문에, 메모리 셀부와 주변 회로부에는 단차가 생기지 않도록 형성할 수 있다.
여기서는, 축적 전지 재료로서 SrRuO3막의 예를 들었지만, 그 외에도 Ru막이나 RuO2막, Pt막, Re막, Os막, Pb막, Rh막, Au막, Ir막, IrO2등도 좋다. 또한, 각 금속막의 그레인을 다른 금속막 예컨대 Rh나 Ir로 스터핑한 막이어도 좋다.
이어서, 도 6의 (i)에 도시한 바와 같이, 예컨대 CMP법이나 에칭법을 이용하여 마스크층(43)상의 축적 전극재(27)를 제거하고, 홀(45)내에 축적 전극(27)을 매립하여 형성한다.
또한, 마스크층(43)상의 축적 전극(27)을 제거한 후, 마스크층(43)과 축적 전극(27)을 동일한 에칭 레이트가 되는 조건으로 모두 연마 또는 에칭하여도 된다. 축적 전극(27)의 표층을 제거함으로써, 축적 전극(27)의 높이는 낮아지지만, 축적 전극(27) 측면에서의 결정 구조를 일치시킬 수 있다.
이어서, 도 6의 (j)에 도시한 바와 같이, 예컨대 주변회로부와 같이 마스크층(43)을 제거하고 싶지 않은 영역을 도시하지 않은 레지스트막으로 덮고, 마스크층(43)을 예컨대 NH4F액 등의 습식 에칭 용액을 이용하여 선택적으로 제거한다. 이 때, 습식 에칭은 절연막 하부의 실리콘 질화막(28)으로 에칭을 정지시킬 수 있다.
또한, 이 때, 축적 전극(27)의 측면에는, 기둥 형상의 결정 구조가 수평방향으로 배열된 결정 구조를 실제로 볼 수 있다. 또한, 축적 전극(27)의 상부 평면에서는, 축적 전극의 측면부와 다른 결정면이 형성되기 때문에, 이 영역에는, 다음 공정으로 형성되는 BST막이 축적 전극 측면부보다도 막 두께가 두껍게 형성되는 경향이 있기 때문에 누설 전류 등은 문제되지 않는다.
또한, 축적 전극(27)의 측면부의 표면은, 실리콘 질화막(28) 및 마스크층(43)이 에칭된 홀의 측면이 전사된 것이 되어, 평탄한 측면을 갖는 축적 전극(27)을 실제로 볼 수 있다.
즉, 종래 축적 전극의 측면은 곤란했던 메탈 등 전극재의 에칭에 의해 가공되었지만, 본 실시 형태에서는, 에칭면이 비교적 평탄한 산화막의 에칭면이 축적 전극면에 전사되어 축적 전극의 측면이 형성된다.
축전 전극(27)의 측면이 평탄해짐으로써, 축적 전극 측면의 거침에 의한 전계 집중에 따른 커패시터 절연막의 누설 전류 증가를 억제할 수 있다. 또한, 축적 전극(27)의 저부 측면에는 실리콘 질화막(28)이 존재하고, 이 실리콘 질화막에 의해서 축적 전극의 저부 코너의 영향은 회피된다.
또한, 주변 회로부와 같이 마스크층(43)을 제거하고 싶지 않은 영역을 도시하지 않은 레지스트막으로 덮음으로써, 메모리 셀부의 축적 전극(27) 표면의 높이와 메모리 셀부 이외의 마스크층(43)의 표면의 높이가 일치되고, 축적 전극(27)의 유무에 의한 메모리 셀 영역과 메모리 셀 영역 이외의 영역의 단차를 거의 없앨 수 있다. 스택 구조의 DRAM구조 공정에 있어서는, 단차를 적게 하는 것이 중요한 공정이다.
이어서, 도 7의 (k)에 도시한 바와 같이, BST막(29)을 예컨대 CVD법으로 전면에 20nm 정도의 막 두께가 되도록 퇴적하고, 또한 필요하다면 BST막(29)의 결정화 어닐링을 행한다.
평탄한 표면을 갖는 축적 전극(27)의 측면의 BST막은, 결정성이 양호해지고 유전율이 향상된다. 또한, 측면에 비해 거친 축적 전극(27) 상면의 BST막의 결정성은, 축적 전극 측면의 BST막에 비하면 나쁘다. 그러나, 종래의 에칭으로 가공된 축적 전극 측면의 BST막에 비하면 양호하다.
또한, CVD법으로 BST막을 퇴적함으로써, 축적 전극(27) 상면에 형성되는 BST막(29)의 막 두께는, 전극(27)의 측면에 형성되는 BST막(29)의 막 두께보다 두껍게 형성된다. 그 때문에, 축적 전극(27)의 상부 단부에서의 전계 집중을 억제할 수 있다.
그리고, 도 7의 (l)에 도시한 바와 같이, 캐피시터의 플레이트 전극(상부 전극)(30)이 되는 예컨대 SrRuO3막을 예컨대 CVD법으로 전면에 40nm정도 퇴적한다. 그 후, 플레이트 전극(30)을 통상의 리소그래피법과 RIE법 등을 이용하여 패터닝한다(도시 생략).
이 때, 주변회로 영역 등과 같이 플레이트 전극이 없는 영역과 메모리 셀 영역 사이에 단차가 발생하게 된다. 여기서, 플레이트 전극으로서 SrRuO3막 대신에, 예컨대 Ru막, Pt막, Re막, Ir막, Os막, Pd막, Rh막, Au막 등의 귀금속류 도전막 또는 이들의 금속 산화막, SrRuO3막 이외의 페로브스카이트형의 도전성 금속 산화막 등을 이용할 수 있다. 또한, 전면에 예컨대 플라즈마 TEOS 산화막 등의 층간 절연막(도시 생략)을 막 두께 400nm정도 CVD법으로 퇴적하고, CMP법으로 다시 전면이 평탄해지도록 평탄화를 행한다. 이것에 의해, 메모리 셀부와 주변회로부 등의 단차를 없앨 수 있다.
이 후, 도시하지는 않지만, 원하는 영역에 콘택트홀을 뚫어서 메탈 배선을 형성한다. 만약, 필요하다면 복수층의 콘택트, 메탈 배선층을 형성하고, 패시베이션막을 형성하여, 패드콘택트를 뚫어서 DRAM을 형성한다. 본 실시 형태에서는, W 플러그(23)와 축적 전극(27) 사이에 베리어 메탈층으로서 TiN막 등을 이용한 예를 들었지만, TiN막/Ti막과 같은 적층막이나 WSi2막, Nb막, Ti막 등과 같이 금속막, 또는 이들의 실리사이드막, 또는 이들의 질화물막(예컨대 WN막 등)의 화합물로 이루어진 도전막을 W 플러그(23)의 홈 속의 일부에 매립하여 형성하는 것이 중요하다. 베리어 메탈 재료에 요구되는 성질은, 메탈 플러그 재료(예컨대 W막이나 TiN막)와 축적 전극재(SrRuO3막이나 Ru막 등)의 반응 베리어성과 내산화성이다. 이와 같은 성질을 만족시키는 재료라면 여기에 기술하지 않은 막이어도 사용할 수 있다.
본 실시 형태에 의하면, 축적 전극의 측면부의 표면이 평탄하기 때문에, 그 측면부에 성장시킨 BST막의 결정성이 향상되고, BST의 결정에 왜곡이 생기는 것을 억제할 수 있다. BST막의 결정성의 향상에 의해, 커패시터의 누설 전류가 억제되는 동시에, BST막의 유전율이 안정되기 때문에, 결과적으로 커패시터 용량이 향상된다.
또한, 축적 전극의 상부 평면은 커패시터 유전체막의 배향성이 측면에 비해서 열악하지만, 축적 전극 상부의 면적의 비율은 15%로 측면부의 면적비에 비해서 작기 때문에, 측면부의 BST막의 유전율을 향상시킴으로써, 커패시터의 용량을 향상시킬 수 있다. 또한, CVD법을 이용하여 성막을 행하면, 볼록부의 상면의 막 두께가 측면의 막 두께에 비해서 두꺼워지므로, 누설 전류의 증가등을 방지할 수 있으며, 축적 전극 상부의 BST 결정의 열화의 영향을 적게 할 수 있다.
또한, 축적 전극 측면 저부에서 금속막의 결정 배향성이 흐트러지는 영역은, 실리콘 질화막(28)(절연막)을 형성하여 커패시터로서 이용하지 않음으로써, 축적 전극 측면의 BST막의 특성(누설 전류, 비유전율등)의 균일성이 향상되어 DRAM 소자로서의 수율이 향상된다.
또한, 본 발명의 효과는, 커패시터 절연막에 결정 구조를 이용하는 막에 대해서 유효하기 때문에, Ta2O5막, SrTiO3막 등의 결정 구조를 갖는 유전체막이어도 좋다.
[제2 실시 형태]
도 8은, 본 발명의 제2 실시 형태에 관한 스택형 DRAM의 메모리 셀의 축적 전극 둘레만을 추출한 단면도이다. 도 8에 도시한 단면도는, 도 1의 (a)의 A-A'부의 단면에 대응하는 도면이다.
본 실시 형태와 제1 실시 형태의 차이는 축적 전극의 형상이다. 본 실시 형태에서는, 축적 전극(27)의 저부는 TEOS 산화막(22)의 상부에 형성되어 있지만, 축적 전극(27)의 저부의 일부가 TEOS 산화막(22) 속에 매립 형성되어 있다. 이와 같이 하면, 축적 전극(27) 측면의 저부 단면의 결정 구조가 일치되기 어려운 곳을 커패시터 형성부로부터 제외할 수 있기 때문에, BST박막이 보다 안정되게 형성된다.
[제3 실시 형태]
도 9는, 본 발명의 제2 실시 형태에 관한 스택형 DRAM의 메모리 셀의 축적 전극 둘레만을 추출한 개략 구성을 도시한 단면도이다. 또한, 도 9에 도시한 단면도는, 도 1의 (a)의 A-A'부의 단면에 대응하는 도면이다.
본 실시 형태와 제1,제2 실시 형태의 차이는 축적 전극의 구조의 차이이다. 본 실시 형태의 커패시터 구조에서는, 마스크층(43)이 잔존하는 동시에, 축적 전극(27)이 마스크층(43)에 형성된 홀(45)의 내벽 및 저면을 따라서 형성되어 있는 것이다. 이와 같은 축적 전극(27)은, 예컨대 0.20㎛×0.40㎛정도의 홀에 대해서 30nm정도의 막 두께로 전극재를 퇴적함으로써 형성할 수 있다.
본 실시 형태의 홈(Concave) 형상의 축적 전극 구조에서의 축적 전극의 형성 방법에 대해서 설명한다. 도 10은, 본 발명의 제3 실시 형태에 관한 커패시터의 제조 공정을 도시한 공정 단면도이다.
우선, 도 10의 (a)에 도시한 바와 같이, 축적 전극이 형성되는 영역의 마스크층(43)에 베리어 메탈이 노출되는 홀이고, CVD법을 이용하여 축적 전극재(27)를 약30nm의 막 두께로 퇴적한다. 이때, 홀 내를 축적 전극재(27)로 매립되지 않도록 한다. 또한, 홀 내의 오목부에 SOG막 등의 캡(101)을 매립하고(도 10의 (b)), CMP법에 의해 마스크층(43)상의 캡(101) 및 축적 전극재(27)를 에칭 제거하여, 홀 내에만 캡(101)을 형성한다(도 10의 (c)). 이 때, 축적 전극(27)은 홀 내벽의 축적 전극 측면과 2개의 평면부(절연막과 동일한 높이의 평면부와 홈저부의 평면부)가 존재한다.
이어서, 도 10의 (d)에 도시된 바와 같이, 캡(101)을 제거한다. 그 후에 도 10의 (e)에 도시된 바와 같이, BST 막(29), 플레이트 전극(30)을 형성하고, 커패시터가 완성된다.
이러한 구조로 하면, 축적 전극의 측면 및 저면에 있어서, 액정 구조가 갖추어 있는 듯이 형성할 수 있고, 제1 실시 형태의 경우와 동일한 효과가 있는 것과 함께, 마스크 층(43)을 제거할 필요가 없으므로, 평탄성이 우수한 구조를 실현할 수 있다.
[제4 실시 형태]
도 11은 본 발명의 제4 실시 형태에 관한 스택형 DRAM의 메모리 셀의 축적 전극 주위 만을 추출한 개략 구성을 도시한 단면도이다. 또한, 제3의 실시 형태와 다른 것은 마스크 층(43)을 제거하여 축적 전극(27)의 양면을 사용하는, 소위 실린더형의 구조로 되어 있는 점이다. 축적 전극(27)의 양 측면 및 저면 표면에서는 BST막(29)의 결정 구조가 갖추어 진 것 같이 완성되므로, 제1 실시 형태와 동일한 효과가 있음과 동시에 커패시터 형성 면적을 증가시킬 수 있고, 축적 전극(27)의 높이를 저감할 수 있다.
이 구조는 제3 실시 형태에 도시한 반도체 장치의 제조 방법에 있어서, 마스크층(43)을 제거한 후에, BST 막(29)을 퇴적하면 된다.
[제5 실시 형태]
도 12는 본 발명의 제5 실시 형태에 관한 스택형 DRAM의 메모리 셀의 개략 구성을 도시하는 도면이다. 또한, 도 12의 (a)는 DRAM의 평면도, 도 12의 (b)는 A-A부의 단면도이다. 또한, 도 1과 동일한 부분에는 동일 부호를 병기하고 그의 상세한 설명은 생략한다.
층간 절연막(21, 22) 상에는 베리어 메탈(24)에 접속되는 축적 전극(28)이 형성되어 있다. 축적 전극(27) 상에는 절연체로 이루어진 SN(storage node) 캡막(캡막)(29)이 형성되어 있다. 또한, 축적 전극(27)의 측부와 SN 캡막(121)의 측부는 연속적으로 형성되어 있다.
축적 전극(27)이 형성되어 있지 않은 TEOS 산화막(22) 상에는 실리콘 질화막(28)이 형성되어 있다. 축적 전극(27), SN 캡막(121) 및 실리콘 질화막(28)의 표면을 덮도록 (Ba, Sr) TiO3(BST)막(29)이 형성되어 있다. BST막(29) 상에, 표면이 평탄화된 SrRuO3막으로 이루어진 플레이트 전극(상부 전극)(32)이 형성되어 있다. 프레이트 전극(30) 상에 PL 캡층(31)을 개재하여 층간 절연막(32)이 형성되어 있다.
본 실시 형태의 커패시터에 의하면, 이하와 같은 작용 효과를 갖는다.
1. 축적 전극(27)의 측부와 SN 캡막(121)의 측부는 연속적으로 형성되어 있으므로, 축적 전극의 측면 및 상부 평면의 사이에 생기는 예각 코너에 의한 전계 집중을 방지할 수 있으므로 커패시터 절연막의 누설 전류를 저감할 수 있다.
2. 축적 전극의 상부 평면이 절연막으로 덮혀져 있으므로, 커패시터 절연막을 화학 기상 성장법으로 성막하는 경우에, 화학 기상 성장막이 축적 전극 상부 평면부에 측면에 비하여 박막으로 성막되는 것을 방지할 수 있기 때문에 커패시터 절연막의 커버리지(축적 전극 측면에서의 막 두께의 균일성)이 향상되는 것에 의해서 커패시터 절연막의 박막화를 실현할 수 있고, 커패시터 용량을 증가시킬 수 있다.
3. 축적 전극의 측면에 있어서, BST 막의 배향성이 변화하지 않고 정렬되어 있으므로, 커패시터 절연막의 특성(누설 전류, 비유전율 등)의 균일성이 향상되고 DRAM 소자로서의 효율이 향상된다.
이어서, 도 12에 도시한 축적 전극 구조를 가진 DRAM 메모리 셀의 제조 공정에 대하여 설명한다. 도 13 및 도 14는 도 12에 도시한 스택형 DRAM의 메모리 셀의 제조 공정을 나타내는 공정도이다.
먼저, 제1 실시 형태에 있어서 도 2의 (a) 내지 도 6의 (i)를 이용하여 설명한 공정과 동일한 공정을 거쳐 도 13의 (a)에 도시한 구조를 형성한다. 이어서, 도 13의 (b)에 도시한 바와 같이, 마스크 층(43)의 표면에 노출된 축적 전극(27)을 예를 들면 습식 에칭법을 이용하여 약 50㎚ 정도 에치백(리세스)를 행한 후에, CVD법을 이용하여 실리콘 질화막을 퇴적한다. 이어서, CMP법 등을 이용하여 평탄화하면서 마스크층(43) 상의 실리콘 질화막을 제거함으로써 축적 전극(27)이 제거된 오목부에 SN캡막(121)을 선택적으로 매립하여 형성한다.
SN 캡막(121)의 막 두께는 후 공정에서 형성하는 BST막의 막 두께나 결정의 배향성의 분포(예를 들면, 도 20 참조)에 의존하고, 약 BST 막 두께의 1배 이상이 바람직하다. SN캡막(121)의 막 두께를 BST막의 1배 이상으로 함으로써 BST막의 배향성이 축적 전극의 상부 단부에서 변화하는 것을 방지할 수 있다.
이어서, 도 14의 (c)에 도시한 바와 같이, 예를 들면, 주변 회로부와 같이 마스크층(43)을 제거하고 싶지 않은 영역을 레지스트막으로 덮은 후에, 마스크 층(43)을 예를 들면 NH4F액 등의 습식 에칭 용액을 이용하여 선택적으로 제거한 후에, 레지스트막을 제거한다. 이 때에 습식 에칭은 마스크층(43)의 아래의 실리콘 질화막(28)에서 에칭이 정지한다. 이렇게 하면, 메모리 셀부의 축적 전극(27)의 표면의 높이와 메모리 셀부 이외의 마스크층(43)의 표면의 높이가 정렬하고, 축적 전극(27)의 유무에 의한 메모리 셀 영역과 메모리 셀 영역 이외의 영역의 단차를 거의 없앨 수 있다. 스택 구조의 DRAM 제조 공정에 있어서는 단차를 작게하는 것이 중요한 공정이다.
또, 이 때에 축적 전극(27)의 상부 평면에는 SN캡막(121)이 남아 있게 되어 축적 전극(27)의 상부 평면의 코너 각도는 예각이지만 축적 전극(27)의 측면은 SN캡막(121)의 존재에 의해서 측면만이 평면 상태로 되어, 전계 집중의 문제를 회피할 수 있는 구조로 되어 있다. 즉, 축적 전극(27)의 형상에 의한 전계 집중을 완화시킬 수 있어서, 커패시터 절연막의 내압 열화의 영향을 작게할 수 있다. 또, 축적 전극(27)의 측면의 표면은 마스크층(43)이 에칭된 홈의 표면이 전사된 것으로 된다. 즉, 종래 금속 등의 경우에, 곤란했던 에칭면에 의하지 않고, 에칭면이 비교적 스므스한 산화막 에칭면이 축적 전극면에 전사되게 되어 스므스한 축적 전극 측벽면을 실현할 수 있다. 이러한 것에 의해서, 축적 전극 측면의 조악성에 의한 전계 집중에 의한 커패시터 절연막에서의 누설 전류의 증가를 억제할 수 있다. 또, 축적 전극(27)의 저부 측면에는 실리콘 질화막(28)이 존재하고 있고, 이 실리콘 질화막(28)에 의해서 축적 전극(27)의 저부 코너의 영향은 회피되고 있다. 즉, 커패시터의 전극으로서는 축적 전극의 측면만을 사용하는 것으로 된다.
그리고, 도 1에 도시한 바와 같이, BST막(29)을 예를 들면, CVD법으로 전면에 20㎚ 정도의 막 두께가 되도록 퇴적하고, 다시 필요하면, BST막의 결정화 어닐을 행하고, 다시 예를 들면, SrRuO3막을 예를 들면 CVD법으로 전면에 40㎚ 정도 퇴적하여 커패시터의 상부 전극 및 플레이트 전극(30)을 형성한다. 다시 전면에 PL(플레이트)캡막(31)으로서 예를 들면 TiN막 등을 50㎚ 정도의 막 두께 예를 들면 스퍼터법 등으로 형성한다. 그 후에, 상부 전극(플레이트 전극(30)과 PL캡막(31))을 통상의 리소그래피와 RIE 법을 이용하여 패터닝한다. 이 때에, 주변 회로 영역 등과 같이 플레이트 전극이 없는 영역과 메모리 셀 영역의 사이에 단차가 발생하게 된다.
여기서, 플레이트 전극(30)으로서는 SrRuO3막 대신에, 예를 들면 Ru막, Pt막, Re막, Ir막, Os막, Pd막, Rh막, Au막 등의 귀금속 도전막, 또는 그들의 금속 산화막, SrRuO3막 이외의 페로프스카이트형의 도전성 금속 산화막 등을 이용하는 것이 가능하다. 다시 전면에 예를 들면 플라즈마 TEOS 산화막 등의 층간 절연막(32)을 막 두께 400㎚ 정도 CVD법으로 퇴적하고, CMP법으로 다시 전면이 평탄하게 되도록 평탄화를 행한다. 이것에 의해서, 메모리 셀부와 주변 회로부 등의 단차를 없앨 수 있다.
그 후에, 도면에는 도시하지 않았지만, 소망의 영역에 콘택트홀을 개공하고, 메탈 배선을 형성한다. 만일, 필요하다면, 복수층의 콘택트, 메탈 배선을 형성하고, 패시베이션막을 형성하여 패드 콘택트를 뚫어 DRAM을 완성시킨다.
본 실시 형태에서는 W 플러그(23)와 축적 전극(27)과의 사이에 베리어 메탈층으로서 TiN막 등의 예에 대하여 설명하였으나, TiN막/Ti막과 같은 적층막이나 WSi3막, Nb막, Ti막 등과 같이 금속막, 혹은 이들의 실리사이드막, 또는 이들의 질화물막(예를 들면 WN막 등)의 화합물로 이루어진 도전막을 W 플러그(23)의 홈 내의 일부에 매립 형성하여 사용하는 것이 중요하다. 베리어 메탈 재료에 요구되는 성질은 메탈 플러그 재료(예를 들면, W막이나 TiN막)과 축적 전극재(SrRuO3막 이나 Ru막 등)의 반응 베리어성과 내산화성이다. 이러한 성질을 만족시키는 재료이면 본 명세서에 기술되어 않아도 사용할 수 있다.
본 실시 형태의 커패시터 셀은 이상과 같은 축적 전극 구조를 취함으로써,
1. 축적 전극(27)의 측부와 SN 캡막(121)의 측부는 연속적으로 형성되어 있으므로, 축적 전극의 측면 및 상부 평면의 사이에 생기는 예각 코너에 의한 전계 집중을 방지할 수 있으므로 커패시터 절연막의 누설 전류를 저감할 수 있다.
2. 축적 전극의 상부 평면이 절연막으로 덮혀져 있으므로, 커패시터 절연막을 화학 기상 성장법으로 성막하는 경우에, 화학 기상 성장막이 축적 전극 상부 평면부에 측면에 비하여 박막으로 성막되는 것을 방지할 수 있기 때문에 커패시터 절연막의 커버리지(축적 전극 측면에서의 막 두께의 균일성)이 향상되는 것에 의해서 커패시터 절연막의 박막화를 실현할 수 있고, 커패시터 용량을 증가시킬 수 있다.
또한, 축적 전극의 상면과 플레이트 전극과의 사이에는 절연막으로서 (Ba, Sr)TiO3막과 캡막의 2 종류의 막이 형성되고, 막 두께가 저부 보다 두껍게 되어 있고, 커패시터 용량의 저하가 우려된다. 그러나. 스택형의 커패시터의 용량의 90% 이상은 커패시터의 측부이고, 상면의 용량은 작으므로, 캡막의 형성에 의한 전해 집중 및 누설 전류의 제어에 의해서 커패시터 용량이 증대한다.
3. 축적 전극의 측면에서, BST막의 결정 입자의 입계 방향이 변화하지 않고 가지런히 있으므로, 커패시터 절연막의 특성 (누설 전류, 비유전율 등)의 균일성이 향상되어 DRAM 소자로서의 수율이 향상된다.
[제6 실시 형태]
도 15는 본 발명의 제6 실시 형태에 따른 스택형 DRAM의 메모리 셀의 개략 구성을 도시한 도면이다. 또한, 도 15는 도 1의 (a)의 A-A'부의 단면도에 상당한다. 또한, 본 실시 형태는 축적 전극의 형성 방법이 제5 실시 형태와 상이하다.
본 실시 형태는, 제1 실시 형태의 도 4의 (f)를 사용하여 설명한 공정 이후, 도 15의 (a)에 도시한 바와 같이, 전면에 SrRuO3등으로 이루어지는 축적 전극재(27)와 SN 캡막재(121)를 예를 들면 스퍼터링법이나 CVD법에 의해 퇴적한다. 이어서, 도 15의 (b)에 도시한 바와 같이, 축적 전극 패턴의 레지스트막(151)을 형성한 후, SN 캡막재(121), 축적 전극(27)에 대해 RIE법이나 CDE법이나 습식 에칭법 등에 의한 에칭을 행하여, SN 캡막(121) 및 축적 전극(27)을 형성한다. 이와 같이 하면, SN 캡막(121)과 축적 전극(27)을 자기 정합적으로 동일 형상으로 가공할 수 있다. 이 후, 레지스트막(151)을 박리한 후, BST막, 플레이트 전극을 순차 성막한다.
제5 실시 형태에서는 축적 전극 패턴의 홀에 축적 전극재를 매립하고 축적 전극재를 매립하여 축적 전극을 형성하는 예이었으나, 본 실시 형태에서는 축적 전극을 레벤손 마스크로 가공하는 예이다. 어느 경우에도, 축적 전극의 상부 평면부에 SN 캡막을 형성하여, 코너의 전계 집중을 방지하는 것이 가능하다.
[제7 실시 형태]
도 16은 본 발명의 제7 실시 형태에 따른 스택형 DRAM의 메모리 셀의 축적 전극 주위만을 추출한 부분의 개략 구성을 도시한 단면도이다. 또한, 본 실시 형태는 축적 전극의 구조가 제5 및 제6 실시 형태와 다르다.
제5 및 제6 실시 형태에서, 축적 전극의 상부 평면은 SN 캡막이 존재하므로 축적 전극의 상부 코너의 전계 집중은 방지할 수 있다. 그러나, 축적 전극의 저부 코너에서의 BST막의 결정의 배향성의 변화에 의한 BST막 누설 전류의 증가가 염려된다.
이 때문에, 본 실시 형태에서는 축적 전극(27)의 측면의 연장 상의 TEOS 산화막(22)을 축적 전극(27)에 따라 파내서, 축적 전극(27)의 측면이 SN 캡막(121)과 TEOS 산화막(22)에 끼워져 완전히 평면화되는 구조를 실현하고 있다.
제조 방법으로서는, 축적 전극(27)의 가공 시에 계속하여, TEOS 산화막(22)을 예를 들면 BST(29)의 막 두께의 1배 내지 3배 정도 예를 들면 RIE법을 사용하여 에칭한다.
이와 같이 하면, 축적 전극(27)의 측면이 상부와 하부 모두 절연막에 끼워진 구조가 되어, 측면은 연속한 평면 구조가 되며, BST막의 결정화 시에도 결정의 배향성은 균일하게 실현가능하며, 배향성의 변화에 따른 BST막의 누설 전류를 현저히 저감시킬 수 있다.
[제8 실시 형태]
도 17은 본 발명의 제8 실시 형태에 따른 스택형 DRAM의 메모리 셀의 축적 전극 주위만을 추출한 부분의 개략 구성을 도시한 단면도이다.
본 실시 형태에서는, 홈(Concave)형의 축적 전극 구조에서의 SN 캡막의 형성 방법에 대해 제안한다.
도 18은 도 17에 도시한 스택형 DRAM의 제조 공정을 도시한 공정 단면도이다.
도 10의 (c)를 이용하여 설명한 공정 후, 도 18의 (a)에 도시한 바와 같이, 축적 전극재(27)를 예를 들면 습식 에칭법 등을 이용하여 선택적으로 에치백(리세스)을 행하고, 상면을 약 40 nm 정도 후퇴시킨다. 이어서, 전면에 실리콘 질화막 등(121)을 CVD법으로 퇴적하고(도 18의 (b)), 계속해서 CMP법을 이용하여 마스크층(43)과 동일한 높이의 평면부의 영역에만 SN 캡막(121)을 선택적으로 형성한다(도 18의 (c)). 이 후, SOG막을 제거하고(도 18의 (d)), BST막(29), 플레이트 전극(30)을 형성하여(도 18의 (e)), 커패시터를 완성한다.
이렇게 하면, 홈(Concave)형의 축적 전극에서 축적 전극의 상부 측면이 SN 캡막에 의해 평탄하게 되고, 전계의 집중 영향을 완화할 수 있다.
또한, 상기 실시 형태에서는 커패시터 절연막으로서 BST막의 예를 설명하였지만, 누설 전류 특성이나 막의 결정성이 기초의 축적 전극의 결정 구조의 영향을 받는 고 유전율을 갖는 절연막이면 좋기 때문에, 그 외의 막, 예를 들면 Pb(Zr, Ti)O3막, SrTiO3막, Ta2O3막 등이어도 된다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 예를 들면, 또한 상기 실시 형태에서는, 커패시터 절연막으로서 BST막의 예를 설명하였지만, 고 유전율을 갖는 절연막이면 좋기 때문에, 그 외의 막, 예를 들면 Pb(Zr, Ti)O3막이나 SrTiO3막 등이어도 된다.
그 외, 본 발명은 그 요지를 이탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 축적 전극의 측면에서의 커패시터 유전체막(BST막)의 결정성을 향상시킬 수 있으므로 커패시터 유전체막의 유전율을 안정하게 형성할 수 있고, 그 결과 커패시터 용량을 안정하게 향상시킬 수 있다.
또한, 상기 하부 전극의 상부 표면의 적어도 단부와 상기 커패시터 절연막 사이에, 절연체 재료로 구성된 적어도 1층의 캡층이 형성되어 있으므로, 하부 전극 코너부에서의 전계 집중 및 커패시터 절연막의 배향성의 변화가 억제되며, 커패시터 용량의 증대를 도모할 수 있다.
Claims (13)
- 반도체 기판 상에 형성된 볼록 형상의 하부 전극, 상기 하부 전극의 표면을 덮도록 형성된 커패시터 절연막, 및 상기 커패시터 절연막 상에 형성된 상부 전극을 포함하는 커패시터 셀을 구비하는 반도체 장치에 있어서,상기 하부 전극의 상면의 적어도 단부와 상기 커패시터 절연막과의 사이에 절연 재료로 구성된 적어도 1층의 캡막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 하부 전극의 측면과 상기 캡막의 측면이 연속적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 형성된 볼록 형상의 하부 전극, 상기 하부 전극의 표면을 덮도록 형성된 커패시터 절연막, 및 상기 커패시터 절연막 상에 형성된 상부 전극을 포함하는 커패시터 셀을 구비하는 반도체 장치에 있어서,상기 하부 전극을 구성하는 결정은, 서로 인접하는 결정 입자의 입계가 상기 하부 전극의 측면에 대해 수직으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 서로 인접하는 결정 입자의 입계가 상기 하부 전극의 측면에 대해 수직으로 형성되어 있는 결정은 상기 하부 전극 측면을 구성하는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 하부 전극의 측면의 결정 입자의 입계 방향과 상기 커패시터 절연막의 결정 입자의 입계 방향은 적어도 일부가 동일한 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제3항에 있어서, 상기 커패시터 셀의 하부 전극 측면의 하부 단부는 상기 커패시터 절연막 이외의 절연막으로 덮혀 있는 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제3항에 있어서, 상기 하부 전극의 상부 표면에 형성된 상기 커패시터 절연막의 막 두께는 상기 하부 전극의 측면에 형성된 상기 커패시터 절연막의 두께보다 두껍게 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제3항에 있어서, 상기 커패시터 셀의 하부 전극은 스택형 DRAM의 메모리 셀에 이용되는 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제3항에 있어서, 상기 커패시터 절연막은 Sr과 Ti를 포함하는 산화물을 포함하고 있는 것을 특징으로 하는 반도체 장치.
- 반도체 장치의 제조 방법에 있어서,반도체 기판 상에, 표면 일부에 플러그 전극이 노출하는 층간 절연막을 형성하는 공정;상기 층간 절연막 상에, 상기 플러그 전극에 접속하고 절연체로 이루어지는 적어도 1층의 캡막이 형성된 볼록 형상의 하부 전극을 형성하는 공정;상기 하부 전극의 측면 및 상기 캡막의 표면을 덮는 커패시터 절연막을 형성하는 공정; 및상기 커패시터 절연막 상에 상부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 장치의 제조 방법에 있어서,반도체 기판 상에, 표면 일부에 플러그 전극이 노출하는 층간 절연막을 형성하는 공정;상기 층간 절연막 상에 절연막을 형성하는 공정;상기 절연막에, 상기 플러그 전극이 노출하는 개구부를 형성하는 공정;상기 개구부에 하부 전극을 매립하여 형성하는 공정;상기 하부 전극의 표면을 거의 균일하게 제거하여, 측면이 상기 절연막이고 저면이 상기 전극인 오목부를 형성하는 공정;상기 오목부에 절연체로 이루어지는 적어도 1층의 캡막을 매립하여 형성하는 공정;상기 절연막을 제거하여, 볼록 형상의 상기 하부 전극 및 캡막의 적층 구조를 노출시키는 공정;상기 하부 전극 및 캡막의 표면을 덮는 커패시터 절연막을 형성하는 공정; 및상기 커패시터 절연막 상에 상부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 장치의 제조 방법에 있어서,반도체 기판 상에, 표면 일부에 플러그 전극이 노출하는 층간 절연막을 형성하는 공정;상기 층간 절연막 상에 하부 전극, 및 절연체로 이루어지는 적어도 1층의 캡막을 순차 적층하는 공정;상기 플러그 전극을 포함하는 영역의 상기 캡막 상에 선택적으로 마스크 패턴을 형성하는 공정;상기 마스크 패턴을 마스크로하여 상기 하부 전극 및 캡막을 선택적으로 에칭하여 상기 층간 절연막을 노출시키고, 상기 하부 전극 및 캡막의 적층 구조를 볼록 형상으로 형성하는 공정;상기 하부 전극 및 캡막의 표면을 덮는 커패시터 절연막을 형성하는 공정; 및상기 커패시터 절연막 상에 상부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 장치의 제조 방법에 있어서,반도체 기판 상에, 표면 일부에 플러그 전극이 노출하는 홀을 갖는 마스크 층을 형성하는 공정;상기 마스크 층의 홀 내에 하부 전극을 매립하여 형성하는 공정;상기 하부 전극의 표면을 덮는 커패시터 절연막을 형성하는 공정; 및상기 커패시터 절연막 상에 상부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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