JP2003018139A - クロック再生回路 - Google Patents
クロック再生回路Info
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Abstract
相比較器を有するクロック再生回路を提供する。 【解決手段】 信号DinとVCO6で発生した信号C
LKとを入力して両者間の位相関係を示す信号PCBを
出力する2値位相比較器2と、Dinのエッジの有無を
検出して信号EDを出力するエッジ検出器3と、PCB
とEDを入力してEDがエッジ有りを示すときPCBを
出力しエッジ無しを示すとき中間信号VMを出力する2
値/3値変換器4と、その2値/3値変換器4の出力か
ら高周波成分を除去しVCO6に制御電圧として出力す
るループフィルタ5とを有する。
Description
号からクロックを抽出するクロック再生回路に関するも
のであって、特に光通信システムにおける光再生中継
器、光受信器等に使用されるクロック再生回路に関する
ものである。
ック再生回路の構成を示す図である(参考文献:N.R.Au
let et al.,"IBM enterprise systems multimode fiber
optictechnology,"IBM J.Res.Develop.,pp.553-576,Ju
ly 1992.)。
電圧制御発振器(以下、VCOと略記)6が発生するク
ロック信号CLKを入力し、Dinの位相に対するCL
Kの位相の状態について「進み(E)」または「遅れ
(L)」の2値の判定をし、位相比較信号PCBとして
出力する。図8では、2値位相比較器2としてDタイプ
フリップフロップ(以下、D−FFと略記)を使用した
場合について記載した。位相比較信号PCBは、ループ
フィルタ5で高周波成分が取り除かれた後VCO6の制
御端子に入力されることにより、「進み(E)」判定の
場合にはCLKの位相を遅らせる方向にVCO6が制御
され、「遅れ(L)」判定の場合にはCLKの位相を進
ませる方向にVCO6が制御され、クロック再生回路の
位相同期が成立する。識別器1は、上記の通り再生され
たクロック信号CLKで、入力データDinを識別再生
して出力する。
イプのクロック再生回路の動作を示すタイムチャートで
ある。(a)入力データDinに対する(b)クロック
信号CLKの位相関係は、図中左側で「遅れ(L)」の
状態、図中右側で「進み(E)」の状態として記載して
いる。2値位相比較器2としてボジティブエッジタイプ
のD−FFを使用した場合、(c)位相比較信号(2値
位相比較器反転出力)PCBは、「遅れ(L)」の状態
ではハイ、「進み(E)」の状態ではローとなる。PC
Bの値をループフィルタ5を通してVCO6にフィード
バックすることにより、CLK位相はそれぞれ「進む方
向への制御」「遅れる方向への制御」を受け、位相同期
が成立する。なお、図9では「遅れ(L)」の状態から
「進み(E)」の状態へ遷移する場合について記載した
が、位相同期状態では、この2状態の制御のどちらかが
常に働く状態が継続される。すなわち、「遅れ(L)」
→「進み(E)」→「遅れ(L)」→「進み(E)」の
ように、ループ利得により決定される所定の周期TBB
で、2状態の制御が交互に現れることで位相同期が維持
される。
回路は、Dinのエッジ密度(データがハイからロー
へ、またはローからハイヘ遷移する割合)が低下した場
合においても、周期TBBよりも短い周期でデータのエ
ッジが存在しさえすれば2値位相比較器2は同様に動作
する。従って、Dinのエッジ密度と無関係に2値位相
比較出力の利得は一定であり、このためクロック再生回
路の各特性を決定するループ利得が一定であり、Din
のエッジ密度と無関係に位相同期状態を安定に維持する
ことができる。すなわち、従来の2値位相比較タイプの
クロック再生回路は、その各特性(位相比較器の利得、
ループ利得、プルインレンジ、ジッタ特性等)がエッジ
密度無依存である利点をもつ。
ータ伝送においては、そのフレームの先頭に連続同符号
(1または0が連続するデータパタン)が含まれる場合
がある。また、伝送路の切替等によりデータが瞬断する
場合がある。これらの場合には、Dinにエッジが含ま
れない期間が周期TBBと同程度またはこれを超える状
況が発生し、「遅れ(L)」または「進み(E)」の制
御状態が必要以上の長期間に渡り継続されることにな
り、ジッタの発生、ロック外れの問題等を引き起こす。
すなわち、従来の2値位相比較タイプのクロック再生回
路は、連続同符号耐性が弱い欠点を持つ。
イプのクロック再生回路の欠点を克服するために、3値
位相比較タイプのクロック再生回路が提案されている
(参考文献:J.D.H.Alexander,"Clock recovery from r
andom binary signals,"Electron.Lett.,vol.11,pp.541
-542,October 1975.)。
ック再生回路の構成を示す図である。D−FF12〜1
5、演算回路16、ディジタル/3値変換器17は3値
位相比較器を構成している。D−FF12〜15におい
て、Dinに対するCLKの位相関係を3ビットのディ
ジタル信号a、b、cに変換し、ディジタル/3値変換
器17において3状態「進み(E)」「遅れ(L)」
「不明(X)」それぞれに対して「+1」「−1」
「0」の3値信号Aを出力する。18はクロック信号C
LKをその正相信号CKMと逆相信号CKCに分ける両
相分配器である。
理値の説明図である。演算回路16は真理値を元に3ビ
ットのディジタル信号a、b、cからディジタル/3値
変換器17のための制御信号d、eを演算して出力す
る。
回路は、Dinが連続同符号である場合に「進み
(E)」あるいは「遅れ(L)」ではなく、第3の状態
「不明(X)」と判定する。すなわち、0が連続するパ
タンがDinに現れた場合には、a、b、cはすべて0
になるため第3の状態「不明(X)」と判定され、ディ
ジタル/3値変換器17は中間レベルA=0を出力す
る。1が連続するパタンがDinに現れた場合も同様で
ある。従って、Dinに連続同符号が現れる場合であっ
ても、「進み(E)」または「遅れ(L)」の制御状態
が継続されることがなく、VCO6の出力位相がドリフ
トすることがない。すなわち、従来の3値位相比較タイ
プのクロック再生回路は、連続同符号耐性に優れる利点
を持つ。
3値位相比較タイプのクロック再生回路は、従来の2値
位相比較タイプのクロック再生回路と比較して回路規模
が大きく、低消費電力化が難しい欠点がある。また、微
視的に見るとDinにエッジがない瞬間には3値信号A
が利得を持たないため、3値位相比較器の平均利得はエ
ッジ密度依存性を持つことになる。位相同期回路のルー
プ利得は位相比較器の利得に比例するため、クロック再
生回路のプルインレンジ、ジッタ特性(ジッタ伝達特性
のカットオフ周波数、ジッタ耐力特性の規格値に対する
余裕等)がエッジ密度依存性を持つことになる。すなわ
ち、従来の3値位相比較タイプのクロック再生回路は、
回路規模が大きく、エッジ密度依存性をもつ欠点があ
る。
イプのクロック再生回路は回路規模が大きく、低消費電
力化が難しい欠点がある。本発明が解決しようとする第
1の課題は、従来と比較して小さい回路規模でその機能
を実現した3値位相比較器を有するクロック再生回路を
提供することにある。
ク再生回路は、クロック再生回路の各特性がエッジ密度
依存性をもつ欠点がある。本発明が解決しようとする第
2の課題は、従来の3値位相比較器の利点である連続同
符号耐性を維持したまま、従来の2値位相比較器の利点
であるエッジ密度無依存の利点を合わせ持つ機能を実現
した3値位相比較器を有するクロック再生回路を提供す
ることにある。
明は、入力データDinを入力しクロック信号CLKを
抽出して出力するクロック再生回路であって、制御電圧
により発振周波数が制御され前記クロック信号CLKを
出力する電圧制御発振器と、前記クロック信号CLKの
エッジのタイミングで前記入力データDinを識別再生
する識別器と、前記入力データDinの位相に対する前
記クロック信号CLKの位相の進み/遅れの区別を判定
して2値出力PCBを出力する2値位相比較器と、前記
入力データDinのエッジの有無を検出して出力EDを
出力するエッジ検出器と、前記2値位相比較器の2値出
力PCBと前記エッジ検出器の出力EDを入力し、前記
エッジ検出器がエッジ有りと検出した場合に前記2値出
力PCBを出力し、前記エッジ検出器がエッジ無しと検
出した場合に前記2値出力PCBと異なる第3の値を出
力する2値/3値変換器と、前記2値/3値変換器の出
力を入力しそのうちの高周波成分を阻止して前記電圧制
御発振器に前記制御電圧として出力するループフィルタ
と、から構成されることを特徴とするクロック再生回路
とした。
て、前記2値/3値変換器は、前記エッジ検出器がエッ
ジ有りと検出した場合に前記2値位相比較器の出力PC
Bを出力し、前記エッジ検出器がエッジ無しと検出した
場合にハイインピーダンス出力状態とする第1のスイッ
チと、前記第1のスイッチがハイインピーダンス出力状
態の場合に前記第3の値を決定する第1のバイアス抵抗
と、から構成されることを特徴とするクロック再生回路
とした。
力しクロック信号CLKを抽出して出力するクロック再
生回路であって、制御電圧により発振周波数が制御され
前記クロック信号CLKを出力する電圧制御発振器と、
前記クロック信号CLKのエッジのタイミングで前記入
力データDinを識別再生する識別器と、前記入力デー
タDinの位相に対する前記クロック信号CLKの位相
の進み/遅れの区別を判定して2値出力PCBを出力す
る2値位相比較器と、前記入力データDinのエッジの
有無を検出して出力EDを出力するエッジ検出器と、前
記エッジ検出器の出力EDを入力し、エッジ有りの場合
所定のパルス幅に伸張したパルスで示され、エッジ無し
の場合パルス無しで示される出力STRを出力するパル
ス幅伸張器と、前記2値位相比較器の2値出力PCBと
前記パルス幅伸張器の出力STRを入力し、前記パルス
幅伸張器の出力STRが伸長されたパルスの場合に前記
2値信号PCBを出力し、前記パルス幅伸張器の出力S
TRがパルス無しの場合に前記2値信号PCB以外の第
3の値を出力する2値/3値変換器と、前記2値/3値
変換器の出力を入力しそのうちの高周波成分を阻止して
前記電圧制御発振器に前記制御電圧として出力するルー
プフィルタと、から構成されることを特徴とするクロッ
ク再生回路とした。
て、前記2値/3値変換器は、前記パルス幅伸張器の出
力STRが伸長されたパルスの場合に前記2値位相比較
器出力PCBを出力し、前記パルス幅伸張器の出力ST
Rがパルス無しの場合にハイインピーダンス出力状態と
する第2のスイッチと、前記第2のスイッチがハイイン
ピーダンス出力状態の場合に前記第3の値を決定する第
2のバイアス抵抗と、から構成されることを特徴とする
請求項3に記載のクロック再生回路とした。
て、前記パルス幅伸張器は、ワンショットマルチバイブ
レータからなることを特徴とするクロック再生回路とし
た。
において、前記パルス幅伸張器は、前記エッジ検出器の
出力EDがエッジ有りを示す場合に導通し、前記エッジ
検出器の出力EDがエッジ無しを示す場合にハイインピ
ーダンス状態となる第3のスイッチと、前記第3のスイ
ッチがハイインピーダンス状態の場合にその両端のレベ
ルを決定する第3のバイアス抵抗と、前記第3のスイッ
チの導通で充電又は放電の一方が急速に行われ、ハイイ
ンピーダンス状態で前記第3のバイアス抵抗を経由して
充電又は放電の他方が緩慢に行われる容量と、前記容量
の両端の電圧が所定の電圧SRFを超えることを検出す
る電圧比較器と、から構成されることを特徴とするクロ
ック再生回路とした。
れか1つの発明において、前記エッジ検出器は、前記入
力データDinと前記識別器で再生されたデータQとが
入力されるEXORゲートからなることを特徴とするク
ロック再生回路とした。
れか1つの発明において、前記エッジ検出器は、前記入
力データDinを1/2シンボル遅延させる遅延器と、
前記入力データDinと前記遅延器の出力とが入力され
るEXORゲートと、から構成されることを特徴とする
クロック再生回路とした。
れか1つの発明において、前記2値位相比較器は、前記
入力データDinのエッジのタイミングで前記クロック
信号CLKを取り込みその値を保持して出力するDタイ
プフリップフロップであることを特徴とするクロック再
生回路とした。
ずれか1つの発明において、前記2値位相比較器は、前
記入力データDinのボジティブエッジ及びネガティブ
エッジのタイミングで前記クロック信号CLKを取り込
みその値を保持して出力するダプルエッジタイプのDタ
イプフリップフロップであることを特徴とするクロック
再生回路とした。
の第1の実施形態のクロック再生回路の構成を示す図で
ある。2値位相比較器2は、入力データDinとVCO
6が発生するクロック信号CLKを入力し、Dinの位
相に対するCLKの位相の状態について「進み(E)」
または「遅れ(L)」の2値の判定をし、位相比較出力
PCBとして出力する。識別器1は、再生されたクロッ
ク信号CLKで、入力データDinを識別再生して出力
する。ここまでは図8で説明した従来の2値の位相比較
器の動作と同じである。
らなり、入力データDinのエッジ(ハイからローへ、
またはローからハイヘの遷移)の有無を検出する。2値
/3値変換器4は、スイッチ41と抵抗42からなり、
エッジ検出器3がエッジ有りと検出した場合にPCBを
出力し、エッジ無しと検出した場合に第3のレベル(図
ではVM)を出力する。
/3値変換器4から構成される機能ブロックは、従来の
3値位相比較器と同等の機能を有するものである。すな
わち、この機能ブロック(本実施形態における3値位相
比較器)は「進み(E)」「遅れ(L)」「不明
(X)」の3状態を判定することができ、その出力TP
CBは、PCBの「進み(E)」「遅れ(L)」2値に
加え、「不明(X)」におけるVMを含めた3値をと
る。次にタイムチャートを使用して動作の詳細な説明を
する。
再生回路の動作を示すタイムチャートである。(a)入
力データDinに対する(b)クロック信号CLKの位
相関係は、図中左側で「遅れ(L)」の状態、図中右側
で「進み(E)」の状態として記載している。2値位相
比較器2としてボジティブエッジタイプのD−FFを使
用した場合、(c)位相比較信号(2値位相比較器反転
出力)PCBは、「遅れ(L)」の状態ではハイ、「進
み(E)」の状態ではローとなる。(d)識別器1の出
力Qは、DinをCLKのエッジのタイミングで識別再
生した信号であり、Dinに対して約1/2シンボル位
相が遅れている。エッジ検出器3は(a)Dinと
(d)Qを入力するEXORで実現することができる。
(e)エッジ検出器3の出力EDは、Dinにエッジが
ある場合には(a)Dinと(d)Qとが不一致となり
ハイ、Dinにエッジがない場合には(a)Dinと
(d)Qとが一致となりローとなる(ただし、エッジ検
出器3の出力EDはRZ(Return-to zero)信号になっ
ているので、エッジが連続している場合でも一旦ローに
戻る動作となっている。)。(f)2値/3値変換器4
の出力TPCBは、EDがハイの場合にPCBを出力
し、EDがローの場合にVM(例えば、ハイとローの中
間値に設定)を出力する。
VCO6にフイードバックすることにより、クロック再
生回路は位相同期が成立する。なお、図2では「遅れ
(L)」+「不明(X)」の混合の状態から「進み
(E)」+「不明(X)」の混合の状態へ遷移する場合
について記載したが、位相同期状態では、「遅れ
(L)」+「不明(X)」の混合状態→「進み(E)」
+「不明(X)」の混合状態→「遅れ(L)」+「不明
(X)」の混合状態のように、ループ利得により決定さ
れる所定の周期TBBで、2状態が交互に現れることで
位相同期が維持される。
Rゲート31であるとして説明したが、エッジ検出器3
は図3に示す1/2シンボル遅延器32とEXORゲー
ト31の組み合わせで実現しても良い。この場合にはエ
ッジの検出に識別器1の出力Qを用いる必要がなく、識
別器1におけるジッタ発生の影響を受けない利点があ
る。
のエッジトリガタイプのD−FFであるとして説明した
が、2値位相比較器2はDinのボジティブエッジ及び
ネガティブエッジの両エッジでトリがされるタイプのD
−FF(ダブルエッジタイプD−FF)であってもよ
い。この場合には、2値位相比較器がその出力値を変化
させることが可能なチャンスが2倍に増えることになる
ので、位相比較出力PCBがより速やかに現実の位相関
係を反映することができ、特にエッジ密度が小さいパタ
ンが入力された場合にジッタの発生を小さくできる利点
がある。
相比較器2、エッジ検出器3、2値/3値変換器4によ
り3値位相比較器を実現することにより、従来の3値位
相比較タイプのクロック再生回路と同等の機能を、従来
の3値位相比較タイプのクロック再生回路よりも大幅に
小さい回路規模で実現することができる。
実施形態のクロック再生回路の構成を示す図である。2
値位相比較器2は、入力データDinとVCO6が発生
するクロック信号CLKを入力し、Dinの位相に対す
るCLKの位相の状態について「進み(E)」または
「遅れ(L)」の2値の判定をし、位相比較出力PCB
として出力する。識別器1は、再生されたクロック信号
CLKで、入力データDinを識別再生して出力する。
エッジ検出器3は入力データDinのエッジの有無を検
出する。ここまでは第1の実施形態と同じである。
ッジ有りと検出した場合に、その検出結果を所定の時定
数(例えば20クロック周期)で維持・出力する機能を
有する。エッジ密度の大小にかかわらず、通常のデータ
パタン(連続同符号パタンを含まない)が入力される場
合には、パルス幅伸張器9の出力STRはハイを維持す
ることになる。2値/3値変換器4はパルス幅伸張器9
の出力STRがハイの場合にPCBを出力するので、本
実施形態のクロック再生回路は従来の2値位相比較タイ
プのクロック再生回路と同等の動作をすることになる。
ロック周期以上)が入力される場合には、パルス幅伸張
器9の出力STRはローに変化する。2値/3値変換器
4はパルス幅伸張器9の出力STRがローの場合に第3
の電圧VMを出力するので、本実施形態のクロック再生
回路は従来の3値位相比較タイプのクロック再生回路と
同等の動作をすることになる。
は、通常のデータパタンが入力される場合には、「進み
(E)」「遅れ(L)」の2状態を判定するのに対し
て、連続同符号パタンが入力される場合には、「不明
(X)」の状態と判定する。次にタイムチャートを使用
して動作の詳細な説明をする。
生回路の動作を示すタイムチャートである。(a)〜
(c)の波形は第1の実施形態と同じであるので説明を
省略する。(d)エッジ検出器3の出力EDは、Din
にエッジがある場合にハイ、Dinにエッジがない場合
にローとなる。図5にはパルス幅伸張器9の出力STR
も点線で記載されている。Dinが通常のデータパタン
(連続同符号パタンを含まない)であるため、STRは
ハイを保ち続けている。(e)2値/3値変換器4の出
力TPCBは、STRがハイの場合にPCBを出力し、
STRがローの場合にVM(例えば、ハイとローの中間
値に設定)を出力する。図5に示す通常のデータパタン
が入力される場合には、TPCBは従来の2値位相比較
器の出力PCBと同じ位相比較特性を持ち、「進み
(E)」「遅れ(L)」の2状態しか存在しない。TP
CBの値をループフィルタ5を通してVCO6にフイー
ドバックすることにより、クロック再生回路は位相同期
が成立する。
「進み(E)」の状態へ遷移する場合について記載した
が、位相同期状態では、「遅れ(L)」→「進み
(E)」→「遅れ(L)」→「進み(E)」のように、
ループ利得により決定される所定の周期TBBで、2状
態が交互に現れることで位相同期が維持される。
ミングチャートである。図4には対応するパルス幅伸張
器9の実現例を記載した。エッジ検出器3の出力EDが
ローの場合(エッジ検出無し)にはスイッチ91がオフ
状態となり、ノードSAWは2本のバイアス抵抗92、
93の分圧で決定される電圧となる。EDがローからハ
イヘ変化すると、スイッチ91がオン状態になり、容量
94に蓄えられている電荷は急速にリーク(放電)さ
れ、ノードSAWは短い時定数でその電圧を高くする。
反対に、EDがハイからローに変化すると、スイッチ9
1がオフ状態になり、バイアス抵抗93経由で容量94
にゆっくり電荷が流れ込み、ノードSAWは長い時定数
でその電圧を低くする。このようにノードSAWの電圧
の上りと下りの時定数に大きな差を付けることにより、
幅の広いパルスを発生することができ、基準電圧SRF
と比較する電圧比較器95で波形を整形することにより
矩形波の出力STRを得ることができる。伸長されるパ
ルス幅は、容量94のの容量値、バイアス抵抗92、9
3の値、基準電圧SRFのレベルを調整することで自由
に設計することが可能である。図4に示すパルス幅伸張
器9の実現例は、簡易な構成で実現できるため、回路規
模、消費電力の面で優れている。なお、図4のパルス幅
伸張器9では、容量94の一端をノードSAWに接続
し、他端を接地に接続しているが、該容量94の他端は
固定の任意電位の電源端子に接続すればよい。例えば、
容量94の他端を電源端子VSSに接続したときは、ス
イッチ91がオン状態になると急速にノードSAWの電
圧が立ち上がり、スイッチ91がオフ状態になるとバイ
アス抵抗93により緩慢に放電されるので、図6と同様
な特性を実現できる。
ットマルチバイブレータを利用することもできる。図7
はD−FFを使用したワンショットマルチバイブレータ
の実現例である。エッジ検出器3の出力EDがローから
ハイに変化すると、D−FF96出力のSTRはデータ
入力(ハイに固定)を取り込みハイに変化しその値を保
持する。D−FF96の反転出力はローとなるが、抵抗
97と容量98の時定数経過後にその共通接続点が接続
されたリセット反転入力もローレベルヘ変化し、D−F
F96を初期状態にリセットする。この時点で、D−F
F96の出力STRはローとなる。以上の動作により、
ワンショットマルチバイブレータはEDのパルス幅を抵
抗97と容量98の時定数にまで伸張することが可能で
ある。パルス幅伸張器9として、このようなワンショッ
トマルチバイブレータを利用すると、フリップフロップ
が持つディジタルの確実性を享受することができるた
め、安定した動作と精度良いパルス幅設計を行うことが
可能である。
データパタンが入力される場合には「進み(E)」「遅
れ(L)」の2状態を判定するのに対して、連続同符号
パタンが入力される場合には、「不明(X)」の状態と
判定することにより、2値位相比較タイプの利点である
エッジ密度無依存性と、3値位相比較タイプの利点であ
る優れた連続同符号耐性とを合わせ持つ利点がある。
値位相比較タイプのクロック再生回路と同等の機能を、
従来の3値位相比較タイプのクロック再生回路よりも大
幅に小さい回路規模で実現することができる。
ロック再生回路は、2値位相比較タイプの利点であるエ
ッジ密度無依存性と、3値位相比較タイプの利点である
優れた連続同符号耐性とを合わせ持つ利点がある。
の構成を示すブロック図である。
チャートである。
別の実現例を示す回路図である。
の構成を示すブロック図である。
チャートである。
9の動作を示すタイムチャートである。
9の機能をD−FFを使用したワンショットマルチバイ
ブレータで実現した回路図である。
路の構成を示すブロック図である。
チャートである。
回路の構成を示すブロック図である。
明図である。
2シンボル遅延器 4:2値/3値変換器、41:スイッチ、42:バイア
ス抵抗 5:ループフィルタ 6:電圧制御発振器(VCO) 7:入力データDinの入力端子 8:再生データQの出力端子 9:パルス幅伸張器、91:スイッチ、92,93:バ
イアス抵抗、94:容量、95:電圧比較器、96:D
−FF、97:抵抗、98:容量 12〜15:Dタイプフリップフロップ(D−FF) 16:演算回路 17:ディジタル/3値変換器 18:両相分配器
Claims (10)
- 【請求項1】入力データDinを入力しクロック信号C
LKを抽出して出力するクロック再生回路であって、 制御電圧により発振周波数が制御され前記クロック信号
CLKを出力する電圧制御発振器と、 前記クロック信号CLKのエッジのタイミングで前記入
力データDinを識別再生する識別器と、 前記入力データDinの位相に対する前記クロック信号
CLKの位相の進み/遅れの区別を判定して2値出力P
CBを出力する2値位相比較器と、 前記入力データDinのエッジの有無を検出して出力E
Dを出力するエッジ検出器と、 前記2値位相比較器の2値出力PCBと前記エッジ検出
器の出力EDを入力し、前記エッジ検出器がエッジ有り
と検出した場合に前記2値出力PCBを出力し、前記エ
ッジ検出器がエッジ無しと検出した場合に前記2値出力
PCBと異なる第3の値を出力する2値/3値変換器
と、 前記2値/3値変換器の出力を入力しそのうちの高周波
成分を阻止して前記電圧制御発振器に前記制御電圧とし
て出力するループフィルタと、 から構成されることを特徴とするクロック再生回路。 - 【請求項2】前記2値/3値変換器は、 前記エッジ検出器がエッジ有りと検出した場合に前記2
値位相比較器の出力PCBを出力し、前記エッジ検出器
がエッジ無しと検出した場合にハイインピーダンス出力
状態とする第1のスイッチと、 前記第1のスイッチがハイインピーダンス出力状態の場
合に前記第3の値を決定する第1のバイアス抵抗と、 から構成されることを特徴とする請求項1に記載のクロ
ック再生回路。 - 【請求項3】入力データDinを入力しクロック信号C
LKを抽出して出力するクロック再生回路であって、 制御電圧により発振周波数が制御され前記クロック信号
CLKを出力する電圧制御発振器と、 前記クロック信号CLKのエッジのタイミングで前記入
力データDinを識別再生する識別器と、 前記入力データDinの位相に対する前記クロック信号
CLKの位相の進み/遅れの区別を判定して2値出力P
CBを出力する2値位相比較器と、 前記入力データDinのエッジの有無を検出して出力E
Dを出力するエッジ検出器と、 前記エッジ検出器の出力EDを入力し、エッジ有りの場
合所定のパルス幅に伸張したパルスで示され、エッジ無
しの場合パルス無しで示される出力STRを出力するパ
ルス幅伸張器と、 前記2値位相比較器の2値出力PCBと前記パルス幅伸
張器の出力STRを入力し、前記パルス幅伸張器の出力
STRが伸長されたパルスの場合に前記2値信号PCB
を出力し、前記パルス幅伸張器の出力STRがパルス無
しの場合に前記2値信号PCB以外の第3の値を出力す
る2値/3値変換器と、 前記2値/3値変換器の出力を入力しそのうちの高周波
成分を阻止して前記電圧制御発振器に前記制御電圧とし
て出力するループフィルタと、 から構成されることを特徴とするクロック再生回路。 - 【請求項4】前記2値/3値変換器は、 前記パルス幅伸張器の出力STRが伸長されたパルスの
場合に前記2値位相比較器出力PCBを出力し、前記パ
ルス幅伸張器の出力STRがパルス無しの場合にハイイ
ンピーダンス出力状態とする第2のスイッチと、 前記第2のスイッチがハイインピーダンス出力状態の場
合に前記第3の値を決定する第2のバイアス抵抗と、 から構成されることを特徴とする請求項3に記載のクロ
ック再生回路。 - 【請求項5】前記パルス幅伸張器は、ワンショットマル
チバイブレータからなることを特徴とする請求項3又は
4に記載のクロック再生回路。 - 【請求項6】前記パルス幅伸張器は、 前記エッジ検出器の出力EDがエッジ有りを示す場合に
導通し、前記エッジ検出器の出力EDがエッジ無しを示
す場合にハイインピーダンス状態となる第3のスイッチ
と、 前記第3のスイッチがハイインピーダンス状態の場合に
その両端のレベルを決定する第3のバイアス抵抗と、
前記第3のスイッチの導通で充電又は放電の一方が急速
に行われ、ハイインピーダンス状態で前記第3のバイア
ス抵抗を経由して充電又は放電の他方が緩慢に行われる
容量と、 前記容量の両端の電圧が所定の電圧SRFを
超えることを検出する電圧比較器と、 から構成される
ことを特徴とする請求項3又は4に記載のクロック再生
回路。 - 【請求項7】前記エッジ検出器は、前記入力データDi
nと前記識別器で再生されたデータQとが入力されるE
XORゲートからなることを特徴とする請求項1乃至6
のいずれか1つに記載のクロック再生回路。 - 【請求項8】前記エッジ検出器は、 前記入力データDinを1/2シンボル遅延させる遅延
器と、 前記入力データDinと前記遅延器の出力とが入力され
るEXORゲートと、から構成されることを特徴とする
請求項1乃至6のいずれか1つに記載のクロック再生回
路。 - 【請求項9】前記2値位相比較器は、前記入力データD
inのエッジのタイミングで前記クロック信号CLKを
取り込みその値を保持して出力するDタイプフリップフ
ロップであることを特徴とする請求項1乃至8のいずれ
か1つに記載のクロック再生回路。 - 【請求項10】前記2値位相比較器は、前記入力データ
Dinのボジティブエッジ及びネガティブエッジのタイ
ミングで前記クロック信号CLKを取り込みその値を保
持して出力するダプルエッジタイプのDタイプフリップ
フロップであることを特徴とする請求項1乃至8のいず
れか1つに記載のクロック再生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001201816A JP2003018139A (ja) | 2001-07-03 | 2001-07-03 | クロック再生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001201816A JP2003018139A (ja) | 2001-07-03 | 2001-07-03 | クロック再生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003018139A true JP2003018139A (ja) | 2003-01-17 |
Family
ID=19038716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001201816A Pending JP2003018139A (ja) | 2001-07-03 | 2001-07-03 | クロック再生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003018139A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010252244A (ja) * | 2009-04-20 | 2010-11-04 | Sony Corp | クロックデータリカバリ回路および逓倍クロック生成回路 |
-
2001
- 2001-07-03 JP JP2001201816A patent/JP2003018139A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2010252244A (ja) * | 2009-04-20 | 2010-11-04 | Sony Corp | クロックデータリカバリ回路および逓倍クロック生成回路 |
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