JPH03216996A - 画像表示装置 - Google Patents
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- JPH03216996A JPH03216996A JP2009924A JP992490A JPH03216996A JP H03216996 A JPH03216996 A JP H03216996A JP 2009924 A JP2009924 A JP 2009924A JP 992490 A JP992490 A JP 992490A JP H03216996 A JPH03216996 A JP H03216996A
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000010409 thin film Substances 0.000 claims abstract description 15
- 239000011159 matrix material Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- SMWDFEZZVXVKRB-UHFFFAOYSA-N Quinoline Chemical compound N1=CC=CC2=CC=CC=C21 SMWDFEZZVXVKRB-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000000790 scattering method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
- Y02B20/30—Semiconductor lamps, e.g. solid state lamps [SSL] light emitting diodes [LED] or organic LED [OLED]
Landscapes
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は薄ＩＮＩＥＬ素子を用いた画像表示装置に関す
るものである． 従来の技術 近年、薄膜ＥＬ素子を用いた画像表示装１は軽量、薄型
、低消費電力などの特徴を有するフラットパネルディス
プレイとして、Ｃ Ｒ Ｔ （ ＣａｔｈｏｄｅＲａｙ
Ｔｕｂｅ）では対応できない分野、たとえば、可搬型
計ｌｌｌＩ機器の画像表示装置に用いられるなど、非常
に注目を集めている． 従来から用いられている薄ＩＩＥＬ素子を用いた画像表
示装置の画素部の基本的な構造を第４図に示す．これは
、ガラス基板４１上の一方表面に、順次、直流スパッタ
装置を用いて製作したインジウム・スズ混晶酸化物（以
下、ＩＴＯと記す》による透明電極４２と、高周波スバ
ッタ装置を用いて製作したＳｉ０２による第１誘電体層
４３と、電子線蒸着法を用いて製作したＺｎＳｉＭｎに
よる発光層４４と、高周波スバッタ装置と用いて製作し
たＡＱ２ ０３による第２誘電体層４５と、蒸着装置を
用いて製作したＡρによる背面電極４６とがそれぞれ形
成されている構造である．このとき、透明電極４２と背
面電極４６とは互いに交差するようにストライプ状にフ
ォトリソグラフィーを用いて形成されている． 以上の薄膜ＥＬ素子を用いた画素部４７には第５図に示
すように垂直走査用ＩＣ４８と水平走査用ＩＣ４９とが
外付けにより実装され、画像表示装置が製造される。
るものである． 従来の技術 近年、薄膜ＥＬ素子を用いた画像表示装１は軽量、薄型
、低消費電力などの特徴を有するフラットパネルディス
プレイとして、Ｃ Ｒ Ｔ （ ＣａｔｈｏｄｅＲａｙ
Ｔｕｂｅ）では対応できない分野、たとえば、可搬型
計ｌｌｌＩ機器の画像表示装置に用いられるなど、非常
に注目を集めている． 従来から用いられている薄ＩＩＥＬ素子を用いた画像表
示装置の画素部の基本的な構造を第４図に示す．これは
、ガラス基板４１上の一方表面に、順次、直流スパッタ
装置を用いて製作したインジウム・スズ混晶酸化物（以
下、ＩＴＯと記す》による透明電極４２と、高周波スバ
ッタ装置を用いて製作したＳｉ０２による第１誘電体層
４３と、電子線蒸着法を用いて製作したＺｎＳｉＭｎに
よる発光層４４と、高周波スバッタ装置と用いて製作し
たＡＱ２ ０３による第２誘電体層４５と、蒸着装置を
用いて製作したＡρによる背面電極４６とがそれぞれ形
成されている構造である．このとき、透明電極４２と背
面電極４６とは互いに交差するようにストライプ状にフ
ォトリソグラフィーを用いて形成されている． 以上の薄膜ＥＬ素子を用いた画素部４７には第５図に示
すように垂直走査用ＩＣ４８と水平走査用ＩＣ４９とが
外付けにより実装され、画像表示装置が製造される。
発明が解決しようとする課肋
しかしながら、上記従来構成では、垂直走査用ＩＣ４８
および水平走査用ＩＣ４９がガラス基板４１外に外付け
で実装しているために、画素部４７に比べて画像表示装
１が大きくなり、また、製造コストも高くなるという欠
点を有していた． 本発明は上記問題を解決するもので、小型でかつ、製造
コストが低減された薄膜ＥＬ素子を用いた画像表示装置
を提供することを目的とするものである． 課題を解決するための手段 上記問題を解決するために本発明は、薄膜ＥＬ素子を用
いた画像表示装置において、同一の透光性基板上にモノ
リシックに薄ＪｆｌＥＬ素予による画素部と、前記画素
部の駆動用の垂直走査回路および水平走査回路とを形成
したものである．作用 上記構成によれば、駆動用の両走査回路が同一基板上に
製造されるため、走査回路が基板外に外付けされている
ものに比べて画像表示装置全体の面積を小さくできる．
また、実装工程が省略できるので製造コストも低くでき
る． 実施例 本発明の一実施例について、図面を用いて説明する． 第１図は本発明の一実施例の画像表示装置の回路構成図
を示す平面図、第２図は第１図の画素部の要部拡大平面
図、第３図は第２図のＥ−Ｆ断面図である． まず、画素部２９の構成およびその製造方法について説
明する．第３図に示すように、透光性を有する石英基板
などからなる透明基板１０上に減圧ＣＶＤ （Ｃｈｅｌ
Ｉｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；以下
、ＣＶＤと記す。》法により厚さ０．２μｍ程度のポリ
シリコン層１４を形成する．そして、フォトレジストを
マスクとして、プラズマエッチングによりトランジスタ
領域を形成した後、チャネル領域を形成するために、熱
酸化により厚さ０．１μｍ程度の酸化シリコン（Ｓｉ０
２）層１１を形成する．この上に、減圧ＣＶＤ法により
厚さ０．３μｍ程度のポリシリコン層１２を形成し、フ
ォトレジストをマスクとして、プラズマエッチングによ
りポリシリコン層１２をバターニングすることにより、
ゲート電極と第２図に示すゲート信号練１３とを形成す
る．この後、７才トレジストをマスクとして、ウェット
エッチングによりチャネル領域上に酸化シリコン層１１
をバターニングし、ゲート酸化膜とする．次に、フォト
レジストをマスクとして、トランジスタ領域上に、Ｐ＋
またはＡｓ＋をイオン注入し、ポリシリコン層１４中に
ｎ＋領域であるソース領域１４ａとドレイン領域１４ｂ
とを形成することにより薄膜トランジスタを形成する．
そして、透明基板１０上に、常圧ＣＶＤ法により厚さ１
μｍ程度のｓ ｉ ｏ２層１６を形成し、フォトレジス
トをマスクとして、反応性イオンエッチングにより、ソ
ースコンタクト用窓とトレインコンタクト用窓とを有す
る眉間絶縁展を形成する． さらに、透明基板１０上に直流バイアススパッタ法によ
り厚さ１μｍ程度のＡρ−ＳＬ合金膜を形成し、フォト
レジストをマクスとしたウエットエッチングにより、ソ
ース電極１７とドレイン電極１８とを形成すると同時に
、ソース信号線１９と第１図に示すボンディングバヅド
２０とを形成する．ここで、石英基板１０上に、プラズ
マＣＶＤ法により厚さ０．３μｍ程度の窒化シリコン層
を形成し、フォトレジストをマスクとして、反応性イオ
ンエッチングにより、画素電極用窓とトレインコンタク
ト用窓とを有する第二の眉間絶縁Ｊ］ｌｌ２１を形成す
る．そして、画素電極２３として、たとえば、ＩＴＯな
どの酸化膜を用いるために、酸化展の作製時にドレイン
ｔ［ｉ１８のＡρ一Ｓｔ合金が酸化されないように、た
とえば、Ｃｒｔ！ＩやＮｉ膜などの酸化されにくい金属
を、高周波マグネトロンスパッタ法により厚さ０．２μ
ｍ程度トレイン電極１８を覆うように形成した後、フォ
トレジストをマスクとして、ウエットエッチングにより
、コンタクト１１２２を形成する． その後、直流マグネトロンスバッタ法により厚さ０．１
μｍ程度のＩＴＯ膜を形成した後、フォトレジストをマ
スクとしてウエットエッチングにより、画素電極２３を
形成する．そして、この後、ＥＬ工程により、第１図に
示す画素部２９をおおうように、順次Ｓ１０２による第
１誘電体層２４、ＺｎＳｉＭｎによる発光層２５、Ａ１
２０３による第２誘電体層２６、ＡρＳ１による背面電
極２７を形成する． 最後にプラズマＣＶＤ装置により、窒化シリコンによる
保護膜２８を防湿目的のために形成し、第１図に示すよ
うに、画素部２９を形成する．また上述の薄膜トランジ
スタを形成するのに用いたＣ Ｍ Ｏ Ｓ （ Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ＯｘｉｄｅＳｅｎ
ｉｃｏｎｄｕｃｔｏｒ）プロセスにより、垂直走査回路
３０と水平走査回路３１とを透明基板１０上に形成し、
これにより薄膜ＥＬ素子を用いたモノリシックの画像表
示装！を製遣する． なお、画素部２９の薄膜トランジスタの耐圧を考慮して
、発光層２５は低しきい電圧、たとえば、３０■程度で
発光するものが望ましい．本実施例のように、発光層２
５にＺｎＳＩＭｎなどのＺｎＳ，ＣａＳあるいはＳｒＳ
などを土成物とする無機系の薄膜ＥＬ素子を用いる場合
には、ＭＢＥ（Ｍｏｒｅｃｕｌａｒ ｂｅａｍ ｅｐｉ
ｔａｘｙ ）装置やＭＯＶＰＥ（Ｍｅｔａｌ ｏｒｇａ
ｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）装
置によるものが使用できる． 上記構成により、駆動用の垂直および水平走査回路３０
． ３１が画素部２９と同一の透明基板１０上に製造さ
れるので、従来のように外付けの走査用ＩＣを用いる場
合に比べて、小型化された画像表示装置を実現でき、か
つ、両水平走査回路３０． ３１を画素部２９と同時に
製造できて、従来行っていた実装工程が省略できる． なお、この実施例では画素部２９の薄膜トランジスタと
して、Ｐ＋やＡｓ＋をイオン注入したｎ型トランジスタ
を用いたが、Ｂ＋をイオン注入したＰ型トランジスタで
もよい．すなわち、画素部２９や垂直走査回路３０や水
平走査回路３１や薄膜トランジスタの構造は上記実施例
に限定されるものではない．ｔた、この実施例ではＥＬ
工程において、二層の誘電体層を用いているが、一層だ
けでもよいし、発光層としてアルミノキノリン《８一ｈ
ｙｃｌｒｏｘｙ ｑｕｉｎｏｌｉｎｅ Ａｌｒｉｉｎｕ
ｌ）などの有機系の薄ＩｇｌＥＬ素子を用いてもよい。
および水平走査用ＩＣ４９がガラス基板４１外に外付け
で実装しているために、画素部４７に比べて画像表示装
１が大きくなり、また、製造コストも高くなるという欠
点を有していた． 本発明は上記問題を解決するもので、小型でかつ、製造
コストが低減された薄膜ＥＬ素子を用いた画像表示装置
を提供することを目的とするものである． 課題を解決するための手段 上記問題を解決するために本発明は、薄膜ＥＬ素子を用
いた画像表示装置において、同一の透光性基板上にモノ
リシックに薄ＪｆｌＥＬ素予による画素部と、前記画素
部の駆動用の垂直走査回路および水平走査回路とを形成
したものである．作用 上記構成によれば、駆動用の両走査回路が同一基板上に
製造されるため、走査回路が基板外に外付けされている
ものに比べて画像表示装置全体の面積を小さくできる．
また、実装工程が省略できるので製造コストも低くでき
る． 実施例 本発明の一実施例について、図面を用いて説明する． 第１図は本発明の一実施例の画像表示装置の回路構成図
を示す平面図、第２図は第１図の画素部の要部拡大平面
図、第３図は第２図のＥ−Ｆ断面図である． まず、画素部２９の構成およびその製造方法について説
明する．第３図に示すように、透光性を有する石英基板
などからなる透明基板１０上に減圧ＣＶＤ （Ｃｈｅｌ
Ｉｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；以下
、ＣＶＤと記す。》法により厚さ０．２μｍ程度のポリ
シリコン層１４を形成する．そして、フォトレジストを
マスクとして、プラズマエッチングによりトランジスタ
領域を形成した後、チャネル領域を形成するために、熱
酸化により厚さ０．１μｍ程度の酸化シリコン（Ｓｉ０
２）層１１を形成する．この上に、減圧ＣＶＤ法により
厚さ０．３μｍ程度のポリシリコン層１２を形成し、フ
ォトレジストをマスクとして、プラズマエッチングによ
りポリシリコン層１２をバターニングすることにより、
ゲート電極と第２図に示すゲート信号練１３とを形成す
る．この後、７才トレジストをマスクとして、ウェット
エッチングによりチャネル領域上に酸化シリコン層１１
をバターニングし、ゲート酸化膜とする．次に、フォト
レジストをマスクとして、トランジスタ領域上に、Ｐ＋
またはＡｓ＋をイオン注入し、ポリシリコン層１４中に
ｎ＋領域であるソース領域１４ａとドレイン領域１４ｂ
とを形成することにより薄膜トランジスタを形成する．
そして、透明基板１０上に、常圧ＣＶＤ法により厚さ１
μｍ程度のｓ ｉ ｏ２層１６を形成し、フォトレジス
トをマスクとして、反応性イオンエッチングにより、ソ
ースコンタクト用窓とトレインコンタクト用窓とを有す
る眉間絶縁展を形成する． さらに、透明基板１０上に直流バイアススパッタ法によ
り厚さ１μｍ程度のＡρ−ＳＬ合金膜を形成し、フォト
レジストをマクスとしたウエットエッチングにより、ソ
ース電極１７とドレイン電極１８とを形成すると同時に
、ソース信号線１９と第１図に示すボンディングバヅド
２０とを形成する．ここで、石英基板１０上に、プラズ
マＣＶＤ法により厚さ０．３μｍ程度の窒化シリコン層
を形成し、フォトレジストをマスクとして、反応性イオ
ンエッチングにより、画素電極用窓とトレインコンタク
ト用窓とを有する第二の眉間絶縁Ｊ］ｌｌ２１を形成す
る．そして、画素電極２３として、たとえば、ＩＴＯな
どの酸化膜を用いるために、酸化展の作製時にドレイン
ｔ［ｉ１８のＡρ一Ｓｔ合金が酸化されないように、た
とえば、Ｃｒｔ！ＩやＮｉ膜などの酸化されにくい金属
を、高周波マグネトロンスパッタ法により厚さ０．２μ
ｍ程度トレイン電極１８を覆うように形成した後、フォ
トレジストをマスクとして、ウエットエッチングにより
、コンタクト１１２２を形成する． その後、直流マグネトロンスバッタ法により厚さ０．１
μｍ程度のＩＴＯ膜を形成した後、フォトレジストをマ
スクとしてウエットエッチングにより、画素電極２３を
形成する．そして、この後、ＥＬ工程により、第１図に
示す画素部２９をおおうように、順次Ｓ１０２による第
１誘電体層２４、ＺｎＳｉＭｎによる発光層２５、Ａ１
２０３による第２誘電体層２６、ＡρＳ１による背面電
極２７を形成する． 最後にプラズマＣＶＤ装置により、窒化シリコンによる
保護膜２８を防湿目的のために形成し、第１図に示すよ
うに、画素部２９を形成する．また上述の薄膜トランジ
スタを形成するのに用いたＣ Ｍ Ｏ Ｓ （ Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ＯｘｉｄｅＳｅｎ
ｉｃｏｎｄｕｃｔｏｒ）プロセスにより、垂直走査回路
３０と水平走査回路３１とを透明基板１０上に形成し、
これにより薄膜ＥＬ素子を用いたモノリシックの画像表
示装！を製遣する． なお、画素部２９の薄膜トランジスタの耐圧を考慮して
、発光層２５は低しきい電圧、たとえば、３０■程度で
発光するものが望ましい．本実施例のように、発光層２
５にＺｎＳＩＭｎなどのＺｎＳ，ＣａＳあるいはＳｒＳ
などを土成物とする無機系の薄膜ＥＬ素子を用いる場合
には、ＭＢＥ（Ｍｏｒｅｃｕｌａｒ ｂｅａｍ ｅｐｉ
ｔａｘｙ ）装置やＭＯＶＰＥ（Ｍｅｔａｌ ｏｒｇａ
ｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）装
置によるものが使用できる． 上記構成により、駆動用の垂直および水平走査回路３０
． ３１が画素部２９と同一の透明基板１０上に製造さ
れるので、従来のように外付けの走査用ＩＣを用いる場
合に比べて、小型化された画像表示装置を実現でき、か
つ、両水平走査回路３０． ３１を画素部２９と同時に
製造できて、従来行っていた実装工程が省略できる． なお、この実施例では画素部２９の薄膜トランジスタと
して、Ｐ＋やＡｓ＋をイオン注入したｎ型トランジスタ
を用いたが、Ｂ＋をイオン注入したＰ型トランジスタで
もよい．すなわち、画素部２９や垂直走査回路３０や水
平走査回路３１や薄膜トランジスタの構造は上記実施例
に限定されるものではない．ｔた、この実施例ではＥＬ
工程において、二層の誘電体層を用いているが、一層だ
けでもよいし、発光層としてアルミノキノリン《８一ｈ
ｙｃｌｒｏｘｙ ｑｕｉｎｏｌｉｎｅ Ａｌｒｉｉｎｕ
ｌ）などの有機系の薄ＩｇｌＥＬ素子を用いてもよい。
すなわち、発光層のしきい電圧が３０Ｖ程度であれば薄
膜ＥＬ素子の構造、材料に特別に限定されないことは言
うまでもない． 発明の効果 以上のように、本発明の画像表示装置によれば、画素部
と走査回路とを同一基板上に作製するように構成したた
め、従来のように外付け走査用ＩＣを用いないで済むの
で、実装工程を省略できて製造コストを低減できるとと
もに、画素部に対する画像表示装１全体の大きさ．を小
型化することができる．
膜ＥＬ素子の構造、材料に特別に限定されないことは言
うまでもない． 発明の効果 以上のように、本発明の画像表示装置によれば、画素部
と走査回路とを同一基板上に作製するように構成したた
め、従来のように外付け走査用ＩＣを用いないで済むの
で、実装工程を省略できて製造コストを低減できるとと
もに、画素部に対する画像表示装１全体の大きさ．を小
型化することができる．
第１図は本発明の一実施例の画素表示装置の回路構成を
示す平面図、第２図は同画像表示装置の画素部の要部拡
大平面図、第３図は第２図のＥ−Ｆ断面図、第４図は従
来の画像表示装置の画素部の要部断面図、第５図は同従
来の画像表示装置の平面図である．
示す平面図、第２図は同画像表示装置の画素部の要部拡
大平面図、第３図は第２図のＥ−Ｆ断面図、第４図は従
来の画像表示装置の画素部の要部断面図、第５図は同従
来の画像表示装置の平面図である．
Claims (1)
- １． 透光性基板上にマトリクス状に配列された薄膜Ｅ
Ｌ素子と薄膜トランジスタにより形成された画素部と、
前記画素部の駆動用の垂直走査回路および水平走査回路
とを備えるとともに、前記垂直走査回路および前記水平
走査回路が前記透光性基板上に前記画素部の薄膜トラン
ジスタを形成する工程で形成されている画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009924A JPH03216996A (ja) | 1990-01-19 | 1990-01-19 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009924A JPH03216996A (ja) | 1990-01-19 | 1990-01-19 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03216996A true JPH03216996A (ja) | 1991-09-24 |
Family
ID=11733635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009924A Pending JPH03216996A (ja) | 1990-01-19 | 1990-01-19 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03216996A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094064A (ja) * | 2000-09-11 | 2002-03-29 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置 |
| US7476900B2 (en) | 1995-03-24 | 2009-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, organic electroluminescence display device and manufacturing method of the same |
-
1990
- 1990-01-19 JP JP2009924A patent/JPH03216996A/ja active Pending
Cited By (2)
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