JP2002077960A - 時分割スイッチ - Google Patents
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Abstract
(57)【要約】
【課題】回路規模を縮小した低消費電力の時分割スイッ
チ。 【解決手段】複数の入力ハイウェイ１０と１つの出力ハ
イウェイ５０を有し、入力ハイウェイ１０上の複数の入
力時分割データ１から出力対象データのみを選択するセ
レクタ２０と、出力タイムスロット毎に対応するデータ
を保持するためのデータメモリ３０を有し、出力多重回
路４０は、データメモリ３０からの出力を順次選択して
多重して出力多重時分割データを出力ハイウェイ５０に
出力する。
チ。 【解決手段】複数の入力ハイウェイ１０と１つの出力ハ
イウェイ５０を有し、入力ハイウェイ１０上の複数の入
力時分割データ１から出力対象データのみを選択するセ
レクタ２０と、出力タイムスロット毎に対応するデータ
を保持するためのデータメモリ３０を有し、出力多重回
路４０は、データメモリ３０からの出力を順次選択して
多重して出力多重時分割データを出力ハイウェイ５０に
出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、時分割多重信号の
タイムスロットを交換する時分割スイッチに関する。
タイムスロットを交換する時分割スイッチに関する。
【０００２】
【従来の技術】従来、時分割スイッチは、図９に示すよ
うに、複数入力ハイウェイの各々に対応したデータメモ
リを用意し、入力ハイウェイから入力する全てのデータ
を一度データメモリに保持し(シーケンシャルライト)、
読み出し時にはスイッチング制御するための設定データ
に従ってデータメモリからデータを読み出す（ランダム
リード)ことでスイッチングを行っている。
うに、複数入力ハイウェイの各々に対応したデータメモ
リを用意し、入力ハイウェイから入力する全てのデータ
を一度データメモリに保持し(シーケンシャルライト)、
読み出し時にはスイッチング制御するための設定データ
に従ってデータメモリからデータを読み出す（ランダム
リード)ことでスイッチングを行っている。
【０００３】
【発明が解決しようとする課題】従来の時分割スイッチ
では、多重度が増した場合または入力ハイウェイ数が多
くなった場合、出力対象外となる無効なデータが多くな
り、それらのデータを保持するための冗長な回路の規模
の増大と消費電力の増加という課題を有する。
では、多重度が増した場合または入力ハイウェイ数が多
くなった場合、出力対象外となる無効なデータが多くな
り、それらのデータを保持するための冗長な回路の規模
の増大と消費電力の増加という課題を有する。
【０００４】また、時分割スイッチに入力した全てのデ
ータをデータメモリに保持するため、時分割スイッチの
回路の動作速度を入力ハイウェイのデータ速度と同じに
しなければならず、さらに消費電力が増加するという課
題を有する。
ータをデータメモリに保持するため、時分割スイッチの
回路の動作速度を入力ハイウェイのデータ速度と同じに
しなければならず、さらに消費電力が増加するという課
題を有する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、従来
のこの様な課題を解決し、回路規模を縮小した低消費電
力の時分割スイッチを提供することにある。
のこの様な課題を解決し、回路規模を縮小した低消費電
力の時分割スイッチを提供することにある。
【０００６】
【課題を解決するための手段】本発明の時分割スイッチ
は、複数の入力ハイウェイから入力された複数個の入力
時分割多重データから、所定数の前記入力時分割多重デ
ータを選択する入力セレクタ手段と、前記入力セレクタ
手段により選択された前記所定数の前記入力時分割多重
データの各々から所望のタイムスロットのデータを選択
して記憶保持するデータメモリ手段と、前記データメモ
リ手段により記憶保持された前記所定数のデータを時間
多重して、１フレームに前記所定数のタイムスロットを
含む出力時分割多重データを出力ハイウェイに出力する
出力多重手段を有することを特徴とする。
は、複数の入力ハイウェイから入力された複数個の入力
時分割多重データから、所定数の前記入力時分割多重デ
ータを選択する入力セレクタ手段と、前記入力セレクタ
手段により選択された前記所定数の前記入力時分割多重
データの各々から所望のタイムスロットのデータを選択
して記憶保持するデータメモリ手段と、前記データメモ
リ手段により記憶保持された前記所定数のデータを時間
多重して、１フレームに前記所定数のタイムスロットを
含む出力時分割多重データを出力ハイウェイに出力する
出力多重手段を有することを特徴とする。
【０００７】また、本発明の時分割スイッチは、前記入
力セレクタ手段は、入力された入力時分割多重データの
個数より少ない前記所定数の入力時分割多重データを選
択することを特徴とする。
力セレクタ手段は、入力された入力時分割多重データの
個数より少ない前記所定数の入力時分割多重データを選
択することを特徴とする。
【０００８】さらに、本発明の時分割スイッチは、前記
入力セレクタ手段により選択された前記所定数の前記入
力時分割多重データの各々から所望のタイムスロットの
データを選択して前記データメモリ手段に記憶保持する
よう制御するデータメモリ書き込み制御手段をさらに有
し、前記データメモリ書き込み制御手段は、前記入力時
分割多重データの各々のタイミングで所望のタイムスロ
ットのデータを前記データメモリ手段に書き込むことを
特徴とする。
入力セレクタ手段により選択された前記所定数の前記入
力時分割多重データの各々から所望のタイムスロットの
データを選択して前記データメモリ手段に記憶保持する
よう制御するデータメモリ書き込み制御手段をさらに有
し、前記データメモリ書き込み制御手段は、前記入力時
分割多重データの各々のタイミングで所望のタイムスロ
ットのデータを前記データメモリ手段に書き込むことを
特徴とする。
【０００９】また、本発明の時分割スイッチは、前記デ
ータメモリ手段により記憶保持された前記所定数のデー
タを前記データメモリ手段から読み出し制御するデータ
メモリ読み出し制御手段をさらに有し、前記データメモ
リ読み出し制御手段は、前記データメモリ手段から前記
所定数のデータを同時に読み出すよう制御し、前記出力
多重手段は、同時に読み出された前記データを、あらか
じめ決められた時間順序で多重することを特徴とする。
ータメモリ手段により記憶保持された前記所定数のデー
タを前記データメモリ手段から読み出し制御するデータ
メモリ読み出し制御手段をさらに有し、前記データメモ
リ読み出し制御手段は、前記データメモリ手段から前記
所定数のデータを同時に読み出すよう制御し、前記出力
多重手段は、同時に読み出された前記データを、あらか
じめ決められた時間順序で多重することを特徴とする。
【００１０】さらに、本発明の時分割スイッチは、前記
データメモリ手段により記憶保持された前記所定数のデ
ータを前記データメモリ手段から読み出し制御するデー
タメモリ読み出し制御手段をさらに有し、前記データメ
モリ読み出し制御手段は、前記データメモリ手段から前
記所定数のデータ各々のタイミングで読み出すよう制御
し、前記出力多重手段は、前記タイミングで読み出され
た前記データを多重することを特徴とする。
データメモリ手段により記憶保持された前記所定数のデ
ータを前記データメモリ手段から読み出し制御するデー
タメモリ読み出し制御手段をさらに有し、前記データメ
モリ読み出し制御手段は、前記データメモリ手段から前
記所定数のデータ各々のタイミングで読み出すよう制御
し、前記出力多重手段は、前記タイミングで読み出され
た前記データを多重することを特徴とする。
【００１１】また、本発明の時分割スイッチは、複数の
入力ハイウェイから入力された複数個の入力時分割多重
データから、所定数の前記入力時分割多重データを選択
する入力セレクタ手段と、前記入力セレクタ手段により
選択された前記所定数の前記入力時分割多重データの各
々を一時記憶するレジスタ手段と、前記レジスタ手段に
一時記憶されている前記入力時分割多重データの各々か
ら所望のタイムスロットのデータを同時に選択して記憶
保持するデータメモリ手段と、前記データメモリ手段に
より記憶保持されたデータを時間多重して、１フレーム
に前記所定数のタイムスロットを含む出力時分割多重デ
ータを出力ハイウェイに出力する出力多重手段を有する
ことを特徴とする。
入力ハイウェイから入力された複数個の入力時分割多重
データから、所定数の前記入力時分割多重データを選択
する入力セレクタ手段と、前記入力セレクタ手段により
選択された前記所定数の前記入力時分割多重データの各
々を一時記憶するレジスタ手段と、前記レジスタ手段に
一時記憶されている前記入力時分割多重データの各々か
ら所望のタイムスロットのデータを同時に選択して記憶
保持するデータメモリ手段と、前記データメモリ手段に
より記憶保持されたデータを時間多重して、１フレーム
に前記所定数のタイムスロットを含む出力時分割多重デ
ータを出力ハイウェイに出力する出力多重手段を有する
ことを特徴とする。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１３】図１は、本発明の第１実施形態の構成ブロ
ック図である。
ック図である。
【００１４】図１を参照して、本発明の第１実施形態の
時分割スイッチ１００は、ａ個の、１フレームにタイム
スロット数ｎ個のタイムスロットを有する入力時分割多
重データ１−１、１−２、〜、１−ａから、１フレーム
にタイムスロット数ｍ個を有する出力時分割多重データ
２を出力する。
時分割スイッチ１００は、ａ個の、１フレームにタイム
スロット数ｎ個のタイムスロットを有する入力時分割多
重データ１−１、１−２、〜、１−ａから、１フレーム
にタイムスロット数ｍ個を有する出力時分割多重データ
２を出力する。
【００１５】時分割スイッチ１００は、入力ハイウェイ
数ａ本の入力ハイウェイ１０−１、１０−２、〜、１０
−ａと，出力時分割多重データ２の有すタイムスロット
数ｍ個と同数ｍ個の入力セレクタ２０−１、２０−２、
〜、２０−ｍと、出力時分割多重データ２の有すタイム
スロット数ｍ個と同数ｍ個のデータメモリ３０−１、３
０−２、〜、３０−ｍと、入力タイムスロットカウンタ
６０と、書き込み制御回路７０と、出力タイムスロット
カウンタ８０と、読み出し制御回路９０と、出力多重回
路４０と、出力ハイウェイ５０と、を有して構成され
る。
数ａ本の入力ハイウェイ１０−１、１０−２、〜、１０
−ａと，出力時分割多重データ２の有すタイムスロット
数ｍ個と同数ｍ個の入力セレクタ２０−１、２０−２、
〜、２０−ｍと、出力時分割多重データ２の有すタイム
スロット数ｍ個と同数ｍ個のデータメモリ３０−１、３
０−２、〜、３０−ｍと、入力タイムスロットカウンタ
６０と、書き込み制御回路７０と、出力タイムスロット
カウンタ８０と、読み出し制御回路９０と、出力多重回
路４０と、出力ハイウェイ５０と、を有して構成され
る。
【００１６】入力ハイウェイ１０−１、１０−２、〜、
１０−ａの各々は、１フレーム中にタイムスロット数ｎ
個のタイムスロットが多重された入力時分割多重データ
１−１、１−２、〜、１−ａの各々を、入力セレクタ２
０−１、２０−２、〜、２０−ｍに入力する。
１０−ａの各々は、１フレーム中にタイムスロット数ｎ
個のタイムスロットが多重された入力時分割多重データ
１−１、１−２、〜、１−ａの各々を、入力セレクタ２
０−１、２０−２、〜、２０−ｍに入力する。
【００１７】入力セレクタ２０−１は、入力ハイウェイ
１０−１、１０−２、〜、１０−ａから入力されたａ個
の入力時分割多重データ１−１、１−２、〜、１−ａの
うちから１個の入力時分割多重データを選択する。
１０−１、１０−２、〜、１０−ａから入力されたａ個
の入力時分割多重データ１−１、１−２、〜、１−ａの
うちから１個の入力時分割多重データを選択する。
【００１８】同様に、入力セレクタ２０−２、〜、２０
−ｍの各々は、入力ハイウェイ１０−１、１０−２、
〜、１０−ａから入力されたａ個の入力時分割多重デー
タ１−１、１−２、〜、１−ａのうちから１個の入力時
分割多重データを選択する。
−ｍの各々は、入力ハイウェイ１０−１、１０−２、
〜、１０−ａから入力されたａ個の入力時分割多重デー
タ１−１、１−２、〜、１−ａのうちから１個の入力時
分割多重データを選択する。
【００１９】複数のデータメモリ３０−１、３０−２、
〜、３０−ｍの各々は、入力セレクタ２０−１、２０−
２、〜、２０−ｍの各々により選択された入力時分割多
重データ中の指定されたタイムスロットのデータを書き
込み保持する。
〜、３０−ｍの各々は、入力セレクタ２０−１、２０−
２、〜、２０−ｍの各々により選択された入力時分割多
重データ中の指定されたタイムスロットのデータを書き
込み保持する。
【００２０】入力タイムスロットカウンタ６０は、入力
時分割多重データを処理するための入力位相基準を示す
信号である入力位相基準信号６１を受け、この入力位相
基準信号６１を基に入力ハイウェイ上の入力時分割多重
データのタイムスロットをカウントする。
時分割多重データを処理するための入力位相基準を示す
信号である入力位相基準信号６１を受け、この入力位相
基準信号６１を基に入力ハイウェイ上の入力時分割多重
データのタイムスロットをカウントする。
【００２１】書き込み制御回路７０は、スイッチング設
定データ７１を登録し、このスイッチング設定データ７
１と入力タイムスロットカウンタ６０からのタイムスロ
ットカウント値とによりセレクト信号２２−１、２２−
２、〜、２２−ｍを生成し、このセレクト信号２２−
１、２２−２、〜、２２−ｍの各々により、入力時分割
多重データ１−１、１−２、〜、１−ａのうちから１個
の入力時分割多重データを選択するよう入力セレクタ２
０−１、２０−２、〜、２０−ｍの各々を選択制御す
る。
定データ７１を登録し、このスイッチング設定データ７
１と入力タイムスロットカウンタ６０からのタイムスロ
ットカウント値とによりセレクト信号２２−１、２２−
２、〜、２２−ｍを生成し、このセレクト信号２２−
１、２２−２、〜、２２−ｍの各々により、入力時分割
多重データ１−１、１−２、〜、１−ａのうちから１個
の入力時分割多重データを選択するよう入力セレクタ２
０−１、２０−２、〜、２０−ｍの各々を選択制御す
る。
【００２２】また、書き込み制御回路７０は、スイッチ
ング設定データ７１と入力タイムスロットカウンタ６０
からのタイムスロットカウント値とにより、データメモ
リ３０−１、３０−２、〜、３０−ｍの各々に書き込む
入力時分割多重データのタイムスロット位置を指示する
メモリ書き込み制御信号２３−１、２３−２、〜、２３
−ｍを生成し、このメモリ書き込み制御信号２３−１、
２３−２、〜、２３−ｍの各々により指示されたタイム
スロットのデータをデータメモリ３０−１、３０−２、
〜、３０−ｍの各々に書き込み制御する。ここで、スイ
ッチング設定データ７１は、入力時分割多重データ１−
１、１−２、〜、１−ａ中の各々のタイムスロットが、
出力ハイウェイ５０上の出力時分割多重データ２のどの
位置のタイムスロットに出力されるかを指示する。
ング設定データ７１と入力タイムスロットカウンタ６０
からのタイムスロットカウント値とにより、データメモ
リ３０−１、３０−２、〜、３０−ｍの各々に書き込む
入力時分割多重データのタイムスロット位置を指示する
メモリ書き込み制御信号２３−１、２３−２、〜、２３
−ｍを生成し、このメモリ書き込み制御信号２３−１、
２３−２、〜、２３−ｍの各々により指示されたタイム
スロットのデータをデータメモリ３０−１、３０−２、
〜、３０−ｍの各々に書き込み制御する。ここで、スイ
ッチング設定データ７１は、入力時分割多重データ１−
１、１−２、〜、１−ａ中の各々のタイムスロットが、
出力ハイウェイ５０上の出力時分割多重データ２のどの
位置のタイムスロットに出力されるかを指示する。
【００２３】出力タイムスロットカウンタ８０は、デー
タメモリ３０−１、３０−２、〜、３０−ｍからデータ
を読み出すための出力位相基準を示す出力位相基準信号
を受けて、この出力位相基準信号を基に出力ハイウェイ
５０上の出力時分割多重データ２のタイムスロットをカ
ウントする。
タメモリ３０−１、３０−２、〜、３０−ｍからデータ
を読み出すための出力位相基準を示す出力位相基準信号
を受けて、この出力位相基準信号を基に出力ハイウェイ
５０上の出力時分割多重データ２のタイムスロットをカ
ウントする。
【００２４】読み出し制御回路９０は、出力タイムスロ
ットカウンタ８０によるタイムスロットカウント値を基
に、データメモリ３０−１、３０−２、〜、３０−ｍか
らデータを読み出すための読み出し制御信号２４を生成
し、この制御信号２４により、データメモリ３０−１、
３０−２、〜、３０−ｍの各々に書き込まれている各々
のデータを同時に読み出すよう制御する。
ットカウンタ８０によるタイムスロットカウント値を基
に、データメモリ３０−１、３０−２、〜、３０−ｍか
らデータを読み出すための読み出し制御信号２４を生成
し、この制御信号２４により、データメモリ３０−１、
３０−２、〜、３０−ｍの各々に書き込まれている各々
のデータを同時に読み出すよう制御する。
【００２５】出力多重回路４０は、出力タイムスロット
カウンタ８０によるタイムスロットカウント値を基に、
データメモリ３０−１、３０−２、〜、３０−ｍの各々
から読み出されるデータを順番に選択し多重して出力時
分割多重データ２を生成し、この出力時分割多重データ
２を出力ハイウェイ５０に出力する。このとき、出力時
分割多重データ２は、１フレームにタイムスロット数ｍ
個のタイムスロットを多重した時分割多重データとな
る。
カウンタ８０によるタイムスロットカウント値を基に、
データメモリ３０−１、３０−２、〜、３０−ｍの各々
から読み出されるデータを順番に選択し多重して出力時
分割多重データ２を生成し、この出力時分割多重データ
２を出力ハイウェイ５０に出力する。このとき、出力時
分割多重データ２は、１フレームにタイムスロット数ｍ
個のタイムスロットを多重した時分割多重データとな
る。
【００２６】まとめると、時分割スイッチ１００は、１
フレームにタイムスロット数ｎ個のタイムスロットを有
する入力時分割多重データのａ個から、ｍ個の入力時分
割多重データを選択し、選択されたｍ個の入力時分割多
重データの各々から１タイムスロットのデータを選択し
てデータメモリに記憶保持し、記憶保持されたｍ個のデ
ータを時間多重して、１フレームにタイムスロット数ｍ
個を有する出力時分割多重データを出力する。つまり、
出力時分割多重データのタイムスロット数ｍ個と等しい
個数の入力時分割多重データが選択され時間多重され
る。
フレームにタイムスロット数ｎ個のタイムスロットを有
する入力時分割多重データのａ個から、ｍ個の入力時分
割多重データを選択し、選択されたｍ個の入力時分割多
重データの各々から１タイムスロットのデータを選択し
てデータメモリに記憶保持し、記憶保持されたｍ個のデ
ータを時間多重して、１フレームにタイムスロット数ｍ
個を有する出力時分割多重データを出力する。つまり、
出力時分割多重データのタイムスロット数ｍ個と等しい
個数の入力時分割多重データが選択され時間多重され
る。
【００２７】ｍの値をａの値より小さく設定すること
で、時分割スイッチ１００に集線機能を持たすことがで
きる。
で、時分割スイッチ１００に集線機能を持たすことがで
きる。
【００２８】次に、本発明の第１実施形態の動作につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２９】図２は、本発明の第１実施形態の動作を説
明するための図で、図３は、タイミングチャートであ
る。
明するための図で、図３は、タイミングチャートであ
る。
【００３０】入力ハイウェイ数ａ＝６本の入力ハイウェ
イの各々から、１フレームにｎ＝６個のタイムスロット
が多重された入力時分割多重データが入力されて、１フ
レームにｍ＝６個のタイムスロットが多重された出力時
分割多重データを出力ハイウェイに出力される動作を、
図２と図３を参照して説明する。
イの各々から、１フレームにｎ＝６個のタイムスロット
が多重された入力時分割多重データが入力されて、１フ
レームにｍ＝６個のタイムスロットが多重された出力時
分割多重データを出力ハイウェイに出力される動作を、
図２と図３を参照して説明する。
【００３１】書き込み制御回路７０に登録されているス
イッチング設定データ７１は、図３に示すように、出力
時分割多重データ２の出力タイムスロット番号と、該当
出力タイムスロット番号のタイムスロットに出力される
入力時分割多重データの対応を示し、たとえば、出力時
分割多重データ２の出力タイムスロット番号ＴＤ１のタ
イムスロットに、入力時分割多重データ１−２の入力タ
イムスロット番号ＴＩ３のデータＢ１３を出力するよう
に設定されている。
イッチング設定データ７１は、図３に示すように、出力
時分割多重データ２の出力タイムスロット番号と、該当
出力タイムスロット番号のタイムスロットに出力される
入力時分割多重データの対応を示し、たとえば、出力時
分割多重データ２の出力タイムスロット番号ＴＤ１のタ
イムスロットに、入力時分割多重データ１−２の入力タ
イムスロット番号ＴＩ３のデータＢ１３を出力するよう
に設定されている。
【００３２】このスイッチング設定データ７１に基づい
て、書き込み制御回路７０は、入力タイムスロットカウ
ンタ６０から入力タイムスロット番号ＴＩ３の指示を受
けたとき、入力セレクタ２０−１に対し入力ハイウェイ
１０−２上の入力時分割多重データ１−２を選択出力す
るようにセレクト信号２２−１を出力する。
て、書き込み制御回路７０は、入力タイムスロットカウ
ンタ６０から入力タイムスロット番号ＴＩ３の指示を受
けたとき、入力セレクタ２０−１に対し入力ハイウェイ
１０−２上の入力時分割多重データ１−２を選択出力す
るようにセレクト信号２２−１を出力する。
【００３３】セレクト信号２２−１をうけた入力セレク
タ２０−１は、入力ハイウェイ１０−２上の入力時分割
多重データ１−２を選択してデータメモリ３０−１に対
し出力する。
タ２０−１は、入力ハイウェイ１０−２上の入力時分割
多重データ１−２を選択してデータメモリ３０−１に対
し出力する。
【００３４】このとき、また、書き込み制御回路７０
は、データメモリ３０−１に対しメモリ書き込み制御信
号２３−１を送り、入力セレクタ２０−１により選択さ
れた入力時分割多重データ１−２の入力タイムスロット
番号ＴＩ３のデータＢ１３をデータメモリ３０−１に書
き込む。
は、データメモリ３０−１に対しメモリ書き込み制御信
号２３−１を送り、入力セレクタ２０−１により選択さ
れた入力時分割多重データ１−２の入力タイムスロット
番号ＴＩ３のデータＢ１３をデータメモリ３０−１に書
き込む。
【００３５】データメモリ３０−１は、書き込まれたデ
ータＢ１３を保持する。
ータＢ１３を保持する。
【００３６】同様に、書き込み制御回路７０は、スイッ
チング設定データ７１に基づいて、入力セレクタ２０−
２、〜、２０−６の各々に対して、セレクト信号２２−
２、〜、２２−６の各々を出力する。
チング設定データ７１に基づいて、入力セレクタ２０−
２、〜、２０−６の各々に対して、セレクト信号２２−
２、〜、２２−６の各々を出力する。
【００３７】セレクト信号２２−２、〜、２２−６の各
々を受けた入力セレクタ２０−２、〜、２０−６の各々
は、スイッチング設定データ７１に基づいて、入力ハイ
ウェイ上の入力時分割多重データを選択してデータメモ
リ３０−２、〜、３０−６の各々に対し出力する。
々を受けた入力セレクタ２０−２、〜、２０−６の各々
は、スイッチング設定データ７１に基づいて、入力ハイ
ウェイ上の入力時分割多重データを選択してデータメモ
リ３０−２、〜、３０−６の各々に対し出力する。
【００３８】このとき、また、書き込み制御回路７０
は、データメモリ３０−２、〜、３０−６の各々に対
し、メモリ書き込み制御信号２３−２、〜、２３−６の
各々を送り、入力時分割多重データ１−４の入力タイム
スロット番号ＴＩ４のデータＤ１４をデータメモリ３０
−２に書き込み、入力時分割多重データ１−５の入力タ
イムスロット番号ＴＩ３のデータＥ１３をデータメモリ
３０−３に書き込み、入力時分割多重データ１−１の入
力タイムスロット番号ＴＩ６のデータＡ１６をデータメ
モリ３０−４に書き込み、入力時分割多重データ１−３
の入力タイムスロット番号ＴＩ２のデータＣ１２をデー
タメモリ３０−５に書き込み、入力時分割多重データ１
−６の入力タイムスロット番号ＴＩ１のデータＦ１１を
データメモリ３０−６に書き込む。
は、データメモリ３０−２、〜、３０−６の各々に対
し、メモリ書き込み制御信号２３−２、〜、２３−６の
各々を送り、入力時分割多重データ１−４の入力タイム
スロット番号ＴＩ４のデータＤ１４をデータメモリ３０
−２に書き込み、入力時分割多重データ１−５の入力タ
イムスロット番号ＴＩ３のデータＥ１３をデータメモリ
３０−３に書き込み、入力時分割多重データ１−１の入
力タイムスロット番号ＴＩ６のデータＡ１６をデータメ
モリ３０−４に書き込み、入力時分割多重データ１−３
の入力タイムスロット番号ＴＩ２のデータＣ１２をデー
タメモリ３０−５に書き込み、入力時分割多重データ１
−６の入力タイムスロット番号ＴＩ１のデータＦ１１を
データメモリ３０−６に書き込む。
【００３９】データメモリ３０−２、〜、３０−６の各
々は、書き込まれたデータＤ１４、Ｅ１３、Ａ１６、Ｃ
１２、Ｆ１１を保持する。
々は、書き込まれたデータＤ１４、Ｅ１３、Ａ１６、Ｃ
１２、Ｆ１１を保持する。
【００４０】次に、出力タイムスロットカウンタ８０か
らのタイムスロットカウント値を基に、読み出し制御回
路９０は、読み出し制御信号２４により、データメモリ
３０−１、〜、３０−６の各々に保持されているデータ
Ｂ１３、Ｄ１４、Ｅ１３、Ａ１６、Ｃ１２、Ｆ１１を同
時に読み出し、出力多重回路４０へ入力する。
らのタイムスロットカウント値を基に、読み出し制御回
路９０は、読み出し制御信号２４により、データメモリ
３０−１、〜、３０−６の各々に保持されているデータ
Ｂ１３、Ｄ１４、Ｅ１３、Ａ１６、Ｃ１２、Ｆ１１を同
時に読み出し、出力多重回路４０へ入力する。
【００４１】出力多重回路４０は、出力タイムスロット
カウンタ８０からの指示により、データＢ１３、Ｄ１
４、Ｅ１３、Ａ１６、Ｃ１２、Ｆ１１の順番に切り出し
て時分割多重をする。すなわち、出力多重回路４０は、
データＢ１３を切り出して出力タイムスロット番号ＴＤ
１のタイムスロットに出力し、データＤ１４を切り出し
て出力タイムスロット番号ＴＤ２のタイムスロットに出
力し、データＥ１３を切り出して出力タイムスロット番
号ＴＤ３のタイムスロットに出力し、データＡ１６を切
り出して出力タイムスロット番号ＴＤ４のタイムスロッ
トに出力し、データＣ１２を切り出して出力タイムスロ
ット番号ＴＤ５のタイムスロットに出力し、データＦ１
１を切り出して出力タイムスロット番号ＴＤ５のタイム
スロットに出力することで出力時分割データ２を生成し
出力ハイウェイ５０に出力する。
カウンタ８０からの指示により、データＢ１３、Ｄ１
４、Ｅ１３、Ａ１６、Ｃ１２、Ｆ１１の順番に切り出し
て時分割多重をする。すなわち、出力多重回路４０は、
データＢ１３を切り出して出力タイムスロット番号ＴＤ
１のタイムスロットに出力し、データＤ１４を切り出し
て出力タイムスロット番号ＴＤ２のタイムスロットに出
力し、データＥ１３を切り出して出力タイムスロット番
号ＴＤ３のタイムスロットに出力し、データＡ１６を切
り出して出力タイムスロット番号ＴＤ４のタイムスロッ
トに出力し、データＣ１２を切り出して出力タイムスロ
ット番号ＴＤ５のタイムスロットに出力し、データＦ１
１を切り出して出力タイムスロット番号ＴＤ５のタイム
スロットに出力することで出力時分割データ２を生成し
出力ハイウェイ５０に出力する。
【００４２】次に、本発明の第２実施形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００４３】図４は、本発明の第２実施形態の構成ブロ
ック図である。
ック図である。
【００４４】図４を参照して、本発明の第２実施形態の
時分割スイッチ１０１は、入力ハイウェイ数ａ本の入力
ハイウェイ１０−１、１０−２、〜、１０−ａと，複数
ｍ個の入力セレクタ２０−１、２０−２、〜、２０−ｍ
と、複数ｍ個のレジスタ２１−１、２１−２、〜、２１
−ｍと、複数ｍ個のデータメモリ３０−１、３０−２、
〜、３０−ｍと、出力多重回路４０と、１個の出力ハイ
ウェイ５０と、入力タイムスロットカウンタ６０と、書
き込み制御回路７０と、出力タイムスロットカウンタ８
０と、読み出し制御回路９０とを有して構成される。
時分割スイッチ１０１は、入力ハイウェイ数ａ本の入力
ハイウェイ１０−１、１０−２、〜、１０−ａと，複数
ｍ個の入力セレクタ２０−１、２０−２、〜、２０−ｍ
と、複数ｍ個のレジスタ２１−１、２１−２、〜、２１
−ｍと、複数ｍ個のデータメモリ３０−１、３０−２、
〜、３０−ｍと、出力多重回路４０と、１個の出力ハイ
ウェイ５０と、入力タイムスロットカウンタ６０と、書
き込み制御回路７０と、出力タイムスロットカウンタ８
０と、読み出し制御回路９０とを有して構成される。
【００４５】第２実施形態の時分割スイッチ１０１は、
複数ｍ個のレジスタ２１−１、２１−２、〜、２１−ｍ
を、第１実施形態の時分割スイッチ１００に加えて構成
されている。よって、レジスタ２１−１、２１−２、
〜、２１−ｍに関係することのみを説明する。
複数ｍ個のレジスタ２１−１、２１−２、〜、２１−ｍ
を、第１実施形態の時分割スイッチ１００に加えて構成
されている。よって、レジスタ２１−１、２１−２、
〜、２１−ｍに関係することのみを説明する。
【００４６】書き込み制御回路７０は、スイッチング設
定データ７１と入力タイムスロットカウンタ６０からの
タイムスロットカウント値とにより、レジスタ２１−
１、２１−２、〜、２１−ｍの各々に書き込む入力時分
割多重データのフレームを指示するレジスタ書き込み制
御信号２５−１、２５−２、〜、２５−ｍを生成し、こ
のメモリ書き込み制御信号２５−１、２５−２、〜、２
５−ｍの各々によりレジスタ２１−１、２１−２、〜、
２１−ｍの各々を書き込み制御する。
定データ７１と入力タイムスロットカウンタ６０からの
タイムスロットカウント値とにより、レジスタ２１−
１、２１−２、〜、２１−ｍの各々に書き込む入力時分
割多重データのフレームを指示するレジスタ書き込み制
御信号２５−１、２５−２、〜、２５−ｍを生成し、こ
のメモリ書き込み制御信号２５−１、２５−２、〜、２
５−ｍの各々によりレジスタ２１−１、２１−２、〜、
２１−ｍの各々を書き込み制御する。
【００４７】レジスタ２１−１、２１−２、〜、２１−
ｍの各々は、レジスタ書き込み制御信号２５−１、２５
−２、〜、２５−ｍの各々により、入力セレクタ２０−
１、２０−２、〜、２０−ｍの各々により選択された入
力時分割多重データの１フレーム分を記憶する。
ｍの各々は、レジスタ書き込み制御信号２５−１、２５
−２、〜、２５−ｍの各々により、入力セレクタ２０−
１、２０−２、〜、２０−ｍの各々により選択された入
力時分割多重データの１フレーム分を記憶する。
【００４８】また、書き込み制御回路７０は、スイッチ
ング設定データ７１と入力タイムスロットカウンタ６０
からのタイムスロットカウント値とにより、レジスタ２
１−１、２１−２、〜、２１−ｍの各々に記憶されてい
る入力時分割多重データの各々を、データメモリ３０−
１、３０−２、〜、３０−ｍの各々に同時に書き込むた
めのモリ書き込み制御信号２３を生成し、このメモリ書
き込み制御信号２３によりデータメモリ３０−１、３０
−２、〜、３０−ｍを書き込み制御する。
ング設定データ７１と入力タイムスロットカウンタ６０
からのタイムスロットカウント値とにより、レジスタ２
１−１、２１−２、〜、２１−ｍの各々に記憶されてい
る入力時分割多重データの各々を、データメモリ３０−
１、３０−２、〜、３０−ｍの各々に同時に書き込むた
めのモリ書き込み制御信号２３を生成し、このメモリ書
き込み制御信号２３によりデータメモリ３０−１、３０
−２、〜、３０−ｍを書き込み制御する。
【００４９】データメモリ３０−１、３０−２、〜、３
０−ｍの各々は、メモリ書き込み制御信号２３により、
レジスタ２１−１、２１−２、〜、２１−ｍの各々から
の入力時分割多重データの所定フレーム数だけ記憶す
る。
０−ｍの各々は、メモリ書き込み制御信号２３により、
レジスタ２１−１、２１−２、〜、２１−ｍの各々から
の入力時分割多重データの所定フレーム数だけ記憶す
る。
【００５０】出力多重回路４０は、出力タイムスロット
カウンタ８０によるタイムスロットカウント値を基に、
データメモリ３０−１、３０−２、〜、３０−ｍの各々
から読み出されるデータを順番に選択し多重して出力時
分割多重データ２を生成し、この出力時分割多重データ
２を出力ハイウェイ５０に出力する。
カウンタ８０によるタイムスロットカウント値を基に、
データメモリ３０−１、３０−２、〜、３０−ｍの各々
から読み出されるデータを順番に選択し多重して出力時
分割多重データ２を生成し、この出力時分割多重データ
２を出力ハイウェイ５０に出力する。
【００５１】次に、本発明の第２実施形態の動作につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００５２】図５は、本発明の第２実施形態の動作を説
明するための図で、図６は、タイミングチャートであ
る。
明するための図で、図６は、タイミングチャートであ
る。
【００５３】入力ハイウェイ数ａ＝６本の入力ハイウェ
イの各々から、１フレームにｎ＝６個のタイムスロット
が多重された入力時分割多重データが入力されて、１フ
レームにｍ＝６個のタイムスロットが多重された出力時
分割多重データ２を出力ハイウェイ５０に出力される動
作を、図５と図６を参照して説明する。
イの各々から、１フレームにｎ＝６個のタイムスロット
が多重された入力時分割多重データが入力されて、１フ
レームにｍ＝６個のタイムスロットが多重された出力時
分割多重データ２を出力ハイウェイ５０に出力される動
作を、図５と図６を参照して説明する。
【００５４】書き込み制御回路７０に登録されているス
イッチング設定データ７１は、第１実施形態と同一であ
る。
イッチング設定データ７１は、第１実施形態と同一であ
る。
【００５５】書き込み制御回路７０からのセレクト信号
２２−１、〜、２２−６の各々を受けた入力セレクタ２
０−１、〜、２０−６の各々は、スイッチング設定デー
タ７１に基づいて、入力ハイウェイ上の入力時分割多重
データを選択してレジスタ２１−１、２１−２、〜、２
１−ｍの各々に対し出力する。
２２−１、〜、２２−６の各々を受けた入力セレクタ２
０−１、〜、２０−６の各々は、スイッチング設定デー
タ７１に基づいて、入力ハイウェイ上の入力時分割多重
データを選択してレジスタ２１−１、２１−２、〜、２
１−ｍの各々に対し出力する。
【００５６】書き込み制御回路７０は、レジスタ２１−
１、２１−２、〜、２１−ｍの各々に対し、レジスタ書
き込み制御信号２５−１、〜、２５−６の各々を送り、
入力時分割多重データ１−２の入力タイムスロット番号
ＴＩ１３のデータＢ１３をレジスタ２１−１に書き込
み、入力時分割多重データ１−４の入力タイムスロット
番号ＴＩ４のデータＤ１４をレジスタ２１−２に書き込
み、入力時分割多重データ１−５の入力タイムスロット
番号ＴＩ３のデータＥ１３をレジスタ２１−３に書き込
み、入力時分割多重データ１−１の入力タイムスロット
番号ＴＩ６のデータＡ１６をレジスタ２１−４に書き込
み、入力時分割多重データ１−３の入力タイムスロット
番号ＴＩ２のデータＣ１２をレジスタ２１−５に書き込
み、入力時分割多重データ１−６の入力タイムスロット
番号ＴＩ１のデータＦ１１をレジスタ２１−６に書き込
む。
１、２１−２、〜、２１−ｍの各々に対し、レジスタ書
き込み制御信号２５−１、〜、２５−６の各々を送り、
入力時分割多重データ１−２の入力タイムスロット番号
ＴＩ１３のデータＢ１３をレジスタ２１−１に書き込
み、入力時分割多重データ１−４の入力タイムスロット
番号ＴＩ４のデータＤ１４をレジスタ２１−２に書き込
み、入力時分割多重データ１−５の入力タイムスロット
番号ＴＩ３のデータＥ１３をレジスタ２１−３に書き込
み、入力時分割多重データ１−１の入力タイムスロット
番号ＴＩ６のデータＡ１６をレジスタ２１−４に書き込
み、入力時分割多重データ１−３の入力タイムスロット
番号ＴＩ２のデータＣ１２をレジスタ２１−５に書き込
み、入力時分割多重データ１−６の入力タイムスロット
番号ＴＩ１のデータＦ１１をレジスタ２１−６に書き込
む。
【００５７】データメモリ３０−１、〜、３０−６の各
々は、書き込まれたデータＢ１３、Ｄ１４、Ｅ１３、Ａ
１６、Ｃ１２、Ｆ１１を、１フレームの間だけ、一時記
憶保持する。
々は、書き込まれたデータＢ１３、Ｄ１４、Ｅ１３、Ａ
１６、Ｃ１２、Ｆ１１を、１フレームの間だけ、一時記
憶保持する。
【００５８】書き込み制御回路７０は、メモリ書き込み
制御信号２３により、レジスタ２１−１、２１−２、
〜、２１−ｍの各々に一時記憶保持されているデータの
各々を、データメモリ３０−１、３０−２、〜、３０−
ｍの各々に同時に書き込む。データメモリ３０−１、３
０−２、〜、３０−ｍの各々は、入力位相基準から出力
位相基準までの間に、レジスタ２１−１、２１−２、
〜、２１−ｍの各々に一時記憶保持されたすべてのデー
タを記憶する。例えば、図６に示すように、入力位相基
準から出力位相基準までの間が３フレームである場合、
データメモリ３０−１、３０−２、〜、３０−ｍの各々
は、３フレーム分のデータを記憶する。
制御信号２３により、レジスタ２１−１、２１−２、
〜、２１−ｍの各々に一時記憶保持されているデータの
各々を、データメモリ３０−１、３０−２、〜、３０−
ｍの各々に同時に書き込む。データメモリ３０−１、３
０−２、〜、３０−ｍの各々は、入力位相基準から出力
位相基準までの間に、レジスタ２１−１、２１−２、
〜、２１−ｍの各々に一時記憶保持されたすべてのデー
タを記憶する。例えば、図６に示すように、入力位相基
準から出力位相基準までの間が３フレームである場合、
データメモリ３０−１、３０−２、〜、３０−ｍの各々
は、３フレーム分のデータを記憶する。
【００５９】次に、出力タイムスロットカウンタ８０か
らのタイムスロットカウント値を基に、読み出し制御回
路９０は、読み出し制御信号２４により、データメモリ
３０−１、〜、３０−６の各々に保持されているデータ
Ｂ１３、Ｄ１４、Ｅ１３、Ａ１６、Ｃ１２、Ｆ１１を同
時に読み出し、出力多重回路４０へ入力する。
らのタイムスロットカウント値を基に、読み出し制御回
路９０は、読み出し制御信号２４により、データメモリ
３０−１、〜、３０−６の各々に保持されているデータ
Ｂ１３、Ｄ１４、Ｅ１３、Ａ１６、Ｃ１２、Ｆ１１を同
時に読み出し、出力多重回路４０へ入力する。
【００６０】出力多重回路４０は、出力タイムスロット
カウンタ８０からの指示により、データＢ１３、Ｄ１
４、Ｅ１３、Ａ１６、Ｃ１２、Ｆ１１の順番に切り出し
て時分割多重をする。すなわち、出力多重回路４０は、
データＢ１３を切り出して出力タイムスロット番号ＴＤ
１のタイムスロットに出力し、データＤ１４を切り出し
て出力タイムスロット番号ＴＤ２のタイムスロットに出
力し、データＥ１３を切り出して出力タイムスロット番
号ＴＤ３のタイムスロットに出力し、データＡ１６を切
り出して出力タイムスロット番号ＴＤ４のタイムスロッ
トに出力し、データＣ１２を切り出して出力タイムスロ
ット番号ＴＤ５のタイムスロットに出力し、データＦ１
１を切り出して出力タイムスロット番号ＴＤ５のタイム
スロットに出力することで出力時分割データ２を生成し
出力ハイウェイ５０に出力する。
カウンタ８０からの指示により、データＢ１３、Ｄ１
４、Ｅ１３、Ａ１６、Ｃ１２、Ｆ１１の順番に切り出し
て時分割多重をする。すなわち、出力多重回路４０は、
データＢ１３を切り出して出力タイムスロット番号ＴＤ
１のタイムスロットに出力し、データＤ１４を切り出し
て出力タイムスロット番号ＴＤ２のタイムスロットに出
力し、データＥ１３を切り出して出力タイムスロット番
号ＴＤ３のタイムスロットに出力し、データＡ１６を切
り出して出力タイムスロット番号ＴＤ４のタイムスロッ
トに出力し、データＣ１２を切り出して出力タイムスロ
ット番号ＴＤ５のタイムスロットに出力し、データＦ１
１を切り出して出力タイムスロット番号ＴＤ５のタイム
スロットに出力することで出力時分割データ２を生成し
出力ハイウェイ５０に出力する。
【００６１】この第２実施形態は、レジスタ２１−１、
２１−２、〜、２１−ｍの各々からのデータを、データ
メモリ３０−１、３０−２、〜、３０−ｍの各々に同時
に書き込む構成であるので、第１実施形態のようにデー
タメモリごとに異なるメモリ書き込み制御信号を必要と
せず、１個のメモリ書き込み制御信号２３でよく、メモ
リ書き込み制御信号２３のための制御線を少なくするこ
とができる。
２１−２、〜、２１−ｍの各々からのデータを、データ
メモリ３０−１、３０−２、〜、３０−ｍの各々に同時
に書き込む構成であるので、第１実施形態のようにデー
タメモリごとに異なるメモリ書き込み制御信号を必要と
せず、１個のメモリ書き込み制御信号２３でよく、メモ
リ書き込み制御信号２３のための制御線を少なくするこ
とができる。
【００６２】次に、本発明の第３実施形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００６３】図７は、本発明の第３実施形態の構成ブロ
ック図で、図８は、タイミングチャートである。
ック図で、図８は、タイミングチャートである。
【００６４】図７を参照して、本発明の第３実施形態の
時分割スイッチ１０２は、データメモリ３０−１、３０
−２、〜、３０−ｍの各々から、各々に専用な読み出し
タイミングでデータを読み出すよう構成されている点を
除けば、第１実施形態と同構成である。よって、読み出
しタイミングに関係することのみを説明する。
時分割スイッチ１０２は、データメモリ３０−１、３０
−２、〜、３０−ｍの各々から、各々に専用な読み出し
タイミングでデータを読み出すよう構成されている点を
除けば、第１実施形態と同構成である。よって、読み出
しタイミングに関係することのみを説明する。
【００６５】読み出し制御回路９０は、読み出しタイミ
ングが互いに異なる読み出し制御信号２４−１、２４−
２、〜、２４−ｍを生成し、これらの読み出し制御信号
２４−１、２４−２、〜、２４−ｍの各々により、デー
タメモリ３０−１、３０−２、〜、３０−ｍの各々から
データの読み出し制御をする。
ングが互いに異なる読み出し制御信号２４−１、２４−
２、〜、２４−ｍを生成し、これらの読み出し制御信号
２４−１、２４−２、〜、２４−ｍの各々により、デー
タメモリ３０−１、３０−２、〜、３０−ｍの各々から
データの読み出し制御をする。
【００６６】データメモリ３０−１、３０−２、〜、３
０−ｍの各々は、これらの読み出し制御信号２４−１、
２４−２、〜、２４−ｍの各々により、図８（図８中の
右下の図）のように、データＢ１３、Ｄ１４、Ｅ１３、
Ａ１６、Ｃ１２、Ｆ１１を順番に読み出し、出力多重回
路４０へ送る。
０−ｍの各々は、これらの読み出し制御信号２４−１、
２４−２、〜、２４−ｍの各々により、図８（図８中の
右下の図）のように、データＢ１３、Ｄ１４、Ｅ１３、
Ａ１６、Ｃ１２、Ｆ１１を順番に読み出し、出力多重回
路４０へ送る。
【００６７】出力多重回路４０は、読み出された順番で
データＢ１３、Ｄ１４、Ｅ１３、Ａ１６、Ｃ１２、Ｆ１
１を多重し出力時分割データ２生成し、出力ハイウェイ
５０に出力する。
データＢ１３、Ｄ１４、Ｅ１３、Ａ１６、Ｃ１２、Ｆ１
１を多重し出力時分割データ２生成し、出力ハイウェイ
５０に出力する。
【００６８】第３実施形態は、データメモリごとに読み
出しタイミングが異なる読み出し制御信号によりデータ
メモリからデータを読み出すよう構成されているので、
ハイウェイのデータ速度が高速の場合にメモリのアクセ
スタイムにより指定タイムスロット内での出力が間に合
わず、タイムスロットＴＤ６からＴＤ１における出力多
重回路４０の選択動作ミスを防ぐことが可能となる。
出しタイミングが異なる読み出し制御信号によりデータ
メモリからデータを読み出すよう構成されているので、
ハイウェイのデータ速度が高速の場合にメモリのアクセ
スタイムにより指定タイムスロット内での出力が間に合
わず、タイムスロットＴＤ６からＴＤ１における出力多
重回路４０の選択動作ミスを防ぐことが可能となる。
【００６９】以上では、１個の出力ハイウェイを有して
構成された時分割スイッチを述べたが、本発明による時
分割スイッチを複数個用意すれば、複数の出力ハイウェ
イを有する時分割スイッチが構成される。
構成された時分割スイッチを述べたが、本発明による時
分割スイッチを複数個用意すれば、複数の出力ハイウェ
イを有する時分割スイッチが構成される。
【００７０】
【発明の効果】以上説明したように、本発明は、出力対
象となる入力時分割データをあらかじめ選択してから出
力タイムスロットに応じたデータメモリへ保持し、デー
タメモリから出力したデータを順次選択して多重するよ
う構成されているので、以下の効果を得ることができ
る。
象となる入力時分割データをあらかじめ選択してから出
力タイムスロットに応じたデータメモリへ保持し、デー
タメモリから出力したデータを順次選択して多重するよ
う構成されているので、以下の効果を得ることができ
る。
【００７１】（１）入力時分割データの全てをメモリに
保持する必要がなく、出力対象データのみを保持するだ
けで良いため、不要なデータの保持回路が削減でき、回
路規模の増大を抑える事ができる。
保持する必要がなく、出力対象データのみを保持するだ
けで良いため、不要なデータの保持回路が削減でき、回
路規模の増大を抑える事ができる。
【００７２】（２）データメモリの個数を出力時分割デ
ータの時分割多重度の数だけにできるため、データメモ
リの平均動作スピード（＝出力時分割データのデータ速
度／時分割多重度）を落とすことができ、そして不要な
データを保持するための冗長な回路がなくす事ができる
ため、消費電力の増大を抑えることができる。
ータの時分割多重度の数だけにできるため、データメモ
リの平均動作スピード（＝出力時分割データのデータ速
度／時分割多重度）を落とすことができ、そして不要な
データを保持するための冗長な回路がなくす事ができる
ため、消費電力の増大を抑えることができる。
【図１】本発明の第１実施形態の構成ブロック図であ
る。
る。
【図２】第１実施形態の動作を説明するための図であ
る。
る。
【図３】タイミングチャートである。
【図４】本発明の第２実施形態の構成ブロック図であ
る。
る。
【図５】第２実施形態の動作を説明するための図であ
る。
る。
【図６】タイミングチャートである。
【図７】本発明の第３実施形態の構成ブロック図であ
る。
る。
【図８】タイミングチャートである。
【図９】従来の時分割スイッチである。
１ 入力時分割多重データ ２ 出力時分割多重データ １０ 入力ハイウェイ ２０ 入力セレクタ ３０ データメモリ ４０ 出力多重回路 ５０ 出力ハイウェイ ６０ 入力タイムスロットカウンタ ７０ 書き込み制御回路 ８０ 出力タイムスロットカウンタ ９０ 読み出し制御回路 １００ 時分割スイッチ
Claims (6)
- 【請求項１】 複数の入力ハイウェイから入力された複
数個の入力時分割多重データから、所定数の前記入力時
分割多重データを選択する入力セレクタ手段と、前記入
力セレクタ手段により選択された前記所定数の前記入力
時分割多重データの各々から所望のタイムスロットのデ
ータを選択して記憶保持するデータメモリ手段と、前記
データメモリ手段により記憶保持された前記所定数のデ
ータを時間多重して、１フレームに前記所定数のタイム
スロットを含む出力時分割多重データを出力ハイウェイ
に出力する出力多重手段を有することを特徴とする時分
割スイッチ。 - 【請求項２】 前記入力セレクタ手段は、入力された入
力時分割多重データの個数より少ない前記所定数の入力
時分割多重データを選択することを特徴とする請求項１
記載の時分割スイッチ。 - 【請求項３】 前記入力セレクタ手段により選択された
前記所定数の前記入力時分割多重データの各々から所望
のタイムスロットのデータを選択して前記データメモリ
手段に記憶保持するよう制御するデータメモリ書き込み
制御手段をさらに有し、前記データメモリ書き込み制御
手段は、前記入力時分割多重データの各々のタイミング
で所望のタイムスロットのデータを前記データメモリ手
段に書き込むことを特徴とする請求項１記載の時分割ス
イッチ。 - 【請求項４】 前記データメモリ手段により記憶保持さ
れた前記所定数のデータを前記データメモリ手段から読
み出し制御するデータメモリ読み出し制御手段をさらに
有し、前記データメモリ読み出し制御手段は、前記デー
タメモリ手段から前記所定数のデータを同時に読み出す
よう制御し、前記出力多重手段は、同時に読み出された
前記データを、あらかじめ決められた時間順序で多重す
ることを特徴とする請求項１記載の時分割スイッチ。 - 【請求項５】 前記データメモリ手段により記憶保持さ
れた前記所定数のデータを前記データメモリ手段から読
み出し制御するデータメモリ読み出し制御手段をさらに
有し、前記データメモリ読み出し制御手段は、前記デー
タメモリ手段から前記所定数のデータ各々のタイミング
で読み出すよう制御し、前記出力多重手段は、前記タイ
ミングで読み出された前記データを多重することを特徴
とする請求項１記載の時分割スイッチ。 - 【請求項６】 複数の入力ハイウェイから入力された複
数個の入力時分割多重データから、所定数の前記入力時
分割多重データを選択する入力セレクタ手段と、前記入
力セレクタ手段により選択された前記所定数の前記入力
時分割多重データの各々を一時記憶するレジスタ手段
と、前記レジスタ手段に一時記憶されている前記入力時
分割多重データの各々から所望のタイムスロットのデー
タを同時に選択して記憶保持するデータメモリ手段と、
前記データメモリ手段により記憶保持されたデータを時
間多重して、１フレームに前記所定数のタイムスロット
を含む出力時分割多重データを出力ハイウェイに出力す
る出力多重手段を有することを特徴とする時分割スイッ
チ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253532A JP2002077960A (ja) | 2000-08-24 | 2000-08-24 | 時分割スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253532A JP2002077960A (ja) | 2000-08-24 | 2000-08-24 | 時分割スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002077960A true JP2002077960A (ja) | 2002-03-15 |
Family
ID=18742613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000253532A Pending JP2002077960A (ja) | 2000-08-24 | 2000-08-24 | 時分割スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002077960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011118519A1 (ja) | 2010-03-24 | 2011-09-29 | 日本電気株式会社 | 伝送装置及び伝送方法 |
-
2000
- 2000-08-24 JP JP2000253532A patent/JP2002077960A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011118519A1 (ja) | 2010-03-24 | 2011-09-29 | 日本電気株式会社 | 伝送装置及び伝送方法 |
| US8995470B2 (en) | 2010-03-24 | 2015-03-31 | Nec Corporation | Transmitting device and transmitting method |
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| A02 | Decision of refusal |
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