JPH04189041A - 多重処理形遅延可変回路 - Google Patents
多重処理形遅延可変回路Info
- Publication number
- JPH04189041A JPH04189041A JP31599490A JP31599490A JPH04189041A JP H04189041 A JPH04189041 A JP H04189041A JP 31599490 A JP31599490 A JP 31599490A JP 31599490 A JP31599490 A JP 31599490A JP H04189041 A JPH04189041 A JP H04189041A
- Authority
- JP
- Japan
- Prior art keywords
- temporary storage
- storage circuit
- circuit
- input data
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は多重化された同期信号の処理に関し、特に、多
重化された信号に対して可変遅延を与える多重処理形遅
延可変回路に関する。
重化された信号に対して可変遅延を与える多重処理形遅
延可変回路に関する。
従来、この種の処理においては、多重化された信号を同
一の遅延素子に入力して、多重化された信号に同一の遅
延を与えていた。
一の遅延素子に入力して、多重化された信号に同一の遅
延を与えていた。
【発明か解決しようとする課８】
上述した従来の遅延回路は、多重化された信号全体を遅
延素子に入力するため、タイムスロット単位に異なった
遅延を与えることが困難であった。 また、遅延素子は遅延量か固定であるため、遅延量を可
変にするということも困難であった。 本発明の目的はタイムスロットの遅延を可変にすること
ができる多重処理形遅延可変回路を提供することにある
。 本発明の他の目的は遅延量を可変にすることができる多
重処理形遅延可変回路を提供することにある。
延素子に入力するため、タイムスロット単位に異なった
遅延を与えることが困難であった。 また、遅延素子は遅延量か固定であるため、遅延量を可
変にするということも困難であった。 本発明の目的はタイムスロットの遅延を可変にすること
ができる多重処理形遅延可変回路を提供することにある
。 本発明の他の目的は遅延量を可変にすることができる多
重処理形遅延可変回路を提供することにある。
本発明による多重処理形遅延可変回路は、入力データを
一時記憶する一時記憶回路と、該一時記憶回路に前記入
力データを記憶させるための書込みカウンタと、前記一
時記憶回路に記憶されたデータを読出して出力データを
出力する読出しカウンタと、前記出力データを前記入力
データとして戻すパスとを有する。
一時記憶する一時記憶回路と、該一時記憶回路に前記入
力データを記憶させるための書込みカウンタと、前記一
時記憶回路に記憶されたデータを読出して出力データを
出力する読出しカウンタと、前記出力データを前記入力
データとして戻すパスとを有する。
次に本発明について図面を参照して説明する。
第１図を参照すると、本発明の一実施例による多重処理
形遅延可変回路は、多重化された信号を入力データして
受け、この入力データに対して可変遅延を与える回路で
ある。 入力データは一時記憶回路（ＲＡＭ）１に書込みカウン
タ（ＷＣＴＲ）２の指示により記憶される。この後、読
出しカウンタ（ＲＣＴＲ）３の指示により一時記憶回路
１に記憶されたデータは出力データとして読出される。 すなわち、多重処理形遅延可変回路は入力データを一時
記憶回路１にシーケンシャルに書込みランダムに読出し
、または、ランダムに書込みシーケンシャルに読出して
入力データのタイムスロットの入替えを行うタイムスロ
ット入替え回路である。 遅延が不要な場合は、一時記憶回路１から読出されたデ
ータはそのまま出力データとして出力される。 一方、遅延が必要な場合、一時記憶回路１から読出され
たデータはパス４を介して再度一時記憶回路１に書込ま
れる。一時記憶回路１の動作周期は１フレームである。 従って、例えば、このパス４０通過回数をＮ回繰返すこ
とにより、入力データにＮフレームの遅延を与えること
かできる。
形遅延可変回路は、多重化された信号を入力データして
受け、この入力データに対して可変遅延を与える回路で
ある。 入力データは一時記憶回路（ＲＡＭ）１に書込みカウン
タ（ＷＣＴＲ）２の指示により記憶される。この後、読
出しカウンタ（ＲＣＴＲ）３の指示により一時記憶回路
１に記憶されたデータは出力データとして読出される。 すなわち、多重処理形遅延可変回路は入力データを一時
記憶回路１にシーケンシャルに書込みランダムに読出し
、または、ランダムに書込みシーケンシャルに読出して
入力データのタイムスロットの入替えを行うタイムスロ
ット入替え回路である。 遅延が不要な場合は、一時記憶回路１から読出されたデ
ータはそのまま出力データとして出力される。 一方、遅延が必要な場合、一時記憶回路１から読出され
たデータはパス４を介して再度一時記憶回路１に書込ま
れる。一時記憶回路１の動作周期は１フレームである。 従って、例えば、このパス４０通過回数をＮ回繰返すこ
とにより、入力データにＮフレームの遅延を与えること
かできる。
以上説明したようように、本発明は一時記憶回路の出力
から入力に戻るパスを追加することにより、一時記憶回
路を通過する回数を制御し、多重化レベルでタイムスロ
ットの遅延を可変にてきる。 また、読出しカウンタを状況により制御することにより
、遅延量を可変にできるという効果もある。
から入力に戻るパスを追加することにより、一時記憶回
路を通過する回数を制御し、多重化レベルでタイムスロ
ットの遅延を可変にてきる。 また、読出しカウンタを状況により制御することにより
、遅延量を可変にできるという効果もある。
第１図は本発明の一実施例による多重処理形遅延可変回
路を示すブロック図である。 １・・・一時記憶回路（ＲＡＭ） 、２・・・書込みカ
ウンタ（ＷＣＴＲ） 、３・・・読出しカウンタ（ＲＣ
Ｔ第１図
路を示すブロック図である。 １・・・一時記憶回路（ＲＡＭ） 、２・・・書込みカ
ウンタ（ＷＣＴＲ） 、３・・・読出しカウンタ（ＲＣ
Ｔ第１図
Claims (1)
- 【特許請求の範囲】 １、入力データを一時記憶回路にシーケンシャルに書込
みランダムに読出して前記入力データのタイムスロット
の入替えを行うタイムスロット入替え回路において、 前記一時記憶回路の出力を前記一時記憶回路の入力に戻
すパスを有することを特徴とする多重処理形遅延可変回
路。 ２、入力データを一時記憶回路にランダムに書込みシー
ケンシャルに読出して前記入力データのタイムスロット
の入替えを行うタイムスロット入替え回路において、 前記一時記憶回路の出力を前記一時記憶回路の入力に戻
すパスを有することを特徴とする多重処理形遅延可変回
路。 ３、入力データを一時記憶する一時記憶回路と、該一時
記憶回路に前記入力データを記憶させるための書込みカ
ウンタと、 前記一時記憶回路に記憶されたデータを読出して出力デ
ータを出力する読出しカウンタと、前記出力データを前
記入力データとして戻すパスと を有することを特徴とする多重処理形遅延可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31599490A JPH04189041A (ja) | 1990-11-22 | 1990-11-22 | 多重処理形遅延可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31599490A JPH04189041A (ja) | 1990-11-22 | 1990-11-22 | 多重処理形遅延可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04189041A true JPH04189041A (ja) | 1992-07-07 |
Family
ID=18072057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31599490A Pending JPH04189041A (ja) | 1990-11-22 | 1990-11-22 | 多重処理形遅延可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04189041A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310298A (ja) * | 1987-06-12 | 1988-12-19 | Nec Corp | タイムスロット入替え装置 |
-
1990
- 1990-11-22 JP JP31599490A patent/JPH04189041A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310298A (ja) * | 1987-06-12 | 1988-12-19 | Nec Corp | タイムスロット入替え装置 |
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