JP3118518B2 - デジタル通信装置 - Google Patents
デジタル通信装置Info
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Description
関し、特にデータ多重分離用タイミング制御回路に関す
る。
vision Multiplex:時分割多重)方式
で送る技術は、アナグロ方式の1万チャネル伝送を凌ぐ
までになり、急速に普及しつつある。
る場合、データを扱い易くするために、フレーム、サブ
フレームという構成単位が用いられている。サブフレー
ムは、フレームの最小構成単位であり、1フレームはM
(Mは2以上の整数)サブフレームから成る。
る。図2において、(イ)に示すフレーム周期であるユ
ニークワード(以下UWと称)のデータと、(ロ)に示
す周期TAの間の時間taの中にデータを備え、例えば
4周期分繰り返えすサブフレーム周期TA、即ち1/M
フレーム周期を有するデータ長可変のデータAと、
(ハ)に示すサブフレーム周期に非同期でフレーム周期
に同期している1/N(NはMでない整数)フレーム周
期TBを有するデータ長(時間tb)固定のデータBと
がある場合を想定する。
つデータA、Bが存在する場合、これらのデータの多重
分離用タイミング信号の生成は次のように行れている。
及びデータ長が固定であるため、カウンタとデコーダと
で構成される制御回路を用いて多重分離用タイミングゲ
ート信号が生成される。一方、データAについては、デ
ータBとの周期が異なるため、フレーム最後尾に限ら
ず、特にデータ長を延長した時にデータAとデータBの
領域とが重複する場合があり、多重化ができない。この
ような現象は、1フレーム中の全サブフレームで起こる
とは限らない。したがって、サブフレーム単位で、場合
分けを行い、それぞれにゲート信号生成用カウンタ回路
を設けて対応している。
図を参照すると、このゲート信号発生回路は、連続クロ
ック801が入力され、出力バス802とキャリ(UW
領域後尾信号)804とを出力するフレームカウンタ8
1と、出力バス802が入力され、フレームパルス信号
(UW領域先頭信号)803を出力するデコーダ86
と、フレームパルス信号803をJ入力、キャリ804
をK入力とし、連続クロック801をクロック入力とす
るJ/Kフリツプフロップからなる第1のラッチ回路8
9と、フレームパルス信号803と連続クロック801
とが各々入力されるデータタイミングカウンタ(B)8
5、データタイミングカウンタ(A1)83、データタ
イミングカウンタ(A2)84、サブフレームカウンタ
82と、データタイミングカウンタ(B)85の出力バ
ス806が入力されるデコーダB87とを備える。
カウンタ(A1)(A2)83、84のキャリ810、
811、フレームパルス信号803、サブフレームカウ
ンタ82のサブフレームパルス信号(データA領域後尾
信号)を入力とするセレクタ88と、デコーダB87の
データB領域先頭信号807をJ入力、データタイミン
グカウンタ(B)のキャリ(データB領域後尾信号)8
08をK入力、連続クロック801をクロック入力とす
る第2のラッチ回路90と、セレクタ88のデータA領
域先頭信号812をJ入力、サブフレームカウンタ82
のサブフレームパルス信号(データA領域後尾信号)8
13をK入力、連続クロック801をクロック入力とす
る第3のラッチ回路91とを備える。
からなる第1、第2、第3のラッチ回路89、90、9
1は、Q出力として各々UW用ゲート信号805、デー
タB用ゲート信号809、データA用ゲート信号814
を出力する。
A用ゲート信号814を生成するために連続クロック8
01を用いているため、データB領域によって分断され
た場合のデータA用ゲート信号の生成に備えて、複数の
カウンタ83、84等とカウンタ切り替えのためのセレ
クタ88とを有する。そのため、カウント数が特に多い
場合には、必然的に回路規模が大きくなると共に、回路
ブロック構成も複数になるという欠点があった。
サブフレームにおいては、重複部分はデータBの領域を
回避して、このデータBの前後方に多重される。つま
り、データAは、データB領域を挟んでその前方と後方
とに分割された状態で多重化される。この際、ゲート信
号生成用カウンタ82、83、84等は連続クロック8
01で動作していたため、データB領域の前方と後方の
それぞれに、データA領域の先頭信号を生成するカウン
タ83、84が不可欠であった。
いては、UWやデータBと同様に、カウンタとデコーダ
とで構成される回路によって、多重分離用タイミングゲ
ート信号805、809、814を生成していた。
み、本発明の目的は、次の各課題を解決したデジタル通
信装置を提供することにある。 (1)周期及びデータ長が相異なる複数のデータについ
て多重分離を行う際、データの重複が直ちに回避できる
ようにする。 (2)回路規模を小さくし、簡単な回路構成とする。 (3)カウンタの数を減少させる。 (4)連続クロックをそのままカウンタの入力に使用し
ないで済むようにする。
めに本発明によるデジタル通信装置は、フレーム周期で
あるユニークワードの第1のデータと、前記フレーム周
期の1/Mのサブフレーム周期を有しデータ長可変の第
2のデータと、前記サブフレーム周期に非同期でフレー
ム周期に同期し、前記フレーム周期の1/Nのフレーム
周期を有しデータ長固定の第3のデータを、連続クロッ
クに基いて多重化するための第1のゲート信号、第2の
ゲート信号、第3のゲート信号を各々生成するタイミン
グ制御回路を備えたデジタル通信装置において、生成さ
れた前記第3のゲート信号で前記連続クロックを一時的
に停止させるマスク手段を設け、このマスク手段で得ら
れた間欠クロック信号でのよりデータタイミングカウン
タをカウントして前記第2のゲート信号を得るように構
成される。
が各々書き込まれる第1、第2及び第3のメモリと、前
記タイミング制御回路で得られた各ゲート信号に基いて
前記第1、第2及び第3のメモリの読み出しを行う手段
と、この手段で出力された前記第1、第2及び第3のデ
ータを1つに束ねるように多重化する手段とを備える。
び第3のデータを分離して各々記憶するための第1、第
2及び第3のメモリを設け、前記タイミング制御回路で
得られた各ゲート信号を書き込みタイミング信号として
前記メモリに書き込ませる手段と、読み出しタイミング
信号で前記メモリからデータを読み出す手段とを備え
る。
を参照すると、このデータ多重分離用タイミング制御回
路は、連続クロック101を入力し、出力バス103、
キャリ(UW領域後尾信号)105を出力するフレーム
カウンタ1と、出力バス103を入力としてフレームパ
ルス信号(UW領域先頭信号)104を出力するデコー
ダ4と、デコーダ4のフレームパルス信号104をJ入
力とし、フレームカウンタ1のキャリ(UW領域後尾信
号)105をK入力とし、連続クロック101をクロッ
ク入力とするJ/Kフリツプフロップからなる第1のラ
ッチ回路12と、フレームパルス信号104及び連続ク
ロック101を入力とするデータタイミングカウンタ
(B)3と、このカウンタ(B)3の出力バス107を
入力とするデコーダ(B)6と、デコーダ(B)6のデ
ータB領域先頭信号108をJ入力とし、カウンタ
(B)3をキャリ(データB領域後尾信号)109をK
入力とし、連続クロック101をクロック入力とする第
2のラッチ回路13とを備えている。
出力であるサブフレームパルス信号(データA領域後尾
信号)117及びフレームパルス信号104を2入力と
するOR回路10と、このOR回路10のOR出力11
8、フレームパルス信号104、連続クロック101、
ロード値(A1)のデータ112、及びロード値(A
2)のデータ113を入力とするセレクタ7と、セレク
タ7からのロード値出力114、ORゲート回路10の
出力118、及びバーストクロック102を入力とする
データタイミングカウンタ(A)2と、第2のラッチ回
路13のデータB用ゲート信号110の反転信号(連続
クロック・マスク信号)111と連続クロック101と
の2入力のAND回路11と、ロード値(A1)8と、
ロード値(A2)9と、カウンタ(A)2の出力バス1
15を入力とするデコーダ(A)5と、デコーダ(A)
5のデータA領域先頭信号116をJ入力とし、カウン
タ(A)2のサブフレームパルス信号(データA領域後
尾信号)117をK入力とし、連続クロック101をク
ロック入力とする第3のラッチ回路14とを備えてい
る。
3、14は、いずれもJ/Kフリツプフロップからな
り、各々UW用ゲート信号106、データB用ゲート信
号110、データA用ゲート信号119をQ出力として
出力している。
成例は、図2に示した通り、UWフレーム構成(イ)
と、1/4フレームのサブフレーム構成のデータA
(ロ)と、1/5フレームのサブフレーム構成のデータ
B(ハ)とからなる。
1の制御回路で多重化する場合の要部の動作波形を示す
図3を参照すると、同図(イ)はデータA、Bが互いに
重複しないで多重化した場合を、(ロ)はデータA、B
が互いに重複する場合を示し、UW用ゲート信号106
は第1のラッチ回路12のQ出力、データA用ゲート信
号119は第3のラッチ回路14のQ出力、データB用
ゲート信号110は第2のラッチ回路13のQ出力、バ
ーストクロック102はAND回路11の出力である。
フレーム最後尾でのデータAの多重位置は、データBの
直前となることを示している。データAの周期TA中の
データA長ta、データBの周期TB中のデータB長t
bとがあり、データA長taは可変長となっている。
施の形態の動作の要部を順次説明すると、UW用ゲート
信号106の生成過程においては、連続クロック101
で動作するフレームカウンタ1の出力バス103をデコ
ードして得られたフレームパルス信号(UW領域先頭信
号)104によって、ゲート信号を開き、フレームカウ
ンタのキャリ105で与えられるUW領域後尾信号10
5によって、ゲート信号を閉じる。
過程においては、連続クロックで動作するデータタイミ
ングカウンタ(B)が、フレームパルス信号104をロ
ード信号として受ける。ゲート信号は、データタイミン
グカウンタ(B)3の出力バス107をデコードして得
られたデータB領域先頭信号108によって開き、カウ
ンタ(B)3のキャリ109で与えられるデータB領域
後尾信号109によって閉じる。
おいては、データタイミングカウンタ(A)2の初回の
ロードが、フレームパルス信号104によって行われ、
以降のロードはサブフレームパルス信号117によって
行われる。
とした場合、サブフレーム中のメインデータ領域は、各
サブフレームに含まれるデータBの領域数に依存するの
で、データBが1領域存在する第1乃至第3のサブフレ
ームと2領域存在する第4のサブフレームとに、場合分
けされる。これらの条件は、カウンタ回路を有するセレ
クタ7によって認識される。このセレクタ7の内部で
は、フレームパルス信号104をロード信号、サブフレ
ームパルス信号117をカウンタイネーブル信号として
カウンタを動作させて、カウンタ値〔0〜2〕すなわち
第1乃至第3のサブフレームのときには(TA−tb)
時間をカウントするためのロード値(A1)を、またカ
ウント値〔3〕すなわち第4のサブフレームのときには
(TA−2tb)時間をカウントするためのロード値
(A2)を選択するという動作を行っている。
ックには、連続クロック101をデータB用ゲート信号
の反転信号111でマスクしたバーストクロック102
を用いているので、データB領域に相当するタイミング
tb時間だけデータタイミングカウンタ(A)2の動作
を一時停止させることができる。これにより、ゲート信
号は、データタイミングカウンタ(A)2の出力バス1
15をデコードして得られたデータA領域先頭信号11
6によって開き、データタイミングカウンタ(A)2の
キャリで与えられるサブフレームパルス信号117によ
って閉じる。
ゲート信号は、データB領域を含むタイミングとなって
いるが、多重の際にはデータA領域の後部にデータBが
上書きされる。一方、分離の際には、第4のサブフレー
ムのデータA用ゲート信号によって抽出されたデータ
(データA、Bの混合データ)は、更に、図3に示した
データB領域信号によって再抽出されるので、結果的に
データAのみを抽出するかたちとなる。
ート信号106、110、119を用いて、多重分離の
タイミング制御を行う。
ータBのそれぞれの周期とデータ長とが確定していると
き、サブフレーム長と各サブフレーム中に含まれるデー
タBの領域数は確定する。つまり、各サブフレーム中の
メインデータ領域(UWはメインデータの一部とする)
は、サブフレーム中に含まれるデータBの領域数に依存
するといえる。但し、メインデータは、間にデータBが
挿入されるため間欠的に存在する。そのため、データを
多重分離する際、生成されたデータB用ゲート信号11
0の反転信号111で連続クロックのマスクを行い、こ
のタイミングの間でクロックを一時停止させる。このよ
うにしてつくられた間欠クロック信号(バーストクロッ
ク102)でメインデータ領域をカウントすると、ロー
ド値の切り替えのみで、データA領域の先頭信号を得る
ことができる。
フレーム中に含まれるデータBの領域数を条件として切
り替え、また、カウンタ回路にバーストクロックを用い
ることで、データ同士の重複如何に関わらず、1つのカ
ウンタ回路でデータA領域の先頭タイミング信号を生成
することができる。
なる複数データについて多重分離を行う場合、データの
重複を考慮しなければならない点や、各サブフレームは
この中に存在する固定長データの領域数によって場合分
けを行うことができる点、更に固定長データの性質等に
着目して、データタイミングで開かれたゲート信号によ
って連続クロックのマスクを行う間欠クロック信号(バ
ーストクロック)を生成した。この際、上記場合分け条
件によって、カウンタ回路のロード値を切り替え、また
バーストクロックをカウンタ回路のクロックに用いるこ
とで、1つのカウンタ回路で可変長データの多重分離タ
イミングの生成を可能とする。
に示されている。図において、この応用例回路は、図1
で示したデータ多重分離用タイミング制御回路57と、
多重時のUW領域先頭信号507(図1のフレームパル
ス信号104に相当)とクロック517とを2入力とす
るAND回路54と、多重時のデータA領域先頭信号5
08(図1の信号116に相当)とクロック517とを
2入力とするAND回路55と、多重時のデータB領域
先頭信号509(図1の信号108)とクロック517
とを2入力とするAND回路56と、第1、第2、第3
のメモリ51、52、53と、多重データを出力する多
重回路(MUX)58とを備える。
1と書き込みタイミング信号504と読み出しタイミン
グ信号510とメモリリセット信号516(図1のサブ
フレームパルス信号117に相当)とが入力され、多重
タイミングのUWを出力する。第2のメモリ52には、
データA502と書き込みタイミング信号505と読み
出しタイミング信号511とメモリリセット信号516
とが入力され、多重タイミングのデータAを出力する。
第3のメモリ53には、データB503と書き込みタイ
ミング信号506と読み出しタイミング信号512とメ
モリリセット信号516とが入力され、多重タイミング
のデータBを出力する。多重回路58は、各メモリ5
1、52、53からのUW、データA、データB51
3、514、515を多重化して出力する。
データA、データBを各々T時間周期、TA時間周期、
TB時間周期で抽出すると同時に、各データ領域先頭信
号507、508、509を書き込みタイミングとし
て、各メモリ51、52、53に書き込む。書き込まれ
た各データは、データ多重分離用タイミング制御回路に
よって得られる各々のデータ用ゲート信号を読み出しタ
イミングとして出力する。多重用タイミングで出力され
たUW、データA、データBは、多重回路によって図3
に示すような1つのデータに束ねられる。
ク図が示されている。図5を参照すると、2の応用例
は、図1で示したデータ多重分離用タイミング制御回路
71と、入力データ701と制御回路71のUW用ゲー
ト信号702とを2入力とするAND回路72と、入力
データ701とデータA用ゲート信号703(図1の信
号119に相当)とを2入力とするAND回路73と、
入力データ701とデータB用ゲート信号704(図1
の信号110に相当)とを2入力とするAND回路74
と、第1、第2、第3のメモリ75、76、77とを備
える。
力であるUW書き込みタイミング信号708とUW用読
み出しタイミング信号711とを入力とし、UW705
を出力する。第2のメモリ76は、AND回路73の出
力であるデータA書き込みタイミング信号709とデー
タA読み出しタイミング信号712とを入力とし、デー
タA706を出力する。第3のメモリ77は、AND回
路74の出力であるデータB書き込みタイミング信号7
10と読み出しタイミング信号713とを入力とし、デ
ータB707を出力する。
異なる周期のデータが混在する場合において、タイミン
グ制御回路71によって得られた各々のゲート信号で、
各々のデータを抽出すると同時に、各データ領域先頭信
号を書き込みタイミングとして、メモリ75、76、7
7に書き込む。書き込まれたデータのうち、UWはT時
間周期、データAはTA時間周期、データBはTB時間
周期で、各データ領域先頭信号を読み出しタイミングと
して、各々出力する。
ロック信号からなるバーストクロックを用いることで、
規模の大きなカウンタ回路を極力少なくすることがで
き、このため回路規模が縮小し、回路の簡略化やコスト
低減等の効果が得られるだけでなく、周期及びデータ長
が相異なる複数のデータについて多重分離を行う際、デ
ータの重複が直ちに回避でき、連続クロックをそのまま
カウンタの入力に使用しないで済むようになる。
ある。
ある。
る場合を示すタイミング図である。
である。
である。
示すブロック図である。
AND回路 57,71 データ多重分離用タイミング
制御回路 58 多重回路(マルチプレクサ) 82 サブフレームカウンタ 83,84 データタイミングカウンタ
Claims (3)
- 【請求項1】フレーム周期であるユニークワードの第1
のデータと、前記フレーム周期の1/Mのサブフレーム
周期を有しデータ長可変の第2のデータと、前記サブフ
レーム周期に非同期でフレーム周期に同期し、前記フレ
ーム周期の1/Nのフレーム周期を有しデータ長固定の
第3のデータを、連続クロックに基いて多重化するため
の第1のゲート信号、第2のゲート信号、第3のゲート
信号を各々生成するタイミング制御回路を備えたデジタ
ル通信装置において、 生成された前記第3のゲート信号で前記連続クロックを
一時的に停止させるマスク手段を設け、このマスク手段
で得られた間欠クロック信号によりデータタイミングカ
ウンタをカウントして前記第2のゲート信号を得ること
を特徴とするデジタル通信装置。 - 【請求項2】前記第1、第2及び第3のデータが各々書
き込まれる第1、第2及び第3のメモリと、前記タイミ
ング制御回路で得られた各ゲート信号に基いて前記第
1、第2及び第3のメモリの読み出しを行う手段と、こ
の手段で出力された前記第1、第2及び第3のデータを
1つに束ねるように多重化する手段とを備える請求項1
に記載のデジタル通信装置。 - 【請求項3】入力データのうち前記第1、第2及び第3
のデータを分離して各々記憶するための第1、第2及び
第3のメモリを設け、前記タイミング制御回路で得られ
た各ゲート信号を書き込みタイミング信号として前記メ
モリに書き込ませる手段と、読み出しタイミング信号で
前記メモリからデータを読み出す手段とを備える請求項
1に記載のデジタル通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08094787A JP3118518B2 (ja) | 1996-03-25 | 1996-03-25 | デジタル通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08094787A JP3118518B2 (ja) | 1996-03-25 | 1996-03-25 | デジタル通信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09261193A JPH09261193A (ja) | 1997-10-03 |
JP3118518B2 true JP3118518B2 (ja) | 2000-12-18 |
Family
ID=14119800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08094787A Expired - Fee Related JP3118518B2 (ja) | 1996-03-25 | 1996-03-25 | デジタル通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3118518B2 (ja) |
-
1996
- 1996-03-25 JP JP08094787A patent/JP3118518B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH09261193A (ja) | 1997-10-03 |
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