JPS63215197A - 時間スイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル交換装置或は回線編集装置に用い
られる時間スイッチ回路に係り、特に。

容量に応じて増設が可能な時間スイッチ回路の改良に関
する。

〔従来の技術〕

時間スイッチ回路は、ハイウェイに多重化されたデータ
の順序を入れ換えることによってスイッチング機能を実
現するものであり、ディジタル交換装置或は回線編集装
置等に用いられる。これらの装置は、小容量から大容量
に至る広い範囲の適用規模で用いられるため、時間スイ
ッチ回路は適用規模に応じて増設可能な構成が採られる
。

増設が可能な時間スイッチ回路としては、従来、特開昭
５８−１８２３９４号に記載のように、第５図に示すも
のがあった。第５図は、時間スイッチモジュール５と、
時間スイッチモジュール６とから構成される。時間スイ
ッチモジュール５は、受信ハイウェイ６１と送信ハイウ
ェイ６２との間のスイッチングを可能とするワード数ｎ
を持つデータメモリ１１と、データメモリ１１の出力と
後述のデータメモリ２１の出力とから各タイムスロット
毎に１を選択するセレクタ１９と、データメモリ１１の
書き込みアドレスを発生するカウンタ１３と、データメ
モリ１１及び後述のデータメモリ２１の読み出しアドレ
スとセレクタ１９の制御信号を記憶するワード数ｎの制
御メモリ１７と。

制御メモリ１７の出力と後述の制御メモリ２７の出力と
を多重化するマルチプレクサ１８と、カウンタ１３の出
力とマルチプレクサ１８の出力とを選択してデータメモ
リ１１に供給するセレクタ１５とから構成される。又１
時間スイッチモジュール６も、同様に、ワード数ｎのデ
ータメモリ２１と、データメモリ２１の出力とデータメ
モリ１１の出力とから各タイム、スロット毎に１を選択
するセレクタ２９と、データメモリ２１の書き込みアド
レスを発生するカウンタ２３と、データメモリ２１及び
データメモリ１１の読み出しアドレスとセレクタ２９の
制御信号を記憶するワード数ｎの制御メモリ２７と、制
御メモリ２７の出力と制御メモリ１７の出力とを多重化
するマルチプレクサ２８と、カウンタ２３の出力とマル
チプレクサ２８の出力とを選択してデータメモリ２１に
供給するセレクタ２５とから構成される。制御メモリ１
７には、送信ハイウェイ６２に出力すべきデータのアド
レスが記憶され、制御メモリ２７には。

送信ハイウェイ７２に出力すべきデータのアドレスが記
憶されている。各タイムスロットの前半において、受信
ハイウェイ６１のデータがカウーンタ１３の出力するア
ドレスに従ってデータメモリ１１に書き込まれ、又、受
信ハイウェイ７１のデータがカウンタ２３の出力するア
ドレスに従ってデータメモリ２１に書き込まれる。各タ
イムスロットの後半は更に２分割され、その前半部分に
おいては制御メモリ１７の出力するアドレスに従ってデ
ータメモリ１１よりデータが出力され、又、制御メモリ
２７の出力するアドレスに従ってデータメモリ２１より
データが出力される。又、後半部分においては制御メモ
リ２７の出力するアドレスに従ってデータメモリ１１よ
りデータが出力され、制御メモリ１７の出力するアドレ
スに従ってデータメモリ２１よりデータが出力される。

セレクタ１９は制御メモリ１７の制御に従って、各タイ
ムスロットの後半に入力する４データより１を選択して
送信ハイウェイ６２に出力する。又、セレクタ２９は制
御メモリ２７の制御に従って、各タイムスロットの後半
に入力する４データより１を選択して送信ハイウェイ７
２に出力する。

〔発明が解決しようとする問題点〕

上記従来技術は、複数の時間モジュール間で制御メモリ
の内容（約８本）および出力データ（８〜１０本）の授
受を行う必要がある。このため。

時間スイッチモジュール間の配線数が多くなり、実装が
困難になるという問題があった。

本発明の目的は、時間スイッチモジュール間の配線数が
少なく実装が容易となる時間スイッチ回路を提供するこ
とにある。

〔問題点を解決するための手段〕

上記目的は、時間スイッチ回路を、ハイウェイに多重化
されたデータを記憶するワード数ｎの１あるいは２のデ
ータメモリと、該データメモリにアクセスするアドレス
を記憶するワード数ｍｎ（ｍは２以上の整数）の制御メ
モリと、前記データメモリにアクセスするアドレスを発
生するカウンタと、該カウンタのリセット信号を入力す
る端子を具備する１以上ｍ以下の時間スイッチモジュー
ルと、該時間スイッチモジュールの出力から１を選択す
る選択回路から構成することにより、達成される。

〔作用〕

入力ハイウェイは各時間ス・イッチモジュールに分配さ
れる。各時間スイッチモジュールのカウンタのリセット
信号入力端子には、各々ｎタイムスロットずつ位相の異
なる周期ｍｎのパルスが印加され、カウンタはこのパル
スに同期して各々ｎタイムスロットずつ位相の異なる計
数を行う。各時間スイッチモジュールに入力したハイウ
ェイのデータはカウンタに従って、フレーム長ｍｎタイ
ムスロットのうちの他の時間スイッチモジュールとは排
他的なｎビットのみデータメモリに書き込まれる。デー
タメモリに書き込まれたデータは、各データメモリが属
する時間スイッチモジュールに含まれる制御メモリに記
憶されているアドレスに従い、選択回路に出力される。

選択回路では、各時間スイッチモジュールの出力を各タ
イムスロット毎に選択し、出力ハイウェイに出力する。

各時間スイッチモジュールのデータメモリは、各データ
メモリが属する時間スイッチモジュールに含まれる制御
メモリによってのみ制御されるため、時間スイッチモジ
ュール間で制御メモリの内容を授受する必要はない。

〔実施例〕

以下、本発明の第１の実施例を第１図を用いて説明する
。第１の実施例は、時間スイッチモジュール１と、時間
スイッチモジュール２と、時間スイッチモジュール１の
出力データと時間スイッチモジュール２の出力データと
から１を選択するセレクタ３３と、時間スイッチモジュ
ール１と時間スイッチモジュール２にカウンタ・リセッ
トパルスを供給するタイミング発生回路３４とから構成
される。時間スイッチモジュール１は、ワード数２５６
のデータメモリ１１と、データメモリ１１の書き込みア
ドレスを発生するカウンタ１３と、データメモリ１１の
読み出しアドレスを記憶するワード数５１２の制御メモ
リ１２と、カウンタ１３の出力と制御メモリ１２の出力
とから１を選択してデータメモリ１１に供給するセレク
タ１５と、カウンタ１３のリセットパルスを入力する端
子１６とから構成される。又、時間スイッチ−モジュー
ル２も同様に、ワード数２５６のデータメモリ２１と、
データメモリ２１の書き込みアドレスを発生するカウン
タ２３と、データメモリ２１の読み出しアドレスを記憶
するワード数５１２の制御メモリ２２と、カウンタ２３
の出力と制御メモリ２２の出力とから１を選択してデー
タメモリ２１に供給するセレクタ２５と、カウンタ２３
のリセットパルスを入力する端子２６とから構成される
。次に、第１の実施例の動作を第２図のタイムチャート
を用いて説明する０本実施例のフレーム長はｍ　ｎ　＝
　５１２タイムスロツトであり、ｍ＝２、ｎ＝２５６で
ある。第２図（ａ）に示す入力データは時間スイッチモ
ジュール１及び時間スイッチモジュール２の両者に供給
される。タイミング発生回路３４は、第２図（ｃ）に示
すようにタイムスロット０においてカウンタリセットパ
ルスを時間スイッチモジュール１の端子１６に供給し、
第２図（ｅ）に示すようにタイムスロット２５６におい
てカウンタリセットパルスを時間スイッチモジュール２
の端子２６に供給する。時間スイッチモジュール１のカ
ウンタ１３は、第２図（ｃ）に示すカウンタリセットパ
ルスによりタイムスロットＯにおいてリセットされ、そ
の後１タイムスロツト毎に１だけ増加する。第２図（ｂ
）に示すように、タイムスロットＯよりタイムスロット
２５５までの各タイムスロットの前半においては、カウ
ンタ１３が出力するアドレスに従って入力データがデー
タメモリ１１に書き込まれる。なお、第２図（ｂ）、（
ｄ）におけるＷの下部の数はそれぞれデータメモリ１１
．２１への書き込みアドレスを示す。タイムスロット２
５６よりタイムスロット５１１までにおいては、データ
メモリ１１への書き込みは行なわれない。タイムスロッ
トＯよリタイムスロット５１１までの各タイムスロット
の後半においては、制御メモリ１２が出力するアドレス
に従ってデータメモリ１１よりデータが読み出され、セ
レクタ３３に供給される。なお、第２図（ｂ）、（ｄ）
におけるＲの下部の数は読み出しアドレスが記憶されて
いる制御メモリのアドレスを示す。又、時間スイッチモ
ジュール２のカウンタ２３は、第２図（ｅ）に示すカウ
ンタリセットパルスによりタイムスロット２５６におい
てリセットされ、その後１タイムスロツト毎に１だけ増
加する。第２図（ｄ）に示すようにタイムスロット０よ
りタイムスロット２５５までにおいては。

データメモリ２１への書き込みは行なわれない。

タイムスロット２５６よりタイムスロット５１１までの
各タイムスロットの後半においては、カウンタ２３が出
力するアドレスに従って入力データがデータメモリ２１
に書き込まれる。タイムスロット０よりタイムスロット
５１１までの各タイムスロットの後半においては、制御
メモリ２２が出力するアドレスに従ってデータメモリ２
１よりデータが読み出され、セレクタ３３に供給される
。

セレクタ３３は、制御メモリ１２が出力する制御ビット
に従い、各タイムスロット毎に、データメモリ１１の出
力データとデータメモリ２１の出力データとから１を選
択し、出力する。第１の実施例は、シングルバーツファ
方式の時間スイッチ回路に本発明を適用したものである
。

第３図に示す第２の実施例は、ハイウェイ上の各チャネ
ルの時間順序がスイッチング後にも保証されるダブルバ
ッファ方式の時間スイッチ回路に本発明を適用したもの
である。第２の実施例は、時間スイッチモジュール３と
、時間スイッチモジュール４と、時間スイッチモジュー
ル３の出力データと時間スイッチモジュール４の出力デ
ータとから１を選択するセレクタ３３と、時間スイッチ
モジュール３と時間スイッチモジュール４にカウンタリ
セットパルスを供給するタイミング発生回路３４とから
構成される。時間スイッチモジュール３は、ワード数２
５６のデータメモリ４１〜４２と、データメモリ４１〜
４２の書き込みアドレスを発生するカウンタ１３と、デ
ータメモリ４１〜４２の読み出しアドレスを記憶するワ
ード数５１２の制御メモリ１２と、カウンタ１３の出力
と制御メモリエ２の出力とから１を選択してデータメモ
リ４１〜４２にそれぞれ供給するセレクタ４３〜４４と
、カウンタ１３のリセットパルスを入力する端子１１６
とから構成される。又、時間スイッチモジュール４も同
様に、ワード数２５６のデータメモリ５１〜５２と、デ
ータメモリ５１〜５２の書き込みアドレスを発生するカ
ウンタ２３と、データメモリ５−１〜５２の読み出しア
ドレスを記憶するワード数５１２の制御メモリ２２と、
カウンタ２３の出力と制御メモリ２２の出力とから１を
選択してデータメモリ５１〜５２にそれぞれ供給するセ
レクタ５３〜５４と、カウンタ２３のリセットパルスを
入力する端子２６とから構成される０次に、第２の実施
例の動作を第４図のタイムチャートを用いて説明する６
本実施例のフレーム長はｍｎ＝５１２タイムスロツトで
あり、ｍ＝２．ｎ＝２５６である。第４図（ａ）に示す
入力データは時間スイッチモジュール３及び時間スイッ
チモジュール４の両者に供給される。

タイミング発生回路３４は、第４図（ｆ）に示すように
タイムスロッ・トＯにおいてカウンタリセットパルスを
時間スイッチモジュール３の端子１６に供給し、第４図
（ｇ）に示すようにタイムスロット２５６においてカウ
ンタリセットパルスを時間スイッチモジュール４の端子
２６に供給する。

時間スイッチモジュール３のカウンタ１３は、第４図（
ｆ）に示すカウンタリセットパルスによりタイムスロッ
ト０においてリセットされ、その後１タイムスロツト毎
に１だけ増加する。第４図（ｂ）に示すように、フレー
ム２ｉ（偶数番号を付加したフレーム）のタイムスロッ
ト０よりタイムスロット２５５までの各タイムスロット
においてはカウンタ１３が出力するアドレスに従って入
力データがデータメモリ４１に書き込まれ、タイムスロ
ット２５６よりタイムスロット５１１までの各タイムス
ロットにおいてはデータメモリ４１及び４２へのデータ
の書き込みは行なわれない。

なお、第４図（ｂ）〜（ｅ）におけるＷの下部の数は各
データメモリへの書き込みアドレスを示す。

又、第４図（Ｃ）に示すように、フレーム２１のタイム
スロットＯよりタイムスロット５１１までの各タイムス
ロットにおいて、制御メモリ１２が出力するアドレスに
従ってデータメモリ４２よリデータが読み出され、セレ
クタ４５に供給される。

なお、第４図（ｂ）〜（ｅ）におけるＲの下部の数は読
み出しアドレスが記憶されている制御メモリのアドレス
を示す。一方、第４図（ｂ）、（Ｃ）に示すように、フ
レーム２ｉ＋１（奇数番号を付加したフレーム）におい
ては、フレーム２１とは逆に、データメモリ４２にデー
タが書き込まれ、データメモリ４１よりデータが読み出
される。セレクタ４５は、フレーム２１においてはデー
タメモリ４２からの読み出しデータを選択し、フレーム
２１＋１においてはデータメモリ４１からの読み出しデ
ータを選択し、セレクタ３３に供給する。

又１時間スイッチモジュール４のカウンタ２３は、第４
図（ｇ）に示す力・ウンタリセットパルスによりタイム
スロット２５６においてリセットされ、その後１タイム
スロツト毎に１だけ増加する。第４図（ｄ）に示すよう
に、フレーム２ｉのタイムスロット０よりタイムスロッ
ト２５５までの各タイムスロットにおいてはデータメモ
リ５１及び５２へのデータの書き込みは行なわれず、タ
イムスロット２５６よりタイムスロット５１１までの各
タイムスロットにおいてはカウンタ２３が出力するアド
レスに従って入力データがデータメモリ５１に書き込ま
れる。又、第４図（ｅ）に示すように、フレーム２１の
タイムスロット０よりタイムスロット５１１までの各タ
イムスロットにおいて、制御メモリ２２が出力するアド
レスに従ってデータメモリ５２よりデータが読み出され
、セレクタ５５に供給される。一方、第４図（ｄ）、（
ｅ）に示すように、フレーム２１＋１においては、フレ
ーム２１とは逆に、データメモリ５２にデータが書き込
まれ、データメモリ５１よりデータが読み出される。セ
レクタ５５は、フレーム２１においてはデータメモリ５
２からの読み出しデータを選択し、フレーム２１＋１に
おいてはデータメモリ５１からの読み出しデータを選択
し、セレクタ３３に供給する。セレクタ３３は、制御メ
モリ１２が出力する制御ビットに従い、各タイムスロッ
ト毎に、セレクタ４５の出力データとセレクタ５５の出
力データとから１を選択し、出力する。

〔発明の効果〕

本発明によれば、制御メモリのワード数をデータメモリ
のワード数より大とすることにより、各時間スイッチモ
ジュールのデータメモリが、各データメモリが属する時
間スイッチモジュールに含まれる制御メモリによっての
み制御されるようにしたため１時間スイッチモジュール
間で制御メモリの内容の授受を行う必要がない、従って
、時間スイッチモジュール間の配線数が少なくなり、装
置の実装が容易となる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１の実施例の動作説明図、第３図は本発明の第２の実
施例のブロック図、第４図は第２の実施例の動作説明図
、第５図は従来の時間スイッチ回路のブロック図である
。 １〜４・・・時間スイッチモジュール、１１．２１，４
１，４２，５１，５２・・・データメモリ、１２．２２
・・・制御メモリ、 １３．２３・・・カウンタ。 １５．２５，４３，４４，５３，５４・・・セレクタ。 １６．２６・・・端子、３３・・・セレクタ、３４・・
・タイミング発生回路。 第３図

Claims (1)

【特許請求の範囲】
1. ハイウェイに多重化されたデータを記憶するワード数ｎ
   の１あるいは２のデータメモリと、該データメモリにア
   クセスするアドレスを記憶するワード数ｍｎ（ｍは２以
   上の整数）の制御メモリと、前記データメモリにアクセ
   スするアドレスを発生するカウンタと、該カウンタのリ
   セット信号を入力する端子を具備する１以上ｍ以下の時
   間スイッチモジュールと、該時間スイッチモジュールの
   出力から１を選択する選択回路とから構成されることを
   特徴とする時間スイッチ回路。