JP2734141B2 - パケットスイッチ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパケットスイッチに関し、特に１つのパケッ
トを複数の出線に出力することを可能とするパケットス
イッチの構造に関する。

〔従来の技術〕

従来、複数の入線から入力するパケットをスイッチン
グして複数の出線に出力するときには、時分割多重／分
離回路とパケットの一時蓄積用のメモリ回路とを用いて
パケットスイッチを構成する手法が採られていた。

第３図は従来のパケットスイッチの一例の動作を説明
するためのブロック図である。第３図を参照すると、こ
の従来例のパケットスイッチは、時分割多重化器201
と、メモリ回路202と、パケットを目的の出線に振り分
けて出力する分離回路203とを備えている。そして、複
数の入線204,205からパケットスイッチに入力する複数
のパケットは時分割多重化器201により時分割多重され
て内部バス206に出力される。この時分割多重されたパ
ケットをメモリ回路202に一時蓄積した後、分離回路203
はメモリ回路202に一時蓄積されたパケットをあるアル
ゴリズムに従って適切な順序で内部バス207を通して読
み出し、所定の出線208,209に出力する。これにより、
任意の入線204,205から任意の出線208,209にパケットを
出力するパケットスイッチを実現している。

〔発明が解決しようとする課題〕

この従来のパケットスイッチでは、メモリ回路202に
一時蓄積されたパケットをあるアルゴリズムで読み出す
ことが必要となり、特にスイッチ内部で１つのパケット
を複数の出線に同時刻に出力する放送機能が要求される
が、この要求を満たすアルゴリズムは複雑であるという
問題点があった。

〔課題を解決するための手段〕

本発明によれば、複数の入線からのパケット信号を時
分割多重する時分割多重化器と、時分割多重されたパケ
ットのアドレス情報に基づいてパケットを出力すべき出
線を判断するアドレスフィルタと、前記パケットを一時
蓄積するメモリ回路と、このメモリ回路により一時蓄積
された読み出される前記パケットを目的の出線ごとに振
り分ける分離回路とを備え、前記メモリ回路をスイッチ
の出線ごとにセグメント分けし、前記アドレスフィルタ
により判断した前記出力すべき出線に対応する前記メモ
リ回路上のセグメントに前記パケットを一時蓄積した
後、前記各セグメントから１つずつ前記パケットを読み
出して前記分離回路により振り分けた前記各出線に出力
するパケットスイッチであって、前記メモリ回路は前記
各セグメントごとに読込みデータを任意の数のセグメン
トの任意のアドレス位置に同時に書込み可能とするアド
レスデコーダおよび書込み制御回路を備え、前記時分割
多重された入力パケットを前記メモリ回路の複数のセグ
メントに同時刻に書き込むことを特徴とするパケットス
イッチが得られる。

〔実施例〕

次に、本発明について第１図，第２図を参照して説明
する。

第１図（ａ）は本発明のパケットスイッチの一実施例
を示す全体構成図である。第１図（ａ）を参照すると、
本実施例のパケットスイッチは時分割多重化器101と、
時分割多重されたパケットをそのアドレス情報に基づい
てどの出線に出力するかを判断するアドレスフィルタ10
2と、パケットを一時蓄積するメモリ回路103と、パケッ
トを目的の出線に振り分けて出力する分離回路104とを
備えている。なお、参照符号105,…,106は出線ごとにメ
モリ回路103を分割したセグメントを示し、参照符号10
7,…,108はパケットが入力される複数の入線を示し、参
照符号109,110,111はスイッチの内部バスを示し、参照
符号112,…,113はパケットが出力される複数の出線を示
す。

第１図（ｂ）は同図（ａ）における時分割多重化器の
動作を説明するための図である。第１図（ｂ）を参照す
ると、複数の入線107,…,108からの入力パケット114,
…,115は時分割多重化器101により時分割多重されて内
部バス109に出力される（時分割多重されたパケット11
8,…,119とする）。ここで、各入力パケット114,115に
は目的の出線を表すアドレス情報116,117がそれぞれ付
加されている。入力パケット114,115はパケット入力サ
イクルに各入線から１パケットずつスイッチに入力する
ものとする。内部バス109上ではこのパケット入力サイ
クルを複数の入線107,…,108と同じ数の単位時間（以
下、タイムスロットと呼ぶ）に分割し、各タイムスロッ
トに時分割多重されたパケット118,…,119を割り当て
る。

第１図（ｃ）は同図（ａ）におけるアドレスフィルタ
の動作を説明するための図である。第１図（ｃ）を参照
すると、内部バス109上で時分割多重されたパケット11
8,…,119がアドレスフィルタ102に入力されると、アド
レスフィルタ102はアドレス情報116,…,117（第１図
（ｂ）に図示）に基づいて出力すべき出線を判断する。
この時、複数の出線に出力するパケットについても同様
に判断する。その後アドレスフィルタ102は内部バス110
にパケット120,…,121を送出する。

第１図（ｄ）は同図（ａ）におけるメモリ回路への書
込み動作を説明するための図である。第１図（ｄ）を参
照すると、メモリ回路103はスイッチの出線ごとにセグ
メント分けされている。各セグメント105,…,106は第１
図（ａ）に示す各出線112,…,113に出力すべきパケット
を一時蓄積する。前述した内部バス110上の各タイムス
ロット120,…,121に割り当てられたパケットは出力する
出線に対応するセグメントに一時蓄積される。この時、
複数の出線にパケットを出力するのであれば、対応する
複数のセグメントに同一パケットを書き込む。ここで、
メモリ回路103は複数のセグメントにおいて独立に任意
のアドレス位置に、同時にデータを書き込めるようにな
っている。

第１図（ｅ）は同図（ａ）におけるメモリ回路からの
読出し動作を説明するための図である。第１図（ｅ）を
参照すると、メモリ回路103上の各セグメント105,…,10
6に蓄積されたパケットは各セグメントから１つずつ内
部バス111に出力される。セグメント105からのパケット
122およびセグメント106からのパケット123は内部バス1
11に順次出力されて分離回路104に入力される。内部バ
ス111上では各パケットは時分割多重されている。内部
バス111上で定義されるタイムスロットはその順番が出
線に対応しており、メモリ回路103の各セグメントから
順番に１つずつパケットを読み出す。分離回路104で
は、そのタイムスロットの順番により、各タイムスロッ
トで入力するパケット122,…,123を出線112,…,113にそ
れぞれ出力する。出力パケット124等は内部バス111上で
時分割多重されたパケット122等を分離回路104で抜き出
したものである。

第２図は第１図（ａ）におけるメモリ回路の一例を示
す回路ブロック図で、同図には書込み用の回路のみが示
され、読出し用の回路は図示を省略してあるが、読出し
用の回路に関しては第３図に示す従来のメモリ回路202
と同一の回路で良い。第２図において、参照符号301,30
2,…,303はアドレスデコーダおよび書込み制御回路を示
し、参照符号304,305,…,306は実際のデータの記憶を行
うメモリセル領域を示し、参照符号307,308,…,309はそ
れぞれメモリセル領域304,305,…,306の複数のアドレス
のうちのどれかを選択するためのワード線を示し、参照
符号310,311はメモリ回路の書込みデータをビット線312
にドライブするドライバを示す。また、参照符号313,31
5および317はそれぞれワード線307,308および309のうち
のどれかを指定するアドレス信号であり、参照符号314,
316および318はそれぞれメモリセル領域304,305および3
06にデータを書き込むかどうかを指定する書込み制御信
号であり、参照符号319,320はメモリ回路の書込みデー
タである。アドレスデコーダおよび書込み制御回路301
とメモリセル領域304とワード線307とは１つのセグメン
トを構成し、アドレスデコーダおよび書込み制御回路30
2とメモリセル領域305とワード線308とは１つのセグメ
ントを構成し、同様にアドレスデコーダおよび書込み制
御回路303とメモリセル領域306とワード線309とは１つ
のセグメントを構成する。ここで、各メモリセル領域30
4,305および306のセグメントをそれぞれセグメント1,セ
グメント２およびセグメントＮと呼ぶことにする。

一方、ドライバ310,311およびビット線312は、すべて
のセグメント1,2,…,Nに共用される。また、書込みデー
タ319,320はドライバ319,320により各ビット線312に駆
動される。例えばセグメント１にデータを書き込む必要
があれば、書込み制御信号314およびアドレス信号313に
よりセグメント１への書込みとデータを書き込むアドレ
ス位置との指定をメモリ回路の外部から行うと、アドレ
スデコーダおよび書込み制御回路301はアドレス信号313
をデコードし、ワード線307のうちの１本を活性化す
る。この活性化により、ビット線312上のデータは活性
化されたワード線につながっているメモリセル領域304
内のメモリセルに書き込まれる。これと同時に、セグメ
ント2,セグメントＮにおいてもそれぞれ書込み制御信号
316,318およびアドレス信号315,317により書込みとデー
タを書き込むアドレス位置との指定を行うことによっ
て、それぞれ任意に、任意のアドレス位置に同一のデー
タを書き込むことができる。

このように、本実施例では、必要ならば任意の数のセ
グメントの任意のアドレス位置にデータを同時刻に書き
込むことが可能となる。したがって、入力されたパケッ
トが同時刻にメモリ回路の複数のアドレス位置に書き込
まれ（パケットがメモリ回路上で複製され）、パケット
の放送が容易に行われる。

〔発明の効果〕

以上説明したように本発明は、入力パケットを一時蓄
積するメモリ回路をセグメント分けし、各出線に出力す
るパケットを該当出線に対応するセグメントに蓄積する
ことにより、同一パケットをすべてのセグメントに同時
刻に書き込むことができるので、簡単なアルゴリズムに
よる読出し制御でスイッチ内でのパケットの放送が可能
になるという効果を有する。

【図面の簡単な説明】

第１図（ａ）は本発明のパケットスイッチの一実施例を
示す全体構成図、第１図（ｂ），（ｃ）はそれぞれ同図
（ａ）における時分割多重化器，アドレスフィルタの動
作を説明するための図、第１図（ｄ），（ｅ）はそれぞ
れ同図（ａ）におけるメモリ回路への書込み動作，メモ
リ回路からの読出し動作を説明するための図、第２図は
第１図（ａ）におけるメモリ回路の一例を示す回路ブロ
ック図、第３図は従来のパケットスイッチの一例の動作
を説明するためのブロック図である。 101,102……時分割多重化器、102……アドレスフィル
タ、103,202……メモリ回路、104,203……分離回路、10
5,106……セグメント、107,108,204,205……入線、109,
110,111……内部バス、112,113,208,209……出線、114,
115……入力パケット、116,117……アドレス情報、118,
119,120,121,122,123……時分割多重されたパケット、1
24,125……出力パケット、301,302,303……アドレスデ
コーダおよび書込み制御回路、304,305,306……メモリ
セル領域、307,308,309……ワード線、310,311……デー
タドライバ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の入線からのパケット信号を時分割多
   重する時分割多重化器と、時分割多重されたパケットの
   アドレス情報に基づいてパケットを出力すべき出線を判
   断するアドレスフィルタと、前記パケットを一時蓄積す
   るメモリ回路と、このメモリ回路により一時蓄積された
   後読み出される前記パケットを目的の出線ごとに振り分
   ける分離回路とを備え、前記メモリ回路をスイッチの出
   線ごとにセグメント分けし、前記アドレスフィルタによ
   り判断した前記出力すべき出線に対応する前記メモリ回
   路上のセグメントに前記パケットを一時蓄積した後、前
   記各セグメントから１つずつ前記パケットを読み出して
   前記分離回路により振り分けた前記各出線に出力するパ
   ケットスイッチであって、前記メモリ回路は前記各セグ
   メントごとに書込みデータを任意の数のセグメントの任
   意のアドレス位置に同時に書込み可能とするアドレスデ
   コーダおよび書込み制御回路を備え、前記時分割多重さ
   れた入力パケットを前記メモリ回路の複数のセグメント
   に同時刻に書き込むことを特徴とするパケットスイッ
   チ。