JP2002074992A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002074992A JP2002074992A JP2000264849A JP2000264849A JP2002074992A JP 2002074992 A JP2002074992 A JP 2002074992A JP 2000264849 A JP2000264849 A JP 2000264849A JP 2000264849 A JP2000264849 A JP 2000264849A JP 2002074992 A JP2002074992 A JP 2002074992A
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- memory cell
- sense amplifier
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ストレージノード間のショートを効率的に検
出することができる半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、ビット線に対して設
けられるセンスアンプＳＡを含む。センスアンプＳＡに
は、内部電源電圧Ｖｄｄと、負電圧Ｖｂｂ（ノードＮ
３）または接地電圧ＧＮＤとが供給される。通常動作モ
ードでは、トランジスタ１１および１６がオンし、ビッ
ト線は電源電圧Ｖｄｄまたは接地電圧ＧＮＤに振幅す
る。テストモードでは、トランジスタ１１および１７が
オンし、ビット線は電圧Ｖｄｄまたは負電圧Ｖｂｂに振
幅する。これにより、隣接するストレージノード間の電
位差を広げる。
出することができる半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、ビット線に対して設
けられるセンスアンプＳＡを含む。センスアンプＳＡに
は、内部電源電圧Ｖｄｄと、負電圧Ｖｂｂ（ノードＮ
３）または接地電圧ＧＮＤとが供給される。通常動作モ
ードでは、トランジスタ１１および１６がオンし、ビッ
ト線は電源電圧Ｖｄｄまたは接地電圧ＧＮＤに振幅す
る。テストモードでは、トランジスタ１１および１７が
オンし、ビット線は電圧Ｖｄｄまたは負電圧Ｖｂｂに振
幅する。これにより、隣接するストレージノード間の電
位差を広げる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、メモリセルの不良を検出する回路を備え
た半導体記憶装置に関する。
に関し、特に、メモリセルの不良を検出する回路を備え
た半導体記憶装置に関する。
【０００２】
【従来の技術】メモリセルの製造過程においては、エッ
チング残や異物等によりメモリセルトランジスタのゲー
トとビット線との間、メモリセルトランジスタのゲート
とメモリセルキャパシタのストレージノートとの間、隣
接するストレージノード間等がショートすることがあ
る。
チング残や異物等によりメモリセルトランジスタのゲー
トとビット線との間、メモリセルトランジスタのゲート
とメモリセルキャパシタのストレージノートとの間、隣
接するストレージノード間等がショートすることがあ
る。
【０００３】これらのショートが存在するとメモリセル
は動作不具合を生じさせる。そこで、従来の半導体記憶
装置では、メモリセルアレイをテストする回路を備え、
不具合の検出を行っている。
は動作不具合を生じさせる。そこで、従来の半導体記憶
装置では、メモリセルアレイをテストする回路を備え、
不具合の検出を行っている。
【０００４】
【発明が解決しようとする課題】ところで、ストレージ
ノード間のショートに関しては、ショートの検出力を加
速するためには、ショートしたストレージノード間の電
位差を大きくすればよい。
ノード間のショートに関しては、ショートの検出力を加
速するためには、ショートしたストレージノード間の電
位差を大きくすればよい。
【０００５】しかしながら、センスアンプに接続される
ビット線は、０Ｖにまでしか振幅しない。そこで、従来
の半導体集積回路においては、一方のセルのストレージ
ノードには、“Ｌ”データとして０Ｖの電位を、対にな
るセルのストレージノードには、“Ｈ”データとして通
常より高い電位を印加していた。
ビット線は、０Ｖにまでしか振幅しない。そこで、従来
の半導体集積回路においては、一方のセルのストレージ
ノードには、“Ｌ”データとして０Ｖの電位を、対にな
るセルのストレージノードには、“Ｈ”データとして通
常より高い電位を印加していた。
【０００６】しかしながら、電位差を広げるため“Ｈ”
データに対応する高電位を高くすると、ストレージノー
ドとセルプレートとの間の電位差が大きくなるため、ス
トレージノードとセルプレートとの間に存在する誘電膜
を破損してしまうことも考えられる。
データに対応する高電位を高くすると、ストレージノー
ドとセルプレートとの間の電位差が大きくなるため、ス
トレージノードとセルプレートとの間に存在する誘電膜
を破損してしまうことも考えられる。
【０００７】一方で、“Ｈ”データ側の電位を上げるこ
とができないため、検出に時間がかかる。
とができないため、検出に時間がかかる。
【０００８】そこで、本発明はこのような問題を解決す
るためになされたものであり、その目的は、メモリセル
キャパシタの誘電膜にストレスを与えることなくストレ
ージノード間のショートを効率的に検出することができ
る回路を備える半導体記憶装置を提供することにある。
るためになされたものであり、その目的は、メモリセル
キャパシタの誘電膜にストレスを与えることなくストレ
ージノード間のショートを効率的に検出することができ
る回路を備える半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】この発明による半導体記
憶装置は、電荷を蓄えるメモリセルキャパシタと、メモ
リセルトランジスタとを含むメモリセルと、メモリセル
トランジスタのゲートに接続されるワード線と、メモリ
セルキャパシタのストレージノードと接続されるビット
線とを含むメモリセルアレイと、ビット線と接続され、
メモリセルに蓄えられる前記電荷をデータとして判別す
るセンスアンプ回路とを備える。センスアンプ回路は、
通常動作モードにおいては、ビット線を接地電位または
正の電源電位に振幅させ、テストモードにおいては、ビ
ット線を正の電源電位または負電位に振幅させる。
憶装置は、電荷を蓄えるメモリセルキャパシタと、メモ
リセルトランジスタとを含むメモリセルと、メモリセル
トランジスタのゲートに接続されるワード線と、メモリ
セルキャパシタのストレージノードと接続されるビット
線とを含むメモリセルアレイと、ビット線と接続され、
メモリセルに蓄えられる前記電荷をデータとして判別す
るセンスアンプ回路とを備える。センスアンプ回路は、
通常動作モードにおいては、ビット線を接地電位または
正の電源電位に振幅させ、テストモードにおいては、ビ
ット線を正の電源電位または負電位に振幅させる。
【００１０】好ましくは、通常動作モードでは、センス
アンプ回路の活性化を制御する活性化信号を、テストモ
ードでは、センスアンプ回路の活性化を制御するテスト
用活性化信号を発生する活性化信号発生回路をさらに備
え、センスアンプ回路は、活性化信号が活性化すると、
ビット線を接地電位にし、テスト用活性化信号が活性化
すると、ビット線を負電位に設定する回路を含む。
アンプ回路の活性化を制御する活性化信号を、テストモ
ードでは、センスアンプ回路の活性化を制御するテスト
用活性化信号を発生する活性化信号発生回路をさらに備
え、センスアンプ回路は、活性化信号が活性化すると、
ビット線を接地電位にし、テスト用活性化信号が活性化
すると、ビット線を負電位に設定する回路を含む。
【００１１】特に、負電位として、メモリセルトランジ
スタの基板電位が用いられる。または、負電位は、外部
から供給される。
スタの基板電位が用いられる。または、負電位は、外部
から供給される。
【００１２】特に、メモリセルは複数個配置され、テス
トモードにおいては、互いに隣接するストレージノード
が正の電源電位と負電位とに設定される。
トモードにおいては、互いに隣接するストレージノード
が正の電源電位と負電位とに設定される。
【００１３】特に、テストモードにおいて、メモリセル
キャパシタのセルプレートに供給するセルプレート電圧
を外部から供給する供給回路をさらに備え、供給回路に
より、セルプレート電圧は、正の電源電位と負電位と中
間電位に設定される。
キャパシタのセルプレートに供給するセルプレート電圧
を外部から供給する供給回路をさらに備え、供給回路に
より、セルプレート電圧は、正の電源電位と負電位と中
間電位に設定される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態による
半導体記憶装置について、図を参照して説明する。な
お、図中同一または相当部分には、同一符号を付してそ
の説明を繰返さない。
半導体記憶装置について、図を参照して説明する。な
お、図中同一または相当部分には、同一符号を付してそ
の説明を繰返さない。
【００１５】［第１の実施の形態］第１の実施の形態に
よる半導体記憶装置１０００の主要部の構成について、
説明する。第１の実施の形態による半導体記憶装置１０
００は、図１に示されるように、ストレージノード間の
ショートを検出する際、ストレージノードを負電位に充
電するための構成（トランジスタ１７）を備える。以下
の説明において、信号と当該信号の記号の先頭に“Ｚ”
が付く信号とは、反転関係にある。
よる半導体記憶装置１０００の主要部の構成について、
説明する。第１の実施の形態による半導体記憶装置１０
００は、図１に示されるように、ストレージノード間の
ショートを検出する際、ストレージノードを負電位に充
電するための構成（トランジスタ１７）を備える。以下
の説明において、信号と当該信号の記号の先頭に“Ｚ”
が付く信号とは、反転関係にある。
【００１６】図１を参照して、半導体記憶装置１０００
は、行列状に配置されるメモリセルと、行に対応して配
置される複数のワード線と、列に対応して配置される複
数のビット線とを含む。図１では、ワード線ＷＬとビッ
ト線ＢＬとに接続されるメモリセルＭＣが記載されてい
る。
は、行列状に配置されるメモリセルと、行に対応して配
置される複数のワード線と、列に対応して配置される複
数のビット線とを含む。図１では、ワード線ＷＬとビッ
ト線ＢＬとに接続されるメモリセルＭＣが記載されてい
る。
【００１７】メモリセルＭＣは、メモリセルトランジス
タ１９とメモリセルキャパシタ１８とを含む。メモリセ
ルトランジスタ１９は、対応するビット線とメモリセル
キャパシタ１８のストレージノードＳＮとの間に接続さ
れ、ゲートＴＧは、対応するワード線ＷＬと接続され
る。メモリセルキャパシタ１８のセルプレートＣＰ側に
は、セルプレート電圧Ｖｃｐが供給される。
タ１９とメモリセルキャパシタ１８とを含む。メモリセ
ルトランジスタ１９は、対応するビット線とメモリセル
キャパシタ１８のストレージノードＳＮとの間に接続さ
れ、ゲートＴＧは、対応するワード線ＷＬと接続され
る。メモリセルキャパシタ１８のセルプレートＣＰ側に
は、セルプレート電圧Ｖｃｐが供給される。
【００１８】データ入出力線対ＩＯ，ＺＩＯを介してメ
モリセルに書込データが伝送され、またはメモリセルか
ら読出されたデータが外部に出力される。
モリセルに書込データが伝送され、またはメモリセルか
ら読出されたデータが外部に出力される。
【００１９】ビット線対毎に、ビット線対をイコライズ
し、プリチャージするイコライズ回路２０が配置され
る。イコライズ回路２０は、イコライズ信号ＢＬＥＱＭ
に応じて、ビット線対をイコライズし、ビット線対を中
間電圧（プリチャージ電圧ＶＢＬ）にプリチャージす
る。
し、プリチャージするイコライズ回路２０が配置され
る。イコライズ回路２０は、イコライズ信号ＢＬＥＱＭ
に応じて、ビット線対をイコライズし、ビット線対を中
間電圧（プリチャージ電圧ＶＢＬ）にプリチャージす
る。
【００２０】ビット線対毎に、センスアンプＳＡが配置
される。センスアンプＳＡは、ＰＭＯＳトランジスタ１
２および１３、ならびにＮＭＯＳトランジスタ１４およ
び１５を含む。
される。センスアンプＳＡは、ＰＭＯＳトランジスタ１
２および１３、ならびにＮＭＯＳトランジスタ１４およ
び１５を含む。
【００２１】トランジスタ１２は、ノードＮ１とビット
線ＢＬとの間に接続され、ゲートがビット線／ＢＬと接
続される。トランジスタ１３は、ノードＮ１とビット線
／ＢＬとの間に接続され、ゲートがビット線ＢＬと接続
される。トランジスタ１４は、ノードＮ２とビット線Ｂ
Ｌとの間に接続され、ゲートがビット線／ＢＬと接続さ
れる。トランジスタ１５は、ノードＮ２とビット線／Ｂ
Ｌとの間に接続され、ゲートがビット線ＢＬと接続され
る。
線ＢＬとの間に接続され、ゲートがビット線／ＢＬと接
続される。トランジスタ１３は、ノードＮ１とビット線
／ＢＬとの間に接続され、ゲートがビット線ＢＬと接続
される。トランジスタ１４は、ノードＮ２とビット線Ｂ
Ｌとの間に接続され、ゲートがビット線／ＢＬと接続さ
れる。トランジスタ１５は、ノードＮ２とビット線／Ｂ
Ｌとの間に接続され、ゲートがビット線ＢＬと接続され
る。
【００２２】ノードＮ１と電源電圧Ｖｄｄとの間には、
センスアンプ活性化信号ＺＳＯＰをゲートに受けるＰＭ
ＯＳトランジスタ１１が接続されている。ノードＮ２と
接地電圧ＧＮＤとの間には、センスアンプ活性化信号Ｓ
ＯＮをゲートに受けるＮＭＯＳトランジスタ１６が接続
されている。
センスアンプ活性化信号ＺＳＯＰをゲートに受けるＰＭ
ＯＳトランジスタ１１が接続されている。ノードＮ２と
接地電圧ＧＮＤとの間には、センスアンプ活性化信号Ｓ
ＯＮをゲートに受けるＮＭＯＳトランジスタ１６が接続
されている。
【００２３】さらに、ノードＮ２とノードＮ３との間に
は、ゲートにテストモード対応センスアンプ活性化信号
ＴＳＯＮを受けるＮＭＯＳトランジスタ１７が接続され
ている。
は、ゲートにテストモード対応センスアンプ活性化信号
ＴＳＯＮを受けるＮＭＯＳトランジスタ１７が接続され
ている。
【００２４】次に、本発明により検出される不良のメカ
ニズムについて説明する。図２を参照して、基板を形成
するＰ型ウェル５０２の表面には、所定間隔で不純物領
域（ソース・ドレイン領域）５０４と素子分離絶縁膜５
０３とが形成される。
ニズムについて説明する。図２を参照して、基板を形成
するＰ型ウェル５０２の表面には、所定間隔で不純物領
域（ソース・ドレイン領域）５０４と素子分離絶縁膜５
０３とが形成される。
【００２５】メモリセルトランジスタは、基板表面に所
定間隔で形成される一対のソース・ドレイン領域とゲー
ト５０５とで構成される。ゲート５０５は、一つのソー
ス・ドレイン領域に挟まれる領域上にゲート酸化膜５０
６を介在して形成される。ゲート５０５の上には、絶縁
膜５０７が形成される。
定間隔で形成される一対のソース・ドレイン領域とゲー
ト５０５とで構成される。ゲート５０５は、一つのソー
ス・ドレイン領域に挟まれる領域上にゲート酸化膜５０
６を介在して形成される。ゲート５０５の上には、絶縁
膜５０７が形成される。
【００２６】メモリセルトランジスタの一対のソース・
ドレイン領域の一方に電気的に接続されるようにビット
線ＢＬが形成される。メモリセルトランジスタの一対の
ソース・ドレイン領域の他方に電気的に接続されるよう
にストレージノードＳＮが形成される。ストレージノー
ドＳＮと、誘電膜と、誘電膜を介してストレージノード
ＳＮと対抗して設けられるセルプレートとにより、メモ
リセルキャパシタが構成される。
ドレイン領域の一方に電気的に接続されるようにビット
線ＢＬが形成される。メモリセルトランジスタの一対の
ソース・ドレイン領域の他方に電気的に接続されるよう
にストレージノードＳＮが形成される。ストレージノー
ドＳＮと、誘電膜と、誘電膜を介してストレージノード
ＳＮと対抗して設けられるセルプレートとにより、メモ
リセルキャパシタが構成される。
【００２７】ストレージノード間に異物５５０が存在
し、逆電位に充電されたストレージノードがショートす
ると、互いの電位がショートした先のストレージノード
に伝わる。これにより、互いに電位を打ち消し合うた
め、書込んだデータが破壊されエラーとなる。
し、逆電位に充電されたストレージノードがショートす
ると、互いの電位がショートした先のストレージノード
に伝わる。これにより、互いに電位を打ち消し合うた
め、書込んだデータが破壊されエラーとなる。
【００２８】この時、ストレージノード間の電位差が大
きいほど相手の電位を打ち消す速度も速く高抵抗のショ
ートなども検出でき検出力が高い。
きいほど相手の電位を打ち消す速度も速く高抵抗のショ
ートなども検出でき検出力が高い。
【００２９】そこで、第１の実施の形態では、図１に示
すノードＮ３に、チップ内部で発生するメモリセルトラ
ンジスタを形成する基板に供給する基板電圧（負電圧）
を与える。これにより、ストレージノード間の電位差を
広げる。
すノードＮ３に、チップ内部で発生するメモリセルトラ
ンジスタを形成する基板に供給する基板電圧（負電圧）
を与える。これにより、ストレージノード間の電位差を
広げる。
【００３０】なお、センスアンプ活性化信号ＺＳＯＰ,
ＳＯＮ,ＴＳＯＮは、後述するロウコントローラ１０６
において発生する。センスアンプ活性化信号ＴＳＯＮ
は、ストレージノード間のショートを検出するテストモ
ードにおいて活性化する。
ＳＯＮ,ＴＳＯＮは、後述するロウコントローラ１０６
において発生する。センスアンプ活性化信号ＴＳＯＮ
は、ストレージノード間のショートを検出するテストモ
ードにおいて活性化する。
【００３１】第１の実施の形態による半導体記憶装置１
０００の全体構成について、図３を用いて説明する。半
導体記憶装置１０００は、メモリセルアレイＭＡ、入力
される外部アドレスＥＸＴＡのうち外部ロウアドレス信
号を取込むロウアドレスバッファ１０１、外部アドレス
ＥＸＴＡのうち外部コラムアドレス信号を取込むコラム
アドレスバッファ１０２、外部アドレスＥＸＴＡをモー
ドレジスタセットとして認識し、テストモード信号ＴＭ
を生成するモードレジスタコントローラ１０３、外部ロ
ウアドレスストローブ信号／ＲＡＳを取込む／ＲＡＳバ
ッファ１０４、外部コラムアドレスストローブ信号／Ｃ
ＡＳを取込む／ＣＡＳバッファ１０５、／ＲＡＳバッフ
ァ１０４の出力する信号ＺＲＡＳＥとロウアドレスバッ
ファ１０１の出力とに応じて行選択を制御するためのロ
ウコントローラ１０６、／ＣＡＳバッファ１０５の出力
とコラムアドレスバッファ１０２の出力とに応じて列選
択を制御するためのコラムコントローラ１０７、外部ラ
イトイネーブル信号／ＷＥを取込む／ＷＥバッファ１０
８、および／ＷＥバッファ１０８の出力に応じて書込み
制御を行うための制御信号をライトドライバに出力する
ライトコントローラ１０９を備える。
０００の全体構成について、図３を用いて説明する。半
導体記憶装置１０００は、メモリセルアレイＭＡ、入力
される外部アドレスＥＸＴＡのうち外部ロウアドレス信
号を取込むロウアドレスバッファ１０１、外部アドレス
ＥＸＴＡのうち外部コラムアドレス信号を取込むコラム
アドレスバッファ１０２、外部アドレスＥＸＴＡをモー
ドレジスタセットとして認識し、テストモード信号ＴＭ
を生成するモードレジスタコントローラ１０３、外部ロ
ウアドレスストローブ信号／ＲＡＳを取込む／ＲＡＳバ
ッファ１０４、外部コラムアドレスストローブ信号／Ｃ
ＡＳを取込む／ＣＡＳバッファ１０５、／ＲＡＳバッフ
ァ１０４の出力する信号ＺＲＡＳＥとロウアドレスバッ
ファ１０１の出力とに応じて行選択を制御するためのロ
ウコントローラ１０６、／ＣＡＳバッファ１０５の出力
とコラムアドレスバッファ１０２の出力とに応じて列選
択を制御するためのコラムコントローラ１０７、外部ラ
イトイネーブル信号／ＷＥを取込む／ＷＥバッファ１０
８、および／ＷＥバッファ１０８の出力に応じて書込み
制御を行うための制御信号をライトドライバに出力する
ライトコントローラ１０９を備える。
【００３２】モードレジスタコントローラ１０３は、ロ
ウ系のテストモードにおいては、テストモード信号ＴＭ
をロウコントローラ１０６に出力する。
ウ系のテストモードにおいては、テストモード信号ＴＭ
をロウコントローラ１０６に出力する。
【００３３】ロウコントローラ１０６は、Ｘアドレス信
号Ｘａｄｄ、センスアンプを活性化するためのセンスア
ンプ活性化信号ＳＯＮ,ＺＳＯＰ,ＴＳＯＮ、ワード線の
立上げに関連する信号ＲＸＴを生成する。
号Ｘａｄｄ、センスアンプを活性化するためのセンスア
ンプ活性化信号ＳＯＮ,ＺＳＯＰ,ＴＳＯＮ、ワード線の
立上げに関連する信号ＲＸＴを生成する。
【００３４】半導体記憶装置１０００はさらに、ロウコ
ントローラ１０６の出力するＸアドレス信号Ｘａｄｄと
信号ＲＸＴとに応じてワード線を選択するロウデコーダ
１１０、コラムコントローラ１０７の出力するＹアドレ
ス信号Ｙａｄｄを受けて列を選択するコラムデコーダ１
１１、選択されたワード線に接続されるメモリセルのデ
ータを検知するためのセンスアンプＳＡと選択された列
とデータ入出力線対１１７とを接続するためのＩＯゲー
ト（ＩＯ：input output）とビット線対をイコライズす
るイコライズ回路等を有するセンスアンプ帯１１２、デ
ータ入出力線対１１７から受ける信号を増幅するプリア
ンプ１１３、プリアンプ１１３の出力を取込み、データ
入出力ピンＤＱにデータを出力するデータ出力バッファ
１１４、データ入出力ピンＤＱからデータを取込むデー
タ入力バッファ１１５、データ入力バッファ１１５のデ
ータをデータ入出力線対１１７に伝達するためのライト
ドライバ１１６、および内部電圧を発生する電圧発生回
路１２０を備える。
ントローラ１０６の出力するＸアドレス信号Ｘａｄｄと
信号ＲＸＴとに応じてワード線を選択するロウデコーダ
１１０、コラムコントローラ１０７の出力するＹアドレ
ス信号Ｙａｄｄを受けて列を選択するコラムデコーダ１
１１、選択されたワード線に接続されるメモリセルのデ
ータを検知するためのセンスアンプＳＡと選択された列
とデータ入出力線対１１７とを接続するためのＩＯゲー
ト（ＩＯ：input output）とビット線対をイコライズす
るイコライズ回路等を有するセンスアンプ帯１１２、デ
ータ入出力線対１１７から受ける信号を増幅するプリア
ンプ１１３、プリアンプ１１３の出力を取込み、データ
入出力ピンＤＱにデータを出力するデータ出力バッファ
１１４、データ入出力ピンＤＱからデータを取込むデー
タ入力バッファ１１５、データ入力バッファ１１５のデ
ータをデータ入出力線対１１７に伝達するためのライト
ドライバ１１６、および内部電圧を発生する電圧発生回
路１２０を備える。
【００３５】電圧発生回路１２０は、基板電圧Ｖｂｂ、
内部電源電圧Ｖｄｄ、セルプレート電圧Ｖｃｐ等を発生
する。基板電圧Ｖｂｂは、メモリセルトランジスタを形
成する基板およびノードＮ３に供給される。
内部電源電圧Ｖｄｄ、セルプレート電圧Ｖｃｐ等を発生
する。基板電圧Ｖｂｂは、メモリセルトランジスタを形
成する基板およびノードＮ３に供給される。
【００３６】次に、ロウコントローラ１０６について説
明する。ロウコントローラ１０６は、図４に示す回路１
３０を含む。図４に示す回路１３０は、ＲＸＴ生成回路
１００１、遅延段１００２およびＳＯＮ生成回路１００
３を含む。ＲＸＴ生成回路１００１は、信号ＲＸＴ、ビ
ット線イコライズに関連する信号ＢＬＥＱＭ、および信
号ＲＸＴＭを出力する。
明する。ロウコントローラ１０６は、図４に示す回路１
３０を含む。図４に示す回路１３０は、ＲＸＴ生成回路
１００１、遅延段１００２およびＳＯＮ生成回路１００
３を含む。ＲＸＴ生成回路１００１は、信号ＲＸＴ、ビ
ット線イコライズに関連する信号ＢＬＥＱＭ、および信
号ＲＸＴＭを出力する。
【００３７】信号ＲＸＴは、ロウデコーダ１１０におい
てワード線選択に使用される。信号ＲＸＴＭは、信号Ｚ
ＲＡＳＥに「アドレスが入力された」という情報を絡め
ることによって生成される。
てワード線選択に使用される。信号ＲＸＴＭは、信号Ｚ
ＲＡＳＥに「アドレスが入力された」という情報を絡め
ることによって生成される。
【００３８】遅延段１００２は、信号ＲＸＴＭを遅延し
て、センスアンプの活性化に関連する信号ＺＲＸＤを出
力する。遅延段１００２は、信号ＲＸＴＭを、ワード線
の電圧が完全に立上がるまでの時間だけ遅延させる。
て、センスアンプの活性化に関連する信号ＺＲＸＤを出
力する。遅延段１００２は、信号ＲＸＴＭを、ワード線
の電圧が完全に立上がるまでの時間だけ遅延させる。
【００３９】ＳＯＮ生成回路１００３は、信号ＺＲＸＤ
を受けて、センスアンプ活性化信号ＺＳＯＮを出力す
る。
を受けて、センスアンプ活性化信号ＺＳＯＮを出力す
る。
【００４０】ＳＯＮ生成回路１００３は、図５に示すよ
うに、インバータ１００４および１００５を含む。イン
バータ１００４は、信号ＺＲＸＤを反転し、インバータ
１００５は、インバータ１００４の出力を反転して信号
ＺＳＯＮを出力する。
うに、インバータ１００４および１００５を含む。イン
バータ１００４は、信号ＺＲＸＤを反転し、インバータ
１００５は、インバータ１００４の出力を反転して信号
ＺＳＯＮを出力する。
【００４１】ロウコントローラ１０６はさらに、図６に
示す回路１４０を含む。図６に示す回路１４０は、信号
ＺＳＯＮを受けて反転するインバータ１００７、インバ
ータ１００７の出力とテストモード信号ＴＭとを受ける
ＮＡＮＤ回路１００８、信号ＺＳＯＮとテストモード信
号ＴＭとを受けてセンスアンプ活性化信号ＳＯＮを出力
する論理回路１０１０、ＮＡＮＤ回路１００８の出力を
反転してテストモード用センスアンプ活性化信号ＴＳＯ
Ｎを出力するインバータ１００９、および信号ＺＳＯＮ
を遅延して信号ＺＳＯＰを出力する遅延段１０１１を含
む。
示す回路１４０を含む。図６に示す回路１４０は、信号
ＺＳＯＮを受けて反転するインバータ１００７、インバ
ータ１００７の出力とテストモード信号ＴＭとを受ける
ＮＡＮＤ回路１００８、信号ＺＳＯＮとテストモード信
号ＴＭとを受けてセンスアンプ活性化信号ＳＯＮを出力
する論理回路１０１０、ＮＡＮＤ回路１００８の出力を
反転してテストモード用センスアンプ活性化信号ＴＳＯ
Ｎを出力するインバータ１００９、および信号ＺＳＯＮ
を遅延して信号ＺＳＯＰを出力する遅延段１０１１を含
む。
【００４２】テストモード信号ＴＭがＬレベルであれば
（通常動作モード）、センスアンプ活性化信号ＴＳＯＮ
はＬレベルになる。センスアンプ活性化信号ＳＯＮは、
信号ＺＳＯＮに応じてＨ／Ｌレベルになる。
（通常動作モード）、センスアンプ活性化信号ＴＳＯＮ
はＬレベルになる。センスアンプ活性化信号ＳＯＮは、
信号ＺＳＯＮに応じてＨ／Ｌレベルになる。
【００４３】テストモード信号ＴＭがＨレベルであれば
（テストモード）、センスアンプ活性化信号ＳＯＮはＬ
レベルになる。センスアンプ活性化信号ＴＳＯＮは、信
号ＺＳＯＮに応じてＨ／Ｌレベルになる。
（テストモード）、センスアンプ活性化信号ＳＯＮはＬ
レベルになる。センスアンプ活性化信号ＴＳＯＮは、信
号ＺＳＯＮに応じてＨ／Ｌレベルになる。
【００４４】信号ＺＳＯＰは、テストモード信号ＴＭが
Ｈ／Ｌのいずれであっても、信号ＺＳＯＮに応じてＨ／
Ｌレベルになる。
Ｈ／Ｌのいずれであっても、信号ＺＳＯＮに応じてＨ／
Ｌレベルになる。
【００４５】通常動作モードでは、センスアンプ活性化
信号ＳＯＮにより、センスアンプＳＡの接地電位側のＮ
ＭＯＳトランジスタがオンする。これにより、ビット線
ＢＬ、または／ＢＬの電位がＧＮＤに引抜かれる。
信号ＳＯＮにより、センスアンプＳＡの接地電位側のＮ
ＭＯＳトランジスタがオンする。これにより、ビット線
ＢＬ、または／ＢＬの電位がＧＮＤに引抜かれる。
【００４６】テストモードでは、センスアンプ活性化信
号ＴＳＯＮにより、センスアンプＳＡのＶｂｂ電位に接
続されたＮＭＯＳトランジスタがオンする。これによ
り、ビット線ＢＬ、または／ＢＬの電位がＶｂｂ（＜０
Ｖ）に充電される。
号ＴＳＯＮにより、センスアンプＳＡのＶｂｂ電位に接
続されたＮＭＯＳトランジスタがオンする。これによ
り、ビット線ＢＬ、または／ＢＬの電位がＶｂｂ（＜０
Ｖ）に充電される。
【００４７】なお、従来のＳＯＮ生成回路は、回路１４
０に代わって、図７に示される回路１５０を含む。回路
１５０は、インバータ９６および遅延段９７を含む。イ
ンバータ９６は、信号ＺＳＯＮを反転してセンスアンプ
活性化信号ＳＯＮを出力する。遅延段９７は、信号ＺＳ
ＯＮを遅延して信号ＺＳＯＰを出力する。したがって、
Ｈレベルのセンスアンプ活性化信号ＳＯＮが出力される
と、Ｌレベルの信号ＺＳＯＰが遅れて発生する。
０に代わって、図７に示される回路１５０を含む。回路
１５０は、インバータ９６および遅延段９７を含む。イ
ンバータ９６は、信号ＺＳＯＮを反転してセンスアンプ
活性化信号ＳＯＮを出力する。遅延段９７は、信号ＺＳ
ＯＮを遅延して信号ＺＳＯＰを出力する。したがって、
Ｈレベルのセンスアンプ活性化信号ＳＯＮが出力される
と、Ｌレベルの信号ＺＳＯＰが遅れて発生する。
【００４８】半導体記憶装置１０００の基本動作につい
て説明する。図８を参照して、外部ロウアドレスストロ
ーブ信号／ＲＡＳと外部アドレスＥＸＴＡとが入力され
る。／ＲＡＳバッファ１０４から信号ＺＲＡＳＥが出力
される。信号ＺＲＡＳＥと外部アドレスＥＸＴＡが入力
されたという情報とに応じて、信号ＲＸＴおよび信号Ｒ
ＸＴＭが生成される。続いて、信号ＲＸＴＭが遅延さ
れ、信号ＺＲＸＤと信号ＲＸＤとが生成される。
て説明する。図８を参照して、外部ロウアドレスストロ
ーブ信号／ＲＡＳと外部アドレスＥＸＴＡとが入力され
る。／ＲＡＳバッファ１０４から信号ＺＲＡＳＥが出力
される。信号ＺＲＡＳＥと外部アドレスＥＸＴＡが入力
されたという情報とに応じて、信号ＲＸＴおよび信号Ｒ
ＸＴＭが生成される。続いて、信号ＲＸＴＭが遅延さ
れ、信号ＺＲＸＤと信号ＲＸＤとが生成される。
【００４９】信号ＺＲＸＤに応じて、センスアンプ活性
化信号ＳＯＮがＨレベルになる。この時点で、ワード線
の選択が開始する。対応するメモリセルトランジスタが
導通する。センスアンプ活性化信号ＳＯＮによりセンス
アンプＳＡのＮＭＯＳトランジスタが活性化される。
化信号ＳＯＮがＨレベルになる。この時点で、ワード線
の選択が開始する。対応するメモリセルトランジスタが
導通する。センスアンプ活性化信号ＳＯＮによりセンス
アンプＳＡのＮＭＯＳトランジスタが活性化される。
【００５０】センスアンプ活性化信号ＳＯＮに続いてセ
ンスアンプ活性化信号ＺＳＯＰがＬレベルになる。セン
スアンプ活性化信号ＺＳＯＰによりセンスアンプＳＡの
ＰＭＯＳトランジスタが活性化される。
ンスアンプ活性化信号ＺＳＯＰがＬレベルになる。セン
スアンプ活性化信号ＺＳＯＰによりセンスアンプＳＡの
ＰＭＯＳトランジスタが活性化される。
【００５１】たとえば、読出動作であれば、ストレージ
ノードに蓄えられていた電荷がビット線ＢＬ、／ＢＬに
伝わる。これによりビット線の電位が変化する。ビット
線の電位の変化をセンスアンプＳＡが認識する。その電
位の高／低が、“データ”として読出される。
ノードに蓄えられていた電荷がビット線ＢＬ、／ＢＬに
伝わる。これによりビット線の電位が変化する。ビット
線の電位の変化をセンスアンプＳＡが認識する。その電
位の高／低が、“データ”として読出される。
【００５２】センス動作が終了すると、イコライズ信号
ＢＬＥＱＭが活性化する。ビット線対がイコライズ・プ
リチャージされる。これにより、次の動作のための準備
がなされる。
ＢＬＥＱＭが活性化する。ビット線対がイコライズ・プ
リチャージされる。これにより、次の動作のための準備
がなされる。
【００５３】次に、ビット線の振幅について詳細に説明
する。図９は、従来の半導体記憶装置におけるテストモ
ードでのビット線振幅を、図１０は、半導体記憶装置１
０００におけるテストモードでのビット線振幅をそれぞ
れ示している。ビット線ＢＬに接続されるメモリセルに
蓄積される電荷とビット線／ＢＬに接続されるメモリセ
ルに蓄積される電荷とが逆電位であるとする。
する。図９は、従来の半導体記憶装置におけるテストモ
ードでのビット線振幅を、図１０は、半導体記憶装置１
０００におけるテストモードでのビット線振幅をそれぞ
れ示している。ビット線ＢＬに接続されるメモリセルに
蓄積される電荷とビット線／ＢＬに接続されるメモリセ
ルに蓄積される電荷とが逆電位であるとする。
【００５４】図９を参照して、まず、ビット線対は、イ
コライズ回路によりプリチャージ電圧ＶＢＬに設定され
ている。行選択動作が行われ、センスアンプが活性化す
る。
コライズ回路によりプリチャージ電圧ＶＢＬに設定され
ている。行選択動作が行われ、センスアンプが活性化す
る。
【００５５】ビット線ＢＬ／に接続されるメモリセル
（“Ｈ”データ）のストレージノードＳＮは、“Ｈ”電
位に充電され、ビット線ＢＬに接続されるメモリセル
（“Ｌ”データ）のストレージノードＳＮは、“Ｌ”電
位に充電される。ここで、“Ｈ”電位は、センスアンプ
ＳＡの正の電源から供給される内部電源電圧Ｖｄｄであ
り、“Ｌ”電位は、センスアンプの接地電源ＧＮＤから
供給される電圧０Ｖである。
（“Ｈ”データ）のストレージノードＳＮは、“Ｈ”電
位に充電され、ビット線ＢＬに接続されるメモリセル
（“Ｌ”データ）のストレージノードＳＮは、“Ｌ”電
位に充電される。ここで、“Ｈ”電位は、センスアンプ
ＳＡの正の電源から供給される内部電源電圧Ｖｄｄであ
り、“Ｌ”電位は、センスアンプの接地電源ＧＮＤから
供給される電圧０Ｖである。
【００５６】隣接するメモリセルのストレージノードＳ
Ｎを逆電位に充電すると、互いに隣接するストレージノ
ード間の電位差は、（Ｖｄｄ−０）＝Ｖｄｄとなる。
Ｎを逆電位に充電すると、互いに隣接するストレージノ
ード間の電位差は、（Ｖｄｄ−０）＝Ｖｄｄとなる。
【００５７】図１０を参照して、半導体記憶装置１００
０では、行選択動作が行われ、センスアンプが活性化す
ると、ビット線／ＢＬに接続されるメモリセル（“Ｈ”
データ）のストレージノードＳＮは、Ｖｄｄレベルに充
電される。ビット線ＢＬに接続されるメモリセル
（“Ｌ”データ）のストレージノードＳＮは、Ｖｂｂ
（＜０）となる。
０では、行選択動作が行われ、センスアンプが活性化す
ると、ビット線／ＢＬに接続されるメモリセル（“Ｈ”
データ）のストレージノードＳＮは、Ｖｄｄレベルに充
電される。ビット線ＢＬに接続されるメモリセル
（“Ｌ”データ）のストレージノードＳＮは、Ｖｂｂ
（＜０）となる。
【００５８】したがって、隣接するメモリセルのストレ
ージノードＳＮを互いに逆電位に充電したとすると、互
いに隣接するストレージノード間の電位差は、（Ｖｄｄ
＋｜Ｖｂｂ｜）となる。
ージノードＳＮを互いに逆電位に充電したとすると、互
いに隣接するストレージノード間の電位差は、（Ｖｄｄ
＋｜Ｖｂｂ｜）となる。
【００５９】このように第１の実施の形態による半導体
記憶装置１０００によれば、従来の半導体記憶装置より
もストレージノード間の電位差を高くすることができ
る。したがって、ストレージノード間のショートの検出
能力を高めることが可能になる。
記憶装置１０００によれば、従来の半導体記憶装置より
もストレージノード間の電位差を高くすることができ
る。したがって、ストレージノード間のショートの検出
能力を高めることが可能になる。
【００６０】また、上記構成によれば、従来の半導体記
憶装置にくらべて大きなストレスを印加するこできるた
め、テスト時間が短縮化される。
憶装置にくらべて大きなストレスを印加するこできるた
め、テスト時間が短縮化される。
【００６１】また、ウェハテスト段階でこの検出テスト
を行うことにより不良セルを検出するだけでなく、不良
セルを冗長セルと置換させることができる。これにより
歩留まりを向上させることができる。
を行うことにより不良セルを検出するだけでなく、不良
セルを冗長セルと置換させることができる。これにより
歩留まりを向上させることができる。
【００６２】さらに、第１の実施の形態では、内部発生
する負電位を使用するため、本機能を実現するため回路
増加を抑えることができる。
する負電位を使用するため、本機能を実現するため回路
増加を抑えることができる。
【００６３】また、電位差をつけるために負電位を用い
ず正電位を高くして印加すると、ビット線間やメモリセ
ル間以外のストレスをかける必要のない部位にまで過度
のストレスがかかり、セルプレート電位Ｖｃｐを変えな
ければストレージノードとセルプレートとの間の誘電膜
に過度のストレスがかかってしまう。
ず正電位を高くして印加すると、ビット線間やメモリセ
ル間以外のストレスをかける必要のない部位にまで過度
のストレスがかかり、セルプレート電位Ｖｃｐを変えな
ければストレージノードとセルプレートとの間の誘電膜
に過度のストレスがかかってしまう。
【００６４】これに対し、第１の実施の形態によれば、
負電位を用いて電位差を広げることにより、ストレージ
ノード間以外の不要な部位にストレスがかかることを防
ぐことができる。
負電位を用いて電位差を広げることにより、ストレージ
ノード間以外の不要な部位にストレスがかかることを防
ぐことができる。
【００６５】［第２の実施の形態］第２の実施の形態に
よる構成について、図１１を用いて説明する。図１１を
参照して、半導体記憶装置２０００は、メモリセルアレ
イＭＡ、ロウアドレスバッファ１０１、コラムアドレス
バッファ１０２、モードレジスタコントローラ１０３、
／ＲＡＳバッファ１０４、／ＣＡＳバッファ１０５、ロ
ウコントローラ１０６、コラムコントローラ１０７、／
ＷＥバッファ１０８、ライトコントローラ１０９、ロウ
デコーダ１１０、コラムデコーダ１１１、センスアンプ
帯１１２、プリアンプ１１３、データ出力バッファ１１
４、データ入力バッファ１１５、ライトドライバ１１
６、電圧発生回路２０１、および外部フォース回路２０
２を備える。
よる構成について、図１１を用いて説明する。図１１を
参照して、半導体記憶装置２０００は、メモリセルアレ
イＭＡ、ロウアドレスバッファ１０１、コラムアドレス
バッファ１０２、モードレジスタコントローラ１０３、
／ＲＡＳバッファ１０４、／ＣＡＳバッファ１０５、ロ
ウコントローラ１０６、コラムコントローラ１０７、／
ＷＥバッファ１０８、ライトコントローラ１０９、ロウ
デコーダ１１０、コラムデコーダ１１１、センスアンプ
帯１１２、プリアンプ１１３、データ出力バッファ１１
４、データ入力バッファ１１５、ライトドライバ１１
６、電圧発生回路２０１、および外部フォース回路２０
２を備える。
【００６６】外部フォース回路２０２は、活性化したテ
ストモード信号ＴＭに応答して、特定の専用ピン（外部
フォースピン）またはテストモードにおいて未使用とな
るピン（テスト時未使用ピン）からテストモード用の負
電圧Ｖｂｂ(外部フォースＶｂｂ)を受け、これを電圧発
生回路２０１に出力する。
ストモード信号ＴＭに応答して、特定の専用ピン（外部
フォースピン）またはテストモードにおいて未使用とな
るピン（テスト時未使用ピン）からテストモード用の負
電圧Ｖｂｂ(外部フォースＶｂｂ)を受け、これを電圧発
生回路２０１に出力する。
【００６７】電圧発生回路２０１は、通常動作モードで
は、第１の実施の形態による電圧発生回路１２０と同
様、基板電圧Ｖｂｂ、内部電源電圧Ｖｄｄ、セルプレー
ト電圧Ｖｃｐ等を発生する。テストモードにおいて外部
フォースＶｂｂを受けると、電圧発生回路２０１は、ノ
ードＮ３に対し内部発生する基板電圧Ｖｂｂに代わって
外部フォースＶｂｂを出力する。
は、第１の実施の形態による電圧発生回路１２０と同
様、基板電圧Ｖｂｂ、内部電源電圧Ｖｄｄ、セルプレー
ト電圧Ｖｃｐ等を発生する。テストモードにおいて外部
フォースＶｂｂを受けると、電圧発生回路２０１は、ノ
ードＮ３に対し内部発生する基板電圧Ｖｂｂに代わって
外部フォースＶｂｂを出力する。
【００６８】このように第２の実施の形態による半導体
記憶装置２０００によれば、ストレージノード間のショ
ートを検出するテストモードにおいて、“Ｌ”データと
して外部から与える負電圧を使用することができる。
記憶装置２０００によれば、ストレージノード間のショ
ートを検出するテストモードにおいて、“Ｌ”データと
して外部から与える負電圧を使用することができる。
【００６９】この結果、第１の実施の形態と同様、ショ
ートの検出能力が向上され、テスト時間が短縮化され
る。また、歩留まりを向上させることができる。
ートの検出能力が向上され、テスト時間が短縮化され
る。また、歩留まりを向上させることができる。
【００７０】動作中にビット線ＢＬ,／ＢＬを基板電圧
Ｖｂｂで充放電する第１の実施の形態に比べ、電流消費
量を抑えることができる。すなわち、負電位を安定して
供給することができ、テストとチップ動作とを安定させ
ることができる。
Ｖｂｂで充放電する第１の実施の形態に比べ、電流消費
量を抑えることができる。すなわち、負電位を安定して
供給することができ、テストとチップ動作とを安定させ
ることができる。
【００７１】［第３の実施の形態］一般にショートを検
出することを目的としたテストでは、検出能力を高める
ためにストレスモードといった内部電圧を高めるモード
を使用することが多い。チップ内部の電圧を上げるとに
よりメモリセルのストレージノードとセルプレートとの
間の誘電膜に高電圧をかけ、ストレスを印加する。
出することを目的としたテストでは、検出能力を高める
ためにストレスモードといった内部電圧を高めるモード
を使用することが多い。チップ内部の電圧を上げるとに
よりメモリセルのストレージノードとセルプレートとの
間の誘電膜に高電圧をかけ、ストレスを印加する。
【００７２】通常では、この誘電膜に対する電圧の負担
を緩和するため、セルプレートには、ストレージノード
に充電される“Ｈ”電位と“Ｌ”電位との中間電位を印
加する。
を緩和するため、セルプレートには、ストレージノード
に充電される“Ｈ”電位と“Ｌ”電位との中間電位を印
加する。
【００７３】従来では、この“Ｌ”電位が０Ｖであった
ため、図１２に示されるように、セルプレートに印加さ
れる中間電位は１／２Ｖｄｄであった。
ため、図１２に示されるように、セルプレートに印加さ
れる中間電位は１／２Ｖｄｄであった。
【００７４】そこで、第３の実施の形態では、テストモ
ードにおいて、“Ｌ”電位として負電位を用いるととも
に、セルプレート電圧Ｖｃｐのレベルを誘電膜への負担
を抑えるように調整する。
ードにおいて、“Ｌ”電位として負電位を用いるととも
に、セルプレート電圧Ｖｃｐのレベルを誘電膜への負担
を抑えるように調整する。
【００７５】第３の実施の形態による構成について、図
１３を用いて説明する。図１３を参照して、半導体記憶
装置３０００は、メモリセルアレイＭＡ、ロウアドレス
バッファ１０１、コラムアドレスバッファ１０２、モー
ドレジスタコントローラ１０３、／ＲＡＳバッファ１０
４、／ＣＡＳバッファ１０５、ロウコントローラ１０
６、コラムコントローラ１０７、／ＷＥバッファ１０
８、ライトコントローラ１０９、ロウデコーダ１１０、
コラムデコーダ１１１、センスアンプ帯１１２、プリア
ンプ１１３、データ出力バッファ１１４、データ入力バ
ッファ１１５、ライトドライバ１１６、電圧発生回路３
０１、および外部フォース回路３０２を備える。
１３を用いて説明する。図１３を参照して、半導体記憶
装置３０００は、メモリセルアレイＭＡ、ロウアドレス
バッファ１０１、コラムアドレスバッファ１０２、モー
ドレジスタコントローラ１０３、／ＲＡＳバッファ１０
４、／ＣＡＳバッファ１０５、ロウコントローラ１０
６、コラムコントローラ１０７、／ＷＥバッファ１０
８、ライトコントローラ１０９、ロウデコーダ１１０、
コラムデコーダ１１１、センスアンプ帯１１２、プリア
ンプ１１３、データ出力バッファ１１４、データ入力バ
ッファ１１５、ライトドライバ１１６、電圧発生回路３
０１、および外部フォース回路３０２を備える。
【００７６】外部フォース回路３０２は、活性化したテ
ストモード信号ＴＭに応答して、特定の専用ピン（外部
フォースピン）またはテストモードにおいて未使用とな
るピン（テスト時未使用ピン）からテストモード用のセ
ルプレート電圧Ｖｃｐ(外部フォースＶｃｐ)を受け、こ
れを電圧発生回路３０１に出力する。
ストモード信号ＴＭに応答して、特定の専用ピン（外部
フォースピン）またはテストモードにおいて未使用とな
るピン（テスト時未使用ピン）からテストモード用のセ
ルプレート電圧Ｖｃｐ(外部フォースＶｃｐ)を受け、こ
れを電圧発生回路３０１に出力する。
【００７７】電圧発生回路３０１は、通常動作モードで
は、第１の実施の形態による電圧発生回路１２０と同
様、基板電圧Ｖｂｂ、内部電源電圧Ｖｄｄ、セルプレー
ト電圧Ｖｃｐ等を発生する。テストモードにおいて外部
フォースＶｃｐを受けると、電圧発生回路２０１は、内
部発生するセルプレート電圧Ｖｃｐに代わって外部フォ
ースＶｃｐをセルプレート電圧として出力する。
は、第１の実施の形態による電圧発生回路１２０と同
様、基板電圧Ｖｂｂ、内部電源電圧Ｖｄｄ、セルプレー
ト電圧Ｖｃｐ等を発生する。テストモードにおいて外部
フォースＶｃｐを受けると、電圧発生回路２０１は、内
部発生するセルプレート電圧Ｖｃｐに代わって外部フォ
ースＶｃｐをセルプレート電圧として出力する。
【００７８】上述したように、本発明では、ストレージ
ノードに充電される“Ｈ”データと“Ｌ”データとの電
位差が（Ｖｄｄ＋｜Ｖｂｂ｜）となる。そこで、テスト
モードにおいては、図１４に示すように、外部から外部
フォース回路３０２に、（Ｖｄｄ＋｜Ｖｂｂ｜）／２レ
ベルの電圧を供給する。これにより、テストモードで
は、セルプレート電圧Ｖｃｐが、（Ｖｄｄ＋｜Ｖｂｂ
｜）／２になる。
ノードに充電される“Ｈ”データと“Ｌ”データとの電
位差が（Ｖｄｄ＋｜Ｖｂｂ｜）となる。そこで、テスト
モードにおいては、図１４に示すように、外部から外部
フォース回路３０２に、（Ｖｄｄ＋｜Ｖｂｂ｜）／２レ
ベルの電圧を供給する。これにより、テストモードで
は、セルプレート電圧Ｖｃｐが、（Ｖｄｄ＋｜Ｖｂｂ
｜）／２になる。
【００７９】なお、テストモードにおける“Ｌ”データ
に対応する負電位は、第１の実施の形態に示すように基
板電圧Ｖｂｂを用いても、第２の実施の形態に示すよう
に外部から供給してもよい。
に対応する負電位は、第１の実施の形態に示すように基
板電圧Ｖｂｂを用いても、第２の実施の形態に示すよう
に外部から供給してもよい。
【００８０】この結果、第１，第２の実施の形態による
効果に加え、ストレージノードとセルプレートとの間の
誘電膜への負担を緩和することができる。高いストレス
をかけるテストにおいて、チップに対するマージンを増
やすことができる。
効果に加え、ストレージノードとセルプレートとの間の
誘電膜への負担を緩和することができる。高いストレス
をかけるテストにおいて、チップに対するマージンを増
やすことができる。
【００８１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８２】
【発明の効果】以上のように、本発明に係る半導体記憶
装置によれば、従来の半導体記憶装置よりもストレージ
ノード間の電位差を高くすることができる。したがっ
て、ストレージノード間のショートの検出能力を高める
ことが可能になる。
装置によれば、従来の半導体記憶装置よりもストレージ
ノード間の電位差を高くすることができる。したがっ
て、ストレージノード間のショートの検出能力を高める
ことが可能になる。
【００８３】また、従来の半導体記憶装置にくらべて大
きなストレスを印加するこできるため、テスト時間が短
縮化される。
きなストレスを印加するこできるため、テスト時間が短
縮化される。
【００８４】また、ウェハテスト段階でこの検出テスト
を行うことにより不良セルを検出するだけでなく、不良
セルを冗長セルと置換させることができる。これにより
歩留まりを向上させることができる。
を行うことにより不良セルを検出するだけでなく、不良
セルを冗長セルと置換させることができる。これにより
歩留まりを向上させることができる。
【００８５】負電位を用いて電位差を広げることによ
り、ストレージノード間以外の不要な部位にストレスが
かかることを防ぐことができる。
り、ストレージノード間以外の不要な部位にストレスが
かかることを防ぐことができる。
【００８６】また、内部発生する基板電位そのものを負
電位として使用するため、本機能を実現するため回路増
加を抑えることができる。
電位として使用するため、本機能を実現するため回路増
加を抑えることができる。
【００８７】また、外部から負電位を供給することによ
り、テストモードにおけるチップ動作を安定化させるこ
とができる。
り、テストモードにおけるチップ動作を安定化させるこ
とができる。
【００８８】さらに、セルプレート電圧を調整すること
により。ストレージノードとセルプレートとの間の誘電
膜への負担を緩和することができる。高いストレスをか
けるテストにおいて、チップに対するマージンを増やす
ことができる。
により。ストレージノードとセルプレートとの間の誘電
膜への負担を緩和することができる。高いストレスをか
けるテストにおいて、チップに対するマージンを増やす
ことができる。
【図１】 第１の実施の形態による半導体記憶装置１０
００の主要部の構成を示す図である。
００の主要部の構成を示す図である。
【図２】 ストレージノード間のショートについて概念
的に説明するための断面図である。
的に説明するための断面図である。
【図３】 第１の実施の形態による半導体記憶装置１０
００の全体構成の概要を示すブロック図である。
００の全体構成の概要を示すブロック図である。
【図４】 第１の実施の形態によるロウコントローラ１
０６に含まれる回路１３０を示す回路図である。
０６に含まれる回路１３０を示す回路図である。
【図５】 第１の実施の形態によるＳＯＮ生成回路１０
０３の構成を示す回路図である。
０３の構成を示す回路図である。
【図６】 第1の実施の形態によるロウコントローラ１
０６に含まれる回路１４０を示す回路図である。
０６に含まれる回路１４０を示す回路図である。
【図７】 従来のＳＯＮ生成回路の構成を示す図であ
る。
る。
【図８】 第１の実施の形態による半導体記憶装置１０
００の基本動作を示すタイミングチャートである。
００の基本動作を示すタイミングチャートである。
【図９】 従来の半導体記憶装置におけるテストモード
でのビット線振幅を示すタイミングチャートである。
でのビット線振幅を示すタイミングチャートである。
【図１０】 第１の実施の形態による半導体記憶装置１
０００におけるテストモードでのビット線振幅を示すタ
イミングチャートである。
０００におけるテストモードでのビット線振幅を示すタ
イミングチャートである。
【図１１】 第２の実施の形態による半導体記憶装置２
０００の全体構成を示すブロック図である。
０００の全体構成を示すブロック図である。
【図１２】 従来の半導体記憶装置におけるセルプレー
ト電圧Ｖｃｐについて説明するための図である。
ト電圧Ｖｃｐについて説明するための図である。
【図１３】 第３の実施の形態による半導体記憶装置３
０００の全体構成を示すブロック図である。
０００の全体構成を示すブロック図である。
【図１４】 第３の実施の形態による半導体記憶装置３
０００におけるテストモードでのセルプレート電圧Ｖｃ
ｐについて説明するための図である。
０００におけるテストモードでのセルプレート電圧Ｖｃ
ｐについて説明するための図である。
１１〜１７，１９ トランジスタ、ＳＡ センスアン
プ、１８ メモリセルキャパシタ、ＩＯ，ＺＩＯ デー
タ入出力線、２０ イコライズ回路、１０１ ロウアド
レスバッファ、１０２ コラムアドレスバッファ、１０
３ モードレジスタコントローラ、１０４ ／ＲＡＳバ
ッファ、１０５ ／ＣＡＳバッファ、１０６ ロウコン
トローラ、１０７ コラムコントローラ、１０８ ／Ｗ
Ｅバッファ、１０９ ライトコントローラ、１１０ ロ
ウデコーダ、１１１ コラムデコーダ、１１２ センス
アンプ帯、１１３ プリアンプ、１１４ データ出力バ
ッファ、１１５ データ入力バッファ、１１６ ライト
バッファ、１１７ データ入出力線対、１２０，２０
１，３０１ 電圧発生回路、２０２，３０２ 外部フォ
ース回路、ＭＡ メモリセルアレイ、１０００〜３００
０ 半導体記憶装置、１００１ ＲＸＴ生成回路、１０
０２，１０１１ 遅延段、１００３ ＳＯＮ生成回路、
１００４，１００５，１００７，１００９ インバー
タ、１００８ ＮＡＮＤ回路、１０１０ 論理回路。
プ、１８ メモリセルキャパシタ、ＩＯ，ＺＩＯ デー
タ入出力線、２０ イコライズ回路、１０１ ロウアド
レスバッファ、１０２ コラムアドレスバッファ、１０
３ モードレジスタコントローラ、１０４ ／ＲＡＳバ
ッファ、１０５ ／ＣＡＳバッファ、１０６ ロウコン
トローラ、１０７ コラムコントローラ、１０８ ／Ｗ
Ｅバッファ、１０９ ライトコントローラ、１１０ ロ
ウデコーダ、１１１ コラムデコーダ、１１２ センス
アンプ帯、１１３ プリアンプ、１１４ データ出力バ
ッファ、１１５ データ入力バッファ、１１６ ライト
バッファ、１１７ データ入出力線対、１２０，２０
１，３０１ 電圧発生回路、２０２，３０２ 外部フォ
ース回路、ＭＡ メモリセルアレイ、１０００〜３００
０ 半導体記憶装置、１００１ ＲＸＴ生成回路、１０
０２，１０１１ 遅延段、１００３ ＳＯＮ生成回路、
１００４，１００５，１００７，１００９ インバー
タ、１００８ ＮＡＮＤ回路、１０１０ 論理回路。
Claims (6)
- 【請求項１】 電荷を蓄えるメモリセルキャパシタと、
メモリセルトランジスタとを含むメモリセルと、前記メ
モリセルトランジスタのゲートに接続されるワード線
と、前記メモリセルキャパシタのストレージノードと接
続されるビット線とを含むメモリセルアレイと、 前記ビット線と接続され、前記メモリセルに蓄えられる
前記電荷をデータとして判別するセンスアンプ回路とを
備え、 前記センスアンプ回路は、 通常動作モードにおいては、前記ビット線を接地電位ま
たは正の電源電位に振幅させ、テストモードにおいて
は、前記ビット線を前記正の電源電位または負電位に振
幅させる、半導体記憶装置。 - 【請求項２】 前記通常動作モードでは、前記センスア
ンプ回路の活性化を制御する活性化信号を、前記テスト
モードでは、前記センスアンプ回路の活性化を制御する
テスト用活性化信号を発生する活性化信号発生回路をさ
らに備え、 前記センスアンプ回路は、 前記活性化信号が活性化すると、前記ビット線を前記接
地電位にし、前記テスト用活性化信号が活性化すると、
前記ビット線を前記負電位に設定する回路を含む、請求
項１に記載の半導体記憶装置。 - 【請求項３】 前記負電位として、前記メモリセルトラ
ンジスタの基板電位が用いられる、請求項２に記載の半
導体記憶装置。 - 【請求項４】 前記負電位は、外部から供給される、請
求項２に記載の半導体記憶装置。 - 【請求項５】 前記メモリセルは複数個配置され、 前記テストモードにおいては、互いに隣接するストレー
ジノードが前記正の電源電位と前記負電位とに設定され
る、請求項２に記載の半導体記憶装置。 - 【請求項６】 前記テストモードにおいて、前記メモリ
セルキャパシタのセルプレートに供給するセルプレート
電圧を外部から供給する供給回路をさらに備え、 前記供給回路により、前記セルプレート電圧は、前記正
の電源電位と前記負電位と中間電位に設定される、請求
項１または２に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000264849A JP2002074992A (ja) | 2000-09-01 | 2000-09-01 | 半導体記憶装置 |
| US09/773,622 US6385103B1 (en) | 2000-09-01 | 2001-02-02 | Semiconductor memory device having a circuit for testing memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000264849A JP2002074992A (ja) | 2000-09-01 | 2000-09-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002074992A true JP2002074992A (ja) | 2002-03-15 |
Family
ID=18752200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000264849A Withdrawn JP2002074992A (ja) | 2000-09-01 | 2000-09-01 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6385103B1 (ja) |
| JP (1) | JP2002074992A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100806141B1 (ko) | 2006-09-04 | 2008-02-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 구동방법 |
| JP2009076144A (ja) * | 2007-09-21 | 2009-04-09 | Nec Electronics Corp | 半導体装置 |
| JP2010118095A (ja) * | 2008-11-11 | 2010-05-27 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
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| US6977061B2 (en) * | 1997-04-04 | 2005-12-20 | Ethicon Endo-Surgery, Inc. | Method and apparatus for sterilizing a lumen device |
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| US7519877B2 (en) * | 2004-08-10 | 2009-04-14 | Micron Technology, Inc. | Memory with test mode output |
| JP5114894B2 (ja) * | 2006-08-31 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置の試験方法及びその半導体記憶装置 |
| US11144104B2 (en) * | 2020-02-14 | 2021-10-12 | Silicon Laboratories Inc. | Mode selection circuit for low-cost integrated circuits such as microcontrollers |
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| JPH07107798B2 (ja) * | 1987-11-18 | 1995-11-15 | 三菱電機株式会社 | ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法 |
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| KR0141432B1 (ko) * | 1993-10-01 | 1998-07-15 | 기다오까 다까시 | 반도체 기억장치 |
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| JPH1186536A (ja) * | 1997-09-12 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2000
- 2000-09-01 JP JP2000264849A patent/JP2002074992A/ja not_active Withdrawn
-
2001
- 2001-02-02 US US09/773,622 patent/US6385103B1/en not_active Expired - Fee Related
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| KR100806141B1 (ko) | 2006-09-04 | 2008-02-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 구동방법 |
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| JP2010118095A (ja) * | 2008-11-11 | 2010-05-27 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020027795A1 (en) | 2002-03-07 |
| US6385103B1 (en) | 2002-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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