JP2002074992A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 ストレージノード間のショートを効率的に検
出することができる半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、ビット線に対して設
けられるセンスアンプSAを含む。センスアンプSAに
は、内部電源電圧Vddと、負電圧Vbb(ノードN
3)または接地電圧GNDとが供給される。通常動作モ
ードでは、トランジスタ11および16がオンし、ビッ
ト線は電源電圧Vddまたは接地電圧GNDに振幅す
る。テストモードでは、トランジスタ11および17が
オンし、ビット線は電圧Vddまたは負電圧Vbbに振
幅する。これにより、隣接するストレージノード間の電
位差を広げる。
出することができる半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、ビット線に対して設
けられるセンスアンプSAを含む。センスアンプSAに
は、内部電源電圧Vddと、負電圧Vbb(ノードN
3)または接地電圧GNDとが供給される。通常動作モ
ードでは、トランジスタ11および16がオンし、ビッ
ト線は電源電圧Vddまたは接地電圧GNDに振幅す
る。テストモードでは、トランジスタ11および17が
オンし、ビット線は電圧Vddまたは負電圧Vbbに振
幅する。これにより、隣接するストレージノード間の電
位差を広げる。
Description
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、メモリセルの不良を検出する回路を備え
た半導体記憶装置に関する。
に関し、特に、メモリセルの不良を検出する回路を備え
た半導体記憶装置に関する。
【0002】
【従来の技術】メモリセルの製造過程においては、エッ
チング残や異物等によりメモリセルトランジスタのゲー
トとビット線との間、メモリセルトランジスタのゲート
とメモリセルキャパシタのストレージノートとの間、隣
接するストレージノード間等がショートすることがあ
る。
チング残や異物等によりメモリセルトランジスタのゲー
トとビット線との間、メモリセルトランジスタのゲート
とメモリセルキャパシタのストレージノートとの間、隣
接するストレージノード間等がショートすることがあ
る。
【0003】これらのショートが存在するとメモリセル
は動作不具合を生じさせる。そこで、従来の半導体記憶
装置では、メモリセルアレイをテストする回路を備え、
不具合の検出を行っている。
は動作不具合を生じさせる。そこで、従来の半導体記憶
装置では、メモリセルアレイをテストする回路を備え、
不具合の検出を行っている。
【0004】
【発明が解決しようとする課題】ところで、ストレージ
ノード間のショートに関しては、ショートの検出力を加
速するためには、ショートしたストレージノード間の電
位差を大きくすればよい。
ノード間のショートに関しては、ショートの検出力を加
速するためには、ショートしたストレージノード間の電
位差を大きくすればよい。
【0005】しかしながら、センスアンプに接続される
ビット線は、0Vにまでしか振幅しない。そこで、従来
の半導体集積回路においては、一方のセルのストレージ
ノードには、“L”データとして0Vの電位を、対にな
るセルのストレージノードには、“H”データとして通
常より高い電位を印加していた。
ビット線は、0Vにまでしか振幅しない。そこで、従来
の半導体集積回路においては、一方のセルのストレージ
ノードには、“L”データとして0Vの電位を、対にな
るセルのストレージノードには、“H”データとして通
常より高い電位を印加していた。
【0006】しかしながら、電位差を広げるため“H”
データに対応する高電位を高くすると、ストレージノー
ドとセルプレートとの間の電位差が大きくなるため、ス
トレージノードとセルプレートとの間に存在する誘電膜
を破損してしまうことも考えられる。
データに対応する高電位を高くすると、ストレージノー
ドとセルプレートとの間の電位差が大きくなるため、ス
トレージノードとセルプレートとの間に存在する誘電膜
を破損してしまうことも考えられる。
【0007】一方で、“H”データ側の電位を上げるこ
とができないため、検出に時間がかかる。
とができないため、検出に時間がかかる。
【0008】そこで、本発明はこのような問題を解決す
るためになされたものであり、その目的は、メモリセル
キャパシタの誘電膜にストレスを与えることなくストレ
ージノード間のショートを効率的に検出することができ
る回路を備える半導体記憶装置を提供することにある。
るためになされたものであり、その目的は、メモリセル
キャパシタの誘電膜にストレスを与えることなくストレ
ージノード間のショートを効率的に検出することができ
る回路を備える半導体記憶装置を提供することにある。
【0009】
【課題を解決するための手段】この発明による半導体記
憶装置は、電荷を蓄えるメモリセルキャパシタと、メモ
リセルトランジスタとを含むメモリセルと、メモリセル
トランジスタのゲートに接続されるワード線と、メモリ
セルキャパシタのストレージノードと接続されるビット
線とを含むメモリセルアレイと、ビット線と接続され、
メモリセルに蓄えられる前記電荷をデータとして判別す
るセンスアンプ回路とを備える。センスアンプ回路は、
通常動作モードにおいては、ビット線を接地電位または
正の電源電位に振幅させ、テストモードにおいては、ビ
ット線を正の電源電位または負電位に振幅させる。
憶装置は、電荷を蓄えるメモリセルキャパシタと、メモ
リセルトランジスタとを含むメモリセルと、メモリセル
トランジスタのゲートに接続されるワード線と、メモリ
セルキャパシタのストレージノードと接続されるビット
線とを含むメモリセルアレイと、ビット線と接続され、
メモリセルに蓄えられる前記電荷をデータとして判別す
るセンスアンプ回路とを備える。センスアンプ回路は、
通常動作モードにおいては、ビット線を接地電位または
正の電源電位に振幅させ、テストモードにおいては、ビ
ット線を正の電源電位または負電位に振幅させる。
【0010】好ましくは、通常動作モードでは、センス
アンプ回路の活性化を制御する活性化信号を、テストモ
ードでは、センスアンプ回路の活性化を制御するテスト
用活性化信号を発生する活性化信号発生回路をさらに備
え、センスアンプ回路は、活性化信号が活性化すると、
ビット線を接地電位にし、テスト用活性化信号が活性化
すると、ビット線を負電位に設定する回路を含む。
アンプ回路の活性化を制御する活性化信号を、テストモ
ードでは、センスアンプ回路の活性化を制御するテスト
用活性化信号を発生する活性化信号発生回路をさらに備
え、センスアンプ回路は、活性化信号が活性化すると、
ビット線を接地電位にし、テスト用活性化信号が活性化
すると、ビット線を負電位に設定する回路を含む。
【0011】特に、負電位として、メモリセルトランジ
スタの基板電位が用いられる。または、負電位は、外部
から供給される。
スタの基板電位が用いられる。または、負電位は、外部
から供給される。
【0012】特に、メモリセルは複数個配置され、テス
トモードにおいては、互いに隣接するストレージノード
が正の電源電位と負電位とに設定される。
トモードにおいては、互いに隣接するストレージノード
が正の電源電位と負電位とに設定される。
【0013】特に、テストモードにおいて、メモリセル
キャパシタのセルプレートに供給するセルプレート電圧
を外部から供給する供給回路をさらに備え、供給回路に
より、セルプレート電圧は、正の電源電位と負電位と中
間電位に設定される。
キャパシタのセルプレートに供給するセルプレート電圧
を外部から供給する供給回路をさらに備え、供給回路に
より、セルプレート電圧は、正の電源電位と負電位と中
間電位に設定される。
【0014】
【発明の実施の形態】以下、本発明の実施の形態による
半導体記憶装置について、図を参照して説明する。な
お、図中同一または相当部分には、同一符号を付してそ
の説明を繰返さない。
半導体記憶装置について、図を参照して説明する。な
お、図中同一または相当部分には、同一符号を付してそ
の説明を繰返さない。
【0015】[第1の実施の形態]第1の実施の形態に
よる半導体記憶装置1000の主要部の構成について、
説明する。第1の実施の形態による半導体記憶装置10
00は、図1に示されるように、ストレージノード間の
ショートを検出する際、ストレージノードを負電位に充
電するための構成(トランジスタ17)を備える。以下
の説明において、信号と当該信号の記号の先頭に“Z”
が付く信号とは、反転関係にある。
よる半導体記憶装置1000の主要部の構成について、
説明する。第1の実施の形態による半導体記憶装置10
00は、図1に示されるように、ストレージノード間の
ショートを検出する際、ストレージノードを負電位に充
電するための構成(トランジスタ17)を備える。以下
の説明において、信号と当該信号の記号の先頭に“Z”
が付く信号とは、反転関係にある。
【0016】図1を参照して、半導体記憶装置1000
は、行列状に配置されるメモリセルと、行に対応して配
置される複数のワード線と、列に対応して配置される複
数のビット線とを含む。図1では、ワード線WLとビッ
ト線BLとに接続されるメモリセルMCが記載されてい
る。
は、行列状に配置されるメモリセルと、行に対応して配
置される複数のワード線と、列に対応して配置される複
数のビット線とを含む。図1では、ワード線WLとビッ
ト線BLとに接続されるメモリセルMCが記載されてい
る。
【0017】メモリセルMCは、メモリセルトランジス
タ19とメモリセルキャパシタ18とを含む。メモリセ
ルトランジスタ19は、対応するビット線とメモリセル
キャパシタ18のストレージノードSNとの間に接続さ
れ、ゲートTGは、対応するワード線WLと接続され
る。メモリセルキャパシタ18のセルプレートCP側に
は、セルプレート電圧Vcpが供給される。
タ19とメモリセルキャパシタ18とを含む。メモリセ
ルトランジスタ19は、対応するビット線とメモリセル
キャパシタ18のストレージノードSNとの間に接続さ
れ、ゲートTGは、対応するワード線WLと接続され
る。メモリセルキャパシタ18のセルプレートCP側に
は、セルプレート電圧Vcpが供給される。
【0018】データ入出力線対IO,ZIOを介してメ
モリセルに書込データが伝送され、またはメモリセルか
ら読出されたデータが外部に出力される。
モリセルに書込データが伝送され、またはメモリセルか
ら読出されたデータが外部に出力される。
【0019】ビット線対毎に、ビット線対をイコライズ
し、プリチャージするイコライズ回路20が配置され
る。イコライズ回路20は、イコライズ信号BLEQM
に応じて、ビット線対をイコライズし、ビット線対を中
間電圧(プリチャージ電圧VBL)にプリチャージす
る。
し、プリチャージするイコライズ回路20が配置され
る。イコライズ回路20は、イコライズ信号BLEQM
に応じて、ビット線対をイコライズし、ビット線対を中
間電圧(プリチャージ電圧VBL)にプリチャージす
る。
【0020】ビット線対毎に、センスアンプSAが配置
される。センスアンプSAは、PMOSトランジスタ1
2および13、ならびにNMOSトランジスタ14およ
び15を含む。
される。センスアンプSAは、PMOSトランジスタ1
2および13、ならびにNMOSトランジスタ14およ
び15を含む。
【0021】トランジスタ12は、ノードN1とビット
線BLとの間に接続され、ゲートがビット線/BLと接
続される。トランジスタ13は、ノードN1とビット線
/BLとの間に接続され、ゲートがビット線BLと接続
される。トランジスタ14は、ノードN2とビット線B
Lとの間に接続され、ゲートがビット線/BLと接続さ
れる。トランジスタ15は、ノードN2とビット線/B
Lとの間に接続され、ゲートがビット線BLと接続され
る。
線BLとの間に接続され、ゲートがビット線/BLと接
続される。トランジスタ13は、ノードN1とビット線
/BLとの間に接続され、ゲートがビット線BLと接続
される。トランジスタ14は、ノードN2とビット線B
Lとの間に接続され、ゲートがビット線/BLと接続さ
れる。トランジスタ15は、ノードN2とビット線/B
Lとの間に接続され、ゲートがビット線BLと接続され
る。
【0022】ノードN1と電源電圧Vddとの間には、
センスアンプ活性化信号ZSOPをゲートに受けるPM
OSトランジスタ11が接続されている。ノードN2と
接地電圧GNDとの間には、センスアンプ活性化信号S
ONをゲートに受けるNMOSトランジスタ16が接続
されている。
センスアンプ活性化信号ZSOPをゲートに受けるPM
OSトランジスタ11が接続されている。ノードN2と
接地電圧GNDとの間には、センスアンプ活性化信号S
ONをゲートに受けるNMOSトランジスタ16が接続
されている。
【0023】さらに、ノードN2とノードN3との間に
は、ゲートにテストモード対応センスアンプ活性化信号
TSONを受けるNMOSトランジスタ17が接続され
ている。
は、ゲートにテストモード対応センスアンプ活性化信号
TSONを受けるNMOSトランジスタ17が接続され
ている。
【0024】次に、本発明により検出される不良のメカ
ニズムについて説明する。図2を参照して、基板を形成
するP型ウェル502の表面には、所定間隔で不純物領
域(ソース・ドレイン領域)504と素子分離絶縁膜5
03とが形成される。
ニズムについて説明する。図2を参照して、基板を形成
するP型ウェル502の表面には、所定間隔で不純物領
域(ソース・ドレイン領域)504と素子分離絶縁膜5
03とが形成される。
【0025】メモリセルトランジスタは、基板表面に所
定間隔で形成される一対のソース・ドレイン領域とゲー
ト505とで構成される。ゲート505は、一つのソー
ス・ドレイン領域に挟まれる領域上にゲート酸化膜50
6を介在して形成される。ゲート505の上には、絶縁
膜507が形成される。
定間隔で形成される一対のソース・ドレイン領域とゲー
ト505とで構成される。ゲート505は、一つのソー
ス・ドレイン領域に挟まれる領域上にゲート酸化膜50
6を介在して形成される。ゲート505の上には、絶縁
膜507が形成される。
【0026】メモリセルトランジスタの一対のソース・
ドレイン領域の一方に電気的に接続されるようにビット
線BLが形成される。メモリセルトランジスタの一対の
ソース・ドレイン領域の他方に電気的に接続されるよう
にストレージノードSNが形成される。ストレージノー
ドSNと、誘電膜と、誘電膜を介してストレージノード
SNと対抗して設けられるセルプレートとにより、メモ
リセルキャパシタが構成される。
ドレイン領域の一方に電気的に接続されるようにビット
線BLが形成される。メモリセルトランジスタの一対の
ソース・ドレイン領域の他方に電気的に接続されるよう
にストレージノードSNが形成される。ストレージノー
ドSNと、誘電膜と、誘電膜を介してストレージノード
SNと対抗して設けられるセルプレートとにより、メモ
リセルキャパシタが構成される。
【0027】ストレージノード間に異物550が存在
し、逆電位に充電されたストレージノードがショートす
ると、互いの電位がショートした先のストレージノード
に伝わる。これにより、互いに電位を打ち消し合うた
め、書込んだデータが破壊されエラーとなる。
し、逆電位に充電されたストレージノードがショートす
ると、互いの電位がショートした先のストレージノード
に伝わる。これにより、互いに電位を打ち消し合うた
め、書込んだデータが破壊されエラーとなる。
【0028】この時、ストレージノード間の電位差が大
きいほど相手の電位を打ち消す速度も速く高抵抗のショ
ートなども検出でき検出力が高い。
きいほど相手の電位を打ち消す速度も速く高抵抗のショ
ートなども検出でき検出力が高い。
【0029】そこで、第1の実施の形態では、図1に示
すノードN3に、チップ内部で発生するメモリセルトラ
ンジスタを形成する基板に供給する基板電圧(負電圧)
を与える。これにより、ストレージノード間の電位差を
広げる。
すノードN3に、チップ内部で発生するメモリセルトラ
ンジスタを形成する基板に供給する基板電圧(負電圧)
を与える。これにより、ストレージノード間の電位差を
広げる。
【0030】なお、センスアンプ活性化信号ZSOP,
SON,TSONは、後述するロウコントローラ106
において発生する。センスアンプ活性化信号TSON
は、ストレージノード間のショートを検出するテストモ
ードにおいて活性化する。
SON,TSONは、後述するロウコントローラ106
において発生する。センスアンプ活性化信号TSON
は、ストレージノード間のショートを検出するテストモ
ードにおいて活性化する。
【0031】第1の実施の形態による半導体記憶装置1
000の全体構成について、図3を用いて説明する。半
導体記憶装置1000は、メモリセルアレイMA、入力
される外部アドレスEXTAのうち外部ロウアドレス信
号を取込むロウアドレスバッファ101、外部アドレス
EXTAのうち外部コラムアドレス信号を取込むコラム
アドレスバッファ102、外部アドレスEXTAをモー
ドレジスタセットとして認識し、テストモード信号TM
を生成するモードレジスタコントローラ103、外部ロ
ウアドレスストローブ信号/RASを取込む/RASバ
ッファ104、外部コラムアドレスストローブ信号/C
ASを取込む/CASバッファ105、/RASバッフ
ァ104の出力する信号ZRASEとロウアドレスバッ
ファ101の出力とに応じて行選択を制御するためのロ
ウコントローラ106、/CASバッファ105の出力
とコラムアドレスバッファ102の出力とに応じて列選
択を制御するためのコラムコントローラ107、外部ラ
イトイネーブル信号/WEを取込む/WEバッファ10
8、および/WEバッファ108の出力に応じて書込み
制御を行うための制御信号をライトドライバに出力する
ライトコントローラ109を備える。
000の全体構成について、図3を用いて説明する。半
導体記憶装置1000は、メモリセルアレイMA、入力
される外部アドレスEXTAのうち外部ロウアドレス信
号を取込むロウアドレスバッファ101、外部アドレス
EXTAのうち外部コラムアドレス信号を取込むコラム
アドレスバッファ102、外部アドレスEXTAをモー
ドレジスタセットとして認識し、テストモード信号TM
を生成するモードレジスタコントローラ103、外部ロ
ウアドレスストローブ信号/RASを取込む/RASバ
ッファ104、外部コラムアドレスストローブ信号/C
ASを取込む/CASバッファ105、/RASバッフ
ァ104の出力する信号ZRASEとロウアドレスバッ
ファ101の出力とに応じて行選択を制御するためのロ
ウコントローラ106、/CASバッファ105の出力
とコラムアドレスバッファ102の出力とに応じて列選
択を制御するためのコラムコントローラ107、外部ラ
イトイネーブル信号/WEを取込む/WEバッファ10
8、および/WEバッファ108の出力に応じて書込み
制御を行うための制御信号をライトドライバに出力する
ライトコントローラ109を備える。
【0032】モードレジスタコントローラ103は、ロ
ウ系のテストモードにおいては、テストモード信号TM
をロウコントローラ106に出力する。
ウ系のテストモードにおいては、テストモード信号TM
をロウコントローラ106に出力する。
【0033】ロウコントローラ106は、Xアドレス信
号Xadd、センスアンプを活性化するためのセンスア
ンプ活性化信号SON,ZSOP,TSON、ワード線の
立上げに関連する信号RXTを生成する。
号Xadd、センスアンプを活性化するためのセンスア
ンプ活性化信号SON,ZSOP,TSON、ワード線の
立上げに関連する信号RXTを生成する。
【0034】半導体記憶装置1000はさらに、ロウコ
ントローラ106の出力するXアドレス信号Xaddと
信号RXTとに応じてワード線を選択するロウデコーダ
110、コラムコントローラ107の出力するYアドレ
ス信号Yaddを受けて列を選択するコラムデコーダ1
11、選択されたワード線に接続されるメモリセルのデ
ータを検知するためのセンスアンプSAと選択された列
とデータ入出力線対117とを接続するためのIOゲー
ト(IO:input output)とビット線対をイコライズす
るイコライズ回路等を有するセンスアンプ帯112、デ
ータ入出力線対117から受ける信号を増幅するプリア
ンプ113、プリアンプ113の出力を取込み、データ
入出力ピンDQにデータを出力するデータ出力バッファ
114、データ入出力ピンDQからデータを取込むデー
タ入力バッファ115、データ入力バッファ115のデ
ータをデータ入出力線対117に伝達するためのライト
ドライバ116、および内部電圧を発生する電圧発生回
路120を備える。
ントローラ106の出力するXアドレス信号Xaddと
信号RXTとに応じてワード線を選択するロウデコーダ
110、コラムコントローラ107の出力するYアドレ
ス信号Yaddを受けて列を選択するコラムデコーダ1
11、選択されたワード線に接続されるメモリセルのデ
ータを検知するためのセンスアンプSAと選択された列
とデータ入出力線対117とを接続するためのIOゲー
ト(IO:input output)とビット線対をイコライズす
るイコライズ回路等を有するセンスアンプ帯112、デ
ータ入出力線対117から受ける信号を増幅するプリア
ンプ113、プリアンプ113の出力を取込み、データ
入出力ピンDQにデータを出力するデータ出力バッファ
114、データ入出力ピンDQからデータを取込むデー
タ入力バッファ115、データ入力バッファ115のデ
ータをデータ入出力線対117に伝達するためのライト
ドライバ116、および内部電圧を発生する電圧発生回
路120を備える。
【0035】電圧発生回路120は、基板電圧Vbb、
内部電源電圧Vdd、セルプレート電圧Vcp等を発生
する。基板電圧Vbbは、メモリセルトランジスタを形
成する基板およびノードN3に供給される。
内部電源電圧Vdd、セルプレート電圧Vcp等を発生
する。基板電圧Vbbは、メモリセルトランジスタを形
成する基板およびノードN3に供給される。
【0036】次に、ロウコントローラ106について説
明する。ロウコントローラ106は、図4に示す回路1
30を含む。図4に示す回路130は、RXT生成回路
1001、遅延段1002およびSON生成回路100
3を含む。RXT生成回路1001は、信号RXT、ビ
ット線イコライズに関連する信号BLEQM、および信
号RXTMを出力する。
明する。ロウコントローラ106は、図4に示す回路1
30を含む。図4に示す回路130は、RXT生成回路
1001、遅延段1002およびSON生成回路100
3を含む。RXT生成回路1001は、信号RXT、ビ
ット線イコライズに関連する信号BLEQM、および信
号RXTMを出力する。
【0037】信号RXTは、ロウデコーダ110におい
てワード線選択に使用される。信号RXTMは、信号Z
RASEに「アドレスが入力された」という情報を絡め
ることによって生成される。
てワード線選択に使用される。信号RXTMは、信号Z
RASEに「アドレスが入力された」という情報を絡め
ることによって生成される。
【0038】遅延段1002は、信号RXTMを遅延し
て、センスアンプの活性化に関連する信号ZRXDを出
力する。遅延段1002は、信号RXTMを、ワード線
の電圧が完全に立上がるまでの時間だけ遅延させる。
て、センスアンプの活性化に関連する信号ZRXDを出
力する。遅延段1002は、信号RXTMを、ワード線
の電圧が完全に立上がるまでの時間だけ遅延させる。
【0039】SON生成回路1003は、信号ZRXD
を受けて、センスアンプ活性化信号ZSONを出力す
る。
を受けて、センスアンプ活性化信号ZSONを出力す
る。
【0040】SON生成回路1003は、図5に示すよ
うに、インバータ1004および1005を含む。イン
バータ1004は、信号ZRXDを反転し、インバータ
1005は、インバータ1004の出力を反転して信号
ZSONを出力する。
うに、インバータ1004および1005を含む。イン
バータ1004は、信号ZRXDを反転し、インバータ
1005は、インバータ1004の出力を反転して信号
ZSONを出力する。
【0041】ロウコントローラ106はさらに、図6に
示す回路140を含む。図6に示す回路140は、信号
ZSONを受けて反転するインバータ1007、インバ
ータ1007の出力とテストモード信号TMとを受ける
NAND回路1008、信号ZSONとテストモード信
号TMとを受けてセンスアンプ活性化信号SONを出力
する論理回路1010、NAND回路1008の出力を
反転してテストモード用センスアンプ活性化信号TSO
Nを出力するインバータ1009、および信号ZSON
を遅延して信号ZSOPを出力する遅延段1011を含
む。
示す回路140を含む。図6に示す回路140は、信号
ZSONを受けて反転するインバータ1007、インバ
ータ1007の出力とテストモード信号TMとを受ける
NAND回路1008、信号ZSONとテストモード信
号TMとを受けてセンスアンプ活性化信号SONを出力
する論理回路1010、NAND回路1008の出力を
反転してテストモード用センスアンプ活性化信号TSO
Nを出力するインバータ1009、および信号ZSON
を遅延して信号ZSOPを出力する遅延段1011を含
む。
【0042】テストモード信号TMがLレベルであれば
(通常動作モード)、センスアンプ活性化信号TSON
はLレベルになる。センスアンプ活性化信号SONは、
信号ZSONに応じてH/Lレベルになる。
(通常動作モード)、センスアンプ活性化信号TSON
はLレベルになる。センスアンプ活性化信号SONは、
信号ZSONに応じてH/Lレベルになる。
【0043】テストモード信号TMがHレベルであれば
(テストモード)、センスアンプ活性化信号SONはL
レベルになる。センスアンプ活性化信号TSONは、信
号ZSONに応じてH/Lレベルになる。
(テストモード)、センスアンプ活性化信号SONはL
レベルになる。センスアンプ活性化信号TSONは、信
号ZSONに応じてH/Lレベルになる。
【0044】信号ZSOPは、テストモード信号TMが
H/Lのいずれであっても、信号ZSONに応じてH/
Lレベルになる。
H/Lのいずれであっても、信号ZSONに応じてH/
Lレベルになる。
【0045】通常動作モードでは、センスアンプ活性化
信号SONにより、センスアンプSAの接地電位側のN
MOSトランジスタがオンする。これにより、ビット線
BL、または/BLの電位がGNDに引抜かれる。
信号SONにより、センスアンプSAの接地電位側のN
MOSトランジスタがオンする。これにより、ビット線
BL、または/BLの電位がGNDに引抜かれる。
【0046】テストモードでは、センスアンプ活性化信
号TSONにより、センスアンプSAのVbb電位に接
続されたNMOSトランジスタがオンする。これによ
り、ビット線BL、または/BLの電位がVbb(<0
V)に充電される。
号TSONにより、センスアンプSAのVbb電位に接
続されたNMOSトランジスタがオンする。これによ
り、ビット線BL、または/BLの電位がVbb(<0
V)に充電される。
【0047】なお、従来のSON生成回路は、回路14
0に代わって、図7に示される回路150を含む。回路
150は、インバータ96および遅延段97を含む。イ
ンバータ96は、信号ZSONを反転してセンスアンプ
活性化信号SONを出力する。遅延段97は、信号ZS
ONを遅延して信号ZSOPを出力する。したがって、
Hレベルのセンスアンプ活性化信号SONが出力される
と、Lレベルの信号ZSOPが遅れて発生する。
0に代わって、図7に示される回路150を含む。回路
150は、インバータ96および遅延段97を含む。イ
ンバータ96は、信号ZSONを反転してセンスアンプ
活性化信号SONを出力する。遅延段97は、信号ZS
ONを遅延して信号ZSOPを出力する。したがって、
Hレベルのセンスアンプ活性化信号SONが出力される
と、Lレベルの信号ZSOPが遅れて発生する。
【0048】半導体記憶装置1000の基本動作につい
て説明する。図8を参照して、外部ロウアドレスストロ
ーブ信号/RASと外部アドレスEXTAとが入力され
る。/RASバッファ104から信号ZRASEが出力
される。信号ZRASEと外部アドレスEXTAが入力
されたという情報とに応じて、信号RXTおよび信号R
XTMが生成される。続いて、信号RXTMが遅延さ
れ、信号ZRXDと信号RXDとが生成される。
て説明する。図8を参照して、外部ロウアドレスストロ
ーブ信号/RASと外部アドレスEXTAとが入力され
る。/RASバッファ104から信号ZRASEが出力
される。信号ZRASEと外部アドレスEXTAが入力
されたという情報とに応じて、信号RXTおよび信号R
XTMが生成される。続いて、信号RXTMが遅延さ
れ、信号ZRXDと信号RXDとが生成される。
【0049】信号ZRXDに応じて、センスアンプ活性
化信号SONがHレベルになる。この時点で、ワード線
の選択が開始する。対応するメモリセルトランジスタが
導通する。センスアンプ活性化信号SONによりセンス
アンプSAのNMOSトランジスタが活性化される。
化信号SONがHレベルになる。この時点で、ワード線
の選択が開始する。対応するメモリセルトランジスタが
導通する。センスアンプ活性化信号SONによりセンス
アンプSAのNMOSトランジスタが活性化される。
【0050】センスアンプ活性化信号SONに続いてセ
ンスアンプ活性化信号ZSOPがLレベルになる。セン
スアンプ活性化信号ZSOPによりセンスアンプSAの
PMOSトランジスタが活性化される。
ンスアンプ活性化信号ZSOPがLレベルになる。セン
スアンプ活性化信号ZSOPによりセンスアンプSAの
PMOSトランジスタが活性化される。
【0051】たとえば、読出動作であれば、ストレージ
ノードに蓄えられていた電荷がビット線BL、/BLに
伝わる。これによりビット線の電位が変化する。ビット
線の電位の変化をセンスアンプSAが認識する。その電
位の高/低が、“データ”として読出される。
ノードに蓄えられていた電荷がビット線BL、/BLに
伝わる。これによりビット線の電位が変化する。ビット
線の電位の変化をセンスアンプSAが認識する。その電
位の高/低が、“データ”として読出される。
【0052】センス動作が終了すると、イコライズ信号
BLEQMが活性化する。ビット線対がイコライズ・プ
リチャージされる。これにより、次の動作のための準備
がなされる。
BLEQMが活性化する。ビット線対がイコライズ・プ
リチャージされる。これにより、次の動作のための準備
がなされる。
【0053】次に、ビット線の振幅について詳細に説明
する。図9は、従来の半導体記憶装置におけるテストモ
ードでのビット線振幅を、図10は、半導体記憶装置1
000におけるテストモードでのビット線振幅をそれぞ
れ示している。ビット線BLに接続されるメモリセルに
蓄積される電荷とビット線/BLに接続されるメモリセ
ルに蓄積される電荷とが逆電位であるとする。
する。図9は、従来の半導体記憶装置におけるテストモ
ードでのビット線振幅を、図10は、半導体記憶装置1
000におけるテストモードでのビット線振幅をそれぞ
れ示している。ビット線BLに接続されるメモリセルに
蓄積される電荷とビット線/BLに接続されるメモリセ
ルに蓄積される電荷とが逆電位であるとする。
【0054】図9を参照して、まず、ビット線対は、イ
コライズ回路によりプリチャージ電圧VBLに設定され
ている。行選択動作が行われ、センスアンプが活性化す
る。
コライズ回路によりプリチャージ電圧VBLに設定され
ている。行選択動作が行われ、センスアンプが活性化す
る。
【0055】ビット線BL/に接続されるメモリセル
(“H”データ)のストレージノードSNは、“H”電
位に充電され、ビット線BLに接続されるメモリセル
(“L”データ)のストレージノードSNは、“L”電
位に充電される。ここで、“H”電位は、センスアンプ
SAの正の電源から供給される内部電源電圧Vddであ
り、“L”電位は、センスアンプの接地電源GNDから
供給される電圧0Vである。
(“H”データ)のストレージノードSNは、“H”電
位に充電され、ビット線BLに接続されるメモリセル
(“L”データ)のストレージノードSNは、“L”電
位に充電される。ここで、“H”電位は、センスアンプ
SAの正の電源から供給される内部電源電圧Vddであ
り、“L”電位は、センスアンプの接地電源GNDから
供給される電圧0Vである。
【0056】隣接するメモリセルのストレージノードS
Nを逆電位に充電すると、互いに隣接するストレージノ
ード間の電位差は、(Vdd−0)=Vddとなる。
Nを逆電位に充電すると、互いに隣接するストレージノ
ード間の電位差は、(Vdd−0)=Vddとなる。
【0057】図10を参照して、半導体記憶装置100
0では、行選択動作が行われ、センスアンプが活性化す
ると、ビット線/BLに接続されるメモリセル(“H”
データ)のストレージノードSNは、Vddレベルに充
電される。ビット線BLに接続されるメモリセル
(“L”データ)のストレージノードSNは、Vbb
(<0)となる。
0では、行選択動作が行われ、センスアンプが活性化す
ると、ビット線/BLに接続されるメモリセル(“H”
データ)のストレージノードSNは、Vddレベルに充
電される。ビット線BLに接続されるメモリセル
(“L”データ)のストレージノードSNは、Vbb
(<0)となる。
【0058】したがって、隣接するメモリセルのストレ
ージノードSNを互いに逆電位に充電したとすると、互
いに隣接するストレージノード間の電位差は、(Vdd
+|Vbb|)となる。
ージノードSNを互いに逆電位に充電したとすると、互
いに隣接するストレージノード間の電位差は、(Vdd
+|Vbb|)となる。
【0059】このように第1の実施の形態による半導体
記憶装置1000によれば、従来の半導体記憶装置より
もストレージノード間の電位差を高くすることができ
る。したがって、ストレージノード間のショートの検出
能力を高めることが可能になる。
記憶装置1000によれば、従来の半導体記憶装置より
もストレージノード間の電位差を高くすることができ
る。したがって、ストレージノード間のショートの検出
能力を高めることが可能になる。
【0060】また、上記構成によれば、従来の半導体記
憶装置にくらべて大きなストレスを印加するこできるた
め、テスト時間が短縮化される。
憶装置にくらべて大きなストレスを印加するこできるた
め、テスト時間が短縮化される。
【0061】また、ウェハテスト段階でこの検出テスト
を行うことにより不良セルを検出するだけでなく、不良
セルを冗長セルと置換させることができる。これにより
歩留まりを向上させることができる。
を行うことにより不良セルを検出するだけでなく、不良
セルを冗長セルと置換させることができる。これにより
歩留まりを向上させることができる。
【0062】さらに、第1の実施の形態では、内部発生
する負電位を使用するため、本機能を実現するため回路
増加を抑えることができる。
する負電位を使用するため、本機能を実現するため回路
増加を抑えることができる。
【0063】また、電位差をつけるために負電位を用い
ず正電位を高くして印加すると、ビット線間やメモリセ
ル間以外のストレスをかける必要のない部位にまで過度
のストレスがかかり、セルプレート電位Vcpを変えな
ければストレージノードとセルプレートとの間の誘電膜
に過度のストレスがかかってしまう。
ず正電位を高くして印加すると、ビット線間やメモリセ
ル間以外のストレスをかける必要のない部位にまで過度
のストレスがかかり、セルプレート電位Vcpを変えな
ければストレージノードとセルプレートとの間の誘電膜
に過度のストレスがかかってしまう。
【0064】これに対し、第1の実施の形態によれば、
負電位を用いて電位差を広げることにより、ストレージ
ノード間以外の不要な部位にストレスがかかることを防
ぐことができる。
負電位を用いて電位差を広げることにより、ストレージ
ノード間以外の不要な部位にストレスがかかることを防
ぐことができる。
【0065】[第2の実施の形態]第2の実施の形態に
よる構成について、図11を用いて説明する。図11を
参照して、半導体記憶装置2000は、メモリセルアレ
イMA、ロウアドレスバッファ101、コラムアドレス
バッファ102、モードレジスタコントローラ103、
/RASバッファ104、/CASバッファ105、ロ
ウコントローラ106、コラムコントローラ107、/
WEバッファ108、ライトコントローラ109、ロウ
デコーダ110、コラムデコーダ111、センスアンプ
帯112、プリアンプ113、データ出力バッファ11
4、データ入力バッファ115、ライトドライバ11
6、電圧発生回路201、および外部フォース回路20
2を備える。
よる構成について、図11を用いて説明する。図11を
参照して、半導体記憶装置2000は、メモリセルアレ
イMA、ロウアドレスバッファ101、コラムアドレス
バッファ102、モードレジスタコントローラ103、
/RASバッファ104、/CASバッファ105、ロ
ウコントローラ106、コラムコントローラ107、/
WEバッファ108、ライトコントローラ109、ロウ
デコーダ110、コラムデコーダ111、センスアンプ
帯112、プリアンプ113、データ出力バッファ11
4、データ入力バッファ115、ライトドライバ11
6、電圧発生回路201、および外部フォース回路20
2を備える。
【0066】外部フォース回路202は、活性化したテ
ストモード信号TMに応答して、特定の専用ピン(外部
フォースピン)またはテストモードにおいて未使用とな
るピン(テスト時未使用ピン)からテストモード用の負
電圧Vbb(外部フォースVbb)を受け、これを電圧発
生回路201に出力する。
ストモード信号TMに応答して、特定の専用ピン(外部
フォースピン)またはテストモードにおいて未使用とな
るピン(テスト時未使用ピン)からテストモード用の負
電圧Vbb(外部フォースVbb)を受け、これを電圧発
生回路201に出力する。
【0067】電圧発生回路201は、通常動作モードで
は、第1の実施の形態による電圧発生回路120と同
様、基板電圧Vbb、内部電源電圧Vdd、セルプレー
ト電圧Vcp等を発生する。テストモードにおいて外部
フォースVbbを受けると、電圧発生回路201は、ノ
ードN3に対し内部発生する基板電圧Vbbに代わって
外部フォースVbbを出力する。
は、第1の実施の形態による電圧発生回路120と同
様、基板電圧Vbb、内部電源電圧Vdd、セルプレー
ト電圧Vcp等を発生する。テストモードにおいて外部
フォースVbbを受けると、電圧発生回路201は、ノ
ードN3に対し内部発生する基板電圧Vbbに代わって
外部フォースVbbを出力する。
【0068】このように第2の実施の形態による半導体
記憶装置2000によれば、ストレージノード間のショ
ートを検出するテストモードにおいて、“L”データと
して外部から与える負電圧を使用することができる。
記憶装置2000によれば、ストレージノード間のショ
ートを検出するテストモードにおいて、“L”データと
して外部から与える負電圧を使用することができる。
【0069】この結果、第1の実施の形態と同様、ショ
ートの検出能力が向上され、テスト時間が短縮化され
る。また、歩留まりを向上させることができる。
ートの検出能力が向上され、テスト時間が短縮化され
る。また、歩留まりを向上させることができる。
【0070】動作中にビット線BL,/BLを基板電圧
Vbbで充放電する第1の実施の形態に比べ、電流消費
量を抑えることができる。すなわち、負電位を安定して
供給することができ、テストとチップ動作とを安定させ
ることができる。
Vbbで充放電する第1の実施の形態に比べ、電流消費
量を抑えることができる。すなわち、負電位を安定して
供給することができ、テストとチップ動作とを安定させ
ることができる。
【0071】[第3の実施の形態]一般にショートを検
出することを目的としたテストでは、検出能力を高める
ためにストレスモードといった内部電圧を高めるモード
を使用することが多い。チップ内部の電圧を上げるとに
よりメモリセルのストレージノードとセルプレートとの
間の誘電膜に高電圧をかけ、ストレスを印加する。
出することを目的としたテストでは、検出能力を高める
ためにストレスモードといった内部電圧を高めるモード
を使用することが多い。チップ内部の電圧を上げるとに
よりメモリセルのストレージノードとセルプレートとの
間の誘電膜に高電圧をかけ、ストレスを印加する。
【0072】通常では、この誘電膜に対する電圧の負担
を緩和するため、セルプレートには、ストレージノード
に充電される“H”電位と“L”電位との中間電位を印
加する。
を緩和するため、セルプレートには、ストレージノード
に充電される“H”電位と“L”電位との中間電位を印
加する。
【0073】従来では、この“L”電位が0Vであった
ため、図12に示されるように、セルプレートに印加さ
れる中間電位は1/2Vddであった。
ため、図12に示されるように、セルプレートに印加さ
れる中間電位は1/2Vddであった。
【0074】そこで、第3の実施の形態では、テストモ
ードにおいて、“L”電位として負電位を用いるととも
に、セルプレート電圧Vcpのレベルを誘電膜への負担
を抑えるように調整する。
ードにおいて、“L”電位として負電位を用いるととも
に、セルプレート電圧Vcpのレベルを誘電膜への負担
を抑えるように調整する。
【0075】第3の実施の形態による構成について、図
13を用いて説明する。図13を参照して、半導体記憶
装置3000は、メモリセルアレイMA、ロウアドレス
バッファ101、コラムアドレスバッファ102、モー
ドレジスタコントローラ103、/RASバッファ10
4、/CASバッファ105、ロウコントローラ10
6、コラムコントローラ107、/WEバッファ10
8、ライトコントローラ109、ロウデコーダ110、
コラムデコーダ111、センスアンプ帯112、プリア
ンプ113、データ出力バッファ114、データ入力バ
ッファ115、ライトドライバ116、電圧発生回路3
01、および外部フォース回路302を備える。
13を用いて説明する。図13を参照して、半導体記憶
装置3000は、メモリセルアレイMA、ロウアドレス
バッファ101、コラムアドレスバッファ102、モー
ドレジスタコントローラ103、/RASバッファ10
4、/CASバッファ105、ロウコントローラ10
6、コラムコントローラ107、/WEバッファ10
8、ライトコントローラ109、ロウデコーダ110、
コラムデコーダ111、センスアンプ帯112、プリア
ンプ113、データ出力バッファ114、データ入力バ
ッファ115、ライトドライバ116、電圧発生回路3
01、および外部フォース回路302を備える。
【0076】外部フォース回路302は、活性化したテ
ストモード信号TMに応答して、特定の専用ピン(外部
フォースピン)またはテストモードにおいて未使用とな
るピン(テスト時未使用ピン)からテストモード用のセ
ルプレート電圧Vcp(外部フォースVcp)を受け、こ
れを電圧発生回路301に出力する。
ストモード信号TMに応答して、特定の専用ピン(外部
フォースピン)またはテストモードにおいて未使用とな
るピン(テスト時未使用ピン)からテストモード用のセ
ルプレート電圧Vcp(外部フォースVcp)を受け、こ
れを電圧発生回路301に出力する。
【0077】電圧発生回路301は、通常動作モードで
は、第1の実施の形態による電圧発生回路120と同
様、基板電圧Vbb、内部電源電圧Vdd、セルプレー
ト電圧Vcp等を発生する。テストモードにおいて外部
フォースVcpを受けると、電圧発生回路201は、内
部発生するセルプレート電圧Vcpに代わって外部フォ
ースVcpをセルプレート電圧として出力する。
は、第1の実施の形態による電圧発生回路120と同
様、基板電圧Vbb、内部電源電圧Vdd、セルプレー
ト電圧Vcp等を発生する。テストモードにおいて外部
フォースVcpを受けると、電圧発生回路201は、内
部発生するセルプレート電圧Vcpに代わって外部フォ
ースVcpをセルプレート電圧として出力する。
【0078】上述したように、本発明では、ストレージ
ノードに充電される“H”データと“L”データとの電
位差が(Vdd+|Vbb|)となる。そこで、テスト
モードにおいては、図14に示すように、外部から外部
フォース回路302に、(Vdd+|Vbb|)/2レ
ベルの電圧を供給する。これにより、テストモードで
は、セルプレート電圧Vcpが、(Vdd+|Vbb
|)/2になる。
ノードに充電される“H”データと“L”データとの電
位差が(Vdd+|Vbb|)となる。そこで、テスト
モードにおいては、図14に示すように、外部から外部
フォース回路302に、(Vdd+|Vbb|)/2レ
ベルの電圧を供給する。これにより、テストモードで
は、セルプレート電圧Vcpが、(Vdd+|Vbb
|)/2になる。
【0079】なお、テストモードにおける“L”データ
に対応する負電位は、第1の実施の形態に示すように基
板電圧Vbbを用いても、第2の実施の形態に示すよう
に外部から供給してもよい。
に対応する負電位は、第1の実施の形態に示すように基
板電圧Vbbを用いても、第2の実施の形態に示すよう
に外部から供給してもよい。
【0080】この結果、第1,第2の実施の形態による
効果に加え、ストレージノードとセルプレートとの間の
誘電膜への負担を緩和することができる。高いストレス
をかけるテストにおいて、チップに対するマージンを増
やすことができる。
効果に加え、ストレージノードとセルプレートとの間の
誘電膜への負担を緩和することができる。高いストレス
をかけるテストにおいて、チップに対するマージンを増
やすことができる。
【0081】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0082】
【発明の効果】以上のように、本発明に係る半導体記憶
装置によれば、従来の半導体記憶装置よりもストレージ
ノード間の電位差を高くすることができる。したがっ
て、ストレージノード間のショートの検出能力を高める
ことが可能になる。
装置によれば、従来の半導体記憶装置よりもストレージ
ノード間の電位差を高くすることができる。したがっ
て、ストレージノード間のショートの検出能力を高める
ことが可能になる。
【0083】また、従来の半導体記憶装置にくらべて大
きなストレスを印加するこできるため、テスト時間が短
縮化される。
きなストレスを印加するこできるため、テスト時間が短
縮化される。
【0084】また、ウェハテスト段階でこの検出テスト
を行うことにより不良セルを検出するだけでなく、不良
セルを冗長セルと置換させることができる。これにより
歩留まりを向上させることができる。
を行うことにより不良セルを検出するだけでなく、不良
セルを冗長セルと置換させることができる。これにより
歩留まりを向上させることができる。
【0085】負電位を用いて電位差を広げることによ
り、ストレージノード間以外の不要な部位にストレスが
かかることを防ぐことができる。
り、ストレージノード間以外の不要な部位にストレスが
かかることを防ぐことができる。
【0086】また、内部発生する基板電位そのものを負
電位として使用するため、本機能を実現するため回路増
加を抑えることができる。
電位として使用するため、本機能を実現するため回路増
加を抑えることができる。
【0087】また、外部から負電位を供給することによ
り、テストモードにおけるチップ動作を安定化させるこ
とができる。
り、テストモードにおけるチップ動作を安定化させるこ
とができる。
【0088】さらに、セルプレート電圧を調整すること
により。ストレージノードとセルプレートとの間の誘電
膜への負担を緩和することができる。高いストレスをか
けるテストにおいて、チップに対するマージンを増やす
ことができる。
により。ストレージノードとセルプレートとの間の誘電
膜への負担を緩和することができる。高いストレスをか
けるテストにおいて、チップに対するマージンを増やす
ことができる。
【図1】 第1の実施の形態による半導体記憶装置10
00の主要部の構成を示す図である。
00の主要部の構成を示す図である。
【図2】 ストレージノード間のショートについて概念
的に説明するための断面図である。
的に説明するための断面図である。
【図3】 第1の実施の形態による半導体記憶装置10
00の全体構成の概要を示すブロック図である。
00の全体構成の概要を示すブロック図である。
【図4】 第1の実施の形態によるロウコントローラ1
06に含まれる回路130を示す回路図である。
06に含まれる回路130を示す回路図である。
【図5】 第1の実施の形態によるSON生成回路10
03の構成を示す回路図である。
03の構成を示す回路図である。
【図6】 第1の実施の形態によるロウコントローラ1
06に含まれる回路140を示す回路図である。
06に含まれる回路140を示す回路図である。
【図7】 従来のSON生成回路の構成を示す図であ
る。
る。
【図8】 第1の実施の形態による半導体記憶装置10
00の基本動作を示すタイミングチャートである。
00の基本動作を示すタイミングチャートである。
【図9】 従来の半導体記憶装置におけるテストモード
でのビット線振幅を示すタイミングチャートである。
でのビット線振幅を示すタイミングチャートである。
【図10】 第1の実施の形態による半導体記憶装置1
000におけるテストモードでのビット線振幅を示すタ
イミングチャートである。
000におけるテストモードでのビット線振幅を示すタ
イミングチャートである。
【図11】 第2の実施の形態による半導体記憶装置2
000の全体構成を示すブロック図である。
000の全体構成を示すブロック図である。
【図12】 従来の半導体記憶装置におけるセルプレー
ト電圧Vcpについて説明するための図である。
ト電圧Vcpについて説明するための図である。
【図13】 第3の実施の形態による半導体記憶装置3
000の全体構成を示すブロック図である。
000の全体構成を示すブロック図である。
【図14】 第3の実施の形態による半導体記憶装置3
000におけるテストモードでのセルプレート電圧Vc
pについて説明するための図である。
000におけるテストモードでのセルプレート電圧Vc
pについて説明するための図である。
11〜17,19 トランジスタ、SA センスアン
プ、18 メモリセルキャパシタ、IO,ZIO デー
タ入出力線、20 イコライズ回路、101 ロウアド
レスバッファ、102 コラムアドレスバッファ、10
3 モードレジスタコントローラ、104 /RASバ
ッファ、105 /CASバッファ、106 ロウコン
トローラ、107 コラムコントローラ、108 /W
Eバッファ、109 ライトコントローラ、110 ロ
ウデコーダ、111 コラムデコーダ、112 センス
アンプ帯、113 プリアンプ、114 データ出力バ
ッファ、115 データ入力バッファ、116 ライト
バッファ、117 データ入出力線対、120,20
1,301 電圧発生回路、202,302 外部フォ
ース回路、MA メモリセルアレイ、1000〜300
0 半導体記憶装置、1001 RXT生成回路、10
02,1011 遅延段、1003 SON生成回路、
1004,1005,1007,1009 インバー
タ、1008 NAND回路、1010 論理回路。
プ、18 メモリセルキャパシタ、IO,ZIO デー
タ入出力線、20 イコライズ回路、101 ロウアド
レスバッファ、102 コラムアドレスバッファ、10
3 モードレジスタコントローラ、104 /RASバ
ッファ、105 /CASバッファ、106 ロウコン
トローラ、107 コラムコントローラ、108 /W
Eバッファ、109 ライトコントローラ、110 ロ
ウデコーダ、111 コラムデコーダ、112 センス
アンプ帯、113 プリアンプ、114 データ出力バ
ッファ、115 データ入力バッファ、116 ライト
バッファ、117 データ入出力線対、120,20
1,301 電圧発生回路、202,302 外部フォ
ース回路、MA メモリセルアレイ、1000〜300
0 半導体記憶装置、1001 RXT生成回路、10
02,1011 遅延段、1003 SON生成回路、
1004,1005,1007,1009 インバー
タ、1008 NAND回路、1010 論理回路。
Claims (6)
- 【請求項1】 電荷を蓄えるメモリセルキャパシタと、
メモリセルトランジスタとを含むメモリセルと、前記メ
モリセルトランジスタのゲートに接続されるワード線
と、前記メモリセルキャパシタのストレージノードと接
続されるビット線とを含むメモリセルアレイと、 前記ビット線と接続され、前記メモリセルに蓄えられる
前記電荷をデータとして判別するセンスアンプ回路とを
備え、 前記センスアンプ回路は、 通常動作モードにおいては、前記ビット線を接地電位ま
たは正の電源電位に振幅させ、テストモードにおいて
は、前記ビット線を前記正の電源電位または負電位に振
幅させる、半導体記憶装置。 - 【請求項2】 前記通常動作モードでは、前記センスア
ンプ回路の活性化を制御する活性化信号を、前記テスト
モードでは、前記センスアンプ回路の活性化を制御する
テスト用活性化信号を発生する活性化信号発生回路をさ
らに備え、 前記センスアンプ回路は、 前記活性化信号が活性化すると、前記ビット線を前記接
地電位にし、前記テスト用活性化信号が活性化すると、
前記ビット線を前記負電位に設定する回路を含む、請求
項1に記載の半導体記憶装置。 - 【請求項3】 前記負電位として、前記メモリセルトラ
ンジスタの基板電位が用いられる、請求項2に記載の半
導体記憶装置。 - 【請求項4】 前記負電位は、外部から供給される、請
求項2に記載の半導体記憶装置。 - 【請求項5】 前記メモリセルは複数個配置され、 前記テストモードにおいては、互いに隣接するストレー
ジノードが前記正の電源電位と前記負電位とに設定され
る、請求項2に記載の半導体記憶装置。 - 【請求項6】 前記テストモードにおいて、前記メモリ
セルキャパシタのセルプレートに供給するセルプレート
電圧を外部から供給する供給回路をさらに備え、 前記供給回路により、前記セルプレート電圧は、前記正
の電源電位と前記負電位と中間電位に設定される、請求
項1または2に記載の半導体記憶装置。
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- 2001-02-02 US US09/773,622 patent/US6385103B1/en not_active Expired - Fee Related
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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