JP2002056676A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
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-
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Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 動作の高速化と多機能化を実現し、３Ｄ画像
生成に好適な半導体記憶装置を提供する。 【解決手段】 データ読み出し動作において同期信号に
同期してデータ端子に読み出しデータを出力し、データ
書込み動作において同期信号に同期して上記データ端子
を介して書き込みデータを入力し、かかる読み出しデー
クの上記データ端子への出力動作が行われるべき第１期
間内において、上記データ端子を介しての書き込みデー
タの入力動作を許容するとともに、書き込み動作の指示
がされてから書き込みデータの入力が開始されるまでの
第２期間と、書き込みデータの入力が行われる第３期間
とを設け、上記読み出しデータの上記データ端子への出
力を上記第２期間内に許容させる。
生成に好適な半導体記憶装置を提供する。 【解決手段】 データ読み出し動作において同期信号に
同期してデータ端子に読み出しデータを出力し、データ
書込み動作において同期信号に同期して上記データ端子
を介して書き込みデータを入力し、かかる読み出しデー
クの上記データ端子への出力動作が行われるべき第１期
間内において、上記データ端子を介しての書き込みデー
タの入力動作を許容するとともに、書き込み動作の指示
がされてから書き込みデータの入力が開始されるまでの
第２期間と、書き込みデータの入力が行われる第３期間
とを設け、上記読み出しデータの上記データ端子への出
力を上記第２期間内に許容させる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主に３Ｄグラフィック用途の高速なプリフェッ
チ型ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）に利用して有効な技術に関するものである。
に関し、主に３Ｄグラフィック用途の高速なプリフェッ
チ型ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体記憶装置は、使用される電子シス
テムの技術進歩に伴う高速化に従って益々高速動作をす
ることが求められている。いわゆるＳＤＲＡＭ（Synchr
onousＤＲＡＭ）のような同期式半導体記憶装置は、そ
の内部回路の一連の動作のための期間にかかわらずに、
比較的短いサイクル時間での動作が可能とされる。
テムの技術進歩に伴う高速化に従って益々高速動作をす
ることが求められている。いわゆるＳＤＲＡＭ（Synchr
onousＤＲＡＭ）のような同期式半導体記憶装置は、そ
の内部回路の一連の動作のための期間にかかわらずに、
比較的短いサイクル時間での動作が可能とされる。
【０００３】
【発明が解決しようとする課題】半導体記憶装置に対し
て連続した読み出し動作又は書き込み動作を行わせる場
合、これらの動作は、半導体記憶装置を構成する内部回
路のパイプライン動作によるような動作並列化によって
高速化が可能となる。これに対して、半導体記憶装置に
対し、読み出し動作と書き込み動作とを交互に切れ目な
く行わせようとする場合には、動作速度が比較的大きく
制限されてしまうという問題が生じる。
て連続した読み出し動作又は書き込み動作を行わせる場
合、これらの動作は、半導体記憶装置を構成する内部回
路のパイプライン動作によるような動作並列化によって
高速化が可能となる。これに対して、半導体記憶装置に
対し、読み出し動作と書き込み動作とを交互に切れ目な
く行わせようとする場合には、動作速度が比較的大きく
制限されてしまうという問題が生じる。
【０００４】すなわち、上記のような交互動作を行わせ
ようとする場合、読み出しのために半導体記憶装置の内
部動作の完了後に読み出しデータの外部への転送が行わ
れ、書き込みのために内部動作に先立って外部からの書
き込みデータの転送が行われている必要があることか
ら、読み出しのための内部動作と書き込みのための内部
動作とを切れ目なく連続的に行わせようとすると、外部
へのデータ出力と外部からのデータ入力とのタイミング
が重なってしまうからである。このようなデータ出力と
データ入力のタイミングの重なり合いは、半導体記憶装
置がデータ入出力共通端子を持つ場合、言い換えると半
導体記憶装置が双方向バス対応の場合許容されない。
ようとする場合、読み出しのために半導体記憶装置の内
部動作の完了後に読み出しデータの外部への転送が行わ
れ、書き込みのために内部動作に先立って外部からの書
き込みデータの転送が行われている必要があることか
ら、読み出しのための内部動作と書き込みのための内部
動作とを切れ目なく連続的に行わせようとすると、外部
へのデータ出力と外部からのデータ入力とのタイミング
が重なってしまうからである。このようなデータ出力と
データ入力のタイミングの重なり合いは、半導体記憶装
置がデータ入出力共通端子を持つ場合、言い換えると半
導体記憶装置が双方向バス対応の場合許容されない。
【０００５】そのために、上記のような読み出し動作と
書き込み動作とを交互に行わせるような場合には、読み
出しデータの転送タイミングと書き込みデータの転送タ
イミングとの重なり合いを避けるよう、内部動作に待ち
時間を設定する必要が生じる。この結果として、上述の
ような動作速度ないしはスループットが大きく制限され
てしま。
書き込み動作とを交互に行わせるような場合には、読み
出しデータの転送タイミングと書き込みデータの転送タ
イミングとの重なり合いを避けるよう、内部動作に待ち
時間を設定する必要が生じる。この結果として、上述の
ような動作速度ないしはスループットが大きく制限され
てしま。
【０００６】３Ｄグラフィックスの分野では、高速な半
導体記憶装置が望まれる。この分野では、画像の高精細
化が進み、１枚の画像が非常に多数の１から５ピクセル
程度の非常に少数のピクセルからなるポリゴンで構成さ
れるようになってきている。こうした面像を生成する為
には、多くの場合Ｚバッファ法が用いられる。Ｚバッフ
ァ法は、画像バッファ上の各ピクセルに奥行きデータで
あるＺ値を付加し、ピクセル書き込み時にすでに書かれ
たＺ値と比較し、より手前にあるピクセルのみを書き足
す事で、重なっている物体の視点から見える面のみを画
像バッファ上に生成していく手法である。
導体記憶装置が望まれる。この分野では、画像の高精細
化が進み、１枚の画像が非常に多数の１から５ピクセル
程度の非常に少数のピクセルからなるポリゴンで構成さ
れるようになってきている。こうした面像を生成する為
には、多くの場合Ｚバッファ法が用いられる。Ｚバッフ
ァ法は、画像バッファ上の各ピクセルに奥行きデータで
あるＺ値を付加し、ピクセル書き込み時にすでに書かれ
たＺ値と比較し、より手前にあるピクセルのみを書き足
す事で、重なっている物体の視点から見える面のみを画
像バッファ上に生成していく手法である。
【０００７】上記Ｚバッファ法を使用する場合は、最初
のピクセルを書き込む以前に、少なくとも全てのＺバッ
ファを「最も遠くを表す値」で初期化する必要がある。
そうしないと間違ったＺ値により本来書かれなければな
らないピクセルが書き込まれないといった不都合が起こ
る。また、ピクセルデータも、「最も遠くの色」つまり
背景色で塗りつぶす必要がある。それは、画面のすべて
がポリゴンで覆われているとは限らないので、画像生成
時に書き込みが行われなかったピクセルの値が不定にな
る事を防ぐ為である。
のピクセルを書き込む以前に、少なくとも全てのＺバッ
ファを「最も遠くを表す値」で初期化する必要がある。
そうしないと間違ったＺ値により本来書かれなければな
らないピクセルが書き込まれないといった不都合が起こ
る。また、ピクセルデータも、「最も遠くの色」つまり
背景色で塗りつぶす必要がある。それは、画面のすべて
がポリゴンで覆われているとは限らないので、画像生成
時に書き込みが行われなかったピクセルの値が不定にな
る事を防ぐ為である。
【０００８】また、Ｚバッファ法３Ｄグラフィックシス
テムにおいて、画像データとＺデータを半導体記憶装置
の交互のアドレスに記憶しているような場合、連続した
データしかアクセスできないときには、Ｚバッファのデ
ータを必要としないスクリーンリフレッシュのようなア
クセスにおいても、無駄なＺバッファのデータのアクセ
スが生じ、実効的な転送効率が低下する。これは高速処
理が必要な３Ｄグラフィックシステムでは問題となって
くる。本願発明者においては、このような画像生成に向
けた実際のシステムに則したメモリ機能を開発するに至
った。
テムにおいて、画像データとＺデータを半導体記憶装置
の交互のアドレスに記憶しているような場合、連続した
データしかアクセスできないときには、Ｚバッファのデ
ータを必要としないスクリーンリフレッシュのようなア
クセスにおいても、無駄なＺバッファのデータのアクセ
スが生じ、実効的な転送効率が低下する。これは高速処
理が必要な３Ｄグラフィックシステムでは問題となって
くる。本願発明者においては、このような画像生成に向
けた実際のシステムに則したメモリ機能を開発するに至
った。
【０００９】本願発明者は、本発明を成した後の調査に
よって、特開１１−４５５６７号公報（以下、先行技術
という）があることを知った。かかる先行技術は、ＳＤ
ＲＡＭ（Synchronous ＤＲＡＭ）では、リード動作のレ
イテンシイとライト動作のレイテンシイに差があり、リ
ード動作の後にライト動作を行うようにすると、リード
データが出力されるまでライトコマンドの入力ができ
ず、データ入出力端子の実効的なバンド幅の低下が起き
てしまうとしている。このようなバンド幅低下の問題を
解決するために、ライトコマンドの直前のコマンドがリ
ードコマンドの場合、クロック信号で読み出し途中のデ
ータアンプの出力信号を退避レジスタに格納してＤＲＡ
Ｍセルのリード動作を中断して、ライトデータを入力し
て書き込みを行い、その書き込み終了後に上記退避レジ
スタに退避したデータをデータアウトラッチに出力して
リード動作を再開するようにするものである。しかしな
がら、この先行技術は、後に説明するような本願発明に
係る高速画像処理等に向けた実際のシステムに則したバ
ス制御に関しての配慮は何ら開示されていない。
よって、特開１１−４５５６７号公報（以下、先行技術
という）があることを知った。かかる先行技術は、ＳＤ
ＲＡＭ（Synchronous ＤＲＡＭ）では、リード動作のレ
イテンシイとライト動作のレイテンシイに差があり、リ
ード動作の後にライト動作を行うようにすると、リード
データが出力されるまでライトコマンドの入力ができ
ず、データ入出力端子の実効的なバンド幅の低下が起き
てしまうとしている。このようなバンド幅低下の問題を
解決するために、ライトコマンドの直前のコマンドがリ
ードコマンドの場合、クロック信号で読み出し途中のデ
ータアンプの出力信号を退避レジスタに格納してＤＲＡ
Ｍセルのリード動作を中断して、ライトデータを入力し
て書き込みを行い、その書き込み終了後に上記退避レジ
スタに退避したデータをデータアウトラッチに出力して
リード動作を再開するようにするものである。しかしな
がら、この先行技術は、後に説明するような本願発明に
係る高速画像処理等に向けた実際のシステムに則したバ
ス制御に関しての配慮は何ら開示されていない。
【００１０】上記のような先行技術では、データアン
プ、退避レジスタ及びデータアウトラッチの３種類の記
憶手段により未出力のリードデータを保持させておき、
リード動作の再開によって上記退避レジスタに保持され
たリードデータを出力させる。この場合、リード動作の
再開にはリードコマンドの入力が必要とされ、かかるリ
ードコマンドに対応したリードデータも、上記再開され
たリードデータの後に出力される。したがって、未出力
のリードデータのみを出力させたいときにも、リードコ
マンドをいわばダミーのコマンドとして入力しなければ
ならず、そのようにすると複数クロック遅れてそれに対
応した不要なリードデータが出力されてしまい、かかる
不要なデータ出力のためにバスが占有されてしまう。
プ、退避レジスタ及びデータアウトラッチの３種類の記
憶手段により未出力のリードデータを保持させておき、
リード動作の再開によって上記退避レジスタに保持され
たリードデータを出力させる。この場合、リード動作の
再開にはリードコマンドの入力が必要とされ、かかるリ
ードコマンドに対応したリードデータも、上記再開され
たリードデータの後に出力される。したがって、未出力
のリードデータのみを出力させたいときにも、リードコ
マンドをいわばダミーのコマンドとして入力しなければ
ならず、そのようにすると複数クロック遅れてそれに対
応した不要なリードデータが出力されてしまい、かかる
不要なデータ出力のためにバスが占有されてしまう。
【００１１】また、上記先行技術のデータ入出力動作に
従えば、リードデータを出力させた直後のクロックによ
りライトデータを入力する構成を採るものである。バス
上でのデータ転送には信号遅延が生じるものであるの
で、上記先行技術に示された第２図、第３図等のタイミ
ング図に示されているようにメモリ回路側において、デ
ータ出力が行われる次のクロックでライトデータが入力
されるということは、バス上において上記リードデータ
とライトデータの競合が避けられず、リードデータある
いはライトデータの双方に上記競合による信号エラーの
生じる可能性が極めて高くなるものである。
従えば、リードデータを出力させた直後のクロックによ
りライトデータを入力する構成を採るものである。バス
上でのデータ転送には信号遅延が生じるものであるの
で、上記先行技術に示された第２図、第３図等のタイミ
ング図に示されているようにメモリ回路側において、デ
ータ出力が行われる次のクロックでライトデータが入力
されるということは、バス上において上記リードデータ
とライトデータの競合が避けられず、リードデータある
いはライトデータの双方に上記競合による信号エラーの
生じる可能性が極めて高くなるものである。
【００１２】この発明の目的は、動作の高速化と多機能
化を実現した半導体記憶装置を提供することにある。こ
の発明の他の目的は、３Ｄ画像生成に好適な半導体記憶
装置を提供することにある。この発明の更に他の目的
は、動作の高速化に加えて使い勝手の改善を図った半導
体記憶装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
化を実現した半導体記憶装置を提供することにある。こ
の発明の他の目的は、３Ｄ画像生成に好適な半導体記憶
装置を提供することにある。この発明の更に他の目的
は、動作の高速化に加えて使い勝手の改善を図った半導
体記憶装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。データ読み出し動作において同期信号
に同期してデータ端子に読み出しデータを出力し、デー
タ書込み動作において同期信号に同期して上記データ端
子を介して書き込みデータを入力し、かかる読み出しデ
ークの上記データ端子への出力動作が行われるべき第１
期間内において、上記データ端子を介しての書き込みデ
ータの入力動作を許容するとともに、書き込み動作の指
示がされてから書き込みデータの入力が開始されるまで
の第２期間と、書き込みデータの入力が行われる第３期
間とを設け、上記読み出しデータの上記データ端子への
出力を上記第２期間内に許容させる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。データ読み出し動作において同期信号
に同期してデータ端子に読み出しデータを出力し、デー
タ書込み動作において同期信号に同期して上記データ端
子を介して書き込みデータを入力し、かかる読み出しデ
ークの上記データ端子への出力動作が行われるべき第１
期間内において、上記データ端子を介しての書き込みデ
ータの入力動作を許容するとともに、書き込み動作の指
示がされてから書き込みデータの入力が開始されるまで
の第２期間と、書き込みデータの入力が行われる第３期
間とを設け、上記読み出しデータの上記データ端子への
出力を上記第２期間内に許容させる。
【００１４】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。クロック信号に同期して読み出し及び書き込みのデ
ータ転送を行う双方向インターフェースと、それぞれバ
ンクを構成して独立に動作可能にされた複数のメモリマ
ットと、第１の読み出し命令もしくは書き込み命令に従
う動作の後に、上記書き込み命令もしくは読み出し命令
で指定されたバンク中の読み出しもしくは書き込みが実
行されたメモリマット中のワードラインを立ち下げ、セ
ンスアンプ群をプリチャージする一連の動作を自動的に
行う機構とを備え、上記読み出しもしくは書き込み命令
の直後に同―のバンクに対して第２の読み出し又は書き
込み命令が発せられた場合、上記自動的に行われるワー
ドラインの立ち上げから始まる一連の動作を、上記直後
に発行された第２の読み出し又は書き込み命令の終了ま
で延長させる。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。クロック信号に同期して読み出し及び書き込みのデ
ータ転送を行う双方向インターフェースと、それぞれバ
ンクを構成して独立に動作可能にされた複数のメモリマ
ットと、第１の読み出し命令もしくは書き込み命令に従
う動作の後に、上記書き込み命令もしくは読み出し命令
で指定されたバンク中の読み出しもしくは書き込みが実
行されたメモリマット中のワードラインを立ち下げ、セ
ンスアンプ群をプリチャージする一連の動作を自動的に
行う機構とを備え、上記読み出しもしくは書き込み命令
の直後に同―のバンクに対して第２の読み出し又は書き
込み命令が発せられた場合、上記自動的に行われるワー
ドラインの立ち上げから始まる一連の動作を、上記直後
に発行された第２の読み出し又は書き込み命令の終了ま
で延長させる。
【００１５】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。クロック信号に同期して読み出し及び書き込みデー
タ転送が行われる同期双方向インターフェースと、バン
クを構成する独立に動作可能な複数のメモリブロック
と、命令中のバンクアドレス部で指定されたバンク中の
ロウアドレス部で指定されたアドレスのワードラインを
立ち上げ複数の記憶セルの内容を対応したセンスアンプ
群上に読み出す機構と、上記センスアンプ群中の、命令
中のカラムアドレス部で指定された一部又は全部のビッ
トを内部のデータラッチから書き込む機構と、読み出し
又は書き込み命令の終了後、書き込み又は読み出し命令
で指定されたバンク中の読み出し又は書き込みが実行さ
れたメモリマット中のワードラインを立ち下げセンスア
ンプ群をプリチャージする機構とを備える。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。クロック信号に同期して読み出し及び書き込みデー
タ転送が行われる同期双方向インターフェースと、バン
クを構成する独立に動作可能な複数のメモリブロック
と、命令中のバンクアドレス部で指定されたバンク中の
ロウアドレス部で指定されたアドレスのワードラインを
立ち上げ複数の記憶セルの内容を対応したセンスアンプ
群上に読み出す機構と、上記センスアンプ群中の、命令
中のカラムアドレス部で指定された一部又は全部のビッ
トを内部のデータラッチから書き込む機構と、読み出し
又は書き込み命令の終了後、書き込み又は読み出し命令
で指定されたバンク中の読み出し又は書き込みが実行さ
れたメモリマット中のワードラインを立ち下げセンスア
ンプ群をプリチャージする機構とを備える。
【００１６】データを内部のデータラッチにセットし、
内部のデータラッチから複数のセンスアンプ群へ書き込
む第１の命令と、センスアンプをプリチャージせずに現
在立ち上がつているワードラインを立ち下げ、引き続き
指定のワードラインを立ち上げる第２の命令と、第１又
は第２の命令の直後に第２の命令が引き読かない場合、
ワードラインを立ち下げ、センスアンプをプリチヤージ
するという通常の動作を起動させる。
内部のデータラッチから複数のセンスアンプ群へ書き込
む第１の命令と、センスアンプをプリチャージせずに現
在立ち上がつているワードラインを立ち下げ、引き続き
指定のワードラインを立ち上げる第２の命令と、第１又
は第２の命令の直後に第２の命令が引き読かない場合、
ワードラインを立ち下げ、センスアンプをプリチヤージ
するという通常の動作を起動させる。
【００１７】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。データ読み出し動作、データ書き込み動作が、コマ
ンドによって指示される半導体記憶装置において、アド
レス情報に従ったメモリアドレスからのデータ読み出し
を実行せしめる第１読み出しコマンドと、上記第１のコ
マンドのためのコマンドコードと異なるコマンドコード
を持つようにされ、読み出し開始アドレスから順次飛び
飛びのメモリアドレスからのデータ読み出しを実行せし
める第２読み出しコマンドとに応答可能とする。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。データ読み出し動作、データ書き込み動作が、コマ
ンドによって指示される半導体記憶装置において、アド
レス情報に従ったメモリアドレスからのデータ読み出し
を実行せしめる第１読み出しコマンドと、上記第１のコ
マンドのためのコマンドコードと異なるコマンドコード
を持つようにされ、読み出し開始アドレスから順次飛び
飛びのメモリアドレスからのデータ読み出しを実行せし
める第２読み出しコマンドとに応答可能とする。
【００１８】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。複数のメモリバンクと、複数のメモリバンクに共通
にされクロック信号に同期しての読み出しデータの出
力、書き込みデータの入力を行う同期双方向インクーフ
ェースとを備え、メモリバンク指定を伴っての読み出し
動作の指示、書き込み動作の指示が可能とされ、１つの
読み出し動作が指示されたとき、かかる動作が指示され
たタイミングから、上記クロック信号によって設定され
る単位期間の複数倍の期間である第１期間を経過した後
に指定のメモリバンクからの読み出しデータを上記同期
双方向インターフェースを介して出力し、１つの書き込
み動作が指示されたとき、かかる書き込み動作が指示さ
れたタイミングから上記クロック信号によって設定され
る単位期間の複数倍の期間である第２期間を経過した後
に上記同期双方向インターフェースを介して指定のメモ
リバンクに対する書き込データの取り込みを行う。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。複数のメモリバンクと、複数のメモリバンクに共通
にされクロック信号に同期しての読み出しデータの出
力、書き込みデータの入力を行う同期双方向インクーフ
ェースとを備え、メモリバンク指定を伴っての読み出し
動作の指示、書き込み動作の指示が可能とされ、１つの
読み出し動作が指示されたとき、かかる動作が指示され
たタイミングから、上記クロック信号によって設定され
る単位期間の複数倍の期間である第１期間を経過した後
に指定のメモリバンクからの読み出しデータを上記同期
双方向インターフェースを介して出力し、１つの書き込
み動作が指示されたとき、かかる書き込み動作が指示さ
れたタイミングから上記クロック信号によって設定され
る単位期間の複数倍の期間である第２期間を経過した後
に上記同期双方向インターフェースを介して指定のメモ
リバンクに対する書き込データの取り込みを行う。
【００１９】先行する動作指示に対応する第１もしくは
第２期間に係わりなく上記クロック信号によって設定さ
れる単位期間毎での順次の複数の読み出し動作の指示、
もしくは複数の書き込み動作の指示に応答可能とし、先
行する読み出し動作の終了の前に書き込み動作が指示さ
れた場合、かかる書き込み動作の指示に対応する第２期
間まで上記同期双方向インターフェ―スを介しての読み
出しデータの出力を許容し、次いで上記第２期間経過の
後、上記同期双方向インターフェースを介しての書き込
みデータの取り込みを行うようにする。
第２期間に係わりなく上記クロック信号によって設定さ
れる単位期間毎での順次の複数の読み出し動作の指示、
もしくは複数の書き込み動作の指示に応答可能とし、先
行する読み出し動作の終了の前に書き込み動作が指示さ
れた場合、かかる書き込み動作の指示に対応する第２期
間まで上記同期双方向インターフェ―スを介しての読み
出しデータの出力を許容し、次いで上記第２期間経過の
後、上記同期双方向インターフェースを介しての書き込
みデータの取り込みを行うようにする。
【００２０】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。外部からの動作指示コマンドによってその内部動作
が指示される半導体記憶装置において、第１コマンドコ
ードを採り、同期信号によって決められる第１単位期間
を周期としてメモリブロックを構成する複数のメモリセ
ルの内容をクリアレベルにせしめる第１コマンドと、上
記第１コマンドコードと異なるコードからなる第２コマ
ンドコードを採り、上記同期信号によって決められる第
２単位期間を周期として、被転写データ領域からのデー
タをメモリブロックのアドレス付けされたメモリセルに
書き込みせしめる第２コマンドとに応答可能とする。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。外部からの動作指示コマンドによってその内部動作
が指示される半導体記憶装置において、第１コマンドコ
ードを採り、同期信号によって決められる第１単位期間
を周期としてメモリブロックを構成する複数のメモリセ
ルの内容をクリアレベルにせしめる第１コマンドと、上
記第１コマンドコードと異なるコードからなる第２コマ
ンドコードを採り、上記同期信号によって決められる第
２単位期間を周期として、被転写データ領域からのデー
タをメモリブロックのアドレス付けされたメモリセルに
書き込みせしめる第２コマンドとに応答可能とする。
【００２１】
【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の一実施例の概略構成図が示されている。この
実施例では、それぞれが独立に動作可能にされた８個の
メモリバンク（Ｂａｎｋ）を持つようにされる。これら
のメモリバンク（Ｂａｎｋ）は、特に制限されないが、
それぞれが約８Ｍビット（８Ｍｂｉｔ）のような記憶容
量を持つようにされたメモリブロックから構成される。
記憶装置の一実施例の概略構成図が示されている。この
実施例では、それぞれが独立に動作可能にされた８個の
メモリバンク（Ｂａｎｋ）を持つようにされる。これら
のメモリバンク（Ｂａｎｋ）は、特に制限されないが、
それぞれが約８Ｍビット（８Ｍｂｉｔ）のような記憶容
量を持つようにされたメモリブロックから構成される。
【００２２】この実施例の半導体記憶装置は、同図に例
示的に示されているような７６本の外部端子を持つよう
にされる。端子ＣＳｂは、チップセレクト用端子であ
り、そこに供給されるチップセレクト信号がロウレベル
であるときチップ選択状態にされる。端子Ｒｅｓｅｔｂ
は、リセット用端子であり、それがロウレベルにされる
と、デバイスはリセット状態となり、出力端子は出力ハ
イインピーダンスとされる。端子Ｃｌｏｃｋは、クロッ
ク用端子であり、相補のクロック信号が入力されるため
２本設けられる。
示的に示されているような７６本の外部端子を持つよう
にされる。端子ＣＳｂは、チップセレクト用端子であ
り、そこに供給されるチップセレクト信号がロウレベル
であるときチップ選択状態にされる。端子Ｒｅｓｅｔｂ
は、リセット用端子であり、それがロウレベルにされる
と、デバイスはリセット状態となり、出力端子は出力ハ
イインピーダンスとされる。端子Ｃｌｏｃｋは、クロッ
ク用端子であり、相補のクロック信号が入力されるため
２本設けられる。
【００２３】端子Ｃｏｍｍａｎｄは、コマンド（命令）
とアドレス信号との組み合わせによる１２本からなり、
後述するような階層及びパケット構成とされて、この実
施例のように約６４Ｍビットのような記憶容量を持つも
のの他、４８Ｍビットのような記憶容量、あるいは３２
Ｍビットのような記憶容量を持つ場合、あるいは通常の
動作の他テストモードの設定も適用可能となるように工
夫されている。
とアドレス信号との組み合わせによる１２本からなり、
後述するような階層及びパケット構成とされて、この実
施例のように約６４Ｍビットのような記憶容量を持つも
のの他、４８Ｍビットのような記憶容量、あるいは３２
Ｍビットのような記憶容量を持つ場合、あるいは通常の
動作の他テストモードの設定も適用可能となるように工
夫されている。
【００２４】端子ＶＤＤとＶＳＳは、内部回路用の電源
供給端子であり、それぞれが２本ずつ設けられる。端子
ＶＤＤＱとＶＳＳＱは、出力回路用の電源端子であり、
出力回路の電源端子を独立させることにより、出力回路
動作時に電源端子ＶＤＤＱとＶＳＳＱに発生するノイズ
が内部で他の内部回路に直接伝わるのを防止するもので
ある。上記端子ＶＤＤＱとＶＳＳＱは、８本ずつ設けら
れ、入出力端子ＩＯに対応された３２個の出力回路が４
個ずつ８分割されて、上記２対のＶＤＤＱとＶＳＳＱが
それぞれに割り当てられる。
供給端子であり、それぞれが２本ずつ設けられる。端子
ＶＤＤＱとＶＳＳＱは、出力回路用の電源端子であり、
出力回路の電源端子を独立させることにより、出力回路
動作時に電源端子ＶＤＤＱとＶＳＳＱに発生するノイズ
が内部で他の内部回路に直接伝わるのを防止するもので
ある。上記端子ＶＤＤＱとＶＳＳＱは、８本ずつ設けら
れ、入出力端子ＩＯに対応された３２個の出力回路が４
個ずつ８分割されて、上記２対のＶＤＤＱとＶＳＳＱが
それぞれに割り当てられる。
【００２５】端子ＩＯは、入出力端子であり、３２ビッ
トの単位でのデータの入力あるいは出力を行うために用
いられる。端子ＱＳは、上記端子ＩＯから入出力される
データに同期したクロック信号であり、相補のクロック
信号の入出力のために２本設けられる。端子Ｍａｓｋ
は、バイト（８ビット）単位でのライトマスク指示する
ための端子であり、上記ＩＯ端子から入力される３２ビ
ットの入力データが８ビットずつ４組に分けられ、それ
ぞれの組に対して上記４本のマスク端子が対応されて、
バイト単位でのライトマスクを実現する。端子Ｖｅｒｆ
は、上記のような各端子に対応された入力信号の参照電
圧を入力するためのものであり、２本設けられる。
トの単位でのデータの入力あるいは出力を行うために用
いられる。端子ＱＳは、上記端子ＩＯから入出力される
データに同期したクロック信号であり、相補のクロック
信号の入出力のために２本設けられる。端子Ｍａｓｋ
は、バイト（８ビット）単位でのライトマスク指示する
ための端子であり、上記ＩＯ端子から入力される３２ビ
ットの入力データが８ビットずつ４組に分けられ、それ
ぞれの組に対して上記４本のマスク端子が対応されて、
バイト単位でのライトマスクを実現する。端子Ｖｅｒｆ
は、上記のような各端子に対応された入力信号の参照電
圧を入力するためのものであり、２本設けられる。
【００２６】図２には、この発明に係る半導体記憶装置
の一実施例のピン配置図が示されている。この実施例の
半導体記憶装置は、前記のように７６本の端子が設けら
れるものであるので、特に制限されないが、８０ピンの
ＣＳＰパッケージに搭載される。パッケージの裏面に
は、１０×８列＝８０個がＡＢＳＤ列とＨＩＪＫ列との
２組に４０ピンずつに分かれて設けられる。特に制限さ
れないが、入出力端子ＩＯは、ＤＱ１〜ＤＱ３１とＤＱ
０〜ＤＱ３０のように奇数と偶数とに分けられてそれぞ
れの組に割り当てられる。メモリチップは上記パッケー
ジの裏面中央部に対応された位置に入出力部等の周辺回
路が構成されて、かかる周辺回路を中心にして上記８個
のメモリバンクが４個ずつ２組に分かれて設けられる。
の一実施例のピン配置図が示されている。この実施例の
半導体記憶装置は、前記のように７６本の端子が設けら
れるものであるので、特に制限されないが、８０ピンの
ＣＳＰパッケージに搭載される。パッケージの裏面に
は、１０×８列＝８０個がＡＢＳＤ列とＨＩＪＫ列との
２組に４０ピンずつに分かれて設けられる。特に制限さ
れないが、入出力端子ＩＯは、ＤＱ１〜ＤＱ３１とＤＱ
０〜ＤＱ３０のように奇数と偶数とに分けられてそれぞ
れの組に割り当てられる。メモリチップは上記パッケー
ジの裏面中央部に対応された位置に入出力部等の周辺回
路が構成されて、かかる周辺回路を中心にして上記８個
のメモリバンクが４個ずつ２組に分かれて設けられる。
【００２７】図３には、この発明に係る半導体記憶装置
の一実施例の全体ブロック図が示されている。この実施
例における半導体記憶装置は、特に制限されないが、Ｄ
ＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dyn
amic Random Access Memory）のようにクロックの両エ
ッジに同期してデータの入出力動作が行われる。この実
施例では、前記のように８つのメモリバンクに対応して
８つのメモリブロックが設けられる。１つのメモリブロ
ックは、特に制限されないが、８個のサブブロックから
構成され、同図にはそのうちの１つのサブブロックの概
略回路が例示的に示されている。
の一実施例の全体ブロック図が示されている。この実施
例における半導体記憶装置は、特に制限されないが、Ｄ
ＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dyn
amic Random Access Memory）のようにクロックの両エ
ッジに同期してデータの入出力動作が行われる。この実
施例では、前記のように８つのメモリバンクに対応して
８つのメモリブロックが設けられる。１つのメモリブロ
ックは、特に制限されないが、８個のサブブロックから
構成され、同図にはそのうちの１つのサブブロックの概
略回路が例示的に示されている。
【００２８】上記サブブロックは、ＤＲＡＭマットを構
成し、特に制限されないが、一対の並行に延長されるビ
ット線ＢＬとＢＬＢとワード線ＷＬ０，ＷＬ２との交点
にアドレス選択ＭＯＳＦＥＴと記憶キャパシタからなる
ダイナミック型メモリセルが設けられる。上記ワード線
ＷＬ０，ＷＬ１等は行デコーダ・ワードドライバにより
１つが選択される。上記ビット線ＢＬとＢＬＮには、行
アクセスシーケンサから供給れるプリチャージ信号より
プリチャージとイコライズ動作を行うプリチャージ回
路、ＣＭＯＳラッチ回路からなるセンスアンプと、行デ
コーダで形成された選択信号ＹＳによりスイッチ制御さ
れるカラムスイッチＭＯＳＦＥＴ等が設けられる。上記
ＤＲＡＭマットのセンスアンプは、メモリセルからのデ
ータ読出しによって夫々の相補データ線に現れる微小電
位差を検出して増幅する増幅回路である。
成し、特に制限されないが、一対の並行に延長されるビ
ット線ＢＬとＢＬＢとワード線ＷＬ０，ＷＬ２との交点
にアドレス選択ＭＯＳＦＥＴと記憶キャパシタからなる
ダイナミック型メモリセルが設けられる。上記ワード線
ＷＬ０，ＷＬ１等は行デコーダ・ワードドライバにより
１つが選択される。上記ビット線ＢＬとＢＬＮには、行
アクセスシーケンサから供給れるプリチャージ信号より
プリチャージとイコライズ動作を行うプリチャージ回
路、ＣＭＯＳラッチ回路からなるセンスアンプと、行デ
コーダで形成された選択信号ＹＳによりスイッチ制御さ
れるカラムスイッチＭＯＳＦＥＴ等が設けられる。上記
ＤＲＡＭマットのセンスアンプは、メモリセルからのデ
ータ読出しによって夫々の相補データ線に現れる微小電
位差を検出して増幅する増幅回路である。
【００２９】上記サブブロックのＤＲＡＭマットから
は、３２ビット幅からなる入出力バスに対して、２倍の
６４ビット幅のマットＩＯバスが設けられる。つまり、
上記列デコーダにより形成された選択信号ＹＳにより、
６４対のビット線が上記カラムスイッチＭＯＳＦＥＴに
より選択されて、上記マットＩＯバスに接続される。上
記マットＩＯバスは、ワード順序補正マルチプレクサを
介して、６４ビットに対応した６４個のメインアンプ
と、６４個のライトアンプにそれぞれ接続される。
は、３２ビット幅からなる入出力バスに対して、２倍の
６４ビット幅のマットＩＯバスが設けられる。つまり、
上記列デコーダにより形成された選択信号ＹＳにより、
６４対のビット線が上記カラムスイッチＭＯＳＦＥＴに
より選択されて、上記マットＩＯバスに接続される。上
記マットＩＯバスは、ワード順序補正マルチプレクサを
介して、６４ビットに対応した６４個のメインアンプ
と、６４個のライトアンプにそれぞれ接続される。
【００３０】これは、データバスの高速化が進み、半導
体記憶装置の内部動作に比べて何倍も高速な転送周期を
持つバスインターフェースが使用されるようになってき
たことに適合させるものである。こうした高速なバスイ
ンターフェースに対応する為に、内部的には入出力バス
のビット長の整数倍のデータを読み出しあるいは書き込
み、バスインターフェースとメモリブロックの間にシリ
アル・パラレル変換回路を設けて速度を変換する。この
ように内部的にバスのビット長の整数倍のデータを、事
前に読み出して置く場合を「プリフェツチ」とよび、事
前に内部のレジスタに貯えて置き一回の内部動作での書
き込む場合を「プリロード」と呼ぶ。この実施例では、
上記のように２倍のデータのプリフェッチを使用する事
により、バスインターフェースは内部動作に比べて２倍
の高速化が期待できる。
体記憶装置の内部動作に比べて何倍も高速な転送周期を
持つバスインターフェースが使用されるようになってき
たことに適合させるものである。こうした高速なバスイ
ンターフェースに対応する為に、内部的には入出力バス
のビット長の整数倍のデータを読み出しあるいは書き込
み、バスインターフェースとメモリブロックの間にシリ
アル・パラレル変換回路を設けて速度を変換する。この
ように内部的にバスのビット長の整数倍のデータを、事
前に読み出して置く場合を「プリフェツチ」とよび、事
前に内部のレジスタに貯えて置き一回の内部動作での書
き込む場合を「プリロード」と呼ぶ。この実施例では、
上記のように２倍のデータのプリフェッチを使用する事
により、バスインターフェースは内部動作に比べて２倍
の高速化が期待できる。
【００３１】このような「プリフェツチ」と「プリロー
ド」を可能とするために、各メモリバンクにおいては、
メインアンプは、３２ビットずつのデータをデータ出力
シフタに出力する。逆に、３２ビットずつシリアルに入
力されたデータは、データ入力シフタによって６４ビッ
トデータに変換される。上記データ出力シフタでのパラ
レル・シリアル変換動作のために、列ＲＥＡＤ（リー
ド）シーケンサと、スキップ制御回路からの制御信号が
伝えられる。上記データ入力シフタでのシリアル・パラ
レル変換動作のために、列ＷＲＩＴＥ（ライト）シーケ
ンサからの制御信号が伝えられる。
ド」を可能とするために、各メモリバンクにおいては、
メインアンプは、３２ビットずつのデータをデータ出力
シフタに出力する。逆に、３２ビットずつシリアルに入
力されたデータは、データ入力シフタによって６４ビッ
トデータに変換される。上記データ出力シフタでのパラ
レル・シリアル変換動作のために、列ＲＥＡＤ（リー
ド）シーケンサと、スキップ制御回路からの制御信号が
伝えられる。上記データ入力シフタでのシリアル・パラ
レル変換動作のために、列ＷＲＩＴＥ（ライト）シーケ
ンサからの制御信号が伝えられる。
【００３２】上記８個のメモリバンクにそれぞれ上記の
ようなデータ出力シフタ、データ入シフタが設けられて
いる。データ出力シフタは、上記列ＲＥＡＤシーケンサ
及びスキップ制御回路により選択されたメモリバンクの
対応された３２ビットのデータが、上記列ＲＥＡＤシー
ケンサ及びスキップ制御回路の制御信号の論理信号を受
けて動作する３ＳＴ（ハイレベル、ロウレベル、ハイイ
ンピーダンスからなる３状態）出力ドライバを介して入
出力端子から出力される。また、上記入出力端子から入
力される３２ビットの入力データは、列ＷＲＩＴＥ（ラ
イト）シーケンサからの制御信号により選択されたメモ
リバンクに対応したものに伝えられる。
ようなデータ出力シフタ、データ入シフタが設けられて
いる。データ出力シフタは、上記列ＲＥＡＤシーケンサ
及びスキップ制御回路により選択されたメモリバンクの
対応された３２ビットのデータが、上記列ＲＥＡＤシー
ケンサ及びスキップ制御回路の制御信号の論理信号を受
けて動作する３ＳＴ（ハイレベル、ロウレベル、ハイイ
ンピーダンスからなる３状態）出力ドライバを介して入
出力端子から出力される。また、上記入出力端子から入
力される３２ビットの入力データは、列ＷＲＩＴＥ（ラ
イト）シーケンサからの制御信号により選択されたメモ
リバンクに対応したものに伝えられる。
【００３３】この実施例の半導体記憶装置では、コマン
ドにより動作の指示が行われるが、従来のＳＤＲＡＭの
コマンドやアドレス入力方式とは大きく異なる。つま
り、コマンドとアドレス情報とが１つのコマンドパケッ
トとして入力される。このため、内部回路にはコマンド
同期回路によりコマンドパケットをコマンド、行アドレ
ス、列アドレスのように振り分けて、それぞれコマンド
ラッチ、行アドレスラッチ及び列アドレスラッチに取り
込まれる。このようなコマンドパケットを採用すること
により、この実施例のように約６４Ｍビットのような記
憶容量を持つものと、１２８Ｍビットや２５６Ｍビット
のように大きな記憶容量を持つもの相互に置き換えを容
易にするものである。もちろん、上記６４Ｍビットより
も記憶容量の小さな半導体記憶装置でも置き換えが容易
になるものである。
ドにより動作の指示が行われるが、従来のＳＤＲＡＭの
コマンドやアドレス入力方式とは大きく異なる。つま
り、コマンドとアドレス情報とが１つのコマンドパケッ
トとして入力される。このため、内部回路にはコマンド
同期回路によりコマンドパケットをコマンド、行アドレ
ス、列アドレスのように振り分けて、それぞれコマンド
ラッチ、行アドレスラッチ及び列アドレスラッチに取り
込まれる。このようなコマンドパケットを採用すること
により、この実施例のように約６４Ｍビットのような記
憶容量を持つものと、１２８Ｍビットや２５６Ｍビット
のように大きな記憶容量を持つもの相互に置き換えを容
易にするものである。もちろん、上記６４Ｍビットより
も記憶容量の小さな半導体記憶装置でも置き換えが容易
になるものである。
【００３４】コマンドラッチに取り込まれたコマンド
は、コマンドデコーダにより解読されて、リード動作を
制御する列ＲＥＡＤシーケンサ、ライト動作を制御する
列ＷＲＩＴＥシーケンサ、及びバンク比較回路にコマン
ドに対応した動作実現するための制御信号を出力する。
は、コマンドデコーダにより解読されて、リード動作を
制御する列ＲＥＡＤシーケンサ、ライト動作を制御する
列ＷＲＩＴＥシーケンサ、及びバンク比較回路にコマン
ドに対応した動作実現するための制御信号を出力する。
【００３５】行アクセスシーケンサは、バンク比較回路
からの信号と、列ＲＥＡＤシーケンサ、列ＷＲＩＴＥシ
ーケンサからの信号とを受けて、上記メモリバンクのう
ちの選択されたメモリバンクの上記行デコーダ・ワード
ドライバが有効とする。このように動作が有効とされた
行デコーダ・ワードドライバは、上記行アドレスラッチ
に取り込まれたアドレス信号を解読して、メモリバンク
の中の１つのサブブロックのワード線を選択させる。上
記行アクセスシーケンサは、上記サブブロックでのワー
ド線の選択動作に対応して、相補ビット線ＢＬ，ＢＬＢ
に読み出されたメモリセルからの微小信号を増幅するセ
ンスアンプを活性化させるタイミング信号を発生してＳ
Ａドライバを駆動する。このようにして、メモリブロッ
クの行（ロウ）系のアドレス選択動作が行われる。
からの信号と、列ＲＥＡＤシーケンサ、列ＷＲＩＴＥシ
ーケンサからの信号とを受けて、上記メモリバンクのう
ちの選択されたメモリバンクの上記行デコーダ・ワード
ドライバが有効とする。このように動作が有効とされた
行デコーダ・ワードドライバは、上記行アドレスラッチ
に取り込まれたアドレス信号を解読して、メモリバンク
の中の１つのサブブロックのワード線を選択させる。上
記行アクセスシーケンサは、上記サブブロックでのワー
ド線の選択動作に対応して、相補ビット線ＢＬ，ＢＬＢ
に読み出されたメモリセルからの微小信号を増幅するセ
ンスアンプを活性化させるタイミング信号を発生してＳ
Ａドライバを駆動する。このようにして、メモリブロッ
クの行（ロウ）系のアドレス選択動作が行われる。
【００３６】列アドレスラッチに取り込まれたアドレス
信号は、列アドレス補正回路を介して、メモリバンクの
行デコーダに伝えられる。この列アドレス補正回路は、
後述するような３Ｄ画像信号処理に向けた特殊な動作を
行うために設けられたものであり、ワード順序補正マル
チプレクサの制御を行うようにされる。
信号は、列アドレス補正回路を介して、メモリバンクの
行デコーダに伝えられる。この列アドレス補正回路は、
後述するような３Ｄ画像信号処理に向けた特殊な動作を
行うために設けられたものであり、ワード順序補正マル
チプレクサの制御を行うようにされる。
【００３７】列アクセスシーケンサは、リード動作とラ
イト動作に対応して前記のような列ＲＥＡＤシーケンサ
と列ＷＲＩＴＥシーケンサに分けられる。つまり、リー
ド動作では前記「プリフェッチ」によるパラレル・シリ
アル変換動作を制御するのに対して、ライト動作では
「プリロード」よるシリアル・パラレル変換動作を制御
するものであるので、それぞれの動作に合わせてシーケ
ンス制御を行うようにするものである。
イト動作に対応して前記のような列ＲＥＡＤシーケンサ
と列ＷＲＩＴＥシーケンサに分けられる。つまり、リー
ド動作では前記「プリフェッチ」によるパラレル・シリ
アル変換動作を制御するのに対して、ライト動作では
「プリロード」よるシリアル・パラレル変換動作を制御
するものであるので、それぞれの動作に合わせてシーケ
ンス制御を行うようにするものである。
【００３８】この実施例で注目すべき特徴の１つとし
て、上記列ＷＥＩＴＥシーケンサが列ＲＥＡＤシーケン
サの制御を行うことがある。この実施例の半導体記憶装
置は、リード動作とライト動作とはそれぞれのコマンド
に対応して独自に行われるものではなく、リード中にラ
イト動作を実現するためにライト系の信号でリード系の
制御を行うようにするものである。つまり、上記プリフ
ェッチでのリードの途中で、ライト動作が指示される
と、リード動作が中断されてライト動作が優先的に実効
される。そして、かかるライト動作が終了すると、上記
未出力のリードデータが自動的に出力される。
て、上記列ＷＥＩＴＥシーケンサが列ＲＥＡＤシーケン
サの制御を行うことがある。この実施例の半導体記憶装
置は、リード動作とライト動作とはそれぞれのコマンド
に対応して独自に行われるものではなく、リード中にラ
イト動作を実現するためにライト系の信号でリード系の
制御を行うようにするものである。つまり、上記プリフ
ェッチでのリードの途中で、ライト動作が指示される
と、リード動作が中断されてライト動作が優先的に実効
される。そして、かかるライト動作が終了すると、上記
未出力のリードデータが自動的に出力される。
【００３９】データの入出力動作に関して言えば、半導
体記憶装置の主要な動作は、内部的な読み出し及び書き
込みである。連続した読み出し又は書き込みの場合、こ
の二つの動作はパイプラインにより並列化が可能なの
で、半導体記憶装置の理論上のスループットは、内部的
な動作に必要な時間及びデータ入出力に必要な時間のど
ちらかより長い方の時間で律速される。しかし、読み出
しと書き込みを交互に切れ目無く行う場合、先行する読
み出しは内部動作の完了後に転送が行われ、引き続く書
き込みは内部動作に先立って転送が行われるので、連続
的に内部動作を行うとデータ出力のタイミングとデータ
入力のタイミングが重なってしまう結果となる。
体記憶装置の主要な動作は、内部的な読み出し及び書き
込みである。連続した読み出し又は書き込みの場合、こ
の二つの動作はパイプラインにより並列化が可能なの
で、半導体記憶装置の理論上のスループットは、内部的
な動作に必要な時間及びデータ入出力に必要な時間のど
ちらかより長い方の時間で律速される。しかし、読み出
しと書き込みを交互に切れ目無く行う場合、先行する読
み出しは内部動作の完了後に転送が行われ、引き続く書
き込みは内部動作に先立って転送が行われるので、連続
的に内部動作を行うとデータ出力のタイミングとデータ
入力のタイミングが重なってしまう結果となる。
【００４０】双方向バスはデータ出力とデータ入力を同
時に行う事は出来ないので、読み出し動作に引き続く書
き込み動作では、タイミングの重なり合いを防止する為
に書き込み動作の開始を遅らせる必要が有る。このよう
に、従来の一般的な半導体記憶装置では、連続的に読み
出し又は書き込みをする場合に比べ、読み出しと書き込
みが交互に行われる場合は、転送タイミングの重なり合
いを防止する待ち時間の為、実効的なスループットが大
きく低下する結果となる。
時に行う事は出来ないので、読み出し動作に引き続く書
き込み動作では、タイミングの重なり合いを防止する為
に書き込み動作の開始を遅らせる必要が有る。このよう
に、従来の一般的な半導体記憶装置では、連続的に読み
出し又は書き込みをする場合に比べ、読み出しと書き込
みが交互に行われる場合は、転送タイミングの重なり合
いを防止する待ち時間の為、実効的なスループットが大
きく低下する結果となる。
【００４１】そこで、ライトバッファに書き込みデータ
を一時貯えて、内部タイミングの空き時間に実際の書き
込み動作を行う様な機構も考えられるが、最大の効率を
得る為には、ライトバッファヘの書き込みと実際の書き
込みが常に同時に行われるよう制御する必要があるが、
常にそういったタイミングで次の書き込みデータが準備
出来るとは限らないので、やはり待ち時間が発生してし
まう。さらに、ライトバッファヘの書き込みの後、実際
の書き込みが行われる前に書き込んだアドレスに対する
読み出し動作を行つてしまうと、間違ったデータを読み
出してしまうので、データの整合性の管理も必要とな
る。そこで、この実施例では、前記のようなリードの途
中でライト動作を実施し、その後に再びリードを再開す
る機能が設けられる。
を一時貯えて、内部タイミングの空き時間に実際の書き
込み動作を行う様な機構も考えられるが、最大の効率を
得る為には、ライトバッファヘの書き込みと実際の書き
込みが常に同時に行われるよう制御する必要があるが、
常にそういったタイミングで次の書き込みデータが準備
出来るとは限らないので、やはり待ち時間が発生してし
まう。さらに、ライトバッファヘの書き込みの後、実際
の書き込みが行われる前に書き込んだアドレスに対する
読み出し動作を行つてしまうと、間違ったデータを読み
出してしまうので、データの整合性の管理も必要とな
る。そこで、この実施例では、前記のようなリードの途
中でライト動作を実施し、その後に再びリードを再開す
る機能が設けられる。
【００４２】図４には、この発明に係る半導体記憶装置
の他の一実施例の全体ブロック図が示されている。この
実施例は、基本的構成は前記図３の実施例と同様である
が、カラム系選択回路としてバースト動作を実現するた
めのバーストカウンタ、及びアドレス退避レジスタが設
けられる。つまり、この実施例の半導体記憶装置では、
カラム系の選択動作として、バーストリードあるいはバ
ーストライト動作が設けられる。
の他の一実施例の全体ブロック図が示されている。この
実施例は、基本的構成は前記図３の実施例と同様である
が、カラム系選択回路としてバースト動作を実現するた
めのバーストカウンタ、及びアドレス退避レジスタが設
けられる。つまり、この実施例の半導体記憶装置では、
カラム系の選択動作として、バーストリードあるいはバ
ーストライト動作が設けられる。
【００４３】このようなバースト動作は、公知のＳＤＲ
ＡＭ等でも有しており、列アドレスの先頭アドレスをバ
ーストカウンタにセットし、かかるバーストカウンタで
列アドレスを発生させて、カラム選択動作を順次切り換
えて最大で１本のワード線に接続されるメモリセルに対
して連続的にアクセスを行うようにするものである。こ
のようなバースト動作を付加した場合、バーストリード
中にライトコンマンドを入力すると、バーストカウンタ
にはライトコマンドに対応された列アドレスが入力され
るので上記リード中のアドレスが喪失してしまう。
ＡＭ等でも有しており、列アドレスの先頭アドレスをバ
ーストカウンタにセットし、かかるバーストカウンタで
列アドレスを発生させて、カラム選択動作を順次切り換
えて最大で１本のワード線に接続されるメモリセルに対
して連続的にアクセスを行うようにするものである。こ
のようなバースト動作を付加した場合、バーストリード
中にライトコンマンドを入力すると、バーストカウンタ
にはライトコマンドに対応された列アドレスが入力され
るので上記リード中のアドレスが喪失してしまう。
【００４４】そこで、ライトコマンドに対応して入力さ
れた列アドレスがバーストカウンタに取り込まれる前
に、リード途中のバーストカウンタのカウンタ値がアド
レス退避レジスタに退避させられる。上記アドレス退避
レジスタに退避されたカウンタ値は、上記ライト動作が
終了してリード動作か再開されるときに、上記バースト
カウンタに戻される。このようなバースト動作機能を除
けば、図４の実施例の各回路ブロックは、前記図３の実
施例と同様であるので、重複した説明を省略するもので
ある。
れた列アドレスがバーストカウンタに取り込まれる前
に、リード途中のバーストカウンタのカウンタ値がアド
レス退避レジスタに退避させられる。上記アドレス退避
レジスタに退避されたカウンタ値は、上記ライト動作が
終了してリード動作か再開されるときに、上記バースト
カウンタに戻される。このようなバースト動作機能を除
けば、図４の実施例の各回路ブロックは、前記図３の実
施例と同様であるので、重複した説明を省略するもので
ある。
【００４５】図５には、前記図３、図４のサブブロック
の一実施例の構成図が示されている。サブブロックは、
特に制限されないが、４つのメモリマットに分割され
る。つまり、サブブロックは、縦方向（ワード線方向）
に４つのメモリマットに分割される。メモリマットの上
下部には、サブワードドライバが配置され、メモリマッ
トの左右部にはセンスアンプが配置される。
の一実施例の構成図が示されている。サブブロックは、
特に制限されないが、４つのメモリマットに分割され
る。つまり、サブブロックは、縦方向（ワード線方向）
に４つのメモリマットに分割される。メモリマットの上
下部には、サブワードドライバが配置され、メモリマッ
トの左右部にはセンスアンプが配置される。
【００４６】上記４つのメモリマットからなるサブブロ
ックの下側は、メインワードドライバが設けられる。メ
インワードドライバは、同図の４つのメモリマットを貫
通させるように縦方向に延長されるメインワード線の選
択信号を形成する。上記メインワードドライバには、１
つのメインワード線に割り当てられる複数のサブワード
線の中の１つのサブワード線を選択するサブワード線選
択信号を形成するサブワード線選択ドライバが設けられ
る。また、特に制限されないが、上記４つのメモリマッ
トの中の１つのメモリマットを選択するマット信号を形
成するマット選択回路も設けられる。このマット選択回
路は、上記４つのメモリマットの中の１つのメモリマッ
トのサブワード線のみが選択されるようにするものであ
り、これに対応してセンスアンプも、選択されたメモリ
マットに対応したセンスアンプ列のみが一度に活性化さ
れる。
ックの下側は、メインワードドライバが設けられる。メ
インワードドライバは、同図の４つのメモリマットを貫
通させるように縦方向に延長されるメインワード線の選
択信号を形成する。上記メインワードドライバには、１
つのメインワード線に割り当てられる複数のサブワード
線の中の１つのサブワード線を選択するサブワード線選
択信号を形成するサブワード線選択ドライバが設けられ
る。また、特に制限されないが、上記４つのメモリマッ
トの中の１つのメモリマットを選択するマット信号を形
成するマット選択回路も設けられる。このマット選択回
路は、上記４つのメモリマットの中の１つのメモリマッ
トのサブワード線のみが選択されるようにするものであ
り、これに対応してセンスアンプも、選択されたメモリ
マットに対応したセンスアンプ列のみが一度に活性化さ
れる。
【００４７】１つのメモリマットは、２５６対のビット
線が同図の横方向に延長される。上記２５６対のビット
線は、１２８対に分けられて上記左右に設けられた１２
８個ずつのセンスアンプの入出力ノードに結合される。
特に制限されないが、互いに隣接するビット線に接続さ
れるセンスアンプを左右に振り分けて配置することによ
り、比較的大きな占有面積を必要とするセンスアンプを
２対のビット線ピッチに合わせて形成することができる
から、センスアンプ及びビット線を高い集積度をもって
配置させることができる。
線が同図の横方向に延長される。上記２５６対のビット
線は、１２８対に分けられて上記左右に設けられた１２
８個ずつのセンスアンプの入出力ノードに結合される。
特に制限されないが、互いに隣接するビット線に接続さ
れるセンスアンプを左右に振り分けて配置することによ
り、比較的大きな占有面積を必要とするセンスアンプを
２対のビット線ピッチに合わせて形成することができる
から、センスアンプ及びビット線を高い集積度をもって
配置させることができる。
【００４８】上記１のメモリマットには、特に制限され
ないが、１０２４本のようなサブワード線が設けられ
る。サブワード線は、例えば２本ずつが対とされた隣接
するサブワード線を駆動するサブワードドライバが上下
に振り分けられて配置される。このようにサブワードド
ライバをメモリマットの上下に振り分けて配置すること
により、比較的大きな占有面積を必要とする２個のサブ
ワードドライバを４本のサブワード線ピッチに合わせて
形成することができるから、サブワードドライバ及びサ
ブワード線を高い集積度をもって配置させることができ
る。
ないが、１０２４本のようなサブワード線が設けられ
る。サブワード線は、例えば２本ずつが対とされた隣接
するサブワード線を駆動するサブワードドライバが上下
に振り分けられて配置される。このようにサブワードド
ライバをメモリマットの上下に振り分けて配置すること
により、比較的大きな占有面積を必要とする２個のサブ
ワードドライバを４本のサブワード線ピッチに合わせて
形成することができるから、サブワードドライバ及びサ
ブワード線を高い集積度をもって配置させることができ
る。
【００４９】あるいは、同図に点線でしめれたサブワー
ド線のように中央部で切断分離し、メモリマットの上下
に振り分けられて設けられたサブワードドライバにより
上記分割されたサブワード線をそれぞれで駆動するよう
にしてもよい。このようにした場合には、１本のサブワ
ード線に接続されるメモリセルの数が前記センスアンプ
の分割に対応して１２８個と少なくすることができるの
で、サブワード線の高速な選択動作が可能なる。
ド線のように中央部で切断分離し、メモリマットの上下
に振り分けられて設けられたサブワードドライバにより
上記分割されたサブワード線をそれぞれで駆動するよう
にしてもよい。このようにした場合には、１本のサブワ
ード線に接続されるメモリセルの数が前記センスアンプ
の分割に対応して１２８個と少なくすることができるの
で、サブワード線の高速な選択動作が可能なる。
【００５０】特に制限されないが、上記サブブロックの
左右に設けられたセンスアンプ列には、３２対ずつのロ
ーカル入出力線が設けられる。例えば、メモリマットの
右側に設けられるセンスアンプ列では、上記のようにメ
モリマット単位でワード線選択を行う場合には、１２８
対の相補ビット線が３２対ずつ４組に分けられて、４つ
のＹＳ選択線により選択されて上記ローカル入出力線に
接続される。同様に３２対のローカル入出力線とそれに
対応したＹＳ選択線が左側のセンスアンプ列にも設られ
る。
左右に設けられたセンスアンプ列には、３２対ずつのロ
ーカル入出力線が設けられる。例えば、メモリマットの
右側に設けられるセンスアンプ列では、上記のようにメ
モリマット単位でワード線選択を行う場合には、１２８
対の相補ビット線が３２対ずつ４組に分けられて、４つ
のＹＳ選択線により選択されて上記ローカル入出力線に
接続される。同様に３２対のローカル入出力線とそれに
対応したＹＳ選択線が左側のセンスアンプ列にも設られ
る。
【００５１】上記８個のサブブロックに対してコモンＩ
Ｏ線が設けられる。コモンＩＯ線は、前記「プリフェッ
チ」と「プリロード」に対応して６４対の信号線（マッ
トＩＯバス）から構成される。上記各サブブロックのロ
ーカル入出力線と上記コモンＩＯ（マットＩＯバス）と
は、サブブロック選択信号により選択されたものが相互
に接続される。
Ｏ線が設けられる。コモンＩＯ線は、前記「プリフェッ
チ」と「プリロード」に対応して６４対の信号線（マッ
トＩＯバス）から構成される。上記各サブブロックのロ
ーカル入出力線と上記コモンＩＯ（マットＩＯバス）と
は、サブブロック選択信号により選択されたものが相互
に接続される。
【００５２】上記のような１つのメモリマットは、２５
６対のビット線と１０２４本のサブワード線が設けられ
るから、約２５６Ｋビットのような記憶容量を持つよう
にされる。上記１つのサブブロックは、４個のメモリマ
ットで構成されるので、２５６Ｋ×４＝１Ｍビットのよ
うな記憶容量を持つようにされる。１つのメモリバンク
は、前記のように８個のサブブロックで構成されるか
ら、約８Ｍビットのような記憶容量を持つものとされ
る。
６対のビット線と１０２４本のサブワード線が設けられ
るから、約２５６Ｋビットのような記憶容量を持つよう
にされる。上記１つのサブブロックは、４個のメモリマ
ットで構成されるので、２５６Ｋ×４＝１Ｍビットのよ
うな記憶容量を持つようにされる。１つのメモリバンク
は、前記のように８個のサブブロックで構成されるか
ら、約８Ｍビットのような記憶容量を持つものとされ
る。
【００５３】１つのメモリバンクにおいて、１つのサブ
ブロックを選択して上記６４ビットのようなデータの入
出力を行うものに代えて、前記のように８個のサブブロ
ックのサブワード線を同時に選択し、それぞれが８ビッ
トずつデータを入出力するようにするものであってもよ
い。この構成は、後述するような３Ｄ画像処理におい
て、効率的なデータの入出力を可能にするものである。
ブロックを選択して上記６４ビットのようなデータの入
出力を行うものに代えて、前記のように８個のサブブロ
ックのサブワード線を同時に選択し、それぞれが８ビッ
トずつデータを入出力するようにするものであってもよ
い。この構成は、後述するような３Ｄ画像処理におい
て、効率的なデータの入出力を可能にするものである。
【００５４】つまり、高速転送が必要な用途で多く使用
される従来のプリフェッチ・プリロードタイプの半導体
記憶装置では、シリアル・パラレルの変換を使用する事
により高速化が実現できる反面、実際の内部アクセスが
複数アドレス同時に行われる為、読み出し及び書き込み
の開始アドレスは、バイト単位でのデータを１ワードと
してみたとき、前記実施例では６４ビットのプリフェッ
チやプリロードを行うので、例えば８倍のプリフェツチ
・プリロードと見做される。この場合は上記バイト単位
にアドレスを付したときには、０、８、１６、２４とい
うように同時にアクセスされるワード（バイト）数で割
り切れる位置に限られる。さらに同時にアクセスされる
複数のワードは、上記開始アドレスから連続した８アド
レスというように、固定的に割り付けられてしまう。
される従来のプリフェッチ・プリロードタイプの半導体
記憶装置では、シリアル・パラレルの変換を使用する事
により高速化が実現できる反面、実際の内部アクセスが
複数アドレス同時に行われる為、読み出し及び書き込み
の開始アドレスは、バイト単位でのデータを１ワードと
してみたとき、前記実施例では６４ビットのプリフェッ
チやプリロードを行うので、例えば８倍のプリフェツチ
・プリロードと見做される。この場合は上記バイト単位
にアドレスを付したときには、０、８、１６、２４とい
うように同時にアクセスされるワード（バイト）数で割
り切れる位置に限られる。さらに同時にアクセスされる
複数のワードは、上記開始アドレスから連続した８アド
レスというように、固定的に割り付けられてしまう。
【００５５】この実施例の半導体記憶装置では、０から
３までの任意の増分で指定された８つのバイト、すなわ
ち６４ビットを一度にアクセスすることを可能とするた
めに、１つのバンクにおいて、８個のサブブロックを設
け、それぞれから８ビットずつ入出力させるようにする
ものである。このため、右側のセンスアンプ列におい
て、各センスアンプに対応した１２８対の相補ビット線
が４対ずつの３２組に分けられて、３２のＹＳ選択線に
より選択されて上記ローカル入出力線に接続される。同
様に４対のローカル入出力線とそれに対応したＹＳ選択
線が左側のセンスアンプ列にも設られる。このようなサ
ブブロックが８個設けられるから、１つのバンクでは６
４ビットの単位でのデータの入出力（リード／ライト）
が行われる。
３までの任意の増分で指定された８つのバイト、すなわ
ち６４ビットを一度にアクセスすることを可能とするた
めに、１つのバンクにおいて、８個のサブブロックを設
け、それぞれから８ビットずつ入出力させるようにする
ものである。このため、右側のセンスアンプ列におい
て、各センスアンプに対応した１２８対の相補ビット線
が４対ずつの３２組に分けられて、３２のＹＳ選択線に
より選択されて上記ローカル入出力線に接続される。同
様に４対のローカル入出力線とそれに対応したＹＳ選択
線が左側のセンスアンプ列にも設られる。このようなサ
ブブロックが８個設けられるから、１つのバンクでは６
４ビットの単位でのデータの入出力（リード／ライト）
が行われる。
【００５６】図６には、この発明に係る半導体記憶装置
の一実施例の回路図が示されている。同図においては、
センスアンプ部を中心にして、アドレス入力からデータ
出力までの簡略化された回路図が例示的に示されてい
る。この実施例は、センスアンプを中心にして一対の相
補ビット線が折り返して平行に延長されるといういわゆ
る２交点方式に向けられいてる。同図においては、メモ
リマット１５の一方に設けられるセンスアンプ１６と、
センスアンプ列とサブワードドライバ列との交差エリア
１８に設けられる回路が例示的に示され、他はブロック
図として示されている。
の一実施例の回路図が示されている。同図においては、
センスアンプ部を中心にして、アドレス入力からデータ
出力までの簡略化された回路図が例示的に示されてい
る。この実施例は、センスアンプを中心にして一対の相
補ビット線が折り返して平行に延長されるといういわゆ
る２交点方式に向けられいてる。同図においては、メモ
リマット１５の一方に設けられるセンスアンプ１６と、
センスアンプ列とサブワードドライバ列との交差エリア
１８に設けられる回路が例示的に示され、他はブロック
図として示されている。
【００５７】ダイナミック型メモリセルは、上記１つの
メモリマット１５に設けられたサブワード線ＳＷＬと、
相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬ
との間に設けられた１つが代表として例示的に示されて
いる。ダイナミック型メモリセルは、アドレス選択ＭＯ
ＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。ア
ドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線
ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインが
ビット線ＢＬに接続され、ソースに記憶キャパシタＣｓ
が接続される。記憶キャパシタＣｓの他方の電極は共通
化されてプレート電圧ＶＰＬＴが与えられる。
メモリマット１５に設けられたサブワード線ＳＷＬと、
相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬ
との間に設けられた１つが代表として例示的に示されて
いる。ダイナミック型メモリセルは、アドレス選択ＭＯ
ＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。ア
ドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線
ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインが
ビット線ＢＬに接続され、ソースに記憶キャパシタＣｓ
が接続される。記憶キャパシタＣｓの他方の電極は共通
化されてプレート電圧ＶＰＬＴが与えられる。
【００５８】上記ＭＯＳＦＥＴＱｍの基板（チャンネ
ル）には負のバックバイアス電圧ＶＢＢが印加される。
特に制限されないが、上記バックバイアス電圧ＶＢＢ
は、−１Ｖのような電圧に設定される。上記サブワード
線ＳＷＬの選択レベルは、上記ビット線のハイレベルに
対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電
圧分だけ高くされた高電圧ＶＰＰとされる。
ル）には負のバックバイアス電圧ＶＢＢが印加される。
特に制限されないが、上記バックバイアス電圧ＶＢＢ
は、−１Ｖのような電圧に設定される。上記サブワード
線ＳＷＬの選択レベルは、上記ビット線のハイレベルに
対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電
圧分だけ高くされた高電圧ＶＰＰとされる。
【００５９】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、セ
ンスアンプの単位回路の入出力ノードと接続される。
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、セ
ンスアンプの単位回路の入出力ノードと接続される。
【００６０】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴＱ１４とＱ１５が接続される。
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴＱ１４とＱ１５が接続される。
【００６１】特に制限されないが、Ｎチャンネル型の増
幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソ
ース線ＣＳＮには、特に制限されないが、上記クロスエ
リア１８に設けられたＮチャンネル型のパワースイッチ
ＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧
が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳ
ＦＥＴＱ７とＱ８のソースが接続された共通ソース線Ｃ
ＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル
型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパ
ワースイッチＭＯＳＦＥＴは、各センスアンプの単位回
路に分散して設けるようにしてもよい。
幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソ
ース線ＣＳＮには、特に制限されないが、上記クロスエ
リア１８に設けられたＮチャンネル型のパワースイッチ
ＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧
が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳ
ＦＥＴＱ７とＱ８のソースが接続された共通ソース線Ｃ
ＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル
型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパ
ワースイッチＭＯＳＦＥＴは、各センスアンプの単位回
路に分散して設けるようにしてもよい。
【００６２】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１４とＱ１５のゲートに供給されるセンスアンプ用活
性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハ
イレベルにされる同相の信号とされる。信号ＳＡＰのハ
イレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧
電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖに
されるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を
十分にオン状態にして共通ソース線ＣＳＰを内部電圧Ｖ
ＤＬレベルにすることができる。
Ｑ１４とＱ１５のゲートに供給されるセンスアンプ用活
性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハ
イレベルにされる同相の信号とされる。信号ＳＡＰのハ
イレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧
電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖに
されるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を
十分にオン状態にして共通ソース線ＣＳＰを内部電圧Ｖ
ＤＬレベルにすることができる。
【００６３】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。特に制限さ
れないが、上記クロスエリア１８には、ＩＯスイッチ回
路ＩＯＳＷ（ローカル入出力線ＬＩＯとコモンＩＯ（Ｍ
ＩＯ）を接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２
０）が置かれる。さらに、前記説明したようにセンスア
ンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャ
ージ回路、ローカル入出力線ＬＩＯのハーフプリチャー
ジ回路等も設けられる。
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。特に制限さ
れないが、上記クロスエリア１８には、ＩＯスイッチ回
路ＩＯＳＷ（ローカル入出力線ＬＩＯとコモンＩＯ（Ｍ
ＩＯ）を接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２
０）が置かれる。さらに、前記説明したようにセンスア
ンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャ
ージ回路、ローカル入出力線ＬＩＯのハーフプリチャー
ジ回路等も設けられる。
【００６４】スイッチＭＯＳＦＥＴＱ１２とＱ１３は、
カラム（Ｙ）スイッチ回路を構成するものであり、上記
選択信号ＹＳが選択レベル（ハイレベル）にされるとオ
ン状態となり、上記センスアンプの単位回路の入出力ノ
ード（相補ビット線ＢＬ，ＢＬＢ）とローカル入出力線
ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接
続させる。これにより、センスアンプの入出力ノード
は、上記選択されたサブワード線ＳＷＬに接続されたメ
モリセルの微小信号を増幅し、上記カラムスイッチ回路
（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ
１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ
１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って延長さ
れる。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、
クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦ
ＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介して
メインアンプ６１の入力端子に導かれるコモンＩＯ（Ｍ
ＩＯ，ＭＩＯＢ）に接続される。
カラム（Ｙ）スイッチ回路を構成するものであり、上記
選択信号ＹＳが選択レベル（ハイレベル）にされるとオ
ン状態となり、上記センスアンプの単位回路の入出力ノ
ード（相補ビット線ＢＬ，ＢＬＢ）とローカル入出力線
ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接
続させる。これにより、センスアンプの入出力ノード
は、上記選択されたサブワード線ＳＷＬに接続されたメ
モリセルの微小信号を増幅し、上記カラムスイッチ回路
（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ
１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ
１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って延長さ
れる。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、
クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦ
ＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介して
メインアンプ６１の入力端子に導かれるコモンＩＯ（Ｍ
ＩＯ，ＭＩＯＢ）に接続される。
【００６５】アドレス信号Ａｉは、前記のような行アド
レスラッチに対応したアドレスバッファ５１に供給され
る。このアドレスバッファに取り込まれたＸアドレス信
号は、前記行デコーダに対応したプリデコーダ５２に供
給され、メインローデコーダ１１とメインワードドライ
バ１２を介してメインワード線ＭＷＬの選択信号が形成
される。上記アドレスバッファ５１は、外部端子から供
給されるアドレス信号Ａｉを受けるものであり、外部端
子から供給される電源電圧ＶＤＤにより動作させられ、
特に制限されないが、上記プリデコーダは、それを降圧
した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させら
れ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰ
により動作させられる。このメインワードドライバ１２
として、上記プリデコード信号を受けるレベル変換機能
付論理回路が用いられる。カラムデコーダ（ドライバ）
５３は、前記のような図示しない行アドレスラッチに対
応したアドレスバッファを介して入力されたＹ（カラ
ム）アドレス信号を解読するものであり、前記列デコー
ダに対応しており選択信号ＹＳを形成する。
レスラッチに対応したアドレスバッファ５１に供給され
る。このアドレスバッファに取り込まれたＸアドレス信
号は、前記行デコーダに対応したプリデコーダ５２に供
給され、メインローデコーダ１１とメインワードドライ
バ１２を介してメインワード線ＭＷＬの選択信号が形成
される。上記アドレスバッファ５１は、外部端子から供
給されるアドレス信号Ａｉを受けるものであり、外部端
子から供給される電源電圧ＶＤＤにより動作させられ、
特に制限されないが、上記プリデコーダは、それを降圧
した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させら
れ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰ
により動作させられる。このメインワードドライバ１２
として、上記プリデコード信号を受けるレベル変換機能
付論理回路が用いられる。カラムデコーダ（ドライバ）
５３は、前記のような図示しない行アドレスラッチに対
応したアドレスバッファを介して入力されたＹ（カラ
ム）アドレス信号を解読するものであり、前記列デコー
ダに対応しており選択信号ＹＳを形成する。
【００６６】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩ（ＶＤＤ）により動作させられ、かかるメインアン
プ６１の出力信号は、同図では省略されているが、前記
データ出力シフタを介して外部端子から供給される電源
電圧ＶＤＤＱ、ＶＳＳＱで動作させられる出力バッファ
６２に伝えられ、かかる出力バッファ６２の出力信号Ｄ
out とされる。外部端子から入力された書き込み信号Ｄ
inは、入力バッファ６３を通して取り込まれ、省略され
たデータ入力シフタを介して同図においてメインアンプ
６１に含まれるライトアンプを通して上記ＭＩＯとＭＩ
ＯＢとＬＩＯを通して選択されたメモリセルに一括して
書き込まれる。上記信号Ｄout とＤinは、前記のような
双方向インターフェイスを介して入出力される。
ＲＩ（ＶＤＤ）により動作させられ、かかるメインアン
プ６１の出力信号は、同図では省略されているが、前記
データ出力シフタを介して外部端子から供給される電源
電圧ＶＤＤＱ、ＶＳＳＱで動作させられる出力バッファ
６２に伝えられ、かかる出力バッファ６２の出力信号Ｄ
out とされる。外部端子から入力された書き込み信号Ｄ
inは、入力バッファ６３を通して取り込まれ、省略され
たデータ入力シフタを介して同図においてメインアンプ
６１に含まれるライトアンプを通して上記ＭＩＯとＭＩ
ＯＢとＬＩＯを通して選択されたメモリセルに一括して
書き込まれる。上記信号Ｄout とＤinは、前記のような
双方向インターフェイスを介して入出力される。
【００６７】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤＱ、ＶＤＤは、第１の形態では
３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥ
ＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアン
プの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワー
ド線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビ
ット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対
応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９
Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにさ
れる。上記外部端子から供給される電源電圧ＶＤＤＱ
は、第２の形態として２．５Ｖのような低電圧にされて
もよい。このように低い電源電圧ＶＤＤＱのときには、
降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを
１．８Ｖ程度と同じくしてもよい。
給される電源電圧ＶＤＤＱ、ＶＤＤは、第１の形態では
３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥ
ＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアン
プの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワー
ド線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビ
ット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対
応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９
Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにさ
れる。上記外部端子から供給される電源電圧ＶＤＤＱ
は、第２の形態として２．５Ｖのような低電圧にされて
もよい。このように低い電源電圧ＶＤＤＱのときには、
降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを
１．８Ｖ程度と同じくしてもよい。
【００６８】あるいは、外部端子から供給される電源電
圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降
圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧
ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしても
よい。このように外部電源電圧ＶＤＤＱ，ＶＤＤに対し
て内部電圧は、種々の実施形態を採ることができる。
圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降
圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧
ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしても
よい。このように外部電源電圧ＶＤＤＱ，ＶＤＤに対し
て内部電圧は、種々の実施形態を採ることができる。
【００６９】図７には、この発明に係る半導体記憶装置
の動作の一例を説明するためのタイミング図が示されて
いる。同図においては、コマンドを入力してからリード
データが得られるまでの待ち時間（レイテンシイ）を利
用して、前記図３又は図４の実施例のように８つのメモ
リバンクのうち、バンク０（＃０）ないしバンク３（＃
３）の４つを用いてプリフェッチとプリロードを行うよ
うにするものである。
の動作の一例を説明するためのタイミング図が示されて
いる。同図においては、コマンドを入力してからリード
データが得られるまでの待ち時間（レイテンシイ）を利
用して、前記図３又は図４の実施例のように８つのメモ
リバンクのうち、バンク０（＃０）ないしバンク３（＃
３）の４つを用いてプリフェッチとプリロードを行うよ
うにするものである。
【００７０】前記コマンドパケットからコマンド、行ア
ドレス及び列アドレスをラッチに取り込むまで１クロッ
ク（１ＣＬＫ）を要し、それをデコードしてワード線の
選択動作、センスアンプでの増幅動作及びカラム選択、
シリアル・パラレル変換動作と出力動作と合計７クロッ
クを待って読み出しデータが出力される。このようにし
て、コマンド入力からデータ出力までが８ＣＬＫが費や
される。１クロックの周期は、４ｎｓとするとコマンド
入力から３２ｎｓ後にデータ出力が行われるものとな
る。１つのメモリバンクでは、４クロック後にはメモリ
マットの選択が終了しているので、次のコマンドの入力
が可能とされる。
ドレス及び列アドレスをラッチに取り込むまで１クロッ
ク（１ＣＬＫ）を要し、それをデコードしてワード線の
選択動作、センスアンプでの増幅動作及びカラム選択、
シリアル・パラレル変換動作と出力動作と合計７クロッ
クを待って読み出しデータが出力される。このようにし
て、コマンド入力からデータ出力までが８ＣＬＫが費や
される。１クロックの周期は、４ｎｓとするとコマンド
入力から３２ｎｓ後にデータ出力が行われるものとな
る。１つのメモリバンクでは、４クロック後にはメモリ
マットの選択が終了しているので、次のコマンドの入力
が可能とされる。
【００７１】したがって、同図の例ではバンク＃０ない
し＃３の４つを用いてアドレスＡ、Ｂ、Ｃ、Ｄの４つの
アドレスを指定して１回目のリードコマンドを入力した
後に、上記バンク＃０ないし＃３に対して再びアドレス
Ｅ、Ｆ、Ｇ、Ｈを指定してリードコマドを入力すると、
９クロック目からその立ち上がりと立ち下がりに同期し
て３２ビットずつのデータが双方向バスＤＡＴＡに順次
出力される。
し＃３の４つを用いてアドレスＡ、Ｂ、Ｃ、Ｄの４つの
アドレスを指定して１回目のリードコマンドを入力した
後に、上記バンク＃０ないし＃３に対して再びアドレス
Ｅ、Ｆ、Ｇ、Ｈを指定してリードコマドを入力すると、
９クロック目からその立ち上がりと立ち下がりに同期し
て３２ビットずつのデータが双方向バスＤＡＴＡに順次
出力される。
【００７２】この実施例においては、バンク＃０のデー
タ出力中に、バンク＃０ないし＃３の４つを用いてそれ
ぞれアドレスとライトコマンドを入力すると、特別に設
定されたライトレイテンシイ（２ＣＬＫ）後に双方向バ
スＤＡＴＡから入力されたライトデータの取り込みが行
われる。通常、ライトコマンド入力からデータ入力を受
け付けるのは、前記のようなプリロードを行うものであ
るので、１クロックもあれば十分である。
タ出力中に、バンク＃０ないし＃３の４つを用いてそれ
ぞれアドレスとライトコマンドを入力すると、特別に設
定されたライトレイテンシイ（２ＣＬＫ）後に双方向バ
スＤＡＴＡから入力されたライトデータの取り込みが行
われる。通常、ライトコマンド入力からデータ入力を受
け付けるのは、前記のようなプリロードを行うものであ
るので、１クロックもあれば十分である。
【００７３】しかしながら、この実施例では、前記のよ
うにデータ読み出しとデータ書き込みの間に優先順位が
付与されており、書き込みデータ入力は、読み出しデー
タ出力に対して常に優先権を持つにされる。従って、書
き込みデータの入力は常に内部動作から同一のタイミン
グで処理され、前記入力と同一タイミングの読み出しデ
ータの出力は、前記入力が完了するまで待たされる。こ
のような制御を実現するために、バスの切り替え待ち時
間の設定が行われる。つまり、上記読み出し中のバンク
＃１のアドレスＢに対応したデータの出力が終了させ
て、出力バッファをハイインピーダンス状態にして、一
旦双方向バスを開放させた後に、ホスト側からの書き込
みデータの入力を行うようにする。
うにデータ読み出しとデータ書き込みの間に優先順位が
付与されており、書き込みデータ入力は、読み出しデー
タ出力に対して常に優先権を持つにされる。従って、書
き込みデータの入力は常に内部動作から同一のタイミン
グで処理され、前記入力と同一タイミングの読み出しデ
ータの出力は、前記入力が完了するまで待たされる。こ
のような制御を実現するために、バスの切り替え待ち時
間の設定が行われる。つまり、上記読み出し中のバンク
＃１のアドレスＢに対応したデータの出力が終了させ
て、出力バッファをハイインピーダンス状態にして、一
旦双方向バスを開放させた後に、ホスト側からの書き込
みデータの入力を行うようにする。
【００７４】このようなリードモードでの出力データと
ライトモードでの入力データとが教競合しないような切
り換え時間Δｔ１を確実に確保するために、ライトレイ
テンシイ（Ｗrite Ｌatency）に１ＣＬＫ分だけ余分に
設けられて、前記のように２ＣＬＫとされる。これによ
り、双方向バスＤＡＴＡには、リードデータの後にライ
トデータが上記４バンクに対応して３２ビット×８の入
力が行われる。そして、このような書き込み動作が終了
すると、上記中断されたリードデータが自動的に出力さ
れる。
ライトモードでの入力データとが教競合しないような切
り換え時間Δｔ１を確実に確保するために、ライトレイ
テンシイ（Ｗrite Ｌatency）に１ＣＬＫ分だけ余分に
設けられて、前記のように２ＣＬＫとされる。これによ
り、双方向バスＤＡＴＡには、リードデータの後にライ
トデータが上記４バンクに対応して３２ビット×８の入
力が行われる。そして、このような書き込み動作が終了
すると、上記中断されたリードデータが自動的に出力さ
れる。
【００７５】上記のような中断されたリードデータ（Ｓ
uspended READ Data) の出力動作においても、入力デー
タと中断された出力データと入力データとが双方向バス
ＤＡＴＡ上で教競合しないような切り換え時間Δｔ２を
確実に確保するようタイミング設定が行われて出力され
る。なお、引き続いてのリードデータを得る場合には、
上記ライトコマンドの数及び上記ライト動作の後の中断
されたリードデータの最終出力データＨから逆算して、
８クロック分前にバンク＃０ないし＃３の４つを用いて
アドレスＩ、Ｊ、Ｋ、Ｌの４つのアドレスを指定して３
回目のリードコマンドを入力すればよい。
uspended READ Data) の出力動作においても、入力デー
タと中断された出力データと入力データとが双方向バス
ＤＡＴＡ上で教競合しないような切り換え時間Δｔ２を
確実に確保するようタイミング設定が行われて出力され
る。なお、引き続いてのリードデータを得る場合には、
上記ライトコマンドの数及び上記ライト動作の後の中断
されたリードデータの最終出力データＨから逆算して、
８クロック分前にバンク＃０ないし＃３の４つを用いて
アドレスＩ、Ｊ、Ｋ、Ｌの４つのアドレスを指定して３
回目のリードコマンドを入力すればよい。
【００７６】上記Δｔ１やΔｔ２を設定するためのタイ
ミング規定期間は、読み出しデータの直後に何の分離時
間もないタイミングで書き込みデータ入力を行うように
したり、逆に読み出しデータ入力終了直後のタイミング
から読み出しデータを出力すると、メモリ自身あるいは
メモリコントローラ等が誤った信号の取り込みを行うこ
とを防止するために設けられる。メモリはそれ自身で独
自に動作するのではなく、メモリコントローラやＣＰＵ
等との間でデータの授受を行うものであるので、その設
定にはメモリとの間でデータの入出力を行う他の回路と
の関係で設定されるものである。
ミング規定期間は、読み出しデータの直後に何の分離時
間もないタイミングで書き込みデータ入力を行うように
したり、逆に読み出しデータ入力終了直後のタイミング
から読み出しデータを出力すると、メモリ自身あるいは
メモリコントローラ等が誤った信号の取り込みを行うこ
とを防止するために設けられる。メモリはそれ自身で独
自に動作するのではなく、メモリコントローラやＣＰＵ
等との間でデータの授受を行うものであるので、その設
定にはメモリとの間でデータの入出力を行う他の回路と
の関係で設定されるものである。
【００７７】したがって、この発明に係る半導体記憶装
置との間でデータの入出力を行う装置及びそれらを接続
する双方向バスに応じて、上記Δｔ１及びΔｔ２を確保
するようタイミング規定期間を設定する必要がある。そ
こで、この実施例では、クロック信号の半周期刻みで前
記ライトレイテンシイを設定することが可能とされる。
つまり、前記ライトレイテンシイを設定するためのレジ
スタが設けられ、そこに設定された情報ビットによっ
て、前記２ＣＬＫの他に２．５ＣＬＫ、３ＣＬＫ等種々
の設定が可能にされる。また、かかる割り込みによるラ
イト動作が終了した後に、読み出し中断された残りデー
タの出力タイミングも、上記同様なレジスタへの情報ビ
ットの設定によりクロック信号の半周期刻みで設定でき
るようにされる。
置との間でデータの入出力を行う装置及びそれらを接続
する双方向バスに応じて、上記Δｔ１及びΔｔ２を確保
するようタイミング規定期間を設定する必要がある。そ
こで、この実施例では、クロック信号の半周期刻みで前
記ライトレイテンシイを設定することが可能とされる。
つまり、前記ライトレイテンシイを設定するためのレジ
スタが設けられ、そこに設定された情報ビットによっ
て、前記２ＣＬＫの他に２．５ＣＬＫ、３ＣＬＫ等種々
の設定が可能にされる。また、かかる割り込みによるラ
イト動作が終了した後に、読み出し中断された残りデー
タの出力タイミングも、上記同様なレジスタへの情報ビ
ットの設定によりクロック信号の半周期刻みで設定でき
るようにされる。
【００７８】クロックが非常に高速な場合、データ出力
からデータ入力に切り替える為にデータ出力バッファを
ターンオフする時間が無視できなくなる。本発明に係る
半導体記憶装置では、前記のようにデータ出力の中断動
作の開始からデータ入力の開始までの遅延時間を内部レ
ジスタにより任意に設定可能なので、クロック速度、出
力バッファのターンオフ時間及びバス長に応じた最適な
待ち時間を使用する事が出来る。例えば、データ出力の
中断はコマンドが入力された次のクロックの立ち上がり
エッジで開始される。内部レジスタに設定された遅延量
が０クロックであれば、データ出力の中断が開始された
時点からデータ入力が開始され、データ出力中断開始か
らデータ入力開始までの遅延最がセットされていれば、
遅延量に応じたクロック数が経過した後データの入力が
開始される。もちろん、データ転送にクロックの立ち上
がりと立ち下がりの両方のエッジを使用するＤＤＲシス
テムの場合、データ出力の中断はコマンドが入力された
次のクロックの立ち下がりエッジから行っても良い。
からデータ入力に切り替える為にデータ出力バッファを
ターンオフする時間が無視できなくなる。本発明に係る
半導体記憶装置では、前記のようにデータ出力の中断動
作の開始からデータ入力の開始までの遅延時間を内部レ
ジスタにより任意に設定可能なので、クロック速度、出
力バッファのターンオフ時間及びバス長に応じた最適な
待ち時間を使用する事が出来る。例えば、データ出力の
中断はコマンドが入力された次のクロックの立ち上がり
エッジで開始される。内部レジスタに設定された遅延量
が０クロックであれば、データ出力の中断が開始された
時点からデータ入力が開始され、データ出力中断開始か
らデータ入力開始までの遅延最がセットされていれば、
遅延量に応じたクロック数が経過した後データの入力が
開始される。もちろん、データ転送にクロックの立ち上
がりと立ち下がりの両方のエッジを使用するＤＤＲシス
テムの場合、データ出力の中断はコマンドが入力された
次のクロックの立ち下がりエッジから行っても良い。
【００７９】上記のようにレジスタを用いた場合には、
それがシステムに搭載されたときの初期設定により行う
ようにしてもよいし、上記ライトコマンドの中に上記情
報ビットを含ませるようにしてもよい。この構成に代
え、外部端子から情報ビットを固定的に供給するもので
あってもよい。この場合には、外部端子数は増加するも
のの、メモリがシステムに搭載された時点で上記情報ビ
ットの設定がハードウェア的に行われるから、電源投入
直後の初期設定やコマンドの中に逐一情報ビットを挿入
させるという煩わしがなく使い勝手がよい。
それがシステムに搭載されたときの初期設定により行う
ようにしてもよいし、上記ライトコマンドの中に上記情
報ビットを含ませるようにしてもよい。この構成に代
え、外部端子から情報ビットを固定的に供給するもので
あってもよい。この場合には、外部端子数は増加するも
のの、メモリがシステムに搭載された時点で上記情報ビ
ットの設定がハードウェア的に行われるから、電源投入
直後の初期設定やコマンドの中に逐一情報ビットを挿入
させるという煩わしがなく使い勝手がよい。
【００８０】この実施例では、上記タイミング規定期間
を設けることにより、ライト系回路からリード系回路に
対する割り込み制御により、バスの切り替え待ちを除
き、ほぼ連続したリードとライトの内部動作が矛盾無く
行える為、読み出しと書き込みが交互に行われる場合の
実効的スループットが飛躍的に向上させることができ
る。このような書き込みデータ入力の優先処理は、微視
的に見れば書き込み動作の直前の読み出し動作のデータ
出力待ち時間の増大につながるが、スループットを問題
にするアプリケーションの場合においては、データバス
にＦＩＦＯメモリ等のバッファを備えている場合がほと
んどで、微視的な出力待ち時間の増大がシステム全体の
性能に与える影響は小さいと考えられる。
を設けることにより、ライト系回路からリード系回路に
対する割り込み制御により、バスの切り替え待ちを除
き、ほぼ連続したリードとライトの内部動作が矛盾無く
行える為、読み出しと書き込みが交互に行われる場合の
実効的スループットが飛躍的に向上させることができ
る。このような書き込みデータ入力の優先処理は、微視
的に見れば書き込み動作の直前の読み出し動作のデータ
出力待ち時間の増大につながるが、スループットを問題
にするアプリケーションの場合においては、データバス
にＦＩＦＯメモリ等のバッファを備えている場合がほと
んどで、微視的な出力待ち時間の増大がシステム全体の
性能に与える影響は小さいと考えられる。
【００８１】特に制限されないが、この実施例では、リ
ードコマンドに対して、ライトコマンドの入力を半クロ
ック遅れて入力を可能とするように示されているが、ラ
イトコマンドもリードコマンドと同様にクロックＣＬＫ
の立ち上がりで入力するものであってもよい。これに対
応して、クロックＣＬＫの立ち上がりと立ち下がりで３
２ビットずつデータを入力するものであってもよい。
ードコマンドに対して、ライトコマンドの入力を半クロ
ック遅れて入力を可能とするように示されているが、ラ
イトコマンドもリードコマンドと同様にクロックＣＬＫ
の立ち上がりで入力するものであってもよい。これに対
応して、クロックＣＬＫの立ち上がりと立ち下がりで３
２ビットずつデータを入力するものであってもよい。
【００８２】図８には、この発明に係る半導体記憶装置
の動作の他の一例を説明するためのタイミング図が示さ
れている。同図においては、前記図４の実施例に示され
たバースト動作が利用される。バースト動作では、１つ
のコマンドにより１つのメモリバンクにおいて前記双方
向バスのビット幅に対応したワード長のデータ入力及び
データ出力の連続動作が可能とされる。
の動作の他の一例を説明するためのタイミング図が示さ
れている。同図においては、前記図４の実施例に示され
たバースト動作が利用される。バースト動作では、１つ
のコマンドにより１つのメモリバンクにおいて前記双方
向バスのビット幅に対応したワード長のデータ入力及び
データ出力の連続動作が可能とされる。
【００８３】この実施例では、１つのコマンド１により
バースト長８を指定して、８クロック後に双方向バスか
ら８個のデータを連続して出力させる。このような連続
読み出しのための列アドレスは、前記バーストカウンタ
により発生させられる。この実施例では、上記コマンド
１に対応したバーストリード中にライト動作を指示する
コマンド２の入力が許可される。例えば、コマンド１に
より、双方向データバスに対して３ワード長のデータが
出力されるクロック信号ＣＬＫ、つまり最初の読み出し
データが出力されてから１ＣＬＫ遅れたクロックに同期
してコマンド２が入力されると、それより２ＣＬＫ遅れ
て双方向データバスから書き込みデータの入力が行われ
る。
バースト長８を指定して、８クロック後に双方向バスか
ら８個のデータを連続して出力させる。このような連続
読み出しのための列アドレスは、前記バーストカウンタ
により発生させられる。この実施例では、上記コマンド
１に対応したバーストリード中にライト動作を指示する
コマンド２の入力が許可される。例えば、コマンド１に
より、双方向データバスに対して３ワード長のデータが
出力されるクロック信号ＣＬＫ、つまり最初の読み出し
データが出力されてから１ＣＬＫ遅れたクロックに同期
してコマンド２が入力されると、それより２ＣＬＫ遅れ
て双方向データバスから書き込みデータの入力が行われ
る。
【００８４】上記２ＣＬＫの期間を利用して、既にデー
タ出力シフタに伝えられている３番目と４番目のデータ
出力を行うとともに、バーストカウンタに保持された列
アドレスがアドレス退避レジスタに退避され、上記４番
目のデータを出力させた後に出力バッファを出力ハイイ
ンピーダンスとして、上記２ＣＬＫ遅れて入力される書
き込みデータの伝送を可能にするものである。中断され
読み出しデータは、前記センスアンプに保持される。上
記コマンド２によりバースト長が８なら２ワードずつが
プリロードされ、２ワード単位での書き込みが４回連続
して行われる。
タ出力シフタに伝えられている３番目と４番目のデータ
出力を行うとともに、バーストカウンタに保持された列
アドレスがアドレス退避レジスタに退避され、上記４番
目のデータを出力させた後に出力バッファを出力ハイイ
ンピーダンスとして、上記２ＣＬＫ遅れて入力される書
き込みデータの伝送を可能にするものである。中断され
読み出しデータは、前記センスアンプに保持される。上
記コマンド２によりバースト長が８なら２ワードずつが
プリロードされ、２ワード単位での書き込みが４回連続
して行われる。
【００８５】この書き込み動作の終了の後に前記同様に
設定されている時間Δｔ２の経過の後に、中断された読
み出しデータが出力される。つまり、上記コマンド２に
対応した内部動作２が終了した後に、前記アドレス退避
レジスタに退避された列アドレスがバーストカウンタに
セットされて、センスアンプに保持されていた読み出し
データを出力させる。
設定されている時間Δｔ２の経過の後に、中断された読
み出しデータが出力される。つまり、上記コマンド２に
対応した内部動作２が終了した後に、前記アドレス退避
レジスタに退避された列アドレスがバーストカウンタに
セットされて、センスアンプに保持されていた読み出し
データを出力させる。
【００８６】上記のコマンド２に対応した内部動作２を
考慮し、かつ、上記中断された読み出し動作の最後のデ
ータ出力に影響を与えないという条件で、コマンド３の
入力が許可され、それに対応した内部動作３が実効され
て、引き続きバーストリード動作が実効される。上記コ
マンド３の入力から双方向データバスに読み出しデータ
が出力されるまでには、前記のような８クロックのレイ
テンシイが設定されるものである。この内部動作の終了
タイミングの直後にコマンド４を入力しバース長４を指
定してライト動作を指示すると、それより２ＣＬＫの期
間に前記内部動作３により読み出し準備が行われた２ワ
ード分のデータが出力され、中断された読み出しデータ
に対応した列アドレスがアドレス退避レジスタに退避さ
れ、出力バッファが出力ハイインピーダンスとなり、双
方向データバスが開放されて４ワード分の書き込みデー
タが入力される。
考慮し、かつ、上記中断された読み出し動作の最後のデ
ータ出力に影響を与えないという条件で、コマンド３の
入力が許可され、それに対応した内部動作３が実効され
て、引き続きバーストリード動作が実効される。上記コ
マンド３の入力から双方向データバスに読み出しデータ
が出力されるまでには、前記のような８クロックのレイ
テンシイが設定されるものである。この内部動作の終了
タイミングの直後にコマンド４を入力しバース長４を指
定してライト動作を指示すると、それより２ＣＬＫの期
間に前記内部動作３により読み出し準備が行われた２ワ
ード分のデータが出力され、中断された読み出しデータ
に対応した列アドレスがアドレス退避レジスタに退避さ
れ、出力バッファが出力ハイインピーダンスとなり、双
方向データバスが開放されて４ワード分の書き込みデー
タが入力される。
【００８７】この実施例においては、ＤＤＲモードでの
データ入出力を行うようにした場合、書き込みデータと
読み出しデータとが１６クロック期間に１６ワード分を
入出力させることができ、１ワード／１クロックのよう
な高速なデータ入出力動作を実現することができるもの
となる。このように、１つのメモリバンクに対して読み
出しと書き込み動作を交互に繰り返すようなメモリアク
セスにおいても、本願発明の適用によって高速なデータ
入出力が可能となるものである。
データ入出力を行うようにした場合、書き込みデータと
読み出しデータとが１６クロック期間に１６ワード分を
入出力させることができ、１ワード／１クロックのよう
な高速なデータ入出力動作を実現することができるもの
となる。このように、１つのメモリバンクに対して読み
出しと書き込み動作を交互に繰り返すようなメモリアク
セスにおいても、本願発明の適用によって高速なデータ
入出力が可能となるものである。
【００８８】図９には、この発明に係る半導体記憶装置
の一実施例の画素マッピング図が示されている。前記の
ように８個の独立してアクセス可能なメモリバンク０な
いし７を用い、ＣＲＴ表示装置のラスタ方向に対して、
同一バンクを４画素ずつ割り当て、ラスタと直角な方向
に対して４画素毎の繰り返しで、各画素毎に異なるバン
クを割り当てている。また、このメモリでは、１回のア
クセスに必要な時間が１クロックであり、同一バンクを
続けてアクセスする場合の待ち時間、言い換えればｔＲ
Ｃは４クロックであり、さらに請求項２２で特定された
ような連続的なバンクアクセスに対する高速化機能を備
えている。
の一実施例の画素マッピング図が示されている。前記の
ように８個の独立してアクセス可能なメモリバンク０な
いし７を用い、ＣＲＴ表示装置のラスタ方向に対して、
同一バンクを４画素ずつ割り当て、ラスタと直角な方向
に対して４画素毎の繰り返しで、各画素毎に異なるバン
クを割り当てている。また、このメモリでは、１回のア
クセスに必要な時間が１クロックであり、同一バンクを
続けてアクセスする場合の待ち時間、言い換えればｔＲ
Ｃは４クロックであり、さらに請求項２２で特定された
ような連続的なバンクアクセスに対する高速化機能を備
えている。
【００８９】つまり、それぞれバンクを構成して独立に
動作可能にされた複数のメモリマットと、第１の読み出
し命令もしくは書き込み命令に従う動作の後に、上記書
き込み命令もしくは読み出し命令で指定されたバンク中
の読み出しもしくは書き込みが実行されたメモリマット
中のワードラインを立ち下げ、センスアンプ群をプリチ
ャージする一連の動作を自動的に行う機構とを備え、上
記読み出しもしくは書き込み命令の直後に同―のバンク
に対して第２の読み出し又は書き込み命令が発せられた
場合、上記自動的に行われるワードラインの立ち上げか
ら始まる一連の動作を、上記直後に発行された第２の読
み出し又は書き込み命令の終了まで延長する機構を持つ
ようにされる。
動作可能にされた複数のメモリマットと、第１の読み出
し命令もしくは書き込み命令に従う動作の後に、上記書
き込み命令もしくは読み出し命令で指定されたバンク中
の読み出しもしくは書き込みが実行されたメモリマット
中のワードラインを立ち下げ、センスアンプ群をプリチ
ャージする一連の動作を自動的に行う機構とを備え、上
記読み出しもしくは書き込み命令の直後に同―のバンク
に対して第２の読み出し又は書き込み命令が発せられた
場合、上記自動的に行われるワードラインの立ち上げか
ら始まる一連の動作を、上記直後に発行された第２の読
み出し又は書き込み命令の終了まで延長する機構を持つ
ようにされる。
【００９０】また、第１の読み出しコマンドの直後に第
２の読み出しコマンドが同一のバンクに対して発行され
た場合、第２のコマンドのマット指定・ワード線指定に
かかるアドレスを無視し、第１の読み出しコマンドで活
性化されたセンスアンプ群から第２のコマンドのカラム
アドレス部で指定されたアドレスのデータを出力し、第
１の書き込みコマンドの直後に第２の書き込みコマンド
が同一のバンクに対して発行された場合、第２のコマン
ドのマット指定・ワード線指定にかかるアドレスを無視
し、第１の書き込みコマンドで活性化されたセンスアン
プ群から第２のコマンドのカラムアドレス部で指定され
たアドレスへ入力されたデータを書き込み可能なコマン
ド制御機構を持つようにされる。
２の読み出しコマンドが同一のバンクに対して発行され
た場合、第２のコマンドのマット指定・ワード線指定に
かかるアドレスを無視し、第１の読み出しコマンドで活
性化されたセンスアンプ群から第２のコマンドのカラム
アドレス部で指定されたアドレスのデータを出力し、第
１の書き込みコマンドの直後に第２の書き込みコマンド
が同一のバンクに対して発行された場合、第２のコマン
ドのマット指定・ワード線指定にかかるアドレスを無視
し、第１の書き込みコマンドで活性化されたセンスアン
プ群から第２のコマンドのカラムアドレス部で指定され
たアドレスへ入力されたデータを書き込み可能なコマン
ド制御機構を持つようにされる。
【００９１】画像処理用のメモリにおいて、図９の実施
例のようなマッピングを適用すれば、グラフィックの最
も基本的な描画動作である１画素幅の線分１本の描画に
対して、どのような角度であってもメモリ動作の待ち合
わせを起こさない連続的な動作が可能となる。
例のようなマッピングを適用すれば、グラフィックの最
も基本的な描画動作である１画素幅の線分１本の描画に
対して、どのような角度であってもメモリ動作の待ち合
わせを起こさない連続的な動作が可能となる。
【００９２】例えば、垂直線の描画に対しては、同一バ
ンクが現れるのは４画素、言い換えるば４クロック後で
ある。これはｔＲＣと等しいので例えばバンク０に最初
にアクセスされてから次にアクセスされる迄には、バン
ク０はアクセス可能な状態となっている。
ンクが現れるのは４画素、言い換えるば４クロック後で
ある。これはｔＲＣと等しいので例えばバンク０に最初
にアクセスされてから次にアクセスされる迄には、バン
ク０はアクセス可能な状態となっている。
【００９３】例えば、水平線の描画に対しては、同一バ
ンクが４画素連続するが、同一バンクの連続するアドレ
スのアクセスには、前記請求項２２に特定されたような
高速化機構が有効なので、各画素は１クロックでアクセ
ス可能である。また、水平方向には同一バンクが４画素
ずつ配置されているので、水平方向には長い線分を描画
した場合に同一バンクが再びアクセスされるのは４画
素、言い換えれば４クロック後である。これはｔＲＣと
等しいので例えばバンク０が最初にアクセスされてから
次にアクセスされる迄には、０バンクはアクセス可能な
状態となっている。
ンクが４画素連続するが、同一バンクの連続するアドレ
スのアクセスには、前記請求項２２に特定されたような
高速化機構が有効なので、各画素は１クロックでアクセ
ス可能である。また、水平方向には同一バンクが４画素
ずつ配置されているので、水平方向には長い線分を描画
した場合に同一バンクが再びアクセスされるのは４画
素、言い換えれば４クロック後である。これはｔＲＣと
等しいので例えばバンク０が最初にアクセスされてから
次にアクセスされる迄には、０バンクはアクセス可能な
状態となっている。
【００９４】例えば、任意の斜めの線分に関しては、上
記２つの場合の混合と考えられる。したがって、全ての
方向の描画において、前記の請求項２２に特定されたよ
うな高速化機能を使用する場合を除いて、同一バンクの
アクセスはｔＣＲ以上の間隔が保証できる。
記２つの場合の混合と考えられる。したがって、全ての
方向の描画において、前記の請求項２２に特定されたよ
うな高速化機能を使用する場合を除いて、同一バンクの
アクセスはｔＣＲ以上の間隔が保証できる。
【００９５】この発明に係る半導体記憶装置において
は、内部をプリフェッチ・プリロードのワード（前記の
例では３２ビット）の数倍の長ビット長（前記の例では
６４ビット）を持つ大きなビット単位で構成するかわり
に、外部バスのビット長と同じか、プリロード・プリフ
ェッチのワード倍数未満の比較的小さな記憶回路ブロッ
クを複数個使用し同時に駆動する構成をとり、それら記
憶回路ブロックに与えるアドレスを下位３ビットとアク
セスモードにより必要に応じてインクリメントする回路
を備える。
は、内部をプリフェッチ・プリロードのワード（前記の
例では３２ビット）の数倍の長ビット長（前記の例では
６４ビット）を持つ大きなビット単位で構成するかわり
に、外部バスのビット長と同じか、プリロード・プリフ
ェッチのワード倍数未満の比較的小さな記憶回路ブロッ
クを複数個使用し同時に駆動する構成をとり、それら記
憶回路ブロックに与えるアドレスを下位３ビットとアク
セスモードにより必要に応じてインクリメントする回路
を備える。
【００９６】例えば＋２ずつ増加したアドレスを連続し
てアクセスする機能は、各記憶回路ブロックへのアドレ
スの割り付けを図１０に示すよう、同一の記憶回路ブロ
ック（前記図５のサブブロック）内の隣り合うアドレス
で奇数と偶数が交互に配置されるようにマップされる。
例えば、サブブロック０では、００、０９、１６、２５
のようなアドレス割り付けが行われ、サブブロック１で
は、０１、０８、１７、２４のようなアドレス割り付け
が行われる。
てアクセスする機能は、各記憶回路ブロックへのアドレ
スの割り付けを図１０に示すよう、同一の記憶回路ブロ
ック（前記図５のサブブロック）内の隣り合うアドレス
で奇数と偶数が交互に配置されるようにマップされる。
例えば、サブブロック０では、００、０９、１６、２５
のようなアドレス割り付けが行われ、サブブロック１で
は、０１、０８、１７、２４のようなアドレス割り付け
が行われる。
【００９７】注目すべきは、８個のサブブロック０〜７
の対応するアドレス割り付けが、第１行目が００〜０
７、第２行目が０８〜１５、第３行目が１６〜２３、第
４行目が２５〜３１のようになっており、第２及び第４
行目のアドレス０８〜１５と２５〜３１が第１行目や第
３行目のように各サブブロック０〜７の順序に対応して
順序よく並ぶのではなく、上記の規則に従って隣接する
サブブロック間でアドレスの入れ換えが行われるもので
ある。このことは、後述する画像処理における高速で効
率的なデータの入出力を行う上で有効な効果を発揮す
る。
の対応するアドレス割り付けが、第１行目が００〜０
７、第２行目が０８〜１５、第３行目が１６〜２３、第
４行目が２５〜３１のようになっており、第２及び第４
行目のアドレス０８〜１５と２５〜３１が第１行目や第
３行目のように各サブブロック０〜７の順序に対応して
順序よく並ぶのではなく、上記の規則に従って隣接する
サブブロック間でアドレスの入れ換えが行われるもので
ある。このことは、後述する画像処理における高速で効
率的なデータの入出力を行う上で有効な効果を発揮す
る。
【００９８】上記のようなサブブロックのアドレス割り
付けと、飛び飛びのアドレスを指定をレジスタにより設
定することの組み合わせにより、前記のような奇数及び
具数数バイトのデータを、奇数−偶数の順序又はその逆
に偶数−奇数の順序あるいは奇数のみあるいは偶数のみ
の連続アクセスの他に、種々の組み合わせを採るように
することができる。
付けと、飛び飛びのアドレスを指定をレジスタにより設
定することの組み合わせにより、前記のような奇数及び
具数数バイトのデータを、奇数−偶数の順序又はその逆
に偶数−奇数の順序あるいは奇数のみあるいは偶数のみ
の連続アクセスの他に、種々の組み合わせを採るように
することができる。
【００９９】図１１には、この発明に係る半導体記憶装
置における１つのメモリバンクに対応した記憶回路ブロ
ック部の一実施例の構成図が示されている。記憶回路ブ
ロック部は、８個の８ビット単位でメモリアクセスされ
る前記図５に示したような記憶回路ブロック、すなわち
サブブロック０ないし７よりなっている。各サブブロッ
ク０〜７に供給されるアドレスは、下位３ビットを除く
外部アドレス、下位３ビットを除く外部アドレス＋１、
下位３ビットを除く外部アドレス＋２の３つのうちか
ら、下位３ビットのアドレスとアクセスモードフラグに
より選択される。上記下位３ビットのアドレスは、前記
図１０に示したように００〜０７等のように８個のサブ
ブロックを指定するアドレスであり、１バイト（８ビッ
ト）のデータに割り当てられるアドレスである。
置における１つのメモリバンクに対応した記憶回路ブロ
ック部の一実施例の構成図が示されている。記憶回路ブ
ロック部は、８個の８ビット単位でメモリアクセスされ
る前記図５に示したような記憶回路ブロック、すなわち
サブブロック０ないし７よりなっている。各サブブロッ
ク０〜７に供給されるアドレスは、下位３ビットを除く
外部アドレス、下位３ビットを除く外部アドレス＋１、
下位３ビットを除く外部アドレス＋２の３つのうちか
ら、下位３ビットのアドレスとアクセスモードフラグに
より選択される。上記下位３ビットのアドレスは、前記
図１０に示したように００〜０７等のように８個のサブ
ブロックを指定するアドレスであり、１バイト（８ビッ
ト）のデータに割り当てられるアドレスである。
【０１００】上記サブブロック０〜７から出力されるデ
ータは、下位３ビットのアドレスの値及びアクセスモー
ドで６４ビットバスに対するワードアドレスの下位／上
位の配置が変化する為、ワード順序補正マルチプレクサ
が設けられる。このワード順序補正マルチプレクサは、
６４ビット内のワードアドレスの順序を補正している。
上記ワード順序補正マルチプレクサは、この実施例に於
いては独立した回路となっているが、前記図３又は図４
のシリアル・パラレル、パラレル・シリアル変換回路の
一部として構成しても良い。
ータは、下位３ビットのアドレスの値及びアクセスモー
ドで６４ビットバスに対するワードアドレスの下位／上
位の配置が変化する為、ワード順序補正マルチプレクサ
が設けられる。このワード順序補正マルチプレクサは、
６４ビット内のワードアドレスの順序を補正している。
上記ワード順序補正マルチプレクサは、この実施例に於
いては独立した回路となっているが、前記図３又は図４
のシリアル・パラレル、パラレル・シリアル変換回路の
一部として構成しても良い。
【０１０１】図１０は、前記のようにサブブロックの各
データに割り当てられたアドレスマッピング図である。
この実施例でのアドレッシングモードは、連続したアド
レスと開始アドレスから＋２ずつ増加した、いわゆる奇
数及び偶数のアクセスの２種類とされる。この場合、各
サブブロック０〜７には同一のサブブロック内の隣り合
うアドレスで奇数と偶数が交互に配置されるようにマッ
プされる。この実施例では、各記憶回路ブロックは４ワ
ードずつを記憶するようになっているが、もちろん任意
の数の記憶が可能である。
データに割り当てられたアドレスマッピング図である。
この実施例でのアドレッシングモードは、連続したアド
レスと開始アドレスから＋２ずつ増加した、いわゆる奇
数及び偶数のアクセスの２種類とされる。この場合、各
サブブロック０〜７には同一のサブブロック内の隣り合
うアドレスで奇数と偶数が交互に配置されるようにマッ
プされる。この実施例では、各記憶回路ブロックは４ワ
ードずつを記憶するようになっているが、もちろん任意
の数の記憶が可能である。
【０１０２】連続アクセスモードで開始アドレス０２と
した場合、図１１の選択回路ｆにより、サブブロック２
〜７には下位３ビットを除く外部アドレスがそのまま入
力され、記憶ブロック０〜１には＋１が入力される。ま
たワード順序補正マルチプレクサは出力がサブブロック
２〜７、１、０の順になるように切り替えられる。これ
により、図１０のアドレスマッピング図に従えば、サブ
ブロック２から７において、０２〜０７の６バイトのデ
ータが出力され、サブブロック０と１は、アドレスが＋
１にされており、０９と０８とが選択され、上記ワード
順序補正マルチプレクサによりサブブロック２〜７、
１、０の順になるので、データは０２〜０９のような８
バイト（６４ビット）が選ばれて、データ出力シフタに
より０２〜０５と０６〜０９とがＤＤＲモードでシリア
ルに出力される。
した場合、図１１の選択回路ｆにより、サブブロック２
〜７には下位３ビットを除く外部アドレスがそのまま入
力され、記憶ブロック０〜１には＋１が入力される。ま
たワード順序補正マルチプレクサは出力がサブブロック
２〜７、１、０の順になるように切り替えられる。これ
により、図１０のアドレスマッピング図に従えば、サブ
ブロック２から７において、０２〜０７の６バイトのデ
ータが出力され、サブブロック０と１は、アドレスが＋
１にされており、０９と０８とが選択され、上記ワード
順序補正マルチプレクサによりサブブロック２〜７、
１、０の順になるので、データは０２〜０９のような８
バイト（６４ビット）が選ばれて、データ出力シフタに
より０２〜０５と０６〜０９とがＤＤＲモードでシリア
ルに出力される。
【０１０３】この実施例では、前記のように６４ビット
の単位でプリフェッチを行うにも関わらず、従来のよう
に上記バイト単位にアドレスを付したときのように０、
８、１６、２４というように同時にアクセスされるワー
ド（バイト）数で割り切れる位置に固定的に限られるの
ではなく、任意のバイト単位に割り付けられたアドレス
から連続した８アドレスというように読み出すこと、あ
るいは書き込むことが可能とされる。
の単位でプリフェッチを行うにも関わらず、従来のよう
に上記バイト単位にアドレスを付したときのように０、
８、１６、２４というように同時にアクセスされるワー
ド（バイト）数で割り切れる位置に固定的に限られるの
ではなく、任意のバイト単位に割り付けられたアドレス
から連続した８アドレスというように読み出すこと、あ
るいは書き込むことが可能とされる。
【０１０４】＋１アクセスモードで開始アドレス０５と
した場合、図１１の選択回路ｆにより、サブブロック
５、７には下位３ビットを除く外部アドレスがそのまま
入力され、サブブロック０、２、４、６には＋１が、
１、３には＋２が入力される。またワード順序補正マル
チプレクサは出力がサブブロック５、７、０、２、４、
６、１、３からの出力データを順になるように切り替え
られる。つまり、サブブロック５と７から０５と０７が
出力され、サブブロック０、２、４、６からは０９、１
１、１３、１５が出力され、サブブロック１、３からは
１７と１９が出力される。これを上記のようにワード順
序補正マルチプレクサによる並べ替えにより、０５、０
７、０９、１１、１３、１５、１７、１９のデータが出
力される。このようにして、任意の開始アドレスから連
続した、またはひとつおきのアドレスの８ワードが６４
ビットのデータバスに出力又はデータバスから入力され
る。
した場合、図１１の選択回路ｆにより、サブブロック
５、７には下位３ビットを除く外部アドレスがそのまま
入力され、サブブロック０、２、４、６には＋１が、
１、３には＋２が入力される。またワード順序補正マル
チプレクサは出力がサブブロック５、７、０、２、４、
６、１、３からの出力データを順になるように切り替え
られる。つまり、サブブロック５と７から０５と０７が
出力され、サブブロック０、２、４、６からは０９、１
１、１３、１５が出力され、サブブロック１、３からは
１７と１９が出力される。これを上記のようにワード順
序補正マルチプレクサによる並べ替えにより、０５、０
７、０９、１１、１３、１５、１７、１９のデータが出
力される。このようにして、任意の開始アドレスから連
続した、またはひとつおきのアドレスの８ワードが６４
ビットのデータバスに出力又はデータバスから入力され
る。
【０１０５】上記のような各データに割り当てられたア
ドレスマッピング図は、Ｚバッファ法３Ｄグラフィック
システムに好適なものとなる。つまり、偶数アドレス０
０、０２、０４、０４のような４バイトに対してＲ、
Ｇ、Ｂの画像データを割り得て、０１、０３、０５の３
バイトに対して奥行き座標Ｚを割り当て、０７の１バイ
トには画素の透明度αを割り当てるようにして、画像デ
ータとＺデータを交互のアドレスに記憶させる。なお、
００のバイトにＲ、０２のバイトにＧ、０４のバイトに
Ｂのカラー画素を割り当てたときには、０６のバイトは
空き（必要なら輝度情報Ｙ）とされる。
ドレスマッピング図は、Ｚバッファ法３Ｄグラフィック
システムに好適なものとなる。つまり、偶数アドレス０
０、０２、０４、０４のような４バイトに対してＲ、
Ｇ、Ｂの画像データを割り得て、０１、０３、０５の３
バイトに対して奥行き座標Ｚを割り当て、０７の１バイ
トには画素の透明度αを割り当てるようにして、画像デ
ータとＺデータを交互のアドレスに記憶させる。なお、
００のバイトにＲ、０２のバイトにＧ、０４のバイトに
Ｂのカラー画素を割り当てたときには、０６のバイトは
空き（必要なら輝度情報Ｙ）とされる。
【０１０６】このようなアドレスマッピングを実施した
場合、従来のようなメモリ回路では連続したデータしか
アクセス出来ない為、Ｚバッファのデータを必要としな
いスクリーンリフレッシュのアクセスにおいても、無駄
なＺバッファのデータをアクセスしてしまい、実効的な
転送効率が５０％にも低下してしまう。これは高速処理
が必要な３Ｄグラフィックシステムでは致命的である。
この実施例では、＋１アクセスモードを実施することに
より、画像データのみあるいはＺαデータのみを任意の
アドレスから連続して入出力させることができる。これ
により、上記画像バッファの初期化に関しても、「最も
遠くを表すＺ値」及び「背景色」がシステムにより異な
る場合でも高速に処理を行うようにすることができる。
場合、従来のようなメモリ回路では連続したデータしか
アクセス出来ない為、Ｚバッファのデータを必要としな
いスクリーンリフレッシュのアクセスにおいても、無駄
なＺバッファのデータをアクセスしてしまい、実効的な
転送効率が５０％にも低下してしまう。これは高速処理
が必要な３Ｄグラフィックシステムでは致命的である。
この実施例では、＋１アクセスモードを実施することに
より、画像データのみあるいはＺαデータのみを任意の
アドレスから連続して入出力させることができる。これ
により、上記画像バッファの初期化に関しても、「最も
遠くを表すＺ値」及び「背景色」がシステムにより異な
る場合でも高速に処理を行うようにすることができる。
【０１０７】後述するように、この実施例の半導体記憶
装置を４個並列接続して１２８ビットのデータバスによ
りシステムを構成した場合には、１回のアクセスにより
１２８ビットのデータの入出力が可能となる。この構成
では、表示画面上に横（ラスタ方向）に２個、縦に３個
並ぶような４ピクセル／ポリゴンのような高精細のグラ
フィクの処理において、上記横方向に２個の画素分の画
像データ及びＺαを１回のアクセスで入出力することが
できるから高速グラフラフィック処理に好適なものとな
る。そして、＋１アクセスモード、つまりはスキップア
クセスモードにより、Ｚαを除いた４画素分のデータを
１回に出力させることができる。
装置を４個並列接続して１２８ビットのデータバスによ
りシステムを構成した場合には、１回のアクセスにより
１２８ビットのデータの入出力が可能となる。この構成
では、表示画面上に横（ラスタ方向）に２個、縦に３個
並ぶような４ピクセル／ポリゴンのような高精細のグラ
フィクの処理において、上記横方向に２個の画素分の画
像データ及びＺαを１回のアクセスで入出力することが
できるから高速グラフラフィック処理に好適なものとな
る。そして、＋１アクセスモード、つまりはスキップア
クセスモードにより、Ｚαを除いた４画素分のデータを
１回に出力させることができる。
【０１０８】図１２には、この発明に係る半導体記憶装
置の一実施例のコマンドの構成図が示されている。制御
端子は、前記のように１２本が割り当てられる。かかる
制御端子に対して、クロックのエッジに同期して２組の
制御信号が入力されるという、いわゆるパケット構成が
採用される。つまり、クロックＣＬＫの立ち上がり又は
立ち下がりのいずれか一方又は両方に同期して入力され
た第１信号（第１種信号）Ｗ０と、かかる第１信号Ｗ０
に引き続いて次のクロックの立ち下がり又は立ち上が
り、両方の場合には半周期遅れたエッジに同期して第２
信号（第２種信号）Ｗ１が入力される。かかる２つの信
号Ｗ０とＷ１によりメモリ動作を指定する１つのコマン
ドが構成されるという階層構造とされる。
置の一実施例のコマンドの構成図が示されている。制御
端子は、前記のように１２本が割り当てられる。かかる
制御端子に対して、クロックのエッジに同期して２組の
制御信号が入力されるという、いわゆるパケット構成が
採用される。つまり、クロックＣＬＫの立ち上がり又は
立ち下がりのいずれか一方又は両方に同期して入力され
た第１信号（第１種信号）Ｗ０と、かかる第１信号Ｗ０
に引き続いて次のクロックの立ち下がり又は立ち上が
り、両方の場合には半周期遅れたエッジに同期して第２
信号（第２種信号）Ｗ１が入力される。かかる２つの信
号Ｗ０とＷ１によりメモリ動作を指定する１つのコマン
ドが構成されるという階層構造とされる。
【０１０９】このような階層構造を採ることの利点は、
高速なメモリ動作、あるいは一連のメモリ動作での早い
段階での信号を必要とするものと、低速なメモリ動作あ
るいは上記メモリ動作での遅い段階でもよい信号とを区
別することにより、それぞれの動作に見合った合理的な
信号入力を可能とするものである。この構成は、上記２
つの信号の組み合わせにより、多様な制御動作を指示を
１回でしかも少ない外部端子により入力させることがで
きる。
高速なメモリ動作、あるいは一連のメモリ動作での早い
段階での信号を必要とするものと、低速なメモリ動作あ
るいは上記メモリ動作での遅い段階でもよい信号とを区
別することにより、それぞれの動作に見合った合理的な
信号入力を可能とするものである。この構成は、上記２
つの信号の組み合わせにより、多様な制御動作を指示を
１回でしかも少ない外部端子により入力させることがで
きる。
【０１１０】上記最初に入力される第１信号（又は第１
種信号）Ｗ０は、ビット０から２の３ビットを用いて８
通りのコマンド（Ｃommand) が割り当てられる。これら
のコマンドは、図示の通りあり、それぞれの動作を次に
説明する。 （１）ＮＯＰは、ノーオペレーションであり、なにも動
作を行わない。 （２）ＷＲＩＴＥは、ライトモードであり、レイテンシ
ィは２、バースト長２（プリロード）の書き込み動作で
あり、次のリードモードに優先する。そして、直後に同
一バンクに対してアクセスが続くと、オートプリチャー
ジが中断される。
種信号）Ｗ０は、ビット０から２の３ビットを用いて８
通りのコマンド（Ｃommand) が割り当てられる。これら
のコマンドは、図示の通りあり、それぞれの動作を次に
説明する。 （１）ＮＯＰは、ノーオペレーションであり、なにも動
作を行わない。 （２）ＷＲＩＴＥは、ライトモードであり、レイテンシ
ィは２、バースト長２（プリロード）の書き込み動作で
あり、次のリードモードに優先する。そして、直後に同
一バンクに対してアクセスが続くと、オートプリチャー
ジが中断される。
【０１１１】（３）ＲＥＡＤは、リードモードであり、
レイテンシィは８、バースト長２（プリフェッチ）の読
み出し動作であり、上記ライトモードと衝突すると出力
動作が中断され、ライト動作の終了の後に未出力データ
が自動的に出力される。同一バンクに対してアクセスが
続くと、上記ライトモードと同様にオートプリチャージ
が中断される。
レイテンシィは８、バースト長２（プリフェッチ）の読
み出し動作であり、上記ライトモードと衝突すると出力
動作が中断され、ライト動作の終了の後に未出力データ
が自動的に出力される。同一バンクに対してアクセスが
続くと、上記ライトモードと同様にオートプリチャージ
が中断される。
【０１１２】（４）Ｓkip ＲＥＡＤは、スキップリード
モードであり、前記奇数バイト又は偶数バイトの読み出
しのように１つ置きの読み出し動作であり、奇数か偶数
かはアドレスの最下位ビットで決定される。それ故、こ
の実施例の半導体記憶装置では、前記３２ビット（４バ
イト）単位でのデータの入出力を行うのにも関わらず、
各バイトを指定する下位３ビットのアドレスも入力され
る。
モードであり、前記奇数バイト又は偶数バイトの読み出
しのように１つ置きの読み出し動作であり、奇数か偶数
かはアドレスの最下位ビットで決定される。それ故、こ
の実施例の半導体記憶装置では、前記３２ビット（４バ
イト）単位でのデータの入出力を行うのにも関わらず、
各バイトを指定する下位３ビットのアドレスも入力され
る。
【０１１３】（５）ＣＬＡＲ−Ｂは、クリア動作を実行
するものであり、次のＣＬＡＲ−Ｂ発行のタイミングが
前記ＮＯＰならクリアシーケンスを終了する。 （６）ＣＬＡＲ−Ａは、クリアデータをロードした後に
クリア動作を実行する。その他は、上記ＣＬＡＲ−Ｂと
同様である。
するものであり、次のＣＬＡＲ−Ｂ発行のタイミングが
前記ＮＯＰならクリアシーケンスを終了する。 （６）ＣＬＡＲ−Ａは、クリアデータをロードした後に
クリア動作を実行する。その他は、上記ＣＬＡＲ−Ｂと
同様である。
【０１１４】（７）ＲＥＦＲＥＳＨは、オートリフレッ
シュを起動するものであり、バンクを指定するモードと
バンクを指定しないモードとがあり、ロウアドレスの最
上位ビットにより切り換える。 （８）ＣＯＮＴＲＯＬは、コントロールモードであり、
第１信号Ｗ０の他の信号と組み合わせてセルフリフレ
ッシュの起動を行う（例えば、かかるセルフリフレッシ
ュの終了はチップセレクトＣＳのハイレベル／ロウレベ
ルにより行う）。ＤＬＬのオン／オフ制御、ＤＬＬ
のリセット、テストモードの起動、リセット（電源
投入状態に戻る）が設けられる。上記のテストモード
は、第２信号Ｗ１の１２ビットを用いて種々のテストモ
ードが指定される。
シュを起動するものであり、バンクを指定するモードと
バンクを指定しないモードとがあり、ロウアドレスの最
上位ビットにより切り換える。 （８）ＣＯＮＴＲＯＬは、コントロールモードであり、
第１信号Ｗ０の他の信号と組み合わせてセルフリフレ
ッシュの起動を行う（例えば、かかるセルフリフレッシ
ュの終了はチップセレクトＣＳのハイレベル／ロウレベ
ルにより行う）。ＤＬＬのオン／オフ制御、ＤＬＬ
のリセット、テストモードの起動、リセット（電源
投入状態に戻る）が設けられる。上記のテストモード
は、第２信号Ｗ１の１２ビットを用いて種々のテストモ
ードが指定される。
【０１１５】上記（１）〜（７）が高速動作のコマンド
とされ、いずれか１が指定されたときには、第１信号Ｗ
０のビット３から５までの３ビットがバンク指定用に用
いられ、残り６ビットと、次の信号Ｗ１の１２ビットと
がアドレス信号として用いられる。この場合、早いタイ
ミングで入力される第１信号Ｗ０には、メインワード線
等を選択するために必要な上位アドレスが入力され、１
つのメインワード線に割り当てられた複数のサブワード
線等を選択するためのアドレス等のように遅いタイミン
グでもよいものは、第２信号Ｗ１に割り当てられ、カラ
ム系のアドレスは、この第２信号Ｗ１に全て割り当てら
れる。
とされ、いずれか１が指定されたときには、第１信号Ｗ
０のビット３から５までの３ビットがバンク指定用に用
いられ、残り６ビットと、次の信号Ｗ１の１２ビットと
がアドレス信号として用いられる。この場合、早いタイ
ミングで入力される第１信号Ｗ０には、メインワード線
等を選択するために必要な上位アドレスが入力され、１
つのメインワード線に割り当てられた複数のサブワード
線等を選択するためのアドレス等のように遅いタイミン
グでもよいものは、第２信号Ｗ１に割り当てられ、カラ
ム系のアドレスは、この第２信号Ｗ１に全て割り当てら
れる。
【０１１６】図１３には、この発明に係る半導体記憶装
置に設けられるコマンドデコーダの一実施例のブロック
図が示されている。前記３ビットからなるコマンドＣＭ
Ｄは、第１段目のコマンドデコーダに取り込まれて、前
記（８）ＣＯＮＴＲＯＬを除いた（１）〜（７）の７種
の高速動作コマンドの解読を行う。上記コマンドデコー
ダから出力された残り１つのデコード信号（８）ＣＯＮ
ＴＲＯＬは、第１信号Ｗ１の３ビットのアドレス信号と
ともに、第２段目のデコーダに供給されて、低速動作の
コマンド、例えばリフレッシュ等の動作を指示する。
置に設けられるコマンドデコーダの一実施例のブロック
図が示されている。前記３ビットからなるコマンドＣＭ
Ｄは、第１段目のコマンドデコーダに取り込まれて、前
記（８）ＣＯＮＴＲＯＬを除いた（１）〜（７）の７種
の高速動作コマンドの解読を行う。上記コマンドデコー
ダから出力された残り１つのデコード信号（８）ＣＯＮ
ＴＲＯＬは、第１信号Ｗ１の３ビットのアドレス信号と
ともに、第２段目のデコーダに供給されて、低速動作の
コマンド、例えばリフレッシュ等の動作を指示する。
【０１１７】そして、かかる第２段目のデコーダにより
上記のテストモードが指示されたときには、第２信号
Ｗ１を受ける第３段目のデコーダにより多数のテストモ
ード等のように低速動作でも十分な内部動作が指示され
る。
上記のテストモードが指示されたときには、第２信号
Ｗ１を受ける第３段目のデコーダにより多数のテストモ
ード等のように低速動作でも十分な内部動作が指示され
る。
【０１１８】上記のような階層構造を持つパケット構成
のコマンドにおいては、前記（１）〜（８）のようなメ
モリ動作を指定する３ビットからなるコントロールコマ
ンドに対して、残りの２１ビットの信号は、かかるコマ
ンドの結果に応じてバンク指定やアドレス信号に用いら
れたり、あるいはリフレッシュやテスト用に使い分けが
行われている。それ故、これらの信号は付加コマンド、
あいは付加ビットと呼ぶこともできる。つまり、この実
施例のコマンド構成は、メモリ本来動作のためのコマン
ドで利用される何らかの情報信号との組み合わせにより
構成される。したがって、上記第１信号あるいは第１種
信号Ｗ０は、主動作制御用信号を含み、第２信号あるい
は第２種信号Ｗ１は、上記第１信号あるいは第１種信号
Ｗ０に従属して意味を持つものであり、付加ビット、付
加情報あるいは詳細動作信号としての役割を持つように
される。
のコマンドにおいては、前記（１）〜（８）のようなメ
モリ動作を指定する３ビットからなるコントロールコマ
ンドに対して、残りの２１ビットの信号は、かかるコマ
ンドの結果に応じてバンク指定やアドレス信号に用いら
れたり、あるいはリフレッシュやテスト用に使い分けが
行われている。それ故、これらの信号は付加コマンド、
あいは付加ビットと呼ぶこともできる。つまり、この実
施例のコマンド構成は、メモリ本来動作のためのコマン
ドで利用される何らかの情報信号との組み合わせにより
構成される。したがって、上記第１信号あるいは第１種
信号Ｗ０は、主動作制御用信号を含み、第２信号あるい
は第２種信号Ｗ１は、上記第１信号あるいは第１種信号
Ｗ０に従属して意味を持つものであり、付加ビット、付
加情報あるいは詳細動作信号としての役割を持つように
される。
【０１１９】
【０１２０】さらに、高速な半導体記憶装置の主要な用
途の一つである３Ｄグラフィツクスの分野では画像の高
精細化が進み、１枚の画像が非常に多数の１から５ピク
セル程度の非常に少数のピクセルからなるポリゴンで構
成されるようになってきている。こうした面像を生成す
る為には、多くの場合Ｚバッファ法が用いられる。Ｚバ
ッファ法は、画像バッファ上の各ピクセルに奥行きデー
タであるＺ値を付加し、ピクセル書き込み時にすでに書
かれたＺ値と比較し、より手前にあるピクセルのみを書
き足す事で、重なっている物体の視点から見える面のみ
を画像バッファ上に生成していく手法である。
途の一つである３Ｄグラフィツクスの分野では画像の高
精細化が進み、１枚の画像が非常に多数の１から５ピク
セル程度の非常に少数のピクセルからなるポリゴンで構
成されるようになってきている。こうした面像を生成す
る為には、多くの場合Ｚバッファ法が用いられる。Ｚバ
ッファ法は、画像バッファ上の各ピクセルに奥行きデー
タであるＺ値を付加し、ピクセル書き込み時にすでに書
かれたＺ値と比較し、より手前にあるピクセルのみを書
き足す事で、重なっている物体の視点から見える面のみ
を画像バッファ上に生成していく手法である。
【０１２１】Ｚバッファ法を使用する場合は、最初のピ
クセルを書き込む以前に、少なくとも全てのＺバッファ
を「最も遠くを表す値」で初期化する必要がある。そう
しないと間違ったＺ値により本来書かれなければならな
いピクセルが書き込まれないといった不都合が起こる。
また、ピクセルデータも、「最も遠くの色」つまり背景
色で塗りつぶす必要がある。それは、画面のすべてがポ
リゴンで覆われているとは限らないので、画像生成時に
書き込みが行われなかったピクセルの値が不定になる事
を防ぐ為である。こうして生成した画像を表示する為に
は、通常ＣＲＴが用いられる。ＣＲＴは現在でも最も高
精細な表示が可能な装量であるが、画像の記憶機能を持
たない為、周期的な表示の為の画像バッファの読み出し
が必要である。
クセルを書き込む以前に、少なくとも全てのＺバッファ
を「最も遠くを表す値」で初期化する必要がある。そう
しないと間違ったＺ値により本来書かれなければならな
いピクセルが書き込まれないといった不都合が起こる。
また、ピクセルデータも、「最も遠くの色」つまり背景
色で塗りつぶす必要がある。それは、画面のすべてがポ
リゴンで覆われているとは限らないので、画像生成時に
書き込みが行われなかったピクセルの値が不定になる事
を防ぐ為である。こうして生成した画像を表示する為に
は、通常ＣＲＴが用いられる。ＣＲＴは現在でも最も高
精細な表示が可能な装量であるが、画像の記憶機能を持
たない為、周期的な表示の為の画像バッファの読み出し
が必要である。
【０１２２】近年の高精細な３Ｄ画像の生成は、画像バ
ッファをランダムに近い形で使用する為、アクセス直後
に自動的にプリチャージを行う、いわゆるオートプリチ
ャージ機能が多用される。しかし、このオートプリチャ
ージ機能では、第１のアクセス開始直後に同じページ
（ワード線）内にアクセスが発生した場合でもオートプ
リチャージの実行してしまうため逆にメモリアクセスに
待ち時間を生じてしまう。上記画像バッファの初期化に
関しても、「最も遠くを表すＺ値」及び「背景色」がシ
ステムにより異なる為メモリー組み込みのゼロクリア等
が使用できず、通常の書き込みか、ブロックライトを使
用して８アドレス同時に書き込む以外方法が無く、バッ
ファの初期化のみに長い時間を要していた。
ッファをランダムに近い形で使用する為、アクセス直後
に自動的にプリチャージを行う、いわゆるオートプリチ
ャージ機能が多用される。しかし、このオートプリチャ
ージ機能では、第１のアクセス開始直後に同じページ
（ワード線）内にアクセスが発生した場合でもオートプ
リチャージの実行してしまうため逆にメモリアクセスに
待ち時間を生じてしまう。上記画像バッファの初期化に
関しても、「最も遠くを表すＺ値」及び「背景色」がシ
ステムにより異なる為メモリー組み込みのゼロクリア等
が使用できず、通常の書き込みか、ブロックライトを使
用して８アドレス同時に書き込む以外方法が無く、バッ
ファの初期化のみに長い時間を要していた。
【０１２３】図１４には、この発明に係る半導体記憶装
置に設けられるクリア機能を説明するための一実施例の
タイミング図が示されている。前記（６）ＣＬＥＡＲ−
Ａにより、クリアデータを入力する。１ＣＬＫ遅れた次
のコマンド入力タイミングでＣＬＥＡＲ−Ａを指定して
クリアデータを入力する。つまり、前記各ＣＬＥＡＲ−
Ａのコマンド入力から２クロック遅れてクリアデータが
３２（４バイト）ビットずつ６４（８バイト）入力さ
れ、センスアンプに書き込まれる。この実施例では２回
続けてＣＬＥＡＲ−Ａを入力することにより、合計１６
バイトの前記「最も遠くを表すＺ値」及び「背景色」に
対応したゼロクリアを入力する。上記のように同一バン
クで同一ページ（ワード線）に対して、ＣＬＥＡＲ−Ａ
のコマンドを入力すると、前記オートプリチャージ機能
が停止されてワード線が選択されたままとなり、上記ク
ロックＣＬＫに同期したクリアデータのロードを高速に
行うようにすることができる。
置に設けられるクリア機能を説明するための一実施例の
タイミング図が示されている。前記（６）ＣＬＥＡＲ−
Ａにより、クリアデータを入力する。１ＣＬＫ遅れた次
のコマンド入力タイミングでＣＬＥＡＲ−Ａを指定して
クリアデータを入力する。つまり、前記各ＣＬＥＡＲ−
Ａのコマンド入力から２クロック遅れてクリアデータが
３２（４バイト）ビットずつ６４（８バイト）入力さ
れ、センスアンプに書き込まれる。この実施例では２回
続けてＣＬＥＡＲ−Ａを入力することにより、合計１６
バイトの前記「最も遠くを表すＺ値」及び「背景色」に
対応したゼロクリアを入力する。上記のように同一バン
クで同一ページ（ワード線）に対して、ＣＬＥＡＲ−Ａ
のコマンドを入力すると、前記オートプリチャージ機能
が停止されてワード線が選択されたままとなり、上記ク
ロックＣＬＫに同期したクリアデータのロードを高速に
行うようにすることができる。
【０１２４】上記最後のＣＬＥＡＲ−Ａコマンドの入力
から２ＣＬＫのライトレイテンティの後にＣＬＥＡＲ−
Ａ又はＣＬＥＡＲ−Ｂのコマンドが入力されなければ、
クリア動作は終了し、書き込み動作後のイコライズ（オ
ートプリチャージ）が自動的に行われる。この実施例の
ようにＣＬＥＡＲ−Ｂのコマンドが入力されると、セン
スアンプは動作状態のままで、ワード線のみがＣＬＥＡ
Ｒ−Ｂに指定されたアドレスにより選択される。それに
より、ワード線単位でのクリアデータの複写（コピー）
を実施することができる。上記のワード線の選択動作に
要するクロックサイクル、この実施例では４ＣＬＫ後に
ＣＬＥＡＲ−Ｂのコマンドがコマンドが入力されなけれ
ばクリア動作は終了するが、同図のように次のＣＬＥＡ
Ｒ−Ｂのコマンドが入力されると、前記同様にセンスア
ンプは動作状態のままで、他のワード線が選択されてク
リアデータの前記のような複写ないし転写が実施され
る。
から２ＣＬＫのライトレイテンティの後にＣＬＥＡＲ−
Ａ又はＣＬＥＡＲ−Ｂのコマンドが入力されなければ、
クリア動作は終了し、書き込み動作後のイコライズ（オ
ートプリチャージ）が自動的に行われる。この実施例の
ようにＣＬＥＡＲ−Ｂのコマンドが入力されると、セン
スアンプは動作状態のままで、ワード線のみがＣＬＥＡ
Ｒ−Ｂに指定されたアドレスにより選択される。それに
より、ワード線単位でのクリアデータの複写（コピー）
を実施することができる。上記のワード線の選択動作に
要するクロックサイクル、この実施例では４ＣＬＫ後に
ＣＬＥＡＲ−Ｂのコマンドがコマンドが入力されなけれ
ばクリア動作は終了するが、同図のように次のＣＬＥＡ
Ｒ−Ｂのコマンドが入力されると、前記同様にセンスア
ンプは動作状態のままで、他のワード線が選択されてク
リアデータの前記のような複写ないし転写が実施され
る。
【０１２５】これにより、１ワード線（サブワード線）
分のクリアデータをＣＬＥＡＲ−Ａのコマンドでロード
し、ＣＬＥＡＲ−Ｂのコマンドを繰り返すことにより１
つのメモリマットに対する「最も遠くを表すＺ値」及び
「背景色」がシステムにより異なる場合でも、そのシス
テムに適合させて画像バッファの初期化を短時間で実施
することができるものとなる。
分のクリアデータをＣＬＥＡＲ−Ａのコマンドでロード
し、ＣＬＥＡＲ−Ｂのコマンドを繰り返すことにより１
つのメモリマットに対する「最も遠くを表すＺ値」及び
「背景色」がシステムにより異なる場合でも、そのシス
テムに適合させて画像バッファの初期化を短時間で実施
することができるものとなる。
【０１２６】図１５には、この発明に係る半導体記憶装
置を用いたシステム構成図が示されている。同図におい
て、コントローラ（Ｃontroller)は、中央処理装置ＣＰ
Ｕあるいは画像プロセッサ、又はこれらを組み合わせた
マルチプロセッサでありホストを構成する。半導体メモ
リ（ＨｙＰｅｒr ＤＤＲ）は、この発明に係る半導体
記憶装置であり、前記実施例のようにＤＤＲモードで３
２ビット単位でのデータの入出力が可能とされる。
置を用いたシステム構成図が示されている。同図におい
て、コントローラ（Ｃontroller)は、中央処理装置ＣＰ
Ｕあるいは画像プロセッサ、又はこれらを組み合わせた
マルチプロセッサでありホストを構成する。半導体メモ
リ（ＨｙＰｅｒr ＤＤＲ）は、この発明に係る半導体
記憶装置であり、前記実施例のようにＤＤＲモードで３
２ビット単位でのデータの入出力が可能とされる。
【０１２７】（ａ）のシステムでは、１つのコントロー
ラと１つのメモリとが３２ビットからなる双方向バス及
び制御線・ディファレンシャルクロック（システムクロ
ック）・コマンドパッケト等を伝送するバスとにより接
続される。前記のように８４Ｍビット（８Ｍバイト）の
記憶容量を持つ場合、２５０ＭＨｚのクロックで動作さ
せると、記憶容量が８ＭＢで２ＧＢ（ギガビット）／ｓ
（秒）のデータ転送が可能とされる。
ラと１つのメモリとが３２ビットからなる双方向バス及
び制御線・ディファレンシャルクロック（システムクロ
ック）・コマンドパッケト等を伝送するバスとにより接
続される。前記のように８４Ｍビット（８Ｍバイト）の
記憶容量を持つ場合、２５０ＭＨｚのクロックで動作さ
せると、記憶容量が８ＭＢで２ＧＢ（ギガビット）／ｓ
（秒）のデータ転送が可能とされる。
【０１２８】（ｂ）のシステムでは、上記メモリ（Ｈｙ
Ｐｅｒ ＤＤＲ）を２個並列に接続して、６４ビットの
双方向バスが用いられる。これにより、記憶容量が１６
ＭＢのように増大し、転送速度を４ＧＢ／ｓまで高める
ことができる。
Ｐｅｒ ＤＤＲ）を２個並列に接続して、６４ビットの
双方向バスが用いられる。これにより、記憶容量が１６
ＭＢのように増大し、転送速度を４ＧＢ／ｓまで高める
ことができる。
【０１２９】（ｃ）のシステムでは、上記メモリ（Ｈｙ
Ｐｅｒ ＤＤＲ）を４個並列に接続して、１２８ビット
の双方向バスが用いられる。これにより、記憶容量が３
２ＭＢのように増大し、転送速度を８ＧＢ／ｓまで高め
ることができる。
Ｐｅｒ ＤＤＲ）を４個並列に接続して、１２８ビット
の双方向バスが用いられる。これにより、記憶容量が３
２ＭＢのように増大し、転送速度を８ＧＢ／ｓまで高め
ることができる。
【０１３０】（ｄ）のシステムでは、上記メモリ（Ｈｙ
Ｐｅｒ ＤＤＲ）を４個並列にし、それを２組組み合わ
せて６４ＭＢのような記憶容量の増大を図りつつ、１２
８ビットの双方向バスが用いられる。これにより、転送
速度を８ＧＢ／ｓまで高めることができる。
Ｐｅｒ ＤＤＲ）を４個並列にし、それを２組組み合わ
せて６４ＭＢのような記憶容量の増大を図りつつ、１２
８ビットの双方向バスが用いられる。これにより、転送
速度を８ＧＢ／ｓまで高めることができる。
【０１３１】上記の実施例から得られる作用効果は、下
記の通りである。 （１） データ読み出し動作において同期信号に同期し
てデータ端子に読み出しデータを出力し、データ書込み
動作において同期信号に同期して上記データ端子を介し
て書き込みデータを入力するとともに、読み出しデーク
の上記データ端子への出力動作が行われるべき第１期間
内において、上記データ端子を介しての書き込みデータ
の入力動作を許容する入出力動作を可能とし、書き込み
動作の指示がされてから書き込みデータの入力が開始さ
れるまでの第２期間と、書き込みデータの入力が行われ
る第３期間を設け、上記読み出しデータの上記データ端
子への出力が、上記第２期間内に許容させることによ
り、動作の高速化と３Ｄ画像成形に好適な半導体記憶装
置を得ることができるという効果が得られる。
記の通りである。 （１） データ読み出し動作において同期信号に同期し
てデータ端子に読み出しデータを出力し、データ書込み
動作において同期信号に同期して上記データ端子を介し
て書き込みデータを入力するとともに、読み出しデーク
の上記データ端子への出力動作が行われるべき第１期間
内において、上記データ端子を介しての書き込みデータ
の入力動作を許容する入出力動作を可能とし、書き込み
動作の指示がされてから書き込みデータの入力が開始さ
れるまでの第２期間と、書き込みデータの入力が行われ
る第３期間を設け、上記読み出しデータの上記データ端
子への出力が、上記第２期間内に許容させることによ
り、動作の高速化と３Ｄ画像成形に好適な半導体記憶装
置を得ることができるという効果が得られる。
【０１３２】（２） 上記読み出しデータを上記同期信
号によって決められるタイミング毎に順次に出力される
べき複数ビットとし、かつ上記第２期間内で上記データ
端子への出力が未終了であったビットがあったとき、上
記複数ビットの読み出しデータの内の上記出力未終了の
データを上記第３期間の後の第４期間に上記データ端子
に出力することにより、動作の高速化と使い勝手を改善
した半導体記憶装置を得ることができるという効果が得
られる。
号によって決められるタイミング毎に順次に出力される
べき複数ビットとし、かつ上記第２期間内で上記データ
端子への出力が未終了であったビットがあったとき、上
記複数ビットの読み出しデータの内の上記出力未終了の
データを上記第３期間の後の第４期間に上記データ端子
に出力することにより、動作の高速化と使い勝手を改善
した半導体記憶装置を得ることができるという効果が得
られる。
【０１３３】（３） 上記第２期間における最後の読み
出しデータの出力終了タイミングと上記第３期間におけ
る書き込みデータの入力タイミングとの問に、上記同期
信号によって規定される単位期間をもつクイミング規定
期間を設定することにより、それが接続されるバス構成
あるいはホスト側の制御に合わせて確実にしかも最適な
タイミングでデータ入出力の切り換えを実現することが
できるという効果が得られる。
出しデータの出力終了タイミングと上記第３期間におけ
る書き込みデータの入力タイミングとの問に、上記同期
信号によって規定される単位期間をもつクイミング規定
期間を設定することにより、それが接続されるバス構成
あるいはホスト側の制御に合わせて確実にしかも最適な
タイミングでデータ入出力の切り換えを実現することが
できるという効果が得られる。
【０１３４】（４） 上記第３期間における最後の書き
込みデータの入力タイミングと、上記第４期間における
最初の読み出しデータの出力タイミングとの間に、上記
同期信号によって規定される単位期間をもつタイミング
規定期間を設定することにより、それが接続されるバス
構成あるいはホスト側の制御に合わせて確実にしかも最
適なタイミングでのデータ入出力の切り換えを実現する
ことができるという効果が得られる。
込みデータの入力タイミングと、上記第４期間における
最初の読み出しデータの出力タイミングとの間に、上記
同期信号によって規定される単位期間をもつタイミング
規定期間を設定することにより、それが接続されるバス
構成あるいはホスト側の制御に合わせて確実にしかも最
適なタイミングでのデータ入出力の切り換えを実現する
ことができるという効果が得られる。
【０１３５】（５） 上記第２期間を、上記同期信号の
期間によってその時間長を設定することにより、内部動
作あるいはそれが接続されるバス構成あるいはホスト側
の制御に合わせて確実にしかも最適なタイミングでのデ
ータ入出力の切り換えを実現することができるという効
果が得られる。
期間によってその時間長を設定することにより、内部動
作あるいはそれが接続されるバス構成あるいはホスト側
の制御に合わせて確実にしかも最適なタイミングでのデ
ータ入出力の切り換えを実現することができるという効
果が得られる。
【０１３６】（６）上記第２期間を、上記同期信号の複
数個の期間によつてその時間長を設定することにより、
内部動作あるいはそれが接続されるバス構成あるいはホ
スト側の制御に合わせて確実にしかも最適なタイミング
でのデータ入出力の切り換えを実現することができると
いう効果が得られる。
数個の期間によつてその時間長を設定することにより、
内部動作あるいはそれが接続されるバス構成あるいはホ
スト側の制御に合わせて確実にしかも最適なタイミング
でのデータ入出力の切り換えを実現することができると
いう効果が得られる。
【０１３７】（７） 上記同期信号、クロック信号とす
ることにより簡単な構成でしかも確実な時間設定を行う
ようにすることができるという効果が得られる。
ることにより簡単な構成でしかも確実な時間設定を行う
ようにすることができるという効果が得られる。
【０１３８】（８） 上記第２期間を、上記クロック信
号に対応される単位周期の数を規定する制御データによ
って設定し、上記単位周期の整数倍の周期とすることに
より、簡単でしかも柔軟に内部動作あるいはそれが接続
されるバス構成あるいはホスト側の制御に合わせて確実
にしかも最適なタイミングでのデータ入出力の切り換え
を実現することができるという効果が得られる。
号に対応される単位周期の数を規定する制御データによ
って設定し、上記単位周期の整数倍の周期とすることに
より、簡単でしかも柔軟に内部動作あるいはそれが接続
されるバス構成あるいはホスト側の制御に合わせて確実
にしかも最適なタイミングでのデータ入出力の切り換え
を実現することができるという効果が得られる。
【０１３９】（９） 上記クロック信号の数を規定する
制御データを、内部レジスタに設定することより、ソフ
トウェアによるシテスムに合わせて柔軟にそれが接続さ
れるバス構成あるいはホスト側の制御に合わせて確実に
しかも最適なタイミングでのデータ入出力の切り換えを
実現することができるという効果が得られる。
制御データを、内部レジスタに設定することより、ソフ
トウェアによるシテスムに合わせて柔軟にそれが接続さ
れるバス構成あるいはホスト側の制御に合わせて確実に
しかも最適なタイミングでのデータ入出力の切り換えを
実現することができるという効果が得られる。
【０１４０】（１０） 上記制御データを、上記クロッ
ク信号の半クロックサイクル単位刻みと対応させること
により、ＤＤＲモードに適合し、しかもより合理的な時
間設定が可能になるという効果が得られる。
ク信号の半クロックサイクル単位刻みと対応させること
により、ＤＤＲモードに適合し、しかもより合理的な時
間設定が可能になるという効果が得られる。
【０１４１】（１１） 読み出し動作及び書き込み動作
におけるデータ転送をクロック信号に同期して行う同期
双方向インターフェースを備え、読み出し動作での読み
出しデータが上記インターフェ−スを介して出力される
べきクロック信号期間内において書き込み動作の受付を
可能とし、上記読み出しデータが出力されるべきクロッ
ク信号期間内に書き込み動作が指示された場合、上記書
き込みデータの入力が開始される以前に上記読み出しデ
ータの出力動作を一時中断し、次いで、書き込みデータ
の入力を行い、かつ上記書き込みデータの入力終了の後
に上記中断された読み出しデータの出力動作を再開する
という機能により、動作の高速化と３Ｄ画像成形に好適
な半導体記憶装置を得ることができるという効果が得ら
れる。
におけるデータ転送をクロック信号に同期して行う同期
双方向インターフェースを備え、読み出し動作での読み
出しデータが上記インターフェ−スを介して出力される
べきクロック信号期間内において書き込み動作の受付を
可能とし、上記読み出しデータが出力されるべきクロッ
ク信号期間内に書き込み動作が指示された場合、上記書
き込みデータの入力が開始される以前に上記読み出しデ
ータの出力動作を一時中断し、次いで、書き込みデータ
の入力を行い、かつ上記書き込みデータの入力終了の後
に上記中断された読み出しデータの出力動作を再開する
という機能により、動作の高速化と３Ｄ画像成形に好適
な半導体記憶装置を得ることができるという効果が得ら
れる。
【０１４２】（１２） 遅延量に応じた値が設定される
内部レジスタを更に設け、書き込み動作が指示されてか
ら上記インターフェースを介する書き込みデータの入力
動作が開始されるまでのタイミング設定を上記内部レジ
スクの値に基づいて制御することにより、メモリ回路自
身及びそれが接続されるバス構成あるいはホスト側の制
御に合わせて確実にしかも最適なタイミングでのデータ
入出力の切り換えを実現することができるという効果が
得られる。
内部レジスタを更に設け、書き込み動作が指示されてか
ら上記インターフェースを介する書き込みデータの入力
動作が開始されるまでのタイミング設定を上記内部レジ
スクの値に基づいて制御することにより、メモリ回路自
身及びそれが接続されるバス構成あるいはホスト側の制
御に合わせて確実にしかも最適なタイミングでのデータ
入出力の切り換えを実現することができるという効果が
得られる。
【０１４３】（１３） 上記タイミング設定は、半クロ
ックサイクル単位に対応される任意値をとるようにする
ことにより、ＤＤＲモードに適合し、しかもより合理的
な時間設定が可能になるという効果が得られる。
ックサイクル単位に対応される任意値をとるようにする
ことにより、ＤＤＲモードに適合し、しかもより合理的
な時間設定が可能になるという効果が得られる。
【０１４４】（１４） 上記読み出しデータを、クロッ
ク信号によって規定される複数タイミングにそれぞれ同
期して順次に出力されるべきブロック単位のデータと
し、上記読み出しデータの出力動作の一時中断では、上
記ブロック単位のデータの読み出しが開始されてから終
了するまでの所望タイミングで可能とし、上記書き込み
データの入力動作に伴つて中断されていた読み出しデー
タの出力動作の再開を、上記ブロック単位のデータの残
りの読み出しデータに対して行われるようにすることに
より、動作の高速化と使い勝手のよい３Ｄ画像成形等に
好適な半導体記憶装置を得ることができるという効果が
得られる。
ク信号によって規定される複数タイミングにそれぞれ同
期して順次に出力されるべきブロック単位のデータと
し、上記読み出しデータの出力動作の一時中断では、上
記ブロック単位のデータの読み出しが開始されてから終
了するまでの所望タイミングで可能とし、上記書き込み
データの入力動作に伴つて中断されていた読み出しデー
タの出力動作の再開を、上記ブロック単位のデータの残
りの読み出しデータに対して行われるようにすることに
より、動作の高速化と使い勝手のよい３Ｄ画像成形等に
好適な半導体記憶装置を得ることができるという効果が
得られる。
【０１４５】（１５） クロック信号に同期して読み出
し及び書き込みのデータ転送が行われる双が向インター
フェースを備え、一回の読み出し命令に応じて、上記双
方向インターフェースによって転送される読み出しデー
タの単位ビット長の複数倍のビット長である長ビット長
のデータを内部的に読み出し、上記双方向インターフェ
―スを介して、長ビット長の読み出しデータを上記単位
ビット長毎をもって逐次に出力し、一回の書き込み命令
で、上記双向インターフェースを介して、単位ビット長
の複数倍の長ビット長の書き込みデータのデータ入力を
行い、上記長ビット長の書き込みデータを内部に書き込
むところの読み出し書き込み機構を持つとともに、上記
単位ビット長の読み出しデータを、第１アドレスをもっ
てアドレス付けされてなり、一回の読み出し命令で所望
の第１アドレスからそれぞれ離散的アドレス値をもたら
すところの所定のアドレス更新単位ずつをもって更新さ
れる値の所望の範囲までの読み出しデータを単位ビット
長ごとに直列的に出力する機能を持たせることにより、
動作の高速化と使い勝手のよい３Ｄ画像成形等に好適な
半導体記憶装置を得ることができるという効果が得られ
る。
し及び書き込みのデータ転送が行われる双が向インター
フェースを備え、一回の読み出し命令に応じて、上記双
方向インターフェースによって転送される読み出しデー
タの単位ビット長の複数倍のビット長である長ビット長
のデータを内部的に読み出し、上記双方向インターフェ
―スを介して、長ビット長の読み出しデータを上記単位
ビット長毎をもって逐次に出力し、一回の書き込み命令
で、上記双向インターフェースを介して、単位ビット長
の複数倍の長ビット長の書き込みデータのデータ入力を
行い、上記長ビット長の書き込みデータを内部に書き込
むところの読み出し書き込み機構を持つとともに、上記
単位ビット長の読み出しデータを、第１アドレスをもっ
てアドレス付けされてなり、一回の読み出し命令で所望
の第１アドレスからそれぞれ離散的アドレス値をもたら
すところの所定のアドレス更新単位ずつをもって更新さ
れる値の所望の範囲までの読み出しデータを単位ビット
長ごとに直列的に出力する機能を持たせることにより、
動作の高速化と使い勝手のよい３Ｄ画像成形等に好適な
半導体記憶装置を得ることができるという効果が得られ
る。
【０１４６】（１６） 上記アドレス更新値を２とする
ことにより、ＤＤＲモードに好適でしかもＺバッファ法
３Ｄグラフィックデータ処理に好適な半導体記憶装置を
得ることができるという効果が得られる。
ことにより、ＤＤＲモードに好適でしかもＺバッファ法
３Ｄグラフィックデータ処理に好適な半導体記憶装置を
得ることができるという効果が得られる。
【０１４７】（１７） 上記アドレス更新値を指示する
データが設定される内部レジスタを設け、上記内部レジ
スタのデータに基づいて上記アドレス更新値を制御する
ことにより、ソフトウェアによる多様なデータ出力動作
を実現できるという効果が得られる。
データが設定される内部レジスタを設け、上記内部レジ
スタのデータに基づいて上記アドレス更新値を制御する
ことにより、ソフトウェアによる多様なデータ出力動作
を実現できるという効果が得られる。
【０１４８】（１８） 連続したアドレスに対する書き
込み、読み出し動作と、任意のアドレス偏移値ずつのア
ドレスに対する書き込み、読み出し動作が、それぞれコ
マンドによって指示されるようにすることによって、Ｚ
バッファ法３Ｄグラフィックデータ処理に好適な半導体
記憶装置を得ることができるという効果が得られる。
込み、読み出し動作と、任意のアドレス偏移値ずつのア
ドレスに対する書き込み、読み出し動作が、それぞれコ
マンドによって指示されるようにすることによって、Ｚ
バッファ法３Ｄグラフィックデータ処理に好適な半導体
記憶装置を得ることができるという効果が得られる。
【０１４９】（１９） 上記連続したアドレスに対する
書き込み、読み出し動作を指示するコマンドと、上記任
意のアドレス更新値ずつのアドレス偏移のアドレスに対
する書き込み、読み出し動作を指示するコマンドとを互
いに別個のコマンドコードで構成することにより、Ｚバ
ッファ法３Ｄグラフィックデータ処理に好適で使い勝手
のよい半導体記憶装置を得ることができるという効果が
得られる。
書き込み、読み出し動作を指示するコマンドと、上記任
意のアドレス更新値ずつのアドレス偏移のアドレスに対
する書き込み、読み出し動作を指示するコマンドとを互
いに別個のコマンドコードで構成することにより、Ｚバ
ッファ法３Ｄグラフィックデータ処理に好適で使い勝手
のよい半導体記憶装置を得ることができるという効果が
得られる。
【０１５０】（２０） モードレジスタを更に設け、上
記モードレジスタにアドレス更新値を指示するデータを
設定し、上記アドレス更新値を指示するデータによって
上記連続したアドレスに対する書き込み、読み出し動作
のためのアドレス更新と上記任意のアドレス更新値ずつ
のアドレス偏移のアドレスに対する書き込み、読み出し
動作のためのアドレス更新を制御することにより、Ｚバ
ッファ法３Ｄグラフィックデータ処理に好適で使い勝手
のよい半導体記憶装置を得ることができるという効果が
得られる。
記モードレジスタにアドレス更新値を指示するデータを
設定し、上記アドレス更新値を指示するデータによって
上記連続したアドレスに対する書き込み、読み出し動作
のためのアドレス更新と上記任意のアドレス更新値ずつ
のアドレス偏移のアドレスに対する書き込み、読み出し
動作のためのアドレス更新を制御することにより、Ｚバ
ッファ法３Ｄグラフィックデータ処理に好適で使い勝手
のよい半導体記憶装置を得ることができるという効果が
得られる。
【０１５１】（２１） クロック信号に同期して読み出
し及び書き込みのデータ転送を行う双方向インターフェ
ースと、バンクを構成して独立に動作可能にされた複数
のメモリマットと、第１の読み出し命令もしくは書き込
み命令に従う動作の後に、上記書き込み命令もしくは読
み出し命令で指定されたバンク中の読み出しもしくは書
き込みが実行されたメモリマット中のワードラインを立
ち下げ、センスアンプ群をプリチャージする一連の動作
を自動的に行う機構とを備え、上記読み出しもしくは書
き込み命令の直後に同―のバンクに対して第２の読み出
し又は書き込み命令が発せられた場合、上記自動的に行
われるワードラインの立ち上げから始まる一連の動作
を、上記直後に発行された第２の読み出し又は書き込み
命令の終了まで延長する機構を持たせることにより、Ｚ
バッファ法３Ｄグラフィックデータ処理に好適で使い勝
手のよい半導体記憶装置を得ることができるという効果
が得られる。
し及び書き込みのデータ転送を行う双方向インターフェ
ースと、バンクを構成して独立に動作可能にされた複数
のメモリマットと、第１の読み出し命令もしくは書き込
み命令に従う動作の後に、上記書き込み命令もしくは読
み出し命令で指定されたバンク中の読み出しもしくは書
き込みが実行されたメモリマット中のワードラインを立
ち下げ、センスアンプ群をプリチャージする一連の動作
を自動的に行う機構とを備え、上記読み出しもしくは書
き込み命令の直後に同―のバンクに対して第２の読み出
し又は書き込み命令が発せられた場合、上記自動的に行
われるワードラインの立ち上げから始まる一連の動作
を、上記直後に発行された第２の読み出し又は書き込み
命令の終了まで延長する機構を持たせることにより、Ｚ
バッファ法３Ｄグラフィックデータ処理に好適で使い勝
手のよい半導体記憶装置を得ることができるという効果
が得られる。
【０１５２】（２２） 上記において、第１の読み出し
コマンドの直後に第２の読み出しコマンドが同一のバン
クに対して発行された場合、第２のコマンドのマット指
定・ワード線指定にかかるアドレスを無視し、第１の読
み出しコマンドで活性化されたセンスアンプ群から第２
のコマンドのカラムアドレス部で指定されたアドレスの
データを出力し、第１の書き込みコマンドの直後に第２
の書き込みコマンドが同一のバンクに対して発行された
場合、第２のコマンドのマット指定・ワード線指定にか
かるアドレスを無視し、第１の書き込みコマンドで活性
化されたセンスアンプ群から第２のコマンドのカラムア
ドレス部で指定されたアドレスへ入力されたデータを書
き込み可能なコマンド制御機構を設けることにより、同
一バンク内での高速動作を実現することができるという
効果が得られる。
コマンドの直後に第２の読み出しコマンドが同一のバン
クに対して発行された場合、第２のコマンドのマット指
定・ワード線指定にかかるアドレスを無視し、第１の読
み出しコマンドで活性化されたセンスアンプ群から第２
のコマンドのカラムアドレス部で指定されたアドレスの
データを出力し、第１の書き込みコマンドの直後に第２
の書き込みコマンドが同一のバンクに対して発行された
場合、第２のコマンドのマット指定・ワード線指定にか
かるアドレスを無視し、第１の書き込みコマンドで活性
化されたセンスアンプ群から第２のコマンドのカラムア
ドレス部で指定されたアドレスへ入力されたデータを書
き込み可能なコマンド制御機構を設けることにより、同
一バンク内での高速動作を実現することができるという
効果が得られる。
【０１５３】（２３） クロック信号に同期して読み出
し及び書き込みのデータ転送が行われる双方向インター
フェースと、バンクを構成する独立に動作可能な複数の
メモリブロックと、内部の読み出し又は書き込み動作の
周期より短い周期で連続してコマンドが入力可能なコマ
ンド回路とを備え、第１の読み出しコマンドの直後に第
２の読み出しコマンドが同一のバンクに対して発行され
た場合、第２のコマンドのアドレスに係かわらず自動的
に第１の読み出しコマンドに引き続くアドレスのデータ
を出力し、第１の書き込みコマンドの直後に第２の書き
込みコマンドが同―のバンクに対して発行された場合、
内部の書き込み動作を第２の書き込みコマンドのための
データの入力の完了まで延長し、第２のコマンドのアド
レスに係わらず自動的に第１の書き込みコマンドに引き
続くアドレスのデータとして書き込み可能なコマンド制
御機構と、上記制御を可能とするための通常のコマンド
の２倍のビット幅のデータを一度に読み出し又は書き込
み可能なマット機構を持たせることにより、Ｚバッファ
法３Ｄグラフィックデータ処理に好適で使い勝手のよい
半導体記憶装置を得ることができるという効果が得られ
る。
し及び書き込みのデータ転送が行われる双方向インター
フェースと、バンクを構成する独立に動作可能な複数の
メモリブロックと、内部の読み出し又は書き込み動作の
周期より短い周期で連続してコマンドが入力可能なコマ
ンド回路とを備え、第１の読み出しコマンドの直後に第
２の読み出しコマンドが同一のバンクに対して発行され
た場合、第２のコマンドのアドレスに係かわらず自動的
に第１の読み出しコマンドに引き続くアドレスのデータ
を出力し、第１の書き込みコマンドの直後に第２の書き
込みコマンドが同―のバンクに対して発行された場合、
内部の書き込み動作を第２の書き込みコマンドのための
データの入力の完了まで延長し、第２のコマンドのアド
レスに係わらず自動的に第１の書き込みコマンドに引き
続くアドレスのデータとして書き込み可能なコマンド制
御機構と、上記制御を可能とするための通常のコマンド
の２倍のビット幅のデータを一度に読み出し又は書き込
み可能なマット機構を持たせることにより、Ｚバッファ
法３Ｄグラフィックデータ処理に好適で使い勝手のよい
半導体記憶装置を得ることができるという効果が得られ
る。
【０１５４】（２４） クロック信号に同期して読み出
し及び書き込みデータ転送が行われる同期４方向インタ
ーフェースと、バンクを構成する独立に動作可能な複数
のメモリブロックと、命令中のバンクアドレス部で指定
されたバンク中のロウアドレス部で指定されたアドレス
のワードラインを立ち上げ複数の記憶セルの内容を対応
したセンスアンプ群上に読み出す機構と、上記センスア
ンプ群中の、命令中のカラムアドレス部で指定された一
部又は全部のビットを内部のデータラッチから書き込む
機構と、読み出し又は書き込み命令の終了後、書き込み
又は読み出し命令で指定されたバンク中の読み出し又は
書き込みが実行されたメモリマット中のワードラインを
立ち下げセンスアンプ群をプリチャージする機構とを備
え、データを内部のデータラッチにセットし、内部のデ
ータラッチから複数のセンスアンプ群へ書き込む第１の
命令と、センスアンプをプリチャージせずに現在立ち上
がつているワードラインを立ち下げ、引き続き指定のワ
ードラインを立ち上げる第２の命令と、第１又は第２の
命令の直後に第２の命令が引き読かない場合、ワードラ
インを立ち下げ、センスアンプをプリチヤージするとい
う通常の動作が起動させることにより、Ｚバッファ法３
Ｄグラフィックデータ処理に好適で使い勝手のよい半導
体記憶装置を得ることができるという効果が得られる。
し及び書き込みデータ転送が行われる同期４方向インタ
ーフェースと、バンクを構成する独立に動作可能な複数
のメモリブロックと、命令中のバンクアドレス部で指定
されたバンク中のロウアドレス部で指定されたアドレス
のワードラインを立ち上げ複数の記憶セルの内容を対応
したセンスアンプ群上に読み出す機構と、上記センスア
ンプ群中の、命令中のカラムアドレス部で指定された一
部又は全部のビットを内部のデータラッチから書き込む
機構と、読み出し又は書き込み命令の終了後、書き込み
又は読み出し命令で指定されたバンク中の読み出し又は
書き込みが実行されたメモリマット中のワードラインを
立ち下げセンスアンプ群をプリチャージする機構とを備
え、データを内部のデータラッチにセットし、内部のデ
ータラッチから複数のセンスアンプ群へ書き込む第１の
命令と、センスアンプをプリチャージせずに現在立ち上
がつているワードラインを立ち下げ、引き続き指定のワ
ードラインを立ち上げる第２の命令と、第１又は第２の
命令の直後に第２の命令が引き読かない場合、ワードラ
インを立ち下げ、センスアンプをプリチヤージするとい
う通常の動作が起動させることにより、Ｚバッファ法３
Ｄグラフィックデータ処理に好適で使い勝手のよい半導
体記憶装置を得ることができるという効果が得られる。
【０１５５】（２５） データ読み出し動作、データ書
き込み動作が、コマンドによって指示され、アドレス情
報に従ったメモリアドレスからのデータ読み出しを実行
せしめる第１読み出しコマンドと、上記第１のコマンド
のためのコマンドコードと異なるコマンドコードを持つ
ようにされ、読み出し開始アドレスから順次飛び飛びの
メモリアドレスからのデータ読み出しを実行せしめる第
２読み出しコマンドとに応答可能とすることにより、Ｚ
バッファ法３Ｄグラフィックデータ処理に好適で使い勝
手のよい半導体記憶装置を得ることができるという効果
が得られる。
き込み動作が、コマンドによって指示され、アドレス情
報に従ったメモリアドレスからのデータ読み出しを実行
せしめる第１読み出しコマンドと、上記第１のコマンド
のためのコマンドコードと異なるコマンドコードを持つ
ようにされ、読み出し開始アドレスから順次飛び飛びの
メモリアドレスからのデータ読み出しを実行せしめる第
２読み出しコマンドとに応答可能とすることにより、Ｚ
バッファ法３Ｄグラフィックデータ処理に好適で使い勝
手のよい半導体記憶装置を得ることができるという効果
が得られる。
【０１５６】（２６） 上記第１コマンドを、メモリブ
ロックの選択アドレスからのデータの読み出しを実行せ
しめるコマンドとし、上記第２コマンドを、同期信号に
同期して上記読み出し開始アドレスから上記順次飛び飛
びのメモリアドレスからの読み出しデータを読み出させ
るバースト読み出し動作を実行せしめるコマンドとする
ことにより、Ｚバッファ法３Ｄグラフィックデータ処理
に好適で使い勝手のよい半導体記憶装置を得ることがで
きるという効果が得られる。
ロックの選択アドレスからのデータの読み出しを実行せ
しめるコマンドとし、上記第２コマンドを、同期信号に
同期して上記読み出し開始アドレスから上記順次飛び飛
びのメモリアドレスからの読み出しデータを読み出させ
るバースト読み出し動作を実行せしめるコマンドとする
ことにより、Ｚバッファ法３Ｄグラフィックデータ処理
に好適で使い勝手のよい半導体記憶装置を得ることがで
きるという効果が得られる。
【０１５７】（２７） 上記第２読み出しコマンドは、
上記メモリブロックのカラムアドレスをアドレス情報に
よって上記読み出し開始アドレスを設定し、かつ同期信
号に応じて上記飛び飛びのメモリアドレスを形成せしめ
るようにすることにより、高速でＺバッファ法３Ｄグラ
フィックデータ処理に好適で使い勝手のよい半導体記憶
装置を得ることができるという効果が得られる。
上記メモリブロックのカラムアドレスをアドレス情報に
よって上記読み出し開始アドレスを設定し、かつ同期信
号に応じて上記飛び飛びのメモリアドレスを形成せしめ
るようにすることにより、高速でＺバッファ法３Ｄグラ
フィックデータ処理に好適で使い勝手のよい半導体記憶
装置を得ることができるという効果が得られる。
【０１５８】（２８） 上記第２コマンドに従う飛び飛
びのメモリアドレスのアドレス間隔を、２とすることに
よりＤＤＲモードに好適でＺバッファ法３Ｄグラフィッ
クデータ処理に好適で使い勝手のよい半導体記憶装置を
得ることができるという効果が得られる。
びのメモリアドレスのアドレス間隔を、２とすることに
よりＤＤＲモードに好適でＺバッファ法３Ｄグラフィッ
クデータ処理に好適で使い勝手のよい半導体記憶装置を
得ることができるという効果が得られる。
【０１５９】（２９） 複数のメモリバンクと、複数の
メモリバンクに共通にされクロック信号に同期しての読
み出しデータの出力、書き込みデータの入力を行う同期
双方向インクーフェースとを備え、メモリバンク指定を
伴っての読み出し動作の指示、書き込み動作の指示が可
能とされ、１つの読み出し動作が指示されたとき、かか
る動作が指示されたタイミングから、上記クロック信号
によって設定される単位期間の複数倍の期間である第１
期間を経過した後に指定のメモリバンクからの読み出し
データを上記同期双方向インターフェースを介して出力
し、１つの書き込み動作が指示されたとき、かかる書き
込み動作が指示されたタイミングから上記クロック信号
によって設定される単位期間の複数倍の期間である第２
期間を経過した後に上記同期双方向インターフェースを
介して指定のメモリバンクに対する書き込データの取り
込みを行うとともに、先行する動作指示に対応する第１
もしくは第２期間に係わりなく上記クロック信号によっ
て設定される単位期間毎での順次の複数の読み出し動作
の指示、もしくは複数の書き込み動作の指示に応答可能
にされてなり、先行する読み出し動作の終了の前に書き
込み動作が指示された場合、かかる書き込み動作の指示
に対応する第２期間まで上記同期双方向インターフェ―
スを介しての読み出しデータの出力が許容され、次いで
上記第２期間経過の後、上記同期双方向インターフェー
スを介しての書き込みデータの取り込みが行うようにす
ることにより、動作の高速化と３Ｄ画像成形に好適で使
い勝手のよい半導体記憶装置を得ることができるという
効果が得られる。
メモリバンクに共通にされクロック信号に同期しての読
み出しデータの出力、書き込みデータの入力を行う同期
双方向インクーフェースとを備え、メモリバンク指定を
伴っての読み出し動作の指示、書き込み動作の指示が可
能とされ、１つの読み出し動作が指示されたとき、かか
る動作が指示されたタイミングから、上記クロック信号
によって設定される単位期間の複数倍の期間である第１
期間を経過した後に指定のメモリバンクからの読み出し
データを上記同期双方向インターフェースを介して出力
し、１つの書き込み動作が指示されたとき、かかる書き
込み動作が指示されたタイミングから上記クロック信号
によって設定される単位期間の複数倍の期間である第２
期間を経過した後に上記同期双方向インターフェースを
介して指定のメモリバンクに対する書き込データの取り
込みを行うとともに、先行する動作指示に対応する第１
もしくは第２期間に係わりなく上記クロック信号によっ
て設定される単位期間毎での順次の複数の読み出し動作
の指示、もしくは複数の書き込み動作の指示に応答可能
にされてなり、先行する読み出し動作の終了の前に書き
込み動作が指示された場合、かかる書き込み動作の指示
に対応する第２期間まで上記同期双方向インターフェ―
スを介しての読み出しデータの出力が許容され、次いで
上記第２期間経過の後、上記同期双方向インターフェー
スを介しての書き込みデータの取り込みが行うようにす
ることにより、動作の高速化と３Ｄ画像成形に好適で使
い勝手のよい半導体記憶装置を得ることができるという
効果が得られる。
【０１６０】（３０） 上記複数のメモリバンクのそれ
ぞれを１つのメモリブロックで構成することにより、メ
モリアクセスの制御を簡単で確実にすることができると
いう効果が得られる。
ぞれを１つのメモリブロックで構成することにより、メ
モリアクセスの制御を簡単で確実にすることができると
いう効果が得られる。
【０１６１】（３１） 上記書き込み動作指示に従う書
き込みデータの取り込みが行われたとき、先行する読み
出し動作指示に対応されかつ上記同期双方向インターフ
ェースを介してまだ出力されていなかつた未読み出しの
読み出しデータが存在する場合、当該の未読み出しの読
み出しデータが、上記書き込みデータの取り込み終了の
後に上記同期双方向インターフェースを介して出力させ
ることにより、動作の高速化と３Ｄ画像成形に好適な半
導体記憶装置を得ることができるという効果が得られ
る。
き込みデータの取り込みが行われたとき、先行する読み
出し動作指示に対応されかつ上記同期双方向インターフ
ェースを介してまだ出力されていなかつた未読み出しの
読み出しデータが存在する場合、当該の未読み出しの読
み出しデータが、上記書き込みデータの取り込み終了の
後に上記同期双方向インターフェースを介して出力させ
ることにより、動作の高速化と３Ｄ画像成形に好適な半
導体記憶装置を得ることができるという効果が得られ
る。
【０１６２】（３２） 上記書き込み動作指示に対応す
る上記同期双方向インターフェースを介する書き込みデ
ータの取り込み開始タイミングの直前の読み出しデータ
の出力終了タイミングと、該書き込みデータの取り込み
開始タイミングとの間に上記クロック信号によって設定
される単位期間からなるタイミング規定期間を設定する
ことにより、双方向バスの切り換えに際して出力データ
と入力データとの衝突をさせるべき確実な所望の動作を
実現することができるという効果が得られる。
る上記同期双方向インターフェースを介する書き込みデ
ータの取り込み開始タイミングの直前の読み出しデータ
の出力終了タイミングと、該書き込みデータの取り込み
開始タイミングとの間に上記クロック信号によって設定
される単位期間からなるタイミング規定期間を設定する
ことにより、双方向バスの切り換えに際して出力データ
と入力データとの衝突をさせるべき確実な所望の動作を
実現することができるという効果が得られる。
【０１６３】（３３） 上記書き込みデータの取り込み
終了のタイミングと、上記の未読み出しの読み出しデー
タの出力タイミングの問に上記クロック信号によって設
定される単位期間をもつタイミング規定期間が設定する
ことにより、双方向バスの切り換えに際して出力データ
と入力データとの衝突をさせるべき確実な所望の動作を
実現することができるという効果が得られる。
終了のタイミングと、上記の未読み出しの読み出しデー
タの出力タイミングの問に上記クロック信号によって設
定される単位期間をもつタイミング規定期間が設定する
ことにより、双方向バスの切り換えに際して出力データ
と入力データとの衝突をさせるべき確実な所望の動作を
実現することができるという効果が得られる。
【０１６４】（３４） 上記書き込み動作の指示の後に
後続の読み出し動作が指示された場合に、上記未読み出
しの読み出しデータの上記同期双方向インターフェース
を介する読み出し終了タイミングが、上記後続の読み出
し動作指示に対する第１期間によって規定されるタイミ
ングを超えるとき、上記後続の読み出し動作指示に対す
る読み出しデータが、上記未読み出しの読み出しデータ
の上記読み出し終了タイミングに続くタイミング設定期
間を伴うこと無く、上記同期双方向インターフェースを
介して出力せるようにすることによって、使い勝手のよ
い半導体記憶装置を得るようにすることができるという
効果が得られる。
後続の読み出し動作が指示された場合に、上記未読み出
しの読み出しデータの上記同期双方向インターフェース
を介する読み出し終了タイミングが、上記後続の読み出
し動作指示に対する第１期間によって規定されるタイミ
ングを超えるとき、上記後続の読み出し動作指示に対す
る読み出しデータが、上記未読み出しの読み出しデータ
の上記読み出し終了タイミングに続くタイミング設定期
間を伴うこと無く、上記同期双方向インターフェースを
介して出力せるようにすることによって、使い勝手のよ
い半導体記憶装置を得るようにすることができるという
効果が得られる。
【０１６５】（３５） 外部からの動作指示コマンドに
よってその内部動作が指示され、第１コマンドコードを
採り、同期信号によって決められる第１単位期間を周期
としてメモリブロックを構成する複数のメモリセルの内
容をクリアレベルにせしめる第１コマンドと、上記第１
コマンドコードと異なるコードからなる第２コマンドコ
ードを採り、上記同期信号によって決められる第２単位
期間を周期として、被転写データ領域からのデータをメ
モリブロックのアドレス付けされたメモリセルに書き込
みせしめる第２コマンドとに応答可能とする機能を設け
ることにより、Ｚバッファ法３Ｄグラフィックデータ処
理に好適で使い勝手のよい半導体記憶装置を得ることが
できるという効果が得られる。
よってその内部動作が指示され、第１コマンドコードを
採り、同期信号によって決められる第１単位期間を周期
としてメモリブロックを構成する複数のメモリセルの内
容をクリアレベルにせしめる第１コマンドと、上記第１
コマンドコードと異なるコードからなる第２コマンドコ
ードを採り、上記同期信号によって決められる第２単位
期間を周期として、被転写データ領域からのデータをメ
モリブロックのアドレス付けされたメモリセルに書き込
みせしめる第２コマンドとに応答可能とする機能を設け
ることにより、Ｚバッファ法３Ｄグラフィックデータ処
理に好適で使い勝手のよい半導体記憶装置を得ることが
できるという効果が得られる。
【０１６６】（３６） 上記第２コマンドを、上記第２
単位期間を周期としての上記書き込みを複数回にわたっ
て、上記アドレスを更新しつつ、実行せしめるようする
ことにより、Ｚバッファ法３Ｄグラフィックデータ処理
に好適で初期設定等のように使い勝手のよい半導体記憶
装置を得ることができるという効果が得られる。
単位期間を周期としての上記書き込みを複数回にわたっ
て、上記アドレスを更新しつつ、実行せしめるようする
ことにより、Ｚバッファ法３Ｄグラフィックデータ処理
に好適で初期設定等のように使い勝手のよい半導体記憶
装置を得ることができるという効果が得られる。
【０１６７】（３７） 上記被転写データ領域を、上記
第２単位期間毎に順次に被転写単位データが設定される
複数の単位データ領域とすることにより、Ｚバッファ法
３Ｄグラフィックデータ処理に好適で画面の初期設定等
に使い勝手のよい半導体記憶装置を得ることができると
いう効果が得られる。
第２単位期間毎に順次に被転写単位データが設定される
複数の単位データ領域とすることにより、Ｚバッファ法
３Ｄグラフィックデータ処理に好適で画面の初期設定等
に使い勝手のよい半導体記憶装置を得ることができると
いう効果が得られる。
【０１６８】（３８） 上記第２コマンドを、上記複数
の単位データ領域からの複数の被転写単位データ複合被
転写データとなし、該複合被転写データを、上記の互い
に異なるアドレスの複数のメモリセルに逐次に書き込み
せしめることにより、Ｚバッファ法３Ｄグラフィックデ
ータ処理に好適で高速な初期設定等に使い勝手のよい半
導体記憶装置を得ることができるという効果が得られ
る。
の単位データ領域からの複数の被転写単位データ複合被
転写データとなし、該複合被転写データを、上記の互い
に異なるアドレスの複数のメモリセルに逐次に書き込み
せしめることにより、Ｚバッファ法３Ｄグラフィックデ
ータ処理に好適で高速な初期設定等に使い勝手のよい半
導体記憶装置を得ることができるという効果が得られ
る。
【０１６９】（３９） 上記アドレスを、第１アドレス
と第２アドレスとの組み合わせとし、上記第２コマンド
を、第２単位期間を周期とする単位周期に、上記第ｌア
ドレスの範囲に有り、かつ複数の第２アドレスにある複
数のメモリセルに同時に被転写データを書き込みせしめ
る第１動作を含むものとすることにより、Ｚバッファ法
３Ｄグラフィックデータ処理に好適で高速なクリア動作
等使い勝手のよい半導体記憶装置を得ることができると
いう効果が得られる。
と第２アドレスとの組み合わせとし、上記第２コマンド
を、第２単位期間を周期とする単位周期に、上記第ｌア
ドレスの範囲に有り、かつ複数の第２アドレスにある複
数のメモリセルに同時に被転写データを書き込みせしめ
る第１動作を含むものとすることにより、Ｚバッファ法
３Ｄグラフィックデータ処理に好適で高速なクリア動作
等使い勝手のよい半導体記憶装置を得ることができると
いう効果が得られる。
【０１７０】（４０） 上記第２コマンドを、上記単位
周期毎に上記第１アドレスを更新する動作を実行せしめ
ながらの上記単位周期の動作を繰返し実行せしめること
により、Ｚバッファ法３Ｄグラフィックデータ処理に好
適で高速なクリア動作等使い勝手のよい半導体記憶装置
を得ることができるという効果が得られる。
周期毎に上記第１アドレスを更新する動作を実行せしめ
ながらの上記単位周期の動作を繰返し実行せしめること
により、Ｚバッファ法３Ｄグラフィックデータ処理に好
適で高速なクリア動作等使い勝手のよい半導体記憶装置
を得ることができるという効果が得られる。
【０１７１】（４１） 上記第１コマンドを、メモリセ
ルをクリアレベルにせしめる上記動作と、かかる動作の
終了の後、メモリブロックのデータ線系構成をイコライ
ズ電位レベルに強制せしめるところのイコライズ動作を
実行せしめ、上記第２コマンドを、上記被転写データ領
域からのデータのメモリセルヘの書き込みせしめる上記
書き込み動作と、上記書き込み動作の終了の後、メモリ
ブロックのデータ線系構成をイコライズ電位レベルに強
制せしめるところのイコライズ動作を実行せしめるもの
とすることにより、Ｚバッファ法３Ｄグラフィックデー
タ処理に好適で高速なクリア動作等使い勝手のよい半導
体記憶装置を得ることができるという効果が得られる。
ルをクリアレベルにせしめる上記動作と、かかる動作の
終了の後、メモリブロックのデータ線系構成をイコライ
ズ電位レベルに強制せしめるところのイコライズ動作を
実行せしめ、上記第２コマンドを、上記被転写データ領
域からのデータのメモリセルヘの書き込みせしめる上記
書き込み動作と、上記書き込み動作の終了の後、メモリ
ブロックのデータ線系構成をイコライズ電位レベルに強
制せしめるところのイコライズ動作を実行せしめるもの
とすることにより、Ｚバッファ法３Ｄグラフィックデー
タ処理に好適で高速なクリア動作等使い勝手のよい半導
体記憶装置を得ることができるという効果が得られる。
【０１７２】（４２） 上記第１コマンドを、メモリセ
ルをクリアレベルにせしめる上記動作と、かかる動作の
終了の後、メモリブロックのデータ線系構成をイコライ
ズ電位レベルに強制せしめるところのイコライズ動作を
実行せしめ、上記第２コマンドを、上記第１アドレスの
上記更新と上記被転写データ領域からのデータのメモリ
セルへの書き込みとを繰り返しせしめる上記書き込み動
作と、上記書き込み動作の終了の後、メモリブロックの
データ線系構成をイコライズ電位レベルに強制せしめる
ところのイコライズ動作を実行せしめるものとすること
により、Ｚバッファ法３Ｄグラフィックデータ処理に好
適で高速なクリア動作等使い勝手のよい半導体記憶装置
を得ることができるという効果が得られる。
ルをクリアレベルにせしめる上記動作と、かかる動作の
終了の後、メモリブロックのデータ線系構成をイコライ
ズ電位レベルに強制せしめるところのイコライズ動作を
実行せしめ、上記第２コマンドを、上記第１アドレスの
上記更新と上記被転写データ領域からのデータのメモリ
セルへの書き込みとを繰り返しせしめる上記書き込み動
作と、上記書き込み動作の終了の後、メモリブロックの
データ線系構成をイコライズ電位レベルに強制せしめる
ところのイコライズ動作を実行せしめるものとすること
により、Ｚバッファ法３Ｄグラフィックデータ処理に好
適で高速なクリア動作等使い勝手のよい半導体記憶装置
を得ることができるという効果が得られる。
【０１７３】（４３） 上記第１コマンド及び上記第２
コマンドを、上記第ｌコマンドもしくは第２コマンドに
よる回路動作の期間内に、後続の第１コマンドもしくは
第２コマンドが発せられていた場合に、上記イコライズ
動作を無効にせしめるようにすることによって、Ｚバッ
ファ法３Ｄグラフィックデータ処理に好適で高速なクリ
ア動作等使い勝手のよい半導体記憶装置を得ることがで
きるという効果が得られる。
コマンドを、上記第ｌコマンドもしくは第２コマンドに
よる回路動作の期間内に、後続の第１コマンドもしくは
第２コマンドが発せられていた場合に、上記イコライズ
動作を無効にせしめるようにすることによって、Ｚバッ
ファ法３Ｄグラフィックデータ処理に好適で高速なクリ
ア動作等使い勝手のよい半導体記憶装置を得ることがで
きるという効果が得られる。
【０１７４】（４４） バンクアドレスによりアドレス
付けされた複数のメモリバンクを備え、上記第１コマン
ド及び第２コマンドを、バンクアドレスによって指示さ
れたメモリバンクに対して上記動作を実行せしめるよう
にすることにより、Ｚバッファ法３Ｄグラフィックデー
タ処理に好適で高速なクリア動作等使い勝手のよい半導
体記憶装置を得ることができるという効果が得られる。
付けされた複数のメモリバンクを備え、上記第１コマン
ド及び第２コマンドを、バンクアドレスによって指示さ
れたメモリバンクに対して上記動作を実行せしめるよう
にすることにより、Ｚバッファ法３Ｄグラフィックデー
タ処理に好適で高速なクリア動作等使い勝手のよい半導
体記憶装置を得ることができるという効果が得られる。
【０１７５】（４５） 複数のコマンドによってその内
部動作が制御され、上記複数のコマンドを、それぞれ複
数ビットのビットによって規定され、かつ第１種コマン
ドと、第２種コマンドとし、上記第１種コマンドを、そ
れ自体で単位の内部動作機能を規定し、上記第２種コマ
ンドを、付加コマンドとの組み合わせによって内部動作
機能を規定するものとすることにより、内部動作に対応
した合理的な動作制御を実現できるという効果が得られ
る。
部動作が制御され、上記複数のコマンドを、それぞれ複
数ビットのビットによって規定され、かつ第１種コマン
ドと、第２種コマンドとし、上記第１種コマンドを、そ
れ自体で単位の内部動作機能を規定し、上記第２種コマ
ンドを、付加コマンドとの組み合わせによって内部動作
機能を規定するものとすることにより、内部動作に対応
した合理的な動作制御を実現できるという効果が得られ
る。
【０１７６】（４６） 上記第１種コマンドを、データ
書き込み動作制御、データ読み出し動作制御を含む記憶
装置の主動作制御用のコマンドとし、上記第２コマンド
を、テスト動作制御、リセット動作制御を含む記憶装置
の副動作制御用のコマンドとすることにより、メモリ動
作の種類に対応した好適な動作制御を実現できるという
効果が得られる。
書き込み動作制御、データ読み出し動作制御を含む記憶
装置の主動作制御用のコマンドとし、上記第２コマンド
を、テスト動作制御、リセット動作制御を含む記憶装置
の副動作制御用のコマンドとすることにより、メモリ動
作の種類に対応した好適な動作制御を実現できるという
効果が得られる。
【０１７７】（４７） 第１の複数ビットによって規定
される第１動作制御コマンド、及び第２動作制御コマン
ドと、上記第ｌ動作制御コマンドによって有意にされ、
かつ第２の複数ビットによって規定される第３動作制御
コマンドからる階層構造とすることにより、メモリ動作
に対応した好適な動作制御を実現できるという効果が得
られる。
される第１動作制御コマンド、及び第２動作制御コマン
ドと、上記第ｌ動作制御コマンドによって有意にされ、
かつ第２の複数ビットによって規定される第３動作制御
コマンドからる階層構造とすることにより、メモリ動作
に対応した好適な動作制御を実現できるという効果が得
られる。
【０１７８】（４８） 上記第１動作制御コマンドを、
外部からのアドレス情報に必要とする動作制御のための
コマンドとし、上記第２動作制御コマンドを、外部から
の記憶アドレス情報を必要としない動作制御のためのコ
マンドとすることにより、第３動作制御コマンドに複数
通りの役割りを持たせることができ、少ない端子数で多
様なメモリ制御を実現できるという効果が得られる。
外部からのアドレス情報に必要とする動作制御のための
コマンドとし、上記第２動作制御コマンドを、外部から
の記憶アドレス情報を必要としない動作制御のためのコ
マンドとすることにより、第３動作制御コマンドに複数
通りの役割りを持たせることができ、少ない端子数で多
様なメモリ制御を実現できるという効果が得られる。
【０１７９】（４９） 上記第２の複数ビットを、上記
第１の複数ビットと異なるビット位置のビットとするこ
とにより、かかる第２の複数ビットを第１ビットに従う
複数通りの役割を持たせることができるという効果が得
られる。
第１の複数ビットと異なるビット位置のビットとするこ
とにより、かかる第２の複数ビットを第１ビットに従う
複数通りの役割を持たせることができるという効果が得
られる。
【０１８０】（５０） 上記第１ないし第３動作制御コ
マンド、及び上記第１動作制御コマンドのための上記ア
ドレス情報はパケット構成とし、上記第１及び第２動作
制御コマンドのための第１の複数ビットが、パケット構
成における第ｌ領域に位置し、上記第１動作制御コマン
ドのためのアドレス情報及び上記第３動作制御コマンド
のための上記第２の複数ビットを、パケット構成におけ
る第２領域に位置させることにより、制御端子を時分割
使用が可能となり、少ない端子数で内部回路動作に適合
した多種類のコマンド入力が可能になるという効果が得
られる。
マンド、及び上記第１動作制御コマンドのための上記ア
ドレス情報はパケット構成とし、上記第１及び第２動作
制御コマンドのための第１の複数ビットが、パケット構
成における第ｌ領域に位置し、上記第１動作制御コマン
ドのためのアドレス情報及び上記第３動作制御コマンド
のための上記第２の複数ビットを、パケット構成におけ
る第２領域に位置させることにより、制御端子を時分割
使用が可能となり、少ない端子数で内部回路動作に適合
した多種類のコマンド入力が可能になるという効果が得
られる。
【０１８１】（５１） 上記第１の複数ビットを第１デ
コーダでデコードし、上記第２動作制御コマンドが指示
されたときに第１デコーダから出力されるデコード結果
によって動作が有効とされて上記第２の複数ビットを第
２デコーダでデコードすることにより、内部回路動作に
適合した多種類のコマンド入力が可能になるという効果
が得られる。
コーダでデコードし、上記第２動作制御コマンドが指示
されたときに第１デコーダから出力されるデコード結果
によって動作が有効とされて上記第２の複数ビットを第
２デコーダでデコードすることにより、内部回路動作に
適合した多種類のコマンド入力が可能になるという効果
が得られる。
【０１８２】（５２） 同期信号に同期して動作する同
期式半導体記憶装置に適用し、上記第２動作制御コマン
ドを、同期信号によって規定される第１期間に判定し、
上記第３動作制御コマンドを、上記同期信号によって規
定されかつ上記第１期間の後の期間である第２期間に判
定させることにより、少ない端子数で内部回路動作に適
合した多種類のコマンド入力が可能になるという効果が
得られる。
期式半導体記憶装置に適用し、上記第２動作制御コマン
ドを、同期信号によって規定される第１期間に判定し、
上記第３動作制御コマンドを、上記同期信号によって規
定されかつ上記第１期間の後の期間である第２期間に判
定させることにより、少ない端子数で内部回路動作に適
合した多種類のコマンド入力が可能になるという効果が
得られる。
【０１８３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、デー
タ読み出し中にデータ書き込みを指示したとき、データ
出力動作を終了させ、データ入力を開始するまでの時間
は、前記のようなクロックを用いるもの他、遅延回路等
を用いて出力バッファを出力ハイインピーダンス状態に
した信号を遅延させ、その信号によりデータ入力を許可
するようにしてもよい。そして、データ入力が終了し
て、中断された未読み出しのデータを出力させるため
に、出力バッファを再度活性化するタイミングも、上記
データ書き込み終了信号を遅延回路により遅延させた信
号で発生させるものであってもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、デー
タ読み出し中にデータ書き込みを指示したとき、データ
出力動作を終了させ、データ入力を開始するまでの時間
は、前記のようなクロックを用いるもの他、遅延回路等
を用いて出力バッファを出力ハイインピーダンス状態に
した信号を遅延させ、その信号によりデータ入力を許可
するようにしてもよい。そして、データ入力が終了し
て、中断された未読み出しのデータを出力させるため
に、出力バッファを再度活性化するタイミングも、上記
データ書き込み終了信号を遅延回路により遅延させた信
号で発生させるものであってもよい。
【０１８４】パッケージの構成、ピン配置あるいはバン
クの数やその記憶容量は、種々の実施形態を採ることが
できる。同様にメモリ回路の内部構成も、前記図３、図
４の実施例の他、種々の実施形態を採ることができる。
メモリマットの構成は、前記図５の実施例のように折り
返しビット線又は２交点ビット線の他、センスアンプを
中心にしてビット線を両側に延長させるというオープン
ビット線ないし１交点ビット線を採用するものであって
もよい。
クの数やその記憶容量は、種々の実施形態を採ることが
できる。同様にメモリ回路の内部構成も、前記図３、図
４の実施例の他、種々の実施形態を採ることができる。
メモリマットの構成は、前記図５の実施例のように折り
返しビット線又は２交点ビット線の他、センスアンプを
中心にしてビット線を両側に延長させるというオープン
ビット線ないし１交点ビット線を採用するものであって
もよい。
【０１８５】この発明は、Ｚバッファ法３Ｄグラフィッ
クデータ処理に向けたものの他、高速でバイト単位での
データ入出力を効率よく行うことができる半導体記憶装
置として広く利用できる。この発明に係る半導体記憶装
置は、１つの半導体集積回路装置で構成されるもの他、
システムＬＳＩに搭載される内部メモリとしても利用で
きるものである。
クデータ処理に向けたものの他、高速でバイト単位での
データ入出力を効率よく行うことができる半導体記憶装
置として広く利用できる。この発明に係る半導体記憶装
置は、１つの半導体集積回路装置で構成されるもの他、
システムＬＳＩに搭載される内部メモリとしても利用で
きるものである。
【０１８６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 本願において開示される発明のうち
代表的なものの概要を簡単に説明すれば、下記の通りで
ある。データ読み出し動作において同期信号に同期して
データ端子に読み出しデータを出力し、データ書込み動
作において同期信号に同期して上記データ端子を介して
書き込みデータを入力し、かかる読み出しデークの上記
データ端子への出力動作が行われるべき第１期間内にお
いて、上記データ端子を介しての書き込みデータの入力
動作を許容するとともに、書き込み動作の指示がされて
から書き込みデータの入力が開始されるまでの第２期間
と、書き込みデータの入力が行われる第３期間とを設
け、上記読み出しデータの上記データ端子への出力を上
記第２期間内に許容させることにより、動作の高速化と
３Ｄ画像成形に好適な半導体記憶装置を得ることができ
る。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 本願において開示される発明のうち
代表的なものの概要を簡単に説明すれば、下記の通りで
ある。データ読み出し動作において同期信号に同期して
データ端子に読み出しデータを出力し、データ書込み動
作において同期信号に同期して上記データ端子を介して
書き込みデータを入力し、かかる読み出しデークの上記
データ端子への出力動作が行われるべき第１期間内にお
いて、上記データ端子を介しての書き込みデータの入力
動作を許容するとともに、書き込み動作の指示がされて
から書き込みデータの入力が開始されるまでの第２期間
と、書き込みデータの入力が行われる第３期間とを設
け、上記読み出しデータの上記データ端子への出力を上
記第２期間内に許容させることにより、動作の高速化と
３Ｄ画像成形に好適な半導体記憶装置を得ることができ
る。
【０１８７】クロック信号に同期して読み出し及び書き
込みのデータ転送を行う双方向インターフェースと、そ
れぞれバンクを構成して独立に動作可能にされた複数の
メモリマットと、第１の読み出し命令もしくは書き込み
命令に従う動作の後に、上記書き込み命令もしくは読み
出し命令で指定されたバンク中の読み出しもしくは書き
込みが実行されたメモリマット中のワードラインを立ち
下げ、センスアンプ群をプリチャージする一連の動作を
自動的に行う機構とを備え、上記読み出しもしくは書き
込み命令の直後に同―のバンクに対して第２の読み出し
又は書き込み命令が発せられた場合、上記自動的に行わ
れるワードラインの立ち上げから始まる一連の動作を、
上記直後に発行された第２の読み出し又は書き込み命令
の終了まで延長させることにより、Ｚバッファ法３Ｄグ
ラフィックデータ処理に好適で高速なクリア動作等使い
勝手のよい半導体記憶装置を得ることができる。
込みのデータ転送を行う双方向インターフェースと、そ
れぞれバンクを構成して独立に動作可能にされた複数の
メモリマットと、第１の読み出し命令もしくは書き込み
命令に従う動作の後に、上記書き込み命令もしくは読み
出し命令で指定されたバンク中の読み出しもしくは書き
込みが実行されたメモリマット中のワードラインを立ち
下げ、センスアンプ群をプリチャージする一連の動作を
自動的に行う機構とを備え、上記読み出しもしくは書き
込み命令の直後に同―のバンクに対して第２の読み出し
又は書き込み命令が発せられた場合、上記自動的に行わ
れるワードラインの立ち上げから始まる一連の動作を、
上記直後に発行された第２の読み出し又は書き込み命令
の終了まで延長させることにより、Ｚバッファ法３Ｄグ
ラフィックデータ処理に好適で高速なクリア動作等使い
勝手のよい半導体記憶装置を得ることができる。
【０１８８】クロック信号に同期して読み出し及び書き
込みデータ転送が行われる同期双方向インターフェース
と、バンクを構成する独立に動作可能な複数のメモリブ
ロックと、命令中のバンクアドレス部で指定されたバン
ク中のロウアドレス部で指定されたアドレスのワードラ
インを立ち上げ複数の記憶セルの内容を対応したセンス
アンプ群上に読み出す機構と、上記センスアンプ群中
の、命令中のカラムアドレス部で指定された一部又は全
部のビットを内部のデータラッチから書き込む機構と、
読み出し又は書き込み命令の終了後、書き込み又は読み
出し命令で指定されたバンク中の読み出し又は書き込み
が実行されたメモリマット中のワードラインを立ち下げ
センスアンプ群をプリチャージする機構とを備え、デー
タを内部のデータラッチにセットし、内部のデータラッ
チから複数のセンスアンプ群へ書き込む第１の命令と、
センスアンプをプリチャージせずに現在立ち上がつてい
るワードラインを立ち下げ、引き続き指定のワードライ
ンを立ち上げる第２の命令と、第１又は第２の命令の直
後に第２の命令が引き読かない場合、ワードラインを立
ち下げ、センスアンプをプリチヤージするという通常の
動作を起動させることにより、Ｚバッファ法３Ｄグラフ
ィックデータ処理に好適で高速なクリア動作等使い勝手
のよい半導体記憶装置を得ることができる。
込みデータ転送が行われる同期双方向インターフェース
と、バンクを構成する独立に動作可能な複数のメモリブ
ロックと、命令中のバンクアドレス部で指定されたバン
ク中のロウアドレス部で指定されたアドレスのワードラ
インを立ち上げ複数の記憶セルの内容を対応したセンス
アンプ群上に読み出す機構と、上記センスアンプ群中
の、命令中のカラムアドレス部で指定された一部又は全
部のビットを内部のデータラッチから書き込む機構と、
読み出し又は書き込み命令の終了後、書き込み又は読み
出し命令で指定されたバンク中の読み出し又は書き込み
が実行されたメモリマット中のワードラインを立ち下げ
センスアンプ群をプリチャージする機構とを備え、デー
タを内部のデータラッチにセットし、内部のデータラッ
チから複数のセンスアンプ群へ書き込む第１の命令と、
センスアンプをプリチャージせずに現在立ち上がつてい
るワードラインを立ち下げ、引き続き指定のワードライ
ンを立ち上げる第２の命令と、第１又は第２の命令の直
後に第２の命令が引き読かない場合、ワードラインを立
ち下げ、センスアンプをプリチヤージするという通常の
動作を起動させることにより、Ｚバッファ法３Ｄグラフ
ィックデータ処理に好適で高速なクリア動作等使い勝手
のよい半導体記憶装置を得ることができる。
【０１８９】データ読み出し動作、データ書き込み動作
が、コマンドによって指示される半導体記憶装置におい
て、アドレス情報に従ったメモリアドレスからのデータ
読み出しを実行せしめる第１読み出しコマンドと、上記
第１のコマンドのためのコマンドコードと異なるコマン
ドコードを持つようにされ、読み出し開始アドレスから
順次飛び飛びのメモリアドレスからのデータ読み出しを
実行せしめる第２読み出しコマンドとに応答可能とする
ことにより、Ｚバッファ法３Ｄグラフィックデータ処理
に好適で高速なクリア動作等使い勝手のよい半導体記憶
装置を得ることができる。
が、コマンドによって指示される半導体記憶装置におい
て、アドレス情報に従ったメモリアドレスからのデータ
読み出しを実行せしめる第１読み出しコマンドと、上記
第１のコマンドのためのコマンドコードと異なるコマン
ドコードを持つようにされ、読み出し開始アドレスから
順次飛び飛びのメモリアドレスからのデータ読み出しを
実行せしめる第２読み出しコマンドとに応答可能とする
ことにより、Ｚバッファ法３Ｄグラフィックデータ処理
に好適で高速なクリア動作等使い勝手のよい半導体記憶
装置を得ることができる。
【０１９０】複数のメモリバンクと、複数のメモリバン
クに共通にされクロック信号に同期しての読み出しデー
タの出力、書き込みデータの入力を行う同期双方向イン
クーフェースとを備え、メモリバンク指定を伴っての読
み出し動作の指示、書き込み動作の指示が可能とされ、
１つの読み出し動作が指示されたとき、かかる動作が指
示されたタイミングから、上記クロック信号によって設
定される単位期間の複数倍の期間である第１期間を経過
した後に指定のメモリバンクからの読み出しデータを上
記同期双方向インターフェースを介して出力し、１つの
書き込み動作が指示されたとき、かかる書き込み動作が
指示されたタイミングから上記クロック信号によって設
定される単位期間の複数倍の期間である第２期間を経過
した後に上記同期双方向インターフェースを介して指定
のメモリバンクに対する書き込データの取り込みを行
い、先行する動作指示に対応する第１もしくは第２期間
に係わりなく上記クロック信号によって設定される単位
期間毎での順次の複数の読み出し動作の指示、もしくは
複数の書き込み動作の指示に応答可能とし、先行する読
み出し動作の終了の前に書き込み動作が指示された場
合、かかる書き込み動作の指示に対応する第２期間まで
上記同期双方向インターフェ―スを介しての読み出しデ
ータの出力を許容し、次いで上記第２期間経過の後、上
記同期双方向インターフェースを介しての書き込みデー
タの取り込みを行うようにすることにより、動作の高速
化と３Ｄ画像成形に好適な半導体記憶装置を得ることが
できる。
クに共通にされクロック信号に同期しての読み出しデー
タの出力、書き込みデータの入力を行う同期双方向イン
クーフェースとを備え、メモリバンク指定を伴っての読
み出し動作の指示、書き込み動作の指示が可能とされ、
１つの読み出し動作が指示されたとき、かかる動作が指
示されたタイミングから、上記クロック信号によって設
定される単位期間の複数倍の期間である第１期間を経過
した後に指定のメモリバンクからの読み出しデータを上
記同期双方向インターフェースを介して出力し、１つの
書き込み動作が指示されたとき、かかる書き込み動作が
指示されたタイミングから上記クロック信号によって設
定される単位期間の複数倍の期間である第２期間を経過
した後に上記同期双方向インターフェースを介して指定
のメモリバンクに対する書き込データの取り込みを行
い、先行する動作指示に対応する第１もしくは第２期間
に係わりなく上記クロック信号によって設定される単位
期間毎での順次の複数の読み出し動作の指示、もしくは
複数の書き込み動作の指示に応答可能とし、先行する読
み出し動作の終了の前に書き込み動作が指示された場
合、かかる書き込み動作の指示に対応する第２期間まで
上記同期双方向インターフェ―スを介しての読み出しデ
ータの出力を許容し、次いで上記第２期間経過の後、上
記同期双方向インターフェースを介しての書き込みデー
タの取り込みを行うようにすることにより、動作の高速
化と３Ｄ画像成形に好適な半導体記憶装置を得ることが
できる。
【０１９１】外部からの動作指示コマンドによってその
内部動作が指示される半導体記憶装置において、第１コ
マンドコードを採り、同期信号によって決められる第１
単位期間を周期としてメモリブロックを構成する複数の
メモリセルの内容をクリアレベルにせしめる第１コマン
ドと、上記第１コマンドコードと異なるコードからなる
第２コマンドコードを採り、上記同期信号によって決め
られる第２単位期間を周期として、被転写データ領域か
らのデータをメモリブロックのアドレス付けされたメモ
リセルに書き込みせしめる第２コマンドとに応答可能と
することにより、少ない端子数で内部回路動作に適合し
た多種類のコマンド入力が可能になるという効果が得ら
れる。
内部動作が指示される半導体記憶装置において、第１コ
マンドコードを採り、同期信号によって決められる第１
単位期間を周期としてメモリブロックを構成する複数の
メモリセルの内容をクリアレベルにせしめる第１コマン
ドと、上記第１コマンドコードと異なるコードからなる
第２コマンドコードを採り、上記同期信号によって決め
られる第２単位期間を周期として、被転写データ領域か
らのデータをメモリブロックのアドレス付けされたメモ
リセルに書き込みせしめる第２コマンドとに応答可能と
することにより、少ない端子数で内部回路動作に適合し
た多種類のコマンド入力が可能になるという効果が得ら
れる。
【図１】この発明に係る半導体記憶装置の一実施例を示
す概略構成図である。
す概略構成図である。
【図２】この発明に係る半導体記憶装置の一実施例を示
すピン配置図である。
すピン配置図である。
【図３】この発明に係る半導体記憶装置の一実施例を示
す全体ブロック図である。
す全体ブロック図である。
【図４】この発明に係る半導体記憶装置の他の一実施例
を示す全体ブロック図である。
を示す全体ブロック図である。
【図５】図３、図４のサブブロックの一実施例を示す構
成図である。
成図である。
【図６】この発明に係る半導体記憶装置の一実施例を示
す回路図である。
す回路図である。
【図７】この発明に係る半導体記憶装置の動作の一例を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図８】この発明に係る半導体記憶装置の動作の他の一
例を説明するためのタイミング図である。
例を説明するためのタイミング図である。
【図９】この発明に係る半導体記憶装置の一実施例の画
素マッピング図である。
素マッピング図である。
【図１０】この発明に係る半導体記憶装置における一実
施例のサブブロックの各データに割り当てられたアドレ
スマッピング図である。
施例のサブブロックの各データに割り当てられたアドレ
スマッピング図である。
【図１１】この発明に係る半導体記憶装置における１つ
のメモリバンクに対応した記憶回路ブロック部の一実施
例を示す構成図である。
のメモリバンクに対応した記憶回路ブロック部の一実施
例を示す構成図である。
【図１２】この発明に係る半導体記憶装置の一実施例を
示すコマンドの構成図である。
示すコマンドの構成図である。
【図１３】この発明に係る半導体記憶装置に設けられる
コマンドデコーダの一実施例を示すブロック図である。
コマンドデコーダの一実施例を示すブロック図である。
【図１４】この発明に係る半導体記憶装置に設けられる
クリア機能を説明するための一実施例を示すタイミング
図である。
クリア機能を説明するための一実施例を示すタイミング
図である。
【図１５】この発明に係る半導体記憶装置を用いた一実
施例のシステム構成図である。
施例のシステム構成図である。
１１…メインローデコーダ、１２…メインワードドライ
バ、１５…メモリマット、１６…センスアンプ、１７…
サブワードドライバ、１８…交差エリア、５１…アドレ
スバッファ、５２…プリデコーダ、５３…カラムデコー
ダ、６１…メインアンプ、６２…出力バッファ、６３…
入力バッファ、ａ…外部アドレス、ｂ…下位３ビット、
ｃ…残りアドレス、ｄ…＋２回路、ｅ…＋１回路、ｆ…
選択回路、ｇ…サブブロック、ｈ…ワード順序補正マル
チプレクサ、Ｃontroller …コントローラ（ＣＰＵ）、
ＨｙＰｅｒ ＤＤＲ…メモリ回路。
バ、１５…メモリマット、１６…センスアンプ、１７…
サブワードドライバ、１８…交差エリア、５１…アドレ
スバッファ、５２…プリデコーダ、５３…カラムデコー
ダ、６１…メインアンプ、６２…出力バッファ、６３…
入力バッファ、ａ…外部アドレス、ｂ…下位３ビット、
ｃ…残りアドレス、ｄ…＋２回路、ｅ…＋１回路、ｆ…
選択回路、ｇ…サブブロック、ｈ…ワード順序補正マル
チプレクサ、Ｃontroller …コントローラ（ＣＰＵ）、
ＨｙＰｅｒ ＤＤＲ…メモリ回路。
Claims (52)
- 【請求項１】 データ読み出し動作において同期信号に
同期してデータ端子に読み出しデータを出力し、データ
書込み動作において同期信号に同期して上記データ端子
を介して書き込みデータを入力する半導体記憶装置であ
って、 読み出しデータの上記データ端子への出力動作が行われ
るべき第１期間内において、上記データ端子を介しての
書き込みデータの入力動作を許容する入出力動作が可能
にされてなり、 上記入出力動作は、書き込み動作の指示がされてから書
き込みデータの入力が開始されるまでの第２期間と、書
き込みデータの入力が行われる第３期間とを有し、上記
読み出しデータの上記データ端子への出力が、上記第２
期間内に許容されるようにされてなることを特徴とする
半導体記憶装置。 - 【請求項２】 請求項１において、 上記読み出しデータは上記同期信号によって決められる
タイミング毎に順次に出力されるべき複数ビットからな
り、かつ上記第２期間内で上記データ端子への出力が未
終了であったビットがあったとき、上記複数ビットの読
み出しデータの内の上記出力未終了のデータが上記第３
期間の後の第４期間に上記データ端子に出力されるよう
にされてなることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１又は２において、 上記第２期間における最後の読み出しデータの出力終了
タイミングと上記第３期間における書き込みデータの入
力タイミングとの問に、上記同期信号によって規定され
る単位期間をもつクイミング規定期間が設定されるよう
にされてなることを特徴とする半導体記憶装置。 - 【請求項４】 請求項２において、 上記第３期間における最後の書き込みデータの入力タイ
ミングと、上記第４期間における最初の読み出しデータ
の出力タイミングとの間に、上記同期信号によって規定
される単位期間をもつタイミング規定期間が設定される
ようにされてなることを特徴とする半導体記憶装置。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 上記第２期間は、上記同期信号の期間によってその時間
長が設定されるものであることを特徴とする半導体記憶
装置。 - 【請求項６】 請求項５において、 上記第２期間は、上記同期信号の複数個の期間によつて
その時間長が設定されるものであることを特徴とする半
導体記憶装置。 - 【請求項７】 請求項１ないし６のいずれかにおいて、 上記同期信号、クロック信号であることを特徴とする半
導体記憶装置。 - 【請求項８】 請求項７において、 上記第２期間は、上記クロック信号に対応される単位周
期の数を規定する制御データによって設定されるもので
あり、上記単位周期の整数倍の周期に設定されるもので
あることを特徴とする半導体記憶装置。 - 【請求項９】 請求項８において、 上記クロック信号の数を規定する制御データは、内部レ
ジスタに設定されるものであることを特徴とする半導体
記憶装置。 - 【請求項１０】 請求項９において、 上記制御データは、上記クロック信号の半クロックサイ
クル単位刻みと対応されるものであることを特徴とする
半導体記憶装置。 - 【請求項１１】 読み出し動作及び書き込み動作におけ
るデータ転送をクロック信号に同期して行う同期双方向
インターフェースを備えてなり、 読み出し動作での読み出しデータが上記インターフェ−
スを介して出力されるべきクロック信号期間内において
書き込み動作の受付が可能にされ、 上記読み出しデータが出力されるべきクロック信号期間
内に書き込み動作が指示された場合、上記書き込みデー
タの入力が開始される以前に上記読み出しデータの出力
動作を一時中断し、次いで、書き込みデータの入力を行
い、かつ上記書き込みデータの入力終了の後に上記中断
された読み出しデータの出力動作を再開する機能を持つ
ようにされてなることを特徴とする半導体記憶装置。 - 【請求項１２】 請求項１１において、 遅延量に応じた値が設定される内部レジスタを更に備
え、 書き込み動作が指示されてから上記インターフェースを
介する書き込みデータの入力動作が開始されるまでのタ
イミング設定が、上記内部レジスクの値に基づいて制御
されることを特徴とする半導体記憶装置。 - 【請求項１３】 請求項１２において、 上記タイミング設定は、半クロックサイクル単位に対応
される任意値をとるようにされてなることを特徴とする
半導体記憶装置。 - 【請求項１４】 請求項１１ないし１２のいずれかにお
いて、 上記読み出しデータは、クロック信号によって規定され
る複数タイミングにそれぞれ同期して順次に出力される
べきブロック単位のデータであり、 上記読み出しデータの出力動作の一時中断は、上記ブロ
ック単位のデータの読み出しが開始されてから終了する
までの所望タイミングで可能とされ、 上記書き込みデータの入力動作に伴つて中断されていた
読み出しデータの出力動作の再開は、上記ブロック単位
のデータの残りの読み出しデータに対して行われること
を特徴とする半導体記憶装置。 - 【請求項１５】 クロック信号に同期して読み出し及び
書き込みのデータ転送が行われる双方向インターフェー
スを備え、 一回の読み出し命令に応じて、上記双方向インターフェ
ースによって転送される読み出しデータの単位ビット長
の複数倍のビット長である長ビット長のデータを内部的
に読み出し、 上記双方向インターフェ―スを介して、長ビット長の読
み出しデータを上記単位ビット長毎をもって逐次に出力
し、 一回の書き込み命令で、上記双向インターフェースを介
して、単位ビット長の複数倍の長ビット長の書き込みデ
ータのデータ入力を行い、 上記長ビット長の書き込みデータを内部に書き込むとこ
ろの読み出し書き込み機構を持ってなる半導体記憶装置
であって、 上記単位ビット長の読み出しデータは、第１アドレスを
もってアドレス付けされてなり、一回の読み出し命令で
所望の第１アドレスからそれぞれ離散的アドレス値をも
たらすところの所定のアドレス更新単位ずつをもって更
新される値の所望の範囲までの読み出しデータを単位ビ
ット長ごとに直列的に出力する機能を持ってなることを
特徴とする半導体記憶装置。 - 【請求項１６】 請求項１５において、 上記アドレス更新値が２であることを特徽とする半導体
記憶装置。 - 【請求項１７】 請求項１５又は１６のいずれかにおい
て、 上記アドレス更新値を指示するデータが設定される内部
レジスタが設けられ、 上記内部レジスタのデータに基づいて上記アドレス更新
値が制御されるようにされてなることを特徴とする半導
体記憶装置。 - 【請求項１８】 請求項１５ないし１７のいずれかにお
いて、 連続したアドレスに対する書き込み、読み出し動作と、
任意のアドレス偏移値ずつのアドレスに対する書き込
み、読み出し動作が、それぞれコマンドによって指示さ
れるようにされてなることを特徴とする半導体記憶装
置。 - 【請求項１９】 請求項１８において、 上記連続したアドレスに対する書き込み、読み出し動作
を指示するコマンドと、 上記任意のアドレス更新値ずつのアドレス偏移のアドレ
スに対する書き込み、読み出し動作を指示するコマンド
が、互いに別個のコマンドコードから構成されてなるこ
とを特徴とする半導体記憶装置。 - 【請求項２０】 請求項１５ないし１９のいずれかにお
いて、 モードレジスタを更に備えてなり、 上記モードレジスタにアドレス更新値を指示するデータ
が設定され、 上記アドレス更新値を指示するデータによって上記連続
したアドレスに対する書き込み、読み出し動作のための
アドレス更新と上記任意のアドレス更新値ずつのアドレ
ス偏移のアドレスに対する書き込み、読み出し動作のた
めのアドレス更新が制御されるようにされてなることを
特徴とする半導体記憶装置。 - 【請求項２１】 クロック信号に同期して読み出し及び
書き込みのデータ転送を行う双方向インターフェース
と、 それぞれバンクを構成して独立に動作可能にされた複数
のメモリマットと、 第１の読み出し命令もしくは書き込み命令に従う動作の
後に、上記書き込み命令もしくは読み出し命令で指定さ
れたバンク中の読み出しもしくは書き込みが実行された
メモリマット中のワードラインを立ち下げ、センスアン
プ群をプリチャージする一連の動作を自動的に行う機構
とを備え、 上記読み出しもしくは書き込み命令の直後に同―のバン
クに対して第２の読み出し又は書き込み命令が発せられ
た場合、上記自動的に行われるワードラインの立ち上げ
から始まる一連の動作を、上記直後に発行された第２の
読み出し又は書き込み命令の終了まで延長する機構を持
つことを特徴とする半導体記憶装置。 - 【請求項２２】 請求項２１において、 第１の読み出しコマンドの直後に第２の読み出しコマン
ドが同一のバンクに対して発行された場合、第２のコマ
ンドのマット指定・ワード線指定にかかるアドレスを無
視し、第１の読み出しコマンドで活性化されたセンスア
ンプ群から第２のコマンドのカラムアドレス部で指定さ
れたアドレスのデータを出力し、 第１の書き込みコマンドの直後に第２の書き込みコマン
ドが同一のバンクに対して発行された場合、第２のコマ
ンドのマット指定・ワード線指定にかかるアドレスを無
視し、第１の書き込みコマンドで活性化されたセンスア
ンプ群から第２のコマンドのカラムアドレス部で指定さ
れたアドレスへ入力されたデータを書き込み可能なコマ
ンド制御機構を持つことを特徴とする半導体記憶装置。 - 【請求項２３】 クロック信号に同期して読み出し及び
書き込みのデータ転送が行われる双方向インターフェー
スと、 バンクを構成する独立に動作可能な複数のメモリブロッ
クと、 内部の読み出し又は書き込み動作の周期より短い周期で
連続してコマンドが入力可能なコマンド回路とを備えた
半導体記憶装置であって、 第１の読み出しコマンドの直後に第２の読み出しコマン
ドが同一のバンクに対して発行された場合、第２のコマ
ンドのアドレスに係かわらず自動的に第１の読み出しコ
マンドに引き続くアドレスのデータを出力し、 第１の書き込みコマンドの直後に第２の書き込みコマン
ドが同―のバンクに対して発行された場合、内部の書き
込み動作を第２の書き込みコマンドのためのデータの入
力の完了まで延長し、第２のコマンドのアドレスに係わ
らず自動的に第１の書き込みコマンドに引き続くアドレ
スのデータとして書き込み可能なコマンド制御機構と、 上記制御を可能とするための通常のコマンドの２倍のビ
ット幅のデータを一度に読み出し又は書き込み可能なマ
ット機構を持つことを特徴とする半導体記憶装置。 - 【請求項２４】 クロック信号に同期して読み出し及び
書き込みデータ転送が行われる同期双方向インターフェ
ースと、 バンクを構成する独立に動作可能な複数のメモリブロッ
クと、 命令中のバンクアドレス部で指定されたバンク中のロウ
アドレス部で指定されたアドレスのワードラインを立ち
上げ複数の記憶セルの内容を対応したセンスアンプ群上
に読み出す機構と、 上記センスアンプ群中の、命令中のカラムアドレス部で
指定された一部又は全部のビットを内部のデータラッチ
から書き込む機構と、 読み出し又は書き込み命令の終了後、書き込み又は読み
出し命令で指定されたバンク中の読み出し又は書き込み
が実行されたメモリマット中のワードラインを立ち下げ
センスアンプ群をプリチャージする機構とを備えた半導
体記憶装置であって、 データを内部のデータラッチにセットし、 内部のデータラッチから複数のセンスアンプ群へ書き込
む第１の命令と、 センスアンプをプリチャージせずに現在立ち上がつてい
るワードラインを立ち下げ、引き続き指定のワードライ
ンを立ち上げる第２の命令と、 第１又は第２の命令の直後に第２の命令が引き読かない
場合、ワードラインを立ち下げ、センスアンプをプリチ
ヤージするという通常の動作が起動されることを特徴と
する半導体記憶装置。 - 【請求項２５】 データ読み出し動作、データ書き込み
動作が、コマンドによって指示される半導体記憶装置で
あって、 アドレス情報に従ったメモリアドレスからのデータ読み
出しを実行せしめる第１読み出しコマンドと、 上記第１のコマンドのためのコマンドコードと異なるコ
マンドコードを持つようにされ、読み出し開始アドレス
から順次飛び飛びのメモリアドレスからのデータ読み出
しを実行せしめる第２読み出しコマンドとに応答可能に
されてなることを特徴とする半導体記憶装置。 - 【請求項２６】 請求項２５において、 上記第１コマンドは、メモリブロックの選択アドレスか
らのデータの読み出しを実行せしめるコマンドであり上
記第２コマンドは、同期信号に同期して上記読み出し開
始アドレスから上記順次飛び飛びのメモリアドレスから
の読み出しデータを読み出させるバースト読み出し動作
を実行せしめるコマンドであることを特徴とする半導体
記憶装置。 - 【請求項２７】 請求項２５又は２６において、 上記第２読み出しコマンドは、上記メモリブロックのカ
ラムアドレスをアドレス情報によって上記読み出し開始
アドレスを設定し、かつ同期信号に応じて上記飛び飛び
のメモリアドレスを形成せしめるものであることを特徴
とする半導体記憶装置。 - 【請求項２８】 請求項２５ないし２７のいずれかにお
いて、 上記第２コマンドに従う飛び飛びのメモリアドレスのア
ドレス間隔が、２とされてなることを特徴とする半導体
記憶装置。 - 【請求項２９】 複数のメモリバンクと、複数のメモリ
バンクに共通にされクロック信号に同期しての読み出し
データの出力、書き込みデータの入力を行う同期双方向
インクーフェースとを備え、 メモリバンク指定を伴っての読み出し動作の指示、書き
込み動作の指示が可能とされ、 １つの読み出し動作が指示されたとき、かかる動作が指
示されたタイミングから、上記クロック信号によって設
定される単位期間の複数倍の期間である第１期間を経過
した後に指定のメモリバンクからの読み出しデータを上
記同期双方向インターフェースを介して出力し、 １つの書き込み動作が指示されたとき、かかる書き込み
動作が指示されたタイミングから上記クロック信号によ
って設定される単位期間の複数倍の期間である第２期間
を経過した後に上記同期双方向インターフェースを介し
て指定のメモリバンクに対する書き込データの取り込み
を行う半導体記憶装置であって、 先行する動作指示に対応する第１もしくは第２期間に係
わりなく上記クロック信号によって設定される単位期間
毎での順次の複数の読み出し動作の指示、もしくは複数
の書き込み動作の指示に応答可能にされてなり、 先行する読み出し動作の終了の前に書き込み動作が指示
された場合、かかる書き込み動作の指示に対応する第２
期間まで上記同期双方向インターフェ―スを介しての読
み出しデータの出力が許容され、次いで上記第２期間経
過の後、上記同期双方向インターフェースを介しての書
き込みデータの取り込みが行われるようにされてなるこ
とを特徴とする半導体記憶装置。 - 【請求項３０】 請求項２９において、 上記複数のメモリバンクのそれぞれが、それぞれ１つの
メモリブロックから構成されてなることを特徴とする半
導体記憶装置。 - 【請求項３１】 請求項２９又は３０において、 上記書き込み動作指示に従う書き込みデータの取り込み
が行われたとき、先行する読み出し動作指示に対応され
かつ上記同期双方向インターフェースを介してまだ出力
されていなかつた未読み出しの読み出しデータが存在す
る場合、当該の未読み出しの読み出しデータが、上記書
き込みデータの取り込み終了の後に上記同期双方向イン
ターフェースを介して出力されるようにされてなること
を特徴とする半導体記憶装置。 - 【請求項３２】 請求項２９ないし３１のいずれかにお
いて、 上記書き込み動作指示に対応する上記同期双方向インタ
ーフェースを介する書き込みデータの取り込み開始タイ
ミングの直前の読み出しデータの出力終了タイミング
と、該書き込みデータの取り込み開始タイミングとの間
に上記クロック信号によって設定される単位期間からな
るタイミング規定期間が設定されるようにされてなるこ
とを特徴とする半導体記憶装置。 - 【請求項３３】 請求項３１において、 上記書き込みデータの取り込み終了のタイミングと、上
記の未読み出しの読み出しデータの出力タイミングの問
に上記クロック信号によって設定される単位期間をもつ
タイミング規定期間が設定されるようにされてなること
を特徴とする半導体記憶装置。 - 【請求項３４】 請求項３３において、 上記書き込み動作の指示の後に後続の読み出し動作が指
示された場合であって、上記未読み出しの読み出しデー
タの上記同期双方向インターフェースを介する読み出し
終了タイミングが、上記後続の読み出し動作指示に対す
る第１期間によって規定されるタイミングを超えると
き、上記後続の読み出し動作指示に対する読み出しデー
タが、上記未読み出しの読み出しデータの上記読み出し
終了タイミングに続くタイミング設定期間を伴うこと無
く、上記同期双方向インターフェースを介して出力され
るようにされてなることを特徴とする半導体記憶装置。 - 【請求項３５】 外部からの動作指示コマンドによって
その内部動作が指示される半導体記憶装置であって、 第１コマンドコードを採り、同期信号によって決められ
る第１単位期間を周期としてメモリブロックを構成する
複数のメモリセルの内容をクリアレベルにせしめる第１
コマンドと、 上記第１コマンドコードと異なるコードからなる第２コ
マンドコードを採り、上記同期信号によって決められる
第２単位期間を周期として、被転写データ領域からのデ
ータをメモリブロックのアドレス付けされたメモリセル
に書き込みせしめる第２コマンドと、 に応答可能にされてなることを特徴とする半導体記憶装
置。 - 【請求項３６】 請求項３５において、 上記第２コマンドは、上記第２単位期間を周期としての
上記書き込みを複数回にわたって、上記アドレスを更新
しつつ、実行せしめるものであることを特徴とする半導
体記憶装置。 - 【請求項３７】 請求項３５又は３６において、 上記被転写データ領域は、上記第２単位期間毎に順次に
被転写単位データが設定される複数の単位データ領域か
らなることを特徴とする半導体記憶装置。 - 【請求項３８】 請求項３７において、 上記第２コマンドは、上記複数の単位データ領域からの
複数の被転写単位データ複合被転写データとなし、該複
合被転写データを、上記の互いに異なるアドレスの複数
のメモリセルに逐次に書き込みせしめるものであること
を特徴とする半導体記憶装置。 - 【請求項３９】 請求項３５ないし３８のいずれかにお
いて、 上記アドレスは、第１アドレスと第２アドレスとの組み
合わせからなり、 上記第２コマンドは、第２単位期間を周期とする単位周
期に、上記第ｌアドレスの範囲に有り、かつ複数の第２
アドレスにある複数のメモリセルに同時に被転写データ
を書き込みせしめる第１動作を含むものであることを特
徴とする半導体記憶装置。 - 【請求項４０】 請求項３９において、 上記第２コマンドは、上記単位周期毎に上記第１アドレ
スを更新する動作を実行せしめながらの上記単位周期の
動作を繰返し実行せしめるものであることを特徴とする
半導体記憶装置。 - 【請求項４１】 請求項３５ないし４０のいずれかにお
いて、 上記第１コマンドは、メモリセルをクリアレベルにせし
める上記動作と、かかる動作の終了の後、メモリブロッ
クのデータ線系構成をイコライズ電位レベルに強制せし
めるところのイコライズ動作を実行せしめるものであ
り、 上記第２コマンドは、上記被転写データ領域からのデー
タのメモリセルヘの書き込みせしめる上記書き込み動作
と、上記書き込み動作の終了の後、メモリブロックのデ
ータ線系構成をイコライズ電位レベルに強制せしめると
ころのイコライズ動作を実行せしめるものであることを
特徴とする半導体記憶装置。 - 【請求項４２】 請求項３９において、 上記第１コマンドは、メモリセルをクリアレベルにせし
める上記動作と、かかる動作の終了の後、メモリブロッ
クのデータ線系構成をイコライズ電位レベルに強制せし
めるところのイコライズ動作を実行せしめるものであ
り、 上記第２コマンドは、上記第１アドレスの上記更新と上
記被転写データ領域からのデータのメモリセルへの書き
込みとを繰り返しせしめる上記書き込み動作と、上記書
き込み動作の終了の後、メモリブロックのデータ線系構
成をイコライズ電位レベルに強制せしめるところのイコ
ライズ動作を実行せしめるものであることを特徴とする
半導体記憶装置。 - 【請求項４３】 請求項４１又は４２において、 上記第１コマンド及び上記第２コマンドは、上記第ｌコ
マンドもしくは第２コマンドによる回路動作の期間内
に、後続の第１コマンドもしくは第２コマンドが発せら
れていた場合、上記イコライズ動作を無効にせしめるも
のであることを特徴とする半導体記憶装置。 - 【請求項４４】 請求項３５ないし４３のいずれかにお
いて、 上記半導体記憶装置は、それぞれバンクアドレスにより
アドレス付けされた複数のメモリバンクを備え、 上記第１コマンド及び第２コマンドは、バンクアドレス
によって指示されたメモリバンクに対して上記動作を実
行せしめるものであることを特徴とする半導体記憶装
置。 - 【請求項４５】 複数のコマンドによってその内部動作
が制御される半導体記憶装置であって、 上記複数のコマンドは、それぞれ複数ビットのビットに
よって規定され、かつ第１種コマンドと、第２種コマン
ドからなり上記第１種コマンドは、それ自体で単位の内
部動作機能を規定するものであり、 上記第２種コマンドは、付加コマンドとの組み合わせに
よって内部動作機能を規定するものであることを特徴と
する半導体記憶装置。 - 【請求項４６】 請求項４５において、 上記第１種コマンドは、データ書き込み動作制御、デー
タ読み出し動作制御を含む記憶装置の主動作制御用のコ
マンドであり、 上記第２コマンドは、テスト動作制御、リセット動作制
御を含む記憶装置の副動作制御用のコマンドであること
を特徴とする半導体記憶装置。 - 【請求項４７】 第１の複数ビットによって規定される
第１動作制御コマンド、及び第２動作制御コマンドと、 上記第ｌ動作制御コマンドによって有意にされ、かつ第
２の複数ビットによって規定される第３動作制御コアン
ドと、 に応答可能にされてなることを特徴とする半導体記憶装
置。 - 【請求項４８】 請求項４７において、 上記第１動作制御コマンドは、外部からのアドレス情報
に必要とする動作制御のためのコマンドであり、 上記第２動作制御コマンドは、外部からの記憶アドレス
情報を必要としない動作制御のためのコマンドである、 ことを特徴とする半導体記憶装置。 - 【請求項４９】 請求項４７又は４８において、 上記第２の複数ビットは、上記第１の複数ビットと異な
るビット位置のビットであることを特徴とする半導体記
憶装置。 - 【請求項５０】 請求項４９において、 上記第１ないし第３動作制御コマンド、及び上記第１動
作制御コマンドのための上記アドレス情報はパケット構
成にされ、 上記第１及び第２動作制御コマンドのための第１の複数
ビットが、パケット構成における第ｌ領域に位置され、 上記第１動作制御コマンドのためのアドレス情報及び上
記第３動作制御コマンドのための上記第２の複数ビット
が、パケット構成における第２領域に位置されてなるこ
とを特徴とする半導体記憶装置。 - 【請求項５１】 請求項５０において、 上記第１の複数ビットをデコードする第１デコーダと、 上記第２動作制御コマンドが指示されたときに第１デコ
ーダから出力されるデコード結果によって動作が有効と
されて上記第２の複数ビットをデコードする第２デコー
ダとを備えてなる、 ことを特徴とする半導体記億装置。 - 【請求項５２】 請求項５１において、 上記半導体記憶装置は、同期信号に同期して動作する同
期式半導体記憶装置であり、 上記第２動作制御コマンドは、同期信号によって規定さ
れる第１期間に判定され、 上記第３動作制御コマンドは、上記同期信号によって規
定されかつ上記第１期間の後の期間である第２期間に判
定されるものであることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000245263A JP4569915B2 (ja) | 2000-08-11 | 2000-08-11 | 半導体記憶装置 |
| TW090118650A TW571430B (en) | 2000-08-11 | 2001-07-31 | Semiconductor memory device |
| KR1020010048350A KR20020013785A (ko) | 2000-08-11 | 2001-08-10 | 반도체기억장치 |
| US09/925,417 US6606277B2 (en) | 2000-08-11 | 2001-08-10 | Semiconductor memory device |
| US10/446,734 US6788616B2 (en) | 2000-08-11 | 2003-05-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000245263A JP4569915B2 (ja) | 2000-08-11 | 2000-08-11 | 半導体記憶装置 |
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|---|---|
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|---|---|---|---|
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|---|---|
| US (2) | US6606277B2 (ja) |
| JP (1) | JP4569915B2 (ja) |
| KR (1) | KR20020013785A (ja) |
| TW (1) | TW571430B (ja) |
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