JP2008181614A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】メモリセルアレイ22と、第1アドレス信号に応じて第1動作を制御し、データ読み出し開始の際にリード開始信号を出力する第1制御回路3、4と、第2アドレス信号に応じて第2動作を制御し、前記第1、第2アドレスが一致する際にシーケンスフラグを出力する第2制御回路8と、前記シーケンスフラグをラッチするラッチ回路9と、前記シーケンスフラグ9と前記第1制御回路3、4で読み出された前記データのいずれかを選択する選択回路10と、前記リード開始信号からリード開始パルス信号を生成する選択制御回路11とを具備し、前記選択制御回路11は、前記リード開始パルス信号が終了した時点で前記第2動作実行中の場合には前記選択回路10に前記シーケンスフラグを選択させ、非実行中の場合には前記第1動作で読み出された前記データを選択させる。
【選択図】 図1
Description
この発明の一実施形態に係る半導体記憶装置について説明する。図1は、本実施形態に係るNOR型フラッシュメモリのブロック図である。
ラッチ回路61は、クロックドインバータ(Clocked inverter)64、66及びインバータ65、67を備えている。インバータ67は、ラッチイネーブル信号を反転させる。クロックドインバータ64は、ラッチイネーブル信号及びインバータ67の出力を、それぞれpチャネルMOSトランジスタ及びnチャネルMOSトランジスタのクロックとして用いるインバータであり、ラッチイネーブル信号が“L”レベルの際に動作する。すなわちラッチイネーブル信号が“L”レベルである際に、シーケンスフラグ出力信号を取り込んで反転させる。インバータ65は、クロックドインバータ64の出力を反転させ、反転させた結果をラッチ信号として出力する。クロックドインバータ66は、インバータ67の出力及びラッチイネーブル信号を、それぞれpチャネルMOSトランジスタ及びnチャネルMOSトランジスタのクロックとして用いるインバータであり、ラッチイネーブル信号が“H”レベルの際に動作する。そして、ラッチ信号を反転させて、反転させた結果をインバータ65の入力ノードに入力する。
このように、複数のメモリバンク20に対して同時にアクセスすることで、NOR型フラッシュメモリの処理効率を向上出来る。但し、同時にアクセス出来るメモリバンク20は、基本的に互いに異なるメモリバンク20である。これは、同一のメモリバンク20に対して同時にアクセスがなされると誤動作が生じるおそれがあるからである。しかしながら、例えばあるメモリバンク20に対して自動動作を実行中に、同一のメモリバンク20に対して同期リードが行われようとする場合がある。この場合、NOR型フラッシュメモリ1では、セルデータを出力する代わりにシーケンスフラグを出力することで、同期リードにてアクセスされたメモリバンク20が自動動作実行中であることを外部に知らせる。この際の動作について、以下3つのケースについて説明する。
まず、同期リード動作において、セルデータでは無くシーケンスフラグを出力する場合について、図6及び図7を用いて説明する。図6はNOR型フラッシュメモリ1における動作のフローチャートであり、図7は各種信号のタイミングチャートである。
期間a<(期間b+期間c)<期間e
但し、
期間a:同期リード開始からシーケンスフラグ出力信号が“H”になるまでの期間、
期間b:リード開始信号のパルス時間、
期間c:遅延回路46における遅延時間、
期間e:同期リード開始からシーケンスフラグ出力判定タイミングまでの期間、
である。
次に、同期リード開始直後に自動動作が終了した場合について説明する。この場合、同期リード動作可能であるので、フラッシュメモリはシーケンスフラグではなくセルデータを出力する。この場合について、図8及び図9を用いて説明する。図8はNOR型フラッシュメモリ1における動作のフローチャートであり、図9は各種信号のタイミングチャートである。
期間a<(期間b+期間c)<期間e
期間f<期間d
但し、
期間d:遅延回路48における遅延時間、
期間f:自動動作終了からシーケンスフラグ出力信号が“L”になるまでの期間、
である。
次に、CASE2と同じく、同期リード開始直後に自動動作が終了した場合について説明する。但しCASE3では、CASE2と異なり、リード開始パルス信号が終了するより前に、シーケンスフラグ出力信号が“L”レベルになる。すなわちCASE3は、自動動作終了タイミングがCASE2よりも早い場合である。図10はCASE3におけるNOR型フラッシュメモリ1における動作のフローチャートであり、図11は各種信号のタイミングチャートである。
CASE1は、自動動作状態信号が“H”レベルになるタイミング、すなわち自動動作の終了タイミングが、リード開始パルス信号が“H”レベルになるタイミングよりも遅い場合である(ステップS40、YES)。
次にCASE2について説明する。CASE2に該当するのは、自動動作状態信号が“H”レベルになるタイミングが、リード開始パルス信号が“H”レベルになるタイミングよりも早い場合である(ステップS40、NO)。しかも、シーケンスフラグ出力信号が“L”レベルになるタイミングが、リード開始パルス信号が“H”レベルになるタイミングよりも遅い場合である(ステップS50、YES)。
次にCASE3について説明する。CASE3に該当するのは、自動動作状態信号が“H”レベルになるタイミングが、リード開始パルス信号が“H”レベルになるタイミングよりも早い場合である(ステップS40、NO)。しかも、CASE2と異なり、シーケンスフラグ出力信号が“L”レベルになるタイミングが、リード開始パルス信号が“H”レベルになるタイミングよりも早い場合である(ステップS50、NO)。
Claims (5)
- 不揮発性のメモリセルからデータを読み出す第1動作と、前記メモリセルにデータを書き込む、またはデータを消去する第2動作とを同時に実行可能な半導体記憶装置であって、
前記メモリセルを備えたメモリセルアレイと、
第1アドレス信号に応じて前記第1動作の制御を行い、前記データの読み出しを開始した際にリード開始信号を出力する第1制御回路と、
第2アドレス信号に応じて前記第2動作の制御を行い、前記第1、第2アドレスが一致する場合にシーケンスフラグを出力する第2制御回路と、
前記第2制御回路から出力された前記シーケンスフラグをラッチするラッチ回路と、
前記第1制御回路の命令に従って、前記ラッチ回路に保持された前記シーケンスフラグと、前記第1制御回路によって読み出された前記データとのいずれかを選択して出力する選択回路と、
前記第1制御回路から出力された前記リード開始信号を遅延させてリード開始パルス信号を発生させ、前記第2制御回路において前記シーケンスフラグが出力された際、前記リード開始パルス信号が終了する時点において前記第2動作が実行中である場合にアサートされ、前記第2動作が未実行である場合にネゲートされる選択制御信号を出力する選択制御回路と
を具備し、前記第1制御回路は、前記選択制御信号がアサートされている場合には前記選択回路に対して前記シーケンスフラグを選択させ、ネゲートされている場合には前記第1動作によって読み出された前記データを選択させるよう命令する
ことを特徴とする半導体記憶装置。 - 前記選択制御回路は、前記シーケンスフラグの出力終了タイミングが、前記リード開始パルス信号が終了するよりも遅い場合、前記リード開始パルス信号が終了するタイミングで前記ラッチ回路の内容を確定させ、
前記シーケンスフラグの出力終了タイミングが、前記リード開始パルス信号が終了するよりも早い場合、前記シーケンスフラグの出力終了タイミングで前記ラッチ回路の内容を確定させる
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記第2制御回路は、前記第2動作実行中時にアサートされ、且つ未実行中にネゲートされる自動動作状態信号、及び前記シーケンスフラグを出力している期間にアサートされ、且つ出力されていない期間にネゲートされるシーケンスフラグ出力信号を、前記選択制御回路へ出力し、
前記選択制御回路は、前記第2制御回路から出力された前記自動動作状態信号を遅延させて自動動作終了パルス信号を生成し、
前記自動動作状態信号がネゲートされるタイミングが前記リード開始パルス信号の終了タイミングより遅い場合、前記リード開始パルス信号の終了タイミングにおける前記シーケンスフラグ出力信号を前記選択制御信号として出力し、且つ
前記自動動作状態信号がネゲートされるタイミングが前記リード開始パルス信号の終了タイミングより早い場合、前記自動動作終了パルス信号の終了タイミングにおける前記シーケンスフラグ出力信号を前記選択制御信号として出力する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記選択制御回路は、第1遅延回路を備え、且つ前記リード開始信号の出力期間と前記第1遅延回路における遅延時間との期間、前記リード開始信号を生成するリード開始パルス生成部と、
第2遅延回路を備え、且つ前記自動動作状態信号がアサートされてから前記第2遅延回路における遅延時間の期間にアサートされる前記自動動作終了パルス信号を生成する自動動作終了パルス信号発生部と、
前記リード開始パルス信号が出力され、且つ前記自動動作終了パルス信号がアサートされている際にリセット状態とされるフリップフロップと、
前記フリップフロップがリセット状態とされた時点において前記シーケンスフラグ出力信号がアサートされている場合に、前記選択制御信号をアサートする選択制御信号出力部と
を備えることを特徴とする請求項3記載の半導体記憶装置。 - 前記リード開始信号が出力されてから前記シーケンスフラグ出力信号がアサートされるまでの期間は、前記リード開始パルス信号が生成される期間よりも短く、
前記リード開始パルス信号が生成される期間は、前記リード開始信号が出力されてから前記第1制御回路が前記選択回路に対して前記シーケンスフラグと前記第1動作によって読み出された前記データとのいずれかの選択を命令するまでの期間よりも短い
ことを特徴とする請求項4記載の半導体記憶装置。
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