TWI812227B

TWI812227B - 半導體記憶裝置及其控制方法

Info

Publication number: TWI812227B
Application number: TW111118517A
Authority: TW
Inventors: 森郁
Original assignee: 華邦電子股份有限公司
Priority date: 2022-05-18
Filing date: 2022-05-18
Publication date: 2023-08-11
Also published as: TW202347332A

Abstract

一種半導體記憶裝置，當晶片選擇(chip select)訊號設為有效時，響應於外部時脈訊號進行資料的讀取操作，包含：調整電路，調整最後讀取資料的輸出時間點，使第2期間變得比第1期間還要長；其中第1期間是外部時脈訊號以上升或下降形式變化的時間點算起，至最後讀取資料的輸出開始為止的期間；第2期間是晶片選擇訊號從有效(assert)變為無效(negate)的時間點算起，至最後讀取資料的輸出結束為止的期間。外部時脈訊號是用來對讀取操作中的最後讀取資料進行讀取。

Description

半導體記憶裝置及其控制方法

本發明關於半導體記憶裝置及其控制方法。

在既有的半導體記憶裝置，從外部輸入的外部時脈訊號中不同步操作的半導體記憶裝置來說，有虛擬靜態隨機存取記憶體(pseudo-Static Random Access Memory，pSRAM) (例如，專利文獻1)，其具有與SRAM(Static Random Access Memory，靜態隨機存取記憶體)間存在互換性的介面。

第1圖(1)~(4)為時序圖，說明這樣的pSRAM的讀取操作。第1圖(1)為一時序圖，說明讀取操作整體；第1圖(2)~(4)為時序圖，詳細說明讀取操作的結束。此pSRAM中，採用DDR(Double Data Rate，雙重資料速率)方式作為資料傳送方式，在晶片選擇訊號CS#被設為有效(低準位)時進行讀取操作。資料訊號DQ具有既定的長度(例如，16位元)，包含指令、位址(列位址、行位址)以及讀取資料。資料訊號DQ對應外部時脈訊號CK而進行輸入或輸出。

第1圖所示的範例中，在時刻t01，當晶片選擇訊號CS#從無效(negate)(高準位)變為有效(assert)時，對應於外部時脈訊號CK的第1時脈至第3時脈，輸入包含指令、列位址以及行位址的資料訊號DQ。另外，延遲計數(latency count)從時刻t01之後的時刻t02開始，在延遲計數後的下一個外部時脈(圖例中，第7時脈)的上升邊緣，開始讀取輸出的資料。然後，對應於外部時脈訊號CK的上升邊緣以及下降邊緣，輸出讀取資料(圖例中，(Dn,A)、(Dn,B)、(Dn+1,A)、(Dn+1,B))。

此處，晶片選擇訊號CS#設為有效的期間內，最後的外部時脈訊號CK(圖例中，第8時脈)的下降邊緣算起，至最後的讀取資料(Dn+1,B)的輸出開始為止的期間，設為第1期間tCKD。另外，從最後的外部時脈訊號(第8時脈)算起，至晶片選擇訊號CS#設為無效的期間，設為既定期間tCSH。另外，晶片選擇訊號CS#從有效變為無效的時間點算起，至資料訊號DQ的輸出結束為止的期間，設為第2期間tOZ。另外，既定期間tCSH、第1期間tCKD、以及第2期間tOZ，一般以pSRAM的規格來設定。

此處，第1期間tCKD設定最大值5ns，最小值0ns；而第2期間tOZ只有設定最大值5ns，但沒有設定最小值。另外，既定的期間tCSH只有設定最小值0ns，但沒有設定最大值。因此，舉例來說，若將既定的期間tCSH設為最小值(0ns)，當第1期間tCKD與第2期間tOZ的大小關係為tCKD＞tOZ時，就有可能如第1圖(2)所示，在資料訊號DQ的最後讀取資料輸出之前，讀取操作就結束了，因此無法輸出最後的讀取資料。

為了防止上述情況，並且結束最後讀取資料的輸出，因此，考慮如第1圖(3)所示，將既定的期間tCSH設定為遠大於0ns；或是如第1圖(4)所示，於第8時脈之後的第9時脈，輸出虛擬資料(圖例中，為(Dn+2,A))，並於第9時脈的下降邊緣使晶片選擇訊號CS#變為無效。然而，第1圖(3)、(4)的情況下，讀取週期時間將變長，晶片選擇訊號CS#延遲使得待機時間也跟著變長，對下一個讀取操作將帶來影響。另外，第1圖(4)的情況下，由於在最後的讀取資料之後將輸出不必要的資料(虛擬資料)，造成輸出不必要資料所造成主動消耗電流增加的問題。

為了解決上述課題，本發明提供一種半導體記憶裝置，包含：調整電路，用以設定一第2期間長於一第1期間，調整最後讀取資料的輸出時間點；當晶片選擇訊號設為有效時，該半導體記憶裝置根據一外部時脈訊號進行資料的讀取操作；該第1期間是該外部時脈訊號以上升或下降的形式變化的時間點算起，至該最後讀取資料的輸出開始為止的期間；該第2期間是該晶片選擇訊號從有效變為無效的時間點算起，至該最後讀取資料的輸出結束為止的期間；該外部時脈訊號，是用來對讀取操作中的該最後讀取資料進行讀取。

另外，本發明提供一種半導體記憶裝置的控制方法，包含：由設置於該半導體記憶裝置的調整電路，設定一第2期間長於一第1期間，調整最後讀取資料的輸出時間點；當晶片選擇訊號設為有效時，該半導體記憶裝置根據一外部時脈訊號進行資料的讀取操作；該第1期間是該外部時脈訊號以上升或下降的形式變化的時間點算起，至該最後讀取資料的輸出開始為止的期間；該第2期間是該晶片選擇訊號從有效變為無效的時間點算起，至該最後讀取資料的輸出結束為止的期間；該外部時脈訊號，是用來對讀取操作中的該最後讀取資料進行讀取。

第2圖為一方塊圖，表示本發明第1實施形態的半導體記憶裝置及其控制方法的記憶體晶片的結構。本實施形態的半導體記憶裝置中，包含記憶體晶片1，當晶片選擇訊號設為有效時，則致能記憶體晶片1中的讀取操作，並在讀取操作中，相應於外部時脈進行資料的讀取。本實施形態中，記憶體晶片1包含輸入輸出介面(I/O)部10、以及控制邏輯部20。另外，本實施形態中，記憶體晶片1內的其他習知結構(例如，解碼電路)，則省略詳細的說明。

I/O部10舉例來說，於未圖示的記憶體控制器等外部裝置之間接收晶片選擇訊號CS#、時脈訊號CK、重設訊號RESET#等，同時進行資料訊號DQ、讀寫資料選通(data strobe)訊號RWDS的傳送、接收。另外，控制邏輯部20基於從外部裝置接收的指令，對記憶單元陣列內的記憶單元（圖示省略）執行資料的讀取或寫入操作。此處，本實施形態的時脈訊號CK，為本發明中的「外部時脈訊號」之一例。

本實施形態的半導體記憶裝置，可以是任意的半導體記憶裝置（例如：DRAM、pSRAM、SRAM等）。另外，本實施形態中，半導體記憶裝置是以使用HyperBus ^TM介面作為存取介面的pSRAM進行說明。另外，本實施形態中，與第1圖示意的範例相同，讀取命令程序中的延遲計數為4，以讀取資料的資料組長度為4的情況進行說明。另外，本實施形態中，將適度使用與第1圖所示訊號相同的訊號來進行說明。

I/O部10包含詳細表示於第4圖中的並聯串聯轉換輸出電路(以下，稱為「轉換電路」)11。另外，控制邏輯部20包含：輸出控制電路21、詳細表示於第3圖的調整電路22、以及輸出時脈產生電路23。

本實施形態中，調整電路22調整最後讀取資料的輸出時間點，使第2期間tOZ變得比第1期間tCKD還要長。其中第1期間是用於讀取操作中最後讀取資料進行讀取的外部時脈訊號CK以上升或下降形式變化的時間點算起，至最後讀取資料開始輸出(最後讀取資料對應的資料訊號DQ變為有效)為止的期間。第2期間是晶片選擇訊號CS#從有效變為無效的時間點算起，至最後讀取資料結束輸出(例如，最後讀取資料對應的資料訊號DQ變為高阻抗(high impedance)狀態)為止的期間。

如第4圖所示，輸出控制電路21中輸入包括：時脈訊號CK_t、反相晶片選擇訊號CSACT、以及根據延遲計數中的延遲計數第1個(第1圖(1)中，延遲計數的第3個)的時脈訊號CK_t而設為有效(高準位)的讀取操作輸出致能訊號(以下，稱為「輸出致能訊號」)OEM1_t，並且輸出訊號OUTLZ_t。

具體來說，當晶片選擇訊號CS#從無效(高準位)變為有效(低準位)，使得反相晶片選擇訊號CSACT為高準位，也就是輸出致能訊號OEM1_t為高準位時，輸出控制電路21基於輸入的時脈訊號CK_t，致能輸出訊號OUTLZ_t。另外，當用以結束讀取操作的晶片選擇訊號CS#從有效變為無效，使得反相晶片選擇訊號CSACT變為低準位時，輸出控制電路21將訊號OUTLZ_t變為低準位。

輸出時脈產生電路23如第4圖所示，輸入時脈訊號CK_t以及輸出致能訊號OEM1_t，當輸出致能訊號OEM1_t為高準位時，輸出對應於時脈訊號CK_t的時脈訊號CLK1D_t。

第3圖所示的調整電路22，包含：輸出時脈驅動器221、第1延遲電路(第1延遲裝置)222、第2延遲電路(第2延遲裝置)223、NAND電路224、第1閘極電路225、閂鎖電路226、NOR電路227、第1反相器IN1~第5反相器IN5。第1閘極電路225包含：第1以及第2之P型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體，以下稱為「MOS電晶體」)P1、P2、第1以及第2之N型MOS電晶體N1、N2。第1P型MOS電晶體P1、第2P型MOS電晶體P2、第1N型MOS電晶體N1、以及第2N型MOS電晶體N2，如第3圖所示，於高電壓電源與低電壓電源之間串聯。第1P型MOS電晶體P1的源極，與高電壓電源連接；第2N型MOS電晶體N2的汲極，與低電壓電源連接。另外，第3反相器IN3的輸入端子與第4反相器IN4的輸出端子連接，同時第3反相器IN3的輸出端子與第4反相器IN4的輸入端子連接，構成閂鎖電路226。本實施形態中，以該第1閘極電路225與閂鎖電路226構成閘控閂鎖電路。

從輸出控制電路21輸出的時脈訊號CLK1D_t、以及輸出致能訊號OE_t，輸入至輸出時脈驅動器221。此處，輸出致能訊號OE_t，從讀取操作開始之後到延遲計數結束之前都維持低準位，並在延遲計數結束之後致能(高準位)。另外，輸出時脈驅動器221則與I/O部10的轉換電路11的輸出時脈驅動器111一樣，可具有眾所皆知的結構。另外，當輸出致能訊號OE_t為高準位時，輸出時脈驅動器221響應於時脈訊號CLK1D_t的上升邊緣，輸出低準位的內部時脈訊號CKR_c_t；並且響應於時脈運號CLK1D_t的下降邊緣，輸出高準位的內部時脈訊號CKR_c_t。此處，內部時脈訊號CKR_c_t，可以是用於閘控閂鎖電路中輸入訊號(後述的訊號OUTL2Z_t)的通過以及維持。

輸出時脈驅動器221的輸出端子，與NAND電路224的其中一個輸入端子、以及第2延遲電路223的輸入端子連接。第2延遲電路223的輸出端子，與第1反相器IN1的輸入端子連接；第1反相器IN1的輸出端子，與NAND電路224的另外一個輸入端子連接。NAND電路224的輸出端子，與第2反相器IN2的輸入端子連接，同時也與第2N型MOS電晶體N2的閘極連接。另外，訊號OUTLZ_t從外部輸入至第1延遲電路222的輸入端子。第1延遲電路222的輸出端子，與第2P型MOS電晶體P2的閘極、以及第1N型MOS電晶體N1的閘極連接。第2反相器IN2的輸出端子，與第1P型MOS電晶體232的閘極連接。

第2P型MOS電晶體P2的汲極以及第1N型MOS電晶體N1的汲極之間的節點，與第3反相器IN3的輸入端子、以及第4反相器IN4的輸出端子連接。另外，第3反相器IN3的輸出端子，與第4反相器IN4的輸入端子、以及NOR電路227的其中一個輸入端子連接。訊號OUTLZ_t從外部輸入至NOR電路227的另外一個輸入端子。NOR電路227的輸出端子，與第5反相器IN5的輸入端子連接。輸出訊號OUTLDZ_t從第5反相器IN5輸出。

接著，說明調整電路22的操作。時脈訊號CLK1D_t以及輸出致能訊號OE_t，輸入至輸出時脈驅動器221，並產生內部時脈訊號CKR_c_t。輸出的內部時脈訊號CKR_c_t，輸入至NAND電路224、以及第2延遲電路223。在第2延遲電路223中，僅以既定量延遲內部時脈訊號CKR_c_t。另外，第2延遲電路223中的延遲量，也可以任意調整。延遲的內部時脈訊號CKR_c_t，由第1反相器IN1邏輯反轉，輸入至NAND電路224。NAND電路224中，將輸入的兩個訊號(內部時脈訊號CKR_c_t、以及延遲的內部時脈訊號CKR_c_t)進行NAND演算，而產生閘極訊號EN_t。

另外，當輸入控制電路21產生的訊號OUTLZ_t輸入至第1延遲電路222時，第1延遲電路222產生將訊號OUTLZ_t延遲既定量的訊號OUTL2Z_t。在第1延遲電路222中，當閘極訊號EN_t變為低準位時，設定延遲量使得輸入的訊號OUTL2Z_t變為低準位亦可。

上述的閘極訊號EN_t與訊號OUTL2Z_t，輸入至第1閘極電路225。此處，訊號OUTL2Z_t，為第1閘極電路225的輸入訊號，也就是本發明的「輸入訊號」之一例。另外，閘極訊號EN_t控制包含第1閘極電路225以及閂鎖電路226的門控閂鎖電路。換言之，當閘極訊號EN_t為高準位時，輸入訊號，也就是訊號OUTL2Z_t，通過第1閘極電路225以及閂鎖電路226並輸出；當閘極訊號EN_t為低準位時，在閘極訊號EN_t為低準位時輸入的訊號OUTL2Z_t無法通過第1閘極電路225，並且輸出閂鎖電路226所保持的訊號。

從閂鎖電路226輸出的訊號，輸入至NOR電路227的其中一個輸入端子，訊號OUTLZ_t則輸入至NOR電路227的另外一個輸入端子。NOR電路227中，進行NOR演算，並產生輸出訊號OUTLDZ_t。另外，輸出訊號OUTLDZ_t為本發明的「輸出訊號」的一例。藉由該輸出訊號OUTLDZ_t輸入至轉換電路，就可以在轉換電路11中，調整資料訊號DQ的最終讀取資料的輸出時間點。接著，針對該轉換電路11，參照第4圖進行說明。

轉換電路11包含：輸出時脈驅動器111、第2閘極電路112、第3閘極電路113、NAND電路114、NOR電路115、第1以及第2準位移位器116、117、第1以及第2預驅動器118、119、輸出電晶體121、DQ焊墊(DQ Pad)122、以及第6反相器IN6。

訊號CLK1D_t與訊號OE_t，從外部輸入至輸出時脈驅動器111。輸出時脈驅動器111的兩個輸出端子，分別與第7反相器IN7與第8反相器IN8連接。

第2閘極電路112具有與調整電路22的第1閘極電路225相同的構成，包含2個P型MOS電晶體P3、P4，以及2個N型電晶體N3、N4。來自記憶體陣列的偶數資料(對應於外部時脈的上升邊緣而輸出至外部的資料)，則輸入至第3P型MOS電晶體P3以及第4N型MOS電晶體N4的各別閘極。另外，內部時脈訊號CK_t_c則從輸出時脈驅動器111輸入至第4P型MOS電晶體P4的閘極。另外，內部時脈訊號CK_t_t則輸入至第3N型MOS電晶體N3的閘極。

第3閘極電路113具有與第2閘極電路112相同的構成，包含2個P型MOS電晶體P5、P6，以及2個N型電晶體N5、N6。來自記憶體陣列的奇數資料(響應外部時脈的下降邊緣而輸出至外部的資料)，則輸入至第5P型MOS電晶體P5以及第6N型MOS電晶體N6的各別閘極。另外，內部時脈訊號CK_c_c則從輸出時脈驅動器111輸入至第6P型MOS電晶體P6的閘極。另外，內部時脈訊號CK_c_t則輸入至第5N型MOS電晶體N5的閘極。

第4P型MOS電晶體P4的汲極以及第3N型MOS電晶體N3的汲極之間的節點、還有第6P型MOS電晶體P6的汲極以及第5N型MOS電晶體N5的汲極之間的節點，與NAND電路114以及NOR電路115各別其中一個輸入端子連接。另外，輸出訊號OUTLDZ_t輸入至NAND電路114的另外一個輸入端子。NOR電路115的另外一個輸入端子，與第6反相器IN6的輸出端子連接，輸出訊號OUTLDZ_t輸入至該第6反相器IN6的輸入端子。

NAND電路114的輸出端子，與第1準位移位器116連接；NOR電路115的輸出端子，與第2準位移位器117的輸入端子連接。第1準位移位器116的輸出端子，與第1預驅動器118的輸入端子連接；第2準位移位器117的輸出端子，與第2預驅動器119的輸入端子連接。第1以及第2預驅動器118、119的輸出端子，與輸出電晶體121的輸入端子連接。輸出電晶體121的輸出端子，與DQ焊墊122連接。

在輸出時脈驅動器111中，輸入有訊號CLK1D_t與輸出致能訊號OE_t，並產生內部時脈訊號CK_t_t與內部時脈訊號CK_c_t。各個訊號分別輸入至第7反相器IN7、第8反相器IN8，並產生內部時脈訊號CK_t_c與內部時脈訊號CK_c_c。各內部時脈訊號輸入至閘極電路112、113。

當輸入至輸出時脈驅動器111的輸出訊號OE_t為高準位，且內部時脈訊號CLK1D_t為高準位時，產生的內部時脈訊號CK_t_t為高準位，內部時脈訊號CK_t_c為低準位。此情況下，響應於時脈訊號CK的上升，偶數資料通過第2閘極電路112並輸出。另外，當輸出致能訊號OE_t為高準位，且輸入至輸出時脈驅動器111的內部時脈訊號CLK1D_t為高準位時，產生的內部時脈訊號CK_c_t為高準位，內部時脈訊號CK_c_c為低準位。此情況下，響應於時脈訊號CK的下降，奇數資料通過第3閘極電路113並輸出。

從第2以及第3閘極電路112、113輸出的訊號，輸入至NAND電路114的其中一個輸入端子、以及NOR電路115的另外一個輸入端子。輸出訊號OUTLDZ_t輸入至NAND電路114的另外一個輸入端子，於NAND電路114進行NAND演算，藉以產生訊號PDATA_c。另外，輸出訊號OUTLDZ_t由第6反相器IN6邏輯反相，輸入至NOR電路115的另外一個輸入端子。然後，於NOR電路115進行NOR演算，藉此產生訊號NDATA_t。來自於NAND電路114的訊號PDATA_c，於第1準位移位器116被準位移位，並輸入至第1預驅動器118。從NOR電路115輸出的訊號NDATA_t，也於第2準位移位器117被準位移位，並輸入至第2預驅動器119。從第1以及第2預驅動器118、119輸出的訊號，任何一者輸入至輸出電晶體121。從輸出電晶體輸出的訊號，輸入至DQ焊墊122。

亦即，轉換電路11中，當作為輸入訊號的輸出訊號OUTLDZ_t為高準位時，NAND電路114以及NOR電路115變為致能狀態，DQ焊墊122變為低阻抗狀態。然後，響應於內部訊號CK_t_c、CK_c_c而輸入至第2以及第3閘極電路112、113的偶數資料、奇數資料，分別從DQ焊墊122輸出。具體而言，當輸出致能訊號OE_t為高準位，且訊號CLK1D_t為高準位時，輸出偶數資料；當輸出致能訊號OE_t為高準位，且訊號CLK1D_t為低準位時，輸出奇數資料。另一方面，當輸出訊號OUTLDZ_t為低準位時，NAND電路114以及NOR電路115變為失能狀態，DQ焊墊122變為高阻抗狀態。

使用第5圖所示的時序圖說明讀取操作。另外，雖然第5圖表示讀取操作的結束情況，而由於讀取操作的開始情況則與第1圖所示者相同，故於本實施形態省略說明。

在時刻t501，晶片選擇訊號CS#為低準位。時脈訊號CK是在並未表示於第5圖的延遲計數結束狀態，從開始進行資料讀取的時刻t501算起的時脈訊號CK，則表示為第1個時脈訊號CK。當第1個時脈訊號CK輸入時，根據第1個時脈訊號CK則產生內部時脈訊號CK_c_t/內部時脈訊號CKR_c_t。舉例來說，在時刻t501中，時脈訊號CK上升，而在時刻t502中，內部時脈訊號CK_c_t/內部時脈訊號CKR_c_t下降。另外，在時刻t503中，時脈訊號CK下降，而在時刻t504中，內部時脈訊號CK_c_t/內部時脈訊號CKR_c_t上升。本實施形態中，在延遲計數結束後，則輸入對應於資料讀取的2個時脈訊號CK，並相應地輸入2個內部時脈訊號。

另外，依照時脈訊號CK，開始資料的輸出。舉例來說，響應於時刻t501中第1個時脈訊號CK的上升，在時刻t502則輸出偶數資料(圖例中，讀取資料(Dn,A))。另外，響應於時刻t503中第1個時脈訊號CK的下降，在時刻t504則輸出奇數資料(圖例中，讀取資料(Dn,B))。另外，響應於時刻t505的第2個時脈訊號CK的上升，則輸出偶數資料(圖例中，讀取資料(Dn+1,A))。

此處，在時刻t501~t506之間，由於晶片選擇訊號CS#為低準位，因此在輸出控制電路21中，輸入的輸出致能訊號OEM1_t為高準位，且反相晶片選擇訊號CSACT為高準位。因此，在時刻t501~t506的期間，訊號OUTLZ_t、OUTL2Z_t、OUTLDZ_t為高準位。

在時刻t504中，內部時脈訊號CKR_c_t變為高準位時，閘極訊號EN_t變為低準位。閘極訊號EN_t藉由第2延遲電路223延遲的內部時脈訊號CKR_c_t，而維持低準位直到時刻t506為止。像這樣，閘極訊號EN_t則對應於第2延遲電路223中的延遲量，而維持低準位(意即，調整脈衝寬度)並輸出。

在這狀態下，在時刻t507，第2個時脈從高準位變為低準位時，由於本實施形態中，設定tCSH=0，因此在時刻t507，晶片選擇訊號CS#從低準位變為高準位。

另外，在時刻t507，第2個時脈從高準位變為低準位時，對應於第2個時脈的下降，在時刻t509，內部時脈訊號CK_c_t/內部時脈訊號CKR_c_t從低準位變為高準位。對應於此內部時脈訊號CK_c_t/內部時脈訊號CKR_c_t的變化，在時刻t511，輸出奇數資料(圖例中，讀取資料(Dn+1,A))。

另一方面，對應於在時刻t507中時脈訊號CK的下降，晶片選擇訊號CS#也從低準位變為高準位，反相晶片選擇訊號CSACT_t從高準位變為低準位。藉此，從輸出控制電路21輸出的訊號OUTLZ_t則在時刻t508，從高準位變為低準位。相應於此，訊號OUTL2Z_t也在時刻t510從高準位變為低準位。

然後，在時刻t509，內部時脈訊號CK_c_t/內部時脈訊號CKR_c_t從低準位變為高準位時，閘極訊號EN_t也再次從高準位變為低準位。藉由第2延遲電路223延遲內部時脈訊號CK_c_t/內部時脈訊號CKR_c_t，閘極訊號EN_t在時刻t512中則從低準位變為高準位。藉由閘極訊號EN_t在時刻t512變為高準位，在時刻t508已經變為低準位的訊號OUTLZ_t通過第1閘極電路225以及閂鎖電路226，輸出訊號OUTLDZ_t則從高準位變為低準位。

然後，藉由此低準位的輸出訊號OUTLDZ_t輸入至轉換電路11，在時刻t513，DQ焊墊122變為高阻抗狀態，資料訊號DQ中最後的讀取資料輸出結束，讀取操作結束。因此，本實施形態中，能夠確實地輸出資料訊號DQ最後的讀取資料，此時，從時刻t507算起至時刻t513為止的第2期間tOZ、與從時刻t507算起至時刻t511為止的第1期間tCKD的大小關係，滿足tCKD≦tOZ。

藉此，本實施形態中，能夠持續地將第2期間tOZ與第1期間tCKD的大小關係設為tCKD≦tOZ，並在規格定義的範圍內，有效地輸出最後的讀取資料。另外，本實施形態中，藉由包含調整電路22，就不需要如第1圖(3)所示，將既定的期間tCSH設定到很長，因此可以將既定的期間tCSH設定為最小值(也就是0)。藉此，就能夠避免讀取週期時間(cycle time)或待命時間拉長，以及對下一次的讀取操作帶來影響。另外，由於本實施形態中，晶片選擇訊號CS#，在用以讀取最後讀取資料的外部時脈訊號CK下降時，同時設為無效(高準位)(換言之，既定的期間tCSH為0ns)，因此可以縮短讀取週期時間或待命時間。另外，既定的期間tCSH也可以設定為比0還要長(tCSH＞0)。在此情況下，也可以確實地輸出資料訊號DQ的最後讀取資料。

另外，第5圖所示的時序圖，表示半導體記憶裝置的處理被分類為高速~中速時的操作的一例。此時，由於第1期間tCKD較短(例如tCKD=約3ns)，因此藉由將第2延遲電路223造成的延遲量設定為較長，來調整使得閘極訊號EN_t為低準位的期間變長，並延遲輸出訊號OUTLDZ_t變為低準位的時間點。另外，在第5圖、第6圖中，藉由第2延遲電路223調整閘極訊號EN_t的時間範圍、以及輸出訊號OUTLDZ_t的時間範圍，則以「trim」表示。

對照之下，第6圖所示的時序圖，則表示半導體記憶裝置的處理被分類為低速時的操作的一例。此時，從第2時脈訊號的下降邊緣時刻t601算起，至對應資料訊號的輸出時刻t602為止的第1期間tCKD，相較於第5圖所示的情況下還要來的長(例如tCKD=約4.7ns)，因此藉由將第2延遲電路223造成的延遲量設定為較短，來使得閘極訊號EN_t為低準位的期間變短。其結果則是，從晶片選擇訊號CS#上升的時刻t601算起，至讀取操作結束的時刻t603為止所示的第2期間tOZ，就可以控制為接近規格中的最大值。即使在此情況下，也可以透過調整電路31，將第2期間tOZ與第1期間tCKD的大小關係，持續地設定為tCKD≦tOZ，並且能夠輸出最後的讀取資料。

換言之，如第5圖、第6圖所示，亦可以當半導體記憶裝置的硬體處理被分類為高速~中速時，將第2延遲電路223造成的延遲量設定為相對較長；當半導體記憶裝置的硬體處理被分類為低速時，將第2延遲電路223造成的延遲量設定為相對較短。這樣一來，舉例來說，就可以根據半導體記憶裝置的製造偏移等因素造成半導體記憶裝置的個別特性(例如，硬體處理、電源電壓、溫度等)，來調整延遲量。藉此，能夠根據半導體記憶裝置的特性來設定相應的較佳延遲量，故能更加避免週期時間(cycle time)的變長。

另外，本實施形態中的第2延遲電路223造成的延遲量，舉例來說，藉由一邊稍微變化第2延遲電路223的延遲量，一邊測量第2期間tOZ，來設定延遲量使得第2期間tOZ變為接近最佳值(例如，5ns)的值亦可。另外，在半導體記憶裝置實裝與第2延遲電路223相同結構的環形振盪器，用數種硬體處理個別分別測量環形振盪器的頻率與第2期間tOZ的關係，來設定每個硬體處理種類的最佳延遲量亦可。

另外，第6圖所示的範例中，雖然最後的讀取資料(Dn+1,B)的輸出期間看似較短，但舉例來說，由於在半導體記憶裝置為pSRAM時，資料訊號DQ的輸出腳位以開放端來使用較多，因此最後的讀取資料(Dn+1,B)在資料訊號DQ的輸出腳位中，至下一個讀取操作開始之前得以維持一定時間。藉此，記憶體控制器能夠從半導體記憶裝置接收最後的讀取資料(Dn+1,B)。另外，在第6圖所示的範例中，若想將最後的讀取資料(Dn+1,B)的輸出期間設定較長，則將既定的期間tCSH設定較長亦可。

以下，針對本發明的第2實施形態進行說明。本實施形態中，調整電路31包含複數個(本實施形態中為2個)閘控閂鎖電路，複數個門控閂鎖電路，分別在不同的時間點讓輸入訊號(訊號OUTLZ_t以及訊號OUTL2Z_t)通過。本實施形態中，由於調整電路31可以不設置上述的延遲電路(第1延遲電路222以及第2延遲電路223)，因此可以簡易地構成調整電路31。

另外，本實施形態中，當複數個閘控閂鎖電路之中上游側的閘控閂鎖電路，是由內部時脈訊號CKR_c_t、CKR_c_c來控制，使得訊號OUTLZ_t通過時，調整電路31透過內部時脈訊號CKR_c_t、CKR_c_c，來控制複數個閘控閂鎖電路之中下游側的閘控閂鎖電路，使得通過上游側的閘控閂鎖電路的輸入訊號OUTL2Z_t得以維持。另外，當上游側的閘控閂鎖電路，是由內部時脈訊號CKR_c_t、CKR_c_c來控制，使得訊號OUTLZ_t維持時，調整電路31透過內部時脈訊號CKR_c_t、CKR_c_c，來控制下游側的閘控閂鎖電路，使得維持在下游側的閘控閂鎖電路的訊號OUTL2Z_t得以通過。

第7圖所示本實施形態的調整電路31，包含：輸出時脈驅動器311、第4閘極電路312、第2閂鎖電路313、第5閘極電路314、第3閂鎖電路315、NOR電路316、第9反相器IN9、第10反相器IN10。

本實施形態中，由第4閘極電路312與第2閂鎖電路313構成上游側的閘控閂鎖電路；同時由第5閘極電路314與第3閂鎖電路315構成下游側的閘控閂鎖電路。這兩個閘控閂鎖電路，對輸入訊號而言以串聯式連接。

第4閘極電路312與第3圖所示的第1閘極電路225具有相同的結構，包含2個P型MOS電晶體P7、P8，以及2個N型MOS電晶體N7、N8。另外，第2閂鎖電路313與第3圖所示的閂鎖電路226具有相同的結構，包含2個反相器IN11、IN12。另外，第5閘極電路314與第4閘極電路312具有相同的結構，包含2個P型MOS電晶體P9、P10，以及2個N型MOS電晶體N9、N10。另外，第3閂鎖電路315與第2閂鎖電路313具有相同的構成，包含2個反相器IN13、IN14。

內部時脈訊號CLK1D_t以及輸出致能訊號OE_t，從外部輸入至輸出時脈驅動器311。輸出時脈驅動器311的輸出端子，與第9反相器IN9的輸入端子連接。

來自第4圖所示輸出控制電路21的訊號OUTLZ_t，輸入至第4閘極電路312的輸入端子(第8P型MOS電晶體P8以及第7N型MOS電晶體N7的各個閘極)。第4閘極電路312的輸出端子(第8P型MOS電晶體P8的汲極以及第7N型MOS電晶體N7的汲極之間的節點)，與第2閂鎖電路313的第11反相器IN11的輸入端子連接。第2閂鎖電路313的第11反相器IN11的輸出端子，與第5閘極電路314的輸入端子(第10P型MOS電晶體P10以及第9N型MOS電晶體N9的各個閘極)連接。第5閘極電路314的輸出端子(第10P型MOS電晶體P10的汲極以及第9N型MOS電晶體N9的汲極之間的節點)，與第3閂鎖電路315的第13反相器IN13的輸入端子連接。第3閂鎖電路315的第13反相器IN13的輸出端子，與NOR電路316的其中一個輸入端子連接。NOR電路316的輸出端子，與第10反相器IN10的輸入端子連接。

內部時脈訊號CLK1D_t以及輸出致能訊號OE_t，輸入至輸出時脈驅動器311的輸入端子，由輸出時脈驅動器311產生內部時脈訊號CKR_c_t並輸出。該內部時脈訊號CKR_c_t輸入至第9反相器IN9進行邏輯反相，產生內部時脈訊號CKR_c_c。這些內部時脈訊號CKR_c_t以及內部時脈訊號CKR_c_c，輸入至第4閘極312以及第5閘極電路314。

訊號OUTLZ_t輸入至第4閘極電路312。另外，內部時脈訊號CKR_c_c輸入至第7P型MOS電晶體P7的閘極；內部時脈訊號CKR_c_t輸入至第8N型MOS電晶體N8的閘極。第4閘極電路312中，當內部時脈訊號CKR_c_c為低準位時，訊號OUTLZ_t通過第4閘極電路312。從第4閘極電路312輸出的訊號OUTLZ_t，成為輸入至第2閂鎖電路313的內部時脈訊號CKR_c_c為高準位時，從第2閂鎖電路313輸出的訊號OUTL2Z_t。

訊號OUTL2Z_t輸入至第5閘極電路314。另外，內部時脈訊號CKR_c_t，輸入至第9P型MOS電晶體P9的閘極；內部時脈訊號CKR_c_c，輸入至第10N型MOS電晶體N10的閘極。第5閘極電路314中，當內部時脈訊號CKR_c_t為低準位時，訊號OUTL2Z_t通過第5閘極電路314。從第5閘極電路314輸出的訊號OUTL2Z_t，會在輸入至第3閂鎖電路315的內部時脈訊號CKR_c_c為高準位時，從第2閂鎖電路313輸出，並輸入至NOR電路316。另外，訊號OUTLZ_t輸入至NOR電路316，進行NOR演算。NOR電路316產生的訊號，輸入至第10反相器IN10進行邏輯反相，並產生輸出訊號OUTLD2Z_t。此處，本實施形態中的輸出訊號OUTLD2Z_t，為本發明的「輸出訊號」之一例。產生的輸出訊號OUTLD2Z_t，輸入至第1實施形態所示的轉換電路11。

本實施形態中，內部時脈訊號CKR_c_t、以及該內部時脈訊號CKR_c_t進行邏輯反轉所得到的內部時脈訊號CKR_c_c，分別控制上游側以及下游側的閘控閂鎖電路，輸入至第4閘極電路312的訊號OUTLZ_t，響應於該內部時脈訊號CKR_c_t、CKR_c_c，通過各閘控閂鎖電路，藉以產生將訊號OUTLZ_t延遲既定量的輸出訊號OUTLD2Z_t。

使用第8圖所示的時序圖，說明本實施形態的讀取操作。另外，在第8圖中，與第5圖所示的時序圖相同的點將省略說明。在時刻t701，時脈訊號CK的第2個時脈從高準位變為低準位時，與其相應地，在時刻t703，內部時脈訊號CKR_c_t上升時，在時刻t706，輸出最後的讀取資料，也就是奇數資料(圖例中，讀取資料(Dn+1,B))。另外，本實施形態中，晶片選擇訊號CS#上升之後，時脈訊號CK也會輸入，因此第3個時脈會在時刻t705輸入。

另外，在時刻t701晶片選擇訊號CS#從低準位變為高準位時，在時刻t702，訊號OUTLZ_t則從高準位變為低準位。然後，在時刻t703內部時脈訊號CKR_c_t從低準位變為高準位，同時內部時脈訊號CKR_c_c從高準位變為低準位，藉此，在時刻t704，訊號OUTL2Z_t從高準位變為低準位。然後，在時刻t707內部時脈訊號CKR_c_t從低準位變為高準位時，低準位的訊號OUTLZ_t得以通過下游側的閘控閂鎖電路，因此輸出訊號OUTLD2Z_t也從高準位變為低準位。藉此，藉由該低準位的輸出訊號OUTLD2Z_t輸入至轉換電路11，最後讀取資料(Dn+1,B)的讀取操作則在時刻t708完成。

像這樣，在本實施形態中，從時刻t701算起到時刻t708為止的第2期間tOZ、與時刻t701算起到時刻t706為止的第1期間tCKD的大小關係，同樣也滿足tCKD≦tOZ。另外，如第8圖(2)所示，可以設想當半導體記憶體的處理被分類為低速時，第1期間tCKD變得比第8圖(1)的情況還要長(例如tCKD=約4.7ns)，第2期間tOZ變得比規格的最大值還要長。此情況下，若將晶片選擇訊號CS#上升之後，從時脈訊號CK的上升時間算起，至最後的讀取資料(Dn+1,B)的輸出結束時間為止，設為修正第2期間tOZ’，則藉由將該修正第2期間tOZ’設為第2期間tOZ的規格中的最大值以下，就可以滿足規格，同時滿足tCKD≦tOZ之大小關係。藉此，可以完成最後讀取資料(Dn+1,B)的讀取操作。

具體而言，若將時脈訊號CK的第3個時脈上升的時刻t802算起，至最後的讀取資料(Dn+1,B)結束的時刻t804為止的期間，設為修正第2期間tOZ’。第2期間tOZ，則與晶片選擇訊號CS#的上升時刻t801算起，至最後的讀取資料(Dn+1,B)的輸出開始時間t803為止的第1期間tCKD之間，除了可以滿足tCKD≦tOZ這樣的大小關係之外，也可以將修正第2期間tOZ’設為第2期間tOZ的規格中的最大值以下。

像這樣，本實施形態中，無論是第8圖(1)、(2)哪一種情況，第2期間tOZ與第1期間tCKD的大小關係，都可以滿足tCKD≦tOZ。因此，能夠適當地讀取資料，而不需要在最後讀取資料(Dn+1,B)的讀取操作中，進行半導體記憶裝置的非活性化處理。另外，即使是這樣的結構，與第1圖所示的情況比較起來，由於讀取週期時間變得較短，因此不容易產生讀取週期時間變長的問題；另外，由於不需要輸出不必要的資料(虛擬資料)，因此也不會產生主動消耗電流增加之問題。

另外，本實施形態的調整電路31，包含相對於輸入訊號而言串聯式連接的兩個閘控閂鎖電路，藉使此複數個閘控閂鎖電路，分別在不同的時間點讓輸入訊號通過。藉此，如上所述，第2期間tOZ與第1期間tCKD之間，必然滿足tCKD≦tOZ的大小關係。藉此，能夠確實地讀取資料，而不需要在資料的讀取操作中，進行半導體記憶裝置的非活性化處理。

另外舉例來說，調整電路31也可以包含3個以上的閘控閂鎖電路。另外，調整電路31也可以使用上述內部時脈訊號以外的其他訊號，來產生輸出訊號OUTLD2Z_t。

第9圖表示本發明的第3實施形態。第3實施形態中，控制邏輯部20包含上述的調整電路22、31，作為第1調整電路22、第2調整電路31，同時還包含了選擇器32，因應使用者的要求，選擇器32是用來設定選擇哪一個調整電路的輸出訊號。

第3實施形態中，輸出控制電路21產生的訊號OUTLZ_t，輸入至第1調整電路22、以及第2調整電路31；同時第1調整電路22產生的輸出訊號OUTLDZ_t、以及第2調整電路31產生的輸出訊號OUTLD2Z_t，分別輸入至選擇器32。用來指示要選擇輸出訊號OUTLDZ_t與輸出訊號OUTLD2Z_t中何者的選擇訊號SEL2_t，從模式暫存器33輸入至選擇器32。此處，選擇訊號SEL2_t的內容，舉例來說，可以藉由從外部輸入模式暫存器寫入指令來適當地更新。

然後，選擇器32根據選擇訊號SEL2_t，選擇輸出訊號OUTLDZ_t與輸出訊號OUTLD2Z_t之中的任何一者，作為輸出訊號OUTLDSZ_t輸入至I/O部10。I/O部10中，轉換電路11基於輸入至I/O部10的輸出訊號OUTLDSZ_t，來控制資料訊號DQ。

像這樣，在本實施形態中，藉由可以讓使用者來選擇調整電路，因此可以作為便利性更高的半導體記憶裝置。

以上說明的各實施形態，是為了使本發明容易理解而記載，而不是為了限定本發明而記載。因此，上述各實施形態揭露的各元件，旨在於包含本發明的技術範圍所屬的所有設計變更或均等物。

另外，舉例來說，上述的各實施形態中，是以使用HyperBus ^TM介面作為存取介面的情況為一例進行說明，但本發明並不以此情況為限。舉例來說，即使是使用擴展序列周邊介面(Expanded Serial Peripheral Interface，xSPI)或Xccela ^TM介面作為存取介面的情況，也能得到與上述的各實施形態同樣的作用效果。

另外，舉例來說，使用調整電路22、31不但可以對資料訊號DQ進行控制，同樣也可以對讀寫資料選通訊號RWDS進行控制。換言之，若將用來對讀取操作中的最後的讀取資料進行讀取的外部時脈訊號CK以上升或下降的形式變化的時間點算起，至最後的讀取資料對應的資料選通訊號變為有效為止的期間，當作是tCKDS；並將晶片選擇訊號CS#從有效變為無效的時間點算起，至最後的讀取資料的輸出結束(資料選通訊號變為高阻抗狀態)為止的期間，當作是tDSZ時，則可以滿足tCKDS≦tDSZ之關係。藉此，就能夠避免讀取週期時間或待命時間變長，以及對下一次的讀取操作帶來影響。

另外，上述各實施形態中，第1期間tCKD也可以是從用來讀取最後的讀取資料的外部時脈訊號CK_t上升的時間點算起，至最後的讀取資料的輸出開始為止。

另外，上述第2實施形態中，修正第2期間tOZ’也可以是晶片選擇訊號CS#設為無效之後，從外部時脈訊號CK下降的時間點算起，至最後讀取資料的輸出結束為止。

1:記憶體晶片 10:輸入輸出介面(I/O)部 11:轉換電路 20:控制邏輯部 21:輸出控制電路 22:調整電路 23:輸出時脈產生電路 31:調整電路 32:選擇器 33:模式暫存器 111:輸出時脈驅動器 112:第2閘極電路 113:第3閘極電路 114:NAND電路 115:NOR電路 116:第1準位移位器 117:第2準位移位器 118:第1預驅動器 119:第2預驅動器 121:輸出電晶體 122:DQ焊墊(DQ Pad) 221:輸出時脈驅動器 222:第1延遲電路(第1延遲裝置) 223:第2延遲電路(第2延遲裝置) 224:NAND電路 225:第1閘極電路 226:閂鎖電路 227:NOR電路 311:輸出時脈驅動器 312:第4閘極電路 313:第2閂鎖電路 314:第5閘極電路 315:第3閂鎖電路 316:NOR電路 CK/CK#:時脈訊號 CK_c_c:內部時脈訊號 CK_c_t:內部時脈訊號 CK_t:時脈訊號 CK_t_c:內部時脈訊號 CK_t_t:內部時脈訊號 CKR_c_c:內部時脈訊號 CKR_c_t:內部時脈訊號 CLK1D_t:時脈訊號 CSACT,CSACT_t:反相晶片選擇訊號 CS#:晶片選擇訊號 DQ:資料訊號 EN_t:閘極訊號 IN1~IN14:第1反相器~第14反相器 N1~N10:第1N型MOS電晶體~第10N型MOS電晶體 NDATA_t:訊號 OE_t:輸出致能訊號 OEM1_t:輸出致能訊號 OUTL2Z_t:訊號 OUTLDZ_t:輸出訊號 OUTLD2Z_t:輸出訊號 OUTLDSZ_t:輸出訊號 OUTLZ_t:訊號 OUTLZ2_t:訊號 P1~P10:第1P型MOS電晶體~第10P型MOS電晶體 PDATA_c:訊號 RESET#:重設訊號 RWDS:讀寫資料選通訊號 SEL2_t:選擇訊號 t01~t03,t501~t513,t601~t603,t701~t708,t801~t804:時刻 tCKD:第1期間 tCSH:既定的期間 tOZ:第2期間 tOZ’:修正第2期間

第1圖(1)~(4)為時序圖，表示既有半導體記憶裝置內的訊號時序。第2圖為一方塊圖，表示本發明第1實施形態的半導體記憶裝置中，輸入輸出介面(I/O)部以及控制邏輯部的結構。第3圖為一示意圖，表示控制邏輯部中的調整電路結構。第4圖為一示意圖，表示輸入輸出介面(I/O)部中的轉換電路結構。第5圖為一時序圖，表示半導體記憶裝置內的訊號時序。第6圖為一時序圖，表示半導體記憶裝置內的訊號時序。第7圖為一示意圖，表示本發明第2實施形態的調整電路結構。第8圖(1)、(2)為時序圖，表示半導體記憶裝置內的訊號時序。第9圖為一方塊圖，表示本發明第3實施形態的半導體記憶裝置中，I/O部以及控制邏輯部的結構。

1:記憶體晶片

10:輸入輸出介面(I/O)部

11:轉換電路

20:控制邏輯部

21:輸出控制電路

22:調整電路

23:輸出時脈產生電路

CK/CK#:時脈訊號

CS#:晶片選擇訊號

DQ:資料訊號

OUTLZ_t:訊號

OUTLZ2_t:訊號

RESET#:重設訊號

RWDS:讀寫資料選通訊號

Claims

一種半導體記憶裝置，包含：調整電路，用以設定一第2期間長於一第1期間，調整最後讀取資料的輸出時間點；其中，當晶片選擇訊號設為有效時，該半導體記憶裝置根據一外部時脈訊號進行資料的讀取操作；其中，該第1期間是用於讀取操作中該最後讀取資料的該外部時脈訊號以上升或下降的形式變化的時間點算起，至該最後讀取資料的輸出開始為止的期間；其中，該第2期間是該晶片選擇訊號從有效變為無效的時間點算起，至該最後讀取資料的輸出結束為止的期間；其中，該外部時脈訊號，是用來對讀取操作中的該最後讀取資料進行讀取。
如請求項1之半導體記憶裝置，其中，該第1期間是用於讀取操作中該最後讀取資料的該外部時脈訊號以上升或下降的形式變化的時間點算起，至該最後讀取資料對應的資料訊號或資料選通訊號變為有效為止的期間，該外部時脈訊號是用來對該最後的讀取資料進行讀取；其中，該第2期間是該晶片選擇訊號從有效變為無效的時間點算起，至該資料訊號或資料選通訊號變為高阻抗狀態為止的期間。
如請求項1之半導體記憶裝置，其中，當用來對該最後讀取資料進行讀取的外部時脈訊號下降時，同時該晶片選擇訊號設為無效。
如請求項1之半導體記憶裝置，其中，該調整電路包含用以控制輸入訊號的通過以及維持的閘控閂鎖電路，利用該閘控閂鎖電路將該輸入訊號延遲既定量後產生輸出訊號，根據該輸出訊號，延遲該最後讀取資料的輸出結束時間點，藉以控制該最後讀取資料的輸出時間點。
如請求項4之半導體記憶裝置，其中，該調整電路包含用以延遲該輸入訊號的第1延遲裝置，利用該第1延遲裝置延遲該輸入訊號，該閘控閂鎖電路將該輸入訊號維持既定期間之後而使其通過，藉以產生該輸出訊號。
如請求項4之半導體記憶裝置，其中，該調整電路包含：輸出時脈驅動器，用以根據該外部時脈訊號，產生用以控制該閘控閂鎖電路中該輸入訊號的通過以及維持的內部時脈訊號；以及第2延遲裝置，用以延遲該內部時脈訊號；其中，該調整電路利用該第2延遲裝置延遲該內部時脈訊號，利用該閘控閂鎖電路將該輸入訊號維持既定期間之後而使其通過，藉以產生該輸出訊號；其中，該第2延遲裝置造成的延遲量，是根據該半導體記憶裝置的特性而作調整。
如請求項6之半導體記憶裝置，其中，當設有複數個該閘控閂鎖電路時，該複數個閘控閂鎖電路相對於該輸入訊號呈串聯連接；其中，該複數個閘控閂鎖電路分別在不同的時間點讓該輸入訊號通過；其中，該閘控閂鎖電路設有2個。
如請求項7之半導體記憶裝置，其中，該調整電路包含產生內部時脈訊號的輸出時脈驅動器，該內部時脈訊號是用來響應於該外部時脈訊號，控制每個該複數個閘控閂鎖電路中的該輸入訊號的通過以及維持；其中，當該複數個閘控閂鎖電路中的上游側的閘控閂鎖電路，是由該內部時脈訊號來控制使得該輸入訊號通過時，則該複數個閘控閂鎖電路中的下游側的閘控閂鎖電路，由該內部時脈訊號來控制使得通過該上游側的閘控閂鎖電路的該輸入訊號得以維持；其中，當該上游側的閘控閂鎖電路，是由該內部時脈訊號來控制使得該輸入訊號得以維持時，則該下游側的閘控閂鎖電路，由該內部時脈訊號來控制，使得維持在該下游側的閘控閂鎖電路的該輸入訊號得以通過。
一種半導體記憶裝置，包含：第1調整電路，如請求項5或6之半導體記憶裝置的調整電路；第2調整電路，如請求項7或8之半導體記憶裝置的調整電路；以及選擇部，選擇該第1調整電路以及該第2調整電路中任何一者的調整電路，以調整該最後讀取資料的輸出時間點。
一種半導體記憶裝置的控制方法，包含：由設置於該半導體記憶裝置的調整電路，設定一第2期間長於一第1期間，調整最後讀取資料的輸出時間點；其中，當晶片選擇訊號設為有效時，該半導體記憶裝置根據一外部時脈訊號進行資料的讀取操作；其中，該第1期間是用於讀取操作中該最後讀取資料的該外部時脈訊號以上升或下降的形式變化的時間點算起，至該最後讀取資料的輸出開始為止的期間；其中，該第2期間是該晶片選擇訊號從有效變為無效的時間點算起，至該最後讀取資料的輸出結束為止的期間；其中，該外部時脈訊號，是用來對讀取操作中的該最後讀取資料進行讀取。
如請求項10之半導體記憶裝置的控制方法，其中，該第1期間是用於讀取操作中該最後讀取資料的該外部時脈訊號以上升或下降的形式變化的時間點算起，至該最後讀取資料對應的資料訊號或資料選通訊號變為有效為止的期間，該外部時脈訊號，是用來對該最後讀取資料進行讀取；其中，該第2期間是該晶片選擇訊號從有效變為無效的時間點算起，至該資料訊號或資料選通訊號變為高阻抗狀態為止的期間。
如請求項10之半導體記憶裝置的控制方法，其中，當用來對該最後讀取資料進行讀取的外部時脈訊號下降時，該晶片選擇訊號將同時設為無效；其中，該調整電路包含控制輸入訊號的通過以及維持的閘控閂鎖電路；更包含一控制步驟，其中該調整電路產生利用該閘控閂鎖電路將該輸入訊號延遲既定量的輸出訊號，響應於該輸出訊號，延遲該最後讀取資料輸出結束的時間點，用以控制該最後讀取資料的輸出時間點。
如請求項12之半導體記憶裝置的控制方法，其中，該調整電路包含延遲該輸入訊號的第1延遲裝置；更包括一產生步驟，其中該調整電路利用該第1延遲裝置延遲該輸入訊號，利用該閘控閂鎖電路將該輸入訊號維持既定期間之後使其通過，用以產生該輸出訊號。
如請求項12之半導體記憶裝置的控制方法，其中，該調整電路包含：輸出時脈驅動器，用以產生內部時脈訊號，該內部時脈訊號是用來響應於該外部時脈訊號，控制該閘控閂鎖電路中的該輸入訊號的通過以及維持；以及第2延遲裝置，用以延遲該內部時脈訊號；更包含一產生步驟，其中該調整電路利用該第2延遲裝置延遲該內部時脈訊號，利用該閘控閂鎖電路將該輸入訊號維持既定期間之後使其通過，用以產生該輸出訊號；其中，該第2延遲裝置造成的延遲量，是根據該半導體記憶裝置的特性而作調整。
如請求項12之半導體記憶裝置的控制方法，其中，當設有複數個該閘控閂鎖電路時，該複數個閘控閂鎖電路相對於該輸入訊號呈串聯連接；其中，該複數個閘控閂鎖電路分別在不同的時間點讓該輸入訊號通過；其中，該閘控閂鎖電路設有2個；其中，該調整電路包含產生內部時脈訊號的輸出時脈驅動器，該內部時脈訊號是用來響應於該外部時脈訊號，控制每個該複數個閘控閂鎖電路中的該輸入訊號通過以及維持；更包含第一控制步驟，其中當該複數個閘控閂鎖電路之中上游側的閘控閂鎖電路，是由該內部時脈訊號來控制使得該輸入訊號通過時，則該調整電路透過該內部時脈訊號，來控制該複數個閘控閂鎖電路下游側的閘控閂鎖電路，使得通過該上游側閘控閂鎖電路的該輸入訊號得以維持；以及第二控制步驟，其中當該上游側的閘控閂鎖電路，是由該內部時脈訊號來控制使得該輸入訊號得以維持時，則該調整電路透過該內部時脈訊號，來控制該下游側的閘控閂鎖電路，使得維持在該下游側的閘控閂鎖電路的該輸入訊號得以通過。