JP2001257349A - Ｍｏｓｆｅｔの保護装置 - Google Patents
Ｍｏｓｆｅｔの保護装置Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】パワーＭＯＳＦＥＴではゲート酸化膜を静電破
壊から保護するために抵抗体およびツェナーダイオード
を用いていた。しかしツェナーダイオードは同心円状に
形成されるのでゲートパッド電極より大きく形成され、
実動作領域の面積を減少させセル密度の低下を招く問題
があった。 【解決手段】本発明はトレンチ１７内に埋め込まれた細
長いストライプ状のポリシリコン層１９にゼブラ状にＮ
+領域とＰ-領域を交互に形成して、ＰＮ接合を平坦にし
且つ同じ大きさとしたので、ツェナーダイオード２の専
有面積を大幅に減らせるＭＯＳＦＥＴの保護装置を実現
できる。
壊から保護するために抵抗体およびツェナーダイオード
を用いていた。しかしツェナーダイオードは同心円状に
形成されるのでゲートパッド電極より大きく形成され、
実動作領域の面積を減少させセル密度の低下を招く問題
があった。 【解決手段】本発明はトレンチ１７内に埋め込まれた細
長いストライプ状のポリシリコン層１９にゼブラ状にＮ
+領域とＰ-領域を交互に形成して、ＰＮ接合を平坦にし
且つ同じ大きさとしたので、ツェナーダイオード２の専
有面積を大幅に減らせるＭＯＳＦＥＴの保護装置を実現
できる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴの保護
装置に係り、特にトレンチ構造を有する縦型ＭＯＳＦＥ
Ｔの保護装置に関する。
装置に係り、特にトレンチ構造を有する縦型ＭＯＳＦＥ
Ｔの保護装置に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】特に保護回路ではリチュウムイオン電池Ｌ
ｉＢに直列に２個のＮチャンネル型のパワーＭＯＳＦＥ
Ｔが接続されるので、この２個のパワーＭＯＳＦＥＴの
低オン抵抗(ＲDS(on))が最も要求される項目である。こ
のためにチップを製造する上で微細加工によりセル密度
を上げる開発が進められてきた。
ｉＢに直列に２個のＮチャンネル型のパワーＭＯＳＦＥ
Ｔが接続されるので、この２個のパワーＭＯＳＦＥＴの
低オン抵抗(ＲDS(on))が最も要求される項目である。こ
のためにチップを製造する上で微細加工によりセル密度
を上げる開発が進められてきた。
【０００４】具体的には、チャンネルが半導体基板表面
に形成されるプレーナー構造ではセル密度は７４０万個
／平方インチであったが、チャンネルをトレンチの側面
に形成するトレンチ構造の第１世代ではセル密度は２５
００万個／平方インチと大幅に向上した。さらにトレン
チ構造の第２世代ではセル密度は７２００万個／平方イ
ンチまで向上できた。しかし微細化にも限度があり、セ
ル密度をさらに飛躍的に向上するには限界が見えてき
た。
に形成されるプレーナー構造ではセル密度は７４０万個
／平方インチであったが、チャンネルをトレンチの側面
に形成するトレンチ構造の第１世代ではセル密度は２５
００万個／平方インチと大幅に向上した。さらにトレン
チ構造の第２世代ではセル密度は７２００万個／平方イ
ンチまで向上できた。しかし微細化にも限度があり、セ
ル密度をさらに飛躍的に向上するには限界が見えてき
た。
【０００５】一方、パワーＭＯＳＦＥＴでは薄いゲート
酸化膜を静電破壊から保護するために保護用の抵抗体が
ゲート電極に挿入され更に静電気を外部に逃がすために
ゲート電極とソース電極間にツェナーダイオードが接続
されている。
酸化膜を静電破壊から保護するために保護用の抵抗体が
ゲート電極に挿入され更に静電気を外部に逃がすために
ゲート電極とソース電極間にツェナーダイオードが接続
されている。
【０００６】従来のパワーＭＯＳＦＥＴの平面図を図５
に示す。１はゲートパッド電極であり、その下には保護
用のツェナーダイオード２（同心円の点線）が形成さ
れ、点線の丸印で示すようにボンディングワイヤーで電
極の取り出しが行われる。３はポリシリコンで形成され
た静電破壊防止の保護用の抵抗体であり、一端をゲート
パッド電極１に接続され、他端はゲート連結電極４に接
続されている。５は実動作領域であり、この中にパワー
ＭＯＳＦＥＴを構成する多数のＭＯＳトランジスタのセ
ル６が配列されている。７はソース電極であり、実動作
領域５上に各セルのソース領域と接続して設けられる。
ゲート連結電極４は各セル６のゲート電極と接続され且
つ実動作領域５の周囲に配置されている。なお、ソース
電極７には点線の丸印で示すようにボンディングワイヤ
が熱厚着され、電極の取り出しを行う。
に示す。１はゲートパッド電極であり、その下には保護
用のツェナーダイオード２（同心円の点線）が形成さ
れ、点線の丸印で示すようにボンディングワイヤーで電
極の取り出しが行われる。３はポリシリコンで形成され
た静電破壊防止の保護用の抵抗体であり、一端をゲート
パッド電極１に接続され、他端はゲート連結電極４に接
続されている。５は実動作領域であり、この中にパワー
ＭＯＳＦＥＴを構成する多数のＭＯＳトランジスタのセ
ル６が配列されている。７はソース電極であり、実動作
領域５上に各セルのソース領域と接続して設けられる。
ゲート連結電極４は各セル６のゲート電極と接続され且
つ実動作領域５の周囲に配置されている。なお、ソース
電極７には点線の丸印で示すようにボンディングワイヤ
が熱厚着され、電極の取り出しを行う。
【０００７】図４の左側に、トレンチ型の各セル６の断
面構造を示す。ＮチャンネルのパワーＭＯＳＦＥＴにお
いては、Ｎ+型の半導体基板２１の上にＮ-型のエピタキ
シャル層からなるドレイン領域２２を設け、その上にＰ
型のチャネル層２３を設ける。チャネル層２３からドレ
イン領域２２まで到達するトレンチ２４を作り、トレン
チ２４の内壁をゲート酸化膜２５で被膜し、トレンチ２
４に充填されたポリシリコンよりなるゲート電極２６を
設けて各セル６を形成する。トレンチ２４に隣接したチ
ャネル層２３表面にはＮ+型のソース領域２８が形成さ
れ、隣り合う２つのセルのソース領域２８間のチャネル
層２３表面にはＰ+型のボディコンタクト領域２９が形
成される。さらにチャネル層２３にはソース領域２８か
らトレンチ２４に沿ってチャネル領域２７が形成され
る。トレンチ２４上は層間絶縁膜３０で覆い、ソース領
域２８およびボディコンタクト領域２９にコンタクトす
るソース電極７を設ける。かかるセル６は図５の実動作
領域５に多数個配列される。具体的には小さい四角で表
示したものが１個のセルである。
面構造を示す。ＮチャンネルのパワーＭＯＳＦＥＴにお
いては、Ｎ+型の半導体基板２１の上にＮ-型のエピタキ
シャル層からなるドレイン領域２２を設け、その上にＰ
型のチャネル層２３を設ける。チャネル層２３からドレ
イン領域２２まで到達するトレンチ２４を作り、トレン
チ２４の内壁をゲート酸化膜２５で被膜し、トレンチ２
４に充填されたポリシリコンよりなるゲート電極２６を
設けて各セル６を形成する。トレンチ２４に隣接したチ
ャネル層２３表面にはＮ+型のソース領域２８が形成さ
れ、隣り合う２つのセルのソース領域２８間のチャネル
層２３表面にはＰ+型のボディコンタクト領域２９が形
成される。さらにチャネル層２３にはソース領域２８か
らトレンチ２４に沿ってチャネル領域２７が形成され
る。トレンチ２４上は層間絶縁膜３０で覆い、ソース領
域２８およびボディコンタクト領域２９にコンタクトす
るソース電極７を設ける。かかるセル６は図５の実動作
領域５に多数個配列される。具体的には小さい四角で表
示したものが１個のセルである。
【０００８】図４の右側にツェナーダイオード２の断面
構造を示す。チャネル層２３を覆うゲート酸化膜２５上
にトレンチ２４にポリシリコンを埋め込む時に堆積され
たポリシリコンを用いて、最初に全体をＰ-型にドープ
した後ソース領域２８のイオン注入時に選択的にＮ+型
にドープしてツェナーダイオード２を形成している。す
なわち、中心から同心円状にＮ+型領域−Ｐ-型領域−Ｎ
+型領域−Ｐ-型領域−Ｎ+型領域−Ｐ-型領域−Ｎ+型領
域となり、６個のツェナーダイオードが直列に接続され
る。さらにそのポリシリコン上面はＰＳＧ（Ｐｈｏｓｐ
ｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜９で覆
われ、ゲートパット電極１とツェナーダイオード２の中
心のＮ+型領域がコンタクトしている。ツェナーダイオ
ード２を形成するＰＮ接合はポリシリコンに形成される
ので、その接合端をポリシリコン側面に露出しないよう
に同心円上に閉ループの形状を採用する。従って、ツェ
ナーダイオード２に３０Ｖのツェナー降伏電圧が要求さ
れるときは１つのＰＮ接合当たりのツェナー降伏電圧が
５〜７Ｖであるので６個のＰＮ接合が同心円上に形成さ
れればよい。
構造を示す。チャネル層２３を覆うゲート酸化膜２５上
にトレンチ２４にポリシリコンを埋め込む時に堆積され
たポリシリコンを用いて、最初に全体をＰ-型にドープ
した後ソース領域２８のイオン注入時に選択的にＮ+型
にドープしてツェナーダイオード２を形成している。す
なわち、中心から同心円状にＮ+型領域−Ｐ-型領域−Ｎ
+型領域−Ｐ-型領域−Ｎ+型領域−Ｐ-型領域−Ｎ+型領
域となり、６個のツェナーダイオードが直列に接続され
る。さらにそのポリシリコン上面はＰＳＧ（Ｐｈｏｓｐ
ｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜９で覆
われ、ゲートパット電極１とツェナーダイオード２の中
心のＮ+型領域がコンタクトしている。ツェナーダイオ
ード２を形成するＰＮ接合はポリシリコンに形成される
ので、その接合端をポリシリコン側面に露出しないよう
に同心円上に閉ループの形状を採用する。従って、ツェ
ナーダイオード２に３０Ｖのツェナー降伏電圧が要求さ
れるときは１つのＰＮ接合当たりのツェナー降伏電圧が
５〜７Ｖであるので６個のＰＮ接合が同心円上に形成さ
れればよい。
【０００９】図６にかかるパワーＭＯＳＦＥＴの等価回
路図を示す。この図によれば、ゲート端子Ｇとソース端
子Ｓ間にツェナーダイオードＺD（図５ 符号２）が接
続され、ゲート端子Ｇとゲート電極間には保護用の抵抗
体ＲP（図５ 符号３）が接続される。なおダイオード
ＤIは基板ダイオードであり、ドレイン端子Ｄとソース
端子Ｓ間に接続される。
路図を示す。この図によれば、ゲート端子Ｇとソース端
子Ｓ間にツェナーダイオードＺD（図５ 符号２）が接
続され、ゲート端子Ｇとゲート電極間には保護用の抵抗
体ＲP（図５ 符号３）が接続される。なおダイオード
ＤIは基板ダイオードであり、ドレイン端子Ｄとソース
端子Ｓ間に接続される。
【００１０】
【発明が解決しようとする課題】かかる従来のパワーＭ
ＯＳＦＥＴではリーク電流を防ぐためにツェナーダイオ
ード２のＰＮ接合が同心円上に配列されるため、ツェナ
ーダイオード２に例えば５０Ｖと高いツェナー降伏電圧
を要求されると１０個のＰＮ接合を同心円上に配列しな
ければならずツェナーダイオード２を形成するポリシリ
コンの大きさは実動作領域を狭めることになり、セル構
造をトレンチ型にしてもある程度のセル密度の減少はさ
けられない問題点を有していた。
ＯＳＦＥＴではリーク電流を防ぐためにツェナーダイオ
ード２のＰＮ接合が同心円上に配列されるため、ツェナ
ーダイオード２に例えば５０Ｖと高いツェナー降伏電圧
を要求されると１０個のＰＮ接合を同心円上に配列しな
ければならずツェナーダイオード２を形成するポリシリ
コンの大きさは実動作領域を狭めることになり、セル構
造をトレンチ型にしてもある程度のセル密度の減少はさ
けられない問題点を有していた。
【００１１】またツェナーダイオード２を形成するポリ
シリコンにはまずボロン（Ｐ-）を注入し、その後砒素
（Ｎ+）を注入させるが、同心円が大きくなると中心部
分と外側のＮ+型領域の大きさが異なり、Ｎ+型領域の濃
度のばらつきも大きくなるため、結果的に中心部分と外
側でのツェナー降伏電圧にもばらつきが出る問題点もあ
った。
シリコンにはまずボロン（Ｐ-）を注入し、その後砒素
（Ｎ+）を注入させるが、同心円が大きくなると中心部
分と外側のＮ+型領域の大きさが異なり、Ｎ+型領域の濃
度のばらつきも大きくなるため、結果的に中心部分と外
側でのツェナー降伏電圧にもばらつきが出る問題点もあ
った。
【００１２】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、半導体基板上のチャネル層に設けたトレン
チ内に埋設したポリシリコン層に複数個のツェナーダイ
オードを形成することにより、ツェナーダイオードの専
有面積を減らして実動作領域の面積を拡げ、セル密度の
高いパワーＭＯＳＦＥＴを提供するものである。
みてなされ、半導体基板上のチャネル層に設けたトレン
チ内に埋設したポリシリコン層に複数個のツェナーダイ
オードを形成することにより、ツェナーダイオードの専
有面積を減らして実動作領域の面積を拡げ、セル密度の
高いパワーＭＯＳＦＥＴを提供するものである。
【００１３】またこのツェナーダイオードをストライプ
状に形成しＰＮ接合をゼブラ状に形成することにより高
いツェナー降伏電圧が要求されても少ない専有面積のツ
ェナーダイオードを実現するパワーＭＯＳＦＥＴを提供
するものである。
状に形成しＰＮ接合をゼブラ状に形成することにより高
いツェナー降伏電圧が要求されても少ない専有面積のツ
ェナーダイオードを実現するパワーＭＯＳＦＥＴを提供
するものである。
【００１４】
【発明の実施の形態】本発明の実施の形態を図１から図
３を参照して詳細に説明する。本発明のパワーＭＯＳＦ
ＥＴの平面図を図３に示す。尚、図５に示すものと同一
構成要素は同一符号とする。１はゲートパッド電極であ
り、その近くにポリシリコンより成る保護用のツェナー
ダイオード２が形成され、点線の丸印で示すようにボン
ディングワイヤーで電極の取り出しが行われる。３はポ
リシリコンで形成された静電破壊防止の保護用の抵抗体
であり、一端をゲートパッド電極１に接続され、他端は
ゲート連結電極４に接続されている。５は実動作領域で
あり、この中にパワーＭＯＳＦＥＴを構成する多数のＭ
ＯＳトランジスタのセル６が配列されている。７はソー
ス電極であり、実動作領域５上に設けられ且つ各セル６
のソース領域と接続して設けられる。ゲート連結電極４
は各セル６のゲート電極と接続され且つ実動作領域５の
周囲に配置されている。なお、ソース電極７には点線の
丸印で示すようにボンディングワイヤが熱厚着され、電
極の取り出しを行う。８はシールド電極であり、その下
にはアニュラーリングが設けられシールド電極８とコン
タクトして、チップ終端への空乏層の拡がりを抑える。
３を参照して詳細に説明する。本発明のパワーＭＯＳＦ
ＥＴの平面図を図３に示す。尚、図５に示すものと同一
構成要素は同一符号とする。１はゲートパッド電極であ
り、その近くにポリシリコンより成る保護用のツェナー
ダイオード２が形成され、点線の丸印で示すようにボン
ディングワイヤーで電極の取り出しが行われる。３はポ
リシリコンで形成された静電破壊防止の保護用の抵抗体
であり、一端をゲートパッド電極１に接続され、他端は
ゲート連結電極４に接続されている。５は実動作領域で
あり、この中にパワーＭＯＳＦＥＴを構成する多数のＭ
ＯＳトランジスタのセル６が配列されている。７はソー
ス電極であり、実動作領域５上に設けられ且つ各セル６
のソース領域と接続して設けられる。ゲート連結電極４
は各セル６のゲート電極と接続され且つ実動作領域５の
周囲に配置されている。なお、ソース電極７には点線の
丸印で示すようにボンディングワイヤが熱厚着され、電
極の取り出しを行う。８はシールド電極であり、その下
にはアニュラーリングが設けられシールド電極８とコン
タクトして、チップ終端への空乏層の拡がりを抑える。
【００１５】図１の左側は本発明に用いるトレンチ型の
セル６の断面構造を示す。尚、図４に示すものと同一構
成要素は同一記号とする。Ｎ+型の半導体基板２１の上
にＮ-型のエピタキシャル層からなるドレイン領域２２
を設け、その上にＰ型のチャネル層２３を設ける。チャ
ネル層２３からドレイン領域２２まで到達するトレンチ
２４を作り、トレンチ２４の内壁をゲート酸化膜２５で
被膜し、トレンチ２４に充填されたポリシリコンよりな
るゲート電極２６を設けて各セル６を形成する。トレン
チ２４に隣接したチャネル層２３表面にはＮ+型のソー
ス領域２８が形成され、隣り合う２つのセルのソース領
域２８間のチャネル層２３表面にはＰ+型のボディコン
タクト領域２９が形成される。さらにチャネル層２３に
はソース領域２８からトレンチ２４に沿ってチャネル領
域２７が形成される。トレンチ２４上は層間絶縁膜３０
で覆い、ソース領域２８およびボディコンタクト領域２
９にコンタクトするソース電極７を設ける。かかるセル
６は図３の実動作領域５に多数個配列される。具体的に
は小さい四角で表示したものが１個のセルである。
セル６の断面構造を示す。尚、図４に示すものと同一構
成要素は同一記号とする。Ｎ+型の半導体基板２１の上
にＮ-型のエピタキシャル層からなるドレイン領域２２
を設け、その上にＰ型のチャネル層２３を設ける。チャ
ネル層２３からドレイン領域２２まで到達するトレンチ
２４を作り、トレンチ２４の内壁をゲート酸化膜２５で
被膜し、トレンチ２４に充填されたポリシリコンよりな
るゲート電極２６を設けて各セル６を形成する。トレン
チ２４に隣接したチャネル層２３表面にはＮ+型のソー
ス領域２８が形成され、隣り合う２つのセルのソース領
域２８間のチャネル層２３表面にはＰ+型のボディコン
タクト領域２９が形成される。さらにチャネル層２３に
はソース領域２８からトレンチ２４に沿ってチャネル領
域２７が形成される。トレンチ２４上は層間絶縁膜３０
で覆い、ソース領域２８およびボディコンタクト領域２
９にコンタクトするソース電極７を設ける。かかるセル
６は図３の実動作領域５に多数個配列される。具体的に
は小さい四角で表示したものが１個のセルである。
【００１６】本発明の特徴は保護用のツェナーダイオー
ド２の形状にある。ツェナーダイオード２はゲートパッ
ド電極１の近くに配置され、一端をゲートパッド電極１
に接続され、他端はソース電極７に接続されている。
ド２の形状にある。ツェナーダイオード２はゲートパッ
ド電極１の近くに配置され、一端をゲートパッド電極１
に接続され、他端はソース電極７に接続されている。
【００１７】このツェナーダイオード２は図１の右側お
よび図２の平面図に示すように、セル６のトレンチ２４
と同時にトレンチ１７を形成し、その内壁をゲート酸化
膜２５で被覆し、ポリシリコンを付着させる。このポリ
シリコン層１９はセル６のトレンチ２４を埋めるポリシ
リコンの生成時に同時に付着される。ポリシリコン層１
９はチャネル層２３上面のゲート酸化膜２５からトレン
チ１７の側面および底面のゲート酸化膜２５上を延在さ
れて細長いストライプ状にエッチングされ、両端はコン
タクトを形成されるために大きく形成されている。従っ
てツェナーダイオード２を形成する部分はトレンチ１７
内に埋め込まれ、その上には厚い層間絶縁膜２０で覆わ
れている。このポリシリコン層１９は、最初に全体をＰ
-型にドープした後ソース領域２８のイオン注入時にホ
トレジストで選択的にＮ+型にドープしてツェナーダイ
オード２を形成している。すなわち、端部からゼブラ状
にＮ+型領域−Ｐ-型領域−Ｎ+型領域−Ｐ-型領域−Ｎ+
型領域−Ｐ-型領域−Ｎ+型領域となり、６個のツェナー
ダイオードが直列に接続される。ツェナーダイオード２
を形成する平坦なＰＮ接合はその上面および側面端部を
トレンチ１７内の層間絶縁膜２０で被覆されているの
で、ＰＮ接合端でのリーク電流の発生はない。従って、
ツェナーダイオード２に３０Ｖのツェナー降伏電圧が要
求されるときは１つのＰＮ接合当たりのツェナー降伏電
圧が５〜７Ｖであるので６個のＰＮ接合がゼブラ状に形
成されればよい。
よび図２の平面図に示すように、セル６のトレンチ２４
と同時にトレンチ１７を形成し、その内壁をゲート酸化
膜２５で被覆し、ポリシリコンを付着させる。このポリ
シリコン層１９はセル６のトレンチ２４を埋めるポリシ
リコンの生成時に同時に付着される。ポリシリコン層１
９はチャネル層２３上面のゲート酸化膜２５からトレン
チ１７の側面および底面のゲート酸化膜２５上を延在さ
れて細長いストライプ状にエッチングされ、両端はコン
タクトを形成されるために大きく形成されている。従っ
てツェナーダイオード２を形成する部分はトレンチ１７
内に埋め込まれ、その上には厚い層間絶縁膜２０で覆わ
れている。このポリシリコン層１９は、最初に全体をＰ
-型にドープした後ソース領域２８のイオン注入時にホ
トレジストで選択的にＮ+型にドープしてツェナーダイ
オード２を形成している。すなわち、端部からゼブラ状
にＮ+型領域−Ｐ-型領域−Ｎ+型領域−Ｐ-型領域−Ｎ+
型領域−Ｐ-型領域−Ｎ+型領域となり、６個のツェナー
ダイオードが直列に接続される。ツェナーダイオード２
を形成する平坦なＰＮ接合はその上面および側面端部を
トレンチ１７内の層間絶縁膜２０で被覆されているの
で、ＰＮ接合端でのリーク電流の発生はない。従って、
ツェナーダイオード２に３０Ｖのツェナー降伏電圧が要
求されるときは１つのＰＮ接合当たりのツェナー降伏電
圧が５〜７Ｖであるので６個のＰＮ接合がゼブラ状に形
成されればよい。
【００１８】本発明のパワーＭＯＳＦＥＴの等価回路図
は図６と同じであり、ゲート端子Ｇとソース端子Ｓ間に
ツェナーダイオードＺD（図３ 符号２）が接続され、
ゲート端子Ｇとゲート電極間には保護用の抵抗体Ｒ
P（図３ 符号３）が接続される。なおダイオードＤIは
基板ダイオードであり、ドレイン端子Ｄとソース端子Ｓ
間に接続される。
は図６と同じであり、ゲート端子Ｇとソース端子Ｓ間に
ツェナーダイオードＺD（図３ 符号２）が接続され、
ゲート端子Ｇとゲート電極間には保護用の抵抗体Ｒ
P（図３ 符号３）が接続される。なおダイオードＤIは
基板ダイオードであり、ドレイン端子Ｄとソース端子Ｓ
間に接続される。
【００１９】
【発明の効果】本発明に依れば、第１にポリシリコン層
１９をトレンチ２４内に細長くストライプ状に形成し、
ゼブラ状に同じ大きさのＮ+領域とＰ-領域を形成してツ
ェナーダイオード２を形成することができる。従って、
従来の同心円状の場合よりＮ+領域の拡散による不純物
濃度のばらつきを減少させることができ、各ＰＮ接合の
ツェナー降伏電圧のばらつきを減少できるので、トレン
チ２４内でのＰＮ接合数の増減により所定のツェナーダ
イオード２のツェナー降伏電圧をその面積を増やすこと
なく容易に実現できる利点を有する。
１９をトレンチ２４内に細長くストライプ状に形成し、
ゼブラ状に同じ大きさのＮ+領域とＰ-領域を形成してツ
ェナーダイオード２を形成することができる。従って、
従来の同心円状の場合よりＮ+領域の拡散による不純物
濃度のばらつきを減少させることができ、各ＰＮ接合の
ツェナー降伏電圧のばらつきを減少できるので、トレン
チ２４内でのＰＮ接合数の増減により所定のツェナーダ
イオード２のツェナー降伏電圧をその面積を増やすこと
なく容易に実現できる利点を有する。
【００２０】第２に、本発明のツェナーダイオード２は
トレンチ２４内に埋め込まれたポリシリコン層１９で形
成されるので、ポリシリコン層１９の側面は層間絶縁膜
３０およびトレンチ内壁のゲート酸化膜２５で覆われて
いる。従って、ツェナーダイオード２を構成するＰＮ接
合がポリシリコン層１９の側面で終端しても層間絶縁膜
３０およびゲート酸化膜２５で保護されているので、Ｐ
Ｎ接合のリーク電流を最小限に押さえることができる利
点を有する。
トレンチ２４内に埋め込まれたポリシリコン層１９で形
成されるので、ポリシリコン層１９の側面は層間絶縁膜
３０およびトレンチ内壁のゲート酸化膜２５で覆われて
いる。従って、ツェナーダイオード２を構成するＰＮ接
合がポリシリコン層１９の側面で終端しても層間絶縁膜
３０およびゲート酸化膜２５で保護されているので、Ｐ
Ｎ接合のリーク電流を最小限に押さえることができる利
点を有する。
【００２１】第３に、本発明のツェナーダイオード２は
ポリシリコン層１９の細長い形状に形成できるので、ツ
ェナーダイオード２の占有面積は従来より大幅に小さく
できる。このため従来ではツェナーダイオード２の同心
円状のＰＮ接合の数でその占有面積は決められ、ゲート
パッド電極１より大きく形成される場合が多かったが、
本発明ではゲートパッド電極１をボンディングに必要な
大きさに決めれば良く、具体的にはゲートパッド電極１
の面積は金線直径２３μｍの場合、従来より約７５％
減、金線直径７０μｍの場合、従来より約５６％減とな
り、その分実動作領域５の面積を増大でき、結果的にチ
ップ面積当たりのセル密度を上げられる利点を有する。
ポリシリコン層１９の細長い形状に形成できるので、ツ
ェナーダイオード２の占有面積は従来より大幅に小さく
できる。このため従来ではツェナーダイオード２の同心
円状のＰＮ接合の数でその占有面積は決められ、ゲート
パッド電極１より大きく形成される場合が多かったが、
本発明ではゲートパッド電極１をボンディングに必要な
大きさに決めれば良く、具体的にはゲートパッド電極１
の面積は金線直径２３μｍの場合、従来より約７５％
減、金線直径７０μｍの場合、従来より約５６％減とな
り、その分実動作領域５の面積を増大でき、結果的にチ
ップ面積当たりのセル密度を上げられる利点を有する。
【００２２】第４に、本発明では従来のトレンチ構造の
セル６を形成するプロセスを変更することなく、本発明
のツェナーダイオード２を形成できる利点もある。
セル６を形成するプロセスを変更することなく、本発明
のツェナーダイオード２を形成できる利点もある。
【図１】本発明のＭＯＳＦＥＴの保護装置を説明する断
面図である。
面図である。
【図２】本発明のＭＯＳＦＥＴの保護装置のみを説明す
る平面図である。
る平面図である。
【図３】本発明のＭＯＳＦＥＴの保護装置を説明する平
面図である。
面図である。
【図４】従来のＭＯＳＦＥＴの保護装置を説明する断面
図である。
図である。
【図５】従来のＭＯＳＦＥＴの保護装置を説明する平面
図である。
図である。
【図６】本発明および従来のＭＯＳＦＥＴの保護装置の
等価回路を説明する回路図である。
等価回路を説明する回路図である。
Claims (8)
- 【請求項１】半導体基板上のチャネル層に設けたトレン
チと、該トレンチ内に埋設したポリシリコン層と該ポリ
シリコン層に形成した複数個のツェナーダイオードとを
具備することを特徴とするＭＯＳＦＥＴの保護装置。 - 【請求項２】前記ツェナーダイオードを形成する接合端
を前記ポリシリコン層の側面で終わらせることを特徴と
する請求項１記載のＭＯＳＦＥＴの保護装置。 - 【請求項３】前記ポリシリコン層をストライプ状にし、
前記ツェナーダイオードを形成する接合をゼブラ状にし
て前記ポリシリコン層の側面で終わらせることを特徴と
する請求項２記載のＭＯＳＦＥＴの保護装置。 - 【請求項４】前記ツェナーダイオードをゲートパッド電
極の近傍に設けることを特徴とする請求項１記載のＭＯ
ＳＦＥＴの保護装置。 - 【請求項５】半導体基板上のチャネル層に設けたトレン
チと、実動作領域の該トレンチ内に形成したトレンチ型
のＭＯＳＦＥＴのセルと、ゲートパッド電極が形成され
る近くに設けた前記トレンチに埋設したポリシリコン層
と、該ポリシリコン層に形成した複数個のツェナーダイ
オードとを具備することを特徴とするＭＯＳＦＥＴの保
護装置。 - 【請求項６】前記ツェナーダイオードを形成する接合端
を前記ポリシリコン層の側面で終わらせることを特徴と
する請求項５記載のＭＯＳＦＥＴの保護装置。 - 【請求項７】前記ポリシリコン層をストライプ状にし、
前記ツェナーダイオードを形成する接合をゼブラ状にし
て前記ポリシリコン層の側面で終わらせることを特徴と
する請求項５または請求項６記載のＭＯＳＦＥＴの保護
装置。 - 【請求項８】前記ツェナーダイオードをゲートパッド電
極の近傍に設けることを特徴とする請求項５記載のＭＯ
ＳＦＥＴの保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064496A JP2001257349A (ja) | 2000-03-09 | 2000-03-09 | Ｍｏｓｆｅｔの保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064496A JP2001257349A (ja) | 2000-03-09 | 2000-03-09 | Ｍｏｓｆｅｔの保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001257349A true JP2001257349A (ja) | 2001-09-21 |
Family
ID=18584193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000064496A Pending JP2001257349A (ja) | 2000-03-09 | 2000-03-09 | Ｍｏｓｆｅｔの保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001257349A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2000
- 2000-03-09 JP JP2000064496A patent/JP2001257349A/ja active Pending
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| WO2007092089A1 (en) | 2005-12-28 | 2007-08-16 | Vishay-Siliconix | Trench polysilicon diode |
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