JP2002043550A - 半導体集積装置および半導体集積装置に用いられるクロックドライバ回路の設定配置方法 - Google Patents
半導体集積装置および半導体集積装置に用いられるクロックドライバ回路の設定配置方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】
【課題】 クロックドライバ回路以外のコア領域内セル
の再配置を必要とせずに、一層のクロックスキューの低
減を容易に実現すること。 【解決手段】 半導体集積回路１０内のコア領域１１内
にメッシュ状に配線されたクロック信号供給配線２０−
１〜２０−ｎ，２１−１〜２１−ｎを介してメガセル１
ａなどのクロック信号使用セルに対して適正なクロック
信号を供給するため、第１信号駆動回路１４は、コア領
域１１を複数の領域に分割した回路セル領域Ｅ１〜Ｅ３
の境界領域部分などにアレイ状に設けたクロックドライ
バ回路領域３２ａ〜３２ｄ内のＭＯＳトランジスタ群を
用い、各第１信号駆動回路１４の近傍領域におけるクロ
ック信号使用セルの粗密に対応して各第１信号駆動回路
１４のトランジスタ段数を増減設置する。
の再配置を必要とせずに、一層のクロックスキューの低
減を容易に実現すること。 【解決手段】 半導体集積回路１０内のコア領域１１内
にメッシュ状に配線されたクロック信号供給配線２０−
１〜２０−ｎ，２１−１〜２１−ｎを介してメガセル１
ａなどのクロック信号使用セルに対して適正なクロック
信号を供給するため、第１信号駆動回路１４は、コア領
域１１を複数の領域に分割した回路セル領域Ｅ１〜Ｅ３
の境界領域部分などにアレイ状に設けたクロックドライ
バ回路領域３２ａ〜３２ｄ内のＭＯＳトランジスタ群を
用い、各第１信号駆動回路１４の近傍領域におけるクロ
ック信号使用セルの粗密に対応して各第１信号駆動回路
１４のトランジスタ段数を増減設置する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
内のコア領域に分散配置された複数のクロックドライバ
回路であって、該コア領域内にメッシュ状に配線された
クロック信号供給配線を介してコア領域上に配置された
複数のクロック信号使用セルに対して適正なクロック信
号を供給する複数のクロックドライバ回路を有した半導
体集積装置および半導体集積装置に用いられるクロック
ドライバ回路の設定配置方法に関するものである。
内のコア領域に分散配置された複数のクロックドライバ
回路であって、該コア領域内にメッシュ状に配線された
クロック信号供給配線を介してコア領域上に配置された
複数のクロック信号使用セルに対して適正なクロック信
号を供給する複数のクロックドライバ回路を有した半導
体集積装置および半導体集積装置に用いられるクロック
ドライバ回路の設定配置方法に関するものである。
【０００２】
【従来の技術】従来から、ＥＣＡ（Enbeded Cell Arra
y）、セルベースなどの半導体集積装置では、アンド
（ＡＮＤ）回路やオア（ＯＲ）回路などの論理回路によ
って構成されるセルと、クロック信号を必要とするフリ
ップフロップ回路やメモリ回路などのセルとが、内部領
域（コア領域）に複数配置され、フリップフロップ回路
やメモリ回路などのセルにクロック信号を供給するクロ
ックドライバ回路が設けられる。
y）、セルベースなどの半導体集積装置では、アンド
（ＡＮＤ）回路やオア（ＯＲ）回路などの論理回路によ
って構成されるセルと、クロック信号を必要とするフリ
ップフロップ回路やメモリ回路などのセルとが、内部領
域（コア領域）に複数配置され、フリップフロップ回路
やメモリ回路などのセルにクロック信号を供給するクロ
ックドライバ回路が設けられる。
【０００３】図８は、従来の半導体集積装置の構成を示
す図である。図８において、半導体集積装置１００は、
内部集積回路群であるコア領域１０１と周辺回路群であ
るバッファ領域１０２とを有する。入力ドライバである
第１信号駆動回路１０３は、コア領域１０１の一辺の中
央部分に配置され、半導体集積装置１００の外部から入
力されるクロック信号を増幅する。メインドライバであ
る第２信号駆動回路１０４（１０４ａ−１〜１０４ａ−
４，１０４ｂ−１〜１０４ｂ−４，１０４ｃ−１〜１０
４ｃ−４，１０４ｄ−１〜１０４ｄ−４）は、コア領域
１０１内の縦方向および横方向に均一に配置される。
す図である。図８において、半導体集積装置１００は、
内部集積回路群であるコア領域１０１と周辺回路群であ
るバッファ領域１０２とを有する。入力ドライバである
第１信号駆動回路１０３は、コア領域１０１の一辺の中
央部分に配置され、半導体集積装置１００の外部から入
力されるクロック信号を増幅する。メインドライバであ
る第２信号駆動回路１０４（１０４ａ−１〜１０４ａ−
４，１０４ｂ−１〜１０４ｂ−４，１０４ｃ−１〜１０
４ｃ−４，１０４ｄ−１〜１０４ｄ−４）は、コア領域
１０１内の縦方向および横方向に均一に配置される。
【０００４】プリドライバである第３信号駆動回路１０
５ａ，１０５ｂおよび第４信号駆動回路１０６ａ〜１０
６ｄは、第１信号駆動回路１０３と第２信号駆動回路１
０４との間に均一に配置され、第１信号駆動回路１０３
から出力されたクロック信号を、第２信号駆動回路１０
４のそれぞれに、ばらつきなく入力するようにしてい
る。なお、信号配線１０７は、第１信号駆動回路１０３
と第３信号駆動回路１０５ａ，１０５ｂとを接続する。
また、信号配線１０８ａ，１０８ｂは、第３信号駆動回
路１０５ａ，１０５ｂと、第４信号駆動回路１０８ａ，
１０８ｂおよび第１信号駆動回路１０４とを接続する。
さらに、信号配線１０９ａ〜１０９ｄは、第４信号駆動
回路１０６ａ〜１０６ｄと第２信号駆動回路１０４との
間をそれぞれ接続する。
５ａ，１０５ｂおよび第４信号駆動回路１０６ａ〜１０
６ｄは、第１信号駆動回路１０３と第２信号駆動回路１
０４との間に均一に配置され、第１信号駆動回路１０３
から出力されたクロック信号を、第２信号駆動回路１０
４のそれぞれに、ばらつきなく入力するようにしてい
る。なお、信号配線１０７は、第１信号駆動回路１０３
と第３信号駆動回路１０５ａ，１０５ｂとを接続する。
また、信号配線１０８ａ，１０８ｂは、第３信号駆動回
路１０５ａ，１０５ｂと、第４信号駆動回路１０８ａ，
１０８ｂおよび第１信号駆動回路１０４とを接続する。
さらに、信号配線１０９ａ〜１０９ｄは、第４信号駆動
回路１０６ａ〜１０６ｄと第２信号駆動回路１０４との
間をそれぞれ接続する。
【０００５】クロック信号供給配線１１０−１〜１１０
−ｎは、コア領域１０１内で縦方向に延びる配線を配列
した配線群であり、クロック信号供給配線１１１−１〜
１１１−ｎは、コア領域１０１内で横方向に延びる配線
を配列した配線群である。クロック信号供給配線１１０
−１〜１１０−ｎとクロック信号供給配線１１１−１〜
１１１−ｎとは、互いに交差して接続され、メッシュ状
の配線パターンを形成する。このクロック信号供給配線
１１０−１〜１１０−ｎ，１１１−１〜１１１−ｎによ
って形成されるメッシュ状の配線上に、上述した第２信
号駆動回路１０４が均一に配置され、接続される。そし
て、このメッシュ状の配線に供給されたクロック信号
は、コア領域１０１内においてクロック信号を必要とす
るメモリなどのメガセル３０１ａ，３０１ｂやフリップ
フロップ回路セル群３０２に供給される。
−ｎは、コア領域１０１内で縦方向に延びる配線を配列
した配線群であり、クロック信号供給配線１１１−１〜
１１１−ｎは、コア領域１０１内で横方向に延びる配線
を配列した配線群である。クロック信号供給配線１１０
−１〜１１０−ｎとクロック信号供給配線１１１−１〜
１１１−ｎとは、互いに交差して接続され、メッシュ状
の配線パターンを形成する。このクロック信号供給配線
１１０−１〜１１０−ｎ，１１１−１〜１１１−ｎによ
って形成されるメッシュ状の配線上に、上述した第２信
号駆動回路１０４が均一に配置され、接続される。そし
て、このメッシュ状の配線に供給されたクロック信号
は、コア領域１０１内においてクロック信号を必要とす
るメモリなどのメガセル３０１ａ，３０１ｂやフリップ
フロップ回路セル群３０２に供給される。
【０００６】このような半導体集積装置１００にクロッ
ク信号が供給され、第１信号駆動回路１０３から出力さ
れたクロック信号は、第１信号駆動回路１０３と第２信
号駆動回路１０４との間で、第３信号駆動回路１０５
ａ，１０５ｂおよび第４信号駆動回路１０６ａ〜１０６
ｄがそれぞれ対称配置されることによって、第２信号駆
動回路１０４に均一に供給し、メッシュ状に配線された
クロック信号供給配線１１０−１〜１１０−ｎおよびク
ロック信号供給配線１１１−１〜１１１−ｎに、均一の
クロック信号が供給される。これによって、コア領域１
０１内のメガセル３０１ａ，３０１ｂおよびフリップフ
ロップ回路セル群３０２に到達するクロック信号のばら
つきを抑えることができ、コア領域１０１内の内部集積
回路群は、クロックスキュー（ｓｋｅｗ）が低減された
クロック信号を用いて各種の信号処理を行うことができ
る。
ク信号が供給され、第１信号駆動回路１０３から出力さ
れたクロック信号は、第１信号駆動回路１０３と第２信
号駆動回路１０４との間で、第３信号駆動回路１０５
ａ，１０５ｂおよび第４信号駆動回路１０６ａ〜１０６
ｄがそれぞれ対称配置されることによって、第２信号駆
動回路１０４に均一に供給し、メッシュ状に配線された
クロック信号供給配線１１０−１〜１１０−ｎおよびク
ロック信号供給配線１１１−１〜１１１−ｎに、均一の
クロック信号が供給される。これによって、コア領域１
０１内のメガセル３０１ａ，３０１ｂおよびフリップフ
ロップ回路セル群３０２に到達するクロック信号のばら
つきを抑えることができ、コア領域１０１内の内部集積
回路群は、クロックスキュー（ｓｋｅｗ）が低減された
クロック信号を用いて各種の信号処理を行うことができ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、近年、
半導体集積装置には一層の高速動作が要望されているの
が現実であり、この高速化の要望に伴い、クロックスキ
ューが一層低減されたクロックドライバ回路をもつ半導
体集積装置が要望され、上述した従来の半導体集積装置
では、この要望に答えることができない場合が生じると
いう問題点があった。
半導体集積装置には一層の高速動作が要望されているの
が現実であり、この高速化の要望に伴い、クロックスキ
ューが一層低減されたクロックドライバ回路をもつ半導
体集積装置が要望され、上述した従来の半導体集積装置
では、この要望に答えることができない場合が生じると
いう問題点があった。
【０００８】たとえば、図８に示したように、コア領域
１０１内においてメガセル３０１ａ，３０１ｂが偏って
配置され、あるいはフリップフロップ回路セル群３０２
に粗密をもって配置された場合、各第２信号駆動回路１
０４からみたメガセル３０１ａ，３０１ｂおよびフリッ
プフロップ回路セル群３０２に対する信号供給負荷に大
きなばらつきが発生する。このため、図８に示したよう
な、メッシュ状に配線されたクロック信号供給配線１１
０−１〜１１０−ｎ，１１１−１〜１１１−ｎを用いて
も、高速クロック信号に対しては、クロックスキューが
大きくなってしまう場合が発生する。
１０１内においてメガセル３０１ａ，３０１ｂが偏って
配置され、あるいはフリップフロップ回路セル群３０２
に粗密をもって配置された場合、各第２信号駆動回路１
０４からみたメガセル３０１ａ，３０１ｂおよびフリッ
プフロップ回路セル群３０２に対する信号供給負荷に大
きなばらつきが発生する。このため、図８に示したよう
な、メッシュ状に配線されたクロック信号供給配線１１
０−１〜１１０−ｎ，１１１−１〜１１１−ｎを用いて
も、高速クロック信号に対しては、クロックスキューが
大きくなってしまう場合が発生する。
【０００９】この場合、クロックスキューを低減するた
めに、クロック信号を必要とするメガセル３０１ａ，３
０１ｂおよびフリップフロップ回路セル群３０２をコア
領域１０１内で信号供給負荷が均一となるように再配置
することが考えられる。しかし、この再配置を行うに
は、再配置のレイアウトに多大な時間と労力とがかか
り、半導体集積装置の開発が遅れてしまうという問題点
がある。
めに、クロック信号を必要とするメガセル３０１ａ，３
０１ｂおよびフリップフロップ回路セル群３０２をコア
領域１０１内で信号供給負荷が均一となるように再配置
することが考えられる。しかし、この再配置を行うに
は、再配置のレイアウトに多大な時間と労力とがかか
り、半導体集積装置の開発が遅れてしまうという問題点
がある。
【００１０】この発明は上記に鑑みてなされたもので、
クロックドライバ回路以外のコア領域１０１内セルの再
配置を必要とせずに、一層のクロックスキューの低減を
容易に実現することができる半導体集積装置および半導
体集積装置に用いられるクロックドライバ回路の設計配
置方法を得ることを目的とする。
クロックドライバ回路以外のコア領域１０１内セルの再
配置を必要とせずに、一層のクロックスキューの低減を
容易に実現することができる半導体集積装置および半導
体集積装置に用いられるクロックドライバ回路の設計配
置方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる半導体集積装置は、半導体集積回
路内のコア領域に分散配置された複数のクロックドライ
バ回路であって、該コア領域内にメッシュ状に配線され
たクロック信号供給配線を介してコア領域上に配置され
た複数のクロック信号使用セルに対して適正なクロック
信号を供給する複数のクロックドライバ回路を有した半
導体集積装置において、前記複数のクロックドライバ回
路は、前記コア領域を複数の領域に分割した分割領域の
周辺領域部分および境界領域部分にアレイ状に設けられ
たＭＯＳトランジスタ群のＭＯＳトランジスタを用い、
前記分散配置された各クロックドライバ回路の近傍領域
における前記クロック信号使用セルの粗密に対応して各
クロックドライバ回路のトランジスタ段数を増減設置す
ることを特徴とする。
め、この発明にかかる半導体集積装置は、半導体集積回
路内のコア領域に分散配置された複数のクロックドライ
バ回路であって、該コア領域内にメッシュ状に配線され
たクロック信号供給配線を介してコア領域上に配置され
た複数のクロック信号使用セルに対して適正なクロック
信号を供給する複数のクロックドライバ回路を有した半
導体集積装置において、前記複数のクロックドライバ回
路は、前記コア領域を複数の領域に分割した分割領域の
周辺領域部分および境界領域部分にアレイ状に設けられ
たＭＯＳトランジスタ群のＭＯＳトランジスタを用い、
前記分散配置された各クロックドライバ回路の近傍領域
における前記クロック信号使用セルの粗密に対応して各
クロックドライバ回路のトランジスタ段数を増減設置す
ることを特徴とする。
【００１２】この発明によれば、前記コア領域を複数の
領域に分割した分割領域の周辺領域部分および境界領域
部分にアレイ状に設けられたＭＯＳトランジスタ群のＭ
ＯＳトランジスタを用い、前記分散配置された各クロッ
クドライバ回路の近傍領域における前記クロック信号使
用セルの粗密に対応して各クロックドライバ回路のトラ
ンジスタ段数を増減設置する調整を行うようにしてい
る。
領域に分割した分割領域の周辺領域部分および境界領域
部分にアレイ状に設けられたＭＯＳトランジスタ群のＭ
ＯＳトランジスタを用い、前記分散配置された各クロッ
クドライバ回路の近傍領域における前記クロック信号使
用セルの粗密に対応して各クロックドライバ回路のトラ
ンジスタ段数を増減設置する調整を行うようにしてい
る。
【００１３】つぎの発明にかかる半導体集積装置は、半
導体集積回路内のコア領域に分散配置されたクロックド
ライバ回路であって、該コア領域内にメッシュ状に配線
されたクロック信号供給配線を介してコア領域上に配置
された複数のクロック信号使用セルに対して適正なクロ
ック信号を供給するクロックドライバ回路を有した半導
体集積装置において、前記複数のクロックドライバ回路
は、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にアレイ状に設けられた
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して該近
傍領域におけるクロックドライバ回路の個数を増減設置
することを特徴とする。
導体集積回路内のコア領域に分散配置されたクロックド
ライバ回路であって、該コア領域内にメッシュ状に配線
されたクロック信号供給配線を介してコア領域上に配置
された複数のクロック信号使用セルに対して適正なクロ
ック信号を供給するクロックドライバ回路を有した半導
体集積装置において、前記複数のクロックドライバ回路
は、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にアレイ状に設けられた
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して該近
傍領域におけるクロックドライバ回路の個数を増減設置
することを特徴とする。
【００１４】この発明によれば、前記コア領域を複数の
領域に分割した分割領域の周辺領域部分および境界領域
部分にアレイ状に設けられたＭＯＳトランジスタ群のＭ
ＯＳトランジスタを用い、前記分散配置された各クロッ
クドライバ回路の近傍領域における前記クロック信号使
用セルの粗密に対応して該近傍領域におけるクロックド
ライバ回路の個数を増減設置する調整を行うようにして
いる。
領域に分割した分割領域の周辺領域部分および境界領域
部分にアレイ状に設けられたＭＯＳトランジスタ群のＭ
ＯＳトランジスタを用い、前記分散配置された各クロッ
クドライバ回路の近傍領域における前記クロック信号使
用セルの粗密に対応して該近傍領域におけるクロックド
ライバ回路の個数を増減設置する調整を行うようにして
いる。
【００１５】つぎの発明にかかる半導体集積装置は、半
導体集積回路内のコア領域に分散配置されたクロックド
ライバ回路であって、該コア領域内にメッシュ状に配線
されたクロック信号供給配線を介してコア領域上に配置
された複数のクロック信号使用セルに対して適正なクロ
ック信号を供給するクロックドライバ回路を有した半導
体集積装置において、前記複数のクロックドライバ回路
は、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にアレイ状に設けられた
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して各ク
ロックドライバ回路を移動設置することを特徴とする。
導体集積回路内のコア領域に分散配置されたクロックド
ライバ回路であって、該コア領域内にメッシュ状に配線
されたクロック信号供給配線を介してコア領域上に配置
された複数のクロック信号使用セルに対して適正なクロ
ック信号を供給するクロックドライバ回路を有した半導
体集積装置において、前記複数のクロックドライバ回路
は、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にアレイ状に設けられた
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して各ク
ロックドライバ回路を移動設置することを特徴とする。
【００１６】この発明によれば、前記コア領域を複数の
領域に分割した分割領域の周辺領域部分および境界領域
部分にアレイ状に設けられたＭＯＳトランジスタ群のＭ
ＯＳトランジスタを用い、前記分散配置された各クロッ
クドライバ回路の近傍領域における前記クロック信号使
用セルの粗密に対応して各クロックドライバ回路を移動
設置する調整を行うようにしている。
領域に分割した分割領域の周辺領域部分および境界領域
部分にアレイ状に設けられたＭＯＳトランジスタ群のＭ
ＯＳトランジスタを用い、前記分散配置された各クロッ
クドライバ回路の近傍領域における前記クロック信号使
用セルの粗密に対応して各クロックドライバ回路を移動
設置する調整を行うようにしている。
【００１７】つぎの発明にかかる半導体集積装置は、半
導体集積回路内のコア領域に分散配置されたクロックド
ライバ回路であって、該コア領域内にメッシュ状に配線
されたクロック信号供給配線を介してコア領域上に配置
された複数のクロック信号使用セルに対して適正なクロ
ック信号を供給するクロックドライバ回路を有した半導
体集積装置において、前記複数のクロックドライバ回路
は、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にアレイ状に設けられた
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応し、各ク
ロックドライバ回路のトランジスタ段数の増減設置、各
クロックドライバ回路の増減設置、および／または各ク
ロックドライバ回路の移動設置を組み合わせ、各クロッ
クドライバ回路を設置することを特徴とする。
導体集積回路内のコア領域に分散配置されたクロックド
ライバ回路であって、該コア領域内にメッシュ状に配線
されたクロック信号供給配線を介してコア領域上に配置
された複数のクロック信号使用セルに対して適正なクロ
ック信号を供給するクロックドライバ回路を有した半導
体集積装置において、前記複数のクロックドライバ回路
は、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にアレイ状に設けられた
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応し、各ク
ロックドライバ回路のトランジスタ段数の増減設置、各
クロックドライバ回路の増減設置、および／または各ク
ロックドライバ回路の移動設置を組み合わせ、各クロッ
クドライバ回路を設置することを特徴とする。
【００１８】この発明によれば、前記コア領域を複数の
領域に分割した分割領域の周辺領域部分および境界領域
部分にアレイ状に設けられたＭＯＳトランジスタ群のＭ
ＯＳトランジスタを用い、前記分散配置された各クロッ
クドライバ回路の近傍領域における前記クロック信号使
用セルの粗密に対応し、各クロックドライバ回路のトラ
ンジスタ段数の増減設置、各クロックドライバ回路の増
減設置、および／または各クロックドライバ回路の移動
設置を組み合わせ、各クロックドライバ回路を設置する
調整を行うようにしている。
領域に分割した分割領域の周辺領域部分および境界領域
部分にアレイ状に設けられたＭＯＳトランジスタ群のＭ
ＯＳトランジスタを用い、前記分散配置された各クロッ
クドライバ回路の近傍領域における前記クロック信号使
用セルの粗密に対応し、各クロックドライバ回路のトラ
ンジスタ段数の増減設置、各クロックドライバ回路の増
減設置、および／または各クロックドライバ回路の移動
設置を組み合わせ、各クロックドライバ回路を設置する
調整を行うようにしている。
【００１９】つぎの発明にかかる半導体集積装置に用い
られるクロックドライバ回路の設計配置方法は、半導体
集積回路内のコア領域に分散配置された複数のクロック
ドライバ回路であって、該コア領域内にメッシュ状に配
線されたクロック信号供給配線を介してコア領域上に配
置された複数のクロック信号使用セルに対して適正なク
ロック信号を供給する複数のクロックドライバ回路を有
した半導体集積装置に用いられるクロックドライバ回路
の設定配置方法において、前記コア領域を複数の領域に
分割した分割領域の周辺領域部分および境界領域部分に
ＭＯＳトランジスタ群をアレイ状に配置するアレイ配置
工程と、前記分割領域のセルレイアウト処理を行うレイ
アウト工程と、前記アレイ配置工程によって配置された
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して各ク
ロックドライバ回路のトランジスタ段数を増減設置する
増減設置工程とを含むことを特徴とする。
られるクロックドライバ回路の設計配置方法は、半導体
集積回路内のコア領域に分散配置された複数のクロック
ドライバ回路であって、該コア領域内にメッシュ状に配
線されたクロック信号供給配線を介してコア領域上に配
置された複数のクロック信号使用セルに対して適正なク
ロック信号を供給する複数のクロックドライバ回路を有
した半導体集積装置に用いられるクロックドライバ回路
の設定配置方法において、前記コア領域を複数の領域に
分割した分割領域の周辺領域部分および境界領域部分に
ＭＯＳトランジスタ群をアレイ状に配置するアレイ配置
工程と、前記分割領域のセルレイアウト処理を行うレイ
アウト工程と、前記アレイ配置工程によって配置された
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して各ク
ロックドライバ回路のトランジスタ段数を増減設置する
増減設置工程とを含むことを特徴とする。
【００２０】この発明によれば、アレイ配置工程によっ
て、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にＭＯＳトランジスタ群
をアレイ状に配置し、レイアウト工程によって、前記分
割領域のセルレイアウト処理を行い、増減設置工程によ
って、前記アレイ配置工程によって配置されたＭＯＳト
ランジスタ群のＭＯＳトランジスタを用い、前記分散配
置された各クロックドライバ回路の近傍領域における前
記クロック信号使用セルの粗密に対応して各クロックド
ライバ回路のトランジスタ段数を増減設置する調整を行
うようにしている。
て、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にＭＯＳトランジスタ群
をアレイ状に配置し、レイアウト工程によって、前記分
割領域のセルレイアウト処理を行い、増減設置工程によ
って、前記アレイ配置工程によって配置されたＭＯＳト
ランジスタ群のＭＯＳトランジスタを用い、前記分散配
置された各クロックドライバ回路の近傍領域における前
記クロック信号使用セルの粗密に対応して各クロックド
ライバ回路のトランジスタ段数を増減設置する調整を行
うようにしている。
【００２１】つぎの発明にかかる半導体集積装置に用い
られるクロックドライバ回路の設計配置方法は、半導体
集積回路内のコア領域に分散配置された複数のクロック
ドライバ回路であって、該コア領域内にメッシュ状に配
線されたクロック信号供給配線を介してコア領域上に配
置された複数のクロック信号使用セルに対して適正なク
ロック信号を供給する複数のクロックドライバ回路を有
した半導体集積装置に用いられるクロックドライバ回路
の設定配置方法において、前記コア領域を複数の領域に
分割した分割領域の周辺領域部分および境界領域部分に
ＭＯＳトランジスタ群をアレイ状に配置するアレイ配置
工程と、前記分割領域のセルレイアウト処理を行うレイ
アウト工程と、前記アレイ配置工程によって配置された
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して該近
傍領域におけるクロックドライバ回路の個数を増減設置
する増減設定工程とを含むことを特徴とする。
られるクロックドライバ回路の設計配置方法は、半導体
集積回路内のコア領域に分散配置された複数のクロック
ドライバ回路であって、該コア領域内にメッシュ状に配
線されたクロック信号供給配線を介してコア領域上に配
置された複数のクロック信号使用セルに対して適正なク
ロック信号を供給する複数のクロックドライバ回路を有
した半導体集積装置に用いられるクロックドライバ回路
の設定配置方法において、前記コア領域を複数の領域に
分割した分割領域の周辺領域部分および境界領域部分に
ＭＯＳトランジスタ群をアレイ状に配置するアレイ配置
工程と、前記分割領域のセルレイアウト処理を行うレイ
アウト工程と、前記アレイ配置工程によって配置された
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して該近
傍領域におけるクロックドライバ回路の個数を増減設置
する増減設定工程とを含むことを特徴とする。
【００２２】この発明によれば、アレイ配置工程によっ
て、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にＭＯＳトランジスタ群
をアレイ状に配置し、レイアウト工程によって、前記分
割領域のセルレイアウト処理を行い、増減設定工程によ
って、前記アレイ配置工程によって配置されたＭＯＳト
ランジスタ群のＭＯＳトランジスタを用い、前記分散配
置された各クロックドライバ回路の近傍領域における前
記クロック信号使用セルの粗密に対応して該近傍領域に
おけるクロックドライバ回路の個数を増減設置する調整
を行うようにしている。
て、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にＭＯＳトランジスタ群
をアレイ状に配置し、レイアウト工程によって、前記分
割領域のセルレイアウト処理を行い、増減設定工程によ
って、前記アレイ配置工程によって配置されたＭＯＳト
ランジスタ群のＭＯＳトランジスタを用い、前記分散配
置された各クロックドライバ回路の近傍領域における前
記クロック信号使用セルの粗密に対応して該近傍領域に
おけるクロックドライバ回路の個数を増減設置する調整
を行うようにしている。
【００２３】つぎの発明にかかる半導体集積装置に用い
られるクロックドライバ回路の設計配置方法は、半導体
集積回路内のコア領域に分散配置された複数のクロック
ドライバ回路であって、該コア領域内にメッシュ状に配
線されたクロック信号供給配線を介してコア領域上に配
置された複数のクロック信号使用セルに対して適正なク
ロック信号を供給する複数のクロックドライバ回路を有
した半導体集積装置に用いられるクロックドライバ回路
の設定配置方法において、前記コア領域を複数の領域に
分割した分割領域の周辺領域部分および境界領域部分に
ＭＯＳトランジスタ群をアレイ状に配置するアレイ配置
工程と、前記分割領域のセルレイアウト処理を行うレイ
アウト工程と、前記アレイ配置工程によって配置された
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して各ク
ロックドライバ回路を移動設置する移動設置工程とを含
むことを特徴とする。
られるクロックドライバ回路の設計配置方法は、半導体
集積回路内のコア領域に分散配置された複数のクロック
ドライバ回路であって、該コア領域内にメッシュ状に配
線されたクロック信号供給配線を介してコア領域上に配
置された複数のクロック信号使用セルに対して適正なク
ロック信号を供給する複数のクロックドライバ回路を有
した半導体集積装置に用いられるクロックドライバ回路
の設定配置方法において、前記コア領域を複数の領域に
分割した分割領域の周辺領域部分および境界領域部分に
ＭＯＳトランジスタ群をアレイ状に配置するアレイ配置
工程と、前記分割領域のセルレイアウト処理を行うレイ
アウト工程と、前記アレイ配置工程によって配置された
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して各ク
ロックドライバ回路を移動設置する移動設置工程とを含
むことを特徴とする。
【００２４】この発明によれば、アレイ配置工程によっ
て、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にＭＯＳトランジスタ群
をアレイ状に配置し、レイアウト工程によって、前記分
割領域のセルレイアウト処理を行い、移動設置工程によ
って、前記アレイ配置工程によって配置されたＭＯＳト
ランジスタ群のＭＯＳトランジスタを用い、前記分散配
置された各クロックドライバ回路の近傍領域における前
記クロック信号使用セルの粗密に対応して各クロックド
ライバ回路を移動設置する調整を行うようにしている。
て、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にＭＯＳトランジスタ群
をアレイ状に配置し、レイアウト工程によって、前記分
割領域のセルレイアウト処理を行い、移動設置工程によ
って、前記アレイ配置工程によって配置されたＭＯＳト
ランジスタ群のＭＯＳトランジスタを用い、前記分散配
置された各クロックドライバ回路の近傍領域における前
記クロック信号使用セルの粗密に対応して各クロックド
ライバ回路を移動設置する調整を行うようにしている。
【００２５】つぎの発明にかかる半導体集積装置に用い
られるクロックドライバ回路の設計配置方法は、半導体
集積回路内のコア領域に分散配置された複数のクロック
ドライバ回路であって、該コア領域内にメッシュ状に配
線されたクロック信号供給配線を介してコア領域上に配
置された複数のクロック信号使用セルに対して適正なク
ロック信号を供給する複数のクロックドライバ回路を有
した半導体集積装置に用いられるクロックドライバ回路
の設定配置方法において、前記コア領域を複数の領域に
分割した分割領域の周辺領域部分および境界領域部分に
ＭＯＳトランジスタ群をアレイ状に配置するアレイ配置
工程と、前記分割領域のセルレイアウト処理を行うレイ
アウト工程と、前記アレイ配置工程によって配置された
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応し、各ク
ロックドライバ回路のトランジスタ段数の増減設置、各
クロックドライバ回路の増減設置、および／または各ク
ロックドライバ回路の移動設置を組み合わせ、各クロッ
クドライバ回路を設置する回路設置工程とを含むことを
特徴とする。
られるクロックドライバ回路の設計配置方法は、半導体
集積回路内のコア領域に分散配置された複数のクロック
ドライバ回路であって、該コア領域内にメッシュ状に配
線されたクロック信号供給配線を介してコア領域上に配
置された複数のクロック信号使用セルに対して適正なク
ロック信号を供給する複数のクロックドライバ回路を有
した半導体集積装置に用いられるクロックドライバ回路
の設定配置方法において、前記コア領域を複数の領域に
分割した分割領域の周辺領域部分および境界領域部分に
ＭＯＳトランジスタ群をアレイ状に配置するアレイ配置
工程と、前記分割領域のセルレイアウト処理を行うレイ
アウト工程と、前記アレイ配置工程によって配置された
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応し、各ク
ロックドライバ回路のトランジスタ段数の増減設置、各
クロックドライバ回路の増減設置、および／または各ク
ロックドライバ回路の移動設置を組み合わせ、各クロッ
クドライバ回路を設置する回路設置工程とを含むことを
特徴とする。
【００２６】この発明によれば、アレイ配置工程によっ
て、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にＭＯＳトランジスタ群
をアレイ状に配置し、レイアウト工程によって、前記分
割領域のセルレイアウト処理を行い、回路設置工程によ
って、前記アレイ配置工程によって配置されたＭＯＳト
ランジスタ群のＭＯＳトランジスタを用い、前記分散配
置された各クロックドライバ回路の近傍領域における前
記クロック信号使用セルの粗密に対応し、各クロックド
ライバ回路のトランジスタ段数の増減設置、各クロック
ドライバ回路の増減設置、および／または各クロックド
ライバ回路の移動設置を組み合わせ、各クロックドライ
バ回路を設置する調整を行うようにしている。
て、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にＭＯＳトランジスタ群
をアレイ状に配置し、レイアウト工程によって、前記分
割領域のセルレイアウト処理を行い、回路設置工程によ
って、前記アレイ配置工程によって配置されたＭＯＳト
ランジスタ群のＭＯＳトランジスタを用い、前記分散配
置された各クロックドライバ回路の近傍領域における前
記クロック信号使用セルの粗密に対応し、各クロックド
ライバ回路のトランジスタ段数の増減設置、各クロック
ドライバ回路の増減設置、および／または各クロックド
ライバ回路の移動設置を組み合わせ、各クロックドライ
バ回路を設置する調整を行うようにしている。
【００２７】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる半導体集積装置および半導体集積装置に用
いられるクロックドライバ回路の設計配置方法の好適な
実施の形態を詳細に説明する。
発明にかかる半導体集積装置および半導体集積装置に用
いられるクロックドライバ回路の設計配置方法の好適な
実施の形態を詳細に説明する。
【００２８】実施の形態１．図１は、この発明の実施の
形態１である半導体集積装置の全体構成を示す図であ
る。図１において、図１において、半導体集積装置１０
は、内部集積回路群であるコア領域１１と周辺回路群で
あるバッファ領域１２とを有する。入力ドライバである
第２信号駆動回路１３は、コア領域１１の一辺の中央部
分に配置され、半導体集積装置１０の外部から入力され
るクロック信号を増幅する。メインドライバである第１
信号駆動回路１４（１４ａ−１〜１４ａ−４，１４ｂ−
１〜１４ｂ−４，１４ｃ−１〜１４ｃ−４，１４ｄ−１
〜１４ｄ−４）は、コア領域１１内の縦方向および横方
向に均一に配置される。
形態１である半導体集積装置の全体構成を示す図であ
る。図１において、図１において、半導体集積装置１０
は、内部集積回路群であるコア領域１１と周辺回路群で
あるバッファ領域１２とを有する。入力ドライバである
第２信号駆動回路１３は、コア領域１１の一辺の中央部
分に配置され、半導体集積装置１０の外部から入力され
るクロック信号を増幅する。メインドライバである第１
信号駆動回路１４（１４ａ−１〜１４ａ−４，１４ｂ−
１〜１４ｂ−４，１４ｃ−１〜１４ｃ−４，１４ｄ−１
〜１４ｄ−４）は、コア領域１１内の縦方向および横方
向に均一に配置される。
【００２９】ここで、最初のチップレイアウト時におい
て、バッファ領域１２は、複数の回路セル領域Ｅ１１〜
Ｅ１３に分割され、分割された回路セル領域Ｅ１１〜Ｅ
１３の境界領域、最上部の回路セル領域の上端領域、お
よび最下部の回路セル領域の下端領域にクロックドライ
バ回路用領域３２ａ〜３２ｄが設けられる。
て、バッファ領域１２は、複数の回路セル領域Ｅ１１〜
Ｅ１３に分割され、分割された回路セル領域Ｅ１１〜Ｅ
１３の境界領域、最上部の回路セル領域の上端領域、お
よび最下部の回路セル領域の下端領域にクロックドライ
バ回路用領域３２ａ〜３２ｄが設けられる。
【００３０】プリドライバである第３信号駆動回路１５
ａ，１５ｂおよび第４信号駆動回路１６ａ〜１６ｄは、
第２信号駆動回路１３と第２信号駆動回路１４との間に
均一に配置され、第２信号駆動回路１３から出力された
クロック信号を、第１信号駆動回路１４のそれぞれに、
ばらつきなく入力するようにしている。なお、信号配線
１７は、第２信号駆動回路１３と第３信号駆動回路１５
ａ，１５ｂとを接続する。また、信号配線１８ａ，１８
ｂは、第３信号駆動回路１５ａ，１５ｂと、第４信号駆
動回路１６ａ，１６ｂとを接続する。さらに信号配線１
９ａ〜１９ｄは、第４信号駆動回路１６ａ〜１６ｄと第
１信号駆動回路１４との間をそれぞれ接続する。なお、
第１信号駆動回路１４と第４信号駆動回路１６ａ〜１６
ｄとは、クロックドライバ回路３３ａ〜３３ｄを形成す
る。
ａ，１５ｂおよび第４信号駆動回路１６ａ〜１６ｄは、
第２信号駆動回路１３と第２信号駆動回路１４との間に
均一に配置され、第２信号駆動回路１３から出力された
クロック信号を、第１信号駆動回路１４のそれぞれに、
ばらつきなく入力するようにしている。なお、信号配線
１７は、第２信号駆動回路１３と第３信号駆動回路１５
ａ，１５ｂとを接続する。また、信号配線１８ａ，１８
ｂは、第３信号駆動回路１５ａ，１５ｂと、第４信号駆
動回路１６ａ，１６ｂとを接続する。さらに信号配線１
９ａ〜１９ｄは、第４信号駆動回路１６ａ〜１６ｄと第
１信号駆動回路１４との間をそれぞれ接続する。なお、
第１信号駆動回路１４と第４信号駆動回路１６ａ〜１６
ｄとは、クロックドライバ回路３３ａ〜３３ｄを形成す
る。
【００３１】クロック信号供給配線２０−１〜２０−ｎ
は、コア領域１１内で縦方向に延びる配線を配列した配
線群であり、クロック信号供給配線２１−１〜２１−ｎ
は、コア領域１１内で横方向に延びる配線を配列した配
線群である。クロック信号供給配線２０−１〜２０−ｎ
とクロック信号供給配線２１−１〜２１−ｎとは、互い
に交差して接続され、メッシュ状の配線パターンを形成
する。このクロック信号供給配線２０−１〜２０−ｎ，
２１−１〜２１−ｎによって形成されるメッシュ状の配
線上に、上述した第２信号駆動回路１４がチップレイア
ウト時に均一に配置される。
は、コア領域１１内で縦方向に延びる配線を配列した配
線群であり、クロック信号供給配線２１−１〜２１−ｎ
は、コア領域１１内で横方向に延びる配線を配列した配
線群である。クロック信号供給配線２０−１〜２０−ｎ
とクロック信号供給配線２１−１〜２１−ｎとは、互い
に交差して接続され、メッシュ状の配線パターンを形成
する。このクロック信号供給配線２０−１〜２０−ｎ，
２１−１〜２１−ｎによって形成されるメッシュ状の配
線上に、上述した第２信号駆動回路１４がチップレイア
ウト時に均一に配置される。
【００３２】その後、各回路セル領域Ｅ１１〜Ｅ１３内
のセルの配置設計を行うレイアウト処理を行い、図１に
示したセル配置をもつ回路セル領域Ｅ１１〜Ｅ１３を生
成する。各回路セル領域Ｅ１１〜Ｅ１３内には、ＡＮＤ
回路やＯＲ回路などの論理回路セルと、クロック信号を
必要とするフリップフロップ回路セルやクロック信号を
必要とするメモリ回路などのメガセルとを含み、これら
のレイアウト配置が決定される。この結果、たとえば、
図１に示すように、メガセル１ａ〜１ｆおよびフリップ
フロップ回路セル群２が配置される。
のセルの配置設計を行うレイアウト処理を行い、図１に
示したセル配置をもつ回路セル領域Ｅ１１〜Ｅ１３を生
成する。各回路セル領域Ｅ１１〜Ｅ１３内には、ＡＮＤ
回路やＯＲ回路などの論理回路セルと、クロック信号を
必要とするフリップフロップ回路セルやクロック信号を
必要とするメモリ回路などのメガセルとを含み、これら
のレイアウト配置が決定される。この結果、たとえば、
図１に示すように、メガセル１ａ〜１ｆおよびフリップ
フロップ回路セル群２が配置される。
【００３３】その後、クロックドライバ回路３３ａ〜３
３ｄ内の第１信号駆動回路１４の回路設計変更を行う。
ここで、クロックドライバ回路用領域３２ａ〜３２ｄ
は、図２に示すように、Ｐ型ＭＯＳトランジスタがアレ
イ状に配列されたＰ型ＭＯＳトランジスタ群３３と、Ｐ
型ＭＯＳトランジスタ群３３と平行に、Ｎ型ＭＯＳトラ
ンジスタがアレイ状に配列されたＮ型ＭＯＳトランジス
タ群３４とを有する。
３ｄ内の第１信号駆動回路１４の回路設計変更を行う。
ここで、クロックドライバ回路用領域３２ａ〜３２ｄ
は、図２に示すように、Ｐ型ＭＯＳトランジスタがアレ
イ状に配列されたＰ型ＭＯＳトランジスタ群３３と、Ｐ
型ＭＯＳトランジスタ群３３と平行に、Ｎ型ＭＯＳトラ
ンジスタがアレイ状に配列されたＮ型ＭＯＳトランジス
タ群３４とを有する。
【００３４】一方、第１信号駆動回路１４は、図３に示
すように、インバータ回路４１ａ，４１ｂを２段接続し
た構成を基本としている。各インバータ回路４１ａ，４
１ｂは、１つのＰ型ＭＯＳトランジスタと１つのＮ型Ｍ
ＯＳトランジスタとを用いて形成することができるた
め、上述したクロックドライバ回路用領域３２ａ〜３２
ｄ上であって、第１信号駆動回路１４が配置された位置
の２つのＰ型ＭＯＳトランジスタおよび２つのＮ型ＭＯ
Ｓトランジスタを用いることによって形成することがで
きる。
すように、インバータ回路４１ａ，４１ｂを２段接続し
た構成を基本としている。各インバータ回路４１ａ，４
１ｂは、１つのＰ型ＭＯＳトランジスタと１つのＮ型Ｍ
ＯＳトランジスタとを用いて形成することができるた
め、上述したクロックドライバ回路用領域３２ａ〜３２
ｄ上であって、第１信号駆動回路１４が配置された位置
の２つのＰ型ＭＯＳトランジスタおよび２つのＮ型ＭＯ
Ｓトランジスタを用いることによって形成することがで
きる。
【００３５】ここで、上述したように、各回路セル領域
Ｅ１１〜Ｅ１３内のセル配置は、クロック信号の供給を
考慮しないでレイアウト設計がなされるため、図１に示
したように、メガセル１ａ〜１ｆおよびフリップフロッ
プ回路セル群２がコア領域１１上で偏って配置され、各
第１信号駆動回路１４が各セルに供給する信号供給負荷
が大きくばらつく場合が発生する。
Ｅ１１〜Ｅ１３内のセル配置は、クロック信号の供給を
考慮しないでレイアウト設計がなされるため、図１に示
したように、メガセル１ａ〜１ｆおよびフリップフロッ
プ回路セル群２がコア領域１１上で偏って配置され、各
第１信号駆動回路１４が各セルに供給する信号供給負荷
が大きくばらつく場合が発生する。
【００３６】この場合、この実施の形態１では、第１信
号駆動回路４１を形成する最終段のインバータ回路４１
ｂに、１段以上のインバータ回路４１ｃを接続した３段
以上のインバータ回路からなる第１信号駆動回路４２に
変更する。このインバータ回路の段数は、第１信号駆動
回路１４にかかる信号供給負荷が大きいほど、段数を大
きく設定する。これによって、回路セル領域Ｅ１１〜Ｅ
１３のレイアウト配置を変更せずに、クロックスキュー
の低減を抑止することができる。すなわち、個々の第１
信号駆動回路１４を構成するインバータ回路の段数を増
減することによって、個々の第１信号駆動回路１４の出
力駆動能力を調整し、クロックスキューの低減を抑止す
る。なお、インバータ回路の段数の増減は、クロックド
ライバ回路用領域３２ａ〜３２ｄ内のアレイ状のＰ型Ｍ
ＯＳトランジスタおよびＮ型ＭＯＳトランジスタを用い
ることによって容易に実現することができる。
号駆動回路４１を形成する最終段のインバータ回路４１
ｂに、１段以上のインバータ回路４１ｃを接続した３段
以上のインバータ回路からなる第１信号駆動回路４２に
変更する。このインバータ回路の段数は、第１信号駆動
回路１４にかかる信号供給負荷が大きいほど、段数を大
きく設定する。これによって、回路セル領域Ｅ１１〜Ｅ
１３のレイアウト配置を変更せずに、クロックスキュー
の低減を抑止することができる。すなわち、個々の第１
信号駆動回路１４を構成するインバータ回路の段数を増
減することによって、個々の第１信号駆動回路１４の出
力駆動能力を調整し、クロックスキューの低減を抑止す
る。なお、インバータ回路の段数の増減は、クロックド
ライバ回路用領域３２ａ〜３２ｄ内のアレイ状のＰ型Ｍ
ＯＳトランジスタおよびＮ型ＭＯＳトランジスタを用い
ることによって容易に実現することができる。
【００３７】図５は、この実施の形態１による第１信号
駆動回路１４の段数調整を説明する模式図である。図５
において、クロックドライバ用領域３２ｂ上には、予め
設定された位置に第１信号駆動回路５１，５２が配置さ
れる。ここで、回路セル領域Ｅ１１〜Ｅ１３に対するレ
イアウト設計が終了した場合、各第１信号駆動回路５
１，５２に対する回路セル領域内の近傍領域Ｅ１，Ｅ２
に対してクロック信号を用いるセルの粗密を判定し、こ
のセルの粗密をもとに、第１信号駆動回路５１，５２の
トランジスタ段数を決定し、決定されたトランジスタ段
数を構成すべく、アレイ状に配置されたＰ型ＭＯＳトラ
ンジスタとＮ型ＭＯＳトランジスタとを用いる。すなわ
ち、密な近傍領域Ｅ１をもつ第１信号駆動回路５１の段
数を多くし、粗な近傍領域Ｅ２をもつ第１信号駆動回路
５２の段数を小さく設定する。なお、第１信号駆動回路
５１，５２のレイアウトは、回路セル間を信号処理する
ために用いた配線層以外の配線層とビアとを用いて行
う。
駆動回路１４の段数調整を説明する模式図である。図５
において、クロックドライバ用領域３２ｂ上には、予め
設定された位置に第１信号駆動回路５１，５２が配置さ
れる。ここで、回路セル領域Ｅ１１〜Ｅ１３に対するレ
イアウト設計が終了した場合、各第１信号駆動回路５
１，５２に対する回路セル領域内の近傍領域Ｅ１，Ｅ２
に対してクロック信号を用いるセルの粗密を判定し、こ
のセルの粗密をもとに、第１信号駆動回路５１，５２の
トランジスタ段数を決定し、決定されたトランジスタ段
数を構成すべく、アレイ状に配置されたＰ型ＭＯＳトラ
ンジスタとＮ型ＭＯＳトランジスタとを用いる。すなわ
ち、密な近傍領域Ｅ１をもつ第１信号駆動回路５１の段
数を多くし、粗な近傍領域Ｅ２をもつ第１信号駆動回路
５２の段数を小さく設定する。なお、第１信号駆動回路
５１，５２のレイアウトは、回路セル間を信号処理する
ために用いた配線層以外の配線層とビアとを用いて行
う。
【００３８】この実施の形態１によれば、コア領域１１
を複数の回路セル領域Ｅ１１〜Ｅ１３に分割し、この分
割した回路セル領域Ｅ１１〜Ｅ１３の境界領域などに、
クロックドライバ回路用領域３２ａ〜３２ｄを設け、か
つＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを
アレイ状に配置しておき、回路セル領域Ｅ１１〜Ｅ１３
に対するレイアウト配置が終了した後に、各第１信号駆
動回路１４のトランジスタ段数を、各第１信号駆動回路
１４の近傍領域Ｅ１，Ｅ２内のクロック信号を用いるセ
ルの粗密をもとに決定し、構成するようにしているの
で、回路セル領域Ｅ１１〜Ｅ１３のレイアウト配置，配
線を変更することなく、クロック信号を用いるセルに対
する信号供給負荷のばらつき、すなわちクロックスキュ
ーを格段に低減することができる。なお、ゲートアレイ
などのスライス工程以降であっても、第１信号駆動回路
１４のトランジスタ段数の変更が可能であるため、半導
体集積装置製造時のマスク削減も期待できる。
を複数の回路セル領域Ｅ１１〜Ｅ１３に分割し、この分
割した回路セル領域Ｅ１１〜Ｅ１３の境界領域などに、
クロックドライバ回路用領域３２ａ〜３２ｄを設け、か
つＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを
アレイ状に配置しておき、回路セル領域Ｅ１１〜Ｅ１３
に対するレイアウト配置が終了した後に、各第１信号駆
動回路１４のトランジスタ段数を、各第１信号駆動回路
１４の近傍領域Ｅ１，Ｅ２内のクロック信号を用いるセ
ルの粗密をもとに決定し、構成するようにしているの
で、回路セル領域Ｅ１１〜Ｅ１３のレイアウト配置，配
線を変更することなく、クロック信号を用いるセルに対
する信号供給負荷のばらつき、すなわちクロックスキュ
ーを格段に低減することができる。なお、ゲートアレイ
などのスライス工程以降であっても、第１信号駆動回路
１４のトランジスタ段数の変更が可能であるため、半導
体集積装置製造時のマスク削減も期待できる。
【００３９】実施の形態２．つぎに、この発明の実施の
形態２について説明する。上述した実施の形態１では、
各第１信号駆動回路１４のトランジスタ段数を、各第１
信号駆動回路１４の近傍領域Ｅ１，Ｅ２におけるセルの
粗密によって変更するようにしていたが、この実施の形
態２では、近傍領域Ｅ１，Ｅ２におけるセルの粗密に対
応して各近傍領域Ｅ１，Ｅ２における第１信号駆動回路
１４の個数を増減するようにしている。
形態２について説明する。上述した実施の形態１では、
各第１信号駆動回路１４のトランジスタ段数を、各第１
信号駆動回路１４の近傍領域Ｅ１，Ｅ２におけるセルの
粗密によって変更するようにしていたが、この実施の形
態２では、近傍領域Ｅ１，Ｅ２におけるセルの粗密に対
応して各近傍領域Ｅ１，Ｅ２における第１信号駆動回路
１４の個数を増減するようにしている。
【００４０】図６は、この発明の実施の形態２である半
導体集積装置の構成の一部を示す模式図である。なお、
この半導体集積装置の全体構成は、図１に示した半導体
集積装置と同じである。図６において、クロックドライ
バ用領域３２ｂ上には、予め設定された位置に第１信号
駆動回路６１，６２が配置される。この第１信号駆動回
路６１，６２は、図３に示した２段のインバータ回路に
よる構成と同じである。
導体集積装置の構成の一部を示す模式図である。なお、
この半導体集積装置の全体構成は、図１に示した半導体
集積装置と同じである。図６において、クロックドライ
バ用領域３２ｂ上には、予め設定された位置に第１信号
駆動回路６１，６２が配置される。この第１信号駆動回
路６１，６２は、図３に示した２段のインバータ回路に
よる構成と同じである。
【００４１】ここで、回路セル領域Ｅ１１〜Ｅ１３に対
するレイアウト設計が終了した場合、各第１信号駆動回
路６１，６２に対する回路セル領域内の近傍領域Ｅ１，
Ｅ２に対してクロック信号を用いるセルの粗密を判定
し、このセルの粗密をもとに、第１信号駆動回路６１，
６２に対応する近傍領域Ｅ１，Ｅ２内の第１信号駆動回
路の個数を決定する。この決定された第１信号駆動回路
の個数をもとに、近傍領域Ｅ１，Ｅ２内の第１信号駆動
回路を増減配置する。
するレイアウト設計が終了した場合、各第１信号駆動回
路６１，６２に対する回路セル領域内の近傍領域Ｅ１，
Ｅ２に対してクロック信号を用いるセルの粗密を判定
し、このセルの粗密をもとに、第１信号駆動回路６１，
６２に対応する近傍領域Ｅ１，Ｅ２内の第１信号駆動回
路の個数を決定する。この決定された第１信号駆動回路
の個数をもとに、近傍領域Ｅ１，Ｅ２内の第１信号駆動
回路を増減配置する。
【００４２】すなわち、密な近傍領域Ｅ１には、第１信
号駆動回路６１に加えて第１信号駆動回路６３，６４を
追加構成し、粗な近傍領域Ｅ２には、新たな第１信号駆
動回路を設けず、第１信号駆動回路６２のみの設定を維
持する。この第１信号駆動回路６３，６４の構成は、第
１信号駆動回路６１，６２と同様に、アレイ状に配置さ
れたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とを用いる。また、ここでは、各第１信号駆動回路６１
〜６４のトランジスタ段数は、全て２段構成としてい
る。また、第１信号駆動回路６１〜６４のレイアウト
は、回路セル間を信号処理するために用いた配線層以外
の配線層とビアとを用いて行う。
号駆動回路６１に加えて第１信号駆動回路６３，６４を
追加構成し、粗な近傍領域Ｅ２には、新たな第１信号駆
動回路を設けず、第１信号駆動回路６２のみの設定を維
持する。この第１信号駆動回路６３，６４の構成は、第
１信号駆動回路６１，６２と同様に、アレイ状に配置さ
れたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とを用いる。また、ここでは、各第１信号駆動回路６１
〜６４のトランジスタ段数は、全て２段構成としてい
る。また、第１信号駆動回路６１〜６４のレイアウト
は、回路セル間を信号処理するために用いた配線層以外
の配線層とビアとを用いて行う。
【００４３】なお、上述した実施の形態２では、各第１
信号駆動回路６１〜６４のトランジスタ段数を同じ段数
としたが、これに限らず、実施の形態１と同様に、各第
１信号駆動回路６１〜６４のトランジスタ段数を、近傍
領域Ｅ１，Ｅ２に対応して増減する組み合わせ構成とし
てもよい。
信号駆動回路６１〜６４のトランジスタ段数を同じ段数
としたが、これに限らず、実施の形態１と同様に、各第
１信号駆動回路６１〜６４のトランジスタ段数を、近傍
領域Ｅ１，Ｅ２に対応して増減する組み合わせ構成とし
てもよい。
【００４４】この実施の形態２によれば、コア領域１１
を複数の回路セル領域Ｅ１１〜Ｅ１３に分割し、この分
割した回路セル領域Ｅ１１〜Ｅ１３の境界領域などに、
クロックドライバ回路用領域３２ａ〜３２ｄを設け、か
つＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを
アレイ状に配置しておき、回路セル領域Ｅ１１〜Ｅ１３
に対するレイアウト配置が終了した後に、各第１信号駆
動回路１４の近傍領域Ｅ１，Ｅ２内の第１信号駆動回路
の個数を、近傍領域Ｅ１，Ｅ２内のクロック信号を用い
るセルの粗密をもとに決定し、構成するようにしている
ので、回路セル領域Ｅ１１〜Ｅ１３のレイアウト配置，
配線を変更することなく、クロック信号を用いるセルに
対する信号供給負荷のばらつき、すなわちクロックスキ
ューを格段に低減することができる。なお、ゲートアレ
イなどのスライス工程以降であっても、第１信号駆動回
路１４のトランジスタ段数の変更が可能であるため、半
導体集積装置製造時のマスク削減も期待できる。
を複数の回路セル領域Ｅ１１〜Ｅ１３に分割し、この分
割した回路セル領域Ｅ１１〜Ｅ１３の境界領域などに、
クロックドライバ回路用領域３２ａ〜３２ｄを設け、か
つＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを
アレイ状に配置しておき、回路セル領域Ｅ１１〜Ｅ１３
に対するレイアウト配置が終了した後に、各第１信号駆
動回路１４の近傍領域Ｅ１，Ｅ２内の第１信号駆動回路
の個数を、近傍領域Ｅ１，Ｅ２内のクロック信号を用い
るセルの粗密をもとに決定し、構成するようにしている
ので、回路セル領域Ｅ１１〜Ｅ１３のレイアウト配置，
配線を変更することなく、クロック信号を用いるセルに
対する信号供給負荷のばらつき、すなわちクロックスキ
ューを格段に低減することができる。なお、ゲートアレ
イなどのスライス工程以降であっても、第１信号駆動回
路１４のトランジスタ段数の変更が可能であるため、半
導体集積装置製造時のマスク削減も期待できる。
【００４５】実施の形態３．つぎに、この発明の実施の
形態２について説明する。上述した実施の形態１では、
各第１信号駆動回路１４のトランジスタ段数を、各第１
信号駆動回路１４の近傍領域Ｅ１，Ｅ２におけるセルの
粗密によって変更するようにしていたが、この実施の形
態３では、近傍領域Ｅ１，Ｅ２におけるセルの粗密に対
応して各第１信号駆動回路１４の位置を移動させるよう
にしている。
形態２について説明する。上述した実施の形態１では、
各第１信号駆動回路１４のトランジスタ段数を、各第１
信号駆動回路１４の近傍領域Ｅ１，Ｅ２におけるセルの
粗密によって変更するようにしていたが、この実施の形
態３では、近傍領域Ｅ１，Ｅ２におけるセルの粗密に対
応して各第１信号駆動回路１４の位置を移動させるよう
にしている。
【００４６】図７は、この発明の実施の形態３である半
導体集積装置の構成の一部を示す模式図である。なお、
この半導体集積装置の全体構成は、図１に示した半導体
集積装置と同じである。図７において、クロックドライ
バ用領域３２ｂ上には、予め設定された位置に第１信号
駆動回路７１，７２が配置される。この第１信号駆動回
路７１，７２は、図３に示した２段のインバータ回路に
よる構成と同じである。
導体集積装置の構成の一部を示す模式図である。なお、
この半導体集積装置の全体構成は、図１に示した半導体
集積装置と同じである。図７において、クロックドライ
バ用領域３２ｂ上には、予め設定された位置に第１信号
駆動回路７１，７２が配置される。この第１信号駆動回
路７１，７２は、図３に示した２段のインバータ回路に
よる構成と同じである。
【００４７】ここで、回路セル領域Ｅ１１〜Ｅ１３に対
するレイアウト設計が終了した場合、各第１信号駆動回
路７１，７２に対する回路セル領域内の近傍領域Ｅ１，
Ｅ２に対してクロック信号を用いるセルの粗密を判定
し、このセルの粗密をもとに、第１信号駆動回路７１，
７２を移動するクロックドライバ回路用領域３２ｂ上の
位置を決定し、この決定された位置に第１信号駆動回路
７１，７２を移動配置する。
するレイアウト設計が終了した場合、各第１信号駆動回
路７１，７２に対する回路セル領域内の近傍領域Ｅ１，
Ｅ２に対してクロック信号を用いるセルの粗密を判定
し、このセルの粗密をもとに、第１信号駆動回路７１，
７２を移動するクロックドライバ回路用領域３２ｂ上の
位置を決定し、この決定された位置に第１信号駆動回路
７１，７２を移動配置する。
【００４８】すなわち、近傍領域Ｅ１，Ｅ２の粗密に対
応して、第１信号駆動回路７１，７２が粗密配置される
ように、各第１信号駆動回路７１，７２を移動配置す
る。図７に示した近傍領域Ｅ２は、粗な領域であるた
め、第１信号駆動回路７２は、密な近傍領域Ｅ２側に移
動配置され、第１信号駆動回路７２ａとして配置構成さ
れる。なお、第１信号駆動回路７１は、密な近傍領域Ｅ
１内に位置するため、移動配置は行わない。ただし、密
な近傍領域Ｅ１内に移動した第１信号駆動回路の個数に
よっては、この第１信号駆動回路の移動に合わせて適切
な位置に移動配置される。
応して、第１信号駆動回路７１，７２が粗密配置される
ように、各第１信号駆動回路７１，７２を移動配置す
る。図７に示した近傍領域Ｅ２は、粗な領域であるた
め、第１信号駆動回路７２は、密な近傍領域Ｅ２側に移
動配置され、第１信号駆動回路７２ａとして配置構成さ
れる。なお、第１信号駆動回路７１は、密な近傍領域Ｅ
１内に位置するため、移動配置は行わない。ただし、密
な近傍領域Ｅ１内に移動した第１信号駆動回路の個数に
よっては、この第１信号駆動回路の移動に合わせて適切
な位置に移動配置される。
【００４９】この第１信号駆動回路７１，７２ａの構成
は、第１信号駆動回路７１，７２と同様に、アレイ状に
配置されたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトラン
ジスタとを用いる。また、ここでは、各第１信号駆動回
路７１，７２のトランジスタ段数は、全て２段構成とし
ている。また、第１信号駆動回路７１，７２のレイアウ
トは、回路セル間を信号処理するために用いた配線層以
外の配線層とビアとを用いて行う。
は、第１信号駆動回路７１，７２と同様に、アレイ状に
配置されたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトラン
ジスタとを用いる。また、ここでは、各第１信号駆動回
路７１，７２のトランジスタ段数は、全て２段構成とし
ている。また、第１信号駆動回路７１，７２のレイアウ
トは、回路セル間を信号処理するために用いた配線層以
外の配線層とビアとを用いて行う。
【００５０】なお、上述した実施の形態３では、各第１
信号駆動回路６１〜６４のトランジスタ段数を同じ段数
とし、第１信号駆動回路の絶対的な個数の増減は行わな
かったが、これに限らず、実施の形態１と同様に、各第
１信号駆動回路のトランジスタ段数を、近傍領域Ｅ１，
Ｅ２に対応して増減し、さらには、第１信号駆動回路の
個数を、近傍領域Ｅ１，Ｅ２に対応して増減する組み合
わせ構成としてもよい。
信号駆動回路６１〜６４のトランジスタ段数を同じ段数
とし、第１信号駆動回路の絶対的な個数の増減は行わな
かったが、これに限らず、実施の形態１と同様に、各第
１信号駆動回路のトランジスタ段数を、近傍領域Ｅ１，
Ｅ２に対応して増減し、さらには、第１信号駆動回路の
個数を、近傍領域Ｅ１，Ｅ２に対応して増減する組み合
わせ構成としてもよい。
【００５１】この実施の形態３によれば、コア領域１１
を複数の回路セル領域Ｅ１１〜Ｅ１３に分割し、この分
割した回路セル領域Ｅ１１〜Ｅ１３の境界領域などに、
クロックドライバ回路用領域３２ａ〜３２ｄを設け、か
つＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを
アレイ状に配置しておき、回路セル領域Ｅ１１〜Ｅ１３
に対するレイアウト配置が終了した後に、近傍領域Ｅ
１，Ｅ２内のクロック信号を用いるセルの粗密に対応さ
せて第１信号駆動回路７１，７２の移動位置を決定し、
配置するようにしているので、回路セル領域Ｅ１１〜Ｅ
１３のレイアウト配置，配線を変更することなく、クロ
ック信号を用いるセルに対する信号供給負荷のばらつ
き、すなわちクロックスキューを格段に低減することが
できる。なお、ゲートアレイなどのスライス工程以降で
あっても、第１信号駆動回路１４のトランジスタ段数の
変更が可能であるため、半導体集積装置製造時のマスク
削減も期待できる。
を複数の回路セル領域Ｅ１１〜Ｅ１３に分割し、この分
割した回路セル領域Ｅ１１〜Ｅ１３の境界領域などに、
クロックドライバ回路用領域３２ａ〜３２ｄを設け、か
つＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを
アレイ状に配置しておき、回路セル領域Ｅ１１〜Ｅ１３
に対するレイアウト配置が終了した後に、近傍領域Ｅ
１，Ｅ２内のクロック信号を用いるセルの粗密に対応さ
せて第１信号駆動回路７１，７２の移動位置を決定し、
配置するようにしているので、回路セル領域Ｅ１１〜Ｅ
１３のレイアウト配置，配線を変更することなく、クロ
ック信号を用いるセルに対する信号供給負荷のばらつ
き、すなわちクロックスキューを格段に低減することが
できる。なお、ゲートアレイなどのスライス工程以降で
あっても、第１信号駆動回路１４のトランジスタ段数の
変更が可能であるため、半導体集積装置製造時のマスク
削減も期待できる。
【００５２】
【発明の効果】以上説明したように、この発明によれ
ば、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にアレイ状に設けられた
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して各ク
ロックドライバ回路のトランジスタ段数を増減設置する
調整を行うようにしているので、クロックドライバ回路
以外のコア領域内セルの再配置を必要とせずに、一層の
クロックスキューの低減を容易に実現することができる
という効果を奏する。
ば、前記コア領域を複数の領域に分割した分割領域の周
辺領域部分および境界領域部分にアレイ状に設けられた
ＭＯＳトランジスタ群のＭＯＳトランジスタを用い、前
記分散配置された各クロックドライバ回路の近傍領域に
おける前記クロック信号使用セルの粗密に対応して各ク
ロックドライバ回路のトランジスタ段数を増減設置する
調整を行うようにしているので、クロックドライバ回路
以外のコア領域内セルの再配置を必要とせずに、一層の
クロックスキューの低減を容易に実現することができる
という効果を奏する。
【００５３】つぎの発明によれば、前記コア領域を複数
の領域に分割した分割領域の周辺領域部分および境界領
域部分にアレイ状に設けられたＭＯＳトランジスタ群の
ＭＯＳトランジスタを用い、前記分散配置された各クロ
ックドライバ回路の近傍領域における前記クロック信号
使用セルの粗密に対応して該近傍領域におけるクロック
ドライバ回路の個数を増減設置する調整を行うようにし
ているので、クロックドライバ回路以外のコア領域内セ
ルの再配置を必要とせずに、一層のクロックスキューの
低減を容易に実現することができるという効果を奏す
る。
の領域に分割した分割領域の周辺領域部分および境界領
域部分にアレイ状に設けられたＭＯＳトランジスタ群の
ＭＯＳトランジスタを用い、前記分散配置された各クロ
ックドライバ回路の近傍領域における前記クロック信号
使用セルの粗密に対応して該近傍領域におけるクロック
ドライバ回路の個数を増減設置する調整を行うようにし
ているので、クロックドライバ回路以外のコア領域内セ
ルの再配置を必要とせずに、一層のクロックスキューの
低減を容易に実現することができるという効果を奏す
る。
【００５４】つぎの発明によれば、前記コア領域を複数
の領域に分割した分割領域の周辺領域部分および境界領
域部分にアレイ状に設けられたＭＯＳトランジスタ群の
ＭＯＳトランジスタを用い、前記分散配置された各クロ
ックドライバ回路の近傍領域における前記クロック信号
使用セルの粗密に対応して各クロックドライバ回路を移
動設置する調整を行うようにしているので、クロックド
ライバ回路以外のコア領域内セルの再配置を必要とせず
に、一層のクロックスキューの低減を容易に実現するこ
とができるという効果を奏する。
の領域に分割した分割領域の周辺領域部分および境界領
域部分にアレイ状に設けられたＭＯＳトランジスタ群の
ＭＯＳトランジスタを用い、前記分散配置された各クロ
ックドライバ回路の近傍領域における前記クロック信号
使用セルの粗密に対応して各クロックドライバ回路を移
動設置する調整を行うようにしているので、クロックド
ライバ回路以外のコア領域内セルの再配置を必要とせず
に、一層のクロックスキューの低減を容易に実現するこ
とができるという効果を奏する。
【００５５】つぎの発明によれば、前記コア領域を複数
の領域に分割した分割領域の周辺領域部分および境界領
域部分にアレイ状に設けられたＭＯＳトランジスタ群の
ＭＯＳトランジスタを用い、前記分散配置された各クロ
ックドライバ回路の近傍領域における前記クロック信号
使用セルの粗密に対応し、各クロックドライバ回路のト
ランジスタ段数の増減設置、各クロックドライバ回路の
増減設置、および／または各クロックドライバ回路の移
動設置を組み合わせ、各クロックドライバ回路を設置す
る調整を行うようにしているので、クロックドライバ回
路以外のコア領域内セルの再配置を必要とせずに、一層
のクロックスキューの低減を容易かつ柔軟に実現するこ
とができるという効果を奏する。
の領域に分割した分割領域の周辺領域部分および境界領
域部分にアレイ状に設けられたＭＯＳトランジスタ群の
ＭＯＳトランジスタを用い、前記分散配置された各クロ
ックドライバ回路の近傍領域における前記クロック信号
使用セルの粗密に対応し、各クロックドライバ回路のト
ランジスタ段数の増減設置、各クロックドライバ回路の
増減設置、および／または各クロックドライバ回路の移
動設置を組み合わせ、各クロックドライバ回路を設置す
る調整を行うようにしているので、クロックドライバ回
路以外のコア領域内セルの再配置を必要とせずに、一層
のクロックスキューの低減を容易かつ柔軟に実現するこ
とができるという効果を奏する。
【００５６】つぎの発明によれば、アレイ配置工程によ
って、前記コア領域を複数の領域に分割した分割領域の
周辺領域部分および境界領域部分にＭＯＳトランジスタ
群をアレイ状に配置し、レイアウト工程によって、前記
分割領域のセルレイアウト処理を行い、増減設置工程に
よって、前記アレイ配置工程によって配置されたＭＯＳ
トランジスタ群のＭＯＳトランジスタを用い、前記分散
配置された各クロックドライバ回路の近傍領域における
前記クロック信号使用セルの粗密に対応して各クロック
ドライバ回路のトランジスタ段数を増減設置する調整を
行うようにしているので、クロックドライバ回路以外の
コア領域内セルの再配置を必要とせずに、一層のクロッ
クスキューの低減を容易に実現することができるという
効果を奏する。
って、前記コア領域を複数の領域に分割した分割領域の
周辺領域部分および境界領域部分にＭＯＳトランジスタ
群をアレイ状に配置し、レイアウト工程によって、前記
分割領域のセルレイアウト処理を行い、増減設置工程に
よって、前記アレイ配置工程によって配置されたＭＯＳ
トランジスタ群のＭＯＳトランジスタを用い、前記分散
配置された各クロックドライバ回路の近傍領域における
前記クロック信号使用セルの粗密に対応して各クロック
ドライバ回路のトランジスタ段数を増減設置する調整を
行うようにしているので、クロックドライバ回路以外の
コア領域内セルの再配置を必要とせずに、一層のクロッ
クスキューの低減を容易に実現することができるという
効果を奏する。
【００５７】つぎの発明によれば、アレイ配置工程によ
って、前記コア領域を複数の領域に分割した分割領域の
周辺領域部分および境界領域部分にＭＯＳトランジスタ
群をアレイ状に配置し、レイアウト工程によって、前記
分割領域のセルレイアウト処理を行い、増減設定工程に
よって、前記アレイ配置工程によって配置されたＭＯＳ
トランジスタ群のＭＯＳトランジスタを用い、前記分散
配置された各クロックドライバ回路の近傍領域における
前記クロック信号使用セルの粗密に対応して該近傍領域
におけるクロックドライバ回路の個数を増減設置する調
整を行うようにしているので、クロックドライバ回路以
外のコア領域内セルの再配置を必要とせずに、一層のク
ロックスキューの低減を容易に実現することができると
いう効果を奏する。
って、前記コア領域を複数の領域に分割した分割領域の
周辺領域部分および境界領域部分にＭＯＳトランジスタ
群をアレイ状に配置し、レイアウト工程によって、前記
分割領域のセルレイアウト処理を行い、増減設定工程に
よって、前記アレイ配置工程によって配置されたＭＯＳ
トランジスタ群のＭＯＳトランジスタを用い、前記分散
配置された各クロックドライバ回路の近傍領域における
前記クロック信号使用セルの粗密に対応して該近傍領域
におけるクロックドライバ回路の個数を増減設置する調
整を行うようにしているので、クロックドライバ回路以
外のコア領域内セルの再配置を必要とせずに、一層のク
ロックスキューの低減を容易に実現することができると
いう効果を奏する。
【００５８】つぎの発明によれば、アレイ配置工程によ
って、前記コア領域を複数の領域に分割した分割領域の
周辺領域部分および境界領域部分にＭＯＳトランジスタ
群をアレイ状に配置し、レイアウト工程によって、前記
分割領域のセルレイアウト処理を行い、移動設置工程に
よって、前記アレイ配置工程によって配置されたＭＯＳ
トランジスタ群のＭＯＳトランジスタを用い、前記分散
配置された各クロックドライバ回路の近傍領域における
前記クロック信号使用セルの粗密に対応して各クロック
ドライバ回路を移動設置する調整を行うようにしている
ので、クロックドライバ回路以外のコア領域内セルの再
配置を必要とせずに、一層のクロックスキューの低減を
容易に実現することができるという効果を奏する。
って、前記コア領域を複数の領域に分割した分割領域の
周辺領域部分および境界領域部分にＭＯＳトランジスタ
群をアレイ状に配置し、レイアウト工程によって、前記
分割領域のセルレイアウト処理を行い、移動設置工程に
よって、前記アレイ配置工程によって配置されたＭＯＳ
トランジスタ群のＭＯＳトランジスタを用い、前記分散
配置された各クロックドライバ回路の近傍領域における
前記クロック信号使用セルの粗密に対応して各クロック
ドライバ回路を移動設置する調整を行うようにしている
ので、クロックドライバ回路以外のコア領域内セルの再
配置を必要とせずに、一層のクロックスキューの低減を
容易に実現することができるという効果を奏する。
【００５９】つぎの発明によれば、アレイ配置工程によ
って、前記コア領域を複数の領域に分割した分割領域の
周辺領域部分および境界領域部分にＭＯＳトランジスタ
群をアレイ状に配置し、レイアウト工程によって、前記
分割領域のセルレイアウト処理を行い、回路設置工程に
よって、前記アレイ配置工程によって配置されたＭＯＳ
トランジスタ群のＭＯＳトランジスタを用い、前記分散
配置された各クロックドライバ回路の近傍領域における
前記クロック信号使用セルの粗密に対応し、各クロック
ドライバ回路のトランジスタ段数の増減設置、各クロッ
クドライバ回路の増減設置、および／または各クロック
ドライバ回路の移動設置を組み合わせ、各クロックドラ
イバ回路を設置する調整を行うようにしているので、ク
ロックドライバ回路以外のコア領域内セルの再配置を必
要とせずに、一層のクロックスキューの低減を容易かつ
柔軟に実現することができるという効果を奏する。
って、前記コア領域を複数の領域に分割した分割領域の
周辺領域部分および境界領域部分にＭＯＳトランジスタ
群をアレイ状に配置し、レイアウト工程によって、前記
分割領域のセルレイアウト処理を行い、回路設置工程に
よって、前記アレイ配置工程によって配置されたＭＯＳ
トランジスタ群のＭＯＳトランジスタを用い、前記分散
配置された各クロックドライバ回路の近傍領域における
前記クロック信号使用セルの粗密に対応し、各クロック
ドライバ回路のトランジスタ段数の増減設置、各クロッ
クドライバ回路の増減設置、および／または各クロック
ドライバ回路の移動設置を組み合わせ、各クロックドラ
イバ回路を設置する調整を行うようにしているので、ク
ロックドライバ回路以外のコア領域内セルの再配置を必
要とせずに、一層のクロックスキューの低減を容易かつ
柔軟に実現することができるという効果を奏する。
【図１】 この発明の実施の形態１である半導体集積装
置の全体構成を示す図である。
置の全体構成を示す図である。
【図２】 図１に示したクロックドライバ回路用領域の
詳細構成を示す図である。
詳細構成を示す図である。
【図３】 図１に示した第１信号駆動回路の構成を示す
図である。
図である。
【図４】 図１に示した第１信号駆動回路のトランジス
タ段数を増加した構成を示す図である。
タ段数を増加した構成を示す図である。
【図５】 この発明の実施の形態１である半導体集積装
置の一部構成を示す図である。
置の一部構成を示す図である。
【図６】 この発明の実施の形態２である半導体集積装
置の一部構成を示す図である。
置の一部構成を示す図である。
【図７】 この発明の実施の形態２である半導体集積装
置の一部構成を示す図である。
置の一部構成を示す図である。
【図８】 従来の半導体集積装置の全体構成を示す図で
ある。
ある。
１ａ〜１ｆ メガセル、２ フリップフロップ回路セル
群、１０ 半導体集積装置、１１ コア領域、１２ バ
ッファ領域、１３ 第２信号駆動回路、１４，１４ａ−
１〜１４ａ−４，１４ｂ−１〜１４ｂ−４，１４ｃ−１
〜１４ｃ−４，１４ｄ−１〜１４ｄ−４ 第１信号駆動
回路、１５ａ，１５ｂ 第３信号駆動回路、１６ａ〜１
６ｄ 第４信号駆動回路、１７，１８ａ，１８ｂ，１９
ａ〜１９ｄ 信号配線、２０−１〜２０−ｎ，２１−１
〜２１−ｎ クロック信号供給配線、３２ａ〜３２ｄ
クロックドライバ回路用領域、３３ａ〜３３ｄ クロッ
クドライバ回路、Ｅ１，Ｅ２ 近傍領域、Ｅ１１〜Ｅ１
３ 回路セル領域。
群、１０ 半導体集積装置、１１ コア領域、１２ バ
ッファ領域、１３ 第２信号駆動回路、１４，１４ａ−
１〜１４ａ−４，１４ｂ−１〜１４ｂ−４，１４ｃ−１
〜１４ｃ−４，１４ｄ−１〜１４ｄ−４ 第１信号駆動
回路、１５ａ，１５ｂ 第３信号駆動回路、１６ａ〜１
６ｄ 第４信号駆動回路、１７，１８ａ，１８ｂ，１９
ａ〜１９ｄ 信号配線、２０−１〜２０−ｎ，２１−１
〜２１−ｎ クロック信号供給配線、３２ａ〜３２ｄ
クロックドライバ回路用領域、３３ａ〜３３ｄ クロッ
クドライバ回路、Ｅ１，Ｅ２ 近傍領域、Ｅ１１〜Ｅ１
３ 回路セル領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/82 Ｃ 21/822 27/04 Ｄ Ｆターム(参考） 5B046 AA08 BA05 JA03 5B079 CC02 CC12 DD08 DD13 5F038 CA04 CA05 CA07 CA17 CD06 CD09 DF07 EZ09 EZ20 5F064 AA03 AA05 BB03 BB04 BB19 BB28 CC12 DD03 DD07 DD19 DD26 EE03 EE06 EE08 EE47 EE54 FF07 FF24 FF48 FF52 HH06 HH12
Claims (8)
- 【請求項１】 半導体集積回路内のコア領域に分散配置
された複数のクロックドライバ回路であって、該コア領
域内にメッシュ状に配線されたクロック信号供給配線を
介してコア領域上に配置された複数のクロック信号使用
セルに対して適正なクロック信号を供給する複数のクロ
ックドライバ回路を有した半導体集積装置において、 前記複数のクロックドライバ回路は、 前記コア領域を複数の領域に分割した分割領域の周辺領
域部分および境界領域部分にアレイ状に設けられたＭＯ
Ｓトランジスタ群のＭＯＳトランジスタを用い、前記分
散配置された各クロックドライバ回路の近傍領域におけ
る前記クロック信号使用セルの粗密に対応して各クロッ
クドライバ回路のトランジスタ段数を増減設置すること
を特徴とする半導体集積装置。 - 【請求項２】 半導体集積回路内のコア領域に分散配置
されたクロックドライバ回路であって、該コア領域内に
メッシュ状に配線されたクロック信号供給配線を介して
コア領域上に配置された複数のクロック信号使用セルに
対して適正なクロック信号を供給するクロックドライバ
回路を有した半導体集積装置において、 前記複数のクロックドライバ回路は、 前記コア領域を複数の領域に分割した分割領域の周辺領
域部分および境界領域部分にアレイ状に設けられたＭＯ
Ｓトランジスタ群のＭＯＳトランジスタを用い、前記分
散配置された各クロックドライバ回路の近傍領域におけ
る前記クロック信号使用セルの粗密に対応して該近傍領
域におけるクロックドライバ回路の個数を増減設置する
ことを特徴とする半導体集積装置。 - 【請求項３】 半導体集積回路内のコア領域に分散配置
されたクロックドライバ回路であって、該コア領域内に
メッシュ状に配線されたクロック信号供給配線を介して
コア領域上に配置された複数のクロック信号使用セルに
対して適正なクロック信号を供給するクロックドライバ
回路を有した半導体集積装置において、 前記複数のクロックドライバ回路は、 前記コア領域を複数の領域に分割した分割領域の周辺領
域部分および境界領域部分にアレイ状に設けられたＭＯ
Ｓトランジスタ群のＭＯＳトランジスタを用い、前記分
散配置された各クロックドライバ回路の近傍領域におけ
る前記クロック信号使用セルの粗密に対応して各クロッ
クドライバ回路を移動設置することを特徴とする半導体
集積装置。 - 【請求項４】 半導体集積回路内のコア領域に分散配置
されたクロックドライバ回路であって、該コア領域内に
メッシュ状に配線されたクロック信号供給配線を介して
コア領域上に配置された複数のクロック信号使用セルに
対して適正なクロック信号を供給するクロックドライバ
回路を有した半導体集積装置において、 前記複数のクロックドライバ回路は、 前記コア領域を複数の領域に分割した分割領域の周辺領
域部分および境界領域部分にアレイ状に設けられたＭＯ
Ｓトランジスタ群のＭＯＳトランジスタを用い、前記分
散配置された各クロックドライバ回路の近傍領域におけ
る前記クロック信号使用セルの粗密に対応し、各クロッ
クドライバ回路のトランジスタ段数の増減設置、各クロ
ックドライバ回路の増減設置、および／または各クロッ
クドライバ回路の移動設置を組み合わせ、各クロックド
ライバ回路を設置することを特徴とする半導体集積装
置。 - 【請求項５】 半導体集積回路内のコア領域に分散配置
された複数のクロックドライバ回路であって、該コア領
域内にメッシュ状に配線されたクロック信号供給配線を
介してコア領域上に配置された複数のクロック信号使用
セルに対して適正なクロック信号を供給する複数のクロ
ックドライバ回路を有した半導体集積装置に用いられる
クロックドライバ回路の設定配置方法において、 前記コア領域を複数の領域に分割した分割領域の周辺領
域部分および境界領域部分にＭＯＳトランジスタ群をア
レイ状に配置するアレイ配置工程と、 前記分割領域のセルレイアウト処理を行うレイアウト工
程と、 前記アレイ配置工程によって配置されたＭＯＳトランジ
スタ群のＭＯＳトランジスタを用い、前記分散配置され
た各クロックドライバ回路の近傍領域における前記クロ
ック信号使用セルの粗密に対応して各クロックドライバ
回路のトランジスタ段数を増減設置する増減設置工程
と、 を含むことを特徴とするクロックドライバ回路の設定配
置方法。 - 【請求項６】 半導体集積回路内のコア領域に分散配置
された複数のクロックドライバ回路であって、該コア領
域内にメッシュ状に配線されたクロック信号供給配線を
介してコア領域上に配置された複数のクロック信号使用
セルに対して適正なクロック信号を供給する複数のクロ
ックドライバ回路を有した半導体集積装置に用いられる
クロックドライバ回路の設定配置方法において、 前記コア領域を複数の領域に分割した分割領域の周辺領
域部分および境界領域部分にＭＯＳトランジスタ群をア
レイ状に配置するアレイ配置工程と、 前記分割領域のセルレイアウト処理を行うレイアウト工
程と、 前記アレイ配置工程によって配置されたＭＯＳトランジ
スタ群のＭＯＳトランジスタを用い、前記分散配置され
た各クロックドライバ回路の近傍領域における前記クロ
ック信号使用セルの粗密に対応して該近傍領域における
クロックドライバ回路の個数を増減設置する増減設定工
程と、 を含むことを特徴とするクロックドライバ回路の設定配
置方法。 - 【請求項７】 半導体集積回路内のコア領域に分散配置
された複数のクロックドライバ回路であって、該コア領
域内にメッシュ状に配線されたクロック信号供給配線を
介してコア領域上に配置された複数のクロック信号使用
セルに対して適正なクロック信号を供給する複数のクロ
ックドライバ回路を有した半導体集積装置に用いられる
クロックドライバ回路の設定配置方法において、 前記コア領域を複数の領域に分割した分割領域の周辺領
域部分および境界領域部分にＭＯＳトランジスタ群をア
レイ状に配置するアレイ配置工程と、 前記分割領域のセルレイアウト処理を行うレイアウト工
程と、 前記アレイ配置工程によって配置されたＭＯＳトランジ
スタ群のＭＯＳトランジスタを用い、前記分散配置され
た各クロックドライバ回路の近傍領域における前記クロ
ック信号使用セルの粗密に対応して各クロックドライバ
回路を移動設置する移動設置工程と、 を含むことを特徴とするクロックドライバ回路の設定配
置方法。 - 【請求項８】 半導体集積回路内のコア領域に分散配置
された複数のクロックドライバ回路であって、該コア領
域内にメッシュ状に配線されたクロック信号供給配線を
介してコア領域上に配置された複数のクロック信号使用
セルに対して適正なクロック信号を供給する複数のクロ
ックドライバ回路を有した半導体集積装置に用いられる
クロックドライバ回路の設定配置方法において、 前記コア領域を複数の領域に分割した分割領域の周辺領
域部分および境界領域部分にＭＯＳトランジスタ群をア
レイ状に配置するアレイ配置工程と、 前記分割領域のセルレイアウト処理を行うレイアウト工
程と、 前記アレイ配置工程によって配置されたＭＯＳトランジ
スタ群のＭＯＳトランジスタを用い、前記分散配置され
た各クロックドライバ回路の近傍領域における前記クロ
ック信号使用セルの粗密に対応し、各クロックドライバ
回路のトランジスタ段数の増減設置、各クロックドライ
バ回路の増減設置、および／または各クロックドライバ
回路の移動設置を組み合わせ、各クロックドライバ回路
を設置する回路設置工程と、 を含むことを特徴とするクロックドライバ回路の設定配
置方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000225980A JP2002043550A (ja) | 2000-07-26 | 2000-07-26 | 半導体集積装置および半導体集積装置に用いられるクロックドライバ回路の設定配置方法 |
| US09/734,880 US6400182B2 (en) | 2000-07-26 | 2000-12-13 | Semiconductor integrated circuit device and method of laying out clock driver used in the semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000225980A JP2002043550A (ja) | 2000-07-26 | 2000-07-26 | 半導体集積装置および半導体集積装置に用いられるクロックドライバ回路の設定配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043550A true JP2002043550A (ja) | 2002-02-08 |
Family
ID=18719675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000225980A Pending JP2002043550A (ja) | 2000-07-26 | 2000-07-26 | 半導体集積装置および半導体集積装置に用いられるクロックドライバ回路の設定配置方法 |
Country Status (2)
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|---|---|
| US (1) | US6400182B2 (ja) |
| JP (1) | JP2002043550A (ja) |
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| CN100409139C (zh) * | 2002-07-29 | 2008-08-06 | 三星电子株式会社 | 减少时钟脉冲相位差的格式时钟分布网络及其方法 |
| US7844935B2 (en) | 2004-11-19 | 2010-11-30 | Nec Corporation | Wiring design system of semiconductor integrated circuit, semiconductor integrated circuit, and wiring design program |
| US20220067266A1 (en) * | 2017-08-30 | 2022-03-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Standard cells and variations thereof within a standard cell library |
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| JPH01251738A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタンダードセル |
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| JP3179800B2 (ja) * | 1991-07-22 | 2001-06-25 | 株式会社日立製作所 | 半導体集積回路装置 |
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-
2000
- 2000-07-26 JP JP2000225980A patent/JP2002043550A/ja active Pending
- 2000-12-13 US US09/734,880 patent/US6400182B2/en not_active Expired - Fee Related
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